JP2014531673A - 交差結合効果を低減するためのシステムおよび方法 - Google Patents
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Abstract
Description
102 入力信号、信号
104 ドライバ回路
106 遅延要素
108 バスライン
110 出力信号
110A 出力信号
110B 出力信号
120 第1の構成要素
130 第2の構成要素
202 信号、入力信号
210A 出力信号
210B 出力信号
300 スキュードインバータ回路
304 第1のインバータ、インバータ
306 第2のインバータ、インバータ
308 NANDゲート
310 第1の入力
320 第2の入力
400 スキュードインバータ回路
404 第1のインバータ、インバータ
406 第2のインバータ、インバータ
408 NORゲート
500 レベルシフタ
504 第2のPFET
506 第1のp型電界効果トランジスタ(PFET)
508 第1のn型電界効果トランジスタ(NFET)
512 第1のインバータ
514 第4のPFET
516 第3のPFET
518 第2のNFET
520 第2のインバータ
600 レベルシフタ
604 第1のn型電界効果トランジスタ(NFET)
606 第3のインバータ
608 第4のインバータ
612 第2のNFET
614 第2のインバータ
616 第1のインバータ
700 ラッチ
704 クロック(CLK)信号
706 第1のn型電界効果トランジスタ(NFET)
708 第4のインバータ
712 第1のインバータ
714 第2のインバータ
716 第2のNFET
718 第3のインバータ
800 センス増幅器
812 第1のp型電界効果トランジスタ(PFET)
814 第3のPFET
816 第4のPFET
818 第6のPFET
820 第5のPFET
822 第2のPFET
824 第4のNFET
826 第5のNFET
828 第1のn型電界効果トランジスタ(NFET)
830 第3のNFET
832 第2のNFET
840 入力信号102の逆
850 イネーブル信号
860 ノードq
862 ノードnq
870 内部ノードx
872 内部ノードnx
880 NANDゲート
881 第1のNANDゲート
882 第2のNANDゲート
1000 デバイス
1022 システムオンチップデバイス
1026 ディスプレイコントローラ
1028 ディスプレイ
1030 入力デバイス
1032 メモリ
1034 コーダ/デコーダ(コーデック)
1036 スピーカー
1038 マイクロフォン
1040 ワイヤレスコントローラ
1042 ワイヤレスアンテナ
1044 電源
1064 デジタル信号プロセッサ(DSP)
1090 ドライバ回路、バスライン
1094 遅延要素
1096 遅延要素
Claims (20)
- 複数のバスラインに結合された複数のドライバ回路であって、前記複数のドライバ回路のうちの第1のドライバ回路が、前記複数のバスラインのうちの第1のバスラインに結合され、前記第1のドライバ回路が、ハイからローへの入力信号の第1のデジタル値遷移に応答して第1の遅延の後で遷移し、ローからハイへの前記入力信号の第2のデジタル値遷移に応答して第2の遅延の後で遷移する出力信号を生じるように構成された遅延要素を含み、前記第1の遅延が、前記第1のバスラインを介した、および前記第1のバスラインに物理的に極近接する第2のバスラインを介した信号の送信に関連した電力を低減するのに十分な量だけ、前記第2の遅延とは異なる、複数のドライバ回路を備えるデバイスであって、
前記遅延要素が、スキュードインバータ、レベルシフタ、ラッチ、またはセンス増幅器を含むデバイス。 - 前記第1のドライバ回路がクロック信号を受信し、前記遅延要素が、前記クロック信号中の遷移を検出した後で、前記出力信号を生じるようにさらに構成される、請求項1に記載のデバイス。
- 前記遅延要素がスキュードインバータを含む、請求項1に記載のデバイス。
- 前記スキュードインバータが、
前記入力信号を受信する第1のインバータと、
前記第1のインバータの出力を受信する第2のインバータと、
前記入力信号を受信し、前記第2のインバータの出力を受信して、前記出力信号を生じる論理ゲートとを備える、請求項3に記載のデバイス。 - 前記論理ゲートがNANDゲートまたはNORゲートである、請求項4に記載のデバイス。
- 前記量が少なくとも30ピコ秒である、請求項1に記載のデバイス。
- 前記量が少なくとも50ピコ秒である、請求項1に記載のデバイス。
- 前記量が少なくとも2つの論理ゲートの遅延である、請求項1に記載のデバイス。
- 前記量が少なくとも3つの論理ゲートの遅延である、請求項1に記載のデバイス。
- 前記遅延要素がレベルシフタを含む、請求項1に記載のデバイス。
- 前記遅延要素がラッチを含む、請求項1に記載のデバイス。
- 前記遅延要素がセンス増幅器である、請求項1に記載のデバイス。
- 複数のバスラインのうちの第1のバスラインに結合された遅延要素において第1の入力信号を受信するステップであって、前記第1の入力信号が、第1のデジタル値をハイからローに遷移させるステップと、
前記第1の入力信号に応答して、前記遅延要素において第1の出力信号を生成するステップであって、前記第1の出力信号が、第1の遅延の後で遷移するステップと、
前記遅延要素において第2の入力信号を受信するステップであって、前記第2の入力信号が、第2のデジタル値をローからハイに遷移させるステップと、
前記遅延要素において第2の出力信号を生成するステップであって、前記第2の出力信号が第2の遅延の後で遷移し、前記第1の遅延が、前記第1のバスラインを介した、および前記第1のバスラインに物理的に極近接する第2のバスラインを介した信号の送信に関連した電力を低減するのに十分な量だけ、前記第2の遅延とは異なるステップとを含み、
前記遅延要素が、スキュードインバータ、レベルシフタ、ラッチ、またはセンス増幅器を含む方法。 - 前記第1の遅延要素において前記第1の入力信号を受信するのと同時に、前記第2のバスラインに結合された第2の遅延要素において第3の入力信号を受信するステップと、
前記第2の遅延要素において第3の出力信号を生成するステップとをさらに含む、請求項13に記載の方法。 - 前記量が少なくとも50ピコ秒である、請求項13に記載の方法。
- 前記量が少なくとも2つの論理ゲートの遅延である、請求項13に記載の方法。
- 前記量が少なくとも3つの論理ゲートの遅延である、請求項13に記載の方法。
- 複数のバスラインのうちの第1のバスラインにおける入力信号のデジタル値遷移に基づいて、前記第1のバスラインにおける出力信号を遅延させるための手段を備える装置であって、
前記出力信号が、ハイからローへの、前記入力信号の第1のデジタル値遷移に応答して第1の遅延の後で遷移し、ローからハイへの、前記入力信号の第2のデジタル値遷移に応答して第2の遅延の後で遷移し、前記第1の遅延が、前記第1のバスラインを介した、および前記第1のバスラインに物理的に極近接する第2のバスラインを介した信号の送信に関連した電力を低減するのに十分な量だけ、前記第2の遅延とは異なり、
遅延させるための前記手段が、スキュードインバータ、レベルシフタ、ラッチ、またはセンス増幅器を含む装置。 - 遅延させるための前記手段に前記入力信号を与えるための手段をさらに備え、与えるための前記手段が、電子デバイスの構成要素を含む、請求項18に記載の装置。
- 前記量が、少なくとも50ピコ秒または少なくとも2つの論理ゲートの遅延である、請求項18に記載の装置。
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