CN103814366B - 用于减小交叉耦合效应的系统和方法 - Google Patents

用于减小交叉耦合效应的系统和方法 Download PDF

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Abstract

一种装置包含耦合到多个总线线路的多个驱动器电路。所述多个驱动器电路中的第一驱动器电路耦合到所述多个总线线路中的第一总线线路。所述第一驱动器电路包含偏斜反相器、电平移位器、锁存器及感测放大器中的一者，其经配置以产生输出信号，所述输出信号响应于输入信号的第一数字值转变而在第一延迟之后从高转变到低，且响应于所述输入信号的第二数字值转变而在第二延迟之后从低转变到高。所述第一延迟不同于所述第二延迟，其差异量足以减小与经由所述第一总线线路及经由物理上紧密接近所述第一总线线路的第二总线线路传输信号有关的功率。

Description

用于减小交叉耦合效应的系统和方法
技术领域
本发明大体上涉及减小交叉耦合效应。
背景技术
技术进步已经产生较小且较强大的计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如便携式无线电话、个人数字助理(PDA)和寻呼装置，其体积小，重量轻，且易于由用户携带。更具体来说，例如蜂窝电话和因特网协议(IP)电话等便携式无线电话可经由无线网络传达语音和数据包。此外，许多此类无线电话包含并入其中的其它类型的装置。举例来说，无线电话还可包含数字静态相机、数码摄像机、数字记录器，和音频文件播放器。而且，此类无线电话可处理可执行指令，包含软件应用程序，例如可用以接入网络的网络浏览器应用程序。由此，这些无线电话可包含大量计算能力。
随着例如无线电话等电子装置变得较小，在电子装置中的芯片上总线的按比例缩放技术与功率消耗之间可能存在权衡。由总线线路(例如，电线)消耗的功率的实质部分可归因于总线线路之间的耦合电容(例如，当总线线路邻近时)。对耦合电容充电的能量可归因于总线线路之间的相对切换活动而改变。举例来说，当两个邻近总线线路上的信号同时在相同方向上切换时，所述总线线路之间的电压差，且因此对耦合电容充电的能量，可大约为零。然而，当一个总线线路上的信号切换而另一总线线路上的信号保持相同时，电压改变可为V，且对耦合电容充电的能量可等于1/2CcV2焦耳，其中Cc为总线线路之间的有效电容，且V为电压振幅。此外，当所述总线线路上的信号同时在相反方向上切换时，电压改变可能加倍(即2V)，且用以切换耦合电容的能量可等于1/2Cc(2V)2＝2CcV2焦耳。
已提出各种技术用于减小由邻近总线线路消耗的功率。一种技术涉及屏蔽总线线路。然而，此可能并不有效地解决增加的功率消耗，因为线路到线路电容仍可能在总线线路的供应节点处出现。另一技术是增大总线线路之间的间距。然而，增大总线线路之间的间距可能导致裸片区域的不可接受的增加。还提出逻辑屏蔽。在逻辑屏蔽中，在相反方向上切换的邻近信号可基于逻辑约束而重新路由。然而，可能难以定位逻辑上互斥的信号。
发明内容
揭示系统和方法，其在紧密接近的总线线路上减缓(例如，通过增大切换延迟)切换信号的上升边缘(即，产生延迟的低到高转变)且加速(例如，通过减小切换延迟)切换信号的下降边缘(即，产生高到低转变)，或加速切换信号的上升边缘且减缓切换信号的下降边缘。驱动器电路可耦合到一或多个此些邻近或紧密接近的总线线路，其中所述驱动器电路实施第一延迟及第二延迟。所述第一延迟可响应于高到低转变(例如，响应于从逻辑‘1’到逻辑‘0’的信号转变)，且所述第二延迟可响应于低到高转变(例如，响应于从逻辑‘0’到逻辑‘1’的信号转变)。所述第一延迟及所述第二延迟可经选择而使得所述第一延迟与所述第二延迟之间的差足以减小与经由所述邻近总线线路传输信号有关的功率。通过变化邻近总线线路上的信号切换延迟，可减小归因于所述切换的能量消耗。所述驱动器电路可包含延迟元件，所述延迟元件实施所述第一延迟及所述第二延迟。举例来说，所述延迟元件可为偏斜反相器、电平移位器、锁存器，或感测放大器。
在一特定实施例中，一种装置可包含耦合到多个总线线路的多个驱动器电路。所述多个驱动器电路中的第一驱动器电路可耦合到所述多个总线线路中的第一总线线路。所述第一驱动器电路可包含经配置以产生输出信号的延迟元件。所述输出信号可响应于输入信号的第一数字值转变而在第一延迟之后从高转变到低，且响应于所述输入信号的第二数字值转变而在第二延迟之后从低转变到高。所述第一延迟可不同于所述第二延迟，其差异量足以减小与经由所述第一总线线路及经由物理上紧密接近所述第一总线线路的第二总线线路传输信号有关的功率。举例来说，所述延迟元件可防止所述第一总线线路及所述第二总线线路上的信号同时切换，从而潜在地减小切换所述总线线路所需的能量。所述延迟元件可包含偏斜反相器、电平移位器、锁存器，或感测放大器。此外，包括所述延迟元件的第二驱动器电路可耦合到所述第二总线线路(即，所述第二总线线路也可包含所述延迟元件)。另外，在一特定说明性实施方案中，耦合到所述多个总线线路的所有所述多个驱动器电路可包含所述延迟元件。
在另一特定实施例中，一种方法可包含在耦合到多个总线线路中的第一总线线路的延迟元件处接收第一输入信号。所述第一输入信号具有从高到低的第一数字值转变。所述方法进一步包含响应于所述第一输入信号而在所述延迟元件处产生第一输出信号，其中所述第一输出信号在第一延迟之后转变。所述方法进一步包含在所述延迟元件处接收第二输入信号。所述第二输入信号具有从低到高的第二数字值转变。所述方法进一步包含在所述延迟元件处产生第二输出信号，其中所述第二输出信号在第二延迟之后转变。所述延迟元件经组态以产生所述输出信号，所述输出信号响应于所述输入信号的所述第一数字值转变而在所述第一延迟之后从高转变到低，且响应于所述输入信号的所述第二数字值转变而在所述第二延迟之后从低转变到高。所述第一延迟可不同于所述第二延迟，其差异量足以减小与经由所述第一总线线路及经由物理上紧密接近所述第一总线线路的第二总线线路传输信号有关的功率。举例来说，所述延迟元件可防止所述第一总线线路及所述第二总线线路上的信号同时切换，从而潜在地减小切换所述总线线路所需的能量。所述延迟元件可包含偏斜反相器、电平移位器、锁存器，或感测放大器。
在另一特定实施例中，一种设备包含用于基于多个总线线路中的第一总线线路处的输入信号的数字值转变而延迟所述第一总线线路处的输出信号的装置。所述输出信号响应于所述输入信号的第一数字值转变而在第一延迟之后从高转变到低，且响应于所述输入信号的第二数字值转变而在第二延迟之后从低转变到高。所述第一延迟不同于所述第二延迟，其差异量足以减小与经由所述第一总线线路及经由物理上紧密接近所述第一总线线路的第二总线线路传输信号有关的功率。所述用于延迟的装置包括偏斜反相器、电平移位器、锁存器，或感测放大器。
由所揭示实施例中的至少一者提供的一个特定优点为减小归因于邻近总线线路或紧密接近的总线线路处的交叉耦合的功率消耗。由所揭示实施例中的至少一者提供的另一特定优点为归因于功率消耗的减小而增加电子装置的电池寿命。
在审阅整个申请案后，本发明的其它方面、优点和特征将变得显而易见，申请案包含以下部分：附图说明、具体实施方式和权利要求书。
附图说明
图1是用以减小总线线路上的交叉耦合效应的系统的特定说明性实施例的框图；
图2是图1的系统处的信号转变的特定说明性实施例的图；
图3是实施图1的延迟元件的偏斜反相器电路的特定说明性实施例的图；
图4是实施图1的延迟元件的偏斜反相器电路的另一特定说明性实施例的图；
图5是实施图1的延迟元件的电平移位器的特定说明性实施例的图；
图6是实施图1的延迟元件的电平移位器的另一特定说明性实施例的图；
图7是实施图1的延迟元件的锁存器的特定说明性实施例的图；
图8是实施图1的延迟元件的感测放大器的特定说明性实施例的图；
图9是用以减小总线线路上的交叉耦合效应的方法的特定说明性实施例的流程图；以及
图10是包含用以减小总线线路上的交叉耦合效应的系统的无线装置的框图。
具体实施方式
参考图1，揭示用以减小总线线路上的交叉耦合效应的系统的特定说明性实施例，且其大体标示为100。系统100包含经由多个总线线路108耦合到第二组件130的第一组件120。总线线路108中的每一者可耦合到多个驱动器电路104中的一者。
在一说明性实施例中，第一组件120及第二组件130为集成到例如无线电话等电子装置中的硬件组件。举例来说，第一组件120及第二组件130可包含参考图10描述的电子装置的组件。
所述多个驱动器电路104中的第一驱动器电路可耦合到所述多个总线线路108中的第一总线线路(在图1中标示为“1”)第一驱动器电路可包含延迟元件106，接收输入信号102，且产生输出信号110。输入信号102可为差分或单端信号。延迟元件106可包含偏斜反相器、电平移位器、锁存器及感测放大器中的一者。取决于延迟元件106，输入信号102与输出信号110可具有相同逻辑值(例如，两者皆可为逻辑‘1’或两者皆可为逻辑‘0’)，或可具有相反逻辑值(例如，一者可为逻辑‘0’，且另一者为逻辑‘1’)。举例来说，如果延迟元件106包含偏斜反相器电路(例如，如图3到4所说明)，则输出信号110可为输入信号102的反量。在一特定实施例中，延迟元件106还可接收时钟信号(未图示)，且可响应于所述时钟信号的转变(例如，如参考图7的锁存器所进一步描述)而产生输出信号110。延迟元件106可经配置以产生输出信号110，使得输出信号110响应于输入信号102的第一数字值转变而在第一延迟之后从高转变到低，且响应于输入信号102的第二数字值转变而在第二延迟之后从低转变到高。举例来说，延迟元件106可使从逻辑“0”到逻辑“1”的转变中的延迟不同于从逻辑“1”到逻辑“0”的转变中的延迟。所述第一延迟可不同于所述第二延迟，其差异量足以减小与经由第一总线线路及经由物理上紧密接近所述第一总线线路的第二总线线路(图1中标示为“2”)传输信号有关的功率。举例来说，当延迟元件106耦合到第一总线线路且另一延迟元件(未图示)耦合到第二总线线路时，所述延迟元件可防止所述总线线路处的相反信号转变同时发生，由此减小所述总线线路处的交叉耦合效应(例如，在140处的幻线中说明)。
图2说明图1的系统100的操作，且其大体标示为200。在图1的系统100的操作期间，第一组件120可经由所述多个总线线路108将信号发射到第二组件130。举例来说，第一组件120可分别跨越邻近的第一总线线路与第二总线线路发射信号102、202。在时间“T”，信号102与202可在相反方向上转变，如图2中所说明。响应于信号102及202的转变，耦合到所述总线线路的驱动器电路104可延迟对应输出信号，以便减小所述总线线路之间的交叉耦合效应。
在一特定实施例中，图1的驱动器电路104可具有“快速上升”而“缓慢下降”的输出，使得输入信号中的转变与对应输出信号中的对应上升之间的时间差短于所述输入信号中的转变与对应输出信号中的对应下降之间的时间差。为进行说明，输出信号110A及210A描绘具有“快速上升”而“缓慢下降”的输出的实施方案。
或者，图1的驱动器电路104可实施“缓慢上升”而“快速下降”的输出，使得输入信号中的转变与对应输出信号中的对应上升之间的时间差大于所述输入信号中的转变与对应输出信号中的对应下降之间的时间差。为进行说明，输出信号110B及210B描绘具有“缓慢上升”而“快速下降”的输出的实施方案。
对应于上升及下降延迟的差的时间差Td可经选择而使得所述时间差Td足以减小总线线路之间的交叉耦合效应。举例来说，可在硬件设计期间在实验之后且基于电子装置或系统(例如图1的系统100)的模拟来确定时间差Td。为进行说明，如果输入信号102及202导致输出信号中的同时相反转变，则归因于耦合电容而消耗的能量可为2CcV2。时间差Td可经选择而使得输出信号中的同时相反转变改为变成一个输出信号转变而另一者保持恒定(例如，如由输出信号对110A、210A及110B、210B所说明)的两个连续例子。此等例子中的每一者可导致为1/2CcV2的能量消耗。因此，归因于耦合电容的全部能量可从2CcV2减小到1/2CcV2+1/2CcV2＝CcV2。可基于在邻近总线线路处的模拟及实验来确定此类时间差Td。应注意，时间差Td应足够大以防止邻近总线线路中的信号同时在相反方向上切换，并且不应过大以致不必要地减缓经由所述多个总线线路的信号转变。
可通过将延迟元件引入到电路中来实施所选时间差Td。举例来说，可使用具有其切换延迟可实施时间差Td的晶体管的电路元件。因此，时间差Td可实施为数皮秒、数个逻辑门延迟，或由所属领域的技术人员所使用的任何其它度量单位。图1的系统100可因此减小归因于邻近总线线路或紧密接近的总线线路处的交叉耦合的功率消耗。此外，图1的系统100可提供包含图1的系统100的电子装置的电池寿命的增加。
图3是可用以实施图1的延迟元件106的延迟功能的偏斜反相器电路300的特定说明性实施例的图。偏斜反相器电路300可接收输入信号102，且可产生输出信号110。
偏斜反相器电路300可包含第一反相器304、第二反相器306及“与非”门308。在一特定实施例中，第一反相器304可接收从图1的第一组件120发射的输入信号102。第二反相器306可接收第一反相器304的输出。“与非”门308可接收输入信号102及第二反相器306的输出，且可产生输出信号110。由偏斜反相器电路300产生的输出信号110(即，在“与非”门308处的输出)可经由多个总线线路108的总线线路中的一者(例如，图1中标示为‘1’的总线线路)传输到图1的第二组件130。
在操作期间，“与非”门308可经由反相器304、306在第一输入310处接收输入信号102，且可直接在第二输入320处接收输入信号102。因此，输入信号102中的任何上升或下降可到达第二输入320，随后到达第一输入310。响应于输入信号102中的下降(例如，从逻辑‘1’到逻辑‘0’)，“与非”门308可在输出信号110中产生对应上升(一旦输入信号102的下降到达第二输入320)。然而，响应于输入信号102中的上升(例如，从逻辑‘0’到逻辑‘1’)，“与非”门308可不在输出信号110中产生对应下降，直到输入信号102中的上升达到输入310、320两者。偏斜反相器电路300可因此产生“快速上升、缓慢下降”的输出。输出信号110处的上升与下降时间之间的差可基于反相器304、306的特性。
图4是可用以实施图1的延迟元件106的功能性的偏斜反相器电路400的另一特定说明性实施例的图。偏斜反相器电路400可接收输入信号102，且可产生输出信号110。
偏斜反相器电路400可包含第一反相器404、第二反相器406及“或非”门408。在一特定实施例中，第一反相器404可接收从图1的第一组件120发射的输入信号102。第二反相器406可接收第一反相器404的输出。“或非”门408可接收输入信号102及第二反相器406的输出，且可产生输出信号110。输出信号110可经由总线线路108中的一者(例如，图1中标示为‘1’的总线线路)传输到图1的第二组件130。
在操作期间，“或非”门408可经由反相器404、406在第一输入410处接收输入信号102，且可直接在第二输入420处接收输入信号102。因此，输入信号102中的任何上升或下降可到达第二输入420，随后到达第一输入410。响应于输入信号102中的上升(例如，从逻辑‘0’到逻辑‘1’)，“或非”门408可在输出信号110中产生对应下降(一旦输入信号102的上升到达第二输入420)。然而，响应于输入信号102中的下降(例如，从逻辑‘1’到逻辑‘0’)，“或非”门408可不在输出信号110中产生对应上升，直到输入信号102中的下降到达输入410、420两者。偏斜反相器电路400可因此产生“缓慢上升、快速下降”的输出。输出信号110处的上升与下降时间之间的差可基于反相器404、406的特性。尽管图3到4描绘在上升与下降输出之间引入2个门延迟的偏斜反相器电路，但可通过添加或移除反相器及相应地改变逻辑门而实施任何数目的门延迟。举例来说，两个额外反相器可在第一反相器404与第二反相器406之间插入到偏斜反相器电路400中以在上升与下降输出之间实施四个门延迟。
图5是可用以实施图1的延迟元件106的功能性的电平移位器500的特定说明性实施例的图。举例来说，电平移位器500可接收输入信号102，且可产生输出信号110。
电平移位器500可包含第一p型场效应晶体管(PFET)506、第二PFET504、第三PFET516，及第四PFET514。电平移位器500还可包含第一n型场效应晶体管(NFET)508、第二NFET518、第一反相器512，及第二反相器520。第一PFET506可串联耦合在第二PFET504与第一NFET508之间。第三PFET516可串联耦合在第四PFET514与第二NFET518之间。
在一特定实施例中，第一NFET508可在第一NFET508的栅极处接收从图1的第一组件120发射的输入信号102。此外，输入信号102可耦合到第一PFET506的栅极，且输入信号102的反量可耦合到第三PFET516的栅极及第二NFET518的栅极。第二PFET504的栅极可耦合到第三PFET516的端子及第二NFET518的端子。第四PFET514的栅极可耦合到第一PFET506的端子、第一NFET508的端子及可产生输出信号110的第二反相器520。源电压(例如，VDDout)可耦合到第二PFET504的端子及第四PFET514的端子。相同源电压VDDout还可施加到第二反相器520。第一NFET508的端子及第二NFET518的端子可耦合到接地或低于源电压VDDout的另一电压。由电平移位器500产生的输出信号110(即，第二反相器520处的输出)可经由总线线路108中的一者(例如，图1中标示为‘1’的总线线路)传输到图1的第二组件130。
在电平移位器500的操作期间，响应于输入信号102中的转变(例如，从逻辑‘1’到逻辑‘0’或从逻辑‘0’到逻辑‘1’)，电平移位器500可将输出信号110延迟一定量的时间，以便减小归因于邻近总线线路或紧密接近的总线线路的交叉耦合的功率消耗。
为进行说明，电平移位器500可检测输入信号102中的上升边缘。作为响应，到第四PFET514的栅极的输入及到第二反相器520的输入可下降，从而导致相对“快速上升”的输出信号110。相比之下，当电平移位器500检测到输入信号102中的下降边缘时，到第二NFET518及第三PFET516的栅极的输入可上升，从而致使到第二PFET504的栅极的输入下降。此可导致到第四PFET514的栅极及第二反相器520的输入上升，从而造成相对“缓慢下降”的输出信号110。在一特定实施例中，输入信号102中的上升可为逻辑‘0’到逻辑‘1’转变，且输入信号102中的下降可为逻辑‘1’到逻辑‘0’转变。
因此，通过将各自包含电平移位器500的驱动器电路耦合到邻近总线线路，可减小归因于在相反方向上的同时信号转变的交叉耦合效应。
图6是可用以实施图1的延迟元件106的功能性的电平移位器600的另一特定说明性实施例的图。举例来说，电平移位器600可接收输入信号102，且可产生输出信号110。
电平移位器600可包含第一n型场效应晶体管(NFET)604及第二NFET612。如图6中所说明，第一NFET604可为“缓慢”NFET(例如，可具有相对较长的沟道、相对较高的阈值电压，或相对较窄的宽度)，且第二NFET612可为“快速”NFET(例如，可具有相对较短的沟道、相对较低的阈值电压，或相对较大的宽度)。电平移位器600还可包含第一反相器616、第二反相器614、第三反相器606，及第四反相器608。如图6中所说明，第一反相器616可具有“缓慢上升”的输出。第二反相器614及第四反相器608可具有“快速上升”而“缓慢下降”的输出(例如，类似于图3的偏斜反相器电路300)。第一反相器616可耦合到第二反相器614。第三反相器606可耦合到第一反相器616。第四反相器608可耦合于第一NFET604与第二NFET612之间。
在一特定实施例中，第一NFET604可在第一NFET604的栅极处接收从图1的第一组件120发射的输入信号102。输入信号102可耦合到第四反相器608的输入，且第二NFET612可耦合到第四反相器608的输出。第一NFET604的端子可耦合到第三反相器606的输出及第一反相器616的输入。第一反相器616的输出可耦合到第二反相器614的输入、第三反相器606的输入及第二NFET612的端子。第二反相器614的输出可提供电平移位器600的输出信号110。源电压(例如，VDDout)可施加到第一反相器616、第二反相器614及第三反相器606。另一源电压(例如，VDDin)可施加到第四反相器。第一NFET604的端子及第二NFET612的端子可耦合到接地或低于源电压VDDin及VDDout中的任一者的另一电压。由电平移位器600产生的输出信号110(即，第二反相器614处的输出)可经由总线线路108中的一者(例如，图1中标示为‘1’的总线线路)传输到图1的第二组件130。
在电平移位器600的操作期间，响应于输入信号102中的转变(例如，从逻辑‘1’到逻辑‘0’或从逻辑‘0’到逻辑‘1’)，电平移位器600可延迟输出信号110，以便减小归因于邻近总线线路或紧密接近的总线线路的交叉耦合的功率消耗。
为进行说明，电平移位器600可检测输入信号102中的下降边缘。作为响应，到第二NFET612的栅极的输入可上升，从而致使到第二反相器614的输入及到第三反相器606的输入下降。此可导致相对“快速上升”的输出信号110。相比之下，当电平移位器600检测到输入信号102中的上升边缘时，到第一反相器616的输入可下降，从而致使到第二反相器614的输入及到第三反相器606的输入相对缓慢地上升。此可导致相对“缓慢下降”的输出信号110。因此，通过将各自包含电平移位器600的驱动器电路耦合到邻近总线线路，可减小归因于在相反方向上的同时信号转变的交叉耦合效应。
图7是可用以实施图1的延迟元件106的功能性的锁存器700的特定说明性实施例的图。举例来说，锁存器700可接收输入信号102且可产生输出信号110。锁存器700还可接收时钟(CLK)信号704。
锁存器700可包含第一n型场效应晶体管(NFET)706及第二NFET716。如图7中所说明，第一NFET706可为“缓慢”NFET，且第二NFET716可为“快速”NFET。锁存器700还可包含第一反相器712、第二反相器714、第三反相器718，及第四反相器708。如图7中所说明，第二反相器714可具有“缓慢上升”的输出，且第三反相器718可具有“快速上升”而“缓慢下降”的输出(例如，类似于图3的偏斜反相器电路300)。
在一特定实施例中，第二NFET716可在第二NFET716的端子处接收从图1的第一组件120发射的输入信号102。此外，来自第四反相器708的输入信号的反量可耦合到第一NFET706的端子。CLK信号704可耦合到第一NFET706的栅极及第二NFET716的栅极。第一NFET706可耦合到第一反相器712的输出及第二反相器714的输入。第二NFET716可耦合到第二反相器714的输出、第一反相器712的输入，及第三反相器718的输入。第三反相器718的输出可提供锁存器700的输出信号110。由锁存器700产生的输出信号110(即，第三反相器718处的输出)可经由总线线路108中的一者(例如，图1中标示为‘1’的总线线路)传输到图1的第二组件130。
在锁存器700的操作期间，响应于输入信号102中的转变(例如，从逻辑‘1’到逻辑‘0’或从逻辑‘0’到逻辑‘1’)，锁存器700可延迟输出信号110，以便减小归因于邻近总线线路或紧密接近的总线线路的交叉耦合的功率消耗。
为进行说明，锁存器700可检测输入信号102的下降边缘。当锁存器700随后检测到输入信号102中的上升边缘同时CLK信号704为逻辑高(其表示锁存器700的启用信号)时，到第一反相器712的输入及到第三反相器718的输入可下降，从而导致相对“快速上升”的输出信号110。相比之下，当锁存器700检测到输入信号102中的下降边缘同时CLK信号704为逻辑高时，到第二反相器714的输入可下降，从而致使到第一反相器712的输入及到第三反相器718的输入相对缓慢地上升。此可导致相对“缓慢下降”的输出信号110。因此，通过将各自包含锁存器700的驱动器电路耦合到邻近总线线路，可减小归因于在相反方向上的同时信号转变的交叉耦合效应。
图8是可用以实施图1的延迟元件106的功能性的感测放大器800的特定说明性实施例的图。举例来说，感测放大器800可接收差分输入(例如，输入信号102及输入信号102的反量840)，且可产生输出信号110。感测放大器800还可接收启用信号850(例如，时钟信号)。
感测放大器800可包含串联耦合于第一p型场效应晶体管(PFET)812与第二NFET832之间的第一n型场效应晶体管(NFET)828。所述感测放大器还可包含串联耦合于第二PFET822与第二NFET832之间的第三NFET830。第三PFET814及第四PFET816可各自经由第四NFET824与第一NFET828串联耦合。第五PFET820及第六PFET818可各自经由第五NFET826与第三NFET830串联耦合。启用信号850可耦合到第一PFET812的栅极、第二PFET822的栅极、第三PFET814的栅极、第五PFET820的栅极，及第二NFET832的栅极。输入信号102可耦合到第三NFET830的栅极，且输入信号102的反量840可耦合到第一NFET828的栅极。在一特定实施例中，第三NFET830可在第三NFET830的栅极处接收从图1的第一组件120发射的输入信号102。此外，第四PFET816的栅极可耦合到第四NFET824的栅极、第六PFET818的端子，及第五NFET826的端子。类似地，第六PFET818的栅极可耦合到第五NFET826的栅极、第四PFET816的端子，及第四NFET824的端子。
此外，感测放大器800可包含交叉耦合的“与非”门880。交叉耦合的“与非”门880可包含第一“与非”门881及第二“与非”门882。第一“与非”门881的第一输入可耦合到节点q860，且可接收在节点q860处产生的信号。第一“与非”门881的第二输入可耦合到第二“与非”门882的输出。第二“与非”门882的第一输入可耦合到第一“与非”门881的输出。第二“与非”门882的第二输入可耦合到节点nq862，且可接收在节点nq862处产生的信号。第二“与非”门882的输出可提供感测放大器800的输出信号110。由感测放大器800产生的输出信号110(即，第二“与非”门882处的输出)可经由总线线路108中的一者(例如，图1中标示为‘1’的总线线路)传输到图1的第二组件130。如图8中所说明，第一“与非”门881可具有“缓慢上升”而“快速下降”的输出，且第二“与非”门882可具有“快速上升”而“缓慢下降”的输出。应注意，交叉耦合的“与非”门880为感测放大器800的部分且耦合在节点q860及nq862处，且仅为易于说明而与感测放大器800的其它组件分开展示。
在感测放大器800的操作期间，响应于输入信号102中的转变(例如，从逻辑‘1’到逻辑‘0’或从逻辑‘0’到逻辑‘1’)，感测放大器800可延迟输出信号110，以便减小归因于邻近总线线路或紧密接近的总线线路的交叉耦合的功率消耗。
为进行说明，当感测放大器800检测到启用信号850中的‘0’值时，输入信号102及输入信号102的反量840可在外部在预充电状态中被保持为高。还可将节点q860及nq862以及内部节点x870及nx872预充电为高。交叉耦合的“与非”门880(由节点q860及nq862驱动)可表现为反相器，由此致使感测放大器800的输出信号110维持初始状态。在其中输入信号102开始放电(例如，展现下降边缘)的读取操作期间，当断言启用信号850时，节点nx870及nq862可保持高。此可致使节点x870处的信号下降，从而致使节点q860处的输出信号下降。启用信号850的断言与输出信号110的上升之间的延迟可能相对快速，而启用信号850的断言与输出信号110的下降之间的延迟可能相对缓慢。因此，通过将各自包含感测放大器800的驱动器电路耦合到邻近总线线路，可减小归因于在相反方向上的同时信号转变的交叉耦合效应。
参考图9，揭示用以减小总线线路上的交叉耦合效应的方法的特定说明性实施例，且其大体标示为900。在一说明性实施例中，方法900可在图1的系统100处执行，且可使用图3的偏斜反相器电路300、图4的偏斜反相器电路400、图5的电平移位器500、图6的电平移位器600、图7的锁存器700及图8的感测放大器800中的任一者。
方法900包含在910，在多个驱动器电路中的第一驱动器电路处接收输入信号。在一特定实施例中，所述第一驱动器电路包含使用偏斜反相器电路(例如，图3的偏斜反相器电路300或图4的偏斜反相器电路400)、电平移位器(例如，图5的电平移位器500或图6的电平移位器600)、锁存器(例如，图7的锁存器700)或感测放大器(例如，图8的感测放大器800)实施的延迟元件106。所述第一驱动器电路可耦合到多个总线线路中的第一总线线路。举例来说，在图1中，第一组件120可经由所述多个总线线路108将输入信号102传输到第二组件130。另外，第一总线线路可与第二总线线路在物理上紧密接近。包含延迟元件106的第一驱动器电路可耦合到在物理上紧密接近第二总线线路(例如，图1中标示为‘2’)的第一总线线路(例如，在图1中标示为‘1’)。延迟元件106可从第一组件120接收输入信号102。当所述延迟元件是使用时控电路(例如，图7的锁存器700或图8的感测放大器800，其中启用信号850为时钟信号)加以实施时，方法900可视情况包含在915在第一驱动器电路处接收时钟信号。
方法900包含在920检测输入信号102中的数字值转变。举例来说，在图1中，延迟元件106可检测输入信号102中的数字值转变。当第一驱动器电路在915处接收到时钟信号时，方法900可视情况包含在925检测时钟信号上的转变。
方法900进一步包含在930确定数字值转变的方向。当数字值转变的方向是从低到高时，方法900可包含在940在第一延迟之后产生输出信号。举例来说，如图2中所说明，可在第一延迟之后产生输出信号110A或110B。当数字值转变的方向是从高到低时，方法900可包含在950在不同于第一延迟的第二延迟之后产生输出信号。举例来说，如图2中所说明，可在第二延迟之后产生输出信号210A或210B。所述第一延迟与所述第二延迟之间的差可为足以减小与经由第一总线线路及经由第二总线线路传输信号有关的功率的量。举例来说，如图2中所说明，时间差Td可经选择以减小第一总线线路与第二总线线路之间的交叉耦合。
应注意，图9的方法900可通过使高到低数字值转变比低到高数字值转变延迟更多或使低到高数字值转变比高到低数字值转变延迟更多而减小总线线路处的交叉耦合。举例来说，图9中所提及的第二总线线路可耦合到具有第二延迟元件的第二驱动器电路。所述第二延迟元件可与在910处所述延迟元件接收到输入信号的同时接收第二输入信号。所述第二延迟元件可产生第二输出信号。类似于在940处产生的输出信号，所述第二输出信号可在第二输入信号从低转变到高时在第一延迟之后转变。此外，类似于在950处产生的输出信号，所述第二输出信号可在第二输入信号从高转变到低时在第二延迟之后转变。
参考图10，描绘包含用以减小总线线路处的交叉耦合效应的系统的无线装置的特定说明性实施例的框图，且其大体标示为1000。装置1000包含耦合到存储器1032的处理器，例如数字信号处理器(DSP)1064。所述装置还可包含包括相应延迟元件1094、1096的驱动器电路1090。第一组件(例如，译码器/解码器(编解码器)1034)可经由多个总线线路将信号传输到第二组件(例如，DSP1064)。延迟元件1094可耦合到所述多个总线线路1090中的第一总线线路，且延迟元件1096可耦合到所述多个总线线路1090中的第二总线线路。应注意，所述延迟元件可耦合到装置1000中的用以在装置1000的各种组件之间传输信号的任何总线线路(或所有总线线路)。在一说明性实施例中，延迟元件1094、1096可各自由图3的偏斜反相器电路300、图4的偏斜反相器电路400、图5的电平移位器500、图6的电平移位器600、图7的锁存器700或图8的感测放大器800来实施。
图10还展示耦合到DSP1064及显示器1028的显示器控制器1026。译码器/解码器(编解码器)1034也可耦合到DSP1064。扬声器1036及麦克风1038可耦合到编解码器1034。
图10还指示无线控制器1040可耦合到DSP1064及无线天线1042。在一特定实施例中，DSP1064、显示器控制器1026、存储器1032、编解码器1034、无线控制器1040及包含延迟元件1094的驱动器电路1090包含于系统级封装或芯片上系统装置1022中。在一特定实施例中，输入装置1030及电力供应器1044耦合到芯片上系统装置1022。此外，在一特定实施例中，如图10中所说明，显示器1028、输入装置1030、扬声器1036、麦克风1038、无线天线1042及电力供应器1044在芯片上系统装置1022外部。然而，显示器1028、输入装置1030、扬声器1036、麦克风1038、无线天线1042及电力供应器1044中的每一者可耦合到芯片上系统装置1022的组件，例如接口或控制器。
结合所描述实施例，揭示一种设备，其包含用于基于多个总线线路中的第一总线线路处的输入信号的数字值转变而延迟所述第一总线线路处的输出信号的装置。举例来说，所述用于延迟的装置可为以下装置中的一者：图1的驱动器电路104、图1的延迟元件106、图3的偏斜反相器电路300、图4的偏斜反相器电路400、图5的电平移位器500、图6的电平移位器600、图7的锁存器700、图8的感测放大器800、图10的驱动器电路1090中的一者、图10的延迟元件1094、图10的延迟元件1096、经配置以延迟输出信号的一个或一个以上其它装置，或其任何组合。
所述设备还可包含用于将输入信号提供到用于延迟的装置的装置。举例来说，所述用于提供的装置可包含图1的第一组件120、图10的装置1000的组件(例如，编解码器1034)、经配置以将输入信号提供到用于延迟的装置的一个或一个以上装置，或其任何组合。所述输出信号可响应于输入信号的第一数字值转变而在第一延迟之后从高转变到低，且响应于所述输入信号的第二数字值转变而在第二延迟之后从低转变到高。第一延迟量可不同于第二延迟量，其差异量足以减小与经由第一总线线路及经由物理上紧密接近所述第一总线线路的第二总线线路传输信号有关的功率。
所属领域的技术人员将进一步了解，可将结合本文所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路和算法步骤实施为电子硬件、计算机软件或两者的组合。上文已大体在功能性方面描述各种说明性组件、块、配置、模块、电路和步骤。此功能性是实施为硬件还是软件取决于特定应用及外加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能性，但所述实施决策不应被解释为导致偏离本发明的范围。
结合本文中所揭示的实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中或两者的组合中。软件模块可驻留在随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可移除式磁盘、压缩光盘只读存储器(CD-ROM)或此项技术中已知的任何其它形式的非暂时性存储媒体中。示例性非暂时性(例如有形的)存储媒体耦合到处理器，使得处理器可从所述存储媒体读取信息，且将信息写入到所述存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。在替代方案中，处理器与存储媒体可作为离散组件驻留在计算装置或用户终端中。
提供对所揭示实施例的先前描述以使得所属领域的技术人员能够制造或使用所揭示的实施例。对于所属领域的技术人员来说，对这些实施例的各种修改将为显而易见的，且可在不偏离本发明的范围的情况下将本文中所定义的原理应用于其它实施例。因此，并不希望本发明限于本文中展示的实施例，而应符合与由所附权利要求书定义的原理及新颖特征相一致的最广泛范围。

Claims (11)

1.一种装置，其包括：
耦合到第一总线线路的第一驱动器电路，其中所述第一驱动器电路包含第一延迟元件，所述第一延迟元件经配置以：
接收第一输入信号；以及
产生第一输出信号，其中所述第一输出信号在所述第一输入信号从逻辑高电平转变到逻辑低电平时在第一延迟周期之后转变逻辑电平，其中所述第一输出信号在所述第一输入信号从逻辑低电平转变到逻辑高电平时在第二延迟周期之后转变逻辑电平，其中所述第一延迟元件是锁存器，其中所述第一延迟周期不同于所述第二延迟周期，所述锁存器包括第一n型场效应晶体管NFET和第二n型场效应晶体管NFET，且其中所述第一延迟元件进一步经配置以接收施加到所述第一延迟元件的所述第一n型场效应晶体管NFET的第一栅极和所述第二n型场效应晶体管NFET的第二栅极的时钟信号；
其中所述第一驱动器电路经配置以经由第一总线线路传输所述第一输出信号；以及
耦合到在物理上紧密接近所述第一总线线路的第二总线线路的第二驱动器电路，其中所述第二驱动器电路经配置以经由所述第二总线线路传输第二输出信号。
2.根据权利要求1所述的装置，其中所述第一延迟周期与所述第二延迟周期之间的差在所述第一输出信号与所述第二输出信号转变到相反极性时防止所述第一输出信号与所述第二输出信号同时转变逻辑电平。
3.根据权利要求1所述的装置，其中所述第一延迟周期与所述第二延迟周期之间的差为50皮秒。
4.根据权利要求1所述的装置，其中所述第一延迟周期与所述第二延迟周期之间的差为至少与两个逻辑门相关联的延迟时间。
5.根据权利要求1所述的装置，其中所述第一延迟周期与所述第二延迟周期之间的差为至少与三个逻辑门相关联的延迟时间。
6.一种方法，其包括：
在第一延迟元件处接收第一输入信号及时钟信号，其中所述第一延迟元件耦合到第一总线线路；以及
在所述第一延迟元件处产生第一输出信号，其中所述第一输出信号在所述第一输入信号从逻辑高电平转变到逻辑低电平时在第一延迟周期之后转变逻辑电平，其中所述第一输出信号在所述第一输入信号从逻辑低电平转变到逻辑高电平时在第二延迟周期之后转变逻辑电平，其中所述第一延迟元件是锁存器，且其中所述第一延迟周期不同于所述第二延迟周期，所述锁存器包括第一n型场效应晶体管NFET和第二n型场效应晶体管NFET，且其中所述第一延迟元件进一步经配置以接收施加到所述第一延迟元件的所述第一n型场效应晶体管NFET的第一栅极和所述第二n型场效应晶体管NFET的第二栅极的时钟信号。
7.根据权利要求6所述的方法，其进一步包括：
在第二延迟元件处接收第二输入信号，其中所述第二延迟元件耦合到第二总线线路，且其中所述第二延迟元件在所述第一延迟元件接收所述第一输入信号时接收所述第二输入信号及所述时钟信号；以及
在所述第二延迟元件处产生第二输出信号。
8.根据权利要求6所述的方法，其中所述第一延迟周期与所述第二延迟周期之间的差为至少与两个逻辑门相关联的延迟时间。
9.根据权利要求6所述的方法，其中所述第一延迟周期与所述第二延迟周期之间的差为至少与三个逻辑门相关联的延迟时间。
10.一种设备，其包括：
用于基于第一输入信号的转变延迟第一总线线路处的第一输出信号的装置，其中所述第一输出信号在所述第一输入信号从逻辑高电平转变到逻辑低电平时被延迟第一延迟周期，其中所述第一输出信号在所述第一输入信号从逻辑低电平转变到逻辑高电平时被延迟第二延迟周期，其中用于延迟所述第一输出信号的装置是锁存器，且其中所述第一延迟周期不同于所述第二延迟周期，所述锁存器是第一n型场效应晶体管NFET和第二n型场效应晶体管NFET，且其中所述第一延迟元件进一步经配置以接收施加到所述第一延迟元件的所述第一n型场效应晶体管NFET的第一栅极和所述第二n型场效应晶体管NFET的第二栅极的时钟信号。
11.根据权利要求10所述的设备，其进一步包括用于将所述第一输入信号提供到用于延迟所述第一输出信号的装置的装置，其中用于提供的装置包括电子装置的组件。
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