JP5215415B2 - レベルシフティング回路および方法 - Google Patents

Description

本開示は、一般的に、レベルシフティング回路および方法に関する。

技術の進歩は、より小さくより高性能なコンピュータ装置をもたらす結果となった。例えば、携帯無線電話機、携帯情報端末(PDAs)、および小さく軽量でユーザによって容易に持ち運ばれるページング装置のような、無線コンピュータ装置を含む様々なポータブルパーソナルコンピュータ装置が現在存在する。より具体的には、携帯電話およびインターネットプロトコル(IP)電話のような携帯無線電話機は、無線ネットワークによって音声およびデータパケットを通信することができる。さらに、多くのそのような無線電話が、そこに組込まれる他のタイプの装置を含む。例えば、無線電話はさらにディジタルスチルカメラ、ディジタルビデオカメラ、ディジタルレコーダおよびオーディオファイルプレーヤを含みうる。さらに、無線電話は、インターネットにアクセスするために使用することができるウェブブラウザアプリケーションのようなソフトウェアアプリケーションを含む実行命令を処理することができる。そのため、これらの無線電話は著しい演算能力を含むだろう。

消費電力を低減するために、またこのようにして携帯装置の電池寿命を拡張するために、電源はますます低電圧で電子コンポーネントを動作させる。いくつかのコンポーネントは低電圧でうまく動作しうるが、他のコンポーネントは高電圧を要求しうる。したがって、異なる電圧で動作するコンポーネントを含む装置は、より高い電圧とより低い電圧との間で信号を変換するためにレベルシフタ(level shifter)を使用しうる。レベルシフタ回路設計は、入力遷移(input transition)への応答時間を改善することと低電圧での動作の範囲を改善することとのどちらかを選択することを多くの場合要求する。応答時間の増加は、動作の範囲を一般的に減少させ、その一方、動作の範囲を増加することは一般的には応答時間を減少させる。したがって、レベルシフタは、低電力動作中に装置の性能を制限しうる。

特定の実施例では、入力電圧信号を受け取るための入力、および、レベルシフトされた電圧信号を供給するための出力を含む回路装置が開示される。その回路装置は、入力に連結された第１の弱状態保持パス(weak state holding path)、および、出力に連結された第２の弱状態保持パスを含む。その回路装置は、第１の弱状態保持パスおよび第２の弱状態保持パスに連結された電圧プルアップ論理回路(voltage pull-up logic circuit)をさらに含む。その回路装置は、電圧プルアップ論理回路のアクティブ化を選択的に制御するために電圧プルアップ論理回路に連結された制御パスをさらに含む。

別の実施例では、メモリアレイ、および、第１のレベルシフティング回路によってメモリアレイに連結された第１の入力を含むシステムが開示される。そのシステムは、第２のレベルシフティング回路によってメモリアレイに連結された第２の入力をさらに含む。第１のレベルシフティング回路は、第１の入力を受け取るための入力、および、メモリアレイへ第１のレベルシフトされた電圧信号を供給するための出力をさらに含む。第１のレベルシフティング回路は、入力に連結された第１の弱状態保持パスをさらに含む。第１のレベルシフティング回路は、出力に連結された第２の弱状態保持パスをさらに含む。第１のレベルシフティング回路は、第１の弱状態保持パスおよび第２の弱状態保持パスに連結された電圧プルアップ論理回路を含む。第１のレベルシフティング回路は、電圧プルアップ論理回路のアクティブ化を選択的に制御するために電圧プルアップ論理回路に連結された制御パスをさらに含む。

別の実施例では、電圧プルアップ論理を含むレベルシフティング回路への入力で入力電圧を受け取るための手段を含む装置が開示される。その装置は、レベルシフティング回路からの出力信号を供給するための手段をさらに含む。その装置は、レベルシフティング回路の電圧プルアップ論理回路を選択的にアクティブにするための手段をさらに含む。

別の実施例では、電圧プルアップ論理を含むレベルシフティング回路への入力で入力電圧を受け取ることを含む方法が開示される。その方法はレベルシフティング回路からの出力信号を供給することを含む。その方法はレベルシフティング回路の電圧プルアップ論理回路を選択的にアクティブにすることをさらに含む。

開示された実施例によって提供される１つの特定の利点は、弱状態保持パスによる広い電圧シフト範囲、および、電圧プルアップ論理回路による入力信号遷移への迅速な応答である。別の特定の利点は、レベルシフティング回路の動作が比較的寛容な（tolerant）プロセスであるということである。

本開示の他の態様、利点および特徴は、以下のセクションつまり、図面の簡単な説明、詳細な説明および請求項を含む全体の出願の参照の後に明白になるだろう。

図１は、レベルシフティング回路装置の第１の実例となる実施例のブロック図である。 図２は、レベルシフティング回路装置の第２の実例となる実施例の回路図である。 図３は、レベルシフティング回路装置を含むシステムの特定の実例となる実施例のブロック図である。 図４は、図１−３に例証された回路装置のような回路装置を使用する、レベルシフティングの方法の特定の実例となる実施例のフロー図である。 図５は、図１−４に記述された回路と方法の実施例が使用されうる代表的なモバイル通信装置のブロック図である。

図１を参照して、レベルシフティング回路装置の第１の実例となる実施例が表現され、１００と一般的に示される。レベルシフティング回路装置１００は、入力電圧信号を受け取るための入力１０２を含む。出力１０４はレベルシフトされた電圧信号を提供する。第１の弱状態保持パス１０６は、入力１０２および出力１０４に連結される。第１の弱状態保持パス１０６は、入力１０２にさらに連結される第２の弱状態保持パス１０８に互いに連結される。電圧プルアップ論理回路１１０は、第１の弱状態保持パス１０６および第２の弱状態保持パス１０８の両方に連結される。制御パス１１２は、電圧プルアップ論理回路１１０に制御信号を供給するために連結される。

特定の実施例では、入力１０２で受け取られた入力電圧信号は、ハイ状態（Ｖ１Ｌ）とロー状態（Ｖ０）との間の第１の電圧範囲内にある。入力電圧信号に応じて、第１の弱状態保持パス１０６は、ハイ状態（Ｖ１Ｈ）とロー状態（Ｖ０）の間の第２の電圧範囲内にあるレベルシフトされた電圧信号を出力１０４で生成する。特定の実施例では、第１の弱状態保持パス１０６および第２の弱状態保持パス１０８は、0.6-1.4Vあるいはその電圧以下でのレベルシフティングを含む、入力電圧の広い範囲のレベルシフティングを可能にするように構成される。しかしながら、入力電圧の広い範囲上で動作することができることの結果、第１の弱状態保持パス１０６および第２の弱状態保持パス１０８は、入力１０２で受け取られた入力信号の遷移に応じて比較的遅い遷移時間を示しうる。

特定の実施例では、電圧プルアップ論理回路１１０は、第１の弱状態保持パス１０６および第２の弱状態保持パス１０８に電流を供給することにより、出力１０４でスイッチング速度を改善するよう作用する。弱状態保持パス１０６および１０８に電圧プルアップ論理回路１１０によって提供される追加電流は、入力信号の遷移に対する、より速い応答を可能にする。特定の実施例では、電圧プルアップ論理回路１１０は、入力１０２で受け取られた入力信号の検知された遷移に応じて第１の弱状態保持パス１０６および第２の弱状態保持パス１０８の少なくとも１つにレベルシフティング電流を供給するために主に動作する。電圧プルアップ論理回路１１０は、制御パス１１２に応答して、非遷移期間中の入力１０２で低電圧信号に対する弱状態保持パス１０６および１０８の感度を維持するために弱状態保持パス１０６および１０８に電流を供給することをやめる。

制御パス１１２は電圧プルアップ論理回路１１０のアクティブ化を選択的に制御するのに適している。特定の実施例では、制御パス１１２は、出力１０４から電圧プルアップ論理回路１１０までの自己調時式フィードバックパス(self-timed feedback path)１１８を含む。制御パス１１２は、出力１０４で電圧レベル変化を検知し、出力１０４での遷移に基づいて特定の遅れが経過したと自己調時式フィードバックパス１１８が判断する場合に、弱状態保持パス１０６および１０８の１つ以上への電流をオフにするために電圧プルアップ制御論理１１０にアクティブ化信号を供給するよう作用しうる。

別の実施例では、制御パス１１２は、入力１０２に連結された遅れ論理回路１１４を含む。この実施例では、制御パス１１２は、入力１０２での遷移を検知し、かつ電圧プルアップ論理回路１１０にアクティブ化信号を送るよう作用する。このアクティブ化信号は、電圧プルアップ論理回路１１０が、弱状態保持パス１０６、１０８あるいはそれら両方が論理状態(logic states)間で遷移することを支援するために電流の供給を開始することを引き起こしうる。制御パス１１２は、十分な遅れが入力１０２の遷移から経過したと判断する遅れ論理回路１１４に応じて、電圧プルアップ論理回路１１０に第２の制御信号を送るようさらに作用しうる。第２の制御信号は、電圧プルアップ論理回路１１０を非アクティブにして、入力電圧の広範囲に関して、弱状態保持パス１０６および１０８の通常動作を再開しうる。特定の実施例では、遅れ論理回路１１４は調整可能であり、かつ、第２の制御信号に関連した遅れを制御するための調整可能遅れコンポーネント(adjustable delay component)１１６を含みうる。

動作中に、第１の入力信号は第１の電子コンポーネントから入力１０２で受け取られうる。レベルシフティング回路装置１００は入力電圧レベルをシフトまたは変換し、出力１０４で出力電圧レベルを生成しうる。例えば、入力信号は、プロセッサ、バス、メモリあるいは他の電子コンポーネントから受け取られうる、また、出力は、プロセッサ、バス、メモリあるいは他の電子コンポーネントに提供されうる。第１の入力信号は、第１の電源に関連した電圧レベルＶ０からＶ１Ｌを反映しうる。出力１０４は、第２の電圧レベルＶ０からＶ１Ｈで動作する１つ以上の他の電子コンポーネントに連結されうる。実例となる例として、第１の電圧レベルは、0Vから1.0Vまでの電圧範囲に関連した信号でありうる、また、第２の電圧レベルは、0Vから3.3Vまでの電圧範囲に関連した信号でありうる。

第２の入力信号への入力１０２での遷移に応じて、第１および第２の弱状態保持パス１０６および１０８は、状態間で遷移し始める。電圧プルアップ論理回路１１０は、１つ以上のトランジスタへ電荷(charge)を供給することによって電圧レベル遷移を支援するために第１の弱状態保持パス１０６、第２の弱状態保持パス１０８あるいはそれら両方に電流を供給し始める。特定の実施例では、電圧プルアップ論理回路１１０は、弱状態保持パス１０６および１０８の少なくとも１つが状態間で遷移し始めたことを検知することに応じて電流を供給し始める。別の実施例では、電圧プルアップ論理回路１１０は代わりに、制御パス１１２からの制御信号に応じて電流を供給し始めるかもしれない。

例えば自己調時式フィードバックパス１１８や遅れ論理回路パス１１４によるような適切な遅れ期間の後、制御パス１１２は、弱状態保持パス１０６および１０８へ電流を供給することをやめるために、電圧プルアップ論理回路１１０を非アクティブにするために制御信号を提供する。電圧プルアップ論理回路１１０の非アクティブ化の後、互いに連結された弱状態保持パス１０６および１０８は、出力１０４で新しい出力電圧レベルを維持する。電圧プルアップ論理回路１１０を選択的にアクティブにすることによって、広範囲の入力動作電圧および速い出力レベル遷移が、レベルシフティング回路装置１００によって両方とも提供される。

図２を参照して、レベルシフティング回路装置の第２の実例となる実施例が表現され、２００と一般的に示される。レベルシフティング回路装置２００は、高電圧ＶｄｄＬと低電圧Ｖｓｓの間の第１の電圧範囲に対応する入力信号を受け取るように構成された入力２０２を含む。レベルシフティング回路装置２００は、高電圧ＶｄｄＨによって表わされるハイ信号、および低電圧Ｖｓｓによって表わされるロー信号と共に、第２の電圧範囲への入力２０２のレベルシフティングに対応する出力信号を提供するように構成された出力２０４をさらに含む。レベルシフティング回路装置２００は、第１の弱状態保持パス２０６および第２の弱状態保持パス２０８をさらに含む。第１の弱状態保持パス２０６は、入力２０２に連結され、また、第２の弱状態保持パス２０８は、第１の電圧範囲で動作するインバータ２０７を経由して入力２０２に連結される。電圧プルアップ論理回路２１０は、第１の弱状態保持パス２０６および第２の弱状態保持パス２０８の両方に連結される。制御パス２１２は、電圧プルアップ論理回路２１０および出力２０４に連結される。

特定の実施例では、第１の弱状態保持パス２０６は、電源電圧ＶｄｄＨに連結された第１の端子と、第２の弱状態保持パス２０８に連結された制御端子と、第３の端子とを有する第１の弱ｐチャネルトランジスタ(weak p-channel transistor)２２０を含む。第１の弱状態保持パス２０６は、第１の弱ｐチャネルトランジスタ２２０の第３の端子に連結された第４の端子を含む第２の弱ｐチャネルトランジスタ２２２をさらに含む。第２の弱ｐチャネルトランジスタ２２２は、入力２０２に連結された第２の制御端子、および第１のノード２２３に連結された第５の端子を有する。第１のノード２２３は電圧プルアップ論理回路２１０に連結される。第１の弱状態保持パス２０６は、第１のノード２２３に連結された第６の端子、入力２０２に連結された第３の制御端子、および第２の電源電圧Ｖｓｓに連結された第７の端子を含む強ｎチャネルトランジスタ(strong n-channel transistor)２２４をさらに有する。ここに使用されるように、強トランジスタは弱トランジスタに比して、例えばゲート電圧のような、制御端子で信号に対してより速い電流応答を有し、かつ弱トランジスタより広く、より短いチャネルを有しうる。例えば、弱ｐチャネルトランジスタ２２０および２２２は、およそ幅0.12マイクロメートル(um)で長さ0.1umであるチャネルを備えたｐチャネルMOSFETsでありうる、また、強ｎチャネルトランジスタ２２４は、およそ幅0.6umで長さ0.04umであるチャネルを備えたｎチャネルMOSFETでありうる。

特定の実施例では、第２の弱状態保持パス２０８は、電源電圧ＶｄｄＨに連結された第１の端子と、第１の弱状態保持パス２０６に連結された制御端子と、第２の弱ｐチャネルトランジスタ２３２に連結された第３の端子とを含む第１の弱ｐチャネルトランジスタ２３０を含む。第２の弱ｐチャネルトランジスタ２３２は、第１の弱ｐチャネルトランジスタ２３０の第３の端子に連結された第４の端子、インバータ２０７の出力に連結された第２の制御端子、および第２のノード２３３に連結された第５の端子を含む。強ｎチャネルトランジスタ２３４は、第２のノード２３３に連結された第６の端子、インバータ２０７の出力に連結された第３の制御端子、および第２の電源電圧Ｖｓｓに連結された第７の端子を有する。第２の弱状態保持パス２０８の第２のノード２３３は、第１の弱状態保持パス２０６の第１の弱ｐチャネルトランジスタ２２０の第１の制御端子に連結される。同様に、第１の弱状態保持パス２０６の第１のノード２２３は、第２の弱状態保持パス２０８の第１の弱ｐチャネルトランジスタ２３０の第１の制御端子に連結される。

プルアップ論理回路２１０は、第２の弱状態保持パス２０８に連結される第１の強プルアップパス(strong pull-up path)２４１を含み、第１の弱状態保持パス２０６に連結される第２の強プルアップパス２４６をさらに含む。第１の強プルアップパス２４１は、電源電圧ＶｄｄＨに連結された、かつ、制御パス２１２に連結された制御端子を有する第１の強ｐチャネルトランジスタ２４２を含む。第１の強プルアップパス２４１は、第１の強ｐチャネルトランジスタ２４２に連結されて、第１のノード２２３にさらに連結された第２の強ｐチャネルトランジスタ２４４を有する。第２の強ｐチャネルトランジスタ２４４は、第２のノード２３３に連結された制御端子を有する。

同様に、第２の強プルアップパス２４６は、電源電圧ＶｄｄＨに連結された、かつ、制御パス２１２に連結された制御端子を有する第１の強ｐチャネルトランジスタ２４８を有する。第２の強プルアップパス２４６は、第１の強ｐチャネルトランジスタ２４８と第２のノード２３３の間に連結されて、第１のノード２２３に連結された制御端子を有する、第２の強ｐチャネルトランジスタ２５０をさらに含む。

出力２０４は、出力インバータ２６６を経由して第１のノード２２３に連結される。制御パス２１２は、出力２０４、第２の強プルアップパス２４６の第１の強ｐチャネルトランジスタ２４８の制御端子、および、インバータ２７０を経由した第１の強プルアップパス２４１の第１の強ｐチャネルトランジスタ２４２の制御端子に連結される。制御パス２１２は、出力２０４から電圧プルアップ論理回路２１０までの調時式フィードバックパスを含む。特に、電圧プルアップ論理回路２１０は、ノード２２３か２３３のうちの１つが、低電圧レベルから高電圧レベルに遷移するときに動作を開始し、第１のノード２２３での電圧遷移が強プルアップパス２４１および２４６のトランジスタ２４２および２４８の制御端子への出力インバータ２６６を介して伝搬するまで動作し続ける。強プルアップパス２４１および２４６のトランジスタ２４２および２４８への制御パス２１２によって提供される、結果として生じる制御信号は、電圧プルアップ論理回路２１０を非アクティブにする。

定常的な動作中に、電圧プルアップ論理回路２１０はオフである。特に、第１の強電流パス２４１のトランジスタ２４２および２４４の少なくとも１つはオフであり（つまり、通電していない)、また、第２の強電流パス２４６のトランジスタ２４８および２５０の少なくとも１つはオフである。

ロー信号（例えばＶｓｓ）が入力２０２で維持される場合、弱状態保持パス２０６の第１の強ｎチャネルトランジスタ２２４はオフであり、２つの弱ｐチャネルトランジスタ２２０と２２２はオンとなり、高電圧（例えば、「１」信号と認められるであろう電圧を含めるようにこのコンテキスト(context)の中で使用されたＶｄｄＨ)で第１のノード２２３にバイアスをかける。出力インバータ２６６は、第１のノード２２３に連結された入力を有し、低電圧（例えば「０」信号と認められるであろう電圧を含めるようにこのコンテキストの中で使用されたＶｓｓ)を出力する。第２の弱状態保持パス２０８の強ｎチャネルトランジスタ２３４はオンであり、また、弱ｐチャネルトランジスタ２３０および２３２はオフであり、第２のノード２３３に低電圧でバイアスをかける。電圧プルアップ論理回路２１０では、第１の強プルアップパス２４１の第１のトランジスタ２４２はオフであり、また、第２のトランジスタ２４４はオンである。反対に、第２の強プルアップパス２４６の第１のトランジスタ２４８はオンであり、また、第２のトランジスタ２５０はオフである。

入力２０２がロー信号からハイ信号（例えばＶｓｓからＶｄｄＬまで)まで遷移する場合、第１の弱状態保持パス２０６の強ｎチャネルトランジスタ２２４はオンとなり、第１のノード２２３を高電圧状態（例えばＶｄｄＨ)から低電圧状態（例えばＶｓｓ)にする。遷移の間、弱ｐチャネルトランジスタ２２０および２２２はＶｄｄＨとＶｄｄＬによって決定された状態で動作する。弱ｐチャネルトランジスタ２２２はオンでありうるが、ｎチャネルトランジスタ２３４に逆らって(fighting)高電圧状態で第１のノードにバイアスをかけ、より強いｎチャネルトランジスタ２２４は低電圧状態に第１のノードを引く(pull)。同様に、第２の弱状態保持パス２０８の強ｎチャネルトランジスタ２３４がオフになると、第２のノード２３３を低電圧から高電圧にするが、その遷移は、弱ｐチャネルトランジスタ２３２による電流フロー(current flow)によって制限されている。

しかしながら、第１のノード２２３がロー状態に遷移する場合、第２の強プルアップパス２４６の強ｐチャネルトランジスタ２５０はオンにされ、一方、トランジスタ２４８もオンのままである。したがって、電流は、強ｎチャネルトランジスタ２３４をチャージするために第２の強プルアップ電流パス２４６を介して流れる。第１のノード２２３がロー状態に遷移する場合、出力インバータ２６６は、ロー状態からハイ状態に遷移する。これは、トランジスタ２４８の制御端子へ制御パス２１２を介して提供され、第２の強プルアップパス２４６をオフにする。

ハイ信号（例えばＶｄｄＬ)が入力２０２で維持されるとき、弱状態保持パス２０６の第１の強ｎチャネルトランジスタ２２４はオンのままであり、弱ｐチャネルトランジスタ２２０および２２２はオフであり、低電圧(例えばＶｄｄＬ)で第１のノード２２３にバイアスをかける。出力インバータ２６６は高電圧（例えばＶｄｄＨ)を出力する。第２の弱状態保持パス２０８の強ｎチャネルトランジスタ２３４はオフであり、高電圧で第２のノード２３３にバイアスをかける。電圧プルアップ論理回路２１０では、第１の強プルアップパス２４１の第１のトランジスタ２４２はオンであり、また、第２のトランジスタ２４４はオフである。反対に、第２の強プルアップパス２４６の第１のトランジスタ２４８はオフであり、また、第２のトランジスタ２５０はオンである。

入力２０２がハイ信号からロー信号（例えばＶｄｄＬからＶｓｓまで)に遷移する場合、インバータ２０７の出力はロー状態からハイ状態に遷移して、第２の弱状態保持パス２０８の強ｎチャネルトランジスタ２３４をオンにし、また、第２のノード２３３を高電圧状態から低電圧状態にする。遷移の間、弱ｐチャネルトランジスタ２３０および２３２はＶｄｄＨとＶｄｄＬによって決定された状態で動作する。弱ｐチャネルトランジスタ２３２がオンである可能性がありうるが、ｎチャネルトランジスタ２３４に逆らって高電圧状態で第２のノードにバイアスをかけ、より強いｎチャネルトランジスタ２３４が低電圧状態に第２のノードを引く(pull)。

第２のノード２３３が低電圧状態に遷移する場合、第１の強プルアップパス２４１の強ｐチャネルトランジスタ２４４はオンにされ、一方、トランジスタ２４２はオンのままである。さらに、弱ｐチャネルトランジスタ２２０もオンにされる。したがって、電流は、第１の強プルアップ電流パス２４１およびさらに第１のノード２２２をチャージするための第１の弱状態保持パス２０６を介して流れ、一方、強ｎチャネルトランジスタ２２４はオフされる。第１のノード２２３がハイ状態に遷移する場合、出力インバータ２６６はハイ状態からロー状態に遷移する。これは、トランジスタ２４２の制御端子へ、制御パス２１２およびインバータ２７０を介して提供され、第１の強プルアップパス２４１をオフにする。

したがって、入力２０２の遷移の間、ハイ状態からロー状態へのノード２２３および２３３のうちの１つの初期遷移は、それぞれの弱ｐチャネルトランジスタ２２０−２２２か２３０−２３２によって制限され、しかし、ロー状態からハイ状態への他方のノード２２３あるいは２３３の遷移は、電圧プルアップ制御回路２１０によって支援される。入力２０２がハイまたはロー信号で保持される場合、電圧プルアップ制御回路２１０はオフであり、また、互いに連結された弱状態保持パス２０６および２０８は、入力２０２での低電圧入力範囲に感度が良いままである。遷移が入力２０２で生じる場合、電圧プルアップ論理回路２１０は、新しい状態への遷移を加速するために、弱状態保持パス２０６および２０８への電流を供給するためにアクティブにする。電圧プルアップ論理回路２１０は、出力２０４で遷移を示す制御パス２１２に応じて非アクティブにする。したがって電圧プルアップ論理回路２１０は、入力２０２に応じて状態間の弱状態保持パス２０６と２０８遷移を支援するために電流のパルスを提供する。電圧プルアップ論理回路２１０を選択的にアクティブにすることによって、広範囲の入力動作電圧および速い出力レベル遷移は、レベルシフティング回路装置２００によって両方とも提供される。

図３は、レベルシフティング回路装置を含むシステム３００の特定の実例となる実施例のブロック図である。機構(structure)３０２は、メモリセル選択信号を受け取るために連結された第１の入力３０４を含む。第２の入力３０６はデータ信号を受け取るために連結される。第１の入力３０４は第１のレベルシフティング回路３０８に提供され、また、第２の入力３０６は第２のレベルシフティング回路３１０に提供される。メモリアレイ３１２は第１のレベルシフティング回路３０８および第２のレベルシフティング回路３１０の出力を受け取るために連結される。機構３０２は第１の電圧レベルVstructで動作し、また、メモリアレイ３１２は第２の電圧レベルVarrayで動作する。

第１のレベルシフティング回路３０８は、第１の入力３０４を受け取るための入力３２０、および、メモリアレイ３１２へ第１のレベルシフトされた電圧信号を供給するための出力３２１を含む。第１のレベルシフティング回路３０８は、入力３２０および出力３２１に連結された、第１の弱状態保持パス３２２を含む。第１の弱状態保持パス３２２は、第２の弱状態保持パス３２６のような相互連結回路にさらに連結される。電圧プルアップ論理回路３２８は、第１の弱状態保持パス３２２および第２の弱状態保持パス３２６に連結される。制御パス３２４は、電圧プルアップ論理回路３２８の動作を選択的に制御するために、電圧プルアップ論理回路３２８に連結される。特定の実施例では、第１のレベルシフティング回路３０８は、図１−２に例証されたレベルシフティング回路装置１００あるいは２００を含みうる。

第２のレベルシフティング回路３１０は、第２の入力３０６を受け取るための入力３３０、および、メモリアレイ３１２へ第１のレベルシフト電圧信号を提供するための出力３３１を含む。特定の実施例では、第２のレベルシフティング回路３１０は、入力３３０および出力３３１に連結された、第１の弱状態保持パス３３２を含む。第１の弱状態保持パス３３２は、第２の弱状態保持パス３３６のような相互連結回路にさらに連結される。電圧プルアップ論理回路３３８は、第１の弱状態保持パス３３２および第２の弱状態保持パス３３６に連結される。制御パス３３４は、電圧プルアップ論理回路３３８のアクティブ化を選択的に制御するために、電圧プルアップ論理回路３３８に連結される。特定の実施例では、第２のレベルシフティング回路３１０は、図１−２に例証された、レベルシフティング回路装置１００あるいは２００を含みうる。

動作中に、第１の入力３０４および第２の入力３０６の少なくとも１つは、Vstructのような第１の電圧レベルにあるかもしれないが、メモリアレイ３１２は、Varrayのような第２の電圧レベルで電源によって電力が供給されうる。例えば、第１の電圧レベルは第２の電圧レベル未満でありうる。レベルシフティング回路３０６と３０８は、入力３０４および３０６での電圧レベルを、メモリアレイ３１２に関して適切な電圧レベルへシフトさせうる。特定の実施例では、レベルシフティング回路３０６と３０８は、制御パス３２４および３３４によって選択的にアクティブにされる、プルアップ論理回路３２８および３３８をそれぞれ含み、従って、入力信号の変更に応じて速い遷移を可能にし、さらに広範囲の動作を可能にする。例えば、レベルシフティング回路３０６および３０８は0.6-1.4Vを含む電圧範囲において動作可能でありうる。

図４は、図１−３に例証された回路装置のような回路装置を使用する、レベルシフティングの方法の特定の実例となる実施例のフロー図である。４０２で、入力電圧は、電圧プルアップ論理を含むレベルシフティング回路への入力で受け取られる。特定の実施例では、入力信号は第１の弱状態保持パスに適用される。第１の弱状態保持パスは、直列配列された強ｎチャネルトランジスタ、および多数の弱ｐチャネルトランジスタを含みうる。

４０４へ移動して、出力信号はレベルシフティング回路から提供される。特定の実施例では、入力信号は第１の電圧を有し、また、出力信号は第２の電圧を有する。４０６へ進んで、レベルシフティング回路の電圧プルアップ論理回路は、選択的にアクティブにされる。特定の実施例では、電圧プルアップ論理回路は、弱状態保持パスの遷移時間を減少させるために電荷（charge）を提供する。

４０８へ継続して、特定の実施例では、制御信号は電圧プルアップ論理回路に提供される。制御信号は出力信号に反応するフィードバック信号でありうる。特定の実施例では、制御信号は、電圧プルアップ論理回路が弱状態保持パスをチャージするのを中止することを引き起こす。特定の実施例では、電圧プルアップ論理回路の出力は入力信号に応じて開始して制御信号に応じて終了する電流パルスを含む。

図５は、図１−４に記述された回路と方法の実施例が使用されうる代表的なモバイル通信装置５００のブロック図である。通信装置５００は、ディジタル信号プロセッサ（ＤＳＰ)５１０のようなプロセッサを含む。電圧プルアップ論理５６４を備えたレベルシフティング回路は、ＤＳＰ５１０とメモリデバイス５３２の間の電圧レベルシフトを提供するために、ＤＳＰ５１０に連結される。実例となる実施例では、電圧プルアップ論理５６４を備えたレベルシフティング回路は、図１−３に例証された回路装置１００、２００、３０８、あるいは３１０を含む。実例となる実施例では、電圧プルアップ論理５６４を備えたレベルシフティング回路は、図４に例証された方法を行なう。

図５は、ディジタル信号プロセッサ５１０およびディスプレイ５２８に連結されるディスプレイ制御装置５２６をさらに示す。コーダ／デコーダ（コーデック）５３４は、ディジタル信号プロセッサ５１０にさらに連結されうる。スピーカ５３６およびマイクロフォン５３８はコーデック５３４に連結されうる。

図５は、無線制御装置５４０がディジタル信号プロセッサ５１０および無線アンテナ５４２に連結されうることをさらに示す。特定の実施例では、入力装置５３０および電源５４４はオンチップシステム５２２に連結される。さらに、特定の実施例中で、図５に例証されるように、ディスプレイ５２８、入力装置５３０、スピーカ５３６、マイクロフォン５３８、無線アンテナ５４２、および電源５４４は、オンチップシステム５２２の外側にある。しかしながら、各々は、インターフェースまたはコントローラのようなオンチップシステム５２２のコンポーネントに連結されるだろう。

電圧プルアップ論理５６４を備えたレベルシフティング回路が、ＤＳＰ５１０とメモリデバイス５３２の間のレベルシフトを提供するために連結されるように表現されているが、電圧プルアップ論理５６４を備えたレベルシフティング回路は、異なる電圧レベルを使用する通信装置５００の他のコンポーネント間のレベルシフティングを提供するためにも使用されうる。例えば、電圧プルアップ論理５６４を備えたレベルシフティング回路は、オンチップシステム５２２と、ディスプレイ５２８、入力装置５３０、スピーカ５３６、マイクロフォン５３８、無線アンテナ５４２、電源５４４、あるいはそれの任意の組み合わせとの間に連結されうる。別の例として、電圧プルアップ論理５６４を備えたレベルシフティング回路は、ＤＳＰ５１０とオンチップシステム５２２のその他任意のコンポーネントとの間で連結されうる。さらに別の例として、電圧プルアップ論理５６４を備えたレベルシフティング回路は、ＤＳＰ５１０の内の低電圧レベルで動作するレジスタファイルにおいてのように、ＤＳＰ５１０のコンポーネントに関してレベルシフティングを供給するために、ＤＳＰ５１０に一体化されうる。

開示されたシステムや方法と共に、電圧レベルシフティングは、例えば図１−３に例証された、入力１０２、２０２、３２０および３３０のような、電圧プルアップ論理を含むレベルシフティング回路への入力で入力電圧を受け取るための手段を含む装置によって行なわれうる。その装置は、例えば図１−３に例証されるような、出力１０４、２０４、３２１および３３１、ならびにそれぞれの出力に連結された対応する回路機構のようなレベルシフティング回路からの出力信号を提供するための手段をさらに含みうる。その装置は、図１−３に例証されるように、制御パス１１２、２１２、３２４および３３４のようなレベルシフティング回路の電圧プルアップ論理回路を選択的にアクティブにするための手段をさらに含みうる。

当業者は更に、本明細書において開示された実施例に関連して記載された、実例となる様々な論理ブロック、構造、モジュール、回路、及びアルゴリズムステップが、電子工学的ハードウェア、コンピュータソフトウェア、又はそれらの組合せとして実現されうることをよく理解するであろう。ハードウェアとソフトウェアとの相互置換性を明確に説明するために、様々な実例となる構成要素、ブロック、構造、モジュール、回路、及びステップが、それらの機能の観点から一般的に説明された。このような機能が、ハードウェアとして実現されるかソフトウェアとして実現されるかは、システム全体に課された設計制約及び特定のアプリケーションによる。当業者は、各特定のアプリケーションのために上述した機能を様々な方法で実現することができるが、このような実現の決定は、本開示の範囲から逸脱させるものとして解釈されてはならない。

本明細書において開示された実施例に関連して記述された方法やアルゴリズムのステップは、ハードウェアによって直接、プロセッサによって実行されるソフトウェア・モジュールによって、又は、これらの組み合わせによって具現化されうる。ソフトウェア・モジュールは、ＲＡＭメモリ、フラッシュ・メモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハード・ディスク、リムーバブル・ディスク、ＣＤ−ＲＯＭ、あるいは当該技術分野で知られているその他任意の形式の記憶媒体に収納されうる。典型的な記憶媒体は、プロセッサがそこから情報を読み取り、またそこに情報を書き込むことができるように、プロセッサに連結されるか、あるいは記憶媒体はプロセッサに統合されうる。このプロセッサと記憶媒体とは、ＡＳＩＣ内に存在することができる。ＡＳＩＣは、コンピュータ装置またはユーザ端末内に存在することができる。あるいはこのプロセッサと記憶媒体とは、コンピュータ装置またはユーザ端末内のディスクリートコンポーネントとして存在することができる。

本開示された実施例における上記記載は、当業者をして、本開示された実施例の製造又は利用を可能とするために提供される。これらの実施例への様々な変形例もまた、当業者には明らかであり、本明細書で定義された一般原理は、本発明の精神又は範囲から逸脱することなく他の実施形態にも適用されうる。従って現在の開示は、本明細書で示された実施例に限定することは意図されておらず、以下の請求項によって定義される原理及び新規特徴と整合が取れた最も広い範囲と出来る限り一致するように意図されている。
以下に、本願出願の当初の（誤訳訂正後の）特許請求の範囲に記載された発明を付記する。
［Ｃ１］
入力電圧信号を受け取るための入力と、
レベルシフトされた電圧信号を提供するための出力と、
前記入力に連結された第１の弱状態保持パスと、
前記出力に連結された第２の弱状態保持パスと、
前記第１の弱状態保持パスおよび前記第２の弱状態保持パスに連結された電圧プルアップ論理回路と、
前記電圧プルアップ論理回路のアクティブ化を選択的に制御するために前記電圧プルアップ論理回路に連結された制御パスと
を具備する回路装置。
［Ｃ２］
前記制御パスは、前記出力から前記電圧プルアップ論理回路までの自己調時式フィードバックパスをさらに具備するＣ１の回路装置。
［Ｃ３］
前記制御パスは、前記電圧プルアップ論理回路に前記入力を連結するＣ１の回路装置。
［Ｃ４］
前記制御パスは、タイミング遅れを提供するための遅れ論理回路を具備するＣ３の回路装置。
［Ｃ５］
前記遅れ論理回路は、調整可能遅れコンポーネントを具備するＣ４の回路装置。
［Ｃ６］
前記第１の弱状態保持パスは、
電源電圧に連結された第１の端子、前記第２の弱状態保持パスに連結された制御端子、および第３の端子を具備する第１の弱ｐチャネルトランジスタと、
前記第３の端子に連結された第４の端子、前記入力に連結された第２の制御端子、および前記電圧プルアップ論理回路に連結されたノードに連結された第５の端子を含む第２の弱ｐチャネルトランジスタと、
前記ノードに連結された第６の端子、前記入力に連結された第３の制御端子、および第２の電源電圧に連結された第７の端子を含む強ｎチャネルトランジスタと
をさらに具備するＣ１の回路装置。
［Ｃ７］
前記第２の弱状態保持パスは、直列配列された強ｎチャネルトランジスタ、および多数の弱ｐチャネルトランジスタを具備するＣ１の回路装置。
［Ｃ８］
前記電圧プルアップ論理回路は、
少なくとも１つの第１のトランジスタを含む第１の強プルアップパス、および、少なくとも１つの第２のトランジスタを含む第２の強プルアップパスを具備し、前記少なくとも１つの第２のトランジスタは、前記少なくとも１つの第１のトランジスタに連結されるＣ１の回路装置。
［Ｃ９］
前記第１の強プルアップパスおよび前記第２の強プルアップパスはインバータによって連結されるＣ８の回路装置。
［Ｃ１０］
前記第１の弱状態保持パスおよび前記第２の弱状態保持パスはインバータによって連結されるＣ１の回路装置。
［Ｃ１１］
前記第１の弱状態保持パスは第２の強プルアップパスに連結され、また、前記第２の弱状態保持パスは前記第１の強プルアップパスに連結されるＣ１０の回路装置。
［Ｃ１２］
前記制御パスは、前記第２の弱状態保持パスのエレメントに連結されるインバータの出力に連結されるＣ１の回路装置。
［Ｃ１３］
メモリアレイと、
第１のレベルシフティング回路によって前記メモリアレイに連結された第１の入力と、
第２のレベルシフティング回路によって前記メモリアレイに連結された第２の入力とを具備し、
前記第１のレベルシフティング回路は、
前記第１の入力を受け取るための入力と、
前記メモリアレイへ第１のレベルシフトされた電圧信号を供給するための出力と、
前記入力と前記出力に連結された第１の弱状態保持パスと、
前記第１の弱状態保持パスに連結された相互連結回路と、
前記第１の弱状態保持パスに連結された電圧プルアップ論理回路と、
前記電圧プルアップ論理回路のアクティブ化を選択的に制御するために前記電圧プルアップ論理回路に連結された制御パスと
を具備するシステム。
［Ｃ１４］
前記相互連結回路は第２の弱状態保持パスを含むＣ１３のシステム。
［Ｃ１５］
前記メモリアレイは、第２の電圧レベルで電源によって電力供給され、また、前記第１の入力および前記第２の入力の少なくとも１つは第１の電圧レベルにあるＣ１３のシステム。
［Ｃ１６］
前記第１の電圧レベルは前記第２の電圧レベル未満であるＣ１５のシステム。
［Ｃ１７］
電圧プルアップ論理を含むレベルシフティング回路への入力で入力電圧を受け取ることと、
前記レベルシフティング回路からの出力信号を提供することと、
前記レベルシフティング回路の前記電圧プルアップ論理回路を選択的にアクティブにすることとを具備する方法。
［Ｃ１８］
前記電圧プルアップ論理回路に制御信号を供給することをさらに具備するＣ１７の方法。
［Ｃ１９］
前記制御信号は前記出力信号に応答するフィードバック信号であるＣ１８の方法。
［Ｃ２０］
前記入力信号は第１の電圧を有し、前記出力信号は第２の電圧を有するＣ１７の方法。
［Ｃ２１］
前記入力信号は第１の弱状態保持パスに適用されるＣ１７の方法。
［Ｃ２２］
前記第１の弱状態保持パスは、直列配列された強ｎチャネルトランジスタ、および多数の弱ｐチャネルトランジスタを具備するＣ２１の方法。
［Ｃ２３］
電圧プルアップ論理を含むレベルシフティング回路への入力で入力電圧を受け取るための手段と、
前記レベルシフティング回路からの出力信号を提供するための手段と、
前記レベルシフティング回路の前記電圧プルアップ論理回路を選択的にアクティブにするための手段と
を具備する装置。
［Ｃ２４］
前記電圧プルアップ論理回路に制御信号を供給するための手段をさらに具備するＣ２３の装置。
［Ｃ２５］
前記制御信号は前記出力信号に応答するフィードバック信号であるＣ２４のデバイス。

Claims (23)

1. 入力電圧信号を受け取るための単一入力と、前記入力電圧信号に対して反転されるレベルシフトされた電圧信号を提供するための反転出力と、を含む電圧レベルシフタを具備し、
   前記電圧レベルシフタは、
   前記単一入力に連結された第１の弱状態保持パス、ここにおいて、前記第１の弱状態保持パスは、第１のｐチャネル電界効果トランジスタ（ＰＦＥＴ）に直列に連結された第１のｎチャネル電界効果トランジスタ（ＮＦＥＴ）を含む、と、
   前記反転出力に連結された第２の弱状態保持パス、ここにおいて、前記第２の弱状態保持パスは、第２のＰＦＥＴに直列に連結された第２のＮＦＥＴを含む、と、
   前記入力電圧信号に応答する第１のインバータ、ここにおいて、前記第２のＮＦＥＴおよび前記第２のＰＦＥＴは、前記第１のインバータの出力に応答し、また、前記第１のインバータが、前記入力電圧信号の補数に応答するために前記第２のＮＦＥＴおよび前記第２のＰＦＥＴを制御する一方で、前記第１のＮＦＥＴおよび前記第１のＰＦＥＴは、前記入力電圧信号に応答する、と、
   前記第１の弱状態保持パスおよび前記第２の弱状態保持パスに連結された電圧プルアップ論理回路と、
   バッファのバッファ出力の遷移に応答して、前記電圧プルアップ論理回路のアクティブ化を選択的に制御するために前記電圧プルアップ論理回路に連結された制御パス、ここにおいて、前記バッファは、前記反転出力に連結された入力を有する、と、を備え、
   前記バッファは、前記バッファ出力に適用される負荷に応答するために前記電圧プルアップ論理回路の制御を可能にする一方で、前記第２の弱状態保持パスの前記入力電圧信号の遷移への切り替え応答は、前記負荷により実質的に影響されず、
   前記制御パスは、前記バッファ出力から前記電圧プルアップ論理回路までの自己調次式フィードバックパスをさらに含む回路装置。
2. 前記制御パスは、前記電圧プルアップ論理回路に前記単一入力を連結する請求項１の回路装置。
3. 前記制御パスは、タイミング遅れを提供するための遅れ論理回路を具備する請求項２の回路装置。
4. 前記遅れ論理回路は、調整可能遅れコンポーネントを具備する請求項３の回路装置。
5. 前記第１の弱状態保持パスは、
   電源電圧に連結された第１の端子、前記第２の弱状態保持パスに連結された制御端子、および第３の端子を具備する第１の弱ＰＦＥＴと、
   前記第３の端子に連結された第４の端子、前記単一入力に連結された第２の制御端子、および前記電圧プルアップ論理回路に連結されたノードに連結された第５の端子を含む前記第１のＰＦＥＴと、
   前記ノードに連結された第６の端子、前記単一入力に連結された第３の制御端子、および第２の電源電圧に連結された第７の端子を含む前記第１のＮＦＥＴと
   を具備する請求項１の回路装置。
6. 第１の強プルアップパスおよび第２の強プルアップパスは、第３のインバータによって連結される請求項１の回路装置。
7. 前記第１の強プルアップパスおよび前記第２の強プルアップパスは前記第１のインバータによって連結される請求項１の回路装置。
8. 前記第１の弱状態保持パスは第２の強プルアップパスに連結され、また、前記第２の弱状態保持パスは前記第１の強プルアップパスに連結される請求項７の回路装置。
9. 前記制御パスは、前記第２の弱状態保持パスのエレメントに連結される第２のインバータの出力に連結される請求項１の回路装置。
10. 前記第２のインバータは、インバータ入力とインバータ出力とを含み、前記インバータ入力は前記第２の弱状態保持パスに連結され、また、前記インバータ出力は前記制御パスに連結される請求項９の回路装置。
11. メモリアレイと、
    第１のレベルシフティング回路によって前記メモリアレイに連結された第１の入力と、
    第２のレベルシフティング回路によって前記メモリアレイに連結された第２の入力とを具備し、
    前記第１のレベルシフティング回路は、
    前記第１の入力を受け取るための単一入力と、バッファのバッファされた出力への前記入力電圧信号に対して反転される第１のレベルシフトされた電圧信号を供給するための反転出力と、を含む電圧レベルシフタを備え、ここにおいて、前記バッファされた出力は、前記メモリアレイに連結され、
    前記電圧レベルシフタは、
    前記単一入力と前記バッファされた出力に連結された第１の弱状態保持パス、ここにおいて、前記第１の弱状態保持パスは、第１のｐチャネル電界効果トランジスタ（ＰＦＥＴ）に直列に連結された第１のｎチャネル電界効果トランジスタ（ＮＦＥＴ）を含む、と、
    前記反転出力に連結された第２の弱状態保持パス、ここにおいて、前記第２の弱状態保持パスは、第２のＰＦＥＴに直列に連結された第２のＮＦＥＴを含む、と、
    前記第１の入力に応答するインバータ、ここにおいて、前記第２のＮＦＥＴおよび前記第２のＰＦＥＴは、前記インバータの出力に応答し、また、前記インバータが前記第１の入力の補数に応答するために前記第２のＮＦＥＴおよび前記第２のＰＦＥＴを制御する一方で、前記第１のＮＦＥＴおよび前記第１のＰＦＥＴは前記第１の入力に応答する、と、
    前記第１の弱状態保持パスおよび前記第２の弱状態保持パスに連結された電圧プルアップ論理回路と、
    前記電圧プルアップ論理回路のアクティブ化を選択的に制御するために前記バッファのバッファされた出力に応答する、また、前記電圧プルアップ論理回路に連結された制御パスとをさらに備え、
    ここにおいて、前記バッファは、前記反転出力に連結された入力を有し、また、前記バッファは、前記バッファ出力に適用される負荷に応答するために前記電圧プルアップ論理回路の制御を可能にする一方で、前記第２の弱状態保持パスの前記入力電圧信号の遷移への切り替え応答は、前記負荷により実質的に影響されず、
    前記制御パスは、前記バッファのバッファされた出力から前記電圧プルアップ論理回路までの自己調次式フィードバックパスをさらに含むシステム。
12. 前記メモリアレイは、第２の電圧レベルで電源によって電力供給され、また、前記第１の入力および前記第２の入力の少なくとも１つは第１の電圧レベルにある請求項１１のシステム。
13. 前記第１の電圧レベルは前記第２の電圧レベル未満である請求項１２のシステム。
14. 前記バッファは、インバータ入力とインバータ出力とを有している第２のインバータを備え、ここにおいて、前記インバータ入力は前記第２の弱状態保持パスに連結され、また、前記インバータ出力は前記制御パスに連結される請求項１１のシステム。
15. 回路装置の電圧レベルシフタであって、前記電圧レベルシフタは、単一入力および反転出力を備え、
    前記電圧レベルシフタへの単一入力で入力電圧信号を受け取ること、前記電圧レベルシフタは電圧プルアップ論理回路を更に含み、と、
    前記電圧プルアップ論理回路へのバッファされたレベルシフトされる出力を生成するために連結されるバッファに前記電圧レベルシフタの前記反転出力から前記入力電圧信号に対して反転されるレベルシフトされた出力信号を提供すること、ここにおいて、前記バッファは前記反転に連結される入力を有する、と、
    前記レベルシフティング回路の前記電圧プルアップ論理回路を選択的にアクティブにすることとを具備する方法であって、
    前記電圧レベルシフタは、
    前記単一入力に連結される第１の弱状態保持パス、ここにおいて、前記第１の弱状態保持パスは、第１のｐチャネル電界効果トランジスタ（ＰＦＥＴ）に直列に連結される第１のｎチャネル電界効果トランジスタ（ＮＦＥＴ）を含む、と、
    前記反転出力に連結される第２の弱状態保持パス、ここにおいて、前記第２の弱状態保持パスは、第２のＰＦＥＴに直列に連結される第２のＮＦＥＴを含む、と、
    前記入力電圧信号に応答するインバータ、ここにおいて、前記第２のＮＦＥＴおよび前記第２のＰＦＥＴは、前記インバータの出力に応答し、また、前記インバータが前記入力電圧信号の補数に応答するために前記第２のＮＦＥＴおよび前記第２のＰＦＥＴを制御する一方で、前記第１のＮＦＥＴおよび前記第１のＰＦＥＴは、前記入力電圧信号に応答する、とを含み、
    ここにおいて、前記バッファは、前記バッファ出力に適用される負荷に応答するために前記電圧プルアップ論理回路の制御を可能にする一方で、前記第２の弱状態保持パスの前記入力電圧信号の遷移への切り替え応答は、前記負荷により実質的に影響されず、
    前記制御パスは、前記バッファのバッファされた出力から前記電圧プルアップ論理回路までの自己調次式フィードバックパスをさらに含む方法。
16. 前記電圧プルアップ論理回路に制御信号を供給することをさらに具備する請求項１５の方法。
17. 前記制御信号は前記出力信号に応答するフィードバック信号である請求項１６の方法。
18. 前記入力信号は第１の電圧を有し、前記出力信号は第２の電圧を有する請求項１５の方法。
19. 前記第１の弱状態保持パスは、直列配列された強ＮＦＥＴ、および多数の弱ＰＦＥＴを具備する請求項１５の方法。
20. 単一入力および反転入力を有する電圧レベルシフタを備えるデバイスであって、
    前記電圧レベルシフタは、
    前記電圧レベルシフタへの前記単一入力で入力電圧信号を受け取るための手段、前記電圧レベルシフタは電圧プルアップ論理をさらに含む、と、
    前記電圧レベルシフタの前記反転出力からの前記電圧プルアップ論理へ前記入力電圧信号に対して反転されるレベルシフトされたバッファされる出力信号を提供するための手段、ここにおいて、前記バッファされた出力信号は、前記電圧レベルシフタのバッファから提供され、また、前記バッファは、前記反転出力に連結される入力を有する、と、
    前記レベルシフトされたバッファされる出力信号に応答して、前記電圧レベルシフタの前記電圧プルアップ論理回路を選択的にアクティブにするための手段とを具備し、
    前記電圧レベルシフタは、
    前記単一入力に連結される第１の弱状態保持パス、ここにおいて、前記第１の弱状態保持パスは、第１のｐチャネル電界効果トランジスタ（ＰＦＥＴ）に直列に連結される第１のｎチャネル電界効果トランジスタ（ＮＦＥＴ）を含む、と、
    前記反転出力に連結される第２の弱状態保持パス、ここにおいて、前記第２の弱状態保持パスは、第２のＰＦＥＴに直列に連結される第２のＮＦＥＴを含む、と、
    前記入力電圧信号に応答するインバータ、ここにおいて、前記第２のＮＦＥＴおよび前記第２のＰＦＥＴは、前記インバータの出力に応答し、また、前記インバータが前記入力電圧信号の補数に応答するために前記第２のＮＦＥＴおよび前記第２のＰＦＥＴを制御する一方で、前記第１のＮＦＥＴおよび前記第１のＰＦＥＴは、前記入力電圧信号に応答する、とを含み、
    ここにおいて、前記バッファは、前記バッファ出力に適用される負荷に応答するために前記電圧プルアップ論理回路の制御を可能にする一方で、前記第２の弱状態保持パスの前記入力電圧信号の遷移への切り替え応答は、前記負荷により実質的に影響されず、
    前記制御パスは、前記バッファのバッファされた出力から前記電圧プルアップ論理回路までの自己調次式フィードバックパスをさらに含むデバイス。
21. 前記電圧プルアップ論理回路に制御信号を供給するための手段をさらに具備する請求項２０の装置。
22. 前記制御信号は前記出力信号に応答するフィードバック信号である請求項２１のデバイス。
23. 前記バッファは、第２のインバータを具備する請求項２０のデバイス。

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