JP2007259005A - 半導体集積回路 - Google Patents

Abstract

【課題】レベルアップシフタにおいて出力ノードにおける充放電動作の高速化、入力電圧の低電圧化、並びに不定伝播を防止する。
【解決手段】例えば出力端子（ＬＳＯＵＴ）にドレインが接続する第１ＭＯＳトランジスタ（ＭＲ１）がオフ、反対側の第１ＭＯＳトランジスタ（ＭＬ１）がオンにされると、出力端子側では、差動入力信号の反転信号により第６ＭＯＳトランジスタ（ＭＲ６）がオン、出力端子が所定レベルに充電されるまで第７ＭＯＳトランジスタ（ＭＲ７）はオンを維持し且つ第５ＭＯＳトランジスタ（ＭＲ５）はオフを維持し、この間にオンにされる第３ＭＯＳトランジスタ（ＭＲ３）は、第２ＭＯＳトランジスタ（ＭＲ２）による充電動作を補う。出力端子が所定レベルに充電されると第７ＭＯＳトランジスタ（ＭＲ７）はオフし且つ第５ＭＯＳトランジスタ（ＭＲ５）がオンされ、第３ＭＯＳトランジスタ（ＭＲ３）がオフされて補助充電動作を終了する。
【選択図】図１

Description

本発明は、レベルアップシフタを備えた半導体集積回路に関し、例えばレベルアップシフタを内部回路と外部出力バッファとの間に備える半導体集積回路に適用して有効な技術に関する。

外部インタフェース回路の動作電圧に対して内部回路が低電圧動作される半導体集積回路では、レベルアップシフタが内部回路からの出力信号振幅を大きくして外部インタフェース回路に供給する。レベルアップシフタは、ｎチャネル型の一対の差動入力ＭＯＳトランジスタと、当該ＭＯＳトランジスタのドレインにドレインが夫々接続されると共に、相互に他方の差動入力ＭＯＳトランジスタのドレインにゲートが夫々接続された一対のｐチャネル型の作動負荷ＭＯＳトランジスタによって構成される。この基本回路構成において、差動入力ＭＯＳトランジスタはそのスイッチ状態に従って差動負荷ＭＯＳトランジスタのスイッチ状態を決定するから、差動入力ＭＯＳトランジスタは差動負荷ＭＯＳトランジスタに比べて大きなトランジスタサイズを有することが必須とされる。これにより上記レベルアップシフタの充電出力動作は放電出力動作に比べれて格段に遅くなってしまう。入力信号の低電圧化に対処するには差動負荷ＭＯＳトランジスタのオン抵抗を更に大きくしなければならず、充電動作は一層遅くなる。

特許文献1にはレベルアップシフタにおける上記充電出力動作の高速化を可能にする技術が記載される。同文献の図８には、ｐチャネル型の差動負荷ＭＯＳトランジスタ（６，２７）にｐチャネル型の補助ＭＯＳトランジスタ（５，２５）が夫々並列配置され、差動入力ＭＯＳトランジスタの状態によって制御される差動負荷トランジスタによる充電動作を補助ＭＯＳトランジスタで補う構成が記載され、これによって出力ノードの充電動作を高速化することが可能になる。

特開２００１−３３９２９０号公報

しかしながら、上記従来技術は、レベルアップシフタの入力信号系回路の電源遮断によって入力信号レベルが不定になったとき、不定伝播を抑制することについて考慮されていない。不定伝播が抑制されていなければ電源遮断状態において不所望な貫通電流が流れる。同様に、レベルアップシフタに対する動作電源投入時における貫通電流の抑制も考慮されていない。

本発明の目的は、出力ノードにおける充放電動作の高速化、入力電圧の低電圧化、並びに貫通電流の発生を抑制することができるレベルアップシフタを備えた半導体集積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

本発明に係る半導体集積回路は、グランド電圧と第１電源電圧との間の振幅を有する信号を、グランド電圧と第２電源電圧との間の振幅を有する信号にレベルアップするレベルアップシフタを有する。前記レベルアップシフタはシフト回路、補助回路及び不定伝播防止回路を有する。前記シフト回路は、グランド電圧と第１電源電圧との間の振幅を有する差動入力信号を夫々ゲートに入力するｎチャネル型の一対の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインにドレインが夫々接続されると共に、相互に他方の前記第１ＭＯＳトランジスタのドレインにゲートが夫々接続され、前記第２電源電圧にソースが夫々接続されたｐチャネル型の一対の第２ＭＯＳトランジスタと、から成り、前記第１ＭＯＳトランジスタのドレインが前記シフト回路の出力端子とされる。前記補助回路は、前記第１ＭＯＳトランジスタのドレインにドレインが夫々接続され、前記第２電源電圧にソースが夫々接続されたｐチャネル型の一対の第３ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタのゲートにドレインが夫々接続されると共に、第２の電源電圧にソースが夫々接続され、グランド電圧にゲートがそれぞれ接続された一対の第４ＭＯＳトランジスタと、前記第３ＭＯＳトランジスタのゲートにドレインが夫々接続されると共に、第２の電源電圧にソースが夫々接続され、第１ＭＯＳトランジスタのドレインの反転遅延信号をゲートに夫々受けるｐチャネル型の一対の第５ＭＯＳトランジスタと、前記第５ＭＯＳトランジスタに直列接続され、前記差動入力信号の反転信号をゲートに夫々差動入力するｎチャネル型の一対の第６ＭＯＳトランジスタと、前記第６ＭＯＳトランジスタと前記グランド電圧との間に直列接続され、前記反転遅延信号をゲートに夫々受けるｎチャネル型の一対の第７ＭＯＳトランジスタと、から成る。前記不定伝播防止回路は、前記第３ＭＯＳトランジスタのドレインに夫々接続され、制御信号の活性化に応答してオン状態にされるｐチャネル型の一対の第８ＭＯＳトランジスタと、前記一対の第１ＭＯＳトランジスタのドレインとグランド電圧との間に配置され、前記制御信号の活性化に応答してオフ状態にされるｎチャネル型の第９ＭＯＳトランジスタと、前記出力端子に入力が接続され、前記制御信号の活性化に応答して出力論理値を所定論理値に固定する論理ゲートとから成る。

上記第１のＭＯＳトランジスタ（ＭＲ１，ＭＬ１）は差動入力信号（ＳＩＧｔ，ＳＩＧｂ）によって一方がオン、他方がオフにされる。前記出力端子（ＬＳＯＵＴ）から信号がシングルエンド出力される場合を一例とすれば、出力端子にドレインが接続する第１ＭＯＳトランジスタ（ＭＲ１）がオフ、反対側の第１ＭＯＳトランジスタ（ＭＬ１）がオンにされることにより、出力端子側では、前記差動入力信号の反転信号により第６ＭＯＳトランジスタ（ＭＲ６）がオン、出力端子が所定レベルに充電されるまで第７ＭＯＳトランジスタ（ＭＲ７）はオンを維持し且つ第５ＭＯＳトランジスタ（ＭＲ５）はオフを維持し、この間にオンにされる第３ＭＯＳトランジスタ（ＭＲ３）は、第２ＭＯＳトランジスタ（ＭＲ２）による充電動作を補う。出力端子が所定レベルに充電されると第７ＭＯＳトランジスタ（ＭＲ７）はオフし且つ第５ＭＯＳトランジスタ（ＭＲ５）がオンされ、第３ＭＯＳトランジスタ（ＭＲ３）がオフされて補助充電動作が終了される。出力端子とは反対側では、前記差動入力の反転信号により第６ＭＯＳトランジスタ（ＭＬ６）がオフ、第７ＭＯＳトランジスタ（ＭＬ７）はオンを維持し且つ第５ＭＯＳトランジスタ（ＭＬ５）はオフを維持し、第３ＭＯＳトランジスタ（ＭＬ３）はプルアップされた第４ＭＯＳトランジスタ（ＭＬ４）の充電作用によってオフ状態にされ、第２ＭＯＳトランジスタ（ＭＬ２）のオフと共に第３ＭＯＳトランジスタ（ＭＬ３）の補助充電動作は抑制される。これにより、出力端子（ＬＳＯＵＴ）の充電動作を高速化することができる。

前記不定伝播防止回路において制御信号が活性化されることにより第８ＭＯＳトランジスタがオン、第９ＭＯＳトランジスタがオフにされることにより、第５ＭＯＳトランジスタがオンにされて第３ＭＯＳトランジスタがオフとなり、また、第２ＭＯＳトランジスタがオフにされ、第２電源電圧からグランド電圧への貫通経路は完全に遮断される。第１電源電圧の遮断に応じてレベルアップシフタの入力信号が不定になったとき、制御信号が活性化されることにより、第２電源電圧からグランド電圧へ貫通電流を低減できる。更にこのとき、前記出力端子に入力が接続された論理ゲートの出力は所定論理値に固定されるから、出力端子から後段への不定伝播も抑制することができる。

前記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタの間に、前記差動入力信号をゲートに夫々差動入力するｐチャンネル型の一対の第１０ＭＯＳトランジスタを配置することにより、オフ状態の第１０ＭＯＳトランジスタはオン状態の第１ＭＯＳトランジスタとこれに直列される第２ＭＯＳトランジスタを分離するように作用し、オン状態の第１ＭＯＳトランジスタのドレイン電圧によって第２ＭＯＳトランジスタがオフにされるまでの過渡応答段階において当該第１ＭＯＳトランジスタのドレイン電圧を安定化させることができる。

レベルアップシフタの入力信号を低電圧化するには、前記第２ＭＯＳトランジスタは前記第１ＭＯＳトランジスタよりも小さな相互コンダクタンス（オン抵抗の逆数、電流駆動能力）を持つことが望ましい。また、第３ＭＯＳトランジスタによる補助充電動作を考慮すると、前記第３ＭＯＳトランジスタのサイズは前記第２ＭＯＳトランジスタのサイズよりも大きいこと、例えば１０倍大きいこと、が望ましい。第１０ＭＯＳトランジスタを採用している場合も同様であり、前記第２ＭＯＳトランジスタ及び前記第１０ＭＯＳトランジスタは前記第１ＭＯＳトランジスタよりも小さな相互コンダクタンスを持ち、また、前記第３ＭＯＳトランジスタのサイズは前記第２ＭＯＳトランジスタ及び前記第１０ＭＯＳトランジスタのサイズよりも大きいことが望ましい。

第５ＭＯＳトランジスタがオフ、第６及び第７ＭＯＳトランジスタがオンのとき、第３ＭＯＳトランジスタを安定にオン動作させるには、前記第４ＭＯＳトランジスタは前記第６ＭＯＳトランジスタ及び第７ＭＯＳトランジスタよりも小さな相互コンダクタンスを持つことが望ましい。

本発明の一つの具体的な形態として、前記差動入力信号の伝達経路に第１インバータ（ＩＶ１〜ＩＶ３）を有するとき、前記第１インバータは前記グランド電圧と前記第１電源電圧とを動作電源とする。

また、第１ＭＯＳトランジスタのドレインに入力端子が結合され、前記反転遅延信号を形成する第２インバータ（ＩＶＲ１〜ＩＶＲ３，ＩＶＬ１〜ＩＶＬ３）を有するとき、前記第２インバータは前記グランド電圧と前記第２電源電圧とを動作電源とする。

本発明の別の具体的な形態として、半導体集積回路は、前記グランド電圧と前記第１電源電圧とを動作電源とし、グランド電圧と第１電源電圧との間の振幅を有する信号を出力する第１論理回路（ＬＯＧ１）と、前記第１論理回路への前記第１電源電圧の供給を選択的に遮断する制御を行うと共に、前記第１電源電圧の遮断状態において前記制御信号を活性化する第２論理回路（ＬＯＧ３）とを更に有する。例えば第２論理回路はスタンバイ状態への遷移指令に応答して第１論理回路への電源遮断を行ない、制御信号を活性化して第１論理回路の出力に基づく不定伝播を抑制する。

本発明の別の具体的な形態として、前記レベルアップシフタ（３）は、半導体集積回路の外部インタフェース回路領域（２）に形成され、前記グランド電圧と第１電源電圧との間の振幅を有し前記第１論理回路から出力される信号を入力し、半導体集積回路の外部にインタフェースされる外部出力バッファにグランド電圧と第１電源電圧との間の振幅を有する信号を出力する。

本発明の別の具体的な形態として、半導体集積回路は、前記グランド電圧と前記第１電源電圧とを動作電源とし、前記グランド電圧と第１電源電圧との間の振幅を有する信号を出力する第３論理回路（ＬＯＧ２）と、前記グランド電圧と前記第２電源電圧とを動作電源とする第４論理回路（ＬＯＧ１）とを更に有し、前記レベルアップシフタ（４）は、前記第３論理回路から出力される信号を入力し、第４論理回路に前記グランド電圧と第２電源電圧との間の振幅を有する信号を出力する。

前記レベルアップシフタは、前記グランド電圧と第１電源電圧との間の振幅を有し前記第１論理回路から出力される信号を入力し、第３論理回路に前記グランド電圧と第２電源電圧との間の振幅を有する信号を出力する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路において、出力ノードにおける充放電動作の高速化、入力電圧の低電圧化、並びに不定伝播や電源投入に起因する貫通電流の発生を抑制することができるレベルアップシフタを実現することができる。

図１には本発明に係る半導体集積回路が備えるレベルアップシフタが例示される。レベルアップシフタ１は、グランド電圧ＶＳＳと第１電源電圧ＶＤＤとの間の振幅を有する第１信号ＩＮを、グランド電圧ＶＳＳと第２電源電圧ＶＣＣとの間の振幅を有する第２信号ＯＵＴにレベルアップする。前記レベルアップシフタはシフト回路、補助回路及び不定伝播防止回路を有する。

前記シフト回路は、グランド電圧ＶＳＳと第１電源電圧ＶＤＤとの間の振幅を有する差動入力信号ＤＳＩＧｔ、ＤＳＩＧｂを夫々ゲートに入力するｎチャネル型の一対の第１ＭＯＳトランジスタＭＲ１，ＭＬ１を有する。前記第１ＭＯＳトランジスタＭＲ１，ＭＬ１のドレインには前記差動入力信号をゲートに夫々入力するｐチャンネル型の一対の第１０ＭＯＳトランジスタＭＲ１０，ＭＬ１０が接続される。さらに、前記第１０ＭＯＳトランジスタＭＲ１０，ＭＬ１０のドレインにドレインが夫々接続されると共に、相互に他方の前記第１ＭＯＳトランジスタＭＬ１，ＭＲ１のドレインにゲートが夫々接続され、前記第２電源電圧ＶＣＣにソースが夫々接続されたｐチャネル型の一対の第２ＭＯＳトランジスタＭＲ２，ＭＬ２を有する。前記第１ＭＯＳトランジスタＭＲ１のドレインが前記シフト回路の出力端子ＬＳＯＵＴとされる。インバータＩＶ１，ＩＶ２は第１信号ＩＮから差動入力信号ＤＳＩＧｔ，ＤＳＩＧｂを生成し、第１電源電圧ＶＤＤを動作電源とする。シフト回路の回路構成上、差動入力用の第１ＭＯＳトランジスタＭＲ１、ＭＬ１はその相補的なスイッチ状態に従って第２ＭＯＳトランジスタＭＲ２，ＭＬ２のスイッチ状態を決定するから、第１ＭＯＳトランジスタＭＲ１，ＭＬ１は第２ＭＯＳトランジスタＭＲ２，ＭＬ２に比べて大きなトランジスタサイズを有することが必須とされる。この点において、上記シフト回路だけでは、出力端子ＬＳＯＵＴの充電出力動作は放電出力動作に比べて格段に遅くなってしまう。レベルアップシフタの性質上、入力信号ＩＮの低電圧化に対処するには第２ＭＯＳトランジスタＭＲ２，ＭＬ２のオン抵抗を更に大きくすることが必要になり、これは充電動作を一層遅くすることになる。この充電動作の遅れを解消するのが補助回路の役目である。

前記補助回路は第２ＭＯＳトランジスタＭＲ２，ＭＬ２の夫々に対応して左右に実質的に等しい回路によって構成される。右側の回路はＭＯＳトランジスタＭＲ３〜ＭＲ７及び直列３段のインバータＩＶＲ１〜ＩＶＲ３によって構成され、左側の回路はＭＯＳトランジスタＭＬ３〜ＭＬ７及び直列３段のインバータＩＶＬ１〜ＩＶＬ３によって構成される。ｐチャネル型の一対の第３ＭＯＳトランジスタＭＲ３，ＭＬ３は、前記第１ＭＯＳトランジスタＭＲ１，ＭＬ１のドレインにドレインが夫々接続され、前記第２電源電圧ＶＣＣにソースが夫々接続される。一対の第４ＭＯＳトランジスタＭＲ４，ＭＬ４は、前記第３ＭＯＳトランジスタＭＲ３，ＭＬ３のゲートにドレインが夫々接続されると共に、第２の電源電圧ＶＣＣにソースが夫々接続され、グランド電圧ＶＳＳにゲートがそれぞれ接続される。ｐチャネル型の一対の第５ＭＯＳトランジスタＭＲ５，ＭＬ５は、前記第３ＭＯＳトランジスタＭＲ３，ＭＬ３のゲートにドレインが夫々接続されると共に、第２の電源電圧ＶＣＣにソースが夫々接続され、前記インバータＩＶＲ３、ＩＶＬ３の出力をゲートに受ける。インバータＩＶＲ１、ＩＶＬ１の入力は第１ＭＯＳトランジスタＭＲ１，ＭＬ１のドレインに結合され、直列３段の終段インバータＩＶＲ３，ＩＶＬ３は第１ＭＯＳトランジスタＭＲ１，ＭＬ１のドレインの反転遅信号を出力する。ｎチャネル型の一対の第６ＭＯＳトランジスタＭＲ６，ＭＬ６は前記第５ＭＯＳトランジスタＭＲ５，ＭＬ５に直列接続され、前記差動入力信号の反転信号ＤＳＩＧｂ、ＤＳＩＧｔをゲートに夫々入力する。ｎチャネル型の一対の第７ＭＯＳトランジスタＭＲ７，ＭＬ７は前記第６ＭＯＳトランジスタＭＲ６，ＭＬ６と前記グランド電圧ＶＳＳとの間に直列接続され、前記インバータＩＶＲ３，ＩＶＬ３からの反転遅延信号をゲートに夫々受ける。インバータＩＶＲ１〜ＩＶＲ３、ＩＶＬ１〜ＩＶＫ３は第２電源電圧ＶＣＣを動作電源とする。インバータＩＶ３は差動入力信号の一方の非反転入力信号ＤＳＩＧｔを反転して反転入力信号ＤＳＩＧｂを形成し、第１電源電圧ＶＤＤを動作電源とする。

前記不定伝播防止回路は、前記第３ＭＯＳトランジスタＭＲ３，ＭＬ３のドレインに夫々接続され、制御信号ＣＮＴの活性化（Ｌ：ローレベル）に応答してオン状態にされるｐチャネル型の一対の第８ＭＯＳトランジスタＭＲ８，ＭＬ８と、前記一対の第１ＭＯＳトランジスタＭＲ１，ＭＬ１のドレインとグランド電圧ＶＳＳとの間に配置され、前記制御信号ＣＮＴの活性化に応答してオフ状態にされるｎチャネル型の第９ＭＯＳトランジスタＭ９と、前記出力端子ＬＳＯＵＴに入力が接続され、前記制御信号ＣＮＴの活性化に応答して出力論理値を所定論理値に固定する論理ゲートＮＯＲ，ＩＶ６と有する。インバータＩＶ４、ＩＶ５は制御信号ＣＮＴの論理値を変更し、インバータＩＶ６は第２信号の論理値を第１信号の論理値に整合させる。

上記第１ＭＯＳトランジスタＭＲ１，ＭＬ１は差動入力信号ＤＳＩＧｔ、ＤＳＩＧｂによって一方がオン、他方がオフにされる。例えば、第１信号ＩＮ＝Ｈ、ＤＳＩＧｔ＝Ｌ、ＤＳＩＧｂ＝Ｈのとき、第１ＭＯＳトランジスタＭＲ１がオフ、反対側の第１ＭＯＳトランジスタＭＬ１がオンにされると、出力端子ＬＳＯＵＴ側の補助回路では、第６ＭＯＳトランジスタＭＲ６がオンにされる。この直前の状態では出力端子ＬＳＯＵＴ＝Ｌであるから、出力端子ＬＳＯＵＴが所定レベルに充電されてＨになるまで第７ＭＯＳトランジスタＭＲ７はオンを維持し且つ第５ＭＯＳトランジスタＭＲ５はオフを維持し、この間にオンにされる第３ＭＯＳトランジスタＭＲ３による充電動作は、第２ＭＯＳトランジスタＭＲ２による出力端子ＬＳＯＵＴの充電動作を補い、出力端子ＬＳＯＵＴの立ち上がりが高速化される。出力端子ＬＳＯＵＴが所定レベルに充電されてＬＳＯＵＴ＝Ｈになると、第７ＭＯＳトランジスタＭＲ７はオフし且つ第５ＭＯＳトランジスタＭＲ５がオンされ、第３ＭＯＳトランジスタＭＲ３がオフされて補助充電動作が終了される。出力端子とは反対側の補助回路では、信号ＤＳＩＧｔにより第６ＭＯＳトランジスタＭＬ６がオフ、第７ＭＯＳトランジスタＭＬ７はオンを維持し且つ第５ＭＯＳトランジスタＭＬ５はオフを維持し、第３ＭＯＳトランジスタＭＬ３はプルアップされた第４ＭＯＳトランジスタＭＬ４の充電作用によってオフ状態にされ、第２ＭＯＳトランジスタＭＬ２のオフと共に第３ＭＯＳトランジスタＭＬ３の補助充電動作は共に抑制される。これにより、出力端子ＬＳＯＵＴの充電動作を高速化することができる。

前記第１ＭＯＳトランジスタＭＲ１（ＭＬ１）と第２ＭＯＳトランジスタＭＲ２（ＭＬ２）の間に、前記差動入力信号をゲートに夫々差動入力するｐチャンネル型の一対の第１０ＭＯＳトランジスタＭＲ１０（ＭＬ１０）を配置することにより、オフ状態の第１０ＭＯＳトランジスタＭＲ１０，ＭＬ１０はオン状態の第１ＭＯＳトランジスタＭＲ１，ＭＬ１とこれに直列される第２ＭＯＳトランジスタＭＲ２，ＭＬ２を分離するように作用し、オン状態の第１ＭＯＳトランジスタＭＲ１（ＭＬ１）のドレイン電圧によって第２ＭＯＳトランジスタＭＲ２（ＭＬ２）がオフにされるまでの過渡応答段階において当該第１ＭＯＳトランジスタのドレイン電圧を安定化させることができる。第１０ＭＯＳトランジスタＭＲ１０（ＭＬ１０）がなければ、オン状態にされた第１ＭＯＳトランジスタＭＲ１（ＭＬ１）のドレインに第２ＭＯＳトランジスタＭＲ２（ＭＬ２）からリークする電流が供給されて当該ドレイン電圧が下がるのに要する時間が長くなる。これは出力端子ＬＳＯＵＴの放電動作を遅らせる方向に作用するので、問題なければ無視してもよい。

レベルアップシフタの入力信号ＩＮを低電圧化するには、前記第２ＭＯＳトランジスタＭＲ２（ＭＬ２）及び前記第１０ＭＯＳトランジスタＭＲ１０（ＭＬ１０）の相互コンダクタンスは前記第１ＭＯＳトランジスタＭＲ１（ＭＬ１）のの相互コンダクタンスよりも小さくされればよい。第１０ＭＯＳトランジスタＭＲ１０，ＭＬ１０を採用していない場合には、前記第２ＭＯＳトランジスタＭＲ２（ＭＬ２）の相互コンダクタンスを前記第１ＭＯＳトランジスタＭＲ１（ＭＬ１）の相互コンダクタンスよりも小さくすればよい。

また、第３ＭＯＳトランジスタＭＲ３（ＭＬ３）による補助充電動作を考慮すると、前記第３ＭＯＳトランジスタＭＲ３（ＭＬ３）のサイズは前記第２ＭＯＳトランジスタＭＲ２（ＭＬ２）及び第１０ＭＯＳトランジスタＭＲ１０（ＭＬ１０）のサイズよりも大きいこと、例えば１０倍程度大きいこと、が望ましい。

前記第４ＭＯＳトランジスタＭＲ４（ＭＬ４）は前記第６ＭＯＳトランジスタＭＲ６（ＭＬ６）及び第７ＭＯＳトランジスタＭＲ７（ＭＬ７）よりも小さな相互コンダクタンスを有することが望ましい。第５ＭＯＳトランジスタＭＲ５（ＭＬ５）がオフ、第６ＭＯＳトランジスタＭＲ６（ＭＬ６）及び第７ＭＯＳトランジスタＭＲ７（ＭＬ７）がオンのとき、第３ＭＯＳトランジスタＭＲ３（ＭＬ３）を安定にオン動作させることができる。また、第２ＭＯＳトランジスタ及び第１０ＭＯＳトランジスタのコンダクタンスを小さくすることで、動作時の貫通電流を小さくすることができ、低消費電力化することができる。

前記不定伝播防止回路において制御信号ＣＮＴが活性化（＝Ｌ）されることにより第８ＭＯＳトランジスタＭＲ８，ＭＬ８がオン、第９ＭＯＳトランジスタＭ９がオフにされることにより、インバータＩＶＲ３，ＩＶＬ３の入力がＨになって第５ＭＯＳトランジスタＭＲ５，ＭＬ５がオンにされ、第３ＭＯＳトランジスタＭＲ３，ＭＬ３がオフとなり、また、第２ＭＯＳトランジスタＭＬ２，ＭＲ２がオフにされ、第２電源電圧ＶＣＣからグランド電圧ＶＳＳへの貫通経路は遮断される。図２には第１電源電圧ＶＤＤの遮断に応じて入力信号ＩＮとインバータＩＶ１〜ＩＶ３の出力が不定になったとき、制御信号ＣＮＴが活性化（＝Ｌ）されたときレベルアップシフタの内部信号経路の状態が例示される。一点差線の信号経路の信号レベルは不定、実線の信号経路はグランドレベル（ＶＳＳ）、破線の信号経路は第２電源電圧レベル（ＶＣＣ）を意味する。同図からも明らかなように、第１電源電圧ＶＤＤの遮断状態において、第２電源電圧ＶＣＣからグランド電圧ＶＳＳへの貫通電流が抑制される。このとき、前記出力端子ＬＳＯＵＴに入力が接続されたノアゲートＮＯＲとインバータＩＶ６から成る論理ゲートの出力は所定論理値Ｈに固定されるから、レベルアップシフタから後段への不定伝播も抑制することができる。また、第１電源電圧ＶＤＤ及び第２電源電圧ＶＣＣが投入されるとき、ＭＯＳトランジスタＭＲ４（ＭＬ４）はオン状態を初期状態とするように動作する。第１信号ＩＮと制御信号ＣＮＴとが電源電圧投入直後の不定状態において、ＭＯＳトランジスタＭＲ４がオン状態となった場合、第６ＭＯＳトランジスタＭＲ６（ＭＬ６）と第７ＭＯＳトランジスタＭＲ７（ＭＬ７）を介して第２電源電圧ＶＣＣからグランド電圧ＶＳＳへの電流経路で貫通電流が流れることになる。しかしながら第３ＭＯＳトランジスタＭＲ３（ＭＬ３）と比べて第６ＭＯＳトランジスタＭＲ６（ＭＬ６），第７ＭＯＳトランジスタＭＲ７（ＭＬ７）のコンダクタンスは小さいため、第２電源電圧ＶＣＣからＭＯＳトランジスタＭＲ４−ＭＲ６−ＭＲ７（ＭＬ４−ＭＬ６−ＭＬ７）を介してグランド電圧ＶＳＳへの経路を流れる貫通電流量は相対的に小さく、ノードＵＰＣＴＲＬの電位が上がり第３ＭＯＳトランジスタＭＲ３，ＭＬ３をオフ状態にするように作用する。このことにより、電源ＶＣＣ，ＶＤＤの投入時にコンダクタンスの大きな第３ＭＯＳトランジスタＭＲ３（ＭＬ３）を介してＶＣＣからＶＳＳに貫通電流が流れようとするのを抑制することができる。その後、第１信号ＩＮと制御信号ＣＮＴとの少なくとも一方の状態が確定することで、第２電源電圧ＶＣＣからＭＯＳトランジスタＭＲ４−ＭＲ６−ＭＲ７（ＭＬ４−ＭＬ６−ＭＬ７）を介してグランド電圧ＶＳＳへの経路を流れる貫通電流も抑制することが出来る。

図３にはレベルアップシフタの動作波形が例示される。レベルアップシフタに入力される第１信号ＩＮの立ち上がり（時刻ｔｉ）に応答してノードＵＰＣＴＲＬが論理値Ｌにされることによって第３ＭＯＳトランジスタＭＲ３が第２ＭＯＳトランジスタＭＲ２による充電動作を補い、これによって第２信号ＯＵＴの立ち上がり変化が高速化される。第１電源電圧ＶＤＤが遮断されても、そのとき前記制御信号ＣＮＴが論理値Ｌにされることにより（時刻ｔｊ）、出力端子ＬＳＯＵＴは論理値Ｈに、第２信号ＯＵＴは論理値Ｈに強制され、レベルアップシフタの内部はもとより出力側への不定伝播が抑制される。

図４には前記レベルアップシフタを備えた半導体集積回路が例示される。同図に示される半導体集積回路１は内部回路として、ディジタル処理を行う論理回路ＬＯＧ１〜ＬＯＧ３と、アナログ処理を行うアナログ回路ＡＬＧとを備える。周辺には外部インタフェース回路領域２が形成され、その外側にボンディングパッドなどの外部端子が配置される。

代表的に示された外部端子は、電源端子ＶＣＣ＿ｑ１、ＶＣＣ＿ｑ２，ＶＤＤ＿１，ＶＤＤ＿２，ＶＣＣ＿ｉ１，ＶＣＣ＿ａ、グランド端子ＶＳＳ＿ｑ１、ＶＳＳ＿ｑ２，ＶＳＳ＿１，ＶＳＳ＿２，ＶＳＳ＿ｉ１，ＶＳＳ＿ａ、及び一部の入出力端子ＩＯ＿ｈ，ＩＯ＿ｉ，ＩＯ＿ｊ，ＩＯ＿ｋである。特に制限されないが、ＶＣＣ＿ｑ１，ＶＳＳｑ＿１は５Ｖ、０Ｖのような外部インタフェース用電源が供給され、対応する電源配線ＰＬ１に接続される。同じくＶＣＣ＿ｑ２，ＶＳＳｑ＿２も５Ｖ、０Ｖのような外部インタフェース用電源が供給され、対応する電源配線ＰＬ２に接続される。ＶＤＤ＿１，ＶＳＳ＿１は３．３Ｖ、０Ｖのような内部電源が供給され、対応する電源配線ＰＬ３，ＰＬ４に接続される。ＶＤＤ＿２，ＶＳＳ＿２は例えば２．５Ｖ、０Ｖのような内部電源が供給され、対応する電源配線ＰＬ５に接続される。ＶＣＣ＿ｉ１，ＶＳＳ＿ｉ１は５Ｖ、０Ｖのような内部電源が供給され、対応する電源配線ＰＬ６に接続される。ＶＣＣ＿ａ，ＶＳＳ＿ａは５Ｖ、０Ｖのようなアナログ電源が供給され、対応する電源配線ＰＬ７に接続される。

前記論理回路ＬＯＧ１，ＬＯＧ２の動作電源は外部インタフェース用電源よりも低いので、代表的に示された入出力端子ＩＯ＿ｈ，ＩＯ＿ｉ，ＩＯ＿ｊに接続される外部インタフェース回路領域２には、内部信号の信号レベルを外部インタフェース信号レベルにレベルアップするレベルアップシフタ（ＬＵＳＦＴ）３が配置される。また、内部論理回路ＬＯＧ１と内部論理回路ＬＯＧ２との間には内部論理回路ＬＯＧ２から出力された内部信号の信号レベルを内部論理回路ＬＯＧ１の信号レベルにレベルアップするレベルアップシフタ(ＬＵＳＦＴ)４が配置される。内部論理回路ＬＯＧ１と内部論理回路ＬＯＧ３との間には内部論理回路ＬＯＧ１から出力された内部信号の信号レベルを内部論理回路ＬＯＧ３の信号レベルにレベルアップするレベルアップシフタ（ＬＵＳＦＴ）５が配置される。内部論理回路ＬＯＧ３と内部論理回路ＬＯＧ２との間には内部論理回路ＬＯＧ２から出力された内部信号の信号レベルを内部論理回路ＬＯＧ３の信号レベルにレベルアップするレベルアップシフタ(ＬＵＳＦＴ)６が配置される。前記レベルアップシフタ３〜６は図１の回路構成を備える。

例えば前記ロジック回路ＬＯＧ１にはＣＰＵ（中央処理装置）、ＣＰＵの動作プログラムを保有するＲＯＭ、ＣＰＵのワーク領域などに利用されるＲＡＭなどが形成される。前記ロジック回路ＬＯＧ３は割り込みコントローラやシステムコントローラなどを構成する。システムコントローラは半導体集積回路に低消消費電力モードが指示されると、ロジック回路ＬＯＧ１へのクロック信号の供給と動作電源の供給とを遮断する。動作電源を遮断するとき、システムコントローラは図１で説明した制御信号ＣＮＴをローレベルに変化させ、レベルアップシフタ３〜５に対して前記貫通電流の発生と不定伝播を抑制する。

図５には外部インタフェース回路領域２の構成が例示される。外部インタフェース回路領域２は、例えば、出力バッファ領域１０、プリバッファ領域１１、入力バッファ及び入出力制御ロジック領域１２、レベルアップシフタ形成領域１３、及びレベルダウンシフタ形成領域１４を有する。レベルアップシフタ形成領域１３に前記レベルアップシフタ３が構成される。

レベルアップシフタ形成領域１３は図６に例示されるように、例えば上から、ゲート絶縁膜が相対的に薄い耐圧３．３Ｖのｎチャネル型ＭＯＳトランジスタ（薄膜ｎＭＯＳ）が形成される領域２０、ゲート絶縁膜が相対的に薄い耐圧３．３Ｖのｐチャネル型ＭＯＳトランジスタ（薄膜ｐＭＯＳ）が形成される領域２１、ゲート絶縁膜が相対的に厚い耐圧５Ｖのｎチャネル型ＭＯＳトランジスタ（厚膜ｎＭＯＳ）が形成される領域２２、ゲート絶縁膜が相対的に厚い耐圧５Ｖのｐチャネル型ＭＯＳトランジスタ（厚膜ｐＭＯＳ）が形成される領域２３、及び厚膜ｎＭＯＳが形成される領域２４を有する。図１においてインバータＩＶ１〜ＩＶ３を構成するＭＯＳトランジスタは薄膜ｎＭＯＳ及び薄膜ｐＭＯＳから成り、図１においけるその他の回路素子は厚膜ｎＭＯＳ及び厚膜ｐＭＯＳから成る。

前記ｎチャネル型ＭＯＳトランジスタＭＲ１（ＭＬ１）は図７に例示されるように前記厚膜ｎＭＯＳ領域２４に形成される。前記ｐチャネル型ＭＯＳトランジスタＭＲ１０（ＭＬ１０）、ＭＲ２（ＭＬ２）、ＭＲ３（ＭＬ３）は図８に例示されるように前記厚膜ｐＭＯＳ領域２３に形成される。図７及び図８に例示されるように、ｎチャネル型ＭＯＳトランジスタＭＲ１（ＭＬ１）のサイズはｐチャネル型ＭＯＳトランジスタＭＲ１０（ＭＬ１０）及びＭＲ２（ＭＬ２）のサイズに比べて格段に大きくされている。このトランジスタサイズの差に起因するｐチャネル型ＭＯＳトランジスタＭＲ１０（ＭＬ１０）及びＭＲ２（ＭＬ２）による電流駆動能力（相互コンダクタンス）を補うために前記ｐチャネル型ＭＯＳトランジスタＭＲ３（ＭＬ３）は、例えば図８に例示されるように、ｐチャネル型ＭＯＳトランジスタＭＲ１０（ＭＬ１０）及びＭＲ２（ＭＬ２）に比べて約１０倍の電流駆動能力を持つように大きなトランジスタサイズが設定されている。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記第１０ＭＯＳトランジスタＭＲ１０，ＭＬ１０は省略可能である。また、レベルアップシフタを構成するトランジスタのサイズ比は上記に限定されず適宜変更可能である。更に、インバータＩＶＲ１〜ＩＶＲ３（ＩＶＬ１〜ＩＶＬ３）による遅延時間はレベルアップシフタの回路特性に応じて決定すればよく、その直列段数も３段に限定されない。インバータは別の遅延素子に変更してもよい。本発明に係る半導体集積回路はアナログ・ディジタル混載集積回路に限定されず、ディジタル集積回路やアナログ集積回路であってもよい。また、半導体集積回路はシングルチップマイクロコンピュータに代表されるデータ処理用ＬＳＩに限定されず、メモリＬＳＩ、ドライバＬＳＩ等、種々の半導体集積回路に広く適用することができる。

本発明に係る半導体集積回路が備えるレベルアップシフタを例示する回路図である。 図１のレベルアップシフタにおいて第１電源電圧ＶＤＤの遮断に応じて制御信号ＣＮＴが活性化（＝Ｌ）されたときの内部信号経路の状態を例示する回路図である。 図１のレベルアップシフタの動作波形である。 図１のレベルアップシフタを備えた半導体集積回路の概略平面図である。 外部インタフェース回路領域の構成を例示する概略平面図である。 レベルアップシフタ形成領域におけるトランジスタ配置を概略的に示す平面図である。 レベルアップシフタ形成領域の厚膜ｎＭＯＳ形成領域におけるトランジスタサイズの例を示す概略平面図である。 レベルアップシフタ形成領域の厚膜ｐＭＯＳ形成領域におけるトランジスタサイズの例を示す概略平面図である。

符号の説明

ＭＲ１，ＭＬ１ 第１ＭＯＳトランジスタ
ＭＲ２，ＭＬ２ 第２ＭＯＳトランジスタ
ＭＲ３，ＭＬ３ 第３ＭＯＳトランジスタ
ＭＲ４，ＭＬ４ 第４ＭＯＳトランジスタ
ＭＲ５，ＭＬ５ 第５ＭＯＳトランジスタ
ＭＲ６，ＭＬ６ 第６ＭＯＳトランジスタ
ＭＲ７，ＭＬ７ 第７ＭＯＳトランジスタ
ＭＲ８，ＭＬ８ 第８ＭＯＳトランジスタ
ＭＲ９，ＭＬ９ 第９ＭＯＳトランジスタ
ＭＲ１０，ＭＬ１０ 第１０ＭＯＳトランジスタ
ＩＶＲ１〜ＩＶＲ３、ＩＶＬ１〜ＩＶＬ３ インバータ
ＮＯＲ ノアゲート
ＩＶ６ インバータ
ＣＮＴ 制御信号
ＤＳＩＧｔ、ＤＳＩＧｂ 差動入力信号
ＩＮ 入力信号（第１信号）
ＯＵＴ 出力信号（第２信号）
ＬＳＯＵＴ 出力端子
ＶＤＤ 第１電源電圧
ＶＣＣ 第２電源電圧
ＶＳＳ グランド電圧
１ 半導体集積回路
２ 外部インタフェース回路領域
３〜６ レベルアップシフタ
ＬＯＧ１〜ＬＯＧ３ 論理回路
１３ レベルアップシフタ形成領域
２３ 厚膜ｐＭＯＳ形成領域
２４ 厚膜ｎＭＯＳ形成領域

Claims (12)

1. グランド電圧と第１電源電圧との間の振幅を有する信号を、グランド電圧と第２電源電圧との間の振幅を有する信号にレベルアップするレベルアップシフタを有する半導体集積回路であって、
   前記レベルアップシフタはシフト回路、補助回路及び不定伝播防止回路を有し、
   前記シフト回路は、グランド電圧と第１電源電圧との間の振幅を有する差動入力信号を夫々ゲートに入力するｎチャネル型の一対の第１ＭＯＳトランジスタと、
   前記第１ＭＯＳトランジスタのドレインにドレインが夫々接続されると共に、相互に他方の前記第１ＭＯＳトランジスタのドレインにゲートが夫々接続され、前記第２電源電圧にソースが夫々接続されたｐチャネル型の一対の第２ＭＯＳトランジスタと、から成り、前記第１ＭＯＳトランジスタのドレインが前記シフト回路の出力端子とされ、
   前記補助回路は、前記第１ＭＯＳトランジスタのドレインにドレインが夫々接続され、前記第２電源電圧にソースが夫々接続されたｐチャネル型の一対の第３ＭＯＳトランジスタと、
   前記第３ＭＯＳトランジスタのゲートにドレインが夫々接続されると共に、第２の電源電圧にソースが夫々接続され、グランド電圧にゲートがそれぞれ接続された一対の第４ＭＯＳトランジスタと、
   前記第３ＭＯＳトランジスタのゲートにドレインが夫々接続されると共に、第２の電源電圧にソースが夫々接続され、第１ＭＯＳトランジスタのドレインの反転遅延信号をゲートに夫々受けるｐチャネル型の一対の第５ＭＯＳトランジスタと、
   前記第５ＭＯＳトランジスタに直列接続され、前記差動入力信号の反転信号をゲートに夫々差動入力するｎチャネル型の一対の第６ＭＯＳトランジスタと、
   前記第６ＭＯＳトランジスタと前記グランド電圧との間に直列接続され、前記反転遅延信号をゲートに夫々受けるｎチャネル型の一対の第７ＭＯＳトランジスタと、から成り、
   前記不定伝播防止回路は、前記第３ＭＯＳトランジスタのドレインに夫々接続され、制御信号の活性化に応答してオン状態にされるｐチャネル型の一対の第８ＭＯＳトランジスタと、
   前記一対の第１ＭＯＳトランジスタのドレインとグランド電圧との間に配置され、前記制御信号の活性化に応答してオフ状態にされるｎチャネル型の第９ＭＯＳトランジスタと、
   前記出力端子に入力が接続され、前記制御信号の活性化に応答して出力論理値を所定論理値に固定する論理ゲートとから成る、半導体集積回路。
2. 前記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタの間に夫々挿入され、前記差動入力信号をゲートに夫々入力するｐチャンネル型の一対の第１０ＭＯＳトランジスタを更に有する請求項１記載の半導体集積回路。
3. 前記第２ＭＯＳトランジスタは前記第１ＭＯＳトランジスタよりも小さな相互コンダクタンスを有する請求項１記載の半導体集積回路。
4. 前記第３ＭＯＳトランジスタのサイズは前記第２ＭＯＳトランジスタのサイズよりも大きくされている請求項３記載の半導体集積回路。
5. 前記第２ＭＯＳトランジスタ及び前記第１０ＭＯＳトランジスタは前記第１ＭＯＳトランジスタよりも小さな相互コンダクタンスを有する請求項２記載の半導体集積回路。
6. 前記第３ＭＯＳトランジスタのサイズは前記第２ＭＯＳトランジスタ及び前記第１０ＭＯＳトランジスタのサイズよりも大きくされている請求項５記載の半導体集積回路。
7. 前記第４ＭＯＳトランジスタの相互コンダク端子は前記第６ＭＯＳトランジスタ及び第７ＭＯＳトランジスタの相互コンダクタンスよりも小さくされている請求項１又は２記載の半導体集積回路。
8. 前記差動入力信号の伝達経路に第１インバータを有し、前記第１インバータは前記グランド電圧と前記第１電源電圧とを動作電源とする請求項１乃至７の何れか１項記載の半導体集積回路。
9. 第１ＭＯＳトランジスタのドレインに入力端子が結合され、前記反転遅延信号を形成する第２インバータを有し、前記第２インバータは前記グランド電圧と前記第２電源電圧とを動作電源とする請求項１乃至８の何れか１項記載の半導体集積回路。
10. 前記グランド電圧と前記第１電源電圧とを動作電源とし、前記グランド電圧と第１電源電圧との間の振幅を有する信号を出力する第１論理回路と、前記第１論理回路への前記第１電源電圧の供給を選択的に遮断する制御を行うと共に、前記第１電源電圧の遮断状態において前記制御信号を活性化する第２論理回路とを更に有する請求項１乃至９の何れか１項記載の半導体集積回路。
11. 前記レベルアップシフタは、半導体集積回路の外部インタフェース回路領域に形成され、前記グランド電圧と第１電源電圧との間の振幅を有し前記第１論理回路から出力される信号を入力し、半導体集積回路の外部にインタフェースされる外部出力バッファにグランド電圧と第２電源電圧との間の振幅を有する信号を出力する請求項１乃至１０の何れか１項記載の半導体集積回路。
12. 前記グランド電圧と前記第１電源電圧とを動作電源とし、前記グランド電圧と第１電源電圧との間の振幅を有する信号を出力する第３論理回路と、
    前記グランド電圧と前記第２電源電圧とを動作電源とする第４論理回路とを更に有し、
    前記レベルアップシフタは、前記第３論理回路から出力される信号を入力し、第４論理回路に前記グランド電圧と第２電源電圧との間の振幅を有する信号を出力する請求項１乃至９の何れか１項記載の半導体集積回路。

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