JP5680682B2 - 単一のクロックドトランジスタを含むシーケンシャル回路素子 - Google Patents
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Description
本開示は一般に、単一のクロックドトランジスタを含むシーケンシャル回路素子に関連する。
技術の進歩は、より小さく、より強力なパーソナル計算デバイスをもたらしている。例えば、小さく、軽量で、ユーザによって容易に搬送される、携帯ワイヤレス電話機や、パーソナルデジタルアシスタント(PDA)や、ページングデバイスのようなワイヤレス計算デバイスを含む、さまざまな携帯パーソナル計算デバイスが現在存在する。より詳細には、セルラ電話機およびIP電話機のような携帯ワイヤレス電話機は、ワイヤレスネットワークを通して音声およびデータパケットを伝達できる。さらに、そのような多くのワイヤレス電話機は、その中に組み込まれている他のタイプのデバイスを含む。例えば、ワイヤレス電話機は、デジタルスチールカメラや、デジタルビデオカメラや、デジタルレコーダや、オーディオファイルプレイヤを含むこともできる。さらに、そのようなワイヤレス電話機は、インターネットにアクセスするために使用できるウェブブラウザアプリケーションのようなソフトウェアアプリケーションを含む、実行可能命令を処理できる。そのため、これらのワイヤレス電話機は、かなりの計算能力を備えることができる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[1]方法において、
シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して、前記シーケンシャル回路素子の第1のパスを通してデータを伝搬し、前記シーケンシャル回路素子は、前記第1のパスに結合されている第2のパスをさらに含むことと、
前記第2のパスの保持回路素子において、前記第1のパスを通して伝搬されたデータに関連する情報を保持することとを含み、
前記第1のパスは、前記単一のクロックドトランジスタの出力に応答する第1のトランジスタを含み、前記第1のトランジスタは、前記第2のパスに関係付けられている少なくとも1つの第2のトランジスタよりも高い電流容量を有する方法。
[2]前記シーケンシャル回路素子は、論理ラッチ回路の一部を構成する上記[1]記載の方法。
[3]前記シーケンシャル回路素子は、論理フリップフロップ回路の一部を構成する上記[1]記載の方法。
[4]前記保持回路素子は、トランジスタに結合されているノードを備える上記[1]記載の方法。
[5]前記保持回路素子は、少なくとも2つのトランジスタと、インバータとを備え、前記インバータは、前記第1のデータパスに結合されている第1の端子を含む上記[1]記載の方法。
[6]前記保持回路素子は、インバータの出力を備える上記[1]記載の方法。
[7]前記シーケンシャル回路素子は、前記単一のクロックドトランジスタにおいて前記クロック信号を受け取るが、前記第1および第2のトランジスタにおいては、前記クロック信号を受け取らない上記[1]記載の方法。
[8]前記クロック信号を受け取ることに応答して、前記単一のクロックドトランジスタの出力において仮想接地電圧を提供することをさらに含み、前記仮想接地電圧は、前記第1のトランジスタを作動させる上記[1]記載の方法。
[9]前記クロック信号がハイであるときに、前記第1のパスを通して、データ入力からデータ出力に前記データを提供することをさらに含む上記[1]記載の方法。
[10]前記クロック信号がローであるときに、前記第1のパスを通して、データ入力からデータ出力に前記データを提供することをさらに含む上記[1]記載の方法。
[11]前記クロック信号がローであるときに、前記保持回路素子において前記データの論理値を保持することをさらに含む上記[1]記載の方法。
[12]前記クロック信号がハイであるときに、前記保持回路素子において前記データの論理値を保持することをさらに含む上記[1]記載の方法。
[13]クロックからのクロック信号を前記保持回路素子に適用することなく、前記論理値が前記保持回路素子においてラッチされる上記[1]記載の方法。
[14]前記第1のデータパスおよび第2のデータパスは、複数の弱いトランジスタを含み、前記第1のデータパスは、前記単一のクロックドトランジスタに結合されている少なくとも1つの強いトランジスタを含み、前記少なくとも1つの強いトランジスタは、前記複数の弱いトランジスタのそれぞれよりも高い電流容量を有する上記[1]記載の方法。
[15]前記単一のクロックドトランジスタにおいて前記クロック信号を受け取ることと、
前記クロック信号を受け取ることに応答して、仮想接地電圧レベルおよび第2の電圧レベル間で、前記単一のクロックドトランジスタの出力における電圧レベルを切り替えることとをさらに含む上記[1]記載の方法。
[16]前記第2のトランジスタは、ロングチャネルデバイスまたは高電圧しきい値デバイスを備える上記[1]記載の方法。
[17]回路デバイスにおいて、
クロックバスと、
複数のシーケンシャル回路素子とを具備し、
前記複数のシーケンシャル回路素子のそれぞれは、
論理回路の少なくとも1つの素子に結合されている出力端子を含み、前記クロックバスに結合されている単一のクロックドトランジスタを備えており、
前記クロックバスを通してクロック信号を受け取ることに応答して、前記出力端子における電圧レベルが、仮想接地電圧レベルおよびフローティング電圧レベル間で切り替わって、前記論理回路を選択的に作動させて、データ入力からデータ出力にデータを伝搬する回路デバイス。
[18]前記論理回路は、前記データ入力から前記データ出力にデータを伝達する第1のデータパスを含み、データ保持回路素子に前記データを提供する第2のデータパスを含む上記[17]記載の回路デバイス。
[19]前記第1のデータパスおよび第2のデータパスは、複数の弱いトランジスタを含み、前記第1のデータパスは、前記単一のクロックドトランジスタに結合されている少なくとも1つの強いトランジスタを含み、前記少なくとも1つの強いトランジスタは、前記複数の弱いトランジスタのそれぞれよりも高い電流容量を有する上記[18]記載の回路デバイス。
[20]前記複数のシーケンシャル回路素子のうちの少なくとも1つは、データラッチ回路を構成する上記[17]記載の回路デバイス。
[21]前記データラッチ回路は、前記クロック信号がハイであるときにデータを伝搬し、前記クロック信号がローであるときに前記データの状態を保持する上記[20]記載の回路デバイス。
[22]前記データラッチ回路は、前記クロック信号がローであるときにデータを伝搬し、前記クロック信号がハイであるときに前記データの状態を保持する上記[20]記載の回路デバイス。
[23]前記論理回路の少なくとも1つの素子は、前記データ入力を前記データ出力に結合する第1のデータパスに結合されているトランジスタを備える上記[17]記載の回路デバイス。
[24]前記論理回路は、少なくとも1つの第2のトランジスタを含んでいる第2のデータパスをさらに備え、前記第2のデータパスは、前記データに関連する状態情報を保持し、前記第2のデータパスは、前記クロックバスから前記クロック信号を受け取らない上記[23]記載の回路デバイス。
[25]前記クロックバスは単一の方向にルーティングされており、前記単一のクロックドトランジスタは、前記クロックバスに隣接して位置付けられている上記[17]記載の回路デバイス。
[26]前記論理回路は、インバータを形成するように配置されている第1の対のトランジスタを含み、前記第1の対のトランジスタは、第1のpチャネルトランジスタと、第1のnチャネルトランジスタとを含み、前記第1のpチャネルトランジスタは、電源端子と、前記データ入力に結合されている第1の制御端子と、第1の出力端子とを含み、前記第1のnチャネルトランジスタは、前記第1の出力端子に結合されている第2の出力端子と、前記データ入力に結合されている第2の制御端子と、前記単一のクロックドトランジスタの出力に結合されている第2の電源端子とを含み、前記単一のクロックドトランジスタの出力端子は、前記第1のnチャネルトランジスタの第2の電源端子に供給電圧を提供して、前記インバータを選択的に作動させる上記[17]記載の回路デバイス。
[27]前記第1のnチャネルトランジスタは、前記第1のpチャネルトランジスタよりも高い電流容量を有する上記[26]記載の回路デバイス。
[28]方法において、
シーケンシャル回路素子のクロック入力においてクロック信号を受け取り、前記クロック入力は、クロックドトランジスタの制御端子に結合され、前記クロックドトランジスタは、出力端子を含んでいることと、
前記クロック信号が第1の論理レベルにあるとき、前記出力端子に応答する第1のトランジスタを有する第1のデータパスを通して、前記シーケンシャル回路素子のデータ入力から前記シーケンシャル回路素子のデータ出力にデータを伝搬することと、
前記クロック信号が第2の論理レベルにあるとき、前記第1のデータパスに結合されている、第2のトランジスタを有する第2のデータパスを通して、前記データ出力におけるデータに関連する状態情報を保持することとを含み、
前記クロックドトランジスタの制御端子は、前記クロック信号を受け取り、前記制御端子の出力は、切り替えられた電圧源を前記第1のトランジスタに提供する方法。
[29]前記第1の論理レベルは、論理高電圧レベルであり、前記第2の論理レベルは、論理低電圧レベルである上記[28]記載の方法。
[30]前記第1の論理レベルは、論理低電圧レベルであり、前記第2の論理レベルは、論理高電圧レベルである上記[28]記載の方法。
[32]前記クロックドトランジスタは、前記クロック信号がハイであるとき、前記出力端子において仮想接地電圧レベルを提供する上記[28]記載の方法。
[33]前記クロックドトランジスタは、前記クロック信号がローであるとき、前記出力端子においてフローティング電圧レベルを提供する上記[28]記載の方法。
[34]前記クロックドトランジスタは、前記クロック信号がローであるとき、前記出力端子において高いインピーダンスを提供する上記[28]記載の方法。
[35]前記第1のデータパスは複数のトランジスタを具備し、前記複数のトランジスタのうちの少なくとも2つのトランジスタは、前記出力端子に結合されている上記[28]記載の方法。
[36]前記データは、前記クロック信号がハイであるとき、前記第2のデータパスに提供される上記[28]記載の方法。
[37]回路デバイスにおいて、
シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して、前記シーケンシャル回路素子の第1のパスを通してデータを伝搬する手段であって、前記シーケンシャル回路素子は、前記第1のパスに結合されている第2のパスをさらに含んでいる手段と、
前記第2のパスの保持回路素子において、前記第1のパスを通して伝搬されたデータに関連する情報を保持する手段とを具備し、
前記第1のパスは、前記単一のクロックドトランジスタの出力に応答する第1のトランジスタを含み、前記第1のトランジスタは、前記第2のパスに関係付けられている少なくとも1つの第2のトランジスタよりも高い電流容量を有する回路デバイス。
[38]前記単一のクロックドトランジスタの制御端子は、前記クロック信号を受け取る入力を含み、前記単一のクロックドトランジスタの出力は、切り替えられた電圧源を前記第1のトランジスタに提供する出力を含む上記[37]記載のデバイス。
[39]前記データを伝搬する手段は、前記切り替えられた電圧源に応答し、前記切り替えられた電圧源は、前記クロック信号がハイであるときの仮想接地電圧と、前記クロック信号がローであるときのフローティング電圧レベルとを含む上記[38]記載のデバイス。
Claims (19)
- 保持回路を動作させる方法において、
前記保持回路の第1のトランジスタにおいて、第1の入力素子の第1の出力から第1のデータを受け取ることを含み、
前記第1のトランジスタは、第1の値を有する前記第1のデータに応答して、第2の入力素子の第2の出力を、第1の供給端子に結合するように構成され、
前記第1のトランジスタは、第2の値を有する前記第1のデータに応答して、前記第2の出力と、前記第1の供給端子との間の電流パスをブロックするように構成され、前記第1の入力素子と前記第2の入力素子は、入力データに応答する方法。 - 前記第1の供給端子は、接地端子である請求項1記載の方法。
- 前記第1のトランジスタは、前記電流パスをブロックして、前記第2の出力のローとハイとの間の移行の間の競合を低減させるように構成されている請求項1記載の方法。
- キーパートランジスタにおいて、前記第2の入力素子から第2のデータを受け取ることをさらに含み、前記キーパートランジスタは、前記第2のデータに応答して、前記第1の出力を第2の供給端子に選択的に結合するように構成されている請求項1記載の方法。
- 前記キーパートランジスタは、pチャネルトランジスタであり、前記キーパートランジスタは、前記第2のデータが論理レベル低にあるとき、仮想供給電圧レベルを前記第1の出力に提供するように構成されている請求項4記載の方法。
- 前記第1のトランジスタおよび前記キーパートランジスタは、前記第1および第2の入力素子のトランジスタに比べて、弱いトランジスタである請求項5記載の方法。
- 前記第1のトランジスタおよび前記キーパートランジスタは、前記第1および第2の入力素子のトランジスタに比べて、ロングチャネルトランジスタである請求項5記載の方法。
- 前記保持回路は、前記第2の出力に結合され、前記第2のデータを受け取り、反転された第2のデータを第2のトランジスタに提供するように構成されているインバータを備える請求項4記載の方法。
- 前記反転された第2のデータに応答して、前記第2のトランジスタを切り替えて、前記電流パスを選択的にブロックすることをさらに含む請求項8記載の方法。
- 単一のクロックドトランジスタに提供されたクロック信号に基づいて、前記単一のクロックドトランジスタは、仮想電圧レベルを、前記第1の入力素子および前記第2の入力素子に提供するように構成されており、前記第2の出力における出力データが第1の論理値を有している間に前記単一のクロックドトランジスタが作動しないようにされるとき、前記電流パスは、前記第1のトランジスタによって、および、前記保持回路の第2のトランジスタによって、導電状態に保持される請求項1記載の方法。
- 前記第1のトランジスタは、前記保持回路のキーパートランジスタに応答し、前記第2のトランジスタは、前記保持回路のインバータに応答する請求項10記載の方法。
- 前記単一のクロックドトランジスタが作動されるとき前記仮想電圧レベルは、仮想接地である請求項10記載の方法。
- 前記仮想電圧レベルは、仮想供給電圧と前記第1の入力素子のしきい値電圧との間の差を超えない請求項10記載の方法。
- 前記第1のトランジスタは、nチャネルトランジスタである請求項1記載の方法。
- 回路デバイスにおいて、
第1の入力および第1の出力を備えている第1の入力素子と、
第2の出力を備えている第2の入力素子と、
ここで、前記第1の入力素子および前記第2の入力素子は、入力データに応答し、
前記第2の出力を第1の供給端子に選択的に結合するように構成されている保持回路とを具備し、
前記保持回路は、前記第2の出力および前記第1の供給端子の間の電流パスを選択的にブロックするために、前記第1の出力に応答する第1のトランジスタを備える回路デバイス。 - 単一のクロックドトランジスタに提供されたクロック信号に基づいて、仮想電圧レベルを、前記第1の入力素子および前記第2の入力素子に提供するように構成されている前記単一のクロックドトランジスタをさらに具備し、
前記第2の出力における出力データが第1の論理値を有している間に前記単一のクロックドトランジスタが作動しないようにされるとき、前記電流パスは、前記第1のトランジスタによって、および、前記保持回路の第2のトランジスタによって、導電状態に保持される請求項15記載の回路デバイス。 - 前記第1の入力素子、前記第2の入力素子および前記保持回路は、少なくとも1つの半導体ダイ中に集積されている請求項15記載の回路デバイス。
- 回路デバイスにおいて、
入力データを受け取り、第1のデータ出力において第1のデータを発生させる手段と、
前記入力データを受け取り、第2のデータ出力において第2のデータを発生させる手段と、
前記第2の出力を第1の供給端子に選択的に結合する保持手段とを具備し、
前記保持手段は、前記第2の出力および前記第1の供給端子の間の電流パスを選択的にブロックするために、前記第1の出力に応答する第1のトランジスタを備える回路デバイス。 - 前記第1の出力を前記第2のデータに応答する第2の供給端子に選択的に結合する手段をさらに具備し、前記保持手段は、反転された第2のデータに応答して、前記電流パスを選択的にブロックする手段をさらに備える請求項18記載の回路デバイス。
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