JP2016106477A - 単一のクロックドトランジスタを含むシーケンシャル回路素子 - Google Patents

単一のクロックドトランジスタを含むシーケンシャル回路素子 Download PDF

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Abstract

【課題】トランジスタのキャパシタンスの充電および放電による電力消費を低減させるシーケンシャル回路素子および方法を提供する。【解決手段】シーケンシャル回路素子１０２において、クロック入力１０６におけるクロック信号がハイのとき、データ入力１０４におけるデータは、第１のデータパス１１２を通して出力１０８に伝搬でき、第２のデータパス１１４を通して、非クロックドデータ保持素子１１６に提供される。クロック信号がローであるとき、単一のクロックドトランジスタ１１０は、データ入力のデータが出力１０８に伝搬するのを防ぐ。さらに、非クロックドデータ保持素子は、以前に伝搬されたデータに関連する状態情報を保持し、出力におけるデータが変化しないように制御する。【選択図】図１

Description

背景
Ｉ．分野
本開示は一般に、単一のクロックドトランジスタを含むシーケンシャル回路素子に関連する。
ＩＩ．関連技術の説明
技術の進歩は、より小さく、より強力なパーソナル計算デバイスをもたらしている。例えば、小さく、軽量で、ユーザによって容易に搬送される、携帯ワイヤレス電話機や、パーソナルデジタルアシスタント（ＰＤＡ）や、ページングデバイスのようなワイヤレス計算デバイスを含む、さまざまな携帯パーソナル計算デバイスが現在存在する。より詳細には、セルラ電話機およびＩＰ電話機のような携帯ワイヤレス電話機は、ワイヤレスネットワークを通して音声およびデータパケットを伝達できる。さらに、そのような多くのワイヤレス電話機は、その中に組み込まれている他のタイプのデバイスを含む。例えば、ワイヤレス電話機は、デジタルスチールカメラや、デジタルビデオカメラや、デジタルレコーダや、オーディオファイルプレイヤを含むこともできる。さらに、そのようなワイヤレス電話機は、インターネットにアクセスするために使用できるウェブブラウザアプリケーションのようなソフトウェアアプリケーションを含む、実行可能命令を処理できる。そのため、これらのワイヤレス電話機は、かなりの計算能力を備えることができる。
一般に、ワイヤレス電話デバイスのような携帯パーソナル計算デバイスに対して使用されるデジタル集積回路は、データ処理に対してクロック信号を利用する。クロック源からのクロック信号の消散は、それが集積回路を通って伝搬するとき、集積回路の全体の動的電力消費の大部分を占める可能性がある。フリップフロップ回路およびラッチ回路のような、シーケンス素子を含む回路において、シーケンス素子によって消費されるクロック電力は、クロックが切り替わるときに切り替わるトランジスタのキャパシタンスによって、部分的に決定される。これらのクロックドデバイスは、１次クロック入力に直接接続されていてもよい。代わりに、これらのクロックドデバイスは、１次クロック入力から導出される内部クロックを使用して、トランジスタ動作タイミングを制御してもよい。
一般に、シーケンシャル回路素子に関係付けられているトランジスタを切り替えることは、トランジスタのキャパシタンスおよびワイヤリング相互接続に関係付けられているワイヤのキャパシタンスの充電および放電を通して電力消散をもたらす。したがって、電力消費を低減させる、改善されたシーケンシャル回路素子および方法に対する必要性が存在する。
概要
特定の実施形態において、シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して、シーケンシャル回路素子の第１のパスを通してデータを伝搬することを含む方法を開示する。シーケンシャル回路素子は、第１のパスに結合されている第２のパスをさらに含む。方法はまた、第２のパスの保持回路素子において、第１のパスを通して伝搬されたデータに関連する情報を保持することを含み、第１のパスは、単一のクロックドトランジスタの出力に応答する第１のトランジスタを含む。第１のトランジスタは、第２のパスに関係付けられている第２のトランジスタよりも高い電流容量を有する。
別の特定の実例となる実施形態において、クロックバスと、複数のシーケンシャル回路素子とを含む回路デバイスを開示する。シーケンシャル回路素子のそれぞれは、論理回路の少なくとも１つの素子に結合されている出力端子を含み、クロックバスに結合されている制御端子を含んでいる単一のクロックドトランジスタを有する。クロックバスを通してクロック信号を受け取ることに応答して、出力端子における電圧レベルが、仮想接地電圧レベルおよびフローティング電圧レベル間で切り替わって、論理回路を選択的に作動させて、データ入力からデータ出力にデータを移動する。
さらに別の特定の実施形態において、シーケンシャル回路素子のクロック入力においてクロック信号を受け取ることを含む方法を開示する。クロック入力は、クロックドトランジスタの制御端子に結合されている。クロック信号がハイであるとき、出力端子に応答する第１のトランジスタを有する第１のデータパスを通して、シーケンシャル回路素子のデータ入力からシーケンシャル回路素子のデータ出力にデータが伝搬される。クロック信号がローであるとき、データに関連する状態情報が、第１のデータパスに結合されている、第２のトランジスタを有する第２のデータパスを通して、データ出力において保持される。クロックドトランジスタの制御端子は、クロック信号を受け取り、クロックドトランジスタの出力は、クロック信号を受け取ることに応答して、切り替えられた電圧源を第１のトランジスタに提供する。
さらに別の特定の実施形態において、シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して、シーケンシャル回路素子の第１のパスを通してデータを伝搬する手段を含む回路デバイスを開示する。シーケンシャル回路素子は、第１のパスに結合されている第２のパスを含む。回路デバイスは、第２のパスの保持回路素子において、第１のパスを通して伝搬されたデータに関連する情報を保持する手段をさらに含む。第１のパスは、単一のクロックドトランジスタの出力に応答する第１のトランジスタを含む。第１のトランジスタは、保持回路素子に関係付けられている第２のトランジスタよりも高い電流容量を有する。
単一のクロックドトランジスタを含むシーケンシャル回路素子の特定の実施形態によって提供される１つの特定の利益は、電力消費の低減である。単一のクロックドトランジスタを有するラッチ回路のようなシーケンシャル回路素子の特定の実施形態において、クロック電力消費は、従来のラッチ回路のクロック電力消費の約１／５に低減される可能性がある。
別の特定の利益は、集積回路のような回路デバイスのシーケンシャル回路素子にクロック信号をルーティングするワイヤリング相互接続を簡単にすることを提供することである。例えば、シーケンシャル回路素子の各トランジスタに対してではなく、シーケンシャル回路素子の単一のクロックドトランジスタの端子にワイヤをルーティングすることによって、集積回路のクロックバスを、各シーケンシャル回路素子の単一のクロックドトランジスタに接続して、入力クロックを提供できる。
本開示の他の観点、利点および特徴は、以下のセクション：図面の簡単な説明、詳細な説明および特許請求の範囲を含む、出願全体のレビュー後に明らかになるであろう。
図１は、単一のクロックドトランジスタを有するシーケンシャル回路素子を含むシステムの、特定の実例となる実施形態のブロック図である。 図２は、単一のクロックドトランジスタを有するシーケンシャル回路素子を含むシステムの、第２の特定の実例となる実施形態のブロック図である。 図３は、単一のクロックドトランジスタを含む論理ラッチ回路デバイスの、特定の実例となる実施形態の概略図である。 図４は、それぞれのクロックドトランジスタを有する複数のラッチ回路デバイスを含む回路デバイスの一部の部分的概略回路図である。 図５は、単一のクロックドトランジスタを含むシーケンシャル回路デバイスを動作させる方法の、特定の実例となる実施形態のフロー図である。 図６は、単一のクロックドトランジスタを含むシーケンシャル回路デバイスを動作させる方法の、第２の特定の実例となる実施形態のフロー図である。 図７は、図１ないし図６のシーケンシャル回路デバイスおよび方法を実現できる通信デバイスのブロック図である。
詳細な説明
図１は、シーケンシャル回路素子１０２を含むシステム１００の、特定の実例となる実施形態のブロック図であり、シーケンシャル回路素子１０２は、単一のクロックドトランジスタ１１０を有する。シーケンシャル回路素子１０２は、データ入力１０４と、単一のクロックドトランジスタ１１０に結合されたクロック入力１０６と、データ出力１０８とを含む。データ入力１０４は、第１のデータパス１１２を通して、データ出力１０８に選択的に結合できる。シーケンシャル回路素子１０２はまた、第１のデータパス１１２に結合されている第２のデータパス１１４を含む。シーケンシャル回路素子１０２はまた、第１のデータパス１１２を通して伝播されるデータに関連する情報を保持するように適合されている、非クロックドデータ保持素子１１６を含む。
特定の実例となる実施形態において、単一のクロックドトランジスタ１１０は、クロック入力１０６を通してクロック信号を受け取ることに応答して、（図３中のトランジスタ３２４のような）少なくとも１つのトランジスタに切り替えられた電圧を提供することにより、第１のデータパス１１２を選択的に作動させるように適合されている。受け取られたクロック信号がハイであるとき、データ入力１０４におけるデータは、第１のデータパス１１２を通して出力１０８に伝搬できる。さらに、そのようなデータは、第２のデータパス１１４を通して、非クロックドデータ保持素子１１６に提供される。受け取られたクロック信号がローであるとき、単一のクロックドトランジスタ１１０は、第１のデータパス１１２を作動しないようにして、データ入力１０４におけるデータがデータ出力１０８に伝搬するのを防ぐことができる。さらに、受け取られたクロック信号がローであるとき、非クロックドデータ保持素子１１６は、第１のデータパス１１２を通して以前に伝搬されたデータに関連する状態情報を保持する。クロック入力１０６におけるクロック信号がローであるとき、非クロックドデータ保持素子１１６は、出力１０８におけるデータが変化しないようにデータ出力１０８を制御するように動作できる。
特定の実例となる実施形態において、シーケンシャル回路素子１０２は、ワイヤレス通信デバイス、携帯パーソナル計算デバイス、別のデバイス、または、これらの組み合わせに関連して利用できる。特定の実例となる実施形態において、シーケンシャル回路素子１０２を使用して、論理ラッチ回路、論理フリップフロップ回路、別のクロックド回路、または、これらの組み合わせを構築できる。さらに、クロック信号は、単一のクロックドトランジスタ１１０に提供できるが、シーケンシャル回路素子１０２の他の回路素子には提供できない。
図２は、シーケンシャル回路素子２０２を含むシステム２００の、第２の特定の実例となる実施形態のブロック図であり、シーケンシャル回路素子２０２は、単一のクロックドトランジスタ２１４を有する。シーケンシャル回路素子２０２は、データ入力２０４と、単一のクロックドトランジスタ２１４に結合されたクロック入力２０６と、データ出力２０８とを含む。さらに、シーケンシャル回路素子２０２は、データ入力２０４に結合された第１のトランジスタ２１０を含む。第１のトランジスタ２１０は、制御ライン２１６を通してクロックドトランジスタ２１４に応答し、制御ライン２１６は、仮想接地電圧レベルおよびフローティング電圧レベル間で切り替わって、第１のトランジスタ２１０を選択的に作動させる、切り替えられた電圧であってもよい。特定の実例となる実施形態において、仮想接地電圧レベルは、論理ゼロ電圧であってもよい。別の特定の実例となる実施形態において、フローティング電圧レベルは、制御ライン（または出力端子）２１６において高いインピーダンスを表してもよい。シーケンシャル回路素子２０２はまた、第１のトランジスタ２１０をデータ出力２０８に結合する第１のデータパス２１２を含み、第１のデータパス２１２に結合されている第２のデータパス２１８を含む。一般に、複数のトランジスタが、第１のトランジスタ２１０とデータ出力２０８との間に相互接続されて、第１のデータパス２１２が提供されてもよい。シーケンシャル回路素子２０２はまた、データ保持回路素子２２２を含み、データ保持回路素子２２２は、第２のトランジスタ２２０を含み、第２のデータパス２１８に結合されているか、または、第２のデータパス２１８の一部である。
特定の実例となる実施形態において、データが、データ入力２０４において受け取られる。クロック信号が、クロック入力２０６において受け取られる。クロック信号がクロック入力２０６においてハイであるとき、クロックドトランジスタ２１４は、制御ライン２１６を通して、仮想接地電圧を第１のトランジスタ２１０に提供し、第１のトランジスタ２１０を作動させて、第１のデータパス２１２を通して、データ入力２０４におけるデータをデータ出力２０８に伝搬させる。さらに、データ保持回路素子２２２は、第２のデータパス２１８を通して、状態情報を受け取る。状態情報は、第１のデータパス２１２を通して伝搬されたデータに関連している。特定の実例となる実施形態において、第２のデータパス２１８を通してデータ保持回路素子２２２によって受け取られる状態情報は、データ出力２０８に存在するデータを表す。例えば、データ出力２０８におけるデータが、論理高電圧レベルを表す場合、データ保持回路素子２２２において記憶される状態情報もまた、論理高電圧レベルを示す。
特定の実例となる実施形態において、第１のデータパス２１２は第１のトランジスタ２１０を含み、第１のトランジスタ２１０は、単一のクロックドトランジスタ２１４の出力（すなわち、制御ライン２１６）に応答する。特定の実例となる実施形態において、第１のトランジスタ２１０は、第２のパス２１８に関係付けられているトランジスタ２２０のような第２のトランジスタよりも強い。特に、第１のトランジスタ２１０は、第２のトランジスタ２２０よりも高い電流容量を有することから、第１のトランジスタ２１０は第２のトランジスタよりも強く、第１のトランジスタ２１０は、第２のトランジスタ２２０との何らかの競合に打ち勝って、第１のデータパス２１２を通してデータフローを制御することを可能にする。第１のトランジスタ２１０は、第２のトランジスタ２２０よりも、大きな幅および／または、より高い電圧しきい値を有してもよい。例えば、第１のトランジスタ２１０は、第２のトランジスタ２２０よりも多くの電流を搬送するように設計されていてもよく、それにより、第１のトランジスタ２１０は、第１のデータパス２１２を通してデータフローを制御することが可能になる。特定の実例となる実施形態において、第１のトランジスタ２１０および第２のトランジスタ２２０の相対幅により、データフローを制御するために各トランジスタにクロック信号を接続することを必要とせずに、回路デバイス２０２がラッチ回路のように動作することが可能になる。特定の実例となる実施形態において、シーケンシャル回路素子２０２は、論理ラッチ回路、論理フリップフロップ回路、クロックド回路素子、または、これらの任意の組み合わせの、一部とすることができる。
特定の実例となる限定的でない実施形態において、保持回路素子２２２は、第２のトランジスタ２２０のようなトランジスタに結合されたノードとすることができる。別の特定の実例となる実施形態において、データ保持回路素子２２２は、第２のトランジスタおよび（図３中で示す）インバータを含む、２以上のトランジスタを含んでいてもよく、インバータは、第１のデータパス２１２に結合されている第１の端子と、２以上のトランジスタのうちの１つに結合されている第２の端子とを含む。データ保持回路素子２２２は、インバータの出力からの状態情報を保持できる。別の特定の実例となる実施形態において、シーケンシャル回路素子２０２は、（示していない）第２の保持回路素子を含むことができ、第２の保持回路素子は、保持回路素子２２２に、または、第１のデータパス２１２に結合して、第１のデータパス２１２を通して伝搬されたデータに関連する情報を保持できる。
特定の実例となる実施形態において、シーケンシャル回路素子２０２は、単一のクロックドトランジスタ２１４においてクロック入力２０６を通してクロック信号を受け取るが、第１のトランジスタ２１０または第２のトランジスタ２２０においては、クロック信号を受け取らない。第１および第２のトランジスタ２１０および２２０は、クロックされない（すなわち、第１および第２のトランジスタ２１０および２２０は、直接クロック信号を受け取らない）。クロック信号を単一のクロックドトランジスタ２１４に提供するが、第１および第２のトランジスタ２１０および２２０には提供しないことによって、多数のトランジスタが、切り替えによる消散電力が低減されるゲートキャパシタンスを有することから、シーケンシャル回路素子２０２による、全体のクロック電力消費は低減する。さらに、クロック信号を単一のクロックドトランジスタ２１４に提供することによって、シーケンシャル回路素子２０２の第１および第２のトランジスタ２１０および２２０のような各トランジスタと、クロックバスとの間のワイヤリング相互接続を省略できることから、シーケンシャル回路素子の（および、全回路デバイスの）ワイヤトレースルーティングを簡単化できる。
特定の実例となる実施形態において、データ保持回路素子２２２は、第１のデータパス２１２および第２のデータパス２１８に応答して、第１のデータパス２１２を通して伝搬されたデータに関連する状態情報を保持する。クロック信号をデータ保持回路素子２２２に直接適用することなく、データ出力２０８における論理値は、データ保持回路素子２２２においてラッチ（保持または記憶）できる。特に、第１のトランジスタ２１０は、第２のトランジスタ２２０よりも強い（すなわち、より高い電流容量を有する）ことから、クロックドトランジスタ２１４は、第１のトランジスタ２１０を制御して、第１のデータパス２１２を通してデータ入力２０４から出力２０８にデータを伝搬させて、第２のトランジスタ２２０に打ち勝つことができ、それにより、データ保持回路素子２２２は、伝搬されたデータを受け取る。第２のトランジスタ２２０は、第１のデータパス２１２を通して伝搬されたデータに応答し、伝搬されたデータに関連する状態情報をアクティブに保持するように動作できる。
図３は、図１および図２中で図示したシーケンシャル回路素子のようなシーケンシャル回路素子の、特定の実例となる実施形態の概略図である。図３において、シーケンシャル回路素子は、単一のクロックドトランジスタ３２６を含む論理ラッチ回路デバイス３００として示されている。論理ラッチ回路デバイス３００は、電圧源端子３０２および３０４を含み、電圧供給端子３０２および３０４は、それぞれ、電圧源（ＶＤＤ）端子３０２および接地端子３０４であってもよい。回路デバイス３００はまた、データを受け取るデータ入力と、例えば、クロックバスからクロック信号を受け取るクロック入力３０８とを含む。
回路デバイス３００は、複数のｐチャネルトランジスタ３１０、３１２、３１４および３１６と、複数のｎチャネルトランジスタ３２４、３２６、３２８、３３０および３３２とを含む。ｐチャネルトランジスタ３１０は、ＶＤＤ端子３０２に結合されている第１の端子と、データ入力３０６に結合されている第２の端子と、ノード３４２に結合されている第３の端子とを含む。回路デバイス３００はまた、ｎチャネルトランジスタ（Ｎ1）３２４（例えば、図２中の第１のトランジスタ２１０）を含む。ｎチャネルトランジスタ（Ｎ1）３２４は、ノード３４２に結合されている第１の端子と、データ入力３０６に結合されている第２の端子と、ノード３３８に結合されている第３の端子とを含む。単一のクロックドトランジスタ３２６は、ノード３３８に結合されている第１の端子と、クロック入力３０８に応答する第２の端子と、接地端子３０４に結合されている第３の端子とを含む。
ｐチャネルトランジスタ（ｐ1）３１２は、ＶＤＤ端子３０２に結合されている第１の端子と、ノード（ｙ）３４４に結合されている第２の端子と、ノード（ｘ）３４２に結合されている第３の端子とを含む。ｐチャネルトランジスタ３１４は、ＶＤＤ端子３０２に結合されている第１の端子と、ノード（ｘ）３４２に結合されている第２の端子と、ノード（ｙ）３４４に結合されている第３の端子とを含む。
データ入力３０６は、インバータ３１８の入力に結合されており、インバータ３１８はまた、インバータ出力を含む。ｎチャネルトランジスタ（Ｎ2）３２８は、ノード（ｙ）３４４に結合されている第１の端子と、インバータ出力に結合されている第２の端子と、ノード（ｗ）３３８に結合されている第３の端子とを含む。
ｐチャネルトランジスタ（ｐ2）３１６は、ＶＤＤ端末３０２に結合されている第１の端子と、ノード（ｚ）３４０に結合されている第２の端子と、ノード（ｙ）３４４に結合されている第３の端子とを含む。ｎチャネルトランジスタ３３０（ｎ3）は、ノード（ｙ）３４４に結合されている第１の端子と、ノード（ｚ）３４０に結合されている第２の端子と、第３の端子とを含む。ｎチャネルトランジスタ（ｎ4）３３２は、ｎチャネルトランジスタ（ｎ3）３３０の第３の端子に結合されている第１の端子と、ノード（ｘ）３４２に結合されている第２の端子と、接地端子３０４に結合されている第３の端子とを含む。インバータ３２０は、ノード（ｙ）３４４をデータ出力３４６に結合し、インバータ３２２は、ライン３３６を通して、ノード（ｙ）３４４をノード（ｚ）３４０に結合する。
特定の実例となる実施形態において、回路デバイス３００は、単一のクロックドトランジスタ３２６によって受け取られるクロック信号が論理高レベルであるときにデータを伝搬し（すなわち、透過的であるか、または、少なくとも実質的に透過的である）、クロック信号論理低レベルであるとき、その状態を保持する、競合が低減されたラッチ回路を表す。ｐチャネルトランジスタ（ｐ1およびｐ2）３１２および３１６、ならびに、ｎチャネルトランジスタ（ｎ3およびｎ4）３３０および３３２は、それらが、ｎチャネルトランジスタ（Ｎ1およびＮ2）３２４および３２８と比較して比較的弱いことを示すために、小文字でラベル表示されている。特定の実例となる実施形態において、ｎチャネルトランジスタ（Ｎ1およびＮ2）３２４および３２８は、ｐチャネルトランジスタ（ｐ1およびｐ2）よりも高い電流容量を有する。特定の実例となる実施形態において、ｐチャネルトランジスタ（ｐ1およびｐ2）３１２および３１６、ならびに、ｎチャネルトランジスタ（ｎ3およびｎ4）３３０および３３２は、ｎチャネルトランジスタ（Ｎ1およびＮ2）３２４および３２８に比べて、ロングチャネルトランジスタまたは高電圧しきい値トランジスタであってもよい。クロック信号（φ）が、クロック入力３０８においてハイであるとき、データ入力３０６におけるデータ（ｄ）は、データ出力３４６に伝搬でき、それにより、データ出力３４６におけるデータ値（ｑ-）は、データ入力３０６におけるデータ（ｄ）の値に対して反転される。
特定の実例となる実施形態において、クロック信号（φ）がクロック入力３０８においてハイであるとき、単一のクロックドトランジスタ３２６が作動し、ノード（ｗ）３３８における電圧レベルが、仮想接地電圧レベルにプルダウンされる。ノード（ｗ）３３８における仮想接地電圧レベルは、クロックドトランジスタ３２６を通して接地３０４に電流パスを提供することによって、ｎチャネルトランジスタ（Ｎ1）３２４を作動させる。データ入力３０６におけるデータ（ｄ）は、一般に３３４で示される第１のデータパスを通して伝搬される。データ（ｄ）は、ノード（ｘ）３４２において反転される。特に、クロック信号がハイであるとき、データ（ｄ）の値がデータ入力３０６において論理高電圧レベルである場合、ｐチャネルトランジスタ３１０がイナクティブであり、ｎチャネルトランジスタ３２４がアクティブであり、ｎチャネルトランジスタ３２４は、ノード（ｘ）３４２の電圧レベルをプルダウンし、それにより、ノード（ｘ）３４２における電圧レベルが、データ入力３０６におけるデータ（ｄ）の電圧レベルに対して反転される。データ（ｄ）の値がデータ入力３０６において論理低電圧レベルである場合、ｐチャネルトランジスタ３１０がアクティブであり、ノード（ｘ）３４２における電圧レベルをプルアップし、そのため、ノード（ｘ）３４２における電圧レベルは、データ入力３０６におけるデータ（ｄ）の低電圧レベルに対して反転される。
クロック入力３０８におけるクロック信号がハイであるとき、ノード（ｘ）３４２における電圧レベルは、ｎチャネルトランジスタ（Ｎ1）３２４によって、仮想接地電圧レベル（または論理ゼロ（０）電圧レベル）にプルダウンされる。クロック入力３０８におけるクロック信号がローであるとき、単一のクロックドトランジスタ３２６はイナクティブであり、ノード（ｗ）３３８における電圧レベルは、フローティング電圧レベルにある。ノード（ｗ）３３８がフローティングであるとき、単一のクロックドトランジスタ３０８を通る、接地端子３０４への電流パスがターンオフされることから、ｎチャネルトランジスタ（Ｎ1）３２４はイナクティブである。
データ（ｄ）は、ノード（ｙ）３４４において再度反転される。特に、ノード（ｘ）３４２における反転されたデータは、ｐチャネルトランジスタ（ｐ2）３１６の端子において受け取られる。ノード（ｘ）３４２におけるデータ（ｄ）を表す電圧レベルがローである（すなわち、データ入力３０６におけるデータ（ｄ）がハイである）場合、ｐチャネルトランジスタ（ｐ2）３１６はアクティブである。さらに、ｎチャネルトランジスタ（Ｎ2）３２８のゲートにおける電圧レベルは、インバータ３１８のためにローである（すなわち、ターンオフされる）。したがって、ノード（ｙ）３４４における電圧レベルは、ｐチャネルトランジスタ３１４によってプルアップされる（すなわち、ノード（ｙ）３４４における電圧レベルが、ノード（ｘ）３４２における電圧レベルに対して反転される）。電圧レベルがノード（ｘ）３４２においてハイである（すなわち、データ入力３０６におけるデータがローである）場合、ｐチャネルトランジスタ３１４および（ｐ2）３１６はターンオフされる。インバータ３１８の出力がハイであることから、ノード（ｙ）３４４における電圧はローにプルされ、ｎチャネルトランジスタ３２８をターンオンする。ノード（ｙ）３４４におけるデータは第２のデータパス３３６において受け取られる。第２のデータパス３３６は、インバータ３２２、ノード３４０、ｎチャネルトランジスタ（ｎ3）３３０およびｐチャネルトランジスタ（ｐ2）３１６を含むデータ保持素子に、ノード（ｙ）３４４を結合する。
一般に、ｐチャネルトランジスタ（ｐ1およびｐ2）３１２および３１６、ならびに、ｎチャネルトランジスタ（ｎ3およびｎ4）３３０および３３２は、ｎチャネルトランジスタ（Ｎ1およびＮ2）３２４および３２８に比べて弱いトランジスタである。ｐチャネルトランジスタ（ｐ1およびｐ2）３１２および３１６、ならびに、ｎチャネルトランジスタ（ｎ3）３３０は、それらがｎチャネルトランジスタ（Ｎ1およびＮ2）３２４および３２８よりも少ない電流搬送容量を有することから弱い。データ（ｄ）が反転されるときはいつでも、（時々、キーパーと呼ばれる）弱いｐチャネルトランジスタ３１２および３１６のうちの少なくとも１つは、競合を簡潔に生じさせる。しかしながら、回路デバイス３００は、ノード（ｘおよびｙ）３４２および３４４のようなタイミングクリティカルなノードをプルアップするために、弱いｐチャネルトランジスタ３１２および３１６に依存しない。クロック信号（φ）がローであるとき、単一のクロックドトランジスタ３２６はイナクティブであり、ノード３３８（すなわち、単一のクロックドトランジスタ３２６の出力端子）は、フローティング電圧レベルにある。ｎチャネルトランジスタ（Ｎ1）３２４はターンオフし、データ入力３０６におけるデータ（ｄ）は伝搬されない。インバータ３２２、ノード３４０、ｐチャネルトランジスタ（ｐ2）３１６、ｎチャネルトランジスタ（ｎ3）３３０およびｐチャネルトランジスタ（ｐ1）３１２は、第１のデータパス３３４を通して伝搬されたデータに関連する状態情報を保持するように動作する。
ノード３４４におけるデータ値が論理高レベルにあるとき、ノード（ｚ）３４０における論理レベルは、インバータ３２２によって論理低レベルにされる。弱いｐチャネルトランジスタ（ｐ2）３１６は、ノード（ｚ）３４４における低電圧レベルによってターンオンされ、そのため、ノード３４４の電圧レベルは論理高レベルに維持され、それにより、データ出力３４６における出力値は、論理低レベルに維持される。この特定のシナリオにおいて、トランジスタ（ｎ3）３３０がターンオフされることから、ノード３４２における論理値は、ノード（ｙ）３４４における電圧レベルに影響を及ぼすことなく変更できる。代わりに、ノード（ｙ）３４４における値が低電圧レベルにあるとき、ノード（ｚ）３４０における電圧レベルは論理高電圧レベルにある。データ入力３０６におけるデータ（ｄ）の値にかかわらず、ｐチャネルトランジスタ（ｐ1）３１２は、論理高電圧レベルで、ノード３４２の電圧レベルを維持し、ノード３４２の論理高電圧レベルは、ｎチャネルトランジスタ（ｎ4）３３２を作動させ、ｎチャネルトランジスタ（ｎ3）３３０をターンオンする。ノード（ｙ）３４４における電圧レベルは、ｎチャネルトランジスタ（ｎ3およびｎ4）３３０および３３２によって、電圧低レベルに保持される。トランジスタ３１２、３１６、３３０および３３２は、回路デバイス３００の状態情報をアクティブに保持する。
特定の実施形態において、単一のクロックドトランジスタ３２６の関連するキャパシタンスが、ノード（ｘ）３４２およびノード（ｙ）３４４のキャパシタンスに比べて小さいように、単一のクロックドトランジスタ３２６およびその出力端子を設計することが望まれる。クロック信号（φ）がローであるときにデータ（ｄ）が切り替わる場合、（ノード（ｘ）３４２またはノード（ｙ）３４４のいずれかと、ノード３３８における仮想接地との間の）ｎチャネルトランジスタ（Ｎ１またはＮ２）３２４または３２８を通して共有する電荷は、ラッチされるデータの状態を乱す可能性がある。ノード３３８のキャパシタンスが低く保たれる場合、そのようなイベントは回避できるか、または、少なくとも低減できる。
一般に、ノード３３８における電圧レベルは、仮想接地およびフローティング電圧レベルの間で変化するかもしれない。特定の実例となる実施形態において、ノード３３８における電圧レベルは、おおよそゼロボルトから、ｎチャネルトランジスタ（Ｎ1）３２４またｎチャネルトランジスタ（Ｎ2）３２８の、電圧源（ＶDD）と電圧しきい値（ＶT）との間の差にほぼ等しい電圧レベルに変化するかもしれない（すなわち、０Ｖ≦Ｖ338≦ＶDD−ＶT）。一般に、ノード３３８は、ｐチャネルトランジスタ（ｐ1およびｐ2）３１２および３１６のうちの１つまたは両方によって、電圧レベル（ＶDD−ＶT）にチャージできる。ノード３３８は、２つの電圧（例えば、ゼロまたはＶDD−ＶT）でアクティブに保持できることから、ノード３３８は、複数のラッチにわたって共有されない。
特定の実例となる実施形態において、回路デバイス３００は、６５ｎｍ半導体製造技術を使用して実現してもよく、携帯計算デバイス、移動通信デバイス、他のデバイス、または、これらの任意の組み合わせのような移動アプリケーションに対して使用してもよい。特定の実例となる例において、６５ｎｍ半導体製造技術は、ほぼ１５０ｎｍのデバイス幅を可能にするかもしれない。特定の実例となる限定でない例において、トランジスタ３１２、３１６、３３０および３３２、ならびに、インバータ３１８および３２２は、１５０ｎｍ幅のトランジスタとして実現してもよく、トランジスタ３２４および３２８は、１５０ｎｍよりも大きい幅を有するトランジスタとして実現してもよい。特定の実例となる限定でない実施形態において、回路デバイス３００は、０．８Ｖから１．２Ｖにおよぶ供給電圧および０℃から１００℃におよぶ温度を有する、すべてのプロセスコーナーで（すなわち、すべての境界シナリオで）動作する能力のようなロバストネス制約を満たしながら、動的クロック電力を節約して使うように設計されてもよい。別の特定の実例となる実施形態において、回路デバイス３００はパルスクロックをサポートして、エネルギー効率を向上させることが望ましい。
一般に、回路デバイス３００は、単一のクロックドトランジスタ３２６を使用するシステムの、特定の実例となる限定でない例を表す。しかしながら、他の構成および実施形態が考えられる。例えば、代替の実施形態において、ｐチャネルトランジスタ３１０、３１２、３１４および３１６を、ｎチャネルトランジスタに置き換えてもよく、ｎチャネルトランジスタ３２４、３２６、３２８、３３０および３３２を、ｐチャネルトランジスタに置き換えてもよく、供給電圧端子３０２を接地端子に置き換えてもよく、接地端子３０４を供給電圧端子に置き換えてもよい。この例において、回路デバイス３００は、クロックがローの代わりにハイであるときに状態を保持できる。さらに、回路デバイス３００は、クロックがハイの代わりにローであるときに、入力３０６から出力３４６にデータを伝搬できる。さらに、他の回路デバイスが、単一のクロックドトランジスタ３２６を利用することが考えられる。
図４は、回路基盤４０２を含む回路デバイス４００の一部の部分的概略回路図であり、回路基盤４０２は、それぞれ、図１、２および３における回路素子１０２、２０２および３００のような、複数のシーケンシャル回路素子を含むことができる。回路基板４０２は、ラッチ回路デバイス４０６、４０８、４１０、４１２、４１４、４１６、４１８および４２０のような、複数のシーケンシャル論理回路デバイスを含んでいてもよく、各シーケンシャル論理回路デバイスは、トランジスタ４２２および４２４のような、それぞれのクロックドトランジスタを有している。さらに、回路基板４０２は、クロックバス４０４を含んでもよい。
図４中で示すように、クロックバス４０４を、例えば、単一の方向にルーティングし、クロックバス４０４のキャパシタンスを低減させてもよい。この実施形態において、いくつかのラッチ回路デバイス４０６、４０８、４１０、４１２、４１４、４１６、４１８および４２０のクロックドトランジスタ４２２および４２４のようなクロックドトランジスタは、クロックバス４０４に隣接するように位置付けることができる。
示すように、クロックバス４０４は垂直にルーティングされ、ワイヤ４２６、４２８、４３０および４３２のような水平のワイヤは、図３中のノード３３８に対応する。したがって、ワイヤ４２６、４２８、４３０および４３２は、仮想接地電圧レベルとフローティング電圧レベルとの間で変化する、切り替えられた電圧を提供する。一般に、ワイヤ４２６、４２８、４３０および４３２のようなノードによって搬送される仮想接地電圧レベルは、さまざまなラッチ間の競合を回避するために、ラッチ回路デバイス４０６、４０８、４１０、４１２、４１４、４１６、４１８および４２０間で共有されない。図４中で示す特定の構成は、ワイヤ４２６、４２８、４３０および４３２のそれぞれの長さを増加させるが、クロックバス４０４は、クロックバスがラッチデバイス４０６、４０８、４１０、４１２、４１４、４１６、４１８および４２０のそれぞれに直接ルーティングされる場合よりも短い。
電力の見地から、結果として生じる回路４００は、クロックバス４０４が各ラッチ回路デバイスに対して別々のクロックのルーティングを含む場合よりも少ない電力を消費する。例えば、データが変化するときのみ、仮想接地ワイヤ４２６、４２８、４３０および４３２がトグル切り替えすることから、仮想接地ワイヤ４２６、４２８、４３０および４３２の切り替えアクティビティは、クロックバス４０４上のクロック信号の切り替えアクティビティと比較して低いかもしれない。さらに、クロックバス４０４がゼロおよびＶDDの間で変換する間に、仮想接地ワイヤ４２６、４２８、４３０および４３２は、ゼロおよびＶDD−ＶTボルト間で変化することから、ワイヤ４２６、４２８、４３０および４３２は、クロック信号と比較して低減された電圧スイングを有することができる。さらに、クロックドトランジスタ４２２および４２４のようなクロックドトランジスタをグループ化することは、基板のレイヤを通るバイアの数を低減させることができる。現在の半導体製造技術は一般に、各バイアが金属のかなり大きなエリアによって取り囲まれることを必要とする。その結果、バイアおよびそれらの関連する金属エリアは、追加の相互接続キャパシタンスを導入するが、バイアの数を少なくすることによって、そのキャパシタンスを低減できる。この特定の特徴は、設計技術に基づいて変化してもよい。
図５は、シーケンシャル回路デバイスを動作させる方法の、特定の実例となる実施形態のフロー図である。５０２において、クロック信号が、シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られる。５０４に進むと、単一のクロックドトランジスタの出力における電圧レベルが、クロック信号に基づいて、仮想接地電圧レベルと、（フローティング電圧レベル、例えば、ＶDD−ＶTのような）第２の電圧レベルとの間で切り替わる。５０６に移動すると、データが、単一のクロックドトランジスタの出力に応答して、シーケンシャル回路素子の第１のデータパスを通して伝搬される。シーケンシャル回路素子は、第１のデータパスに結合されている第２のデータパスを含む。５０８に進むと、第１のデータパスを通して伝搬されたデータに関連する情報が、第２のデータパスの保持回路素子において保持される。方法は５１０で終了する。
一般に、図５に関して記述した方法は、シーケンシャル回路デバイスのクロック入力におけるデータの複数のサンプルに対して実行でき、図１ないし図４中で示す回路デバイスのような回路デバイスを使用して実現してもよい。
図６は、シーケンシャル回路デバイスを動作させる方法の第２の特定の実例となる実施形態のフロー図である。６０２において、クロック信号がシーケンシャル回路素子のクロック入力において受け取られる。クロック入力はクロックドトランジスタの制御端子に結合されており、クロックドトランジスタは、クロック信号を受け取ることに応答して、第１のデータパス中の第１のトランジスタに、切り替えられた電圧源を提供する出力端子を含む。切り替えられた電圧レベルは、クロック信号が論理高レベルにあるときの、出力端子における仮想接地電圧レベルと、クロック信号が論理低レベルにあるときの、出力端子におけるフローティング電圧レベル（例えば、ＶDD−ＶT）との間で切り替わってもよい。
クロック信号が６０４においてハイである場合、方法は６０６に進み、クロックドトランジスタの出力端子に応答する第１のトランジスタを有する第１のデータパスを通して、データが、シーケンシャル回路素子のデータ入力からシーケンシャル回路素子のデータ出力に伝搬される。特定の実例となる実施形態において、第１のデータパスは複数のトランジスタを含むことができ、複数のトランジスタのうちの少なくとも２つのトランジスタは、出力端子に結合されている。６０４に戻ると、クロック信号がローである場合、方法は６０８に進み、データ出力におけるデータに関連する状態情報が、第１のデータパスに結合されている第２のデータパスのデータ保持素子を通して保持される。方法は６１０に進み、方法はクロック信号を評価するために６０４に戻ることによって繰り返される。
一般に、図６に関して記述した方法は、図１ないし図４中で示す回路デバイスのようなシーケンシャル回路デバイスのクロック入力におけるデータの複数のサンプルに対して実行できる。
図７は、図１ないし図６のシーケンシャル回路デバイスおよび方法を実現できる、７００として一般に示されている携帯通信デバイスのブロック図である。携帯通信デバイス７００は、オンチップシステム７２２を含み、オンチップシステム７２２は、デジタル信号プロセッサ７１０のようなプロセッサを含む。デジタル信号プロセッサ７１０は、図１ないし図６に関して記述したような、単一のクロックドトランジスタ７１１を持つシーケンシャル回路素子を有する少なくとも１つのデバイスを含む。シーケンシャル回路素子は、論理ラッチ回路、論理フリップフロップ回路、別の論理回路、または、これらの任意の組み合わせとすることができる。
図７はまた、ディスプレイ制御装置７２６を示し、ディスプレイ制御装置７２６は、デジタル信号プロセッサ７１０およびディスプレイ７２８に結合されている。さらに、入力デバイス７３０が、デジタル信号プロセッサ７１０に結合されている。さらに、メモリ７３２が、デジタル信号プロセッサ７１０に結合されている。コーダ／デコーダ（ＣＯＤＥＣ）７３４を、デジタル信号プロセッサ７１０に結合することもできる。スピーカ７３６およびマイクロフォン７３８をＣＯＤＥＣ７３４に結合できる。
図７はまた、デジタル信号プロセッサ７１０およびワイヤレスアンテナ７４２にワイヤレス制御装置７４０を結合できることを示す。特定の実施形態において、電源７４４が、オンチップシステム７２２に結合されている。さらに、図７中で図示するように、特定の実施形態において、ディスプレイ７２８、入力デバイス７３０、スピーカ７３６、マイクロフォン７３８、ワイヤレスアンテナ７４２および電源７４４は、オンチップシステム７２２の外部にある。しかしながら、それぞれが、オンチップシステム７２２のコンポーネントに結合されている。
特定の実例となる実施形態において、単一のクロックドトランジスタ７１１を有するシーケンシャル回路素子を使用して、携帯通信デバイス７００の全体の性能を向上させてもよい。特に、単一のクロックドトランジスタ７１１を有するシーケンシャル回路素子は、デバイス７００の全クロック電力消費を低減させ、その結果、バッテリ寿命を延ばし、電力効率全体を改善し、デバイス７００の性能を向上させる。
単一のクロックドトランジスタ７１１を有するシーケンシャル回路素子は、デジタル信号プロセッサ７１０内だけで示されているが、単一のクロックドトランジスタ７１１を有するシーケンシャル回路素子は、ディスプレイ制御装置７２６や、ワイヤレス制御装置７４０や、ＣＯＤＥＣ７３４を含む他のコンポーネントにおいて、あるいは、論理ラッチ回路、論理フリップフロップ回路、他のクロックド回路、または、これらの任意の組み合わせのようなシーケンシャル論理を含む他の任意のコンポーネントにおいて提供してもよい。
電子ハードウェア、コンピュータソフトウェアまたは両方の組み合わせとして、ここで開示した実施形態に関して記述したさまざまな実例となる論理ブロック、設定、モジュール、回路およびアルゴリズムステップを実現してもよいことを、当業者はさらに理解するであろう。ハードウェアおよびソフトウェアのこの互換性を明瞭に説明するために、さまざまな実例となるコンポーネント、ブロック、設定、モジュール、回路、およびステップをそれらの機能の点から一般的に上述した。このような機能がハードウェアまたはソフトウェアとして実現されるかどうかは、特定の用途およびシステム全体に課される設計制約に依存する。当業者は、各特定の用途に対して、さまざまな方法で、記述した機能を実現するかもしれないが、そのような実現の決定は、本開示の範囲からの逸脱を生じさせるものとして解釈すべきではない。
ここで開示した実施形態に関して記述した方法またはアルゴリズムのステップを、ハードウェア中で直接、プロセッサにより実行されるソフトウェアモジュール中で、またはその２つの組み合わせ中で具体化してもよい。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ，または技術的に知られている他の任意の形態の記憶媒体中に存在してもよい。プロセッサが記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるように、例示的な記憶媒体はプロセッサに結合されている。代わりに、記憶媒体はプロセッサと一体化されていてもよい。プロセッサおよび記憶媒体は、ＡＳＩＣ中に存在してもよい。ＡＳＩＣは、計算デバイスまたはユーザ端末中に存在してもよい。代わりに、プロセッサおよび記憶媒体は、計算デバイスまたはユーザ端末中にディスクリートコンポーネントとして存在してもよい。
いかなる当業者であっても本開示を実施しまたは使用できるように、開示した実施形態の記述をこれまでに提供している。これらの実施形態に対してさまざまな修正が当業者に容易に明らかであり、本開示の精神または範囲から逸脱することなく、ここで規定した一般的な原理を、他の実施形態に適用してもよい。したがって、本開示は、ここで示した実施形態に限定されるように意図されていないが、以下の特許請求の範囲によって規定される原理および新規な特徴に矛盾しない最も広い範囲に一致すべきである。
いかなる当業者であっても本開示を実施しまたは使用できるように、開示した実施形態の記述をこれまでに提供している。これらの実施形態に対してさまざまな修正が当業者に容易に明らかであり、本開示の精神または範囲から逸脱することなく、ここで規定した一般的な原理を、他の実施形態に適用してもよい。したがって、本開示は、ここで示した実施形態に限定されるように意図されていないが、以下の特許請求の範囲によって規定される原理および新規な特徴に矛盾しない最も広い範囲に一致すべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］方法において、
シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して、前記シーケンシャル回路素子の第１のパスを通してデータを伝搬し、前記シーケンシャル回路素子は、前記第１のパスに結合されている第２のパスをさらに含むことと、
前記第２のパスの保持回路素子において、前記第１のパスを通して伝搬されたデータに関連する情報を保持することとを含み、
前記第１のパスは、前記単一のクロックドトランジスタの出力に応答する第１のトランジスタを含み、前記第１のトランジスタは、前記第２のパスに関係付けられている少なくとも１つの第２のトランジスタよりも高い電流容量を有する方法。
［２］前記シーケンシャル回路素子は、論理ラッチ回路の一部を構成する上記［１］記載の方法。
［３］前記シーケンシャル回路素子は、論理フリップフロップ回路の一部を構成する上記［１］記載の方法。
［４］前記保持回路素子は、トランジスタに結合されているノードを備える上記［１］記載の方法。
［５］前記保持回路素子は、少なくとも２つのトランジスタと、インバータとを備え、前記インバータは、前記第１のデータパスに結合されている第１の端子を含む上記［１］記載の方法。
［６］前記保持回路素子は、インバータの出力を備える上記［１］記載の方法。
［７］前記シーケンシャル回路素子は、前記単一のクロックドトランジスタにおいて前記クロック信号を受け取るが、前記第１および第２のトランジスタにおいては、前記クロック信号を受け取らない上記［１］記載の方法。
［８］前記クロック信号を受け取ることに応答して、前記単一のクロックドトランジスタの出力において仮想接地電圧を提供することをさらに含み、前記仮想接地電圧は、前記第１のトランジスタを作動させる上記［１］記載の方法。
［９］前記クロック信号がハイであるときに、前記第１のパスを通して、データ入力からデータ出力に前記データを提供することをさらに含む上記［１］記載の方法。
［１０］前記クロック信号がローであるときに、前記第１のパスを通して、データ入力からデータ出力に前記データを提供することをさらに含む上記［１］記載の方法。
［１１］前記クロック信号がローであるときに、前記保持回路素子において前記データの論理値を保持することをさらに含む上記［１］記載の方法。
［１２］前記クロック信号がハイであるときに、前記保持回路素子において前記データの論理値を保持することをさらに含む上記［１］記載の方法。
［１３］クロックからのクロック信号を前記保持回路素子に適用することなく、前記論理値が前記保持回路素子においてラッチされる上記［１］記載の方法。
［１４］前記第１のデータパスおよび第２のデータパスは、複数の弱いトランジスタを含み、前記第１のデータパスは、前記単一のクロックドトランジスタに結合されている少なくとも１つの強いトランジスタを含み、前記少なくとも１つの強いトランジスタは、前記複数の弱いトランジスタのそれぞれよりも高い電流容量を有する上記［１］記載の方法。
［１５］前記単一のクロックドトランジスタにおいて前記クロック信号を受け取ることと、
前記クロック信号を受け取ることに応答して、仮想接地電圧レベルおよび第２の電圧レベル間で、前記単一のクロックドトランジスタの出力における電圧レベルを切り替えることとをさらに含む上記［１］記載の方法。
［１６］前記第２のトランジスタは、ロングチャネルデバイスまたは高電圧しきい値デバイスを備える上記［１］記載の方法。
［１７］回路デバイスにおいて、
クロックバスと、
複数のシーケンシャル回路素子とを具備し、
前記複数のシーケンシャル回路素子のそれぞれは、
論理回路の少なくとも１つの素子に結合されている出力端子を含み、前記クロックバスに結合されている単一のクロックドトランジスタを備えており、
前記クロックバスを通してクロック信号を受け取ることに応答して、前記出力端子における電圧レベルが、仮想接地電圧レベルおよびフローティング電圧レベル間で切り替わって、前記論理回路を選択的に作動させて、データ入力からデータ出力にデータを伝搬する回路デバイス。
［１８］前記論理回路は、前記データ入力から前記データ出力にデータを伝達する第１のデータパスを含み、データ保持回路素子に前記データを提供する第２のデータパスを含む上記［１７］記載の回路デバイス。
［１９］前記第１のデータパスおよび第２のデータパスは、複数の弱いトランジスタを含み、前記第１のデータパスは、前記単一のクロックドトランジスタに結合されている少なくとも１つの強いトランジスタを含み、前記少なくとも１つの強いトランジスタは、前記複数の弱いトランジスタのそれぞれよりも高い電流容量を有する上記［１８］記載の回路デバイス。
［２０］前記複数のシーケンシャル回路素子のうちの少なくとも１つは、データラッチ回路を構成する上記［１７］記載の回路デバイス。
［２１］前記データラッチ回路は、前記クロック信号がハイであるときにデータを伝搬し、前記クロック信号がローであるときに前記データの状態を保持する上記［２０］記載の回路デバイス。
［２２］前記データラッチ回路は、前記クロック信号がローであるときにデータを伝搬し、前記クロック信号がハイであるときに前記データの状態を保持する上記［２０］記載の回路デバイス。
［２３］前記論理回路の少なくとも１つの素子は、前記データ入力を前記データ出力に結合する第１のデータパスに結合されているトランジスタを備える上記［１７］記載の回路デバイス。
［２４］前記論理回路は、少なくとも１つの第２のトランジスタを含んでいる第２のデータパスをさらに備え、前記第２のデータパスは、前記データに関連する状態情報を保持し、前記第２のデータパスは、前記クロックバスから前記クロック信号を受け取らない上記［２３］記載の回路デバイス。
［２５］前記クロックバスは単一の方向にルーティングされており、前記単一のクロックドトランジスタは、前記クロックバスに隣接して位置付けられている上記［１７］記載の回路デバイス。
［２６］前記論理回路は、インバータを形成するように配置されている第１の対のトランジスタを含み、前記第１の対のトランジスタは、第１のｐチャネルトランジスタと、第１のｎチャネルトランジスタとを含み、前記第１のｐチャネルトランジスタは、電源端子と、前記データ入力に結合されている第１の制御端子と、第１の出力端子とを含み、前記第１のｎチャネルトランジスタは、前記第１の出力端子に結合されている第２の出力端子と、前記データ入力に結合されている第２の制御端子と、前記単一のクロックドトランジスタの出力に結合されている第２の電源端子とを含み、前記単一のクロックドトランジスタの出力端子は、前記第１のｎチャネルトランジスタの第２の電源端子に供給電圧を提供して、前記インバータを選択的に作動させる上記［１７］記載の回路デバイス。
［２７］前記第１のｎチャネルトランジスタは、前記第１のｐチャネルトランジスタよりも高い電流容量を有する上記［２６］記載の回路デバイス。
［２８］方法において、
シーケンシャル回路素子のクロック入力においてクロック信号を受け取り、前記クロック入力は、クロックドトランジスタの制御端子に結合され、前記クロックドトランジスタは、出力端子を含んでいることと、
前記クロック信号が第１の論理レベルにあるとき、前記出力端子に応答する第１のトランジスタを有する第１のデータパスを通して、前記シーケンシャル回路素子のデータ入力から前記シーケンシャル回路素子のデータ出力にデータを伝搬することと、
前記クロック信号が第２の論理レベルにあるとき、前記第１のデータパスに結合されている、第２のトランジスタを有する第２のデータパスを通して、前記データ出力におけるデータに関連する状態情報を保持することとを含み、
前記クロックドトランジスタの制御端子は、前記クロック信号を受け取り、前記制御端子の出力は、切り替えられた電圧源を前記第１のトランジスタに提供する方法。
［２９］前記第１の論理レベルは、論理高電圧レベルであり、前記第２の論理レベルは、論理低電圧レベルである上記［２８］記載の方法。
［３０］前記第１の論理レベルは、論理低電圧レベルであり、前記第２の論理レベルは、論理高電圧レベルである上記［２８］記載の方法。
［３１］前記クロックドトランジスタは、前記クロック信号がハイであるとき、前記出力端子において仮想接地電圧レベルを提供する上記［２８］記載の方法。
［３２］前記クロックドトランジスタは、前記クロック信号がローであるとき、前記出力端子においてフローティング電圧レベルを提供する上記［２８］記載の方法。
［３３］前記クロックドトランジスタは、前記クロック信号がローであるとき、前記出力端子において高いインピーダンスを提供する上記［２８］記載の方法。
［３４］前記第１のデータパスは複数のトランジスタを具備し、前記複数のトランジスタのうちの少なくとも２つのトランジスタは、前記出力端子に結合されている上記［２８］記載の方法。
［３５］前記データは、前記クロック信号がハイであるとき、前記第２のデータパスに提供される上記［２８］記載の方法。
［３６］回路デバイスにおいて、
シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して、前記シーケンシャル回路素子の第１のパスを通してデータを伝搬する手段であって、前記シーケンシャル回路素子は、前記第１のパスに結合されている第２のパスをさらに含んでいる手段と、
前記第２のパスの保持回路素子において、前記第１のパスを通して伝搬されたデータに関連する情報を保持する手段とを具備し、
前記第１のパスは、前記単一のクロックドトランジスタの出力に応答する第１のトランジスタを含み、前記第１のトランジスタは、前記第２のパスに関係付けられている少なくとも１つの第２のトランジスタよりも高い電流容量を有する回路デバイス。
［３７］前記単一のクロックドトランジスタの制御端子は、前記クロック信号を受け取る入力を含み、前記単一のクロックドトランジスタの出力は、切り替えられた電圧源を前記第１のトランジスタに提供する出力を含む上記［３６］記載のデバイス。
［３８］前記データを伝搬する手段は、前記切り替えられた電圧源に応答し、前記切り替えられた電圧源は、前記クロック信号がハイであるときの仮想接地電圧と、前記クロック信号がローであるときのフローティング電圧レベルとを含む上記［３７］記載のデバイス。

Claims (38)

  1. 方法において、
    シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して、前記シーケンシャル回路素子の第１のパスを通してデータを伝搬し、前記シーケンシャル回路素子は、前記第１のパスに結合されている第２のパスをさらに含むことと、
    前記第２のパスの保持回路素子において、前記第１のパスを通して伝搬されたデータに関連する情報を保持することとを含み、
    前記第１のパスは、前記単一のクロックドトランジスタの出力に応答する第１のトランジスタを含み、前記第１のトランジスタは、前記第２のパスに関係付けられている少なくとも１つの第２のトランジスタよりも高い電流容量を有する方法。
  2. 前記シーケンシャル回路素子は、論理ラッチ回路の一部を構成する請求項１記載の方法。
  3. 前記シーケンシャル回路素子は、論理フリップフロップ回路の一部を構成する請求項１記載の方法。
  4. 前記保持回路素子は、トランジスタに結合されているノードを備える請求項１記載の方法。
  5. 前記保持回路素子は、少なくとも２つのトランジスタと、インバータとを備え、前記インバータは、前記第１のデータパスに結合されている第１の端子を含む請求項１記載の方法。
  6. 前記保持回路素子は、インバータの出力を備える請求項１記載の方法。
  7. 前記シーケンシャル回路素子は、前記単一のクロックドトランジスタにおいて前記クロック信号を受け取るが、前記第１および第２のトランジスタにおいては、前記クロック信号を受け取らない請求項１記載の方法。
  8. 前記クロック信号を受け取ることに応答して、前記単一のクロックドトランジスタの出力において仮想接地電圧を提供することをさらに含み、前記仮想接地電圧は、前記第１のトランジスタを作動させる請求項１記載の方法。
  9. 前記クロック信号がハイであるときに、前記第１のパスを通して、データ入力からデータ出力に前記データを提供することをさらに含む請求項１記載の方法。
  10. 前記クロック信号がローであるときに、前記第１のパスを通して、データ入力からデータ出力に前記データを提供することをさらに含む請求項１記載の方法。
  11. 前記クロック信号がローであるときに、前記保持回路素子において前記データの論理値を保持することをさらに含む請求項１記載の方法。
  12. 前記クロック信号がハイであるときに、前記保持回路素子において前記データの論理値を保持することをさらに含む請求項１記載の方法。
  13. クロックからのクロック信号を前記保持回路素子に適用することなく、前記論理値が前記保持回路素子においてラッチされる請求項１記載の方法。
  14. 前記第１のデータパスおよび第２のデータパスは、複数の弱いトランジスタを含み、前記第１のデータパスは、前記単一のクロックドトランジスタに結合されている少なくとも１つの強いトランジスタを含み、前記少なくとも１つの強いトランジスタは、前記複数の弱いトランジスタのそれぞれよりも高い電流容量を有する請求項１記載の方法。
  15. 前記単一のクロックドトランジスタにおいて前記クロック信号を受け取ることと、
    前記クロック信号を受け取ることに応答して、仮想接地電圧レベルおよび第２の電圧レベル間で、前記単一のクロックドトランジスタの出力における電圧レベルを切り替えることとをさらに含む請求項１記載の方法。
  16. 前記第２のトランジスタは、ロングチャネルデバイスまたは高電圧しきい値デバイスを備える請求項１記載の方法。
  17. 回路デバイスにおいて、
    クロックバスと、
    複数のシーケンシャル回路素子とを具備し、
    前記複数のシーケンシャル回路素子のそれぞれは、
    論理回路の少なくとも１つの素子に結合されている出力端子を含み、前記クロックバスに結合されている単一のクロックドトランジスタを備えており、
    前記クロックバスを通してクロック信号を受け取ることに応答して、前記出力端子における電圧レベルが、仮想接地電圧レベルおよびフローティング電圧レベル間で切り替わって、前記論理回路を選択的に作動させて、データ入力からデータ出力にデータを伝搬する回路デバイス。
  18. 前記論理回路は、前記データ入力から前記データ出力にデータを伝達する第１のデータパスを含み、データ保持回路素子に前記データを提供する第２のデータパスを含む請求項１７記載の回路デバイス。
  19. 前記第１のデータパスおよび第２のデータパスは、複数の弱いトランジスタを含み、前記第１のデータパスは、前記単一のクロックドトランジスタに結合されている少なくとも１つの強いトランジスタを含み、前記少なくとも１つの強いトランジスタは、前記複数の弱いトランジスタのそれぞれよりも高い電流容量を有する請求項１８記載の回路デバイス。
  20. 前記複数のシーケンシャル回路素子のうちの少なくとも１つは、データラッチ回路を構成する請求項１７記載の回路デバイス。
  21. 前記データラッチ回路は、前記クロック信号がハイであるときにデータを伝搬し、前記クロック信号がローであるときに前記データの状態を保持する請求項２０記載の回路デバイス。
  22. 前記データラッチ回路は、前記クロック信号がローであるときにデータを伝搬し、前記クロック信号がハイであるときに前記データの状態を保持する請求項２０記載の回路デバイス。
  23. 前記論理回路の少なくとも１つの素子は、前記データ入力を前記データ出力に結合する第１のデータパスに結合されているトランジスタを備える請求項１７記載の回路デバイス。
  24. 前記論理回路は、少なくとも１つの第２のトランジスタを含んでいる第２のデータパスをさらに備え、前記第２のデータパスは、前記データに関連する状態情報を保持し、前記第２のデータパスは、前記クロックバスから前記クロック信号を受け取らない請求項２３記載の回路デバイス。
  25. 前記クロックバスは単一の方向にルーティングされており、前記単一のクロックドトランジスタは、前記クロックバスに隣接して位置付けられている請求項１７記載の回路デバイス。
  26. 前記論理回路は、インバータを形成するように配置されている第１の対のトランジスタを含み、前記第１の対のトランジスタは、第１のｐチャネルトランジスタと、第１のｎチャネルトランジスタとを含み、前記第１のｐチャネルトランジスタは、電源端子と、前記データ入力に結合されている第１の制御端子と、第１の出力端子とを含み、前記第１のｎチャネルトランジスタは、前記第１の出力端子に結合されている第２の出力端子と、前記データ入力に結合されている第２の制御端子と、前記単一のクロックドトランジスタの出力に結合されている第２の電源端子とを含み、前記単一のクロックドトランジスタの出力端子は、前記第１のｎチャネルトランジスタの第２の電源端子に供給電圧を提供して、前記インバータを選択的に作動させる請求項１７記載の回路デバイス。
  27. 前記第１のｎチャネルトランジスタは、前記第１のｐチャネルトランジスタよりも高い電流容量を有する請求項２６記載の回路デバイス。
  28. 方法において、
    シーケンシャル回路素子のクロック入力においてクロック信号を受け取り、前記クロック入力は、クロックドトランジスタの制御端子に結合され、前記クロックドトランジスタは、出力端子を含んでいることと、
    前記クロック信号が第１の論理レベルにあるとき、前記出力端子に応答する第１のトランジスタを有する第１のデータパスを通して、前記シーケンシャル回路素子のデータ入力から前記シーケンシャル回路素子のデータ出力にデータを伝搬することと、
    前記クロック信号が第２の論理レベルにあるとき、前記第１のデータパスに結合されている、第２のトランジスタを有する第２のデータパスを通して、前記データ出力におけるデータに関連する状態情報を保持することとを含み、
    前記クロックドトランジスタの制御端子は、前記クロック信号を受け取り、前記制御端子の出力は、切り替えられた電圧源を前記第１のトランジスタに提供する方法。
  29. 前記第１の論理レベルは、論理高電圧レベルであり、前記第２の論理レベルは、論理低電圧レベルである請求項２８記載の方法。
  30. 前記第１の論理レベルは、論理低電圧レベルであり、前記第２の論理レベルは、論理高電圧レベルである請求項２８記載の方法。
  31. 前記クロックドトランジスタは、前記クロック信号がハイであるとき、前記出力端子において仮想接地電圧レベルを提供する請求項２８記載の方法。
  32. 前記クロックドトランジスタは、前記クロック信号がローであるとき、前記出力端子においてフローティング電圧レベルを提供する請求項２８記載の方法。
  33. 前記クロックドトランジスタは、前記クロック信号がローであるとき、前記出力端子において高いインピーダンスを提供する請求項２８記載の方法。
  34. 前記第１のデータパスは複数のトランジスタを具備し、前記複数のトランジスタのうちの少なくとも２つのトランジスタは、前記出力端子に結合されている請求項２８記載の方法。
  35. 前記データは、前記クロック信号がハイであるとき、前記第２のデータパスに提供される請求項２８記載の方法。
  36. 回路デバイスにおいて、
    シーケンシャル回路素子の単一のクロックドトランジスタにおいて受け取られたクロック信号に応答して、前記シーケンシャル回路素子の第１のパスを通してデータを伝搬する手段であって、前記シーケンシャル回路素子は、前記第１のパスに結合されている第２のパスをさらに含んでいる手段と、
    前記第２のパスの保持回路素子において、前記第１のパスを通して伝搬されたデータに関連する情報を保持する手段とを具備し、
    前記第１のパスは、前記単一のクロックドトランジスタの出力に応答する第１のトランジスタを含み、前記第１のトランジスタは、前記第２のパスに関係付けられている少なくとも１つの第２のトランジスタよりも高い電流容量を有する回路デバイス。
  37. 前記単一のクロックドトランジスタの制御端子は、前記クロック信号を受け取る入力を含み、前記単一のクロックドトランジスタの出力は、切り替えられた電圧源を前記第１のトランジスタに提供する出力を含む請求項３６記載のデバイス。
  38. 前記データを伝搬する手段は、前記切り替えられた電圧源に応答し、前記切り替えられた電圧源は、前記クロック信号がハイであるときの仮想接地電圧と、前記クロック信号がローであるときのフローティング電圧レベルとを含む請求項３７記載のデバイス。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1120110B (de) * 1957-12-19 1961-12-21 Deggendorfer Werft Eisenbau Montagegeraet zum Aufbau stehender Grossbehaelter
DE102007027068B3 (de) * 2007-06-12 2008-12-18 Texas Instruments Deutschland Gmbh Daten-Pipeline mit großem Abstimmbereich für Taktsignale
US7724058B2 (en) * 2007-10-31 2010-05-25 Qualcomm Incorporated Latch structure and self-adjusting pulse generator using the latch
US8922247B2 (en) * 2007-11-14 2014-12-30 Arm Limited Power controlling integrated circuit and retention switching circuit
US9071238B2 (en) * 2008-12-15 2015-06-30 Cadence Design Systems, Inc. Contention-free level converting flip-flops for low-swing clocking
US7940087B1 (en) 2010-07-20 2011-05-10 Via Technologies, Inc. Clockless return to state domino logic gate
US7936185B1 (en) * 2010-07-20 2011-05-03 Via Technologies, Inc. Clockless return to state domino logic gate
US7990181B1 (en) 2010-07-20 2011-08-02 Via Technologies, Inc. Clockless return to state domino logic gate
CN102355254B (zh) * 2010-07-20 2014-02-12 威盛电子股份有限公司 无时钟状态回归骨牌逻辑门及相关的集成电路与估算方法
US9171842B2 (en) * 2012-07-30 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Sequential circuit and semiconductor device
KR20150138703A (ko) * 2014-06-02 2015-12-10 에스케이하이닉스 주식회사 스택 패키지
US9564881B2 (en) 2015-05-22 2017-02-07 Qualcomm Incorporated Area-efficient metal-programmable pulse latch design
US9979394B2 (en) 2016-02-16 2018-05-22 Qualcomm Incorporated Pulse-generator
US10187063B1 (en) * 2017-11-29 2019-01-22 Arm Limited Sequential logic device with single-phase clock operation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5921973U (ja) * 1982-08-03 1984-02-10 株式会社リリツク 紙葉
JPS6250974U (ja) * 1985-09-19 1987-03-30
JP2006019921A (ja) * 2004-06-30 2006-01-19 Matsushita Electric Ind Co Ltd 携帯端末及びそれに用いる携帯端末用カバー
JP3173072U (ja) * 2008-12-18 2012-01-26 東莞大洋光電有限公司 電子グリーティングカード
JP5392583B2 (ja) * 2011-09-08 2014-01-22 イデーガジェット カンパニー、リミテッド マルチメディアディスプレイが可能な収納ケース

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62188515A (ja) 1986-02-14 1987-08-18 Matsushita Electric Works Ltd 画像信号処理用タイミング発生回路
US4768167A (en) 1986-09-30 1988-08-30 International Business Machines Corporation High speed CMOS latch with alternate data storage and test functions
US5072132A (en) 1989-06-09 1991-12-10 Digital Equipment Corporation Vsli latch system and sliver pulse generator with high correlation factor
US5557225A (en) 1994-12-30 1996-09-17 Intel Corporation Pulsed flip-flop circuit
US5764089A (en) * 1995-09-11 1998-06-09 Altera Corporation Dynamic latching device
US5825225A (en) 1996-02-09 1998-10-20 Intel Corporation Boosted differential latch
JP3851375B2 (ja) * 1996-04-18 2006-11-29 アジレント・テクノロジーズ・インク インピーダンス測定装置
JP3528413B2 (ja) 1996-04-19 2004-05-17 ソニー株式会社 関数クロック発生回路並びにそれを用いたイネーブル機能付きｄ型フリップフロップおよび記憶回路
JPH11112297A (ja) * 1997-10-06 1999-04-23 Nec Corp ラッチ回路及びこのラッチ回路を有する半導体集積回路
US6701339B2 (en) * 2000-12-08 2004-03-02 Intel Corporation Pipelined compressor circuit
US6459316B1 (en) * 2000-12-08 2002-10-01 Intel Corporation Flip flop circuit
JP2003133916A (ja) 2001-10-23 2003-05-09 Matsushita Electric Ind Co Ltd パルストリガ型ラッチを用いたデータ処理装置
US6937079B1 (en) * 2003-07-28 2005-08-30 University Of Louisiana At Lafayette Single-transistor-clocked flip-flop
CN100483944C (zh) * 2004-03-06 2009-04-29 鸿富锦精密工业（深圳）有限公司 混合锁存触发器
KR20050099259A (ko) * 2004-04-09 2005-10-13 삼성전자주식회사 고속 플립플롭들 및 이를 이용한 복합 게이트들
US7042267B1 (en) 2004-05-19 2006-05-09 National Semiconductor Corporation Gated clock circuit with a substantially increased control signal delay
US7046066B2 (en) 2004-06-15 2006-05-16 Via Telecom Co., Ltd. Method and/or apparatus for generating a write gated clock signal
KR100594322B1 (ko) * 2005-02-14 2006-06-30 삼성전자주식회사 와이드 레인지 전원용 입력회로
US7256621B2 (en) * 2005-03-25 2007-08-14 Fujitsu Limited Keeper circuits having dynamic leakage compensation
US7724058B2 (en) 2007-10-31 2010-05-25 Qualcomm Incorporated Latch structure and self-adjusting pulse generator using the latch

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5921973U (ja) * 1982-08-03 1984-02-10 株式会社リリツク 紙葉
JPS6250974U (ja) * 1985-09-19 1987-03-30
JP2006019921A (ja) * 2004-06-30 2006-01-19 Matsushita Electric Ind Co Ltd 携帯端末及びそれに用いる携帯端末用カバー
JP3173072U (ja) * 2008-12-18 2012-01-26 東莞大洋光電有限公司 電子グリーティングカード
JP5392583B2 (ja) * 2011-09-08 2014-01-22 イデーガジェット カンパニー、リミテッド マルチメディアディスプレイが可能な収納ケース

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