KR101049352B1 - 메모리에 대한 저전력 워드라인 로직을 위한 시스템 및방법 - Google Patents

메모리에 대한 저전력 워드라인 로직을 위한 시스템 및방법 Download PDF

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Abstract

메모리의 전력 소모를 줄이는 방법이 제공된다. 디코더, 복수의 워드라인 드라이버들 및 복수의 워드라인들을 포함하는 메모리 장치로 액세스하기 위한 요청이 수신된다. 각각의 워드라인은 복수의 워드라인 드라이버들의 워드라인 드라이버와 관련된다. 상기 요청과 관련된 어드레스를 결정하기 위해 상기 요청은 디코더에 의해 디코딩된다. 복수의 워드라인 드라이버들 중 하나의 워드라인 드라이버는 메모리 장치의 어드레스로 액세스하기 위해 선택적으로 전력이 인가되며, 복수의 워드라인들 중 다른 워드라인들에는 전력을 인가함이 없이, 상기 워드라인 드라이버는 어드레스 비트들과 관련된 복수의 워드라인들 중 특정한 워드라인과 관련된다.

Description

메모리에 대한 저전력 워드라인 로직을 위한 시스템 및 방법{SYSTEM AND METHOD FOR LOW POWER WORDLINE LOGIC FOR A MEMORY}
본 발명은 일반적으로 메모리에서의 전력 소모를 줄이는 시스템들 및 방법들에 관한 것이며, 더욱 상세하게는, 메모리 뱅크에 있는 워드라인들의 전력 소모를 제한하기 위한 시스템들 및 방법들에 관한 것이다.
본 출원은 본 출원의 양수인에 의해 양수되고 여기에서 참조로서 통합된 출원번호가 60/756,100이고 출원일이 2006년 1월 4일이며 발명의 명칭이 "METHOD AND APPARATUS FOR LOW POWER DESIGN UTILIZING POWER GATING"인 미국 가출원과, 출원번호가 60/756,856이고 출원일이 2006년 1월 6일이며 발명의 명칭이 "LOW-POWER WORD-LINE LOGIC"인 미국 가출원에 대한 우선권을 주장한다.
기술의 진보는 더 작으며 더 강력한 개인 컴퓨팅 장치들을 출현시키고 있다. 예를 들어, 휴대용 무선 전화기들, 개인 정보 단말기들(PDAs) 및 페이징 장치들과 같은 무선 컴퓨팅 장치들을 포함하는 다양한 휴대용 개인 컴퓨팅 장치들은 소형이고, 경량이며, 사용자들에 의해 손쉽게 휴대가능하다. 보다 구체적으로, 셀룰러(아날로그 및 디지털) 전화기들 및 인터넷 프로토콜(IP) 전화기들과 같은 휴대용 무선 전화기들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있 다. 또한, 많은 이러한 무선 전화기들은 여기에 통합되는 다른 타입들의 장치들을 포함한다. 예를 들어, 무선 전화기는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더 및 오디오 화일 플레이어를 포함할 수 있다. 또한, 이러한 무선 전화기들은 인터넷에 액세스하기 위해 사용될 수 있는 웹 인터페이스를 포함할 수 있다. 이와 같이, 이러한 무선 전화기들은 충분한 컴퓨팅 기능들을 포함한다.
전형적으로, 휴대용 컴퓨팅 장치들은 배터리로 전력을 제공받는다. 결과적으로, 휴대용 장치들을 위한 전자 회로들은 종종 엄격한 에너지 요구들을 충족하도록 요구된다. 칩 상에 존재하는 트랜지스터들의 개수는 계속해서 증가하는 반면에 이러한 트랜지스터들의 임계 전압들은 계속해서 감소하고 있기 때문에, 트랜지스터들을 통한 누설(leakage) 에너지는 크게 중요해지고 있다.
현재의 마이크로프로세서들은 일반적으로 많은 트랜지스터들을 포함하는 조밀한(dense) 캐시 메모리들을 포함한다. 누설 에너지는 0. 13 마이크론 공정을 사용하여 제조되는 반도체 장치에 대하여 액티브 동작 모드에서 65 nm 부분에 의해 소비되는 레벨 1(L1) 캐시 에너지의 30 퍼센트와 레벨 2(L2) 캐시 에너지의 80 퍼센트를 차지한다고 추정되고 있다.
프로세싱 주파수들 및 동적 랜덤 액세스 메모리(DRAM) 액세스 시간들 사이의 갭(gap)은 계속해서 넓어지고 있기 때문에, 반도체 장치 제조자들은 성능 요구들을 충족시키기 위해 더욱더 온-다이(on-die) 정적 랜덤 액세스 메모리(SRAM)를 사용하고 있다. 그 결과, 많은 칩들에서, SRAM 어레이들은 다이 영역의 60 퍼센트 만큼 을 차지할 수 있다. 대부분의 SRAM 회로 엘리먼트들은 임의의 주어진 시점에서 유휴(idle) 상태이기 때문에, SRAM 어레이들은 전류 누설의 주요한 소스들이다.
프로세서가 (SRAM 상태가 웨이크업(wakeup)을 통해 리스토어(restore)되는) 휴면(sleep) 모드 또는 (SRAM 컨텐츠가 무효화되는) 중지 모드와 같은 특별한 전력-절약 모드에 있을 때, 메모리 어드레싱가능한 유니트를 따라 워드라인 로직에 파워 서플라이를 게이팅(gate)하는 방안이 제안되고 있다. 이러한 모드들은 전형적으로 소프트웨어에 의해 제어되고 장치에 복잡성 및 오버헤드를 부가한다.
그에 따라, 메모리 장치들의 전류 누설을 줄이기 위한 향상된 전력 제어 메커니즘을 제공하는 것이 바람직할 것이다.
특정한 실시예에서, 메모리의 전력 소모를 줄이는 방법은 메모리 장치로 액세스하기 위한 요청을 수신하는 단계를 포함한다. 메모리 장치는 디코더, 복수의 워드라인 드라이버들 및 복수의 워드라인들을 포함하며, 각각의 워드라인은 복수의 워드라인 드라이버들 중 하나의 워드라인 드라이버와 연관된다. 상기 요청과 관련된 어드레스를 결정하기 위해, 상기 요청은 디코더에서 디코딩된다. 복수의 워드라인 드라이버들 중 하나의 워드라인 드라이버는, 복수의 워드라인들 중 다른 워드라인들에는 전력을 인가함이 없이, 메모리 장치의 어드레스로 액세스하기 위해 선택적으로 전력을 제공받는다. 워드라인 드라이버는 상기 요청과 관련있는 어드레스와 연관된 특정한 워드라인과 관련된다.
특정한 실시예에서, 워드라인 드라이버로 선택적으로 전력을 인가하는 동작은 파워 서플라이로 상기 워드라인 드라이버를 연결시키기 위해 특정한 워드라인의 헤드(head) 스위치 및 풋(foot) 스위치 중 적어도 하나를 선택적으로 인에이블(enable)시키는 과정을 포함한다. 헤드 스위치는 p-채널 트랜지스터를 포함할 수 있으며, 풋 스위치는 n-채널 트랜지스터를 포함할 수 있다. 다른 특정한 실시예에서, 상기 방법은 메모리 장치의 복수의 워드라인 드라이버들 각각에 대하여 전력을 셧오프(shut off)하는 과정을 포함한다. 또다른 실시예에서, 워드라인 드라이버는 복수의 워드라인 드라이버들과 관련된 확산(diffusion) 커패시턴스를 사용하여 로컬 커패시턴스를 충전하기 위해 워드라인 드라이버의 인버터의 p-채널 트랜지스터를 선택적으로 인에이블시킴으로써 선택적으로 전력을 인가받는다. 또다른 실시예에서, 워드라인 드라이버는 서플라이 커패시턴스 및 로컬 버추얼 그라운드(virtual ground)로부터 각각 헤드 스위치 및 풋 스위치를 충전함으로써 선택적으로 전력을 인가받는다. 하나의 특정한 예시적인 실시예에서, 메모리 장치는 정적 랜덤 액세스 메모리(SRAM)이다. 또다른 특정한 실시예에서, 메모리 장치는 레벨 1 또는 레벨 2 캐시 메모리와 같은 캐시 메모리이다.
또다른 특정한 실시예에서, 메모리, 복수의 워드라인 드라이버들 및 디코더를 포함하는 전자 장치가 제시된다. 메모리는 복수의 워드라인들을 포함한다. 복수의 워드라인 드라이버들은 메모리에 연결되며, 각각의 워드라인 드라이버는 메모리의 복수의 워드라인들 중 하나의 워드라인과 관련된다. 디폴트(default) 상태 동안 복수의 워드라인 드라이버들 각각에 대한 전력은 오프(off)되며 워드라인 액세스 주기 동안 선택적으로 전력을 인가받는다. 디코더는 복수의 워드라인 드라이버들과 연결되며, 메모리 액세스 요청을 수신하고 상기 메모리 액세스 요청과 관련된 어드레스를 결정하기 위해 상기 메모리 액세스 요청을 디코딩한다. 디코더는 상기 요청에 응답하여, 복수의 워드라인 드라이버들의 다른 워드라인 드라이버들이 아닌, 선택된 워드라인 드라이버로 전력을 인가하도록 적응된다.
특정한 실시예에서, 전자 장치는 상기 메모리 액세스 요청과 관련된 어드레스의 결정에 응답하여 선택적으로 선택된 워드라인 드라이버를 인에이블시키기 위한 전력 관리자를 포함한다. 다른 실시예에서, 메모리는 복수의 메모리 뱅크들을 포함하며, 복수의 메모리 뱅크들 각각은 한 쌍의 서브-뱅크들을 포함하고, 한 쌍의 서브-뱅크들은 프리-디코드(pre-decode) 데이터를 공유한다. 또다른 실시예에서, 각각의 워드라인 드라이버는 높은 전압 임계치(VT) 트랜지스터를 포함한다.
또다른 특정한 실시예에서, 프로세서의 전력 소모를 줄이기 위한 프로세서 판독가능한 명령들을 포함하는 프로세서 판독가능 매체가 제공된다. 프로세서 판독가능한 명령들은 메모리의 선택된 워드라인에 대응하는 메모리 어드레스를 결정하기 위해 메모리 액세스 요청을 디코딩하기 위한 명령들 및 상기 메모리 어드레스의 결정에 응답하여 다른 워드라인들에 전력을 인가하지 않고, 상기 선택된 워드라인과 관련된 워드라인 드라이버로 선택적으로 전력을 인가하기 위한 명령들을 포함한다.
또다른 특정한 실시예에서, 메모리 장치는 복수의 워드라인들을 포함하는 저장 수단, 상기 복수의 워드라인들 중 선택된 워드라인에 대응하는 메모리 어드레스를 결정하기 위해 어드레스 입력을 디코딩하기 위한 수단 및 상기 메모리 어드레스의 결정에 응답하여 상기 복수의 워드라인들 중 다른 워드라인들이 아니라 상기 복수의 워드라인들 중 상기 선택된 워드라인으로 전력을 인가하기 위한 수단을 포함한다. 또다른 특정한 실시예에서, 메모리 장치는 상기 디코딩하기 위한 수단을 파워 서플라이 단자로 선택적으로 연결하기 위한 스위칭 수단을 포함한다.
특정한 일 실시예에서, 휴대용 장치는 디스플레이 제어기, 사용자 입력들을 수신하기 위한 입력 인터페이스, 디지털 신호들을 수신하기 위한 트랜시버 및 디지털 신호 프로세서를 포함한다. 디지털 신호 프로세서는 디스플레이 제어기, 입력 인터페이스 및 트랜시버와 연결된다. 디지털 신호 프로세서는 복수의 워드라인들을 포함하는 랜덤 액세스 메모리 및 메모리 액세스 요청과 관련된 워드라인을 결정하기 위해 상기 메모리 액세스 요청을 디코딩하기 위한 디코더를 포함한다. 디지털 신호 프로세서는 상기 복수의 워드라인들 중 다른 워드라인들에 전력을 인가하지 않고, 상기 워드라인에 선택적으로 전력을 인가하기 위한 전력 관리자를 포함한다.
특정한 예시적인 실시예의 하나의 특정한 장점은 헤드 스위치 및 풋 스위치를 도입하여 액티브 및 넌-액티브 동작 모드들 모두 동안에 기존의 워드라인 드라이버에 비해 약 20x만큼 워드라인 드라이버를 통한 누설 전류를 줄일 수 있다는 것이다.
다른 특정한 장점은 메모리에 의한 전체 전력 소모가 성능 오버헤드를 증가시키지 않고 감소된다는 것이다. 전력 소모에서의 이러한 감소는 전력이 다른 프로세서들에서의 사용을 위해 보존되고 그리고/또는 배터리와 같은 전력 소스의 동작 수명을 연장시킨다는 점에서 추가적인 장점을 제공한다.
또다른 양상에서, 예시적인 실시예의 특정한 장점은 워드라인 드라이버 p-채널 트랜지스터들의 확산 커패시턴스가 워드라인 커패시턴스보다 크기 때문에, 트랜지스터를 통한 로컬 커패시턴스가 충전 공유를 통해 분산되도록 허용한다는 점이다. 이것은 워드라인 지연에서 헤드 스위치의 효과를 줄여주어, 더 작은 헤드/풀 스위치들의 사용을 가능하게 한다.
본 발명의 다른 양상들, 장점들 및 특징들은 다음의 도면의 간단한 설명, 실시예 및 청구의 범위와 같은 섹션들을 포함하는 전체 명세서의 기재로부터 명백할 것이다.
도 1은 메모리의 다른 워드라인들이 아닌 하나의 워드라인으로 선택적으로 전력을 인가하기 위한 전력 관리자를 포함하는 구조의 특정한 실시예를 나타내는 블록 다이어그램이다.
도 2는 도 1의 전력 관리자와 같은 전력 관리자에 응답하는 헤드 스위치 및 풋 스위치를 포함하는 게이트-레벨 워드라인 로직의 특정한 실시예를 나타내는 논리 다이어그램이다.
도 3은 도 2의 논리 다이어그램의 일부를 확대한 도면이다.
도 4는 개별적인 워드라인들로 선택적으로 전력을 인가함으로써 누설 전류 소비를 줄이는 방법의 특정한 실시예를 나타내는 플로우 다이어그램이다.
도 5는 도 1-4의 감소된 전력 소비 시스템 및 방법이 사용될 수 있는 메모리 를 통합하는 휴대용 통신 장치의 일반적인 다이어그램이다.
도 6은 도 1-4의 감소된 전력 소비 시스템 및 방법이 사용될 수 있는 프로세서 및 메모리를 통합하는 예시적인 셀룰러 전화기의 일반적인 다이어그램이다.
도 7은 도 1-4의 감소된 전력 소비 시스템 및 방법이 사용될 수 있는 프로세서 및 메모리를 통합하는 예시적인 무선 인터넷 프로토콜 전화기의 일반적인 다이어그램이다.
도 8은 도 1-4의 감소된 전력 소비 시스템 및 방법이 사용될 수 있는 프로세서 및 메모리를 통합하는 예시적인 휴대용 디지털 어시스턴트의 일반적인 다이어그램이다.
도 9는 도 1-4의 감소된 전력 소비 시스템 및 방법이 사용될 수 있는 프로세서 및 메모리를 통합하는 예시적인 오디오 화일 플레이어의 일반적인 다이어그램이다.
도 1은 캐시 메모리와 같은 메모리의 다른 워드라인들이 아닌 하나의 워드라인으로 선택적으로 전력을 인가하기 위한 전력 관리자를 포함하는 구조(100)의 특정한 실시예를 나타내는 블록 다이어그램이다. 상기 구조(100)는 전력 관리자(102), 캐시 메모리 어레이(104), 디코더(106) 및 워드라인 드라이버들(108 및 110)을 포함한다. 캐시 메모리 어레이(104)는 두 개의 메모리 뱅크들(112 및 114)로 나누어진다. 각각의 뱅크(112 및 114)는 각각 복수의 워드라인들(116 및 118)을 포함한다. 각각의 뱅크(112 및 114)는 또한 각각 복수의 비트 라인들(120 및 122)을 포함한다. 상기 구조(100)는 또한 멀티플렉서들(124 및 126), 센스 증폭기들(128 및 130), 비교기들(132), 멀티플렉서(MUX) 드라이버들(134), 출력 드라이버(136) 및 출력 드라이버들(138 및 140)을 포함한다.
전력 관리자(102)는 워드라인 드라이버들(108 및 110)에 대한 전력의 게이팅(gating)을 선택적으로 인에이블 및 디스에이블(disable)시키기 위한 로직을 포함한다. 디코더(106)는 입력 및 복수의 워드라인 출력들을 포함한다. 각각의 워드라인 드라이버(108 및 110)는 전력 관리자(102)와 연결된 입력, 디코더(106)의 복수의 워드라인 출력들 중 하나와 연결된 입력 및 뱅크들(112 및 114) 중 하나의 워드라인과 연결된 출력을 포함한다. 각각의 워드라인 드라이버(108 및 110)는 또한 클록 신호를 수신하기 위한 (도 2에 도시된) 클록 입력을 포함한다. 워드라인 드라이버들(108 및 110)은 디코더(106)에 포함될 수 있다는 것을 이해하도록 한다.
멀티플렉서들(124 및 126)은 각각 비트 라인들(120 및 122)로 연결된 입력들을 포함한다. 멀티플렉서들(124 및 126)은 또한 출력들을 포함한다. 센스 증폭기들(128 및 130)은 멀티플렉서들(124 및 126)의 출력들로 연결된다. 비교기 회로(132)는 센스 증폭기(128)의 출력과 연결된 입력을 포함하며 복수의 출력들을 포함한다. 비교기 회로(132)는 복수의 비교기들을 포함할 수 있다. 멀티플렉서(MUX) 드라이버(134)는 비교기 회로(132)의 복수의 출력들 중 적어도 하나와 연결된 입력들을 포함하며 복수의 출력들을 포함한다. 출력 드라이버(136)는 비교기 회로(132)의 복수의 출력들 중 적어도 하나와 연결된 입력을 포함하며, 출력을 포함한다. 출력 드라이버(138)는 MUX 드라이버(134)의 복수의 출력들과 연결된 복수 의 입력들, 센스 증폭기들(130) 중 하나의 출력과 연결된 입력 및 복수의 출력들을 포함한다. 출력 드라이버(140)는 출력 드라이버(138)의 복수의 출력들과 연결된 복수의 입력들, 센스 증폭기들(130) 중 하나의 출력과 연결된 입력 및 복수의 출력들을 포함한다.
동작에서, 디코더(106)는 메모리 기록 또는 판독 연산을 위한 메모리 어드레스 입력과 같은 메모리 액세스 요청을 수신한다. 디코더(106)는 메모리 어드레스 입력에 대응하는 메모리(104)의 메모리 어드레스를 결정하기 위해 메모리 액세스 요청을 디코딩한다. 매칭 어드레스가 발견되면, 디코더(106)는 메모리 어드레스에 대응하는 워드라인(108 또는 110)을 어서트(assert)시킨다. 전력 관리자(102)는, 디코더 출력에 응답하여, 메모리 어드레스에 기반하여 선택된 워드라인으로 선택적으로 전력을 인에이블시킨다.
예를 들어, 메모리 뱅크(114)의 워드라인(142)이 어서트되면, 전력 관리자(102)는 워드라인(142)과 관련된 특정한 워드라인 드라이브(144)에 선택적으로 전력을 인에이블시킨다. 워드라인(142)의 데이터 비트들은 멀티플렉서들(126)로부터 수신된다. 멀티플렉서들(126)은 출력들을 생성하며, 상기 출력들은 센스 증폭기들(130)에 의해 수신된다. 센스 증폭기들의 출력들은 워드라인(142)에 의해 제공되는 데이터와 관련된 출력 신호를 생성하기 위해 관련된 출력 드라이버들(138 및 140)로 제공된다.
임의의 주어진 클록 사이클에서 워드라인들(116 및 118)의 세트의 오직 하나의 워드라인만이 액티브하기 때문에, 액세스될 워드라인(142)과 관련된 특정한 워 드라인 드라이버(144)에 대한 전력 인가를 제외하고, 워드라인 드라이버들(108 및 110)에 대한 전력 인가는 턴오프된다. 이러한 전력 관리 기능은, 특별한 전력 절약 프로세서 모드들로 진입하지 않고, 하드웨어 레벨에서 정규적인 동작 동안 수행될 수 있다.
도 1은 예시적인 목적으로 제공되며 한정하도록 의도되지 않는다는 것을 이해하도록 한다. 또한, 상기 메모리 구조는 캐시 아키텍처로 표시되지만, 본 발명의 실시예들은 정적 랜덤 액세스 메모리(SRAM), 동적 RAM 등을 포함하는 다른 메모리 구조들에 적용된다. 추가적으로, 워드라인 드라이버들(108 및 110)의 세트가 단일 메모리 뱅크에 연결된 개별적인 블록들로 도시되어 있더라도, 워드라인 드라이버들(108 및 110)의 각각의 워드라인 드라이버는 한 쌍의 메모리 뱅크들로 연결될 수 있으며, 전력 관리자(102)는 임의의 주어진 시점에서 메모리 뱅크들 중 하나의 뱅크의 하나의 워드라인으로 전력을 인가하기 위해 선택된 개별적인 워드라인 드라이버를 선택적으로 인에이블시키도록 적응될 수 있다.
도 2는 도 1의 전력 관리자(102)와 같은 전력 관리자에 응답하는 헤드 스위치(202) 및 풋 스위치(204)를 포함하는 게이트-레벨 워드라인 로직(200)의 특정한 실시예를 나타내는 논리 다이어그램이다. 추가적으로, 워드라인 로직(200)은 워드라인 드라이버 블록(144), AND 로직 게이트들(206 및 208) 및 커패시터들(210 및 212)을 포함한다. AND 로직 게이트(206)는 클록 입력(214), 좌측 라인 인에이블 입력(216) 및 출력(218)을 포함한다. AND 로직 게이트(208)는 클록 입력(214), 우측 라인 인에이블 입력(220) 및 출력(222)을 포함한다. 워드라인 드라이버 블 록(144)은 AND 로직 게이트(206)의 출력(218)과 연결된 좌측 워드라인 입력(246), AND 로직 게이트(208)의 출력(222)과 연결된 우측 워드라인 입력(249) 및 프리-디코드 데이터를 수신하기 위해 디코더와 연결된 한 쌍의 입력들(228)을 포함한다.
워드라인 드라이버 블록(144)은 AND 로직 게이트(230), NAND 로직 게이트들(232 및 234) 및 인버터들(236 및 238)을 포함한다. AND 로직 게이트(230)는 한 쌍의 입력들(228)과 연결된 한 쌍의 입력들(240) 및 출력(242)을 포함한다. NAND 로직 게이트(232)는 노드(246)를 통해 AND 로직 게이트(206)의 출력(218)과 연결된 입력(244), AND 로직 게이트(230)의 출력(242)과 연결된 입력(247), 전력 입력(248) 및 출력(250)을 포함한다. NAND 로직 게이트(234)는 AND 로직 게이트(230)의 출력(242)과 연결된 입력(252), 노드(249)를 통해 AND 로직 게이트(208)의 출력(222)과 연결된 입력(254), 전력 입력(250) 및 출력(258)을 포함한다. 인버터(236)는 NAND 로직 게이트(232)의 출력(250)과 연결된 입력(260), 전력 입력(262) 및 좌측 메모리 뱅크의 워드라인에 연결된 출력(264)을 포함한다. 인버터(238)는 NAND 로직 게이트(234)의 출력(258)과 연결된 입력(266), 전력 입력(268) 및 우측 메모리 뱅크의 워드라인에 연결된 출력(270)을 포함한다. 용어들 "좌측" 및 "우측"은 예시적인 목적으로 사용된 것이며 워드라인 드라이버 블록은 임의의 워드라인으로 액세스하도록 적응될 수 있다는 것을 이해하도록 한다.
헤드 스위치(202)는 p-채널 트랜지스터(272) 및 p-채널 트랜지스터(274)를 포함한다. p-채널 트랜지스터들(272 및 274)은 높은 전압 임계치(VT) 트랜지스터들일 수 있다. p-채널 트랜지스터(272)는 서플라이 전압 단자(Vdd)와 연결된 제 1 단자(275), 제어 단자(276) 및 버추얼 서플라이 노드(278)를 통해 인버터(236)의 전력 입력(262)과 연결된 제 2 단자(277)를 포함한다. p-채널 트랜지스터(274)는 서플라이 전압 단자(Vdd)와 연결된 제 1 단자(279), 제어 단자(280) 및 버추얼 서플라이 노드(282)를 통해 인버터(238)의 전력 입력(268)과 연결된 제 2 단자(281)를 포함한다. 풋 스위치(204)는 n-채널 트랜지스터(284) 및 n-채널 트랜지스터(286)를 포함한다. n-채널 트랜지스터들(284 및 286)은 높은 전압 임계치(VT) 트랜지스터들일 수 있다. n-채널 트랜지스터(284)는 버추얼 그라운드 노드(288)를 통해 NAND 로직 게이트(232)의 전력 입력(248)에 연결된 제 1 단자(287), 좌측 라인 인에이블 입력(216)에 연결된 제어 단자(289) 및 서플라이 전압 단자(Vss)에 연결된 제 2 단자(290)를 포함한다. n-채널 트랜지스터(286)는 버추얼 그라운드 노드(293)를 통해 NAND 로직 게이트(234)의 전력 입력(250)에 연결된 제 1 단자(292), 우측 라인 인에이블 입력(220)에 연결된 제어 단자(294) 및 서플라이 전압 단자(Vss)에 연결된 제 2 단자(295)를 포함한다. 커패시터(210)는 파워 서플라이 전압 단자(Vss)와 연결된 제 1 단자(296) 및 p-채널 트랜지스터(274)의 제 2 단자(281)에 연결된 제 2 단자(297)를 포함한다. 커패시터(212)는 서플라이 전압 단자(Vss)와 연결된 제 1 단자(298) 및 인버터(238)의 출력(270)과 연결된 제 2 단자(299)를 포함한다.
동작 동안, (도 1의 전력 관리자(102)와 같은) 전력 관리자는 좌측 라인 인에이블 입력(216)을 통한 좌측 라인 인에이블 신호 또는 우측 라인 인에이블 입력(218)을 통한 우측 라인 인에이블 신호와 같은 라인 인에이블 신호를 제공한다. 예를 들어, 라인 인에이블 신호가 좌측 라인 인에이블 신호라면, n-채널 트랜지스터(284)는 제어 단자(289)를 통해 좌측 라인 인에이블 입력(216)으로부터 좌측 라인 인에이블 신호를 수신하며, 상기 좌측 라인 인에이블 신호는 NAND 로직 게이트(232)에 전력을 인가하도록 전류를 얻기 위해 n-채널 트랜지스터(284)를 활성화시킨다. 좌측 라인 인에이블 신호(216)의 역수(inverse)는 p-채널 트랜지스터(272)의 제어 단자(276)로 제공되며, 그리하여 전류 플로우를 트랜지스터(272)를 통해 인버터(236)로 인에이블시킨다. AND 로직 게이트(206)는 좌측 라인 인에이블 입력(216) 및 클록 입력(214) 각각으로부터의 좌측 라인 인에이블 신호 및 클록 신호를 통해 논리 AND 연산을 수행한다. 프리코드 데이터는 입력들(228)을 통해 AND 로직 게이트(230)로 제공된다. 프리코드 데이터 및 좌측 라인 인에이블 신호는 인버터(236)를 통해 좌측 워드라인으로 전력을 인가하기 위해 NAND 로직 게이트(232)로 제공된다.
일반적으로, p-채널 트랜지스터(274)가 인에이블될 때 전력 입력(268)을 통해 인버터(238)에 대한 입력 서플라이 전압을 안정화시키기 위해, 커패시터(210)와 같은 커패시터들은 p-채널 트랜지스터(274)의 제 2 단자(281)로 연결될 수 있다. 유사하게, p-채널 트랜지스터(272)가 인에이블될 때 전력 입력(262)을 통해 인버터(236)에 대한 입력 서플라이 전압을 안정화시키기 위해, 커패시터(미도시)는 p-채널 트랜지스터(272)의 제 2 단자(277)로 추가될 수 있다. 추가적으로, 커패시터(212)와 같은 커패시터는 메모리의 워드라인으로 전력을 인가하도록 출력 전압을 안정화시키기 위해 인버터(238)의 출력(270)(또는 인버터(236)의 출력(264))으로 제공될 수 있다.
일반적으로, 메모리 뱅크의 각각의 워드라인은 워드라인 로직(200)을 포함할 수 있다. 메모리 뱅크의 메모리 어레이가 액세스되고 있지 않을 때, 워드라인들 모두에 대한 전력은 턴오프된다. 판독 또는 기록 액세스 연산에서, 메모리 뱅크는 인덱스 비트들을 디코딩함으로써 선택되며, 인덱스 비트들은 액세스 연산과 관련된 요청의 어드레스 비트들의 일부이다. 이러한 메모리 요청에 기반하여, 워드라인들 중 하나가 어서트된다.
헤드 스위치(202) 및 풋 스위치(204)는 전류 누설을 줄이기 위해 높은 전압 임계치 트랜지스터들을 포함한다. 일반적으로, 제어 신호들, 좌측 라인 인에이블(lft_en) 및 우측 라인 인에이블(lrt_en)은 메모리 서브-뱅크 선택을 위해 사용되는 기존의 신호들이다. 뱅크마다 오직 하나의 워드라인이 활성화되기 때문에, 워드라인 드라이버(200)를 구동시키기 위해 Vdd 및 Vss 서플라이 단자들을 통한 액티브 전류의 양은 적다.
추가적으로, 버추얼 그라운드 및 서플라이 노드들은 워드라인과 비교하여 상대적으로 큰 커패시턴스를 가진다. 그 결과, 짧은 워드라인 스위칭 주기 동안 헤드/풋 스위치들(202 및 204)에 의해 요구되는 전하량은 적다. 이것은 각각의 직렬 트랜지스터에 기인한 속도 감쇠를 제한하며, 이는 전하가 로컬 버추얼 그라운드 또는 서플라이 커패시턴스로부터 전달되기 때문이다.
앞선 프로세스들에서의 확산-대-게이트 커패시턴스의 높은 비율로 인하여, 버추얼 서플라이 노드들(Vdd 및 Vss)(헤드 스위치들 및 워드라인 p-채널 트랜지스 터 사이의 노드들)은 모든 워드라인 드라이버 p-채널 트랜지스터들의 확산 커패시턴스이다. 워드라인 드라이버 p-채널 트랜지스터들의 확산 커패시턴스는 다음과 같다:
Clocal = 64ㆍ10ㆍCdiff
Cdiff = 0.8 fF/μm를 대입하면, 로컬 커패시턴스는 대략적으로 512 fF이다. 로컬 커패시턴스는 수학식 1과 관련하여 위에서 설명된, 62 fF의 워드라인 커패시턴스보다 현저히 크다. 워드라인의 스위칭 동안에, 인버터의 p-채널 트랜지스터는 턴온되고, 커패시턴스의 8 대 1 비율은 Clocal에 있는 전하가 전하 공유를 통해 분산되도록 허용한다. 이것은 워드라인 지연의 워드라인 속도에 대한 영향을 감소시켜 작은 헤드 스위치들(202) 및 풋 스위치들(204)을 사용할 수 있도록 하는 장점을 가진다.
워드라인 로직의 마지막 스테이지에서 헤드 스위치(202) 및 풋 스위치(204)에 있는 높은 VT 트랜지스터들을 사용함으로써, 누설 전류는 제한된다. 그 결과, NAND 로직 게이트들(232, 234) 및 인버터들(236, 238)을 포함하는 다른 로직 장치들은 속도 손실을 보상하기 위해 낮은 VT 트랜지스터들을 사용할 수 있다. 시뮬레이션들은 전형적인 65 nm 공정을 통해 도 2의 워드라인 로직이 상당한 추가적인 게이트 지연들을 발생시키지 않고 구현될 수 있다는 것을 보여주고 있다. 그러나, 헤드 스위치(202) 및 풋 스위치(204)의 높은 VT 트랜지스터들은 기존의 워드라인 드라이버 회로들의 누설 전류와 비교할 때 실질적으로 약 20x만큼 누설 전류를 줄이게 된다.
도 3은 도 2의 논리 다이어그램의 일부분(300)를 확대한 도면이다. 상기 일부분(300)은 p-채널 트랜지스터(274), 인버터(238) 및 NAND 로직 게이트(234)를 포함한다. p-채널 트랜지스터(274)는 파워 서플라이 전압 단자(Vdd)와 연결된 제 1 단자(279), 우측 워드라인 인에이블 신호를 수신하기 위한 제어 단자(280) 및 제 2 단자(281)를 가진다. 인버터(238)는 낮은 VT 트랜지스터(302) 및 낮은 VT 트랜지스터(304)를 포함한다. 낮은 VT 트랜지스터(302)는 높은 VT 트랜지스터(274)의 제 2 단자(281)와 연결된 제 1 단자(306), 제어 단자(308) 및 제 2 단자(310)를 포함한다. NAND 로직 게이트(234)는 제 1 입력(244), 제 2 입력(247) 및 트랜지스터(302)의 제어 단자(308)에 연결된 출력(258)을 포함한다. 낮은 VT 트랜지스터(304)는 낮은 VT 트랜지스터(302)의 제 2 단자(310)에 연결된 제 1 단자(312), NAND 로직 게이트(234)의 출력(258)과 연결된 제어 단자(314) 및 서플라이 전압 단자(Vss)와 연결된 제 2 단자(316)를 포함한다.
동작에서, 전류는 일반적으로 화살표(318)에 의해 표시되는 바와 같이 낮은 VT 트랜지스터들을 통해 누설된다. 그러나, 전력이 턴오프되면 p-채널 트래지스터(274)는 전류 플로우를 중단시킨다. 예를 들어, 전력 관리자는 트랜지스터(274)를 통한 워드라인 드라이버에 대한 전력을 턴오프시키기 때문에, 인액티브(inactive) 트랜지스터들을 통한 전류 누설을 줄임으로써 전체 전력 소모가 줄어들게 된다.
일반적으로, 워드라인 드라이버들(108 또는 110)의 세트의 특정한 워드라인 드라이버가 전력을 수신하고 있을 때마다, 상기 드라이버 내에 있는 트랜지스터들의 낮은 전압 임계치로 인하여 전류가 워드라인 드라이버를 통해 누설될 수 있다. 전압 임계치라는 용어는 트랜지스터가 인액티브 상태에서 액티브 상태로 변화하는 임계 턴-온 전압 레벨을 지칭한다. 특히, 트랜지스터를 통한 전류 플로우는 (나노암페어로 측정되는) 무활동(quiescent) 전류 레벨에서, 훨씬 높은 전류 레벨들에서 전도될 수 있는, 액티브 전류 레벨로 증가한다. 그에 따라, 단순화된 서브-임계치 전류 방정식은 다음과 같이 표현될 수 있다:
Figure 112008055960883-pct00001
여기서, 변수 Ids0는 전압 임계치에서의 누설 전류를 나타내며, 다음과 같이 표현된다:
Figure 112008055960883-pct00002
여기서, μ는 유효 캐리어 이동도(mobility)이고, W/I는 장치 폭 대 길이 비율이고, φ는 프로세스 종속 상수이고, Vt=kT/q는 (절대온도(Kelvin) 300°에서 대략 26 mV인) 열전압이다.
일반적으로, 헤드 스위치(202) 및 풋 스위치(204)는 높은 전압 임계치(VT) 트랜지스터들을 사용할 수 있다. 높은 VT 트랜지스터는 높은 게이트 임계치를 가지는 장치를 지칭하며, 그 결과 상기 트랜지스터는 높은 임피던스를 전압 서플라이로 제공한다. 트랜지스터들에서, 누설 전류는 임계 전압(Vt)의 감소에 따라 지수적으로 증가한다. 추가적으로, 누설 전류는 트랜지스터 폭(W) 및 채널 길이(L)의 역수에 따라 선형적으로 스케일링된다. 워드라인이 액세스되는 짧은 시간 주기 동안 개별적인 워드라인들로 선택적으로 전력을 인가함으로써, 누설 전류는 상당하게 감소된다.
예를 들어, 메모리의 특정한 실시예는 단일 포트 32 킬로바이트(KB) 정적 랜덤 액세스 메모리(SRAM)일 수 있다. SRAM은 16개의 뱅크들로 나누어질 수 있으며, 각각의 뱅크는 도 3에 도시된 바와 같은 워드라인 로직을 사용하는 두 개의 서브-뱅크들로 나누어질 수 있다. 워드라인 로직(200)은 프리-디코드 데이터를 공유하며, 마지막 스테이지에서 기존의 로직과는 상이하다. SRAM에 있는 하나의 n-채널 트랜지스터의 게이트 커패시턴스(Cnfet)가 주어지면, 메모리의 각각의 셀에 대한 액세스 장치들은 Cnfet*2의 용량성(capacitive) 로드를 워드라인에 부가한다는 것을 이해해야 할 것이다. 셀당 전선(wire) 커패시턴스는 90 nm보다 작게 설계된 와이드 6T SRAM 셀들에 대한 추정에 기반하여 대략적으로 하나의 트랜지스터 커패시턴스와 동일하며, 셀의 양상 비율은 더 짧은 측인 비트-라인 방향으로 2에 가깝다. 그에 따라, 각각의 셀은 워드라인에 전체 3Cnfet의 커패시턴스를 제공한다.
일반적으로, 워드라인 로직은 논리적 노력(logical effort) 이론을 이용하여 지연들을 줄이도록 크기가 결정될 수 있으며, 상기 논리적 노력 이론은 임의의 주어진 경로의 감소된 지연에 대하여, 각각의 스테이지가 4의 스테이지 노력(effort)을 확인하도록 장치들의 크기가 결정되어야 한다고 제안하고 있다. 2n개의 워드라인들과 2m개의 비트-라인들을 가지는 메모리 블록에 대하여, 인버터(236)와 같은, 워드라인 로직 상의 최종 인버터는 다음과 같은 입력 커패시턴스를 가져야 한다:
워드라인 입력 캡(wordline input cap) = 2mㆍ(3ㆍCnfet)/4
n=6이고 m=7인 일 실시예에서, 각각의 SRAM 서브-뱅크는 대략 1KB이고, 워드라인 입력 커패시턴스는 대략 62 fF이다. 이러한 구현을 위해, 워드라인 인버터 전체 폭은, 수학식 4를 이용하여, 96 Cnfet가 되도록 계산될 수 있다. 패스게이트(passgate)는 향상된 판독 안정도를 위한 긴 채널과 함께 감소된 크기를 가지며, Cnfet는 대략 0.15 펨토-패럿(fF)이다. 실제적으로 워드라인을 구동시키는 인버터(예를 들어, 좌측 워드라인을 위한 인버터(236))의 입력 커패시턴스는 96ㆍ0.15 fF
Figure 112008055960883-pct00003
0.15 fF이다. 65 nm 기술들에서 게이트 커패시턴스는 대략적으로 1 fF/μm이며, 워드라인 로직(200)의 전체 크기는 대략 15μm일 수 있다. 홀(hole)들은 대략적으로 전자들에 비해 절반 정도의 이동성을 가진다고 가정하고 동일한 상승 시간(rise time) 및 하강 시간(fall time)이 바람직하다고 가정하여, 헤드 스위치는 10μm의 폭 및 도 3의 p-채널 트랜지스터(304)와 같이 대략 5μm의 폭을 가지는 p-채널 트랜지스터를 사용하여 설계될 수 있다.
낮은, 보통의 그리고 높은 전압 임계치 트랜지스터들을 가지는 전형적인 장치를 사용하여, p-채널 트랜지스터에 대한 게이트 폭의 μm당 누설은 L nA/μm로서 표시될 수 있으며, 여기서 L의 값은 공정 기술 및 공정, 전압 및 온도 포인트들에 따라 좌우된다. 6-T 트랜지스터 셀은 셀 내의 장치들이 주어진 공정 기술에 대한 최소 폭 장치들이 되도록 설계될 수 있다. 상기 장치들은 더 긴 채널 길이와 더 높은 임계치가 이식되도록 할 수 있으며, 이는 누설이 매우 적어지도록 한다. 상기 누설은 L pA/per cell로 표시될 수 있다. 2KB 뱅크에 대하여, 모든 워드라인 드라이버들 및 어레이 셀들의 전체 누설 전류는 다음과 같을 것이다:
IwI _ leak = 10μㆍ226ㆍL(nA) = 1. 28ㆍL(μA)
ISRAM _leak = 2ㆍ26ㆍ27ㆍLs = 0.016384ㆍLs(μA)
일반적으로, 상이한 값들의 L에 대한 워드라인 드라이버 누설은 표 1에서 제공된다.
Figure 112008055960883-pct00004
표 2는 상이한 값들의 L에 대한 SRAM 어레이 누설의 일례를 나타낸다.
Figure 112008055960883-pct00005
표 1 및 2는 어레이에 대한 워드라인 드라이버의 누설 전류를 나타내며, L 및 Ls의 값들은 전력, 전압 및 온도의 세가지 동작 포인트들에 대응한다. 누설 전력은, 65 nm 공정들에 대하여 공통적인, 1. 2V 파워 서플라이를 가정하여 계산된다. 각각의 경우에, 워드라인 로직 누설 전류는 메모리 어레이에 있는 모든 6-T 셀들로부터의 누설 전류보다 크다.
위의 수학식 2에서 보여지는 바와 같이, 높은 VT 트랜지스터들은 지수적으로 누설을 줄이기 때문에, 이러한 감소가 설명될 수 있다. 누설 전류는 헤드 스위치(202)의 폭에 의해 제한된다. 또한, 스택(stacked) 트랜지스터들의 존재는 또한 누설을 감소시킨다.
일반적으로, 최종 인버터로부터 절약된 누설 전력은, 오직 48μm인, 헤드 스위치의 전체 폭을 계산함으로써 결정될 수 있다. 높은 VT 트랜지스터의 누설이 보통의 VT 트랜지스터보다 대략 10x만큼 적다고 가정하면, 트랜지스터 스태킹 효과를 고려하지 않고, 누설 감소량(Ireduce)은 양쪽 설계들 모두에서의 마이크로미터 당 누설 전류 및 최종 드라이버의 유효 폭의 비를 사용함으로써 다음과 같이 계산될 수 있다:
Figure 112008055960883-pct00006
수학식 7에서 누설 전류 비로 10을 대입하고, 유효 폭의 비로
Figure 112008055960883-pct00007
=1280/48=26.7을 대입하면, θ=10ㆍ26.7=267이 된다.
워드라인 로직의 최종 인버터로부터의 누설 전류는 실질적으로 감소될 수 있다. 기존의 워드라인 로직을 가지는 2KB 블록을 통한 시뮬레이션에서, 도 2의 워드라인 로직과 비교되는 바와 같이, 낮은 전력 워드라인 로직은 대략 20x의 누설 전류의 총 감소를 보여준다. 누설 감소의 정확한 양은 높은 VT 트랜지스터의 누설, 메모리 액세스 패턴 및 뱅크 선택 프로세스에 따라 좌우된다. 액티브 모드에서, 가장 열악한 경우의 SRAM 액세스 패턴들에서도, 누설 전력 감소량은 32 KB SRAM에 대하여 헤드 및 풋 스위치들을 부가하여 증가되는 전력 소모보다 많은 양의 전력을 보상한다.
아래의 표 3은 액티브 상태의 하나의 뱅크 헤드/풋 스위치에 기인한 가장 열악한 경우의 액티브 전력의 일례를 나타낸다.
Figure 112008055960883-pct00008
표 3의 값들과 16개의 메모리 뱅크들 중 다른 15개의 인액티브 뱅크들을 통한 표 1로부터의 워드라인 누설에 대한 값을 비교하면, 전력 절약량이 추가적인 장치들에 기인한 액티브 전력의 증가보다 많은 양의 전력을 보상한다는 것을 알 수 있다. 일부분이 액티브하면, 정션(junction) 온도는 증가하고 워드라인 누설은 표 1에 있는 가장 열악한 경우의 누설 614.4μA를 가지게 된다.
도 4는 개별적인 워드라인들로 선택적으로 전력을 인가함으로써 누설 전류 소비를 줄이는 방법의 특정한 실시예를 나타내는 플로우 다이어그램이다. 복수의 메모리 뱅크들의 워드라인들은 오프(off)-상태로 유지된다(블록 400). 메모리 로케이션을 액세스하기 위한 요청이 수신된다(블록 402). 메모리 어드레스를 결정하기 위해 메모리 액세스 요청의 적어도 일부가 디코딩된다(블록 404). 메모리 어드레스를 사용하여 복수의 메모리 뱅크들 중 하나의 메모리 뱅크가 선택된다(블록 406). 메모리 어드레스에 대응하는 워드라인의 선택된 워드라인 드라이버로 전력을 턴온시키고, 선택된 메모리 뱅크의 다른 워드라인 드라이버들로는 전력을 턴온시키지 않는다(블록 408). 워드라인이 액세스된 후에 선택된 워드라인 드라이버의 전력을 턴오프시키고 상기 메모리 뱅크는 선택 해제된다. (블록 410).
도 5는 일반적으로 520으로 지정된 휴대용 통신 장치의 예시적이고, 제한되지 않은 실시예를 나타낸다. 도 5에 도시된 바와 같이, 휴대용 통신 장치는 디지털 신호 프로세서(524)를 포함하는 온-칩(on-chip) 시스템(522)을 포함한다. 도 5는 또한 디지털 신호 프로세서(524)와 연결된 디스플레이 제어기(526) 및 디스플레이(528)를 도시하고 있다. 또한, 입력 장치(530)는 디지털 신호 프로세서(524)와 연결된다. 도시된 바와 같이, 메모리(532) 및 캐시(546)는 디지털 신호 프로세서(524)와 연결된다. 추가적으로, 디지털 신호 프로세서(524)는 캐시(548)를 포함한다. 또한, 코더/디코더(CODEC)(534)는 디지털 신호 프로세서(524)와 연결될 수 있다. 스피커(536) 및 마이크로폰(538)은 CODEC(530)과 연결될 수 있다.
일반적으로, 메모리(532), 캐시(546) 및 캐시(548)는 도 1-3의 워드라인 로직을 포함할 수 있으며 도 4의 전력 절약 방법을 이용할 수 있다. 캐시들(546 및 548)은 레벨 1 캐시, 레벨 2 캐시 등일 수 있다. 특정한 일 실시예에서, 캐시(546)는 레벨 2 캐시이고 캐시(548)는 레벨 1 캐시이다.
도 5는 또한 디지털 신호 프로세서(524) 및 무선 안테나(542)와 연결될 수 있는 무선 제어기(540)를 도시한다. 특정한 일 실시예에서, 파워 서플라이(544)는 온-칩 시스템(502)으로 연결된다. 또한, 특정한 일 실시예에서, 도 5에 도시된 바와 같이, 디스플레이(526), 입력 장치(530), 스피커(536), 마이크로폰(538), 무선 안테나(542) 및 파워 서플라이(544)는 온-칩 시스템(522)의 외부에 위치한다. 그러나, 각각은 온-칩 시스템(522)의 컴포넌트에 연결된다.
특정한 일 실시예에서, 디지털 신호 프로세서(524)는 휴대용 통신 장치(520)의 다양한 컴포넌트들에 의해 요구되는 기능 및 동작들을 수행하기 위해 필요한 프로그램 스레드(thread)들과 관련된 명령들을 처리하기 위해 인터리빙된 멀티스레딩을 이용한다. 예를 들어, 무선 통신 세션이 무선 안테나를 통해 설정되면, 사용자는 마이크로폰(538)으로 대화할 수 있다. 사용자의 음성을 표현하는 전자 신호들은 인코딩되도록 CODEC(534)으로 전송될 수 있다. 디지털 신호 프로세서(524)는 CODEC이 마이크로폰으로부터의 전자 신호들을 인코딩하도록 데이터 프로세싱을 수행할 수 있다. 또한, 무선 안테나(542)를 통해 수신된 인입 신호들은 디코딩되도록 무선 제어기(540)에 의해 CODEC(534)으로 전송되고 스피커(636)로 전송될 수 있다. 디지털 신호 프로세서(524)는 또한 무선 안테나(542)를 통해 수신된 신호를 디코딩할 때 CODEC(534)에 대한 데이터 프로세싱을 수행할 수 있다.
또한, 무선 통신 세션 이전에, 동안에 또는 그 후에 디지털 신호 프로세서(524)는 입력 장치(530)로부터 수신된 입력들을 처리할 수 있다. 예를 들어, 무선 통신 세션 동안, 사용자는 휴대용 통신 장치(520)의 메모리(532) 내에 내장된 웹 브라우저를 통해 인터넷 서핑을 하도록 입력 장치(530)와 디스플레이(528)를 사용하고 있을 수 있다. 디지털 신호 프로세서(524)는 휴대용 통신 장치(520) 및 휴대용 통신 장치(520)의 다양한 컴포넌트들의 동작을 효율적으로 제어하기 위해, 여기에 설명되는 바와 같이, 입력 장치(530), 디스플레이 제어기(526), 디스플레이(528), CODEC(534) 및 무선 제어기(540)에 의해 사용되는 다양한 프로그램 스레드들을 인터리빙할 수 있다. 다양한 프로그램 스레드들과 관련된 많은 명령들은 하나 이상의 클록 사이클들 동안에 동시에 실행된다. 이와 같이, 낭비되는 클록 사이클들에 기인한 전력 및 에너지 소모는 실질적으로 줄어들 수 있다.
DSP(524)는 또한 글로벌 모드 제어 레지스터(560)를 포함한다. 글로벌 모드 제어 레지스터는 인터리빙된 스레드들의 실행 모드를 제어하기 위해 사용될 수 있다. 각각의 스레드에 대한 실행 모드는 대기(wait) 모드, 액티브 모드, 오프 모드, 디버그(debug) 모드 또는 다른 적절한 모드일 수 있다.
도 6을 참조하면, 일반적으로 620으로 지정되는 셀룰러 전화기의 예시적인, 제한되지 않는 실시예가 도시된다. 도시된 바와 같이, 셀룰러 전화기(620)는 함께 연결된 디지털 베이스밴드 프로세서(624) 및 아날로그 베이스밴드 프로세서(626)를 포함하는 온-칩 시스템(622)을 포함한다. 특정한 일 실시예에서, 디지털 베이스밴드 프로세서(624)는 디지털 신호 프로세서이다. 디지털 신호 프로세서는 디지털 신호 프로세서의 스레드들에 대한 실행 모드들을 제어하기 위해 글로벌 모드 제어 레지스터(680)를 포함한다. 도 6에 도시된 바와 같이, 디스플레이 제어기(628) 및 터치스크린 제어기(630)는 디지털 베이스밴드 프로세서(624)로 연결된다. 온-칩 시스템(622)의 외부에 있는 터치스크린 디스플레이(632)는 디스플레이 제어기(628) 및 터치스크린 제어기(630)에 연결된다.
도 6은 또한 예컨대 위상 교번 라인(PAL) 인코더, SECAM(sequential couleur a memoire) 인코더 또는 국가 텔레비전 시스템(들) 위원회(NTSC) 인코더와 같은 비디오 인코더(634)를 도시하며, 비디오 인코더(634)는 디지털 베이스밴드 프로세서(624)와 연결된다. 또한, 비디오 증폭기(636)는 비디오 인코더(634) 및 터치스크린 디스플레이(632)와 연결된다. 또한, 비디오 포드(638)는 비디오 증폭기(636)와 연결된다. 도 6에 도시된 바와 같이, 범용 직렬 버스(USB) 제어기(640)는 디지털 베이스밴드 프로세서(624)와 연결된다. 또한, USB 포트(642)는 USB 제어기(640)와 연결된다. 메모리(644) 및 가입자 식별 모듈(SIM) 카드(646)는 또한 디지털 베이스밴드 프로세서(624)와 연결될 수 있다. 메모리(644)는 도 1-3의 워드라인 로직을 포함하며 도 4의 전력 절약 방법을 이용할 수 있다.
또한, 도 6에 도시된 바와 같이, 디지털 카메라(648)는 디지털 베이스밴드 프로세서(624)로 연결될 수 있다. 예시적인 실시예에서, 디지털 카메라(648)는 CCD(charge-coupled device) 카메라 또는 CMOS(complementary metal-oxide semiconductor) 카메라이다.
도 6에 또한 도시된 바와 같이, 스테레오 오디오 CODEC(650)은 아날로그 베이스밴드 프로세서(626)와 연결될 수 있다. 또한, 오디오 증폭기(652)는 스테레오 오디오 CODEC(650)과 연결될 수 있다. 예시적인 실시예에서, 제 1 스테레오 스피커(654) 및 제 2 스테레오 스피커(656)는 오디오 증폭기(652)와 연결된다. 도 6은 마이크로폰 증폭기(658)를 도시하며, 마이크로폰 증폭기(658)는 또한 스테레오 오디오 CODEC(650)과 연결될 수 있다. 추가적으로, 마이크로폰(660)은 마이크로폰 증폭기(658)와 연결될 수 있다. 특정한 일 실시예에서, 주파수 변조(FM) 라디오 튜너(662)는 스테레오 오디오 CODEC(650)과 연결될 수 있다. 또한, FM 안테나(664)는 FM 라디오 튜너(662)와 연결된다. 추가적으로, 스테레오 헤드폰들(666)은 스테레오 오디오 CODEC(650)과 연결될 수 있다.
도 6은 추가적으로 무선 주파수(RF) 트랜시버(668)를 도시하며, RF 트랜시버(668)는 아날로그 베이스밴드 프로세서(626)와 연결될 수 있다. RF 스위치(670)는 RF 트랜시버(668) 및 RF 안테나(672)와 연결될 수 있다. 도 6에 도시된 바와 같이, 키패드(674)는 아날로그 베이스밴드 프로세서(626)와 연결될 수 있다. 또한, 마이크로폰을 가지는 모노 헤드셋(676)은 아날로그 베이스밴드 프로세서(626)와 연결될 수 있다. 추가적으로, 바이브레이터 장치(678)는 아날로그 베이스밴드 프로세서(626)와 연결될 수 있다. 도 6은 또한 파워 서플라이(680)를 도시하며, 파워 서플라이(680)는 온-칩 시스템(622)과 연결될 수 있다. 특정한 일 실시예에서, 파워 서플라이(680)는 전력을 필요로 하는 셀룰러 전화기(620)의 다양한 컴포넌트들로 전력을 제공하는 직류(DC) 파워 서플라이이다. 추가적으로, 특정한 실시예에서, 파워 서플라이는 재충전가능한 DC 배터리 또는 AC 전력 소스와 연결된 교류(AC) 대 DC 변환기로부터 얻어지는 DC 파워 서플라이이다.
특정한 일 실시예에서, 도 6에 도시된 바와 같이, 터치스크린 디스플레이(632), 비디오 포트(638), USB 포트(642), 카메라(648), 제 1 스테레오 스피커(654), 제 2 스테레오 스피커(656), 마이크로폰, FM 안테나(664), 스테레오 헤드폰들(666), RF 스위치(670), RF 안테나(672), 키패드(674), 모노 헤드셋(676), 바이브레이터(678) 및 파워 서플라이(680)는 온-칩 시스템(622)의 외부에 위치한다. 또한, 특정한 일 실시예에서, 디지털 베이스밴드 프로세서(624)는 셀룰러 전화기(620)와 관련된 하나 이상의 상이한 컴포넌트들과 관련된 다양한 프로그램 스레드들을 처리하기 위해 여기에서 설명되는 인터리빙된 멀티스레딩을 사용할 수 있다.
도 7을 참조하면, 일반적으로 700으로 지정되는 무선 인터넷 프로토콜(IP) 전화기의 예시적인, 제한되지 않는 실시예가 도시된다. 도시된 바와 같이, 무선 IP 전화기(700)는 디지털 신호 프로세서(DSP)(704)를 포함하는 온-칩 시스템(702)을 포함한다. 디지털 신호 프로세서(704)는 자신의 프로그램 스레드들을 제어하기 위해 글로벌 모드 제어 레지스터(760)를 포함한다. 도 7에 도시된 바와 같이, 디스플레이 제어기(706)는 DSP(704)에 연결되고 디스플레이(708)는 디스플레이 제어기(706)에 연결된다. 예시적인 실시예에서, 디스플레이(708)는 액정 디스플레이(LCD)이다. 도 7은 추가적으로 DSP(704)와 연결될 수 있는 키패드(710)를 도시한다.
도 7에 또한 도시된 바와 같이, 플래시 메모리(712)는 DSP(704)에 연결될 수 있다. 동기적 동적 랜덤 액세스 메모리(SDRAM)(714), 정적 랜덤 액세스 메모리(SRAM)(716) 및 전기적으로 삭제가능하고 프로그래밍가능한 판독 전용 메모리(EEPROM)(718) 또한 DSP(704)에 연결될 수 있다. SDRAM(714) 및 SRAM(716)은 도 1-3의 워드라인 로직을 포함하며 도 4의 전력 절약 방법을 이용할 수 있다.
도 7은 또한 DSP(704)와 연결될 수 있는 광 발산 다이오드(LED)(720)를 도시한다. 추가적으로, 특정한 일 실시예에서, 음성 CODEC(722)은 DSP(704)에 연결될 수 있다. 증폭기(724)는 음성 CODEC(722)에 연결될 수 있으며 모노 스피커(726)는 증폭기(724)에 연결될 수 있다. 도 7은 또한 음성 CODEC(722)와 연결될 수 있는 모노 헤드셋(728)을 도시한다. 특정한 일 실시예에서, 모노 헤드셋(728)은 마이크로폰을 포함한다.
도 7은 또한 DSP(704)와 연결될 수 있는 무선 로컬 영역 네트워크(WLAN) 베이스밴드 프로세서(730)를 도시한다. RF 트랜시버(732)는 WLAN 베이스밴드 프로세서(730)와 연결될 수 있으며 RF 안테나(734)는 RF 트랜시버(732)와 연결될 수 있다. 특정한 일 실시예에서, 블루투스 제어기(736)는 또한 DSP(704)에 연결될 수 있으며, 블루투스 안테나(738)는 상기 제어기(736)와 연결될 수 있다. 도 7은 또한 DSP(704)와 연결될 수 있는 USB 포트(740)를 도시한다. 또한, 파워 서플라이(742)는 온-칩 시스템(702)에 연결되며 온-칩 시스템(702)을 통해 무선 IP 전화기(700)의 다양한 컴포넌트들로 전력을 제공한다.
특정한 일 실시예에서, 도 7에 도시된 바와 같이, 디스플레이(708), 키패드(710), LED(720), 모노 스피커(726), 모노 헤드셋(728), RF 안테나(734), 블루투스 안테나(738), USB 포트(740) 및 파워 서플라이(742)는 온-칩 시스템(702)의 외부에 위치한다. 그러나, 이러한 컴포넌트들 각각은 온-칩 시스템의 하나 이상의 컴포넌트들로 연결된다. 또한, 특정한 일 실시예에서, 디지털 신호 프로세서(704)는 IP 전화기(700)와 관련된 둘 이상의 상이한 컴포넌트들과 관련된 실행 링크 스레드들을 포함하는 다양한 프로그램 스레드들을 처리하기 위해, 여기에서 설명되는 바와 같이, 인터리빙된 멀티스레딩을 이용할 수 있다.
도 8은 일반적으로 800으로 지정되는 휴대용 디지털 어시스턴트(PDA)의 예시적인, 제한되지 않는 실시예를 도시한다. 도시된 바와 같이, PDA(800)는 디지털 신호 프로세서(DSP)(804)를 포함하는 온-칩 시스템(802)을 포함한다. 디지털 신호 프로세서(804)는 자신의 프로그램 스레드들을 제어하기 위한 글로벌 모드 제어 레지스터(860)를 포함한다. 도 8에 도시된 바와 같이, 터치스크린 제어기(806) 및 디스플레이 제어기(808)는 DSP(804)에 연결된다. 또한, 터치스크린 디스플레이(810)는 터치스크린 제어기(806) 및 디스플레이 제어기(808)와 연결된다. 도 8은 또한 DSP(804)에 연결될 수 있는 키패드(812)를 도시한다.
도 8에 또한 도시된 바와 같이, 플래시 메모리(814)는 DSP(804)와 연결될 수 있다. 또한, 판독 전용 메모리(ROM)(816), 동적 랜덤 액세스 메모리(DRAM)(819) 및 전기적으로 삭제가능하고 프로그래밍가능한 판독 전용 메모리(EEPROM)(820)는 DSP(804)에 연결될 수 있다. DRAM(819), 플래시 메모리(814) 및 PDA(800)의 다른 메모리는 도 1-3의 워드라인 로직을 포함하며 도 4의 전력 절약 방법을 이용할 수 있다.
도 8은 또한 DSP(804)와 연결될 수 있는 적외선 데이터 관련(IrDA) 포드(822)를 도시한다. 추가적으로, 특정한 일 실시예에서, 디지털 카메라(824)는 DSP(804)와 연결될 수 있다.
도 8에 도시된 바와 같이, 특정한 일 실시예에서, 스테레오 오디오 CODEC(826)은 DSP(804)에 연결될 수 있다. 제 1 스테레오 증폭기(828)는 스테레오 오디오 CODEC(826)에 연결될 수 있으며 제 1 스테레오 스피커(830)는 제 1 스테레오 증폭기(828)에 연결될 수 있다. 추가적으로, 마이크로폰 증폭기(832)는 스테레오 오디오 CODEC(826)에 연결될 수 있으며 마이크로폰(834)은 마이크로폰 증폭기(832)에 연결될 수 있다. 도 8은 또한 스테레오 오디오 CODEC(826)과 연결될 수 있는 제 2 스테레오 증폭기(836)와 제 2 스테레오 증폭기(836)에 연결될 수 있는 제 2 스테레오 스피커(838)를 도시한다. 특정한 일 실시예에서, 스테레오 헤드폰들(840)은 또한 스테레오 오디오 CODEC(826)에 연결될 수 있다.
도 8은 또한 DSP(804)에 연결될 수 있는 802.11 제어기(842)와 802.11 제어기(842)에 연결될 수 있는 802.11 안테나(844)를 도시한다. 또한, 블루투스 제어기(846)는 DSP(804)에 연결될 수 있으며 블루투스 안테나(848)는 블루투스 제어기(846)와 연결될 수 있다. 도 8에 도시된 바와 같이, USB 제어기(850)는 DSP(804)에 연결될 수 있으며 USB 포트(852)는 USB 제어기(850)에 연결될 수 있다. 추가적으로, 예를 들어, 멀티미디어 카드(MMC) 또는 보안 디지털 카드(SD)와 같은 스마트카드(854)는 DSP(804)와 연결될 수 있다. 또한, 도 8에 도시된 바와 같이, 파워 서플라이(856)는 온-칩 시스템(802)에 연결될 수 있으며 온-칩 시스템(802)을 통해 PDA(800)의 다양한 컴포넌트들로 전력을 제공할 수 있다.
특정한 일 실시예에서, 도 8에서 도시된 바와 같이, 디스플레이(810), 키패드(812), IrDA 포트(822), 디지털 카메라(824), 제 1 스테레오 스피커(830), 마이크로폰(834), 제 2 스테레오 스피커(838), 스테레오 헤드폰들(840), 802.11 안테나(844), 블루투스 안테나(848), USB 포트(852) 및 파워 서플라이(850)는 온-칩 시스템(802)의 외부에 위치한다. 그러나, 이러한 컴포넌트들 각각은 온-칩 시스템 상에 있는 하나 이상의 컴포넌트들과 연결된다. 추가적으로, 특정한 일 실시예에서, 디지털 신호 프로세서(804)는 휴대용 디지털 어시스턴스(800)와 관련된 둘 이상의 상이한 컴포넌트들과 관련된 실행 링크 스레드들을 포함하는 다양한 프로그램 스레드들을 처리하기 위해, 여기에서 설명되는 바와 같이, 인터리빙된 멀티스레딩을 이용할 수 있다.
도 9를 참조하면, 일반적으로 900으로 지정된 이동 영상 전문가 그룹 오디오 계층-3(MP3) 플레이어와 같은 오디오 화일 플레이어의 예시적인, 제한되지 않는 실시예를 도시한다. 도시된 바와 같이, 오디오 화일 플레이어(900)는 디지털 신호 프로세서(DSP)(904)를 포함하는 온-칩 시스템(902)을 포함한다. DSP(904)는 자신의 프로그램 스레드들을 제어하기 위해 글로벌 모드 제어 레지스터(960)를 포함한다. 도 9에 도시된 바와 같이, 디스플레이 제어기(906)는 DSP(904)와 연결되고 디스플레이(908)는 디스플레이 제어기(906)와 연결된다. 예시적인 실시예에서, 디스플레이(908)는 액정 디스플레이(LCD)이다. 도 9는 또한 DSP(904)와 연결될 수 있는 키패드(910)를 도시한다.
도 9에 또한 도시된 바와 같이, 플래시 메모리(912) 및 판독 전용 메모리(ROM)(914)는 DSP(904)에 연결될 수 있다. 추가적으로, MP3 플레이어(900)는 DSP(904)와 연결된 캐시(946) 및 캐시(948)를 포함한다. 캐시(946)는 레벨 2 캐시일 수 있고, 캐시(948)는 레벨 1 캐시일 수 있다. 또한, 캐시들(946 및 948) 및 오디오 플레이어 내에 있는 다른 메모리는 도 1-3의 워드라인 로직을 포함하며 도 4의 전력 절약 방법을 이용할 수 있다.
추가적으로, 특정한 일 실시예에서, 오디오 CODEC(916)은 DSP(904)와 연결될 수 있다. 증폭기(918)는 오디오 CODEC(916)과 연결될 수 있으며 모노 스피커(920)는 증폭기(918)와 연결될 수 있다. 도 9는 또한 오디오 CODEC(916)과 연결될 수 있는 마이크로폰 입력(922) 및 스테레오 입력(924)을 도시한다. 특정한 일 실시예에서, 스테레오 헤드폰들(926)은 또한 오디오 CODEC(916)과 연결될 수 있다.
도 9는 또한 DSP(904)와 연결될 수 있는 USB 포트(928) 및 스마트카드(930)를 도시한다. 추가적으로, 파워 서플라이(932)는 온-칩 시스템(902)과 연결될 수 있으며 온-칩 시스템(902)을 통해 오디오 화일 플레이어(900)의 다양한 컴포넌트들로 전력을 제공할 수 있다.
특정한 일 실시예에서, 도 9에 도시된 바와 같이, 디스플레이(908), 키패드(910), 모노 스피커(920), 마이크로폰 입력(922), 스테레오 입력(924), 스테레오 헤드폰들(926), USB 포트(928) 및 파워 서플라이(932)는 온-칩 시스템(902)의 외부에 위치한다. 그러나, 이러한 컴포넌트들 각각은 온-칩 시스템 상에 있는 하나 이상의 컴포넌트들과 연결된다. 또한, 특정한 일 실시예에서, 디지털 신호 프로세서(904)는 오디오 화일 플레이어(900)와 관련된 둘 이상의 상이한 컴포넌트들과 관련된 실행 링크 스레드들을 포함하는 다양한 프로그램 스레드들을 처리하기 위해, 여기에서 설명되는 바와 같이, 인터리빙된 멀티스레딩을 이용할 수 있다.
여기에 개시된 구조의 구성을 통해, 멀티-스레드 프로세서에서 다수의 스레드들을 제어하는 시스템 및 방법은 상이한 프로그램 스레드들을 상이한 상태들로 배치하기 위한 방법을 제공한다. 추가적으로, 상기 시스템 및 방법은 하나의 스레드가 다른 스레드의 상태를 결정하도록 허용할 수 있다. 상기 시스템 및 방법은 여기에서 설명되는 방식으로 임의의 개수의 프로그램 스레드들을 제어하기 위해 사용될 수 있다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 여기에 개시된 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 이들 모두의 결합으로서 구현될 수 있다는 것을 이해할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환성을 명확하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 이들의 기능과 관련하여 일반적으로 위에서 설명되었다. 이러한 기능이 하드웨어 또는 소프트웨어로 구현되는지 여부는 특정한 애플리케이션 및 전체 시스템에 적용되는 설계 제약들에 따라 좌우된다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 각각의 특정한 애플리케이션을 위해 다양한 방식들로 설명된 기능을 구현할 수 있으나, 이러한 구현 결정들은 본 발명의 범위로부터 벗어나는 것으로 해석되어서는 안될 것이다.
여기에 제시된 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어로 직접 구현되거나, 프로세서에 의해 실행되는 소프트웨어 모듈로 구현되거나, 또는 이들의 결합에 의해 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 이동식 디스크, CD-ROM, 또는 기술적으로 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서와 연결되며, 그 결과 프로세서는 저장 매체로부터 정보를 판독하고 저장 매체로 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서로 통합될 수 있다. 프로세서 및 저장 매체는 ASIC 내에 포함될 수 있다. ASIC은 사용자 터미널 내에 포함될 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 터미널 내에 개별적인 컴포넌트들로서 포함될 수 있다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (28)

  1. 전자 장치로서,
    복수의 워드라인들을 포함하는 메모리 ― 상기 메모리는 복수의 메모리 뱅크들을 포함하며, 상기 복수의 메모리 뱅크들 각각은 서브-뱅크들의 쌍을 포함하며, 상기 서브-뱅크들의 쌍은 프리-디코드(pre-decode) 데이터를 공유함 ―;
    상기 메모리와 연결되는 복수의 워드라인 드라이버들 ― 각각의 워드라인 드라이버는 상기 메모리의 상기 복수의 워드라인들 중 하나의 워드라인과 관련되며, 상기 복수의 워드라인 드라이버들 각각에 대한 전력은 어드라인 액세스 주기 동안을 제외하고 디폴트(default) 상태 동안 오프(off)됨 ―; 및
    상기 복수의 워드라인 드라이버들과 연결되며, 메모리 액세스 요청을 수신하고 상기 메모리 액세스 요청과 관련된 어드레스를 결정하기 위해 상기 메모리 액세스 요청을 디코딩하는 디코더 ― 상기 디코더는 상기 메모리 액세스 요청에 응답하여, 선택된 워드라인 드라이버로 전력을 인가하고 상기 복수의 워드라인 드라이버들 중 다른 워드라인 드라이버들로 전력을 인가하지 않음 ― 를 포함하는, 전자 장치.
  2. 제 1 항에 있어서,
    상기 메모리는 캐시 메모리를 포함하는, 전자 장치.
  3. 제 1 항에 있어서,
    상기 메모리 액세스 요청과 관련된 상기 어드레스의 결정에 응답하여 선택적으로 상기 선택된 워드라인 드라이버를 인에이블시키기 위한 전력 관리자를 더 포함하는, 전자 장치.
  4. 제 1 항에 있어서,
    상기 복수의 워드라인 드라이버들 각각은 높은 전압 임계치(VT) 트랜지스터를 포함하는, 전자 장치.
  5. 전자 장치로서,
    복수의 워드라인들을 포함하는 메모리;
    상기 메모리와 연결되는 복수의 워드라인 드라이버들 ― 각각의 워드라인 드라이버는 상기 복수의 워드라인들 중 하나의 워드라인과 관련되며, 상기 복수의 워드라인 드라이버들 각각에 대한 전력은 어드라인 액세스 주기 동안을 제외하고 디폴트 상태 동안 오프됨 ―; 및
    상기 복수의 워드라인 드라이버들과 연결되며, 메모리 액세스 요청을 수신하고 상기 메모리 액세스 요청과 관련된 어드레스를 결정하기 위해 상기 메모리 액세스 요청을 디코딩하는 디코더 ― 상기 디코더는 선택된 워드라인 드라이버로 전력을 인가하고 상기 복수의 워드라인 드라이버들 중 다른 워드라인 드라이버들로 전력을 인가하지 않음 ― 를 포함하며,
    상기 복수의 워드라인 드라이버들 각각은,
    인에이블 신호를 수신하기 위한 제 1 입력, 클록 신호를 수신하기 위한 제 2 입력 및 출력을 포함하는 제 1 AND-게이트;
    프리코드(precode) 데이터를 수신하기 위한 제 1 입력 및 제 2 입력과 출력을 포함하는 제 2 AND-게이트;
    전력 단자, 상기 제 1 AND-게이트의 출력과 연결된 제 1 입력, 상기 제 2 AND-게이트의 출력과 연결된 제 2 입력 및 출력을 포함하는 NAND-게이트;
    전력 단자, 상기 NAND-게이트의 출력과 연결된 입력 및 선택된 워드라인과 연결된 출력을 포함하는 인버터;
    서플라이 전압 단자와 연결된 제 1 단자, 제어 단자 및 상기 인버터의 전력 단자와 연결된 제 2 단자를 포함하는 헤드(head) 스위치; 및
    서플라이 전압 단자와 연결된 제 1 단자, 제어 단자 및 상기 NAND-게이트의 전력 단자와 연결된 제 2 단자를 포함하는 풋(foot) 스위치를 포함하며,
    상기 디코더는 선택적으로 상기 워드라인 드라이버로 전력을 인가하기 위해 상기 헤드 스위치 및 상기 풋 스위치의 제어 단자들과 연결된 워드라인 인에이블 신호를 생성하는, 전자 장치.
  6. 프로세서 판독가능한 명령들을 포함하는 프로세서 판독가능 매체로서, 상기 프로세서 판독가능한 명령들은,
    복수의 워드라인들을 포함하는 메모리의 선택된 워드라인에 대응하는 메모리 어드레스를 결정하기 위해 메모리 액세스 요청을 디코딩하기 위한 명령들 ― 상기 메모리는 복수의 메모리 뱅크들을 포함하며, 상기 복수의 메모리 뱅크들 각각은 서브-뱅크들의 쌍을 포함하며, 상기 서브-뱅크들의 쌍은 프리-디코드 데이터를 공유함 ―; 및
    상기 메모리 어드레스의 결정에 응답하여, 상기 복수의 워드라인들의 다른 워드라인들에 전력을 인가하지 않고, 상기 선택된 워드라인과 관련된 워드라인 드라이버로 선택적으로 전력을 인가하기 위한 명령들을 포함하는, 프로세서 판독가능한 매체.
  7. 제 6 항에 있어서,
    상기 메모리는 레벨 2 캐시 메모리를 포함하는, 프로세서 판독가능한 매체.
  8. 제 6 항에 있어서,
    상기 프로세서 판독가능한 명령들은 상기 선택된 워드라인을 통해 판독 연산을 수행하기 위한 명령들을 포함하는, 프로세서 판독가능한 매체.
  9. 제 6 항에 있어서,
    상기 프로세서 판독가능한 명령들은 상기 선택된 워드라인을 통해 기록 연산을 수행하기 위한 명령들을 포함하는, 프로세서 판독가능한 매체.
  10. 메모리 장치로서,
    복수의 워드라인들을 포함하는 저장 수단 ― 상기 저장 수단은 복수의 메모리 뱅크들을 포함하며, 상기 복수의 메모리 뱅크들 각각은 서브-뱅크들의 쌍을 포함하며, 상기 서브-뱅크들의 쌍은 프리-디코드 데이터를 공유함 ―;
    상기 복수의 워드라인들 중 선택된 워드라인에 대응하는 메모리 어드레스를 결정하기 위해 어드레스 입력을 디코딩하기 위한 수단; 및
    상기 메모리 어드레스의 결정에 응답하여 상기 복수의 워드라인들 중 상기 선택된 워드라인으로 전력을 인가하고 상기 복수의 워드라인들 중 다른 워드라인들로 전력을 인가하지 않기 위한 수단을 포함하는, 메모리 장치.
  11. 제 10 항에 있어서,
    상기 디코딩하기 위한 수단을 파워 서플라이 단자로 선택적으로 연결하기 위한 스위칭 수단을 더 포함하는, 메모리 장치.
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