KR100720700B1 - 비휘발성 저장 소자를 포함하는 디지털 집적 회로 - Google Patents

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Abstract

본 발명은 제어 신호들이 제공됨에 따라 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 논리 회로부를 포함하는 디지털 집적 회로에 관한 것이다. 전력 소모를 최소화하고 이전 상태들을 재개하는 회로의 고속 스타트 업을 가능하게 하기 위하여, 비휘발성 저장 소자로서 강유전성 소자를 더 포함하는 것이 제안된다. 상기 비휘발성 저장 소자는 비파괴 프로그래밍에 기초하여 적어도 2개의 상이한 논리 상태들 중의 하나를 취하고, 신규 프로그래밍이 발생할 때까지 파워 서플라이에 독립하여 기본적으로 제한되지 않은 시간 동안 프로그래밍된 논리 상태를 유지하며, 상기 논리 회로부의 논리 상태의 각 변경에 의해 프로그래밍된다. 본 발명은 또한 상기 디지털 회로를 포함하는 장치 및 상기 디지털 회로를 동작시키는 방법에 관한 것이다.

Description

비휘발성 저장 소자를 포함하는 디지털 집적 회로{Integrated digital circuit comprising a non-volatile storage element}
본 발명은 마이크로 전자 기술(microelectronics)에서의 디지털 설계 분야에 관한 것이다. 더 상세하게는, 본 발명은 제어 신호들이 제공됨에 따라 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 논리 회로부를 포함하는 디지털 집적 회로에 관한 것이다. 본 발명은 또한 상기 디지털 집적 회로를 포함하는 장치 및 상기 디지털 회로를 동작시키는 방법에 관한 것이다.
적어도 2개의 상이한 논리 상태들 중의 하나를 취할 수 있는 논리 회로부들을 포함하는 디지털 집적 회로들은 예를 들어 종래의 정적 상보성 금속 산화막 반도체(SCMOS; static complementary metal-oxide semiconductor) 회로의 형태로 종래 기술에 공지되어 있다. 상기 논리 회로부의 상태는 예를 들어 CMOS 트랜지스터들에 의하여 실현되는 플립플롭들(flip-flops) 및 래치들(latches)로 표현될 수 있다.
예를 들어, 도 1은 디지털 회로의 부분이고 2개의 상이한 논리 상태들 중의 하나를 취할 수 있는 종래의 CMOS 래치를 도시한다.
도 1의 CMOS 래치는 2개의 p-채널 증가(enhancement) 금속 산화막 반도체 전 계 효과 트랜지스터(MOSFET; metal-oxide semiconductor field-effect transistor) (T11, T13) 및 2개의 n-채널 증가 MOSFET(T12, T14)을 포함한다. 제1 p-채널 MOSFET(T11)의 소스(source)는 파워 서플라이(Vdd)에 접속된다. 제1 p-채널 MOSFET(T11)의 드레인(drain)은 제1 n-채널 MOSFET(T12)의 드레인에 접속된다. 제1 n-채널 MOSFET(T12)의 소스는 그라운드(Gnd)에 접속된다. 제2 p-채널 MOSFET(T13) 및 제2 n-채널 MOSFET(T14)은 파워 서플라이(Vdd) 및 그라운드(Gnd) 사이에서 정확히 동일한 방식으로 배열된다. 제1 p-채널 MOSFET(T11)의 게이트(gate) 및 제1 n-채널 MOSFET(T12)의 게이트는 한편으로는 클로킹(clocking)된 입력 "in"에 접속되고, 다른 한편으로는 제2 p-채널 MOSFET(T13) 및 제2 n-채널 MOSFET(T14) 사이의 접속에 접속된다. 상기 클로킹은 도 1에서 스위치(clk)에 의해 표시된다. 제1 p-채널 MOSFET(T11) 및 제1 n-채널 MOSFET(T12) 사이의 접속은 한편으로는 CMOS 래치의 출력 "out"에 접속되고, 다른 한편으로는 제2 p-채널 MOSFET(T13)의 게이트 및 제2 n-채널 MOSFET(T14)의 게이트에 접속된다.
로우(low) 입력 전압이 CMOS 래치의 입력 "in"에 제공되는 경우, 제1 p-채널 MOSFET(T11)은 도전(conducting)되지만 제1 n-채널 MOSFET(T12)은 차단(blocking)된다. 그 결과, 출력 "out"에서의 출력 전압은 하이(high)이고, 하이 출력 전압은 논 리 회로부의 제1 상태를 나타낸다. 하이 입력 전압이 CMOS 래치의 입력 "in"에 제공되는 경우, 제1 n-채널 MOSFET(T12)은 도전되지만 제1 p-채널 MOSFET(T11)은 차단된다. 그 결과, 출력 "out"에서의 출력 전압은 로우이고, 로우 출력 전압은 논리 회로부의 제2 상태를 나타낸다. 입력 신호는 디지털 회로의 동기화 동작을 가능하게 하기 위하여 클로킹(clocking)된다. 전력이 파워 서플라이(Vdd)에 의해 CMOS 래치에 공급되는 한, 신규 입력 전압이 제공될 때까지 제2 p-채널 MOSFET(T13) 및 제2 n-채널 MOSFET(T14)은 상기 CMOS 래치의 현재 상태를 유지한다.
현재 공지된 모든 디지털 회로 기술은 휘발성(volatile)이고, 이것은 파워 서플라이가 완전히 스위치 오프되는 경우 회로의 상태가 손실된다는 것을 의미한다.
전형적인 응용들에 있어서, 따라서 3가지 동작 모드, 즉 실행(running), 스탠바이(stand-by) 및 오프(off)가 디지털 회로에 제공된다.
오프 모드에서, 전력은 완전히 스위치 오프된다. 오프 모드로부터 진행하는 경우, 전력이 스위치 온된 후에 회로가 동작을 시작할 수 있는 실행 모드인 상태에 도달하기 위하여 상기 회로는 초기화 단계, 소위 부트 절차(boot procedure)를 통과해야 한다. 이러한 부트 절차는 시간 및 전력을 필요로 한다.
스탠바이 모드에서, 전력은 완전히 스위치 오프되지 않는다. 가능하게는 비활동 부분들에 대해서조차 스위치 오프되지 않는다. 디지털 회로를 포함하는 장치가 어떤 시간 동안 활동적으로 사용되지 않는 경우, 상기 디지털 회로의 최후의 상 태를 유지하기 위하여 스탠바이 모드가 제공된다.
실행 모드에서 스탠바이 모드로의 그리고 그 반대로의 전이(transition)는 복잡한 작업이고 이것은 또한 시간과 전력을 필요로 한다는 것이 스탠바이 모드의 단점이다. 또한, 스탠바이 모드의 단점은 클록이 공급되지 않는 경우에도 DC 누설 전류가 흐른다는 것이다. 상기 누설 전류는 임계 전압 스케일링(scaling)으로 인하여 각 프로세스 기술 세대에 따라 더 크게 증가한다. 2㎛ 길이의 게이트가 사용되는 경우, 10년 전에 전체 전력의 대략 1%의 누설 전류가 발생하였다. 누설 전류의 양은 임계 전압에 기하급수적으로 의존하고 Shekhar Borkar(인텔)에 의해 "기술 스케일링의 설계 도전(Design Challenges of Technology Scaling)" IEEE 1999에서 언급된 바와 같이 각 세대에 따라 대략 5의 인수(factor)로 증가한다. 현재, 누설 감소 기법들이 이미 요구된다.
스탠바이 모드에서의 누설 전류의 문제들을 극복하기 위하여 다양한 개념들이 제안되었다. 모든 개념들은 스탠바이 모드 동안 전력 요건뿐만 아니라 복잡한 진입 및 퇴장 스탠바이 절차들을 경험한다.
저장 영역에 있어서, 추가로 플래시(FLASH) 메모리와 같은 비휘발성 저장 기술을 사용함으로써 문제가 해결된다. 플래시 메모리는 전력이 완전히 차단되기 전에 전체 디지털 회로의 상태들을 저장하는데 사용될 수 있다. 이러한 동작은 또한 "플래시로의 보류(suspend to FLASH)"로 지칭된다. 파워-다운 모드를 벗어나기 위하여, 상태 정보가 메모리로부터 디지털 회로로, 예를 들어 포함된 플립플롭들 및 래치들로 재로드(reload)된다. 그 다음, 상기 디지털 회로는 오프 모드 이전과 동 일한 상태로 동작하도록 준비된다. 하지만, 또한 오프 모드에 대한 상태들을 저장하기 위하여 충분한 시간 및 전력이 요구된다. 플래시 메모리의 로딩 및 프로그래밍에 의한 전력 소모 및 파워 다운 시간에 의한 전력 절감간의 최적의 트레이드-오프(trade-off)를 찾는 것이 어렵다.
더욱이, 공지된 접근 방법은 갑작스러운 전원 공급 중단의 문제를 해결하지 못한다. 즉, 갑작스러운 전원 공급 중단의 경우에, 디지털 회로의 현재 상태가 손실된다.
본 발명의 목적은 디지털 집적 회로의 전력 소모를 감소시키는 것이다.
본 발명의 추가 목적은 디지털 회로의 이전 상태를 재개하는 실행 모드로의 상기 디지털 집적 회로의 전이를 가속하는 것이다.
본 발명의 추가 목적은 갑작스러운 전원 공급 중단의 경우에 디지털 집적 회로의 현재 상태의 손실(loss)을 피하는 것이다.
제어 신호들이 제공됨에 따라 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 논리 회로부를 포함하는 디지털 집적 회로가 제공된다. 또한, 상기 제안된 디지털 집적 회로는 비휘발성 저장 소자를 포함한다. 상기 비휘발성 저장 소자는 비파괴 프로그래밍(non-destructive programming)에 기초하여 적어도 2개의 상이한 논리 상태들 중의 하나를 취하고, 신규 프로그래밍이 발생할 때까지 파워 서플라이에 독립하여 기본적으로 제한되지 않은 시간 동안 프로그래밍된 논리 상태를 유지한다. 상기 비휘발성 저장 소자는 상기 논리 회로부의 논리 상태의 각 변경에 따라 그리고 각 변경에 의해 프로그래밍된다.
상기 비휘발성 저장 소자는 상기 논리 회로부에 접속되는 상기 디지털 집적 회로의 별개의 요소일 수 있고, 상기 논리 회로부는 전력이 상기 논리 회로부에 제공되는 한 적어도 2개의 상이한 논리 상태들 중의 하나를 취한다는 것을 유념한다. 하지만, 또한, 상기 비휘발성 저장 소자는 동시에 논리 회로부 및 비휘발성 저장 소자의 특성을 갖는 새로운 유형의 논리 회로부를 형성하기 위하여 상기 논리 회로부와 결합될 수 있다.
또한, 상기 제안된 디지털 집적 회로를 포함하는 장치가 제안된다.
최종적으로, 상기 디지털 집적 회로를 동작시키는 방법이 제안된다.
본 발명은 디지털 집적 회로에서 논리 회로부의 상태의 변경시에 상기 상태를 저장하기 위하여 비휘발성 저장 소자가 논리 회로부에 추가될 수 있다는 사상에서 진행한다. 이를 위하여, 종래 논리 회로들의 공지된 개념은 신규 재료들과 결합될 수 있고, 이것은 현재 비휘발성 메모리들에 대해서만 사용된다. 제안된 결합을 가지고, 현재 수퍼 정적(SSCMOS)인 것에 의해 이용가능한 모든 다른 회로 기술들에 존재하는 주요한 문제들을 극복하는 완전히 새로운 디지털 회로 기술이 창조된다. 본 발명을 사용하는 디지털 회로는 정적 비휘발성이다. 즉, 상기 디지털 회로는 스위치 오프된 상태와 동일한 상태로 파워 업될 것이다. 이러한 동작은 전력이 스위치 오프되는 시점과 독립적이다. 따라서, 전력 절감 모드 및 전력 중단 보호 기법(power fail save techniques)을 실현하는 새로운 가능성이 가능하게 된다.
본 발명의 장점은 디지털 회로가 스위치 오프되는 경우, 상태 정보를 별도의 비휘발성 메모리들에 저장하기 위하여 시간과 에너지를 희생시키지 않으면서 전력이 차단될 수 있다는 것이다. 전력이 다시 스위치 온되는 경우, 상기 디지털 회로는 즉시, 즉 시간을 소모하는 부트 절차 없이 동작 준비가 된다. 따라서 전력이 새로이 스위치 온될 때마다 디지털 회로가 시작하기 위해 사용자가 기다릴 필요가 없다.
동시에, 정보를 손실하지 않으면서 파워 다운 모드 동안 전력이 완전히 스위치 오프될 수 있다. 그 결과, 누설 전류가 흐르지 않는다. 이것은 특히 디프 서브 미크론 기술(deep sub micron technologies)에서 전력 소모를 감소시킬 것이다. 갑작스러운 전원 공급 중단의 경우에조차, 현재 상태가 항상 비휘발성 저장 소자에 저장된다.
본 발명의 바람직한 실시예들은 종속 청구항들로부터 명백하게 된다.
본 발명에 따른 디지털 회로의 논리 회로부는 예를 들어 적어도 하나의 플립플롭 및/또는 적어도 하나의 래치를 실현하는 정적 CMOS 회로(SCMOS) 기반 트랜지스터일 수 있다.
본 발명에 따른 디지털 회로의 비휘발성 저장 소자는 비파괴 재프로그래밍(non-destructive reprogramming)을 허용하는 어떤 종류의 비휘발성 저장 소자일 수 있다. 상기 비휘발성 저장 소자의 상기 비파괴 프로그래밍은 예를 들어 상기 비휘발성 저장 소자에 사용되는 재료의 다음 물리적인 속성들의 적어도 하나에서의 변경들에 기초할 수 있다. 상기 다음 물리적인 속성들은 유전율(誘電率, dielectric constant), 투자율(透磁率, magnetic permeability), 및 결정 구조(crystal structure), 및 비결정성 구조(amorphous structure)이다.
따라서, 상기 비휘발성 저장 소자는 예를 들어 강유전체(ferro-electric dielectricum) 또는 정적 자기 소자(magneto static element)를 갖는 커패시터(capacitor)일 수 있다.
강유전성 및 정적 자기 재료들은 공지되어 있지만, 상기 재료들은 지금까지 메모리 영역에서의 사용에 배타적인 것으로 여겨졌고 본 발명에서와 같이 디지털 회로의 상태의 저장을 위한 것으로 여겨지지 않았다. 상기 재료들은 현재 예를 들어 웹 사이트 "http://www.ramtron.com/" 및 "모토롤라는 구리 상호연결을 갖는 1 Mbit MRAM 유니버설 메모리 칩을 갖는 중요 사건을 기록(Motorola Sets Major Milestone with 1 Mbit MRAM Universal Memory Chip with Copper Interconnects)", 프레스 릴리스 2002년 6월 10일에서 제시되는 바와 같이 특별한 메모리 장치들을 위해 사용중이다.
상기 비휘발성 저장 소자가 현재의 메모리 발전으로부터 유래할 수 있기 때문에, 표준 셀 설계로 구현되는데 충분히 작을 수 있다. 따라서, 큰 영역 추가가 수행될 필요가 없다. 더욱이, 파워-다운 진입 및 퇴장 절차들에 일반적으로 필요한 어떤 제어 논리 및 메모리가 피해질 수 있다.
본 발명에 따른 디지털 집적 회로는 적어도 2개의 상이한 상태들 중의 하나로 가정할 수 있는 많은 논리 회로부들을 포함할 수 있다는 것이 이해된다. 바람직하기로는, 전용 비휘발성 저장 소자는 전력이 스위치 오프된 오프 모두 이후에 논리 회로부의 상태가 요구될 수 있는 상기 디지털 회로의 각 논리 회로부에 제공된다.
본 발명은 파워다운 모드를 필요로 하는 어떤 디지털 집적 회로에 사용될 수 있다. 본 발명을 이용하여, 예를 들어 이동 장치들의 부트 절차들이 단축될 수 있고, 따라서 스타트 업(start up)을 가속하며 전력을 절감할 수 있다. 특히, 마이크로 프로세서들은 모든 상태에서 완전히 정지될(frozen) 수 있다. 그 결과, 예를 들어, 운영 체계를 재부팅하지 않고 랩탑 컴퓨터의 배터리를 교체하는 것이 가능할 것이다.
칩 설계에서의 본 발명의 구현은 신규 설계 스타일 또는 흐름을 필요로 하지 않는다. 오히려, 디지털 설계를 위한 실제 설계 흐름은 논리 회로부 및 비휘발성 저장 소자의 제안된 결합을 다른 하나의 라이브러리에 단순히 추가함으로써 사용될 수 있다. 물리적인 구현을 위하여, 비휘발성 저장 물질과 논리 회로부를 집적하는 제조 프로세스가 요구된다.
본 발명의 다른 목적들 및 특징들은 첨부한 도면들과 관련하여 고려되는 이하 상세한 설명으로부터 명백하게 될 것이다. 하지만, 도면들은 첨부된 청구범위에 참조되고 본 발명의 제한의 정의로서가 아닌 예시 목적으로만 고려된다는 것으로 이해되어야 한다. 상기 도면들은 반드시 크기에 비례하도록 그려진 것이 아니고, 달리 표시되지 않은 경우, 단지 본 명세서에 설명된 구조 및 절차들을 개념적으로 나타내도록 의도된다는 것이 또한 이해되어야 한다.
도 1은 공지된 디지털 집적 회로의 부분을 나타낸다.
도 2는 본 발명에 따른 디지털 집적 회로의 부분의 제1 실시예를 나타낸다.
도 3은 도 2의 실시예의 더 구체적인 구현을 나타낸다.
도 4는 본 발명에 따른 디지털 집적 회로의 부분의 제2 실시예를 나타낸다.
도 1은 이미 상술하였다.
도 2는 일반적인 방식으로 본 발명에 따른 디지털 집적 회로의 제1 실시예의 부분을 나타내는 블록도이다.
도 2의 회로는 입력 버퍼(21)를 포함한다. 상기 입력 버퍼(21)의 입력은 동시에 상기 회로의 입력을 구성한다. 상기 입력 버퍼(21)의 출력은 비파괴(non-destructive) 방식으로 프로그래밍될 수 있는 비휘발성 저장 소자(22)의 입력에 접속된다. 상기 비휘발성 저장 소자(22)의 출력은 출력 버퍼(23)의 입력에 접속된다. 상기 출력 버퍼(23)의 출력은 동시에 상기 회로의 출력을 구성한다. 상기 입력 버퍼(21) 및 상기 출력 버퍼(23)는 제공된 제어 신호들에 따라 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 논리 회로부를 형성한다.
입력 신호 'B'가 도 2의 회로에 인가되는 경우, 입력 버퍼(21)는 전력이 상기 입력 버퍼(21)에 공급되는 한 그리고 어떤 다른 입력 신호 'B'가 인가되지 않는 한 상기 입력 신호 'B'에 의해 표현되는 상태를 버퍼링한다. 상기 버퍼링된 상태는 자동으로 그리고 즉시 상기 비휘발성 저장 소자(22)에 프로그래밍되고, 상기 비휘발성 저장 소자(22)는 대응하는 신호를 출력 버퍼(23)에 제공한다. 또한, 상기 출력 버퍼(23)는 전력이 상기 출력 버퍼(23)에 공급되는 한 그리고 어떤 다른 신호가 수신되지 않는 한 상기 비휘발성 저장 소자(22)로부터의 신호에 대응하는 상태를 버퍼링한다. 상기 출력 버퍼(23)는 출력 신호 'out'으로서 상기 버퍼링된 상태에 대응하는 신호를 제공한다.
상기 회로로의 파워 서플라이가 스위치 오프되는 경우, 상기 버퍼들(21, 23)의 버퍼링된 상태들이 손실된다. 하지만, 상기 비휘발성 저장 소자(22)는 전력 공급과는 독립적으로 상기 프로그래밍된 상태를 저장한다. 파워 서플라이가 다시 스위치 온되는 경우, 따라서 상기 출력 버퍼(23)는 즉시 상기 비휘발성 저장 소자(22)로부터 다시 이전 버퍼링된 상태에 대응하는 신호를 수신할 것이다. 그 결과, 상기 출력 버퍼(23)는 즉시 전력이 스위치 오프되기 전의 출력이었던 출력 신호 'out'를 다시 제공할 수 있다.
도 3은 예로서 도 2의 회로를 실현하는 몇몇 가능성들 중의 하나로서 변형된 CMOS 래치를 도시한다. 상기 변형된 CMOS 래치는 도 1의 CMOS 래치로부터 유래한다.
도 3의 CMOS 래치는 p-채널 증가(enhancement) MOSFET(T31) 및 n-채널 증가 MOSFET(T32)을 포함한다. p-채널 MOSFET(T31)의 소스는 파워 서플라이(Vdd)에 접속된다. p-채널 MOSFET(T31)의 드레인은 n-채널 MOSFET(T32)의 드레인에 접속된다. n-채널 MOSFET(T32)의 소스는 그라운드(Gnd)에 접속된다.
p-채널 MOSFET(T31)의 게이트 및 n-채널 MOSFET(T32)의 게이트는 클로킹 (clocking)된 입력 "in"에 접속된다. 상기 클록킹은 상기 입력 "in" 및 상기 게이트들 사이에 배열되는 스위치(clk)에 의해 표시된다. p-채널 MOSFET(T31) 및 n-채널 MOSFET(T32) 사이의 접속은 상기 CMOS 래치의 출력 "out"에 접속된다.
MOSFET들(T31 및 T32)은 본 실시예에서 본 발명에 따른 디지털 집적 회로의 논리 회로부를 구성한다.
도 1의 회로와 비교하여, 제2 쌍의 CMOS 트랜지스터들이 제공되지 않는다. 그 대신, 비휘발성 저장 소자(C)가 한편으로는 p-채널 MOSFET(T31) 및 n-채널 MOSFET(T32) 사이의 접속 및 다른 한편으로는 그라운드(Gnd) 사이에 배열된다. 비휘발성 저장 소자(C)는 강유전체(ferro electric dielectricum) 또는 정적 자기 소자(magneto static element)를 갖는 커패시터이다.
도 3의 회로의 기본 기능은 도 1의 회로의 기본 기능과 동일하다. 즉, 로우(low) 입력 전압이 CMOS 래치의 입력 "in"에 제공되는 경우, p-채널 MOSFET(T31)은 도전(conductive)되지만 n-채널 MOSFET(T32)은 차단(blocking)된다. 그 결과, 출력 "out"에서의 출력 전압은 하이(high)이다. 하이 입력 전압이 CMOS 래치의 입력 "in"에 제공되는 경우, n-채널 MOSFET(T32)은 도전되지만 p-채널 MOSFET(T31)은 차단된다. 그 결과, 출력 "out"에서의 출력 전압은 로우이다.
도 1의 회로와 비교하여, 트랜지스터 구성의 각 상태가 상기 비휘발성 저장 소자(C)에 즉시 저장되는데, 왜냐하면, 상기 저장 소자(C)가 CMOS 래치의 출력 "out"에 접속되어 있기 때문이다. 상기 출력 전압은 더 상세하게는 상기 비휘발성 저장 소자(C)의 프로그래밍, 그 자체로서 공지된 전압을 인가함에 의한 비휘발성 저장 소자의 프로그래밍을 위해 사용된다. 강유전성 재료(ferro-electric material)의 프로그래밍은 예를 들어 상기 언급된 웹 사이트 "http://www.ramtron.com/"에서 설명된다.
비휘발성 저장 소자(C)는 재프로그래밍이 발생하지 않는 한 파워 서플라이(Vdd)에 독립적이고 제한되지 않은 시간 동안 현재의 논리 상태를 저장할 것이다. 따라서, 상기 디지털 회로는 정보를 손실하지 않으면서 각 클록 사이클 이후에 중단되거나 심지어 파워 다운될 수 있다. 상기 디지털 회로가 다시 파워 업되는 경우, 상기 CMOS 래치의 상태는 즉시 출력 "out"에 이용가능하게 되는데, 왜냐하면 상기 상태가 상기 비휘발성 저장 소자(C)에 의해 이용가능하게 되기 때문이다.
어떠한 제어 로직도 그리고 어떠한 메모리도 파워 다운 진입 및 퇴장 절차에 요구되지 않는다.
도 4는 본 발명에 따른 디지털 집적 회로의 제2 실시예의 부분으로서 다른 하나의 변형된 CMOS 래치를 도시한다.
도 3의 회로와 같이, 도 4의 회로는 한 쌍의 CMOS 트랜지스터들(T41, T42)을 포함한다. 상기 트랜지스터들(T41, T42)은 파워 서플라이(Vdd) 및 그라운드(Gnd) 사이에 배열되고, 클로킹된 입력 "in" 및 출력 "out"에 접속된다. 상기 클로킹은 다시 입력 "in" 및 트랜지스터들(T41, T42)의 게이트들 사이에 배열되는 스위치(clk)에 의해 표시된다. 또한 출력 "out"에서의 하이 및 로우 출력 전압을 제공하기 위한 한 쌍의 CMOS 트랜지스터들(T41, T42)의 기본 기능들은 도 2에 제공된 실시예에서와 동일하다. 따라서 MOSFET들(T41, T42)은 본 실시예에서 본 발명에 따른 디지털 집적 회로의 논리 회로부를 구성한다.
하지만, 상기 제2 실시예에 있어서, 비휘발성 저장 소자는 상기 트랜지스터들(T41, T42)에 직접 집적된다. 이것은 저장 소자로서 그리고 동시에 기능 스위치로서 사용가능한 쌍안정(bi-stable) 트랜지스터들이 된다. 따라서, 상기 트랜지스터들(T41, T42) 자체는 비휘발성 방식으로 상기 CMOS 래치의 각 상태를 직접 저장한다. 따라서, 도 3에서 제공된 제1 실시예에서와 동일한 장점들이 달성될 수 있다.
트랜지스터들 이외의 다른 스위칭 소자들이 또한 본 발명에 따른 디지털 집적 회로의 상기 제공된 실시예들에서 사용될 수 있는 것으로 이해된다.
본 발명의 바람직한 실시예에 적용되는 것으로서 본 발명의 기본적인 신규 특징들을 도시하고 설명하며 지적했지만, 본 발명의 정신을 벗어나지 않으면서 설명된 장치들 및 방법들의 상세 및 형태에서의 다양한 생략들 및 추가들 및 변경들이 당업자에 의해 수행될 수 있는 것으로 이해될 것이다. 예를 들어, 동일한 결과를 달성하기 위한 실질적으로 동일한 방법으로 실질적으로 동일한 기능을 수행하는 상기 요소들의 모든 조합들이 본 발명의 범위 내에 있다는 것이 명시적으로 의도된다. 더욱이, 본 발명의 실시예 또는 어떤 개시된 형태와 관련하여 도시된 그리고/또는 설명된 구조들 및/또는 요소들 및/또는 방법 단계들이 일반적인 설계 선택 사 항으로서 어떤 다른 개시되거나 설명되거나 제시된 형태 또는 실시예에서 통합될 수 있는 것으로 인식되어야 한다. 따라서, 첨부된 청구범위에 의해 지시된 것으로만 제한되는 것으로 의도된다.

Claims (10)

  1. - 제어 신호들이 제공됨에 따라 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 논리 회로부; 및
    - 비파괴 프로그래밍(non-destructive programming)에 기초하여 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 비휘발성 저장 소자로서, 상기 비휘발성 저장 소자는 상기 비파괴 프로그래밍이 상기 비휘발성 저장 소자의 투자율(透磁率, magnetic permeability)에서의 변경들에 기초하도록 하는 재료(material)로부터 제조되고, 상기 비휘발성 저장 소자는 신규 프로그래밍이 발생할 때까지 파워 서플라이에 독립하여 기본적으로 제한되지 않은 시간 동안 프로그래밍된 논리 상태를 유지하며, 상기 비휘발성 저장 소자는 상기 논리 회로부의 논리 상태의 각 변경에 따라 그리고 각 변경에 의해 프로그래밍되는 비휘발성 저장 소자를 포함하고,
    상기 논리 회로부는 적어도 하나의 스위칭 소자를 포함하며, 상기 비휘발성 저장 소자는 상기 논리 회로부의 상기 적어도 하나의 스위칭 소자에 집적되는 것을 특징으로 하는 디지털 집적 회로.
  2. 제1항에 있어서, 상기 논리 회로부 및 상기 비휘발성 저장 소자는 플립플롭(flip-flop) 및 래치(latch) 중 적어도 하나를 실현하는 것을 특징으로 하는 디지털 집적 회로.
  3. 제1항에 있어서, 상기 논리 회로부는 상보성 금속 산화막 반도체(CMOS; complementary metal oxide semiconductor) 회로로서 실현되는 것을 특징으로 하는 디지털 집적 회로.
  4. 제1항에 있어서, 상기 비휘발성 저장 소자는 상기 논리 회로부에 접속되는 것을 특징으로 하는 디지털 집적 회로.
  5. 제4항에 있어서, 상기 논리 회로부는 상호간에 접속되는 한 쌍의 상보성 금속 산화막 반도체(CMOS) 트랜지스터들을 포함하고, 상기 논리 회로부의 출력은 상기 CMOS 트랜지스터들 사이의 접속에서 제공되며, 상기 비휘발성 저장 소자는 상기 논리 회로부의 상기 출력에 접속되는 것을 특징으로 하는 디지털 집적 회로.
  6. 제1항에 있어서, 상기 적어도 하나의 스위칭 소자는 적어도 하나의 상보성 금속 산화막 반도체(CMOS) 트랜지스터인 것을 특징으로 하는 디지털 집적 회로.
  7. 디지털 집적 회로를 포함하는 장치에 있어서,
    상기 디지털 집적 회로는
    - 제어 신호들이 제공됨에 따라 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 논리 회로부; 및
    - 비파괴 프로그래밍에 기초하여 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 비휘발성 저장 소자로서, 상기 비휘발성 저장 소자는 상기 비파괴 프로그래밍이 상기 비휘발성 저장 소자의 투자율에서의 변경들에 기초하도록 하는 재료로부터 제조되고, 상기 비휘발성 저장 소자는 신규 프로그래밍이 발생할 때까지 파워 서플라이에 독립하여 기본적으로 제한되지 않은 시간 동안 프로그래밍된 논리 상태를 유지하며, 상기 비휘발성 저장 소자는 상기 논리 회로부의 논리 상태의 각 변경에 따라 그리고 각 변경에 의해 프로그래밍되는 비휘발성 저장 소자를 포함하고,
    상기 논리 회로부는 적어도 하나의 스위칭 소자를 포함하며, 상기 비휘발성 저장 소자는 상기 논리 회로부의 상기 적어도 하나의 스위칭 소자에 집적되는 것을 특징으로 하는 장치.
  8. - 제어 신호들이 제공됨에 따라 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 논리 회로부; 및
    - 비파괴 프로그래밍에 기초하여 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 비휘발성 저장 소자로서, 상기 비휘발성 저장 소자는 상기 비파괴 프로그래밍이 상기 비휘발성 저장 소자의 투자율에서의 변경들에 기초하도록 하는 재료로부터 제조되고, 상기 비휘발성 저장 소자는 신규 프로그래밍이 발생할 때까지 파워 서플라이에 독립하여 기본적으로 제한되지 않은 시간 동안 프로그래밍된 논리 상태를 유지하며, 상기 비휘발성 저장 소자는 상기 논리 회로부의 논리 상태의 각 변경에 따라 그리고 각 변경에 의해 프로그래밍되는 비휘발성 저장 소자를 포함하고,
    상기 논리 회로부는 상호간에 접속되는 한 쌍의 상보성 금속 산화막 반도체(CMOS) 트랜지스터들을 포함하고, 상기 논리 회로부의 출력은 상기 CMOS 트랜지스터들 사이의 접속에서 제공되며, 상기 비휘발성 저장 소자는 상기 논리 회로부의 상기 출력에 접속되는 것을 특징으로 하는 디지털 집적 회로.
  9. 디지털 집적 회로를 포함하는 장치에 있어서,
    상기 디지털 집적 회로는
    - 제어 신호들이 제공됨에 따라 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 논리 회로부; 및
    - 비파괴 프로그래밍에 기초하여 적어도 2개의 상이한 논리 상태들 중의 하나를 취하는 비휘발성 저장 소자로서, 상기 비휘발성 저장 소자는 상기 비파괴 프로그래밍이 상기 비휘발성 저장 소자의 투자율에서의 변경들에 기초하도록 하는 재료로부터 제조되고, 상기 비휘발성 저장 소자는 신규 프로그래밍이 발생할 때까지 파워 서플라이에 독립하여 기본적으로 제한되지 않은 시간 동안 프로그래밍된 논리 상태를 유지하며, 상기 비휘발성 저장 소자는 상기 논리 회로부의 논리 상태의 각 변경에 따라 그리고 각 변경에 의해 프로그래밍되는 비휘발성 저장 소자를 포함하고,
    상기 논리 회로부는 상호간에 접속되는 한 쌍의 상보성 금속 산화막 반도체(CMOS) 트랜지스터들을 포함하고, 상기 논리 회로부의 출력은 상기 CMOS 트랜지스터들 사이의 접속에서 제공되며, 상기 비휘발성 저장 소자는 상기 논리 회로부의 상기 출력에 접속되는 것을 특징으로 하는 장치.
  10. 삭제
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2891639B1 (fr) * 2005-10-04 2007-11-30 Atmel Corp Moyen pour desactiver un dispositif sans contact.
US8373438B2 (en) * 2010-10-29 2013-02-12 Alexander Mikhailovich Shukh Nonvolatile logic circuit
US8680776B1 (en) 2011-12-20 2014-03-25 Universal Lighting Technologies, Inc. Lighting device including a fast start circuit for regulating power supply to a PFC controller
US20140159770A1 (en) * 2012-12-12 2014-06-12 Alexander Mikhailovich Shukh Nonvolatile Logic Circuit
EP2982040A4 (en) 2013-04-02 2017-03-29 Hewlett-Packard Enterprise Development LP State-retaining logic cell

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0415221A2 (en) * 1989-08-28 1991-03-06 National Semiconductor Corporation Non-volatile programmable interconnection circuit
JP2000077986A (ja) * 1998-09-02 2000-03-14 Rohm Co Ltd 強誘電体を用いた順序回路およびこれを用いた半導体装置
JP2000323671A (ja) * 1998-11-06 2000-11-24 Rohm Co Ltd 信号保持回路、半導体装置、ゲートアレイおよびｉｃカード

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434811A (en) 1987-11-19 1995-07-18 National Semiconductor Corporation Non-destructive read ferroelectric based memory circuit
JP3020422B2 (ja) 1994-12-22 2000-03-15 松下電器産業株式会社 半導体記憶装置
GB2315348B (en) 1996-07-13 2000-03-01 Plessey Semiconductors Ltd Programmable logic arrays
US5923184A (en) * 1996-12-23 1999-07-13 Motorola, Inc. Ferroelectric transistor logic functions for programming
US6233169B1 (en) 1998-11-06 2001-05-15 Rohm Co., Ltd. Signal storing circuit semiconductor device, gate array and IC-card
AU2001230987A1 (en) * 2000-01-21 2001-07-31 Estancia Limited A programmable array logic circuit macrocell using ferromagnetic memory cells
JP2002269969A (ja) 2001-03-07 2002-09-20 Nec Corp メモリセル、不揮発性メモリ装置、及びその制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0415221A2 (en) * 1989-08-28 1991-03-06 National Semiconductor Corporation Non-volatile programmable interconnection circuit
JP2000077986A (ja) * 1998-09-02 2000-03-14 Rohm Co Ltd 強誘電体を用いた順序回路およびこれを用いた半導体装置
JP2000323671A (ja) * 1998-11-06 2000-11-24 Rohm Co Ltd 信号保持回路、半導体装置、ゲートアレイおよびｉｃカード

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