JP2000077986A - 強誘電体を用いた順序回路およびこれを用いた半導体装置 - Google Patents
強誘電体を用いた順序回路およびこれを用いた半導体装置Info
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Abstract
できる不揮発性の順序回路等を提供する。 【解決手段】 インバータ回路部INV1は、従来のC
MOSインバータを構成する一対のトランジスタを、M
FMIS構造のトランジスタNT,PTに置換したもの
である。装置の電源が遮断されても、トランジスタNT
の強誘電体層32はON状態に対応した分極状態を保持
しており、トランジスタPTの強誘電体層32はOFF
状態に対応した分極状態を保持している。電源を再投入
すると、トランジスタNT、PTは、それぞれの強誘電
体層32が保持していた分極状態にしたがって、トラン
ジスタNTをON状態にするとともに、トランジスタP
TをOFF状態にする。したがって、電源の再投入によ
り、インバータ回路部INV1は、電源遮断前の状態に
復帰する。
Description
し、特に強誘電体を用いた順序回路等に関する。
の順序回路が知られている。図14に、従来の順序回路
の一例として、フリップフロップ回路2を示す。図15
は、図14に示すフリップフロップ回路2の動作を示す
タイミングチャートである。フリップフロップ回路2
は、ラッチ回路4(マスターラッチ回路)とラッチ回路
6(スレーブラッチ回路)とを直列に接続して構成され
ている。なお、図15のPAは、ラッチ回路4の出力信
号、すなわち、図14のPA点の信号を表す。
なると(図15、(a)参照)、ラッチ回路4がラッチ
状態となるとともにラッチ回路6がアンラッチ状態とな
る。したがって、クロックパルスCpの立ち下がり時の
データDn(現在のデータ)に対応するデータ(PA点
の信号は、データDnを反転した値になっている)がラ
ッチ回路4にラッチされるとともに、出力Qには、当該
データDnが出力される。
ら”H”になると(図15、(b)参照)、ラッチ回路
4がアンラッチ状態となるとともにラッチ回路6がラッ
チ状態となる。したがって、データDnがラッチ回路6
にラッチされるとともに、出力Qには、やはり当該デー
タDnが出力される。
ら”L”になると(図15、(c)参照)、再び、ラッ
チ回路4がラッチ状態となるとともにラッチ回路6がア
ンラッチ状態となる。したがって、クロックパルスCp
の立ち下がり時のデータDn+1(つぎのデータ)に対応
するデータ(PA点の信号は、データDnを反転した値
になっている)がラッチ回路4にラッチされるととも
に、出力Qには、当該データDn+1が出力される。
いると、クロックパルスCpの立ち下がりのタイミング
でデータをラッチし、クロックパルスCpの1サイクル
に相当する時間の間、ラッチした当該データを出力する
ことができる。このため、データからノイズを除去し
て、安定した出力を得ることができる。
回路2などの順序回路と、論理ゲートなどの組合せ回路
とを多数組合せて用いることで、信頼性の高いシーケン
ス処理などを行なうことができる。
ような従来のフリップフロップ回路2などの順序回路に
は、次のような問題点があった。従来の順序回路におい
ては、処理中のデータを保持するために、回路に常に電
圧を印加しておかなければならない。
て事故などにより電源が遮断された場合、電源が回復し
ても、事故直前のデータは残っておらず、当該シーケン
ス処理を事故直前の状態に戻すには、改めてシーケンス
処理の最初からやり直さなければならなかった。これで
は、無駄が多く、また、処理の信頼性に欠ける。
ロップ回路など順序回路の問題点を解消し、電源が遮断
されてもデータを保持することができる不揮発性の順序
回路等を提供することを目的とする。
請求項1の順序回路および請求項9の半導体装置におい
ては、ゲート部の出力端に結合され、当該出力端に現れ
る信号に対応した分極状態を保持する強誘電体記憶部を
備えたことを特徴とする。
構成するゲート部の出力端に現れる信号を、当該信号に
対応した分極状態の形で強誘電体記憶部が保持してい
る。このため、電源が遮断されても、強誘電体記憶部に
よってデータが保持されていることになる。
れている当該データを用いて、当該順序回路の状態を、
電源が遮断される前の状態に、確実かつ速やかに復帰さ
せることが可能となる。すなわち、不揮発性のラッチ回
路などの順序回路を実現することができる。
記憶部として、少なくとも一つのトランジスタを強誘電
体トランジスタとした相補型金属酸化物半導体(CMO
S)インバータ回路を用い、ゲート部の出力端に当該イ
ンバータ回路の入力端を結合し、当該インバータ回路の
出力端に現れる信号に対応した信号を出力データとして
出力するよう構成したことを特徴とする。
MOS)インバータ回路を構成するトランジスタを強誘
電体トランジスタとすることにより、順序回路を構成す
るゲート部の出力端に現れる信号を、当該強誘電体トラ
ンジスタに保持することができる。このため、不揮発性
の順序回路を、容易に実現することができる。また、順
序回路を構成するトランジスタ等の個数を、容易に低減
することができる。
を備え、当該帰還回路を介して出力データに対応する信
号をゲート部の出力端に帰還させ得るよう構成したこと
を特徴とする。
通常の動作や復帰時の動作を、より安定化させることが
できる。
として、相補型金属酸化物半導体(CMOS)インバー
タ回路を用いたことを特徴とする。
物半導体(CMOS)インバータ回路を用いることで、
通常の動作や復帰時の動作を、容易に安定化させること
ができる。
として用いる相補型金属酸化物半導体(CMOS)イン
バータ回路を構成する少なくともひとつのトランジスタ
を、強誘電体トランジスタとしたことを特徴とする。
現れる信号を、当該信号に対応した分極状態の形で強誘
電体トランジスタが保持している。このため、電源が遮
断されたあと回復したときに、保持されている当該信号
を用いて、当該順序回路の状態を、電源が遮断される前
の状態に、より確実に復帰させることが可能となる。
トランジスタは、 A)半導体基板に形成された第1導電型のソース領域お
よびドレイン領域、 B)ソース領域とドレイン領域との間に配置された第2
導電型のチャネル形成領域、 C)チャネル形成領域の上に配置された絶縁層、 D)前記絶縁層の上に配置された第1の導電体層、 E)前記第1の導電体層の上に形成された強誘電体層、 F)強誘電体層の上に形成された第2の導電体層、 を有することを特徴とする。
て、上記構造のトランジスタを用いることで、通常のC
MOSインバータ回路の製造工程に、強誘電体層および
第2の導電体層を積み上げる工程を追加するだけで、容
易に、不揮発性の順序回路を得ることが可能となる。
体装置においては、ゲート制御信号にしたがってデータ
を継断するゲート部を備え、ゲート部が継状態のとき
に、入力データに対応した信号を出力データとして出力
し、ゲート部が断状態のときに、実質的に当該断状態と
なる直前の入力データを保持するとともに当該保持され
たデータに対応した信号を出力データとして出力するよ
う構成した順序回路を直列に2つ結合した構成を有する
順序回路であって、結合した2つの順序回路のうち少な
くとも一方の順序回路が、請求項1ないし請求項6のい
ずれかの順序回路であり、入力側の順序回路の出力デー
タを出力側の順序回路の入力データとして出力側の順序
回路のゲート部に与え、入力側の順序回路のゲート部を
制御するゲート制御信号と出力側の順序回路のゲート部
を制御するゲート制御信号とが逆位相となるようにした
ことを特徴とする。
順序回路を構成する2つのラッチ回路などの順序回路の
うち、少なくともいずれか一方の順序回路を構成するゲ
ート部の出力端に現れる信号を、当該信号に対応した分
極状態の形で強誘電体記憶部が保持している。このた
め、電源が遮断されても、強誘電体記憶部によってデー
タが保持されていることになる。
れている当該データを用いて、当該ラッチ回路などの順
序回路の状態を、電源が遮断される前の状態に、確実か
つ速やかに復帰させることが可能となる。すなわち、不
揮発性のフリップフロップ回路などの順序回路を実現す
ることができる。
の半導体装置においては、Pチャネル金属酸化物半導体
電界効果型トランジスタ(P−MOSFET)とNチャ
ネル金属酸化物半導体電界効果型トランジスタ(N−M
OSFET)とを直列に接続した構成を有する相補型金
属酸化物半導体(CMOS)インバータ回路において、
トランジスタのうち少なくとも一つを強誘電体トランジ
スタとしたことを特徴とする。
を、当該信号に対応した分極状態の形で強誘電体トラン
ジスタが保持している。このため、電源が遮断されて
も、強誘電体トランジスタによってデータが保持されて
いることになる。
れている当該データを用いて、当該インバータ回路の状
態を、電源が遮断される前の状態に、確実かつ速やかに
復帰させることが可能となる。すなわち、不揮発性のイ
ンバータ回路を実現することができる。
S)インバータ回路を構成するトランジスタを強誘電体
トランジスタとすることにより、不揮発性のインバータ
回路を、容易に実現することができる。
とは、強誘電体の履歴特性を用いて情報を記憶する部分
をいい、強誘電体トランジスタや強誘電体コンデンサそ
のものの他、これらを組合せた回路をも含む概念であ
る。実施形態では、図1に示すインバータ回路部INV
1、INV3が、これに該当する。
を用いたトランジスタをいい、いわゆるMFMIS構造
のトランジスタやMFS構造のトランジスタ(後述)を
含む概念である。実施形態では、図1に示すトランジス
タNT、PTが、これに該当する。
よる半導体装置に用いられる順序回路であるフリップフ
ロップ回路8を示す回路図である。フリップフロップ回
路8は、順序回路であるラッチ回路LT1(マスターラ
ッチ回路)とラッチ回路LT2(スレーブラッチ回路)
とを直列に接続した構成を有する基本的なDフリップフ
ロップ回路である。
ンジスタGT1(NチャネルMOSFET)、インバー
タ回路部INV1,INV2を備えている。インバータ
回路部INV1は、CMOSインバータ回路であり、P
チャネルMOSFETであるトランジスタPTとNチャ
ネルMOSFETであるトランジスタNTとを直列に接
続した構成を備えている。
は、いわゆるMFMIS構造の強誘電体トランジスタ
(上から、メタル層、強誘電体層、メタル層、絶縁層、
シリコン層をこの順に積層した構造を有するトランジス
タ)である。
す。半導体基板であるp型のシリコン基板20に、n型
(第1導電型)半導体で構成されたソース領域22およ
びドレイン領域24が形成されている。p型(第2導電
型)半導体で構成されたチャネル形成領域26の上に
は、酸化シリコン(SiO2)による絶縁層28が設けられ
ている。絶縁層28の上にはPoly-Si,IrO2,Irをこの順
に積層した下部導電体層(第1の導電体層)30が設け
られている。
電体層32が設けられている。強誘電体層32は、後述
するように、トランジスタNTの継断状態に対応した分
極状態を保持する。
した上部導電体層(第2の導電体層)34が設けられて
いる。
化シリコン(SiN)等を用いることもできる。また、下部
導電体層30、上部導電体層34としては上記の他に、
RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の
金属を用いることができる。
と、図3Bのようになる。上部導電体層34にはコント
ロールゲート電極CGが接続されている。下部導電体層
30には電極が接続されておらずフローティング状態と
なっている。ソース領域22にはソース電極Sが接続さ
れ、ドレイン領域24にはドレイン電極Dが接続されて
いる。
回路の入力端)は、図1に示すラッチ回路LT1のトラ
ンジスタGT1の出力端に接続され、ドレイン電極D
(インバータ回路の出力端)は、ラッチ回路LT2のト
ランジスタGT2の入力端に接続され、ソース電極Sは
接地されている。
Tとは、一方が「Nチャネル型」のMOSFETであ
り、他方が「Pチャネル型」のMOSFETである点を
除き、同様の構成である。すなわち、トランジスタPT
も、MFMIS構造の強誘電体トランジスタである。
も、インバータ回路部INV1と同様の構成であるが、
電流駆動能力は、インバータ回路部INV1に比較して
小さい。この実施形態においては、インバータ回路部I
NV1が強誘電体記憶部に対応し、インバータ回路部I
NV2が帰還回路に対応する。
力データDは、インバータ回路部INV1で反転された
後、インバータ回路部INV2で再反転され(すなわ
ち、元に戻され)、ふたたび、インバータ回路部INV
1に入力される。つまり、インバータ回路部INV2を
有する帰還回路を用いて、データ保持の安定化を図って
いる。
V1の出力(出力データ)は、また、ラッチ回路LT2
に入力される。ラッチ回路LT2も、ラッチ回路LT1
と同様の構成であり、ゲート部であるトランジスタGT
2、インバータ回路部INV3,INV4を備えてい
る。トランジスタGT2は、トランジスタGT1と同様
の構成であり、インバータ回路部INV3,INV4
は、インバータ回路部INV1、INV2と同様の構成
である。
T1のそれと同様である。すなわち、トランジスタGT
2を介して入力されたインバータ回路部INV1の出力
は、インバータ回路部INV3で反転された後、インバ
ータ回路部INV4で再反転され(すなわち、元に戻さ
れ)、ふたたび、インバータ回路部INV3に入力され
る。つまり、インバータ回路部INV4を有する帰還回
路を用いて、データ保持の安定化が図られている。
V3の出力は、フリップフロップ回路8の出力Qとな
る。また、ラッチ回路LT2のインバータ回路部INV
4の出力は、フリップフロップ回路8の反転出力QBと
なる。
ゲートには、ゲート制御信号であるクロックパルスCp
が与えられ、ラッチ回路LT1のトランジスタGT1の
ゲートには、クロックパルスCpの反転信号であるクロ
ックパルスCpB(制御信号)が与えられる。なお、信
号POR(Power On Reset)は、電源投入直後の所定期
間のみトランジスタGT1およびトランジスタGT2を
OFFにするため”H”となり、その後”L”となるよ
う構成されている。
に示す従来のフリップフロップ回路2の動作(図15参
照)と類似しているが、後述するように、電源が遮断さ
れてもデータを保持している点で、従来のフリップフロ
ップ回路2と異なる。なお、この実施形態においては、
フリップフロップ回路2の場合と異なり、クロックパル
スCpの立ち上がりのタイミングで入力データDをラッ
チするようにしている。
フリップフロップ回路8の動作を説明する。なお、図2
のPAは、ラッチ回路LT1の出力信号、すなわち、図
1のPA点の信号を表す。
なると(図2、(a)参照)、ラッチ回路LT1のトラ
ンジスタGT1がOFF(断状態)になるとともに、ラ
ッチ回路LT2のトランジスタGT2がON(継状態)
になる。したがって、クロックパルスCpの立ち上がり
時のデータDn(現在のデータ)に対応するデータ(P
A点の信号は、データDnを反転した値になっている)
がラッチ回路LT1にラッチされるとともに、出力Qに
は、当該データDnが出力される。
ら”L”になると(図2、(b)参照)、ラッチ回路L
T1のトランジスタGT1がON(継状態)になるとと
もに、ラッチ回路LT2のトランジスタGT2がOFF
(断状態)になる。したがって、データDnがラッチ回
路LT2にラッチされるとともに、出力Qには、やはり
当該データDnが出力される。
ら”H”になると(図2、(c)参照)、再び、ラッチ
回路LT1のトランジスタGT1がOFF(断状態)に
なるとともに、ラッチ回路LT2のトランジスタGT2
がON(継状態)になる。したがって、クロックパルス
Cpの立ち上がり時のデータDn+1(つぎのデータ)に対
応するデータ(PA点の信号は、データDnを反転した
値になっている)がラッチ回路LT1にラッチされると
ともに、出力Qには、当該データDn+1が出力される。
いると、クロックパルスCpの立ち上がりのタイミング
でデータをラッチし、クロックパルスCpの1サイクル
に相当する時間の間、ラッチした当該データを出力する
ことができる。
は、従来のフリップフロップ回路2と異なり、電源が遮
断されてもデータを保持している。データの保持および
再生の動作について説明する。
上がり時、すなわち、クロックパルスCpが”L”か
ら”H”になる(図2、(a)参照)直前のデータDn
(この実施形態では、データ”H”)がラッチ回路LT
1にラッチされる。図2、(a)の直前におけるインバ
ータ回路部INV1の状態を、図4に示す。
V1のトランジスタNTのソース電極Sには”L”電位
が与えられており、トランジスタPTのソース電極Sに
は”H”電位が与えられている。
ート電極CGは、ともに”H”電位になっている。コン
トロールゲート電極CGが”H”電位になると、トラン
ジスタNTは”ON”となるとともにトランジスタPT
は”OFF”となるように、トランジスタNT,PTそ
れぞれのしきい値Vthが設定されている。したがって、
この場合、トランジスタNT,PTのドレイン電極D
は、ともに”L”電位になっている。
T,PTの強誘電体層32には、後述するように、所定
の分極状態が生じている。すなわち、データ”H”は、
トランジスタNT,PTの強誘電体層32生ずる所定の
分極状態として、ラッチ回路LT1に書込まれる。
って”H”になると、トランジスタGT1がOFFとな
るが、インバータ回路部INV1およびインバータ回路
部INV2による自己ラッチ機能により、トランジスタ
NTのON状態、およびトランジスタPTのOFF状態
は保持される。すなわち、データ”H”がラッチ回路L
T1にラッチされた状態になる。
たる間の、トランジスタNT、PTの状態について説明
する。まず、トランジスタNTの状態について説明す
る。
Tは、上部導電体層34と下部導電体層30との間に形
成されたコンデンサである強誘電体容量Cferroと、下
部導電体層30とチャネル領域26との間に形成された
コンデンサであるMOS容量CMOSとを、直列に接続し
たものと考えることができる。強誘電体容量Cferroと
MOS容量CMOSとを合成したコンデンサをGATE容
量CGATEと呼ぶ。
るトランジスタNTの強誘電体容量CferroおよびMO
S容量CMOSの電圧・電荷特性の一例を示す。
なっているので(図4参照)、チャネル領域26(図3
A参照)の電位は、ほぼ接地電位になっている。また、
トランジスタNTのコントロールゲート電極CGに”H
(VDD)”電位が与えられている。したがって、GAT
E容量CGATEには、チャネル領域26を基準として+V
DDの電圧が印加される。
量Cferroの状態は、P4になる。同様に、MOS容量
CMOSの状態は、S4になる。なお、S4点で示される
状態の電荷は、P4点で示される状態の電荷と同じ値で
ある。このときMOS容量CMOSに発生する電圧、すな
わち、下部導電体層30(フローティングゲート)に発
生する電圧は、V2となっている。
説明する。図6に、データ”H”を書込む場合における
トランジスタPTの強誘電体容量CferroおよびMOS
容量CMOSの電圧・電荷特性を示す。
TがOFFになっているので、トランジスタPTのチャ
ネル領域の電位は、ほぼ電源電位VDDになっている。ま
た、トランジスタPTのコントロールゲート電極CG
に”H(VDD)”電位が与えられている。したがって、
GATE容量CGATEには、チャネル領域26を基準とし
て、0ボルトの電圧が印加される。
量Cferroの状態はP5になり、MOS容量CMOSの状態
はS5になる。強誘電体容量CferroとMOS容量CMOS
とは直列に接続されているから、P5点およびS5点の
電荷は等しくなる。また、P5点およびS5点の電圧の
和は0Vとなっているはずである。したがって、P5点
の電圧をV4とするとS5点の電圧は、絶対値が等しく
極性が逆の−V4となっている。
(図示せず)を遮断し、その後、電源を再投入した場合
の動作を説明する。まず、トランジスタNTの状態につ
いて説明する。
た状態のままフリップフロップ回路8の電源を遮断する
と、時間の経過に伴って、トランジスタNTの強誘電体
容量CferroおよびMOS容量CMOSに現れる電圧・電荷
は、それぞれ、図5のP4点およびS4点で示される状
態から、P1点およびS1点で示される状態となる。
再投入すると、電源投入とともに、MOS容量CMOSに
現れる電圧・電荷の状態は、S1点からS3点まで急変
する。ここで、S3点で示される状態の電荷は、P1点
で示される状態の電荷と同じ値である。
量CferroおよびMOS容量CMOSに現れる電圧・電荷
は、それぞれ、図5のP4点およびS4点で示される状
態となる。このときMOS容量CMOSに発生する電圧、
すなわち、フローティングゲートに発生する電圧は、V
2となっている。つまり、トランジスタNTは、電源遮
断前と同じ、ON状態となるのである。
の状態は、P1からP4に戻ることになる。同様に、M
OS容量CMOSの状態は、S1からS3を経てS4に戻
ることになる。
説明する。ラッチ回路LT1がデータ”H”を記憶した
状態のままフリップフロップ回路8の電源を遮断する
と、時間の経過に伴って、トランジスタPTの強誘電体
容量CferroおよびMOS容量CMOSに現れる電圧・電荷
は、それぞれ、図6のP5点およびS5点で示される状
態から、P2点およびS2点(図5のS1点と同じ状
態)で示される状態となる。
再投入すると、電源投入とともに、MOS容量CMOSに
現れる電圧・電荷の状態は、S2点からS6点まで急変
する。ここで、S6点で示される状態の電荷は、P2点
で示される状態の電荷と同じ値である。
量CferroおよびMOS容量CMOSに現れる電圧・電荷
は、それぞれ、図6のP5点およびS5点で示される状
態となる。このときMOS容量CMOSに発生する電圧、
すなわち、フローティングゲートに発生する電圧、は−
V4となっている。つまり、トランジスタNTは、電源
遮断前と同じ、OFF状態となるのである。
の状態は、P2からP5に戻ることになる。同様に、M
OS容量CMOSの状態は、S2からS6を経てS5に戻
ることになる。
遮断し、その後、電源を再投入した場合、ラッチ回路L
T1は、電源を遮断する前の状態、すなわち、データ”
H”をラッチした状態に復帰することがわかる。
されている場合を例に説明したが、ラッチ回路LT1に
データ”L”がラッチされている場合の動作も、ほぼ同
様である。また、ラッチ回路LT1の動作について説明
したが、ラッチ回路LT2の動作も、ラッチ回路LT1
の動作と、ほぼ同様である。
の内容にかかわらず、電源を遮断しても当該データを記
憶しており、電源の復帰とともに、当該データを再生す
ることができる不揮発性のフリップフロップ回路であ
る。
においては、トランジスタGT1,GT2のそれぞれ出
力端に接続され、当該出力端に現れる信号に対応した分
極状態を保持するインバータ回路部INV1,INV3
を備えている。
成するトランジスタGT1,GT2の出力端に現れる信
号を、当該信号に対応した分極状態の形でインバータ回
路部INV1,INV3が保持している。このため、電
源が遮断されても、インバータ回路部INV1,INV
3によってデータが保持されていることになる。
れている当該データを用いて、当該フリップフロップ回
路8の状態を、電源が遮断される前の状態に、確実かつ
速やかに復帰させることが可能となる。すなわち、不揮
発性のフリップフロップ回路を実現することができる。
GT1,GT2を介してインバータ回路部INV1,I
NV3の保持データが不用意に書換えられてしまうこと
を防止するため、復帰に要する所定期間、前述のよう
に、信号POR(Power On Reset)を”H”とすること
で、トランジスタGT1,GT2を断状態にするように
している。
短いので、データの書込みに際し、インバータ回路部I
NV1,INV3が入力データDに対応した分極状態に
至るまでの時間は短い。したがって、高速応答が可能と
なる。
み、消去時に高電圧を要することはない。したがって、
チップ内に昇圧回路を設けたり、通常電源の他に高圧電
源を別途用意したりする必要がない。このため、チップ
サイズの増大や製造コストの上昇を抑制することができ
る。
記憶部として、一対のトランジスタを強誘電体トランジ
スタとしたインバータ回路部INV1,INV3を用
い、トランジスタGT1,GT2の出力端に、それぞ
れ、当該インバータ回路部INV1,INV3の入力端
を結合し、当該インバータ回路部INV1,INV3の
出力端に現れる信号に対応した信号をそれぞれのインバ
ータ回路部INV1,INV3の出力データとして出力
するよう構成している。
成するトランジスタを強誘電体トランジスタとすること
により、フリップフロップ回路8を構成するトランジス
タGT1,GT2の出力端に現れる信号を、当該強誘電
体トランジスタに保持することができる。このため、不
揮発性のフリップフロップ回路を、容易に実現すること
ができる。また、フリップフロップ回路を構成するトラ
ンジスタ等の個数を、容易に低減することができる。
定の規格値に規格化するインバータ回路部INV2,I
NV4を備え、当該回路を介して出力データに対応する
信号をトランジスタGT1,GT2の出力端に、それぞ
れ帰還させるよう構成している。
INV4を有する帰還路を設けることにより、通常の動
作や復帰時の動作を、より安定化させることができる。
タ回路部INV2,INV4として、CMOSインバー
タ回路を用いている。したがって、通常の動作や復帰時
の動作を、容易に安定化させることができる。
タ回路部INV2,INV4を構成するそれぞれ一対の
トランジスタを、強誘電体トランジスタNT,PTとし
ている。
現れる信号を、当該信号に対応した分極状態の形で強誘
電体トランジスタNT,PTが保持している。このた
め、電源が遮断されたあと回復したときに、保持されて
いる当該信号を用いて、フリップフロップ回路8の状態
を、電源が遮断される前の状態に、より確実に復帰させ
ることが可能となる。
スタNT,PTとして、いわゆるMFMIS構造の強誘
電体トランジスタを用いている。
路の製造工程に、強誘電体層32および上部導電体層3
4を積み上げる工程を追加するだけで、容易に、不揮発
性のフリップフロップ回路を得ることが可能となる。
回路LT1およびラッチ回路LT2の双方に、強誘電体
トランジスタを用いて構成されたCMOSインバータ回
路を備えるようにしたが、この発明はこれに限定される
ものではない。ラッチ回路LT1またはラッチ回路LT
2のいずれか一方、たとえば、ラッチ回路LT1にのみ
強誘電体トランジスタを用いて構成されたCMOSイン
バータ回路を備えるようにすることもできる。
ッチ回路、たとえばラッチ回路LT1、に含まれるイン
バータ回路部INV1およびインバータ回路部INV2
の双方に強誘電体トランジスタを用いるよう構成した
が、インバータ回路部INV1およびインバータ回路部
INV2の一方、たとえばインバータ回路部INV1に
のみ強誘電体トランジスタを用いるよう構成することも
できる。
誘電体トランジスタを用いるように構成することもでき
る。このようにすれば、トランジスタNTまたはトラン
ジスタPTがOFF状態のときに漏れ電流が流れるよう
な素子設計をしたとしても、インバータ回路部INV2
の電流駆動能力自体が小さいことから、漏れ電流に起因
する消費電力をより低く抑えることができる。
ータ回路部INV1、を構成するトランジスタNT,P
Tの双方を強誘電体トランジスタとしたが、トランジス
タNT,PTの一方、たとえばトランジスタNTのみを
強誘電体トランジスタとするよう構成することもでき
る。
のインバータ回路部INV2,INV4を設けるよう構
成したが、この発明はこれに限定されるものではない。
たとえば、図7に示すフリップフロップ回路10のよう
に、ラッチ回路LT1、LT2ともに、帰還用のインバ
ータ回路部INV2,INV4(図1参照)を省略する
こともできる。
線とグランドとの間には寄生容量が存在するため、これ
らの配線がフローティング状態となっても、該配線の電
位はしばらく維持される。したがって、クロックパルス
Cpの周期がそれほど長くない限り、帰還用のインバー
タ回路部INV2,INV4(図1参照)を省略したと
しても、ラッチ回路LT1またはラッチ回路LT2のラ
ッチ内容は保持されるからである。
部としてトランジスタGT1,GT2を用いたが、ゲー
ト部はこれに限定されるものではない。ゲート部とし
て、たとえば、伝送ゲートやクロックドCMOSインバ
ータ等を用いることもできる。
述べる種々の他の実施形態においても、同様に適用する
ことができる。
フリップフロップ回路を例に説明したが、この発明はこ
れに限定されるものではない。たとえば、S−R(セッ
ト・リセット)付きのDフリップフロップ回路や、J−
Kフリップフロップ回路など、フリップフロップ回路一
般に適用することができる。
ト・リセット)付きのDフリップフロップ回路の一例で
あるフリップフロップ回路12の回路図を示す。図9
は、フリップフロップ回路12の動作を示すテーブルで
ある。
フリップフロップ回路8と同様に、順序回路であるラッ
チ回路LT1(マスターラッチ回路)とラッチ回路LT
2(スレーブラッチ回路)とを直列に接続した構成を有
する。
路部INV1は、強誘電体トランジスタNT,PTを備
えたCMOSインバータ回路CI1と、4つのトランジ
スタとを備えている。該4つのトランジスタのゲート
は、セット端子S、リセット端子Rに、適当に接続され
ている。
号”H”を入力することにより、フリップフロップ回路
12の記憶内容をリセット(クリア)することができ、
リセット端子Rおよびセット端子Sに信号”L”を入力
することにより、フリップフロップ回路12の記憶内容
をセット(プリセット)することができる。
るとともにセット端子Sに信号”H”を与えておけば、
上述のフリップフロップ回路8(図1参照)と同様の働
きをする。なお、信号POR(Power On Reset)は、フ
リップフロップ回路8の場合と同様に、電源投入直後の
所定期間のみ”H”となり、その後”L”となるよう構
成されている。また、信号PORが”H”の期間、リセ
ット端子Rに信号”L”が与えられるとともにセット端
子Sに信号”H”が与えられるよう構成されている。
ランジスタNT,PTを備えたCMOSインバータ回路
CI2と、2つのトランジスタDNT,DPTを備えて
いる。トランジスタDNTのゲートには電源電圧が印加
されており、トランジスタDPTのゲートは接地されて
いる。なお、トランジスタDNT,DPTは、インバー
タ回路部INV2の電気的特性をインバータ回路部IN
V1の電気的特性に合せるためのトランジスタであり、
省略することもできる。
同様の構成であり、インバータ回路部INV3,INV
4を備えている。インバータ回路部INV3,INV4
は、インバータ回路部INV1、INV2と同様の構成
である。
は、セット端子S、リセット端子Rを備えていること、
および、インバータ回路部INV1、INV2、INV
3、INV4がやや複雑になっていることを除けば、図
1に示すフリップフロップ回路8と同様の構成である。
リップフロップ回路の一例であるフリップフロップ回路
14の回路図を示す。図10Bは、フリップフロップ回
路14の動作を示すテーブルである。
フリップフロップ回路8と、複数の論理ゲートを組合せ
た論理ゲート部LGとを備えている。論理ゲート部LG
には、入力として、入力端子Jからの入力、入力端子K
からの入力、および、フリップフロップ回路8からの出
力Qが与えられる。論理ゲート部LGの出力は、フリッ
プフロップ回路8の入力端子Dに与えられる。
号”H”を与えるとともに入力端子Kに信号”L”を与
えれば、クロックパルスCpの立上がりで、出力Qから
データ”H”が出力される。逆に、入力端子Jに信号”
L”を与えるとともに入力端子Kに信号”H”を与えれ
ば、クロックパルスCpの立上がりで、出力Qからデー
タ”L”が出力される。
に信号”H”を与えれば、クロックパルスCpの立上が
りで、出力Qの内容が反転する。一方、入力端子Jおよ
び入力端子Kの双方に信号”L”を与えれば、出力Qの
内容は保持される。
回路としてフリップフロップ回路を例に説明したが、こ
の発明はこれに限定されるものではない。順序回路とし
て、たとえばラッチ回路にも、この発明を適用すること
ができる。
路の一例であるラッチ回路16を示す回路図である。図
11Bは、ラッチ回路16の動作を示すテーブルであ
る。ラッチ回路16は、図1に示すフリップフロップ回
路8を構成するラッチ回路LT1と、ほぼ同様の構成で
ある。
あるトランジスタGT(NチャネルMOSFET)、イ
ンバータ回路部INV1,INV2を備えている。イン
バータ回路部INV1は、CMOSインバータ回路であ
り、PチャネルMOSFETであるトランジスタPTと
NチャネルMOSFETであるトランジスタNTとを直
列に接続した構成を備えている。
は、ともに、いわゆるMFMIS構造の強誘電体トラン
ジスタである。トランジスタNTとトランジスタPTと
は、一方が「Nチャネル型」のMOSFETであり、他
方が「Pチャネル型」のMOSFETである点を除き、
同様の構成である。インバータ回路部INV2も、イン
バータ回路部INV1と同様の構成である。この実施形
態においては、インバータ回路部INV1が強誘電体記
憶部に対応し、インバータ回路部INV2が帰還回路に
対応する。
データDは、インバータ回路部INV1で反転された
後、インバータ回路部INV2で再反転され(すなわ
ち、元に戻され)、ふたたび、インバータ回路部INV
1に入力される。つまり、インバータ回路部INV2を
有する帰還回路を用いて、データ保持の安定化を図って
いる。これも、上述のラッチ回路LT1(図1参照)の
場合と、同様である。
ッチ回路16の出力となる。また、インバータ回路部I
NV1の出力QBが、ラッチ回路16の反転出力とな
る。ラッチ回路16のトランジスタGTのゲートには、
ゲート制御信号であるクロックパルスCpが与えられ
る。
pが”H”のとき、出力Qからは入力データDが、その
まま出力される。すなわち、ラッチ回路16はアンラッ
チ状態となる。一方、クロックパルスCpが”L”にな
ると、出力Qの値は保持される。すなわち、ラッチ回路
16はラッチ状態となる。
ップ回路と同様に、電源が遮断されてもデータを保持す
ることができ、電源が復帰すると、電源が遮断される直
前の状態に復帰する。
例に説明したが、この発明はこれに限定されるものでは
ない。たとえばCMOSインバータ回路にも、この発明
を適用することができる。
インバータ回路の一例であるインバータ回路18を示す
回路図である。図12Bは、インバータ回路18の動作
を示すテーブルである。インバータ回路18は、図1に
示すフリップフロップ回路8を構成するインバータ回路
部INV1と、ほぼ同様の構成である。
ネルMOSFETであるトランジスタPTとNチャネル
MOSFETであるトランジスタNTとを直列に接続し
た構成を備えている。トランジスタNTおよびトランジ
スタPTは、ともに、いわゆるMFMIS構造の強誘電
体トランジスタである。トランジスタNTとトランジス
タPTとは、一方が「Nチャネル型」のMOSFETで
あり、他方が「Pチャネル型」のMOSFETである点
を除き、同様の構成である。
反転したデータが、出力データOUTとなる。インバー
タ回路18においても、上述の各実施形態の場合と同様
に、電源が遮断されてもデータを保持することができ、
電源が復帰すると、電源が遮断される直前の状態に、確
実かつ速やかに復帰する。
電体トランジスタとして、いわゆるMFMIS構造の強
誘電体トランジスタを例に説明したが、強誘電体トラン
ジスタはこれに限定されるものではない。強誘電体トラ
ンジスタとして、たとえば、図13Aに示すようなトラ
ンジスタNTを用いることもできる。
ャンネルMOSFETである。半導体基板であるp型の
シリコン基板20に、n型半導体で構成されたソース領
域22とドレイン領域24が形成されている。p型半導
体で構成されたチャネル領域26の上には、PZT等の
強誘電体材料で構成した強誘電体層32が設けられてい
る。強誘電体層32の上には、導電体層40が設けられ
ている。
S構造のトランジスタ(上から、メタル層、強誘電体
層、シリコン層をこの順に積層した構造を有するトラン
ジスタ)という。なお、強誘電体層とシリコン層(半導
体基板)との間に絶縁物質を介在させたMFIS構造の
トランジスタを用いることもできる。
と、図13Bのようになる。導電体層40にはゲート電
極Gが接続されている。ソース領域22にはソース電極
Sが接続され、ドレイン領域24にはドレイン電極Dが
接続されている。
ETの絶縁層を、シリコン酸化物ではなくPZT等の強
誘電体材料で構成したトランジスタである。したがっ
て、従来のSRAM等に用いる記憶用トランジスタの材
料を一部変更するだけで、容易に不揮発性の順序回路等
を得ることができる。なお、pチャンネルMOSFET
トランジスタPTについても、図13Aに示すトランジ
スタNTと同様の構成のものを用いることができる。
ジスタに限定されるものではない。たとえば、強誘電体
コンデンサを用いることもできる。この場合、たとえ
ば、図1に示す強誘電体トランジスタNTの代わりに、
通常のMOSFETのゲート電極に強誘電体コンデンサ
を直列に接続したものを用いればよい。
ロップ回路等に用いる通常のMOSFETをそのまま用
いるとともに、新たに強誘電体コンデンサを追加するだ
けで、容易に不揮発性のフリップフロップ回路等を得る
ことができる。
られる順序回路であるフリップフロップ回路8を示す回
路図である。
のタイミングチャートである。
である。図3Bは、図3AのトランジスタNTを記号で
表した図面である。
込む場合の動作を説明するための図面である。
タNTの強誘電体容量CferroおよびMOS容量CMOSの
電圧・電荷特性を示す図面である。
タPTの強誘電体容量CferroおよびMOS容量CMOSの
電圧・電荷特性を示す図面である。
いられる順序回路であるフリップフロップ回路10を示
す回路図である。
置に用いられる順序回路であるフリップフロップ回路1
2を示す回路図である。
ルである。
ップフロップ回路の一例であるフリップフロップ回路1
4の回路図である。図10Bは、フリップフロップ回路
14の動作を示すテーブルである。
の一例であるラッチ回路16を示す回路図である。図1
1Bは、ラッチ回路16の動作を示すテーブルである。
ンバータ回路の一例であるインバータ回路18を示す回
路図である。図12Bは、インバータ回路18の動作を
示すテーブルである。
例を示す図面である。図13Bは、図13Aのトランジ
スタNTを記号で表した図面である。
プ回路2の回路図である。
を表わすタイミングチャートである。
Claims (9)
- 【請求項1】ゲート制御信号にしたがってデータを継断
するゲート部を備え、ゲート部が継状態のときに、入力
データに対応した信号を出力データとして出力し、ゲー
ト部が断状態のときに、実質的に当該断状態となる直前
の入力データを保持するとともに保持された当該データ
に対応した信号を出力データとして出力するよう構成し
た順序回路であって、 ゲート部の出力端に結合され、当該出力端に現れる信号
に対応した分極状態を保持する強誘電体記憶部を備えた
こと、 を特徴とする、強誘電体を用いた順序回路。 - 【請求項2】請求項1の順序回路において、 前記強誘電体記憶部として、少なくとも一つのトランジ
スタを強誘電体トランジスタとした相補型金属酸化物半
導体インバータ回路を用い、 前記ゲート部の出力端に当該インバータ回路の入力端を
結合し、当該インバータ回路の出力端に現れる信号に対
応した信号を出力データとして出力するよう構成したこ
と、 を特徴とするもの。 - 【請求項3】請求項1ないし請求項2のいずれかの順序
回路において、 帰還回路を備え、当該帰還回路を介して出力データに対
応する信号を前記ゲート部の出力端に帰還させ得るよう
構成したこと、 を特徴とするもの。 - 【請求項4】請求項3の順序回路において、 前記帰還回路として、相補型金属酸化物半導体インバー
タ回路を用いたこと、を特徴とするもの。 - 【請求項5】請求項4の順序回路において、 前記帰還回路として用いる相補型金属酸化物半導体イン
バータ回路を構成する少なくともひとつのトランジスタ
を、強誘電体トランジスタとしたこと、 を特徴とするもの。 - 【請求項6】請求項2または請求項5のいずれかの順序
回路において、 前記強誘電体トランジスタは、 A)半導体基板に形成された第1導電型のソース領域お
よびドレイン領域、 B)ソース領域とドレイン領域との間に配置された第2
導電型のチャネル形成領域、 C)チャネル形成領域の上に配置された絶縁層、 D)前記絶縁層の上に配置された第1の導電体層、 E)前記第1の導電体層の上に形成された強誘電体層、 F)強誘電体層の上に形成された第2の導電体層、 を有すること、 を特徴とするもの。 - 【請求項7】ゲート制御信号にしたがってデータを継断
するゲート部を備え、ゲート部が継状態のときに、入力
データに対応した信号を出力データとして出力し、ゲー
ト部が断状態のときに、実質的に当該断状態となる直前
の入力データを保持するとともに当該保持されたデータ
に対応した信号を出力データとして出力するよう構成し
た順序回路を直列に2つ結合した構成を有する順序回路
であって、 結合した2つの順序回路のうち少なくとも一方の順序回
路が、請求項1ないし請求項6のいずれかの順序回路で
あり、 入力側の順序回路の出力データを出力側の順序回路の入
力データとして出力側の順序回路のゲート部に与え、 入力側の順序回路のゲート部を制御するゲート制御信号
と出力側の順序回路のゲート部を制御するゲート制御信
号とが逆位相となるようにしたこと、 を特徴とする、強誘電体を用いた順序回路。 - 【請求項8】Pチャネル金属酸化物半導体電界効果型ト
ランジスタとNチャネル金属酸化物半導体電界効果型ト
ランジスタとを直列に接続した構成を有する相補型金属
酸化物半導体インバータ回路において、 前記トランジスタのうち少なくとも一つを強誘電体トラ
ンジスタとしたことを特徴とするインバータ回路。 - 【請求項9】請求項1ないし請求項7または請求項8の
いずれかの回路を用いたこと、を特徴とする半導体装
置。
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