JP2000077986A - 強誘電体を用いた順序回路およびこれを用いた半導体装置 - Google Patents

強誘電体を用いた順序回路およびこれを用いた半導体装置

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JP2000077986A JP10247991A JP24799198A JP2000077986A JP 2000077986 A JP2000077986 A JP 2000077986A JP 10247991 A JP10247991 A JP 10247991A JP 24799198 A JP24799198 A JP 24799198A JP 2000077986 A JP2000077986 A JP 2000077986A
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Abstract

(57)【要約】 【課題】 電源が遮断されてもデータを保持することが
できる不揮発性の順序回路等を提供する。 【解決手段】 インバータ回路部ＩＮＶ１は、従来のＣ
ＭＯＳインバータを構成する一対のトランジスタを、Ｍ
ＦＭＩＳ構造のトランジスタＮＴ，ＰＴに置換したもの
である。装置の電源が遮断されても、トランジスタＮＴ
の強誘電体層３２はＯＮ状態に対応した分極状態を保持
しており、トランジスタＰＴの強誘電体層３２はＯＦＦ
状態に対応した分極状態を保持している。電源を再投入
すると、トランジスタＮＴ、ＰＴは、それぞれの強誘電
体層３２が保持していた分極状態にしたがって、トラン
ジスタＮＴをＯＮ状態にするとともに、トランジスタＰ
ＴをＯＦＦ状態にする。したがって、電源の再投入によ
り、インバータ回路部ＩＮＶ１は、電源遮断前の状態に
復帰する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は順序回路等に関
し、特に強誘電体を用いた順序回路等に関する。
【０００２】
【従来の技術】ラッチ回路やフリップフロップ回路など
の順序回路が知られている。図１４に、従来の順序回路
の一例として、フリップフロップ回路２を示す。図１５
は、図１４に示すフリップフロップ回路２の動作を示す
タイミングチャートである。フリップフロップ回路２
は、ラッチ回路４（マスターラッチ回路）とラッチ回路
６（スレーブラッチ回路）とを直列に接続して構成され
ている。なお、図１５のＰＡは、ラッチ回路４の出力信
号、すなわち、図１４のＰＡ点の信号を表す。
【０００３】クロックパルスＣpが”Ｈ”から”Ｌ”に
なると（図１５、（ａ）参照）、ラッチ回路４がラッチ
状態となるとともにラッチ回路６がアンラッチ状態とな
る。したがって、クロックパルスＣpの立ち下がり時の
データＤn（現在のデータ）に対応するデータ（ＰＡ点
の信号は、データＤnを反転した値になっている）がラ
ッチ回路４にラッチされるとともに、出力Ｑには、当該
データＤnが出力される。
【０００４】つぎに、クロックパルスＣpが”Ｌ”か
ら”Ｈ”になると（図１５、（ｂ）参照）、ラッチ回路
４がアンラッチ状態となるとともにラッチ回路６がラッ
チ状態となる。したがって、データＤnがラッチ回路６
にラッチされるとともに、出力Ｑには、やはり当該デー
タＤnが出力される。
【０００５】つぎに、クロックパルスＣpが”Ｈ”か
ら”Ｌ”になると（図１５、（ｃ）参照）、再び、ラッ
チ回路４がラッチ状態となるとともにラッチ回路６がア
ンラッチ状態となる。したがって、クロックパルスＣp
の立ち下がり時のデータＤn+1（つぎのデータ）に対応
するデータ（ＰＡ点の信号は、データＤnを反転した値
になっている）がラッチ回路４にラッチされるととも
に、出力Ｑには、当該データＤn+1が出力される。
【０００６】このように、フリップフロップ回路２を用
いると、クロックパルスＣpの立ち下がりのタイミング
でデータをラッチし、クロックパルスＣpの１サイクル
に相当する時間の間、ラッチした当該データを出力する
ことができる。このため、データからノイズを除去し
て、安定した出力を得ることができる。
【０００７】したがって、このようなフリップフロップ
回路２などの順序回路と、論理ゲートなどの組合せ回路
とを多数組合せて用いることで、信頼性の高いシーケン
ス処理などを行なうことができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のフリップフロップ回路２などの順序回路に
は、次のような問題点があった。従来の順序回路におい
ては、処理中のデータを保持するために、回路に常に電
圧を印加しておかなければならない。
【０００９】したがって、シーケンス処理の途中におい
て事故などにより電源が遮断された場合、電源が回復し
ても、事故直前のデータは残っておらず、当該シーケン
ス処理を事故直前の状態に戻すには、改めてシーケンス
処理の最初からやり直さなければならなかった。これで
は、無駄が多く、また、処理の信頼性に欠ける。
【００１０】この発明は、このような従来のフリップフ
ロップ回路など順序回路の問題点を解消し、電源が遮断
されてもデータを保持することができる不揮発性の順序
回路等を提供することを目的とする。
【００１１】
【課題を解決するための手段、発明の作用および効果】
請求項１の順序回路および請求項９の半導体装置におい
ては、ゲート部の出力端に結合され、当該出力端に現れ
る信号に対応した分極状態を保持する強誘電体記憶部を
備えたことを特徴とする。
【００１２】したがって、ラッチ回路などの順序回路を
構成するゲート部の出力端に現れる信号を、当該信号に
対応した分極状態の形で強誘電体記憶部が保持してい
る。このため、電源が遮断されても、強誘電体記憶部に
よってデータが保持されていることになる。
【００１３】この結果、電源が回復したときに、保持さ
れている当該データを用いて、当該順序回路の状態を、
電源が遮断される前の状態に、確実かつ速やかに復帰さ
せることが可能となる。すなわち、不揮発性のラッチ回
路などの順序回路を実現することができる。
【００１４】請求項２の順序回路においては、強誘電体
記憶部として、少なくとも一つのトランジスタを強誘電
体トランジスタとした相補型金属酸化物半導体（ＣＭＯ
Ｓ）インバータ回路を用い、ゲート部の出力端に当該イ
ンバータ回路の入力端を結合し、当該インバータ回路の
出力端に現れる信号に対応した信号を出力データとして
出力するよう構成したことを特徴とする。
【００１５】したがって、相補型金属酸化物半導体（Ｃ
ＭＯＳ）インバータ回路を構成するトランジスタを強誘
電体トランジスタとすることにより、順序回路を構成す
るゲート部の出力端に現れる信号を、当該強誘電体トラ
ンジスタに保持することができる。このため、不揮発性
の順序回路を、容易に実現することができる。また、順
序回路を構成するトランジスタ等の個数を、容易に低減
することができる。
【００１６】請求項３の順序回路においては、帰還回路
を備え、当該帰還回路を介して出力データに対応する信
号をゲート部の出力端に帰還させ得るよう構成したこと
を特徴とする。
【００１７】したがって、帰還路を設けることにより、
通常の動作や復帰時の動作を、より安定化させることが
できる。
【００１８】請求項４の順序回路においては、帰還回路
として、相補型金属酸化物半導体（ＣＭＯＳ）インバー
タ回路を用いたことを特徴とする。
【００１９】すなわち、帰還回路として相補型金属酸化
物半導体（ＣＭＯＳ）インバータ回路を用いることで、
通常の動作や復帰時の動作を、容易に安定化させること
ができる。
【００２０】請求項５の順序回路においては、帰還回路
として用いる相補型金属酸化物半導体（ＣＭＯＳ）イン
バータ回路を構成する少なくともひとつのトランジスタ
を、強誘電体トランジスタとしたことを特徴とする。
【００２１】したがって、帰還路においても、帰還路に
現れる信号を、当該信号に対応した分極状態の形で強誘
電体トランジスタが保持している。このため、電源が遮
断されたあと回復したときに、保持されている当該信号
を用いて、当該順序回路の状態を、電源が遮断される前
の状態に、より確実に復帰させることが可能となる。
【００２２】請求項６の順序回路においては、強誘電体
トランジスタは、 Ａ）半導体基板に形成された第１導電型のソース領域お
よびドレイン領域、 Ｂ）ソース領域とドレイン領域との間に配置された第２
導電型のチャネル形成領域、 Ｃ）チャネル形成領域の上に配置された絶縁層、 Ｄ）前記絶縁層の上に配置された第１の導電体層、 Ｅ）前記第１の導電体層の上に形成された強誘電体層、 Ｆ）強誘電体層の上に形成された第２の導電体層、 を有することを特徴とする。
【００２３】したがって、強誘電体トランジスタとし
て、上記構造のトランジスタを用いることで、通常のＣ
ＭＯＳインバータ回路の製造工程に、強誘電体層および
第２の導電体層を積み上げる工程を追加するだけで、容
易に、不揮発性の順序回路を得ることが可能となる。
【００２４】請求項７の順序回路および請求項９の半導
体装置においては、ゲート制御信号にしたがってデータ
を継断するゲート部を備え、ゲート部が継状態のとき
に、入力データに対応した信号を出力データとして出力
し、ゲート部が断状態のときに、実質的に当該断状態と
なる直前の入力データを保持するとともに当該保持され
たデータに対応した信号を出力データとして出力するよ
う構成した順序回路を直列に２つ結合した構成を有する
順序回路であって、結合した２つの順序回路のうち少な
くとも一方の順序回路が、請求項１ないし請求項６のい
ずれかの順序回路であり、入力側の順序回路の出力デー
タを出力側の順序回路の入力データとして出力側の順序
回路のゲート部に与え、入力側の順序回路のゲート部を
制御するゲート制御信号と出力側の順序回路のゲート部
を制御するゲート制御信号とが逆位相となるようにした
ことを特徴とする。
【００２５】したがって、フリップフロップ回路などの
順序回路を構成する２つのラッチ回路などの順序回路の
うち、少なくともいずれか一方の順序回路を構成するゲ
ート部の出力端に現れる信号を、当該信号に対応した分
極状態の形で強誘電体記憶部が保持している。このた
め、電源が遮断されても、強誘電体記憶部によってデー
タが保持されていることになる。
【００２６】この結果、電源が回復したときに、保持さ
れている当該データを用いて、当該ラッチ回路などの順
序回路の状態を、電源が遮断される前の状態に、確実か
つ速やかに復帰させることが可能となる。すなわち、不
揮発性のフリップフロップ回路などの順序回路を実現す
ることができる。
【００２７】請求項８のインバータ回路および請求項９
の半導体装置においては、Ｐチャネル金属酸化物半導体
電界効果型トランジスタ（Ｐ−ＭＯＳＦＥＴ）とＮチャ
ネル金属酸化物半導体電界効果型トランジスタ（Ｎ−Ｍ
ＯＳＦＥＴ）とを直列に接続した構成を有する相補型金
属酸化物半導体（ＣＭＯＳ）インバータ回路において、
トランジスタのうち少なくとも一つを強誘電体トランジ
スタとしたことを特徴とする。
【００２８】したがって、インバータ回路に現れる信号
を、当該信号に対応した分極状態の形で強誘電体トラン
ジスタが保持している。このため、電源が遮断されて
も、強誘電体トランジスタによってデータが保持されて
いることになる。
【００２９】この結果、電源が回復したときに、保持さ
れている当該データを用いて、当該インバータ回路の状
態を、電源が遮断される前の状態に、確実かつ速やかに
復帰させることが可能となる。すなわち、不揮発性のイ
ンバータ回路を実現することができる。
【００３０】また、相補型金属酸化物半導体（ＣＭＯ
Ｓ）インバータ回路を構成するトランジスタを強誘電体
トランジスタとすることにより、不揮発性のインバータ
回路を、容易に実現することができる。
【００３１】なお、請求項において「強誘電体記憶部」
とは、強誘電体の履歴特性を用いて情報を記憶する部分
をいい、強誘電体トランジスタや強誘電体コンデンサそ
のものの他、これらを組合せた回路をも含む概念であ
る。実施形態では、図１に示すインバータ回路部ＩＮＶ
１、ＩＮＶ３が、これに該当する。
【００３２】「強誘電体トランジスタ」とは、強誘電体
を用いたトランジスタをいい、いわゆるＭＦＭＩＳ構造
のトランジスタやＭＦＳ構造のトランジスタ（後述）を
含む概念である。実施形態では、図１に示すトランジス
タＮＴ、ＰＴが、これに該当する。
【００３３】
【発明の実施の形態】図１は、この発明の一実施形態に
よる半導体装置に用いられる順序回路であるフリップフ
ロップ回路８を示す回路図である。フリップフロップ回
路８は、順序回路であるラッチ回路ＬＴ１（マスターラ
ッチ回路）とラッチ回路ＬＴ２（スレーブラッチ回路）
とを直列に接続した構成を有する基本的なＤフリップフ
ロップ回路である。
【００３４】ラッチ回路ＬＴ１は、ゲート部であるトラ
ンジスタＧＴ１（ＮチャネルＭＯＳＦＥＴ）、インバー
タ回路部ＩＮＶ１，ＩＮＶ２を備えている。インバータ
回路部ＩＮＶ１は、ＣＭＯＳインバータ回路であり、Ｐ
チャネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャ
ネルＭＯＳＦＥＴであるトランジスタＮＴとを直列に接
続した構成を備えている。
【００３５】トランジスタＮＴおよびトランジスタＰＴ
は、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタ
（上から、メタル層、強誘電体層、メタル層、絶縁層、
シリコン層をこの順に積層した構造を有するトランジス
タ）である。
【００３６】図３Ａに、トランジスタＮＴの構造を示
す。半導体基板であるｐ型のシリコン基板２０に、ｎ型
（第１導電型）半導体で構成されたソース領域２２およ
びドレイン領域２４が形成されている。ｐ型（第２導電
型）半導体で構成されたチャネル形成領域２６の上に
は、酸化シリコン（SiO2)による絶縁層２８が設けられ
ている。絶縁層２８の上にはPoly-Si,IrO2,Irをこの順
に積層した下部導電体層（第１の導電体層）３０が設け
られている。
【００３７】その上にはＰＺＴ等により構成された強誘
電体層３２が設けられている。強誘電体層３２は、後述
するように、トランジスタＮＴの継断状態に対応した分
極状態を保持する。
【００３８】さらにその上にはIrO2,Irをこの順に積層
した上部導電体層（第２の導電体層）３４が設けられて
いる。
【００３９】なお、絶縁層２８としては上記の他に、窒
化シリコン(SiN)等を用いることもできる。また、下部
導電体層３０、上部導電体層３４としては上記の他に、
RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の
金属を用いることができる。
【００４０】図３ＡのトランジスタＮＴを記号で表す
と、図３Ｂのようになる。上部導電体層３４にはコント
ロールゲート電極ＣＧが接続されている。下部導電体層
３０には電極が接続されておらずフローティング状態と
なっている。ソース領域２２にはソース電極Ｓが接続さ
れ、ドレイン領域２４にはドレイン電極Ｄが接続されて
いる。
【００４１】コントロールゲート電極ＣＧ（インバータ
回路の入力端）は、図１に示すラッチ回路ＬＴ１のトラ
ンジスタＧＴ１の出力端に接続され、ドレイン電極Ｄ
（インバータ回路の出力端）は、ラッチ回路ＬＴ２のト
ランジスタＧＴ２の入力端に接続され、ソース電極Ｓは
接地されている。
【００４２】なお、トランジスタＮＴとトランジスタＰ
Ｔとは、一方が「Ｎチャネル型」のＭＯＳＦＥＴであ
り、他方が「Ｐチャネル型」のＭＯＳＦＥＴである点を
除き、同様の構成である。すなわち、トランジスタＰＴ
も、ＭＦＭＩＳ構造の強誘電体トランジスタである。
【００４３】図１に戻って、インバータ回路部ＩＮＶ２
も、インバータ回路部ＩＮＶ１と同様の構成であるが、
電流駆動能力は、インバータ回路部ＩＮＶ１に比較して
小さい。この実施形態においては、インバータ回路部Ｉ
ＮＶ１が強誘電体記憶部に対応し、インバータ回路部Ｉ
ＮＶ２が帰還回路に対応する。
【００４４】トランジスタＧＴ１を介して入力された入
力データＤは、インバータ回路部ＩＮＶ１で反転された
後、インバータ回路部ＩＮＶ２で再反転され（すなわ
ち、元に戻され）、ふたたび、インバータ回路部ＩＮＶ
１に入力される。つまり、インバータ回路部ＩＮＶ２を
有する帰還回路を用いて、データ保持の安定化を図って
いる。
【００４５】ラッチ回路ＬＴ１のインバータ回路部ＩＮ
Ｖ１の出力（出力データ）は、また、ラッチ回路ＬＴ２
に入力される。ラッチ回路ＬＴ２も、ラッチ回路ＬＴ１
と同様の構成であり、ゲート部であるトランジスタＧＴ
２、インバータ回路部ＩＮＶ３，ＩＮＶ４を備えてい
る。トランジスタＧＴ２は、トランジスタＧＴ１と同様
の構成であり、インバータ回路部ＩＮＶ３，ＩＮＶ４
は、インバータ回路部ＩＮＶ１、ＩＮＶ２と同様の構成
である。
【００４６】ラッチ回路ＬＴ２の動作も、ラッチ回路Ｌ
Ｔ１のそれと同様である。すなわち、トランジスタＧＴ
２を介して入力されたインバータ回路部ＩＮＶ１の出力
は、インバータ回路部ＩＮＶ３で反転された後、インバ
ータ回路部ＩＮＶ４で再反転され（すなわち、元に戻さ
れ）、ふたたび、インバータ回路部ＩＮＶ３に入力され
る。つまり、インバータ回路部ＩＮＶ４を有する帰還回
路を用いて、データ保持の安定化が図られている。
【００４７】ラッチ回路ＬＴ２のインバータ回路部ＩＮ
Ｖ３の出力は、フリップフロップ回路８の出力Ｑとな
る。また、ラッチ回路ＬＴ２のインバータ回路部ＩＮＶ
４の出力は、フリップフロップ回路８の反転出力ＱＢと
なる。
【００４８】ラッチ回路ＬＴ２のトランジスタＧＴ２の
ゲートには、ゲート制御信号であるクロックパルスＣp
が与えられ、ラッチ回路ＬＴ１のトランジスタＧＴ１の
ゲートには、クロックパルスＣpの反転信号であるクロ
ックパルスＣpＢ（制御信号）が与えられる。なお、信
号ＰＯＲ（Power On Reset）は、電源投入直後の所定期
間のみトランジスタＧＴ１およびトランジスタＧＴ２を
ＯＦＦにするため”Ｈ”となり、その後”Ｌ”となるよ
う構成されている。
【００４９】フリップフロップ回路８の動作は、図１４
に示す従来のフリップフロップ回路２の動作（図１５参
照）と類似しているが、後述するように、電源が遮断さ
れてもデータを保持している点で、従来のフリップフロ
ップ回路２と異なる。なお、この実施形態においては、
フリップフロップ回路２の場合と異なり、クロックパル
スＣpの立ち上がりのタイミングで入力データＤをラッ
チするようにしている。
【００５０】図２に示すタイミングチャートを用いて、
フリップフロップ回路８の動作を説明する。なお、図２
のＰＡは、ラッチ回路ＬＴ１の出力信号、すなわち、図
１のＰＡ点の信号を表す。
【００５１】クロックパルスＣpが”Ｌ”から”Ｈ”に
なると（図２、（ａ）参照）、ラッチ回路ＬＴ１のトラ
ンジスタＧＴ１がＯＦＦ（断状態）になるとともに、ラ
ッチ回路ＬＴ２のトランジスタＧＴ２がＯＮ（継状態）
になる。したがって、クロックパルスＣpの立ち上がり
時のデータＤn（現在のデータ）に対応するデータ（Ｐ
Ａ点の信号は、データＤnを反転した値になっている）
がラッチ回路ＬＴ１にラッチされるとともに、出力Ｑに
は、当該データＤnが出力される。
【００５２】つぎに、クロックパルスＣpが”Ｈ”か
ら”Ｌ”になると（図２、（ｂ）参照）、ラッチ回路Ｌ
Ｔ１のトランジスタＧＴ１がＯＮ（継状態）になるとと
もに、ラッチ回路ＬＴ２のトランジスタＧＴ２がＯＦＦ
（断状態）になる。したがって、データＤnがラッチ回
路ＬＴ２にラッチされるとともに、出力Ｑには、やはり
当該データＤnが出力される。
【００５３】つぎに、クロックパルスＣpが”Ｌ”か
ら”Ｈ”になると（図２、（ｃ）参照）、再び、ラッチ
回路ＬＴ１のトランジスタＧＴ１がＯＦＦ（断状態）に
なるとともに、ラッチ回路ＬＴ２のトランジスタＧＴ２
がＯＮ（継状態）になる。したがって、クロックパルス
Ｃpの立ち上がり時のデータＤn+1（つぎのデータ）に対
応するデータ（ＰＡ点の信号は、データＤnを反転した
値になっている）がラッチ回路ＬＴ１にラッチされると
ともに、出力Ｑには、当該データＤn+1が出力される。
【００５４】このように、フリップフロップ回路８を用
いると、クロックパルスＣpの立ち上がりのタイミング
でデータをラッチし、クロックパルスＣpの１サイクル
に相当する時間の間、ラッチした当該データを出力する
ことができる。
【００５５】上述のように、フリップフロップ回路８
は、従来のフリップフロップ回路２と異なり、電源が遮
断されてもデータを保持している。データの保持および
再生の動作について説明する。
【００５６】上述のように、クロックパルスＣpの立ち
上がり時、すなわち、クロックパルスＣpが”Ｌ”か
ら”Ｈ”になる（図２、（ａ）参照）直前のデータＤn
（この実施形態では、データ”Ｈ”）がラッチ回路ＬＴ
１にラッチされる。図２、（ａ）の直前におけるインバ
ータ回路部ＩＮＶ１の状態を、図４に示す。
【００５７】図４に示すように、インバータ回路部ＩＮ
Ｖ１のトランジスタＮＴのソース電極Ｓには”Ｌ”電位
が与えられており、トランジスタＰＴのソース電極Ｓに
は”Ｈ”電位が与えられている。
【００５８】トランジスタＮＴ，ＰＴのコントロールゲ
ート電極ＣＧは、ともに”Ｈ”電位になっている。コン
トロールゲート電極ＣＧが”Ｈ”電位になると、トラン
ジスタＮＴは”ＯＮ”となるとともにトランジスタＰＴ
は”ＯＦＦ”となるように、トランジスタＮＴ，ＰＴそ
れぞれのしきい値Ｖthが設定されている。したがって、
この場合、トランジスタＮＴ，ＰＴのドレイン電極Ｄ
は、ともに”Ｌ”電位になっている。
【００５９】このような状態において、トランジスタＮ
Ｔ，ＰＴの強誘電体層３２には、後述するように、所定
の分極状態が生じている。すなわち、データ”Ｈ”は、
トランジスタＮＴ，ＰＴの強誘電体層３２生ずる所定の
分極状態として、ラッチ回路ＬＴ１に書込まれる。
【００６０】このあと、クロックパルスＣpが立ち上が
って”Ｈ”になると、トランジスタＧＴ１がＯＦＦとな
るが、インバータ回路部ＩＮＶ１およびインバータ回路
部ＩＮＶ２による自己ラッチ機能により、トランジスタ
ＮＴのＯＮ状態、およびトランジスタＰＴのＯＦＦ状態
は保持される。すなわち、データ”Ｈ”がラッチ回路Ｌ
Ｔ１にラッチされた状態になる。
【００６１】データ”Ｈ”の書込みからラッチ状態にい
たる間の、トランジスタＮＴ、ＰＴの状態について説明
する。まず、トランジスタＮＴの状態について説明す
る。
【００６２】図３Ａ，Ｂに示すように、トランジスタＮ
Ｔは、上部導電体層３４と下部導電体層３０との間に形
成されたコンデンサである強誘電体容量Ｃferroと、下
部導電体層３０とチャネル領域２６との間に形成された
コンデンサであるＭＯＳ容量ＣMOSとを、直列に接続し
たものと考えることができる。強誘電体容量Ｃferroと
ＭＯＳ容量ＣMOSとを合成したコンデンサをＧＡＴＥ容
量ＣGATEと呼ぶ。
【００６３】図５に、データ”Ｈ”を書込む場合におけ
るトランジスタＮＴの強誘電体容量ＣferroおよびＭＯ
Ｓ容量ＣMOSの電圧・電荷特性の一例を示す。
【００６４】上述のように、トランジスタＮＴがＯＮに
なっているので（図４参照）、チャネル領域２６（図３
Ａ参照）の電位は、ほぼ接地電位になっている。また、
トランジスタＮＴのコントロールゲート電極ＣＧに”Ｈ
（ＶDD）”電位が与えられている。したがって、ＧＡＴ
Ｅ容量ＣGATEには、チャネル領域２６を基準として＋Ｖ
DDの電圧が印加される。
【００６５】このため、図５に示すように、強誘電体容
量Ｃferroの状態は、Ｐ４になる。同様に、ＭＯＳ容量
ＣMOSの状態は、Ｓ４になる。なお、Ｓ４点で示される
状態の電荷は、Ｐ４点で示される状態の電荷と同じ値で
ある。このときＭＯＳ容量ＣMOSに発生する電圧、すな
わち、下部導電体層３０（フローティングゲート）に発
生する電圧は、Ｖ2となっている。
【００６６】つぎに、トランジスタＰＴの状態について
説明する。図６に、データ”Ｈ”を書込む場合における
トランジスタＰＴの強誘電体容量ＣferroおよびＭＯＳ
容量ＣMOSの電圧・電荷特性を示す。
【００６７】上述のように、図４に示すトランジスタＰ
ＴがＯＦＦになっているので、トランジスタＰＴのチャ
ネル領域の電位は、ほぼ電源電位ＶDDになっている。ま
た、トランジスタＰＴのコントロールゲート電極ＣＧ
に”Ｈ（ＶDD）”電位が与えられている。したがって、
ＧＡＴＥ容量ＣGATEには、チャネル領域２６を基準とし
て、０ボルトの電圧が印加される。
【００６８】このため、図６に示すように、強誘電体容
量Ｃferroの状態はＰ５になり、ＭＯＳ容量ＣMOSの状態
はＳ５になる。強誘電体容量ＣferroとＭＯＳ容量ＣMOS
とは直列に接続されているから、Ｐ５点およびＳ５点の
電荷は等しくなる。また、Ｐ５点およびＳ５点の電圧の
和は０Ｖとなっているはずである。したがって、Ｐ５点
の電圧をＶ4とするとＳ５点の電圧は、絶対値が等しく
極性が逆の−Ｖ4となっている。
【００６９】つぎに、フリップフロップ回路８の電源
（図示せず）を遮断し、その後、電源を再投入した場合
の動作を説明する。まず、トランジスタＮＴの状態につ
いて説明する。
【００７０】ラッチ回路ＬＴ１がデータ”Ｈ”を記憶し
た状態のままフリップフロップ回路８の電源を遮断する
と、時間の経過に伴って、トランジスタＮＴの強誘電体
容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷
は、それぞれ、図５のＰ４点およびＳ４点で示される状
態から、Ｐ１点およびＳ１点で示される状態となる。
【００７１】ここで、フリップフロップ回路８の電源を
再投入すると、電源投入とともに、ＭＯＳ容量ＣMOSに
現れる電圧・電荷の状態は、Ｓ１点からＳ３点まで急変
する。ここで、Ｓ３点で示される状態の電荷は、Ｐ１点
で示される状態の電荷と同じ値である。
【００７２】この後、時間の経過とともに、強誘電体容
量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷
は、それぞれ、図５のＰ４点およびＳ４点で示される状
態となる。このときＭＯＳ容量ＣMOSに発生する電圧、
すなわち、フローティングゲートに発生する電圧は、Ｖ
2となっている。つまり、トランジスタＮＴは、電源遮
断前と同じ、ＯＮ状態となるのである。
【００７３】図５に示すように、強誘電体容量Ｃferro
の状態は、Ｐ１からＰ４に戻ることになる。同様に、Ｍ
ＯＳ容量ＣMOSの状態は、Ｓ１からＳ３を経てＳ４に戻
ることになる。
【００７４】つぎに、トランジスタＰＴの状態について
説明する。ラッチ回路ＬＴ１がデータ”Ｈ”を記憶した
状態のままフリップフロップ回路８の電源を遮断する
と、時間の経過に伴って、トランジスタＰＴの強誘電体
容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷
は、それぞれ、図６のＰ５点およびＳ５点で示される状
態から、Ｐ２点およびＳ２点（図５のＳ１点と同じ状
態）で示される状態となる。
【００７５】ここで、フリップフロップ回路８の電源を
再投入すると、電源投入とともに、ＭＯＳ容量ＣMOSに
現れる電圧・電荷の状態は、Ｓ２点からＳ６点まで急変
する。ここで、Ｓ６点で示される状態の電荷は、Ｐ２点
で示される状態の電荷と同じ値である。
【００７６】この後、時間の経過とともに、強誘電体容
量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷
は、それぞれ、図６のＰ５点およびＳ５点で示される状
態となる。このときＭＯＳ容量ＣMOSに発生する電圧、
すなわち、フローティングゲートに発生する電圧、は−
Ｖ4となっている。つまり、トランジスタＮＴは、電源
遮断前と同じ、ＯＦＦ状態となるのである。
【００７７】図６に示すように、強誘電体容量Ｃferro
の状態は、Ｐ２からＰ５に戻ることになる。同様に、Ｍ
ＯＳ容量ＣMOSの状態は、Ｓ２からＳ６を経てＳ５に戻
ることになる。
【００７８】つまり、フリップフロップ回路８の電源を
遮断し、その後、電源を再投入した場合、ラッチ回路Ｌ
Ｔ１は、電源を遮断する前の状態、すなわち、データ”
Ｈ”をラッチした状態に復帰することがわかる。
【００７９】ラッチ回路ＬＴ１にデータ”Ｈ”がラッチ
されている場合を例に説明したが、ラッチ回路ＬＴ１に
データ”Ｌ”がラッチされている場合の動作も、ほぼ同
様である。また、ラッチ回路ＬＴ１の動作について説明
したが、ラッチ回路ＬＴ２の動作も、ラッチ回路ＬＴ１
の動作と、ほぼ同様である。
【００８０】フリップフロップ回路８は、ラッチデータ
の内容にかかわらず、電源を遮断しても当該データを記
憶しており、電源の復帰とともに、当該データを再生す
ることができる不揮発性のフリップフロップ回路であ
る。
【００８１】このように、このフリップフロップ回路８
においては、トランジスタＧＴ１，ＧＴ２のそれぞれ出
力端に接続され、当該出力端に現れる信号に対応した分
極状態を保持するインバータ回路部ＩＮＶ１，ＩＮＶ３
を備えている。
【００８２】したがって、フリップフロップ回路８を構
成するトランジスタＧＴ１，ＧＴ２の出力端に現れる信
号を、当該信号に対応した分極状態の形でインバータ回
路部ＩＮＶ１，ＩＮＶ３が保持している。このため、電
源が遮断されても、インバータ回路部ＩＮＶ１，ＩＮＶ
３によってデータが保持されていることになる。
【００８３】この結果、電源が回復したときに、保持さ
れている当該データを用いて、当該フリップフロップ回
路８の状態を、電源が遮断される前の状態に、確実かつ
速やかに復帰させることが可能となる。すなわち、不揮
発性のフリップフロップ回路を実現することができる。
【００８４】なお、電源が回復したときにトランジスタ
ＧＴ１，ＧＴ２を介してインバータ回路部ＩＮＶ１，Ｉ
ＮＶ３の保持データが不用意に書換えられてしまうこと
を防止するため、復帰に要する所定期間、前述のよう
に、信号ＰＯＲ（Power On Reset）を”Ｈ”とすること
で、トランジスタＧＴ１，ＧＴ２を断状態にするように
している。
【００８５】また、強誘電体の分極反転に要する時間は
短いので、データの書込みに際し、インバータ回路部Ｉ
ＮＶ１，ＩＮＶ３が入力データＤに対応した分極状態に
至るまでの時間は短い。したがって、高速応答が可能と
なる。
【００８６】さらに、強誘電体の場合、データの書込
み、消去時に高電圧を要することはない。したがって、
チップ内に昇圧回路を設けたり、通常電源の他に高圧電
源を別途用意したりする必要がない。このため、チップ
サイズの増大や製造コストの上昇を抑制することができ
る。
【００８７】また、この実施形態においては、強誘電体
記憶部として、一対のトランジスタを強誘電体トランジ
スタとしたインバータ回路部ＩＮＶ１，ＩＮＶ３を用
い、トランジスタＧＴ１，ＧＴ２の出力端に、それぞ
れ、当該インバータ回路部ＩＮＶ１，ＩＮＶ３の入力端
を結合し、当該インバータ回路部ＩＮＶ１，ＩＮＶ３の
出力端に現れる信号に対応した信号をそれぞれのインバ
ータ回路部ＩＮＶ１，ＩＮＶ３の出力データとして出力
するよう構成している。
【００８８】したがって、ＣＭＯＳインバータ回路を構
成するトランジスタを強誘電体トランジスタとすること
により、フリップフロップ回路８を構成するトランジス
タＧＴ１，ＧＴ２の出力端に現れる信号を、当該強誘電
体トランジスタに保持することができる。このため、不
揮発性のフリップフロップ回路を、容易に実現すること
ができる。また、フリップフロップ回路を構成するトラ
ンジスタ等の個数を、容易に低減することができる。
【００８９】また、この実施形態においては、信号を所
定の規格値に規格化するインバータ回路部ＩＮＶ２，Ｉ
ＮＶ４を備え、当該回路を介して出力データに対応する
信号をトランジスタＧＴ１，ＧＴ２の出力端に、それぞ
れ帰還させるよう構成している。
【００９０】したがって、インバータ回路部ＩＮＶ２，
ＩＮＶ４を有する帰還路を設けることにより、通常の動
作や復帰時の動作を、より安定化させることができる。
【００９１】また、この実施形態においては、インバー
タ回路部ＩＮＶ２，ＩＮＶ４として、ＣＭＯＳインバー
タ回路を用いている。したがって、通常の動作や復帰時
の動作を、容易に安定化させることができる。
【００９２】また、この実施形態においては、インバー
タ回路部ＩＮＶ２，ＩＮＶ４を構成するそれぞれ一対の
トランジスタを、強誘電体トランジスタＮＴ，ＰＴとし
ている。
【００９３】したがって、帰還路においても、帰還路に
現れる信号を、当該信号に対応した分極状態の形で強誘
電体トランジスタＮＴ，ＰＴが保持している。このた
め、電源が遮断されたあと回復したときに、保持されて
いる当該信号を用いて、フリップフロップ回路８の状態
を、電源が遮断される前の状態に、より確実に復帰させ
ることが可能となる。
【００９４】また、この実施形態においては、トランジ
スタＮＴ，ＰＴとして、いわゆるＭＦＭＩＳ構造の強誘
電体トランジスタを用いている。
【００９５】したがって、通常のＣＭＯＳインバータ回
路の製造工程に、強誘電体層３２および上部導電体層３
４を積み上げる工程を追加するだけで、容易に、不揮発
性のフリップフロップ回路を得ることが可能となる。
【００９６】なお、上述の実施形態においては、ラッチ
回路ＬＴ１およびラッチ回路ＬＴ２の双方に、強誘電体
トランジスタを用いて構成されたＣＭＯＳインバータ回
路を備えるようにしたが、この発明はこれに限定される
ものではない。ラッチ回路ＬＴ１またはラッチ回路ＬＴ
２のいずれか一方、たとえば、ラッチ回路ＬＴ１にのみ
強誘電体トランジスタを用いて構成されたＣＭＯＳイン
バータ回路を備えるようにすることもできる。
【００９７】また、フリップフロップ回路を構成するラ
ッチ回路、たとえばラッチ回路ＬＴ１、に含まれるイン
バータ回路部ＩＮＶ１およびインバータ回路部ＩＮＶ２
の双方に強誘電体トランジスタを用いるよう構成した
が、インバータ回路部ＩＮＶ１およびインバータ回路部
ＩＮＶ２の一方、たとえばインバータ回路部ＩＮＶ１に
のみ強誘電体トランジスタを用いるよう構成することも
できる。
【００９８】また、インバータ回路部ＩＮＶ２にのみ強
誘電体トランジスタを用いるように構成することもでき
る。このようにすれば、トランジスタＮＴまたはトラン
ジスタＰＴがＯＦＦ状態のときに漏れ電流が流れるよう
な素子設計をしたとしても、インバータ回路部ＩＮＶ２
の電流駆動能力自体が小さいことから、漏れ電流に起因
する消費電力をより低く抑えることができる。
【００９９】また、インバータ回路部、たとえばインバ
ータ回路部ＩＮＶ１、を構成するトランジスタＮＴ，Ｐ
Ｔの双方を強誘電体トランジスタとしたが、トランジス
タＮＴ，ＰＴの一方、たとえばトランジスタＮＴのみを
強誘電体トランジスタとするよう構成することもでき
る。
【０１００】また、上述の実施形態においては、帰還用
のインバータ回路部ＩＮＶ２，ＩＮＶ４を設けるよう構
成したが、この発明はこれに限定されるものではない。
たとえば、図７に示すフリップフロップ回路１０のよう
に、ラッチ回路ＬＴ１、ＬＴ２ともに、帰還用のインバ
ータ回路部ＩＮＶ２，ＩＮＶ４（図１参照）を省略する
こともできる。
【０１０１】これは、以下の理由による。回路内の各配
線とグランドとの間には寄生容量が存在するため、これ
らの配線がフローティング状態となっても、該配線の電
位はしばらく維持される。したがって、クロックパルス
Ｃpの周期がそれほど長くない限り、帰還用のインバー
タ回路部ＩＮＶ２，ＩＮＶ４（図１参照）を省略したと
しても、ラッチ回路ＬＴ１またはラッチ回路ＬＴ２のラ
ッチ内容は保持されるからである。
【０１０２】また、上述の実施形態においては、ゲート
部としてトランジスタＧＴ１，ＧＴ２を用いたが、ゲー
ト部はこれに限定されるものではない。ゲート部とし
て、たとえば、伝送ゲートやクロックドＣＭＯＳインバ
ータ等を用いることもできる。
【０１０３】なお、上述の各バリエーションは、以下に
述べる種々の他の実施形態においても、同様に適用する
ことができる。
【０１０４】上述の各実施形態においては、基本的なＤ
フリップフロップ回路を例に説明したが、この発明はこ
れに限定されるものではない。たとえば、Ｓ−Ｒ（セッ
ト・リセット）付きのＤフリップフロップ回路や、Ｊ−
Ｋフリップフロップ回路など、フリップフロップ回路一
般に適用することができる。
【０１０５】図８に、この発明を適用したＳ−Ｒ（セッ
ト・リセット）付きのＤフリップフロップ回路の一例で
あるフリップフロップ回路１２の回路図を示す。図９
は、フリップフロップ回路１２の動作を示すテーブルで
ある。
【０１０６】フリップフロップ回路１２は、図１に示す
フリップフロップ回路８と同様に、順序回路であるラッ
チ回路ＬＴ１（マスターラッチ回路）とラッチ回路ＬＴ
２（スレーブラッチ回路）とを直列に接続した構成を有
する。
【０１０７】ラッチ回路ＬＴ１を構成するインバータ回
路部ＩＮＶ１は、強誘電体トランジスタＮＴ，ＰＴを備
えたＣＭＯＳインバータ回路ＣＩ１と、４つのトランジ
スタとを備えている。該４つのトランジスタのゲート
は、セット端子Ｓ、リセット端子Ｒに、適当に接続され
ている。
【０１０８】図９に示すように、リセット端子Ｒに信
号”Ｈ”を入力することにより、フリップフロップ回路
１２の記憶内容をリセット（クリア）することができ、
リセット端子Ｒおよびセット端子Ｓに信号”Ｌ”を入力
することにより、フリップフロップ回路１２の記憶内容
をセット（プリセット）することができる。
【０１０９】また、リセット端子Ｒに信号”Ｌ”を与え
るとともにセット端子Ｓに信号”Ｈ”を与えておけば、
上述のフリップフロップ回路８（図１参照）と同様の働
きをする。なお、信号ＰＯＲ（Power On Reset）は、フ
リップフロップ回路８の場合と同様に、電源投入直後の
所定期間のみ”Ｈ”となり、その後”Ｌ”となるよう構
成されている。また、信号ＰＯＲが”Ｈ”の期間、リセ
ット端子Ｒに信号”Ｌ”が与えられるとともにセット端
子Ｓに信号”Ｈ”が与えられるよう構成されている。
【０１１０】インバータ回路部ＩＮＶ２は、強誘電体ト
ランジスタＮＴ，ＰＴを備えたＣＭＯＳインバータ回路
ＣＩ２と、２つのトランジスタＤＮＴ，ＤＰＴを備えて
いる。トランジスタＤＮＴのゲートには電源電圧が印加
されており、トランジスタＤＰＴのゲートは接地されて
いる。なお、トランジスタＤＮＴ，ＤＰＴは、インバー
タ回路部ＩＮＶ２の電気的特性をインバータ回路部ＩＮ
Ｖ１の電気的特性に合せるためのトランジスタであり、
省略することもできる。
【０１１１】ラッチ回路ＬＴ２も、ラッチ回路ＬＴ１と
同様の構成であり、インバータ回路部ＩＮＶ３，ＩＮＶ
４を備えている。インバータ回路部ＩＮＶ３，ＩＮＶ４
は、インバータ回路部ＩＮＶ１、ＩＮＶ２と同様の構成
である。
【０１１２】このように、フリップフロップ回路１２
は、セット端子Ｓ、リセット端子Ｒを備えていること、
および、インバータ回路部ＩＮＶ１、ＩＮＶ２、ＩＮＶ
３、ＩＮＶ４がやや複雑になっていることを除けば、図
１に示すフリップフロップ回路８と同様の構成である。
【０１１３】図１０Ａは、この発明を適用したＪ−Ｋフ
リップフロップ回路の一例であるフリップフロップ回路
１４の回路図を示す。図１０Ｂは、フリップフロップ回
路１４の動作を示すテーブルである。
【０１１４】フリップフロップ回路１４は、図１に示す
フリップフロップ回路８と、複数の論理ゲートを組合せ
た論理ゲート部ＬＧとを備えている。論理ゲート部ＬＧ
には、入力として、入力端子Ｊからの入力、入力端子Ｋ
からの入力、および、フリップフロップ回路８からの出
力Ｑが与えられる。論理ゲート部ＬＧの出力は、フリッ
プフロップ回路８の入力端子Ｄに与えられる。
【０１１５】図１０Ｂに示すように、入力端子Ｊに信
号”Ｈ”を与えるとともに入力端子Ｋに信号”Ｌ”を与
えれば、クロックパルスＣpの立上がりで、出力Ｑから
データ”Ｈ”が出力される。逆に、入力端子Ｊに信号”
Ｌ”を与えるとともに入力端子Ｋに信号”Ｈ”を与えれ
ば、クロックパルスＣpの立上がりで、出力Ｑからデー
タ”Ｌ”が出力される。
【０１１６】また、入力端子Ｊおよび入力端子Ｋの双方
に信号”Ｈ”を与えれば、クロックパルスＣpの立上が
りで、出力Ｑの内容が反転する。一方、入力端子Ｊおよ
び入力端子Ｋの双方に信号”Ｌ”を与えれば、出力Ｑの
内容は保持される。
【０１１７】なお、上述の各実施形態においては、順序
回路としてフリップフロップ回路を例に説明したが、こ
の発明はこれに限定されるものではない。順序回路とし
て、たとえばラッチ回路にも、この発明を適用すること
ができる。
【０１１８】図１１Ａは、この発明を適用したラッチ回
路の一例であるラッチ回路１６を示す回路図である。図
１１Ｂは、ラッチ回路１６の動作を示すテーブルであ
る。ラッチ回路１６は、図１に示すフリップフロップ回
路８を構成するラッチ回路ＬＴ１と、ほぼ同様の構成で
ある。
【０１１９】すなわち、ラッチ回路１６は、ゲート部で
あるトランジスタＧＴ（ＮチャネルＭＯＳＦＥＴ）、イ
ンバータ回路部ＩＮＶ１，ＩＮＶ２を備えている。イン
バータ回路部ＩＮＶ１は、ＣＭＯＳインバータ回路であ
り、ＰチャネルＭＯＳＦＥＴであるトランジスタＰＴと
ＮチャネルＭＯＳＦＥＴであるトランジスタＮＴとを直
列に接続した構成を備えている。
【０１２０】トランジスタＮＴおよびトランジスタＰＴ
は、ともに、いわゆるＭＦＭＩＳ構造の強誘電体トラン
ジスタである。トランジスタＮＴとトランジスタＰＴと
は、一方が「Ｎチャネル型」のＭＯＳＦＥＴであり、他
方が「Ｐチャネル型」のＭＯＳＦＥＴである点を除き、
同様の構成である。インバータ回路部ＩＮＶ２も、イン
バータ回路部ＩＮＶ１と同様の構成である。この実施形
態においては、インバータ回路部ＩＮＶ１が強誘電体記
憶部に対応し、インバータ回路部ＩＮＶ２が帰還回路に
対応する。
【０１２１】トランジスタＧＴを介して入力された入力
データＤは、インバータ回路部ＩＮＶ１で反転された
後、インバータ回路部ＩＮＶ２で再反転され（すなわ
ち、元に戻され）、ふたたび、インバータ回路部ＩＮＶ
１に入力される。つまり、インバータ回路部ＩＮＶ２を
有する帰還回路を用いて、データ保持の安定化を図って
いる。これも、上述のラッチ回路ＬＴ１（図１参照）の
場合と、同様である。
【０１２２】インバータ回路部ＩＮＶ２の出力Ｑが、ラ
ッチ回路１６の出力となる。また、インバータ回路部Ｉ
ＮＶ１の出力ＱＢが、ラッチ回路１６の反転出力とな
る。ラッチ回路１６のトランジスタＧＴのゲートには、
ゲート制御信号であるクロックパルスＣpが与えられ
る。
【０１２３】図１１Ｂに示すように、クロックパルスＣ
pが”Ｈ”のとき、出力Ｑからは入力データＤが、その
まま出力される。すなわち、ラッチ回路１６はアンラッ
チ状態となる。一方、クロックパルスＣpが”Ｌ”にな
ると、出力Ｑの値は保持される。すなわち、ラッチ回路
１６はラッチ状態となる。
【０１２４】ラッチ回路１６は、上述の各フリップフロ
ップ回路と同様に、電源が遮断されてもデータを保持す
ることができ、電源が復帰すると、電源が遮断される直
前の状態に復帰する。
【０１２５】上述の各実施形態においては、順序回路を
例に説明したが、この発明はこれに限定されるものでは
ない。たとえばＣＭＯＳインバータ回路にも、この発明
を適用することができる。
【０１２６】図１２Ａは、この発明を適用したＣＭＯＳ
インバータ回路の一例であるインバータ回路１８を示す
回路図である。図１２Ｂは、インバータ回路１８の動作
を示すテーブルである。インバータ回路１８は、図１に
示すフリップフロップ回路８を構成するインバータ回路
部ＩＮＶ１と、ほぼ同様の構成である。
【０１２７】すなわち、インバータ回路１８は、Ｐチャ
ネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャネル
ＭＯＳＦＥＴであるトランジスタＮＴとを直列に接続し
た構成を備えている。トランジスタＮＴおよびトランジ
スタＰＴは、ともに、いわゆるＭＦＭＩＳ構造の強誘電
体トランジスタである。トランジスタＮＴとトランジス
タＰＴとは、一方が「Ｎチャネル型」のＭＯＳＦＥＴで
あり、他方が「Ｐチャネル型」のＭＯＳＦＥＴである点
を除き、同様の構成である。
【０１２８】図１２Ｂに示すように、入力データＩＮを
反転したデータが、出力データＯＵＴとなる。インバー
タ回路１８においても、上述の各実施形態の場合と同様
に、電源が遮断されてもデータを保持することができ、
電源が復帰すると、電源が遮断される直前の状態に、確
実かつ速やかに復帰する。
【０１２９】なお、上述の各実施形態においては、強誘
電体トランジスタとして、いわゆるＭＦＭＩＳ構造の強
誘電体トランジスタを例に説明したが、強誘電体トラン
ジスタはこれに限定されるものではない。強誘電体トラ
ンジスタとして、たとえば、図１３Ａに示すようなトラ
ンジスタＮＴを用いることもできる。
【０１３０】図１３Ａに示すトランジスタＮＴは、ｎチ
ャンネルＭＯＳＦＥＴである。半導体基板であるｐ型の
シリコン基板２０に、ｎ型半導体で構成されたソース領
域２２とドレイン領域２４が形成されている。ｐ型半導
体で構成されたチャネル領域２６の上には、ＰＺＴ等の
強誘電体材料で構成した強誘電体層３２が設けられてい
る。強誘電体層３２の上には、導電体層４０が設けられ
ている。
【０１３１】この構造のタイプのトランジスタを、ＭＦ
Ｓ構造のトランジスタ（上から、メタル層、強誘電体
層、シリコン層をこの順に積層した構造を有するトラン
ジスタ）という。なお、強誘電体層とシリコン層（半導
体基板）との間に絶縁物質を介在させたＭＦＩＳ構造の
トランジスタを用いることもできる。
【０１３２】図１３ＡのトランジスタＮＴを記号で表す
と、図１３Ｂのようになる。導電体層４０にはゲート電
極Ｇが接続されている。ソース領域２２にはソース電極
Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが
接続されている。
【０１３３】このトランジスタＮＴは、通常のＭＯＳＦ
ＥＴの絶縁層を、シリコン酸化物ではなくＰＺＴ等の強
誘電体材料で構成したトランジスタである。したがっ
て、従来のＳＲＡＭ等に用いる記憶用トランジスタの材
料を一部変更するだけで、容易に不揮発性の順序回路等
を得ることができる。なお、ｐチャンネルＭＯＳＦＥＴ
トランジスタＰＴについても、図１３Ａに示すトランジ
スタＮＴと同様の構成のものを用いることができる。
【０１３４】また、強誘電体記憶部は、強誘電体トラン
ジスタに限定されるものではない。たとえば、強誘電体
コンデンサを用いることもできる。この場合、たとえ
ば、図１に示す強誘電体トランジスタＮＴの代わりに、
通常のＭＯＳＦＥＴのゲート電極に強誘電体コンデンサ
を直列に接続したものを用いればよい。
【０１３５】このように構成すれば、従来のフリップフ
ロップ回路等に用いる通常のＭＯＳＦＥＴをそのまま用
いるとともに、新たに強誘電体コンデンサを追加するだ
けで、容易に不揮発性のフリップフロップ回路等を得る
ことができる。
【図面の簡単な説明】
【図ｌ】この発明の一実施形態による半導体装置に用い
られる順序回路であるフリップフロップ回路８を示す回
路図である。
【図２】フリップフロップ回路８の動作を説明するため
のタイミングチャートである。
【図３】図３Ａは、トランジスタＮＴの構造を示す図面
である。図３Ｂは、図３ＡのトランジスタＮＴを記号で
表した図面である。
【図４】インバータ回路部ＩＮＶ１にデータ”Ｈ”を書
込む場合の動作を説明するための図面である。
【図５】データ”Ｈ”を書込む場合におけるトランジス
タＮＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの
電圧・電荷特性を示す図面である。
【図６】データ”Ｈ”を書込む場合におけるトランジス
タＰＴの強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの
電圧・電荷特性を示す図面である。
【図７】この発明の他の実施形態による半導体装置に用
いられる順序回路であるフリップフロップ回路１０を示
す回路図である。
【図８】この発明のさらに他の実施形態による半導体装
置に用いられる順序回路であるフリップフロップ回路１
２を示す回路図である。
【図９】フリップフロップ回路１２の動作を示すテーブ
ルである。
【図１０】図１０Ａは、この発明を適用したＪ−Ｋフリ
ップフロップ回路の一例であるフリップフロップ回路１
４の回路図である。図１０Ｂは、フリップフロップ回路
１４の動作を示すテーブルである。
【図１１】図１１Ａは、この発明を適用したラッチ回路
の一例であるラッチ回路１６を示す回路図である。図１
１Ｂは、ラッチ回路１６の動作を示すテーブルである。
【図１２】図１２Ａは、この発明を適用したＣＭＯＳイ
ンバータ回路の一例であるインバータ回路１８を示す回
路図である。図１２Ｂは、インバータ回路１８の動作を
示すテーブルである。
【図１３】図１３Ａは、トランジスタＮＴの他の構造の
例を示す図面である。図１３Ｂは、図１３Ａのトランジ
スタＮＴを記号で表した図面である。
【図１４】従来の順序回路の一例であるフリップフロッ
プ回路２の回路図である。
【図１５】図１４に示すフリップフロップ回路２の動作
を表わすタイミングチャートである。
【符号の説明】
３２・・・・・強誘電体層 ＩＮＶ１・・・インバータ回路部 ＮＴ・・・・トランジスタ ＰＴ・・・・トランジスタ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】ゲート制御信号にしたがってデータを継断
    するゲート部を備え、ゲート部が継状態のときに、入力
    データに対応した信号を出力データとして出力し、ゲー
    ト部が断状態のときに、実質的に当該断状態となる直前
    の入力データを保持するとともに保持された当該データ
    に対応した信号を出力データとして出力するよう構成し
    た順序回路であって、 ゲート部の出力端に結合され、当該出力端に現れる信号
    に対応した分極状態を保持する強誘電体記憶部を備えた
    こと、 を特徴とする、強誘電体を用いた順序回路。
  2. 【請求項２】請求項１の順序回路において、 前記強誘電体記憶部として、少なくとも一つのトランジ
    スタを強誘電体トランジスタとした相補型金属酸化物半
    導体インバータ回路を用い、 前記ゲート部の出力端に当該インバータ回路の入力端を
    結合し、当該インバータ回路の出力端に現れる信号に対
    応した信号を出力データとして出力するよう構成したこ
    と、 を特徴とするもの。
  3. 【請求項３】請求項１ないし請求項２のいずれかの順序
    回路において、 帰還回路を備え、当該帰還回路を介して出力データに対
    応する信号を前記ゲート部の出力端に帰還させ得るよう
    構成したこと、 を特徴とするもの。
  4. 【請求項４】請求項３の順序回路において、 前記帰還回路として、相補型金属酸化物半導体インバー
    タ回路を用いたこと、を特徴とするもの。
  5. 【請求項５】請求項４の順序回路において、 前記帰還回路として用いる相補型金属酸化物半導体イン
    バータ回路を構成する少なくともひとつのトランジスタ
    を、強誘電体トランジスタとしたこと、 を特徴とするもの。
  6. 【請求項６】請求項２または請求項５のいずれかの順序
    回路において、 前記強誘電体トランジスタは、 Ａ）半導体基板に形成された第１導電型のソース領域お
    よびドレイン領域、 Ｂ）ソース領域とドレイン領域との間に配置された第２
    導電型のチャネル形成領域、 Ｃ）チャネル形成領域の上に配置された絶縁層、 Ｄ）前記絶縁層の上に配置された第１の導電体層、 Ｅ）前記第１の導電体層の上に形成された強誘電体層、 Ｆ）強誘電体層の上に形成された第２の導電体層、 を有すること、 を特徴とするもの。
  7. 【請求項７】ゲート制御信号にしたがってデータを継断
    するゲート部を備え、ゲート部が継状態のときに、入力
    データに対応した信号を出力データとして出力し、ゲー
    ト部が断状態のときに、実質的に当該断状態となる直前
    の入力データを保持するとともに当該保持されたデータ
    に対応した信号を出力データとして出力するよう構成し
    た順序回路を直列に２つ結合した構成を有する順序回路
    であって、 結合した２つの順序回路のうち少なくとも一方の順序回
    路が、請求項１ないし請求項６のいずれかの順序回路で
    あり、 入力側の順序回路の出力データを出力側の順序回路の入
    力データとして出力側の順序回路のゲート部に与え、 入力側の順序回路のゲート部を制御するゲート制御信号
    と出力側の順序回路のゲート部を制御するゲート制御信
    号とが逆位相となるようにしたこと、 を特徴とする、強誘電体を用いた順序回路。
  8. 【請求項８】Ｐチャネル金属酸化物半導体電界効果型ト
    ランジスタとＮチャネル金属酸化物半導体電界効果型ト
    ランジスタとを直列に接続した構成を有する相補型金属
    酸化物半導体インバータ回路において、 前記トランジスタのうち少なくとも一つを強誘電体トラ
    ンジスタとしたことを特徴とするインバータ回路。
  9. 【請求項９】請求項１ないし請求項７または請求項８の
    いずれかの回路を用いたこと、を特徴とする半導体装
    置。
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