JPH0927191A - データ保持回路、ならびにデータの書込みおよび読み出し方法 - Google Patents
データ保持回路、ならびにデータの書込みおよび読み出し方法Info
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- JPH0927191A JPH0927191A JP7173107A JP17310795A JPH0927191A JP H0927191 A JPH0927191 A JP H0927191A JP 7173107 A JP7173107 A JP 7173107A JP 17310795 A JP17310795 A JP 17310795A JP H0927191 A JPH0927191 A JP H0927191A
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Abstract
(57)【要約】
【目的】 データ保持のための電源が不要で、高速応答
可能なデータ保持回路を提供することを目的とする。 【構成】 書込みを行なう場合、書込み許可端子ＷＥ
に”Ｌ”、入力端子ＤＴに入力データを入力する。入力
データはトランジスタＱＰ３を介してフローティングゲ
ート電極ＦＧに印加され、コントロールゲート電極ＣＧ
には、入力データを反転した電圧が印加される。このた
め、強誘電体層３２は入力データに応じた分極状態とな
る。読み出しを行なう場合、書込み許可端子ＷＥに”
Ｈ”、待機端子ＳＢに”Ｈ”を入力する。フローティン
グゲート電極ＦＧはフローティング状態となる。トラン
ジスタＱＮ３が”ＯＮ”となり、ドレイン電極Ｄには基
準電流ＩSが流れる。このため、コントロールゲート電
極ＣＧには、強誘電体層３２の分極状態に対応したコン
トロールゲート電圧ＶCGが生ずる。
可能なデータ保持回路を提供することを目的とする。 【構成】 書込みを行なう場合、書込み許可端子ＷＥ
に”Ｌ”、入力端子ＤＴに入力データを入力する。入力
データはトランジスタＱＰ３を介してフローティングゲ
ート電極ＦＧに印加され、コントロールゲート電極ＣＧ
には、入力データを反転した電圧が印加される。このた
め、強誘電体層３２は入力データに応じた分極状態とな
る。読み出しを行なう場合、書込み許可端子ＷＥに”
Ｈ”、待機端子ＳＢに”Ｈ”を入力する。フローティン
グゲート電極ＦＧはフローティング状態となる。トラン
ジスタＱＮ３が”ＯＮ”となり、ドレイン電極Ｄには基
準電流ＩSが流れる。このため、コントロールゲート電
極ＣＧには、強誘電体層３２の分極状態に対応したコン
トロールゲート電圧ＶCGが生ずる。
Description
【０００１】
【産業上の利用分野】この発明は、データ保持回路に関
し、特に、不揮発性メモリ素子を用いたデータ保持回路
に関する。
し、特に、不揮発性メモリ素子を用いたデータ保持回路
に関する。
【０００２】
【従来の技術】データ保持回路として、ＣＭＯＳを用い
たＤラッチ回路（スタティックタイプまたはダイナミッ
クタイプ）が知られている。図５Ａに、ＣＭＯＳを用い
たスタティックタイプのＤラッチ回路の回路図を示す。
たＤラッチ回路（スタティックタイプまたはダイナミッ
クタイプ）が知られている。図５Ａに、ＣＭＯＳを用い
たスタティックタイプのＤラッチ回路の回路図を示す。
【０００３】このＤラッチ回路は、入力端子ＩＮ、出力
端子ＯＵＴ、インバータＷ１、Ｗ２、Ｗ３およびＷ４、
アナログスイッチＳ１、Ｓ２、Ｓ３およびＳ４を有して
いる。アナログスイッチＳ１およびＳ４は、クロックφ
１の”Ｈ”で閉じ、”Ｌ”で開く。アナログスイッチＳ
２およびＳ３は、クロックφ２の”Ｈ”で閉じ、”Ｌ”
で開く。ここで、クロックφ２はクロックφ１の反転信
号である。
端子ＯＵＴ、インバータＷ１、Ｗ２、Ｗ３およびＷ４、
アナログスイッチＳ１、Ｓ２、Ｓ３およびＳ４を有して
いる。アナログスイッチＳ１およびＳ４は、クロックφ
１の”Ｈ”で閉じ、”Ｌ”で開く。アナログスイッチＳ
２およびＳ３は、クロックφ２の”Ｈ”で閉じ、”Ｌ”
で開く。ここで、クロックφ２はクロックφ１の反転信
号である。
【０００４】したがって、図５Ｂのタイミング図に示す
ように、入力端子ＩＮから入力されたデータのクロック
φ２の立ち上がり時（時刻ｔ１）における値がＤラッチ
回路に書込まれる。書込まれたデータは、クロックφ２
の次の立ち上がり時（時刻ｔ２）まで保持され、保持さ
れた値が出力端子ＯＵＴから出力される。
ように、入力端子ＩＮから入力されたデータのクロック
φ２の立ち上がり時（時刻ｔ１）における値がＤラッチ
回路に書込まれる。書込まれたデータは、クロックφ２
の次の立ち上がり時（時刻ｔ２）まで保持され、保持さ
れた値が出力端子ＯＵＴから出力される。
【０００５】このようにして、Ｄラッチ回路は所定タイ
ミングにおけるデータを所定期間保持することができ
る。
ミングにおけるデータを所定期間保持することができ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ようなＣＭＯＳを用いたＤラッチ回路には、次のような
問題点があった。ＣＭＯＳを用いたＤラッチ回路におい
ては、データを保持するために、回路に常に電圧を印加
しておかなければならない。したがって、データの書込
み、読み出しを行なわない場合であっても、データを保
持しておくための電源が必要となる。このため、データ
保持の際、無用の電力を消費していた。また、事故など
により電源がダウンした場合には、記憶したデータが消
失してしまうという不都合があった。
ようなＣＭＯＳを用いたＤラッチ回路には、次のような
問題点があった。ＣＭＯＳを用いたＤラッチ回路におい
ては、データを保持するために、回路に常に電圧を印加
しておかなければならない。したがって、データの書込
み、読み出しを行なわない場合であっても、データを保
持しておくための電源が必要となる。このため、データ
保持の際、無用の電力を消費していた。また、事故など
により電源がダウンした場合には、記憶したデータが消
失してしまうという不都合があった。
【０００７】この問題を解決するために、記憶素子とし
て不揮発性メモリ素子であるＥＥＰＲＯＭを用いること
も考えられる。しかし、ＥＥＰＲＯＭは書込みに長時間
を要するため、高速応答が要求されるラッチ回路に適し
ない。さらに、ＥＥＰＲＯＭは、書込み、消去時に高電
圧（たとえば、１２Ｖ以上）を要するため、チップ内に
昇圧回路を設けるか、通常電源の他に高圧電源を別途用
意しなければならず、チップのコンパクト化、低コスト
化に反する。
て不揮発性メモリ素子であるＥＥＰＲＯＭを用いること
も考えられる。しかし、ＥＥＰＲＯＭは書込みに長時間
を要するため、高速応答が要求されるラッチ回路に適し
ない。さらに、ＥＥＰＲＯＭは、書込み、消去時に高電
圧（たとえば、１２Ｖ以上）を要するため、チップ内に
昇圧回路を設けるか、通常電源の他に高圧電源を別途用
意しなければならず、チップのコンパクト化、低コスト
化に反する。
【０００８】この発明は、このような従来のＣＭＯＳを
用いたＤラッチ回路などデータ保持回路の問題点を解消
し、データ保持のための電源が不要で、高速応答可能な
データ保持回路を提供することを目的とする。
用いたＤラッチ回路などデータ保持回路の問題点を解消
し、データ保持のための電源が不要で、高速応答可能な
データ保持回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１のデータ保持回
路は、印加される電圧の大きさおよび極性に対応する少
なくとも２つの分極状態を書き換え可能に保持する強誘
電体層を有する不揮発性メモリ素子、不揮発性メモリ素
子に書込むべきデータを入力する入力端子、不揮発性メ
モリ素子へのデータの書込みを許可するか否かの信号を
入力する書込み許可端子、書込み許可端子からの信号に
従い、入力端子に入力されたデータに対応した電圧を強
誘電体層に印加するか否かを切り換える第１スイッチン
グ手段、強誘電体層の分極状態に対応した不揮発性メモ
リ素子の状態を検出する検出手段、検出手段の検出出力
を出力する出力端子、を備えたことを特徴とする。
路は、印加される電圧の大きさおよび極性に対応する少
なくとも２つの分極状態を書き換え可能に保持する強誘
電体層を有する不揮発性メモリ素子、不揮発性メモリ素
子に書込むべきデータを入力する入力端子、不揮発性メ
モリ素子へのデータの書込みを許可するか否かの信号を
入力する書込み許可端子、書込み許可端子からの信号に
従い、入力端子に入力されたデータに対応した電圧を強
誘電体層に印加するか否かを切り換える第１スイッチン
グ手段、強誘電体層の分極状態に対応した不揮発性メモ
リ素子の状態を検出する検出手段、検出手段の検出出力
を出力する出力端子、を備えたことを特徴とする。
【００１０】請求項２のデータ保持回路は、請求項１の
データ保持回路において、不揮発性メモリ素子を待機状
態とするか否かの信号を入力する待機端子、待機端子か
らの信号に従い、不揮発性メモリ素子に流れる電流を継
断する第２スイッチング手段、を設けたことを特徴とす
る。
データ保持回路において、不揮発性メモリ素子を待機状
態とするか否かの信号を入力する待機端子、待機端子か
らの信号に従い、不揮発性メモリ素子に流れる電流を継
断する第２スイッチング手段、を設けたことを特徴とす
る。
【００１１】請求項３のデータ保持回路は、請求項２の
データ保持回路において、入力端子と待機端子とを兼用
したこと、を特徴とする。
データ保持回路において、入力端子と待機端子とを兼用
したこと、を特徴とする。
【００１２】請求項４のデータ保持回路は、請求項１か
ら請求項３のいずれかの請求項に記載されたデータ保持
回路において、書込み許可端子および入力端子からの信
号に従い、強誘電体層に印加する電圧を強制的に設定す
るカレントミラー回路を備えたこと、を特徴とする。
ら請求項３のいずれかの請求項に記載されたデータ保持
回路において、書込み許可端子および入力端子からの信
号に従い、強誘電体層に印加する電圧を強制的に設定す
るカレントミラー回路を備えたこと、を特徴とする。
【００１３】請求項５のデータ保持回路は、請求項１か
ら請求項４のいずれかの請求項に記載されたデータ保持
回路において、検出手段を、不揮発性メモリ素子に一定
の基準電流を供給する定電流源としたこと、を特徴とす
る。
ら請求項４のいずれかの請求項に記載されたデータ保持
回路において、検出手段を、不揮発性メモリ素子に一定
の基準電流を供給する定電流源としたこと、を特徴とす
る。
【００１４】請求項６のデータ保持回路は、請求項１か
ら請求項５のいずれかの請求項に記載されたデータ保持
回路において、不揮発性メモリ素子が、第１導電型のソ
ース領域およびドレイン領域、ソース領域とドレイン領
域との間に形成された第２導電型のチャネル領域、チャ
ネル領域の上に、チャネル領域と絶縁して形成された導
電体層であるフローティングゲート、フローティングゲ
ートの上に形成された強誘電体層、強誘電体層の上に形
成された導電体層であるコントロールゲート、を備えて
いることを特徴とする。
ら請求項５のいずれかの請求項に記載されたデータ保持
回路において、不揮発性メモリ素子が、第１導電型のソ
ース領域およびドレイン領域、ソース領域とドレイン領
域との間に形成された第２導電型のチャネル領域、チャ
ネル領域の上に、チャネル領域と絶縁して形成された導
電体層であるフローティングゲート、フローティングゲ
ートの上に形成された強誘電体層、強誘電体層の上に形
成された導電体層であるコントロールゲート、を備えて
いることを特徴とする。
【００１５】請求項７のデータの書込みおよび読み出し
方法は、印加される電圧の大きさおよび極性に対応する
少なくとも２つの分極状態を書き換え可能に保持する強
誘電体層を有する不揮発性メモリ素子に対するデータの
書込みおよび読み出し方法であって、データの書込みを
許可するか否かの信号を与え、書込みを許可する信号が
与えられた場合には、与えられたデータに対応した電圧
を強誘電体層に印加し、書込みを許可する信号が与えら
れない場合には、電圧を強誘電体層に印加せず、強誘電
体層の分極状態に対応した不揮発性メモリ素子の状態を
検出して出力する、ことを特徴とする。
方法は、印加される電圧の大きさおよび極性に対応する
少なくとも２つの分極状態を書き換え可能に保持する強
誘電体層を有する不揮発性メモリ素子に対するデータの
書込みおよび読み出し方法であって、データの書込みを
許可するか否かの信号を与え、書込みを許可する信号が
与えられた場合には、与えられたデータに対応した電圧
を強誘電体層に印加し、書込みを許可する信号が与えら
れない場合には、電圧を強誘電体層に印加せず、強誘電
体層の分極状態に対応した不揮発性メモリ素子の状態を
検出して出力する、ことを特徴とする。
【００１６】
【作用】請求項１および請求項６のデータ保持回路、な
らびに、請求項７のデータの書込みおよび読み出し方法
は、書込みを許可する信号が与えられた場合には、与え
られたデータに対応した電圧を強誘電体層に瞬間的に印
加して分極を起こさせ、書込みを許可する信号が与えら
れない場合には、強誘電体層の分極状態に対応した不揮
発性メモリ素子の状態を検出して出力することができ
る。
らびに、請求項７のデータの書込みおよび読み出し方法
は、書込みを許可する信号が与えられた場合には、与え
られたデータに対応した電圧を強誘電体層に瞬間的に印
加して分極を起こさせ、書込みを許可する信号が与えら
れない場合には、強誘電体層の分極状態に対応した不揮
発性メモリ素子の状態を検出して出力することができ
る。
【００１７】したがって、強誘電体に分極を起こさせる
のに要する時間は、ＥＥＰＲＯＭにデータを書込む時間
に比し、極めて小さい。また、いったん分極した強誘電
体は、つぎに電圧が印加されるまでその分極状態を保持
し、分極状態は電源を切っても失われない。このため、
電源を再投入した後、その分極状態を検出することがで
きる。
のに要する時間は、ＥＥＰＲＯＭにデータを書込む時間
に比し、極めて小さい。また、いったん分極した強誘電
体は、つぎに電圧が印加されるまでその分極状態を保持
し、分極状態は電源を切っても失われない。このため、
電源を再投入した後、その分極状態を検出することがで
きる。
【００１８】請求項２のデータ保持回路は、さらに、待
機端子と、待機端子からの信号に従い、不揮発性メモリ
素子に流れる電流を継断する第２スイッチング手段を設
けたことを特徴とする。したがって、書込みを許可する
信号が与えられない場合には、さらに、待機状態を選択
することができる。待機状態においては、第２スイッチ
ング手段により不揮発性メモリ素子に流れる電流を遮断
することができる。
機端子と、待機端子からの信号に従い、不揮発性メモリ
素子に流れる電流を継断する第２スイッチング手段を設
けたことを特徴とする。したがって、書込みを許可する
信号が与えられない場合には、さらに、待機状態を選択
することができる。待機状態においては、第２スイッチ
ング手段により不揮発性メモリ素子に流れる電流を遮断
することができる。
【００１９】請求項３のデータ保持回路は、さらに、入
力端子と待機端子とを兼用したことを特徴とする。した
がって、待機端子を別途設ける必要がない。
力端子と待機端子とを兼用したことを特徴とする。した
がって、待機端子を別途設ける必要がない。
【００２０】請求項４のデータ保持回路は、請求項１か
ら請求項３のいずれかの請求項に記載されたデータ保持
回路において、書込み許可端子および入力端子からの信
号に従い、強誘電体層に印加する電圧を強制的に設定す
るカレントミラー回路を備えたことを特徴とする。した
がって、書込み動作の際、強誘電体層に印加する電圧を
確実に設定することができる。
ら請求項３のいずれかの請求項に記載されたデータ保持
回路において、書込み許可端子および入力端子からの信
号に従い、強誘電体層に印加する電圧を強制的に設定す
るカレントミラー回路を備えたことを特徴とする。した
がって、書込み動作の際、強誘電体層に印加する電圧を
確実に設定することができる。
【００２１】請求項５のデータ保持回路は、請求項１か
ら請求項４のいずれかの請求項に記載されたデータ保持
回路において、検出手段を、不揮発性メモリ素子に一定
の基準電流を供給する定電流源としたことを特徴とす
る。したがって、読み出し動作の際、強誘電体の分極状
態に対応して定電流源出力端に生ずる電圧の変化によ
り、強誘電体の分極状態を検出することができる。
ら請求項４のいずれかの請求項に記載されたデータ保持
回路において、検出手段を、不揮発性メモリ素子に一定
の基準電流を供給する定電流源としたことを特徴とす
る。したがって、読み出し動作の際、強誘電体の分極状
態に対応して定電流源出力端に生ずる電圧の変化によ
り、強誘電体の分極状態を検出することができる。
【００２２】
【実施例】図３Ａに、この発明の一実施例による不揮発
性メモリ素子Ｍの構造を示す。Ｐ型シリコン基板２０
に、Ｎ型ソース領域２２とＮ型ドレイン領域２４が形成
されている。Ｐ型チャネル領域２６の上には、酸化シリ
コン(SiO2)や窒化シリコン(SiN)等による絶縁層２８が
設けられている。絶縁層２８の上には白金等による下部
導電体層（フローティングゲート）３０が設けられてい
る。その上にはＰＺＴ等の強誘電体層３２が設けられ、
さらにその上には白金等による上部導電体層（コントロ
ールゲート）３４が設けられている。
性メモリ素子Ｍの構造を示す。Ｐ型シリコン基板２０
に、Ｎ型ソース領域２２とＮ型ドレイン領域２４が形成
されている。Ｐ型チャネル領域２６の上には、酸化シリ
コン(SiO2)や窒化シリコン(SiN)等による絶縁層２８が
設けられている。絶縁層２８の上には白金等による下部
導電体層（フローティングゲート）３０が設けられてい
る。その上にはＰＺＴ等の強誘電体層３２が設けられ、
さらにその上には白金等による上部導電体層（コントロ
ールゲート）３４が設けられている。
【００２３】なお、下部導電体層３０、上部導電体層３
４としては上記白金の他に、RuOx,IrOx,ITO等の酸化物
導電体や、Pb,Au,Ag,Al,Ni等の金属を用いることができ
る。また、シリコン基板２０をＮ型、ソース領域、ドレ
イン領域をＰ型としてもよい。
４としては上記白金の他に、RuOx,IrOx,ITO等の酸化物
導電体や、Pb,Au,Ag,Al,Ni等の金属を用いることができ
る。また、シリコン基板２０をＮ型、ソース領域、ドレ
イン領域をＰ型としてもよい。
【００２４】図３Ａの不揮発性メモリ素子Ｍを記号で表
すと、図３Ｂのようになる。上部導電体層３４にはコン
トロールゲート電極ＣＧが接続され、下部導電体層３０
にはフローティングゲート電極ＦＧが接続され、ソース
領域２２にはソース電極Ｓが接続され、ドレイン領域２
４にはドレイン電極Ｄが接続されている。
すと、図３Ｂのようになる。上部導電体層３４にはコン
トロールゲート電極ＣＧが接続され、下部導電体層３０
にはフローティングゲート電極ＦＧが接続され、ソース
領域２２にはソース電極Ｓが接続され、ドレイン領域２
４にはドレイン電極Ｄが接続されている。
【００２５】この不揮発性メモリ素子Ｍに情報を記録す
る場合には、コントロールゲート電極ＣＧとフローティ
ングゲート電極ＦＧとの間に、電圧を印加する。これに
より、強誘電体層３２が分極し、電圧を取り去った後も
分極状態を維持する。印加する電圧の極性を変えること
により、極性の異なる２つの分極状態を得ることができ
る。
る場合には、コントロールゲート電極ＣＧとフローティ
ングゲート電極ＦＧとの間に、電圧を印加する。これに
より、強誘電体層３２が分極し、電圧を取り去った後も
分極状態を維持する。印加する電圧の極性を変えること
により、極性の異なる２つの分極状態を得ることができ
る。
【００２６】たとえば、コントロールゲート電極ＣＧ側
に対してフローティングゲート電極ＦＧに低い電圧を与
えると、強誘電体層３２はコントロールゲート電極ＣＧ
側を負極性として分極する（第２の状態に分極）。反対
に、フローティングゲート電極ＦＧ側に高い電圧を与え
ると、強誘電体層３２はコントロールゲート電極ＣＧ側
を正極性として分極する（第１の状態に分極）。このよ
うにして、２つの状態を不揮発的に記録することができ
る。
に対してフローティングゲート電極ＦＧに低い電圧を与
えると、強誘電体層３２はコントロールゲート電極ＣＧ
側を負極性として分極する（第２の状態に分極）。反対
に、フローティングゲート電極ＦＧ側に高い電圧を与え
ると、強誘電体層３２はコントロールゲート電極ＣＧ側
を正極性として分極する（第１の状態に分極）。このよ
うにして、２つの状態を不揮発的に記録することができ
る。
【００２７】コントロールゲート電極ＣＧ側を負極とし
て分極している場合（第２の状態に分極している場合）
には、チャネルを形成するために必要なコントロールゲ
ート電極ＣＧの電圧は小さくなる。また、コントロール
ゲート電極ＣＧ側を正極として分極している場合（第１
の状態に分極している場合）には、チャネルを形成する
ために必要なコントロールゲート電極ＣＧの電圧は大き
くなる。したがって、ドレイン電極Ｄに一定電流を供給
し、コントロールゲート電極ＣＧに生ずる電圧を検出す
ることにより、記録した情報の読み出しを行うことがで
きる。
て分極している場合（第２の状態に分極している場合）
には、チャネルを形成するために必要なコントロールゲ
ート電極ＣＧの電圧は小さくなる。また、コントロール
ゲート電極ＣＧ側を正極として分極している場合（第１
の状態に分極している場合）には、チャネルを形成する
ために必要なコントロールゲート電極ＣＧの電圧は大き
くなる。したがって、ドレイン電極Ｄに一定電流を供給
し、コントロールゲート電極ＣＧに生ずる電圧を検出す
ることにより、記録した情報の読み出しを行うことがで
きる。
【００２８】上記の関係を、図４Ｂの回路によって測定
した、図４Ａの特性曲線によって説明する。図４Ａにお
いて、曲線βは、コントロールゲート電極ＣＧとフロー
ティングゲート電極ＦＧを短絡した場合の、コントロー
ルゲート電圧ＶCGとドレイン電流ＩDの特性を示すもの
である。コントロールゲート電圧ＶCGを上昇させていく
と、ドレイン電流ＩDは増加する。さらにコントロール
ゲート電圧ＶCGを上昇させると、抵抗Ｒによって決定さ
れる設定最大ドレイン電流ＩOMAXにて、ドレイン電流の
増加が止る。
した、図４Ａの特性曲線によって説明する。図４Ａにお
いて、曲線βは、コントロールゲート電極ＣＧとフロー
ティングゲート電極ＦＧを短絡した場合の、コントロー
ルゲート電圧ＶCGとドレイン電流ＩDの特性を示すもの
である。コントロールゲート電圧ＶCGを上昇させていく
と、ドレイン電流ＩDは増加する。さらにコントロール
ゲート電圧ＶCGを上昇させると、抵抗Ｒによって決定さ
れる設定最大ドレイン電流ＩOMAXにて、ドレイン電流の
増加が止る。
【００２９】曲線αは、コントロールゲート電極ＣＧ側
を負極として、強誘電体層３２が分極している場合（第
２の状態に分極している場合）の、特性を示すものであ
る。曲線βの場合と同じような傾向を示すが、強誘電体
層３２の分極の影響により、小さなコントロールゲート
電圧ＶCGにてドレイン電流が流れている。また、小さな
コントロール電圧ＶCGにてドレイン電流が設定最大ドレ
イン電流ＩOMAXに達している。
を負極として、強誘電体層３２が分極している場合（第
２の状態に分極している場合）の、特性を示すものであ
る。曲線βの場合と同じような傾向を示すが、強誘電体
層３２の分極の影響により、小さなコントロールゲート
電圧ＶCGにてドレイン電流が流れている。また、小さな
コントロール電圧ＶCGにてドレイン電流が設定最大ドレ
イン電流ＩOMAXに達している。
【００３０】曲線γは、コントロールゲート電極ＣＧ側
を正極として、強誘電体層３２が分極している場合（第
１の状態に分極している場合）の、特性を示すものであ
る。曲線βの場合と同じような傾向を示すが、強誘電体
層３２の分極の影響により、大きなコントロールゲート
電圧ＶCGにてドレイン電流が流れ始めている。また、大
きなコントロール電圧ＶCGにてドレイン電流が設定最大
ドレイン電流ＩOMAXに達し、増加が止っている。
を正極として、強誘電体層３２が分極している場合（第
１の状態に分極している場合）の、特性を示すものであ
る。曲線βの場合と同じような傾向を示すが、強誘電体
層３２の分極の影響により、大きなコントロールゲート
電圧ＶCGにてドレイン電流が流れ始めている。また、大
きなコントロール電圧ＶCGにてドレイン電流が設定最大
ドレイン電流ＩOMAXに達し、増加が止っている。
【００３１】読み出しの際には、たとえば、設定最大ド
レイン電流ＩOMAXの半分の電流ＩSを、定電流源によ
り、ドレイン電極Ｄに供給する。この時コントロールゲ
ート電極ＣＧに生ずるコントロールゲート電圧ＶCGが、
基準電圧Ｖrefよりも小さいか（点Ｘ）、大きいか（点
Ｙ）により、記憶されている情報を知ることができる。
ここで基準電圧Ｖrefとは、曲線βにおいて、ドレイン
電流として電流ＩSを流した場合にコントロールゲート
電極ＣＧに生ずる電圧をいう。
レイン電流ＩOMAXの半分の電流ＩSを、定電流源によ
り、ドレイン電極Ｄに供給する。この時コントロールゲ
ート電極ＣＧに生ずるコントロールゲート電圧ＶCGが、
基準電圧Ｖrefよりも小さいか（点Ｘ）、大きいか（点
Ｙ）により、記憶されている情報を知ることができる。
ここで基準電圧Ｖrefとは、曲線βにおいて、ドレイン
電流として電流ＩSを流した場合にコントロールゲート
電極ＣＧに生ずる電圧をいう。
【００３２】つぎに、図３Ｂの不揮発性メモリ素子Ｍを
用いたデータ保持回路であるラッチ回路２を、図１に示
す。不揮発性メモリ素子Ｍのドレイン電極Ｄとコントロ
ールゲート電極ＣＧとは短絡され、定電流源４に接続さ
れている。定電流源４は、定電圧源ＶCC（図示せず）に
接続された電源端子６に接続され、設定最大ドレイン電
流ＩOMAXの半分の電流ＩS（基準電流）を発生するよう
構成されている。また、コントロールゲート電極ＣＧ
は、出力端子Ｑに接続されている。
用いたデータ保持回路であるラッチ回路２を、図１に示
す。不揮発性メモリ素子Ｍのドレイン電極Ｄとコントロ
ールゲート電極ＣＧとは短絡され、定電流源４に接続さ
れている。定電流源４は、定電圧源ＶCC（図示せず）に
接続された電源端子６に接続され、設定最大ドレイン電
流ＩOMAXの半分の電流ＩS（基準電流）を発生するよう
構成されている。また、コントロールゲート電極ＣＧ
は、出力端子Ｑに接続されている。
【００３３】不揮発性メモリ素子Ｍのソース電極Ｓは、
第２スイッチング手段であるＮチャンネルのトランジス
タＱＮ３を介して接地されている。トランジスタＱＮ３
のゲート電極は、待機端子ＳＢ（ローアクティブ）でも
ある入力端子ＤＴに接続されている。
第２スイッチング手段であるＮチャンネルのトランジス
タＱＮ３を介して接地されている。トランジスタＱＮ３
のゲート電極は、待機端子ＳＢ（ローアクティブ）でも
ある入力端子ＤＴに接続されている。
【００３４】不揮発性メモリ素子Ｍのフローティングゲ
ート電極ＦＧは、第１スイッチング手段であるＰチャン
ネルのトランジスタＱＰ３を介して、入力端子ＤＴに接
続されている。トランジスタＱＰ３のゲート電極は、書
込み許可端子ＷＥ（ローアクティブ）に接続されてい
る。また、フローティングゲート電極ＦＧは、Ｎチャン
ネルのトランジスタＱＮ２を介して接地されている。
ート電極ＦＧは、第１スイッチング手段であるＰチャン
ネルのトランジスタＱＰ３を介して、入力端子ＤＴに接
続されている。トランジスタＱＰ３のゲート電極は、書
込み許可端子ＷＥ（ローアクティブ）に接続されてい
る。また、フローティングゲート電極ＦＧは、Ｎチャン
ネルのトランジスタＱＮ２を介して接地されている。
【００３５】ＰチャンネルのトランジスタＱＰ１および
ＱＰ２、ならびにＮチャンネルのトランジスタＱＮ１
は、定電圧源ＶCCに接続された電源端子６とグランドＧ
の間に直列に接続配置されている。トランジスタＱＰ１
のゲート電極は、書込み許可端子ＷＥに接続され、トラ
ンジスタＱＰ２のゲート電極は、入力端子ＤＴに接続さ
れている。
ＱＰ２、ならびにＮチャンネルのトランジスタＱＮ１
は、定電圧源ＶCCに接続された電源端子６とグランドＧ
の間に直列に接続配置されている。トランジスタＱＰ１
のゲート電極は、書込み許可端子ＷＥに接続され、トラ
ンジスタＱＰ２のゲート電極は、入力端子ＤＴに接続さ
れている。
【００３６】トランジスタＱＮ１のドレイン電極とゲー
ト電極とは短絡されている。また、トランジスタＱＮ１
のゲート電極は、トランジスタＱＮ２のゲート電極と接
続されている。すなわち、トランジスタＱＮ１とトラン
ジスタＱＮ２とによりカレントミラー回路８を構成して
いる。
ト電極とは短絡されている。また、トランジスタＱＮ１
のゲート電極は、トランジスタＱＮ２のゲート電極と接
続されている。すなわち、トランジスタＱＮ１とトラン
ジスタＱＮ２とによりカレントミラー回路８を構成して
いる。
【００３７】つぎに、図２を参照しつつ図１に基づい
て、ラッチ回路２に対する書込み、読み出しおよび待機
動作を説明する。まず、書込み動作について説明する。
書込みを行なう場合、書込み許可端子ＷＥに、”Ｌ（接
地電位）”を入力する。これにより、トランジスタＱＰ
１およびＱＰ３が、”ＯＮ”となる。
て、ラッチ回路２に対する書込み、読み出しおよび待機
動作を説明する。まず、書込み動作について説明する。
書込みを行なう場合、書込み許可端子ＷＥに、”Ｌ（接
地電位）”を入力する。これにより、トランジスタＱＰ
１およびＱＰ３が、”ＯＮ”となる。
【００３８】また、書込みたいデータを入力端子ＤＴに
入力する。入力端子ＤＴの入力値が、”Ｌ”である場
合、入力値”Ｌ”は、”ＯＮ”となっているトランジス
タＱＰ３を介して、不揮発性メモリ素子Ｍのフローティ
ングゲート電極ＦＧに印加される。
入力する。入力端子ＤＴの入力値が、”Ｌ”である場
合、入力値”Ｌ”は、”ＯＮ”となっているトランジス
タＱＰ３を介して、不揮発性メモリ素子Ｍのフローティ
ングゲート電極ＦＧに印加される。
【００３９】このため、Ｎチャンネルの不揮発性メモリ
素子Ｍは、”ＯＦＦ”となり、不揮発性メモリ素子Ｍの
ドレイン電流は流れない。したがって、不揮発性メモリ
素子Ｍのドレイン電極Ｄに接続されたコントロールゲー
ト電極ＣＧの電位は、定電流源４に吊り上げられて、”
Ｈ”となる。このため、フローティングゲート電極ＦＧ
とコントロールゲート電極ＣＧとの間に電位差が生じ、
強誘電体層３２は、第２の状態（図４Ａ参照）に分極す
る。
素子Ｍは、”ＯＦＦ”となり、不揮発性メモリ素子Ｍの
ドレイン電流は流れない。したがって、不揮発性メモリ
素子Ｍのドレイン電極Ｄに接続されたコントロールゲー
ト電極ＣＧの電位は、定電流源４に吊り上げられて、”
Ｈ”となる。このため、フローティングゲート電極ＦＧ
とコントロールゲート電極ＣＧとの間に電位差が生じ、
強誘電体層３２は、第２の状態（図４Ａ参照）に分極す
る。
【００４０】なお、入力端子ＤＴに”Ｌ”が入力される
ことにより、トランジスタＱＮ３が”ＯＦＦ”となる。
したがって、より確実にドレイン電流を遮断することが
でき、不揮発性メモリ素子Ｍのコントロールゲート電極
ＣＧの電位を、確実に”Ｈ”にすることができる。
ことにより、トランジスタＱＮ３が”ＯＦＦ”となる。
したがって、より確実にドレイン電流を遮断することが
でき、不揮発性メモリ素子Ｍのコントロールゲート電極
ＣＧの電位を、確実に”Ｈ”にすることができる。
【００４１】また、入力端子ＤＴに”Ｌ”が入力される
ことにより、トランジスタＱＰ２が”ＯＮ”となる。こ
のため、トランジスタＱＰ１およびＱＰ２を介してカレ
ントミラー回路８を構成する一方のトランジスタＱＮ１
にドレイン電流が供給される。したがって、カレントミ
ラー回路８を構成する他方のトランジスタＱＮ２も、ト
ランジスタＱＮ１と同じ大きさのドレイン電流を流そう
とする。このため、フローティングゲート電極ＦＧの電
位を、より確実に”Ｌ”に落とすことができる。
ことにより、トランジスタＱＰ２が”ＯＮ”となる。こ
のため、トランジスタＱＰ１およびＱＰ２を介してカレ
ントミラー回路８を構成する一方のトランジスタＱＮ１
にドレイン電流が供給される。したがって、カレントミ
ラー回路８を構成する他方のトランジスタＱＮ２も、ト
ランジスタＱＮ１と同じ大きさのドレイン電流を流そう
とする。このため、フローティングゲート電極ＦＧの電
位を、より確実に”Ｌ”に落とすことができる。
【００４２】一方、入力端子ＤＴの入力値が、”Ｈ”で
ある場合、入力値”Ｈ”は、”ＯＮ”となっているトラ
ンジスタＱＰ３を介して、不揮発性メモリ素子Ｍのフロ
ーティングゲート電極ＦＧに印加される。
ある場合、入力値”Ｈ”は、”ＯＮ”となっているトラ
ンジスタＱＰ３を介して、不揮発性メモリ素子Ｍのフロ
ーティングゲート電極ＦＧに印加される。
【００４３】このため、Ｎチャンネルの不揮発性メモリ
素子Ｍは、”ＯＮ”となる。また、入力端子ＤＴが”
Ｈ”であるため、不揮発性メモリ素子Ｍのソース電極に
接続されたトランジスタＱＮ３も”ＯＮ”となる。この
ため、不揮発性メモリ素子Ｍのドレイン電流は流れる。
したがって、不揮発性メモリ素子Ｍのコントロールゲー
ト電極ＣＧの電位は、”Ｌ”となる。このため、フロー
ティングゲート電極ＦＧとコントロールゲート電極ＣＧ
との間には、上述の場合と逆方向の電位差が生じ、強誘
電体層３２は、第１の状態（図４Ａ参照）に分極する。
素子Ｍは、”ＯＮ”となる。また、入力端子ＤＴが”
Ｈ”であるため、不揮発性メモリ素子Ｍのソース電極に
接続されたトランジスタＱＮ３も”ＯＮ”となる。この
ため、不揮発性メモリ素子Ｍのドレイン電流は流れる。
したがって、不揮発性メモリ素子Ｍのコントロールゲー
ト電極ＣＧの電位は、”Ｌ”となる。このため、フロー
ティングゲート電極ＦＧとコントロールゲート電極ＣＧ
との間には、上述の場合と逆方向の電位差が生じ、強誘
電体層３２は、第１の状態（図４Ａ参照）に分極する。
【００４４】なお、入力端子ＤＴに”Ｈ”が入力される
ことにより、トランジスタＱＰ２が”ＯＦＦ”となる。
したがって、カレントミラー回路８が作動することはな
い。このため、不揮発性メモリ素子Ｍのフローティング
ゲート電極ＦＧが”Ｌ”に落ちることはない。
ことにより、トランジスタＱＰ２が”ＯＦＦ”となる。
したがって、カレントミラー回路８が作動することはな
い。このため、不揮発性メモリ素子Ｍのフローティング
ゲート電極ＦＧが”Ｌ”に落ちることはない。
【００４５】つぎに、読み出し動作について説明する。
読み出しを行なう場合、書込み許可端子ＷＥに、”Ｈ”
を入力する。これにより、トランジスタＱＰ１が、”Ｏ
ＦＦ”となる。このため、カレントミラー回路８を構成
するトランジスタＱＮ１およびＱＮ２が”ＯＦＦ”とな
る。また、トランジスタＱＰ３も”ＯＦＦ”となる。し
たがって、不揮発性メモリ素子Ｍのフローティングゲー
ト電極ＦＧは、フローティング状態となる。このため、
フローティングゲート電極ＦＧとコントロールゲート電
極ＣＧとの間に電位差は生ぜず、強誘電体層３２の分極
状態は変化しない。
読み出しを行なう場合、書込み許可端子ＷＥに、”Ｈ”
を入力する。これにより、トランジスタＱＰ１が、”Ｏ
ＦＦ”となる。このため、カレントミラー回路８を構成
するトランジスタＱＮ１およびＱＮ２が”ＯＦＦ”とな
る。また、トランジスタＱＰ３も”ＯＦＦ”となる。し
たがって、不揮発性メモリ素子Ｍのフローティングゲー
ト電極ＦＧは、フローティング状態となる。このため、
フローティングゲート電極ＦＧとコントロールゲート電
極ＣＧとの間に電位差は生ぜず、強誘電体層３２の分極
状態は変化しない。
【００４６】また、待機端子ＳＢ（入力端子ＤＴ）に”
Ｈ”を入力する。これにより、トランジスタＱＮ３が”
ＯＮ”となる。このため、不揮発性メモリ素子Ｍのドレ
イン電極Ｄには、定電流源４により一定電流ＩSが供給
される。したがって、不揮発性メモリ素子Ｍのコントロ
ールゲート電極ＣＧには、強誘電体層３２の分極状態に
対応したコントロールゲート電圧ＶCGが生ずる。
Ｈ”を入力する。これにより、トランジスタＱＮ３が”
ＯＮ”となる。このため、不揮発性メモリ素子Ｍのドレ
イン電極Ｄには、定電流源４により一定電流ＩSが供給
される。したがって、不揮発性メモリ素子Ｍのコントロ
ールゲート電極ＣＧには、強誘電体層３２の分極状態に
対応したコントロールゲート電圧ＶCGが生ずる。
【００４７】たとえば、強誘電体が第２の状態（図４Ａ
参照）に分極している場合、不揮発性メモリ素子Ｍのコ
ントロールゲート電極ＣＧには、図４Ａに示すＸ点に相
当するコントロールゲート電圧ＶCGが生ずる。このコン
トロールゲート電圧ＶCGは、基準電圧Ｖrefよりも小さ
い。このため、コントロールゲート電極ＣＧの電位すな
わち出力端子Ｑの電位は”Ｌ”となる。上述のように、
第２の状態は、入力端子にデータ”Ｌ”を入力して書込
み動作を行なった場合に生ずる。すなわち、読取り動作
により、出力端子Ｑには、入力端子ＤＴに入力されたデ
ータ”Ｌ”と同じ値が出力されることになる。
参照）に分極している場合、不揮発性メモリ素子Ｍのコ
ントロールゲート電極ＣＧには、図４Ａに示すＸ点に相
当するコントロールゲート電圧ＶCGが生ずる。このコン
トロールゲート電圧ＶCGは、基準電圧Ｖrefよりも小さ
い。このため、コントロールゲート電極ＣＧの電位すな
わち出力端子Ｑの電位は”Ｌ”となる。上述のように、
第２の状態は、入力端子にデータ”Ｌ”を入力して書込
み動作を行なった場合に生ずる。すなわち、読取り動作
により、出力端子Ｑには、入力端子ＤＴに入力されたデ
ータ”Ｌ”と同じ値が出力されることになる。
【００４８】一方、強誘電体が第１の状態（図４Ａ参
照）に分極している場合、不揮発性メモリ素子Ｍのコン
トロールゲート電極ＣＧには、図４Ａに示すＹ点に相当
するコントロールゲート電圧ＶCGが生ずる。このコント
ロールゲート電圧ＶCGは、基準電圧Ｖrefよりも大き
い。このため、コントロールゲート電極ＣＧの電位すな
わち出力端子Ｑの電位は”Ｈ”となる。この場合も、出
力端子Ｑには、入力端子ＤＴに入力されたデータ”Ｈ”
と同じ値が出力されることになる。
照）に分極している場合、不揮発性メモリ素子Ｍのコン
トロールゲート電極ＣＧには、図４Ａに示すＹ点に相当
するコントロールゲート電圧ＶCGが生ずる。このコント
ロールゲート電圧ＶCGは、基準電圧Ｖrefよりも大き
い。このため、コントロールゲート電極ＣＧの電位すな
わち出力端子Ｑの電位は”Ｈ”となる。この場合も、出
力端子Ｑには、入力端子ＤＴに入力されたデータ”Ｈ”
と同じ値が出力されることになる。
【００４９】つぎに、待機動作について説明する。待機
動作を行なう場合、書込み許可端子ＷＥに、”Ｈ”を入
力する。これにより、トランジスタＱＰ１およびＱＰ３
が、”ＯＦＦ”となる。このため、読み出し動作時と同
様に、不揮発性メモリ素子Ｍのフローティングゲート電
極ＦＧは、フローティング状態となり、フローティング
ゲート電極ＦＧとコントロールゲート電極ＣＧとの間に
電位差は生ぜず、したがって、強誘電体層３２の分極状
態は変化しない。
動作を行なう場合、書込み許可端子ＷＥに、”Ｈ”を入
力する。これにより、トランジスタＱＰ１およびＱＰ３
が、”ＯＦＦ”となる。このため、読み出し動作時と同
様に、不揮発性メモリ素子Ｍのフローティングゲート電
極ＦＧは、フローティング状態となり、フローティング
ゲート電極ＦＧとコントロールゲート電極ＣＧとの間に
電位差は生ぜず、したがって、強誘電体層３２の分極状
態は変化しない。
【００５０】また、待機端子ＳＢ（入力端子ＤＴ）に”
Ｌ”を入力する。これにより、トランジスタＱＮ３が”
ＯＦＦ”となる。このため、不揮発性メモリ素子Ｍに
は、強誘電体層３２の分極状態のいかんに拘らず、ドレ
イン電流は流れない。したがって、待機動作時における
消費電力を極めて小さくすることができる。
Ｌ”を入力する。これにより、トランジスタＱＮ３が”
ＯＦＦ”となる。このため、不揮発性メモリ素子Ｍに
は、強誘電体層３２の分極状態のいかんに拘らず、ドレ
イン電流は流れない。したがって、待機動作時における
消費電力を極めて小さくすることができる。
【００５１】また、上述の実施例においては、定電流源
４により供給される基準電流として、設定最大ドレイン
電流ＩOMAXの半分の電流ＩSを用いたが、分極状態に応
じ異なったコントロールゲート電圧ＶCGが得られるなら
ば、基準電流として、設定最大ドレイン電流ＩOMAX以下
のいかなる値の電流を用いてもよい。
４により供給される基準電流として、設定最大ドレイン
電流ＩOMAXの半分の電流ＩSを用いたが、分極状態に応
じ異なったコントロールゲート電圧ＶCGが得られるなら
ば、基準電流として、設定最大ドレイン電流ＩOMAX以下
のいかなる値の電流を用いてもよい。
【００５２】また、強誘電体層３２に印加する電圧を強
制的に設定するカレントミラー回路８を用いたが、カレ
ントミラー回路８を用いることなく、ラッチ回路を構成
することもできる。
制的に設定するカレントミラー回路８を用いたが、カレ
ントミラー回路８を用いることなく、ラッチ回路を構成
することもできる。
【００５３】また、入力端子ＤＴと待機端子ＳＢとを兼
用するよう構成したが、入力端子ＤＴと待機端子ＳＢと
を別個に設けるよう構成することもできる。さらに、待
機端子ＳＢを設けないでラッチ回路を構成することもで
きる。
用するよう構成したが、入力端子ＤＴと待機端子ＳＢと
を別個に設けるよう構成することもできる。さらに、待
機端子ＳＢを設けないでラッチ回路を構成することもで
きる。
【００５４】また、検出手段として定電流源４を用い、
ドレイン電流ＩDを一定とした場合のコントロールゲー
ト電圧ＶCGを検出するよう構成したが、検出手段として
定電圧源を用い、コントロールゲート電圧ＶCGを一定と
した場合のドレイン電流ＩDを検出するよう構成しても
よい。
ドレイン電流ＩDを一定とした場合のコントロールゲー
ト電圧ＶCGを検出するよう構成したが、検出手段として
定電圧源を用い、コントロールゲート電圧ＶCGを一定と
した場合のドレイン電流ＩDを検出するよう構成しても
よい。
【００５５】また、不揮発性メモリ素子として、図３Ａ
に示す、ソース領域２２、ドレイン領域２４、チャネル
領域２６、絶縁層２８、フローティングゲート３０、強
誘電体層３２およびコントロールゲート３４を備えた不
揮発性メモリ素子Ｍを用いたが、この発明はこれに限定
されるものではない。不揮発性メモリ素子として、たと
えば、強誘電体層の両側を導電体層で挟み込んだ３層状
の素子等を用いることもできる。
に示す、ソース領域２２、ドレイン領域２４、チャネル
領域２６、絶縁層２８、フローティングゲート３０、強
誘電体層３２およびコントロールゲート３４を備えた不
揮発性メモリ素子Ｍを用いたが、この発明はこれに限定
されるものではない。不揮発性メモリ素子として、たと
えば、強誘電体層の両側を導電体層で挟み込んだ３層状
の素子等を用いることもできる。
【００５６】また、上述の実施例においては、フローテ
ィングゲート電極ＦＧとコントロールゲート電極ＣＧと
の間に印加する電圧の方向の正逆（極性）に対応した２
つの分極状態を設定するよう構成したが、フローティン
グゲート電極ＦＧとコントロールゲート電極ＣＧとの間
に印加する電圧の大きさに対応した２つの分極状態を設
定するよう構成することもできる。
ィングゲート電極ＦＧとコントロールゲート電極ＣＧと
の間に印加する電圧の方向の正逆（極性）に対応した２
つの分極状態を設定するよう構成したが、フローティン
グゲート電極ＦＧとコントロールゲート電極ＣＧとの間
に印加する電圧の大きさに対応した２つの分極状態を設
定するよう構成することもできる。
【００５７】また、フローティングゲート電極ＦＧとコ
ントロールゲート電極ＣＧとの間に印加する電圧の極性
および大きさに対応した２つの分極状態を設定するよう
構成することもできる。
ントロールゲート電極ＣＧとの間に印加する電圧の極性
および大きさに対応した２つの分極状態を設定するよう
構成することもできる。
【００５８】さらに、２つの分極状態のみならず、３つ
以上の分極状態を設定するよう構成することもできる。
３つ以上の分極状態を設定するよう構成する場合には、
１つの不揮発性メモリ素子に３以上の状態を有するデー
タ（多値データ）を記憶させることができる。
以上の分極状態を設定するよう構成することもできる。
３つ以上の分極状態を設定するよう構成する場合には、
１つの不揮発性メモリ素子に３以上の状態を有するデー
タ（多値データ）を記憶させることができる。
【００５９】なお、図１に示す回路は、この発明の１実
施例を例示するものであり、この発明は同図に示す回路
に限定されるものではない。また、上述の実施例におい
ては、ラッチ回路にこの発明を適用した場合を例に説明
したが、この発明は、ラッチ回路に限定されるものでは
なく、フリップフロップ、レジスタなど高速応答が要求
されるデータ保持回路一般に適用される。
施例を例示するものであり、この発明は同図に示す回路
に限定されるものではない。また、上述の実施例におい
ては、ラッチ回路にこの発明を適用した場合を例に説明
したが、この発明は、ラッチ回路に限定されるものでは
なく、フリップフロップ、レジスタなど高速応答が要求
されるデータ保持回路一般に適用される。
【００６０】
【発明の効果】請求項１および請求項６のデータ保持回
路、ならびに、請求項７のデータの書込みおよび読み出
し方法は、書込みを許可する信号が与えられた場合に
は、与えられたデータに対応した電圧を強誘電体層に瞬
間的に印加して分極を起こさせ、書込みを許可する信号
が与えられない場合には、強誘電体層の分極状態に対応
した不揮発性メモリ素子の状態を検出して出力すること
ができる。
路、ならびに、請求項７のデータの書込みおよび読み出
し方法は、書込みを許可する信号が与えられた場合に
は、与えられたデータに対応した電圧を強誘電体層に瞬
間的に印加して分極を起こさせ、書込みを許可する信号
が与えられない場合には、強誘電体層の分極状態に対応
した不揮発性メモリ素子の状態を検出して出力すること
ができる。
【００６１】したがって、強誘電体に分極を起こさせる
のに要する時間は、ＥＥＰＲＯＭ等にデータを書込む時
間に比し、極めて小さい。また、いったん分極した強誘
電体は、つぎに電圧が印加されるまでその分極状態を保
持し、分極状態は電源を切っても失われない。このた
め、電源を再投入した後、その分極状態を検出すること
ができる。すなわち、データ保持のための電源が不要
で、高速応答可能なデータ保持回路を得ることができ
る。
のに要する時間は、ＥＥＰＲＯＭ等にデータを書込む時
間に比し、極めて小さい。また、いったん分極した強誘
電体は、つぎに電圧が印加されるまでその分極状態を保
持し、分極状態は電源を切っても失われない。このた
め、電源を再投入した後、その分極状態を検出すること
ができる。すなわち、データ保持のための電源が不要
で、高速応答可能なデータ保持回路を得ることができ
る。
【００６２】請求項２のデータ保持回路は、さらに、待
機端子と、待機端子からの信号に従い、不揮発性メモリ
素子に流れる電流を継断する第２スイッチング手段を設
けたことを特徴とする。
機端子と、待機端子からの信号に従い、不揮発性メモリ
素子に流れる電流を継断する第２スイッチング手段を設
けたことを特徴とする。
【００６３】したがって、書込みを許可する信号が与え
られない場合には、さらに、待機状態を選択することが
できる。待機状態においては、第２スイッチング手段に
より不揮発性メモリ素子に流れる電流を遮断することが
できる。すなわち、待機状態において、電力消費量のき
わめて小さいデータ保持回路を得ることができる。
られない場合には、さらに、待機状態を選択することが
できる。待機状態においては、第２スイッチング手段に
より不揮発性メモリ素子に流れる電流を遮断することが
できる。すなわち、待機状態において、電力消費量のき
わめて小さいデータ保持回路を得ることができる。
【００６４】請求項３のデータ保持回路は、さらに、入
力端子と待機端子とを兼用したことを特徴とする。した
がって、待機端子を別途設ける必要がない。すなわち、
待機状態において電力消費量がきわめて小さく、かつ、
コンパクトなデータ保持回路を得ることができる。
力端子と待機端子とを兼用したことを特徴とする。した
がって、待機端子を別途設ける必要がない。すなわち、
待機状態において電力消費量がきわめて小さく、かつ、
コンパクトなデータ保持回路を得ることができる。
【００６５】請求項４のデータ保持回路は、請求項１か
ら請求項３のいずれかの請求項に記載されたデータ保持
回路において、書込み許可端子および入力端子からの信
号に従い、強誘電体層に印加する電圧を強制的に設定す
るカレントミラー回路を備えたことを特徴とする。
ら請求項３のいずれかの請求項に記載されたデータ保持
回路において、書込み許可端子および入力端子からの信
号に従い、強誘電体層に印加する電圧を強制的に設定す
るカレントミラー回路を備えたことを特徴とする。
【００６６】したがって、書込み動作の際、強誘電体層
に印加する電圧を確実に設定することができる。すなわ
ち、さらに信頼性の高いデータ保持回路を得ることがで
きる。
に印加する電圧を確実に設定することができる。すなわ
ち、さらに信頼性の高いデータ保持回路を得ることがで
きる。
【００６７】請求項５のデータ保持回路は、請求項１か
ら請求項４のいずれかの請求項に記載されたデータ保持
回路において、検出手段を、不揮発性メモリ素子に一定
の基準電流を供給する定電流源としたことを特徴とす
る。
ら請求項４のいずれかの請求項に記載されたデータ保持
回路において、検出手段を、不揮発性メモリ素子に一定
の基準電流を供給する定電流源としたことを特徴とす
る。
【００６８】したがって、読み出し動作の際、強誘電体
の分極状態に対応して定電流源出力端に生ずる電圧の変
化により、強誘電体の分極状態を検出することができ
る。すなわち、より容易に強誘電体の分極状態を検出す
ることができる。
の分極状態に対応して定電流源出力端に生ずる電圧の変
化により、強誘電体の分極状態を検出することができ
る。すなわち、より容易に強誘電体の分極状態を検出す
ることができる。
【図１】この発明の一実施例によるラッチ回路を示す図
面である。
面である。
【図２】この発明の一実施例によるラッチ回路における
書込み動作、読み出し動作、待機状態時の入出力の状態
を示す図面である。
書込み動作、読み出し動作、待機状態時の入出力の状態
を示す図面である。
【図３】この発明の一実施例によるラッチ回路を構成す
る不揮発性メモリ素子の構成を示す図面、および不揮発
性メモリ素子を記号により表した図面である。
る不揮発性メモリ素子の構成を示す図面、および不揮発
性メモリ素子を記号により表した図面である。
【図４】この発明の一実施例によるラッチ回路を構成す
る不揮発性メモリ素子の強誘電体層の電気的性質を示す
図面、および電気的性質を測定するための回路を示す図
面である。
る不揮発性メモリ素子の強誘電体層の電気的性質を示す
図面、および電気的性質を測定するための回路を示す図
面である。
【図５】従来のＣＭＯＳを用いたスタティックタイプの
Ｄラッチ回路を示す図面、およびＤラッチ回路の動作を
示すタイミング図である。
Ｄラッチ回路を示す図面、およびＤラッチ回路の動作を
示すタイミング図である。
３２・・・・・・強誘電体層 ＣＧ・・・・・・コントロールゲート電極 Ｄ・・・・・・・ドレイン電極 ＤＴ・・・・・・入力端子 ＦＧ・・・・・・フローティングゲート電極 ＩS ・・・・・・基準電流 ＱＮ３・・・・・トランジスタ ＱＰ３・・・・・トランジスタ ＳＢ・・・・・・待機端子 ＶCG・・・・・・コントロールゲート電圧 ＷＥ・・・・・・書込み許可端子
Claims (7)
- 【請求項１】印加される電圧の大きさおよび極性に対応
する少なくとも２つの分極状態を書き換え可能に保持す
る強誘電体層を有する不揮発性メモリ素子、 不揮発性メモリ素子に書込むべきデータを入力する入力
端子、 不揮発性メモリ素子へのデータの書込みを許可するか否
かの信号を入力する書込み許可端子、 書込み許可端子からの信号に従い、入力端子に入力され
たデータに対応した電圧を強誘電体層に印加するか否か
を切り換える第１スイッチング手段、 強誘電体層の分極状態に対応した不揮発性メモリ素子の
状態を検出する検出手段、 検出手段の検出出力を出力する出力端子、 を備えたことを特徴とするデータ保持回路。 - 【請求項２】請求項１のデータ保持回路において、 不揮発性メモリ素子を待機状態とするか否かの信号を入
力する待機端子、 待機端子からの信号に従い、不揮発性メモリ素子に流れ
る電流を継断する第２スイッチング手段、 を設けたことを特徴とするもの。 - 【請求項３】請求項２のデータ保持回路において、 入力端子と待機端子とを兼用したこと、 を特徴とするもの。
- 【請求項４】請求項１から請求項３のいずれかの請求項
に記載されたデータ保持回路において、 書込み許可端子および入力端子からの信号に従い、強誘
電体層に印加する電圧を強制的に設定するカレントミラ
ー回路を備えたこと、 を特徴とするもの。 - 【請求項５】請求項１から請求項４のいずれかの請求項
に記載されたデータ保持回路において、 検出手段を、不揮発性メモリ素子に一定の基準電流を供
給する定電流源としたこと、 を特徴とするもの。 - 【請求項６】請求項１から請求項５のいずれかの請求項
に記載されたデータ保持回路において、不揮発性メモリ
素子が、 第１導電型のソース領域およびドレイン領域、 ソース領域とドレイン領域との間に形成された第２導電
型のチャネル領域、 チャネル領域の上に、チャネル領域と絶縁して形成され
た導電体層であるフローティングゲート、 フローティングゲートの上に形成された強誘電体層、 強誘電体層の上に形成された導電体層であるコントロー
ルゲート、 を備えていることを特徴とするもの。 - 【請求項７】印加される電圧の大きさおよび極性に対応
する少なくとも２つの分極状態を書き換え可能に保持す
る強誘電体層を有する不揮発性メモリ素子に対するデー
タの書込みおよび読み出し方法であって、 データの書込みを許可するか否かの信号を与え、 書込みを許可する信号が与えられた場合には、与えられ
たデータに対応した電圧を強誘電体層に印加し、 書込みを許可する信号が与えられない場合には、電圧を
強誘電体層に印加せず、 強誘電体層の分極状態に対応した不揮発性メモリ素子の
状態を検出して出力する、 ことを特徴とするデータの書込みおよび読み出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17310795A JP3669742B2 (ja) | 1995-07-10 | 1995-07-10 | データ保持回路、ならびにデータの書込みおよび読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17310795A JP3669742B2 (ja) | 1995-07-10 | 1995-07-10 | データ保持回路、ならびにデータの書込みおよび読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927191A true JPH0927191A (ja) | 1997-01-28 |
| JP3669742B2 JP3669742B2 (ja) | 2005-07-13 |
Family
ID=15954300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17310795A Expired - Fee Related JP3669742B2 (ja) | 1995-07-10 | 1995-07-10 | データ保持回路、ならびにデータの書込みおよび読み出し方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3669742B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0923135A1 (en) * | 1997-12-09 | 1999-06-16 | Fujitsu Limited | Ferroelectric memory device |
| FR2772508A1 (fr) * | 1997-10-28 | 1999-06-18 | Fujitsu Ltd | Dispositif de memoire ferroelectrique et son procede de pilotage |
| WO2005055425A1 (ja) * | 2003-12-04 | 2005-06-16 | Matsushita Electric Industrial Co., Ltd. | 不揮発性フリップフロップ回路およびその駆動方法 |
| JP2020187459A (ja) * | 2019-05-13 | 2020-11-19 | ローム株式会社 | 定電圧回路及びその動作方法、及び半導体装置 |
-
1995
- 1995-07-10 JP JP17310795A patent/JP3669742B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2772508A1 (fr) * | 1997-10-28 | 1999-06-18 | Fujitsu Ltd | Dispositif de memoire ferroelectrique et son procede de pilotage |
| US6191441B1 (en) | 1997-10-28 | 2001-02-20 | Fujitsu Limited | Ferroelectric memory device and its drive method |
| EP0923135A1 (en) * | 1997-12-09 | 1999-06-16 | Fujitsu Limited | Ferroelectric memory device |
| US6049477A (en) * | 1997-12-09 | 2000-04-11 | Fujitsu Limited | Ferroelectric memory device in which the channel region has the same conductivity type as the diffusion region |
| US6144579A (en) * | 1997-12-09 | 2000-11-07 | Fujitsu Limited | Ferroelectric memory device |
| WO2005055425A1 (ja) * | 2003-12-04 | 2005-06-16 | Matsushita Electric Industrial Co., Ltd. | 不揮発性フリップフロップ回路およびその駆動方法 |
| US7002388B2 (en) | 2003-12-04 | 2006-02-21 | Matsushita Electric Co., Ltd. | Nonvolatile flip-flop circuit and method of driving the same |
| CN100376080C (zh) * | 2003-12-04 | 2008-03-19 | 松下电器产业株式会社 | 非易失性触发电路及其驱动方法 |
| JP2020187459A (ja) * | 2019-05-13 | 2020-11-19 | ローム株式会社 | 定電圧回路及びその動作方法、及び半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3669742B2 (ja) | 2005-07-13 |
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