FR2772508A1 - Dispositif de memoire ferroelectrique et son procede de pilotage - Google Patents
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Abstract
Une mémoire ferroélectrique permettant d'écrire des données à une tension de fonctionnement faible comporte un transistor à effet de champ à grille isolée, un film ferroélectrique (9) et une paire d'électrodes de condensateur (11, 12) formées sur le film ferroélectrique et se faisant face l'une l'autre, chaque électrode de la paire d'électrodes de condensateur étant connectée électriquement à la grille isolée (4). Un dispositif de mémoire ferroélectrique présentant une structure simple comporte un transistor à effet de champ à grille isolée incluant une source (5), un drain (6) et une grille isolée (4), et un condensateur ferroélectrique connecté entre le drain et la grille isolée.
Description
ARRIÈRE-PLAN DE L'INVENTION a) Domaine de l'invention
La présente invention concerne un dispositif de mémoire ferroélectrique et plus particulièrement, un dispositif de mémoire ferroélectrique qui convient pour une mémoire du type 1T-1C qui forme une cellule de mémoire en utilisant un transistor et un condensateur ferroélectrique, ainsi qu'un procédé de pilotage d'une mémoire du type 1T-1C. b) Description de l'art antérieur
Un condensateur ferroélectrique réalisé en un matériau ferroélectrique interposé entre deux électrodes produit une polarisation dont la valeur correspond à celle d'une tension appliquée. La caractéristique d'une valeur de polarisation par rapport à une tension appliquée présente une hystérésis et même si la tension appliquée est coupée, une polarisation résiduelle subsiste. Si la polarisation résiduelle qui est formée correspond du point de vue de la valeur à une donnée d'entrée, une mémoire non volatile peut être formée en utilisant le condensateur ferroélectrique. Par exemple, un transistor à effet de champ à grille isolée peut être rendu passant/activé ou bloqué/désactivé en fonction de la polarisation d'un condensateur ferroélectrique dont une électrode est connectée à la grille isolée du transistor.
La présente invention concerne un dispositif de mémoire ferroélectrique et plus particulièrement, un dispositif de mémoire ferroélectrique qui convient pour une mémoire du type 1T-1C qui forme une cellule de mémoire en utilisant un transistor et un condensateur ferroélectrique, ainsi qu'un procédé de pilotage d'une mémoire du type 1T-1C. b) Description de l'art antérieur
Un condensateur ferroélectrique réalisé en un matériau ferroélectrique interposé entre deux électrodes produit une polarisation dont la valeur correspond à celle d'une tension appliquée. La caractéristique d'une valeur de polarisation par rapport à une tension appliquée présente une hystérésis et même si la tension appliquée est coupée, une polarisation résiduelle subsiste. Si la polarisation résiduelle qui est formée correspond du point de vue de la valeur à une donnée d'entrée, une mémoire non volatile peut être formée en utilisant le condensateur ferroélectrique. Par exemple, un transistor à effet de champ à grille isolée peut être rendu passant/activé ou bloqué/désactivé en fonction de la polarisation d'un condensateur ferroélectrique dont une électrode est connectée à la grille isolée du transistor.
Des mémoires vives ferroélectriques (FeRAM) du type 2T-2C qui utilisent deux transistors et deux condensateurs pour une cellule de mémoire sont maintenant disponibles jusqu'à 64 kilobits. Cependant, une FeRAM du type 1T-1C qui utilise un transistor et un condensateur pour une cellule de mémoire est encore à l'état de développement pour une application pratique.
Les figures 8A à 8C représentent un condensateur ferroélectrique conformément à des techniques classiques. Comme représenté sur la figure 8A, sur la surface d'un substrat en silicium de type p 51, une électrode de grille flottante 53 en polysilicium ou similaire est formée, un film d'oxyde de grille 52 étant interposé entre le substrat et l'électrode de grille flottante. Sur cette électrode de grille flottante 53, une couche ferroélectrique 54 est formée et sur cette couche ferroélectrique 54, une électrode de grille de commande 55 est formée. Cette structure par empilement est conformée de manière à former une électrode de grille. Une région de source 61 et une région de drain 62 sont formées sur les deux côtés de l'électrode de grille en dopant des impuretés de type n par l'intermédiaire d'une implantation ionique.
On considère qu'une tension positive +V est appliquée sur l'électrode de grille de commande 55 et qu'ensuite, cette tension est coupée. Suite à l'application d'une tension de +V, la couche ferroélectrique 54 induit une polarisation comme représenté sur la figure 8A. Cette polarisation subsiste et devient une polarisation résiduelle même après que la tension appliquée sur l'électrode de grille de commande 55 est coupée. La polarisation résiduelle charge l'électrode de grille flottante 53 à une valeur positive et induit un canal n 60 dans la couche de surface du substrat en silicium de type p 51. La région de source 61 et la région de drain 62 sont par conséquent connectées électriquement via le canal n 60.
Comme représenté sur la figure 8B, on considère qu'une tension négative -V est appliquée sur l'électrode de grille de commande 55 et qu'ensuite, cette tension est coupée. Lors de l'application d'une tension de -V, la couche ferroélectrique 54 induit une polarisation d'une polarité opposée à celle représentée sur la figure 8A. Cette polarisation subsiste et devient une polarisation résiduelle même après que la tension appliquée sur l'électrode de grille de commande 55 est coupée.
La polarisation résiduelle charge l'électrode de grille flottante 53 à une valeur négative et éteint le canal dans une couche de surface du substrat en silicium de type p 51. La source 61 et le drain 62 sont par conséquent électriquement coupés.
Selon la manière mentionnée ci-avant, des données peuvent être stockées d'une façon non volatile en faisant en sorte que la tension appliquée sur l'électrode de grille de commande 55 par rapport au substrat 51 commande la polarisation de la couche ferroélectrique 54.
La mémoire ferroélectrique représentée sur les figures 8A et 8B comporte un circuit série constitué par un condensateur C2 et un condensateur C1, le premier utilisant le film d'oxyde de grille 52 en tant que couche diélectrique de condensateur et le second utilisant la couche ferroélectrique 54 en tant que couche diélectrique de condensateur. Puisque la constante diélectrique de la couche ferroélectrique 54 est considérablement supérieure à celle du film d'oxyde de grille 52, la capacité du condensateur C1 est susceptible de devenir plus importante que celle du condensateur C2.
Comme représenté sur la figure 8C, lorsqu'une tension V est appliquée entre le substrat 51 et l'électrode de grille de commande 55, une tension V1 aux bornes du condensateur ferroélectrique C1 devient inférieure à une tension V2 aux bornes du condensateur connecté en série C2.
Si la caractéristique d'hystérésis du condensateur ferroélectrique nécessite la tension V1, une tension importante de V1 +
V2 doit être appliquée sur l'électrode de grille de commande 55.
V2 doit être appliquée sur l'électrode de grille de commande 55.
RÉSUMÉ DE L'INVENTION
Un objet de la présente invention consiste à proposer une mémoire ferroélectrique permettant d'écrire des données avec une tension faible.
Un objet de la présente invention consiste à proposer une mémoire ferroélectrique permettant d'écrire des données avec une tension faible.
Un autre objet de la présente invention consiste à proposer une mémoire ferroélectrique présentant une structure nouvelle.
Un autre objet de la présente invention consiste à proposer un dispositif de mémoire ferroélectrique du type 1T-1C présentant une structure simple.
Encore un autre objet de la présente invention consiste à proposer un dispositif de mémoire ferroélectrique permettant de réaliser une opération d'écriture en utilisant seulement deux lignes, par exemple des lignes de mot et de bit.
Un autre objet de la présente invention consiste à proposer un nouveau procédé de pilotage pour un dispositif de mémoire ferroélectrique du type lT-I C.
Selon un aspect de la présente invention, on propose un dispositif de mémoire ferroélectrique comprenant: un substrat semiconducteur; un transistor à effet de champ à grille isolée incluant un film d'isolation de grille formé sur une surface du substrat semiconducteur, une électrode de grille formée sur le film d'isolation de grille et des régions de source et de drain formées dans une couche de surface du substrat semiconducteur sur les deux côtés de l'électrode de grille; un film isolant formé au-dessus de la surface du substrat semiconducteur et recouvrant l'électrode de grille; un film ferroélectrique formé sur le film isolant; et une paire d'électrodes de condensateur formées sur le film ferroélectrique et se faisant face l'une l'autre, une électrode de la paire d'électrodes de condensateur étant connectée électriquement à l'électrode de grille.
Puisqu'un condensateur ferroélectrique est formé en formant une paire d'électrodes opposées sur une surface d'une couche ferroélectrique, le condensateur ferroélectrique qui présente une capacité souhaitée peut être formé. En disposant l'une des électrodes de condensateur opposées au-dessus de l'électrode de grille, la capacité parasite de l'électrode de condensateur peut être réduite.
Selon un autre aspect de la présente invention, on propose un dispositif de mémoire ferroélectrique comprenant: un transistor à effet de champ à grille isolée comportant une source, un drain et une grille isolée; et une cellule de mémoire incluant un condensateur ferroélectrique connecté au drain et à la grille isolée.
En connectant un condensateur ferroélectrique entre la grille isolée et le drain d'un transistor à effet de champ à grille isolée, un transistor à effet de champ à connexion en diode peut être formé. Le potentiel qui croît (valeur de seuil) du transistor à effet de champ à connexion en diode peut être commandé par une polarisation résiduelle du condensateur ferroélectrique.
La polarisation dans le condensateur ferroélectrique peut être commandée par une tension appliquée entre le drain et la source.
Selon un autre aspect de la présente invention, on propose un procédé de pilotage d'un dispositif de mémoire ferroélectrique qui comprend: une pluralité de lignes de bit disposées en parallèle ; une pluralité de lignes de mot disposées en parallèle, les lignes de mot croisant les lignes de bit; et une cellule de mémoire ferroélectrique connectée au niveau de chaque point de croisement entre les lignes de bit et de mot, la cellule de mémoire ferroélectrique incluant un transistor à effet de champ à grille isolée comportant une source, un drain et une grille isolée, et un condensateur ferroélectrique connecté entre le drain et la grille isolée, le procédé comprenant les étapes de: (a) connexion d'une ligne de mot sélectionnée à un potentiel de masse et application d'un premier potentiel de référence à d'autres lignes de mot et à toutes les lignes de bit afin d'écrire des données 'I' dans toutes les cellules de mémoire ferroélectrique connectées à la ligne de mot sélectionnée; (b) application en succession du potentiel de masse et du premier potentiel de référence à des cellules de mémoire ferroélectrique destinées à recevoir en écriture des données '1, parmi les cellules de mémoire ferroélectrique connectées à la ligne de mot sélectionnée et application d'un second potentiel de référence inférieur au premier potentiel de référence à d'autres lignes de bit et d'un troisième potentiel de référence supérieur au second potentiel de référence à d'autres lignes de mot afin d'écrire des données "1" dans les cellules de mémoire ferroélectrique destinées à recevoir en écriture des données "1" ; et (c) établissement de potentiels des lignes de bit et de potentiels des lignes de mot autres que la ligne de mot sélectionnée aux mêmes potentiels que l'étape (b) et application d'un quatrième potentiel de référence supérieur au premier potentiel de référence à la ligne de mot sélectionnée, afin d'écrire des données "0" dans des cellules de mémoire ferroélectrique qui n'ont pas reçu en écriture des données "1" au niveau de l'étape (b) parmi les cellules de mémoire ferroélectrique connectées à la ligne de mot sélectionnée.
Après que des données "1" sont écrites une fois dans une pluralité de cellules de mémoire connectées à une ligne de mot sélective, des données "1" sont à nouveau écrites dans les cellules de mémoire destinées à recevoir en écriture les données "i" et des données "0" sont écrites dans les cellules de mémoire destinées à recevoir en écriture les données "0". Par conséquent, le schéma d'écriture de données présentant une résistance élevée à la perturbation d'écriture peut être proposé.
Selon un autre aspect de la présente invention, on propose un dispositif de mémoire ferroélectrique comprenant: un substrat semiconducteur; une électrode de grille isolée formée sur le substrat semiconducteur; une région de source et une région de drain formées dans une couche de surface du substrat semiconducteur sur les deux côtés de la grille isolée; une première couche isolante formée audessus d'une surface du substrat semiconducteur de manière à entourer l'électrode de grille isolée et à former une surface supérieure commune avec l'électrode de grille; une gorge d'ouverture qui atteint le drain au travers de la première couche isolante; un câblage de bit qui enterre la gorge d'ouverture et qui forme une surface supérieure commune avec le premier film isolant; et une couche ferroélectrique formée sur la surface supérieure commune et recouvrant l'électrode de grille isolée et le câblage de bit.
L'électrode de grille isolée, la première couche isolante et le câblage de bit sont formés de manière à comporter la surface plane commune et sur cette surface plane commune, la couche ferroélectrique est formée. Par conséquent, il est possible de proposer une cellule de mémoire ferroélectrique dont il est facile de rendre la structure compacte et qui présente des caractéristiques stables.
Comme mentionné ci-avant, une mémoire ferroélectrique qui présente une valeur de capacité faible souhaitée peut être proposée.
Lorsque la valeur de capacité du condensateur ferroélectrique est rendue inférieure à celle de l'électrode de grille isolée, la plus grande part de la tension appliquée peut être appliquée au condensateur ferroélectrique.
Puisque les électrodes opposées d'un condensateur ferroélectrique sont formées sur une surface de la couche ferroélectrique; les caractéristiques du condensateur ferroélectrique peuvent être facilement rendues stables et le processus de conformation des électrodes opposées peut être rendu simple.
Un dispositif de mémoire ferroélectrique d'une structure simple peut également être proposé.
En utilisant seulement un seul transistor par cellule de mémoire, un procédé de pilotage pour un dispositif de mémoire ferroélectrique présentant une résistance élevée à la perturbation d'écriture peut être proposé.
BRÈVE DESCRIPTION DES DESSINS
Les figures 1A et 1B sont une vue en coupe transversale d'une mémoire ferroélectrique selon un mode de réalisation de l'invention et un circuit équivalent de la mémoire;
les figures 2AV à 2CP sont des vues en coupe transversale et des vues en plan qui représentent des procédés de fabrication pour un condensateur ferroélectrique représenté sur les figures 1 A et 1B ;
les figures 3AV à 3CP sont des vues en coupe transversale et des vues en plan qui représentent des procédés de fabrication pour le condensateur ferroélectrique représenté sur les figures I A et I ;
les figures 4A et 4B sont une vue en coupe transversale et une vue en plan permettant d'illustrer des expérimentations préliminaires réalisées par les présents inventeurs
les figures 5A et 5B sont des graphiques qui représentent des caractéristiques d'échantillons représentés sur les figures 4A et 4B ;
la figure 6 est une vue en coupe transversale d'une mémoire ferroélectrique selon un autre mode de réalisation de l'invention;
la figure 7 est un schéma qui représente un circuit équivalent d'un dispositif de mémoire ferroélectrique
les figures 8A à 8C sont des vues en coupe transversale et un circuit équivalent qui illustrent une mémoire ferroélectrique classique;
les figures 9A à 9D sont un schéma de circuit d'une cellule de mémoire selon un mode de réalisation de l'invention et des graphiques qui représentent les caractéristiques de la cellule de mémoire
les figures 10A et 108 sont un schéma qui représente un circuit d'un réseau de cellules de mémoire selon un mode de réalisation de l'invention et un diagramme temporel d'une sélection de cellule et d'une écriture de données;
les figures Il A à Il C sont des vues en plan schématiques qui représentent les fonctionnements du réseau de cellules de mémoire représenté sur la figure 10A qui est piloté à l'aide de signaux présentant les formes d'onde représentées sur la figure I OB
les figures 12A et 12B sont une vue en coupe transversale et une vue en plan qui représentent la structure d'un dispositif de mémoire ferroélectrique selon un mode de réalisation de l'invention ;
les figures 13A à 13D, 14A à 14C et 15A à 15C sont des vues en coupe transversale qui représentent des procédés de fabrication pour le dispositif de mémoire ferroélectrique représenté sur les figures 12A et 12B ;
les figures 16A et 16B sont une vue en coupe transversale et une vue en plan qui représentent la structure d'un dispositif de mémoire ferroélectrique selon un mode de réalisation de l'invention ; et
les figures 17AV à I7DP et les figures 18AV à 18CP sont des vues en coupe transversale et des vues en plan qui représentent des procédés de fabrication pour le dispositif de mémoire ferroélectrique représenté sur les figures 16A et 16B.
Les figures 1A et 1B sont une vue en coupe transversale d'une mémoire ferroélectrique selon un mode de réalisation de l'invention et un circuit équivalent de la mémoire;
les figures 2AV à 2CP sont des vues en coupe transversale et des vues en plan qui représentent des procédés de fabrication pour un condensateur ferroélectrique représenté sur les figures 1 A et 1B ;
les figures 3AV à 3CP sont des vues en coupe transversale et des vues en plan qui représentent des procédés de fabrication pour le condensateur ferroélectrique représenté sur les figures I A et I ;
les figures 4A et 4B sont une vue en coupe transversale et une vue en plan permettant d'illustrer des expérimentations préliminaires réalisées par les présents inventeurs
les figures 5A et 5B sont des graphiques qui représentent des caractéristiques d'échantillons représentés sur les figures 4A et 4B ;
la figure 6 est une vue en coupe transversale d'une mémoire ferroélectrique selon un autre mode de réalisation de l'invention;
la figure 7 est un schéma qui représente un circuit équivalent d'un dispositif de mémoire ferroélectrique
les figures 8A à 8C sont des vues en coupe transversale et un circuit équivalent qui illustrent une mémoire ferroélectrique classique;
les figures 9A à 9D sont un schéma de circuit d'une cellule de mémoire selon un mode de réalisation de l'invention et des graphiques qui représentent les caractéristiques de la cellule de mémoire
les figures 10A et 108 sont un schéma qui représente un circuit d'un réseau de cellules de mémoire selon un mode de réalisation de l'invention et un diagramme temporel d'une sélection de cellule et d'une écriture de données;
les figures Il A à Il C sont des vues en plan schématiques qui représentent les fonctionnements du réseau de cellules de mémoire représenté sur la figure 10A qui est piloté à l'aide de signaux présentant les formes d'onde représentées sur la figure I OB
les figures 12A et 12B sont une vue en coupe transversale et une vue en plan qui représentent la structure d'un dispositif de mémoire ferroélectrique selon un mode de réalisation de l'invention ;
les figures 13A à 13D, 14A à 14C et 15A à 15C sont des vues en coupe transversale qui représentent des procédés de fabrication pour le dispositif de mémoire ferroélectrique représenté sur les figures 12A et 12B ;
les figures 16A et 16B sont une vue en coupe transversale et une vue en plan qui représentent la structure d'un dispositif de mémoire ferroélectrique selon un mode de réalisation de l'invention ; et
les figures 17AV à I7DP et les figures 18AV à 18CP sont des vues en coupe transversale et des vues en plan qui représentent des procédés de fabrication pour le dispositif de mémoire ferroélectrique représenté sur les figures 16A et 16B.
DESCRIPTION DETAILLÉE DES MODES DE RÉALISATION
PRÉFÉRÉS
Dans la mémoire ferroélectrique représentée sur les figures 8A et 8B, la structure d'empilement constituée par le film d'oxyde de grille,
I'électrode de grille flottante, la couche ferroélectrique et l'électrode de grille de commande est conformée selon la même forme et la valeur de capacité du condensateur ferroélectrique devient susceptible d'être supérieure à celle du condensateur formé par le substrat et l'électrode de grille flottante. Si la valeur de capacité du condensateur ferroélectrique est rendue faible, la couche ferroélectrique devient anormalement épaisse et les procédés de fabrication deviennent difficiles.
PRÉFÉRÉS
Dans la mémoire ferroélectrique représentée sur les figures 8A et 8B, la structure d'empilement constituée par le film d'oxyde de grille,
I'électrode de grille flottante, la couche ferroélectrique et l'électrode de grille de commande est conformée selon la même forme et la valeur de capacité du condensateur ferroélectrique devient susceptible d'être supérieure à celle du condensateur formé par le substrat et l'électrode de grille flottante. Si la valeur de capacité du condensateur ferroélectrique est rendue faible, la couche ferroélectrique devient anormalement épaisse et les procédés de fabrication deviennent difficiles.
La structure selon laquelle la couche ferroélectrique est prise en sandwich entre l'électrode de grille flottante et l'électrode de grille de commande est susceptible de générer une différence entre une qualité d'interface entre l'électrode de grille flottante et la couche ferroélectrique et une qualité d'interface entre la couche ferroélectrique et l'électrode de grille de commande. Il n'est par conséquent pas aisé d'obtenir une performance stable du condensateur ferroélectrique.
Les présents inventeurs proposent de former un condensateur ferroélectrique comportant une paire d'électrodes qui sont disposées en parallèle sur une surface d'une couche ferroélectrique. II est possible d'établir pratiquement librement la valeur de capacité d'un condensateur ferroélectrique en réglant l'épaisseur d'une couche ferroélectrique et la distance entre des électrodes.
Les figures 4A et 48 et les figures 5A et 5B sont des schémas et des graphiques qui expliquent des expérimentations préliminaires réalisées par les présents inventeurs.
Les figures 4A et 4B sont une vue en coupe transversale et une vue en plan qui représentent schématiquement la structure d'échantillons utilisés. La figure 4A représente la structure en coupe transversale des échantillons. Sur la surface d'un substrat en silicium 21, un film d'oxyde de silicium 28 d'une épaisseur de 350 nm a été formé et sur ce film d'oxyde de silicium 28, une couche ferroélectrique 29 d'une épaisseur de 200 nm réalisée en SiBi2Ta209 (SBT) a été formée. Deux électrodes 31 et 32 ont été disposées en parallèle selon un espace de 0,1 pm sur la surface supérieure de la couche ferroélectrique 29.
La figure 4B représente une configuration en plan des électrodes 31 et 32. Les électrodes 31 et 32 disposées en parallèle selon l'espace de 0,1 pm sont d'une longueur de 200 pm et des plots
PI et P2 pour une application de tension sont reliés aux zones centrales des électrodes 31 et 32. Sur la figure 4B, la longueur (200 pm) des électrodes parallèles est représentée par ! et l'espace (0, 1, pm) qui les sépare est représenté par 2. Les électrodes 31 et 32 sont constituées par des films en platine.
PI et P2 pour une application de tension sont reliés aux zones centrales des électrodes 31 et 32. Sur la figure 4B, la longueur (200 pm) des électrodes parallèles est représentée par ! et l'espace (0, 1, pm) qui les sépare est représenté par 2. Les électrodes 31 et 32 sont constituées par des films en platine.
La constante diélectrique du film en SBT est d'environ 200 bien qu'elle dépende du procédé de fabrication et elle est considérablement plus importante que la constante diélectrique de l'air. Par conséquent, la valeur de capacité du condensateur ferroélectrique formé entre les électrodes 31 et 32 est déterminée pratiquement par la constante diélectrique et par l'épaisseur de la couche ferroélectrique 29 ainsi que par l'espace et par la longueur d'électrodes opposées des électrodes 31 et 32.
Les figures 5A et 5B sont des graphiques qui représentent les caractéristiques de l'échantillon représenté sur les figures 4A et 4B. La figure 5A représente des motifs de diffraction rayons X indiquant la cristallinité de la couche ferroélectrique dans la structure d'empilement constituée par le film d'oxyde 28, la couche ferroélectrique 29 et les électrodes 31 et 32 empilés sur le substrat en silicium 21. L'abscisse représente un angle de diffraction rayons X 20 en degrés et l'ordonnée représente une intensité de diffraction selon une unité arbitraire.
Sur le graphique de la figure 5A, des crêtes de diffraction du
SBT correspondent aux crêtes à l'exception d'une crete de diffraction du plan (100) du substrat en silicium et d'une crête de diffraction du plan (111) des électrodes en Pt. Au vu de ce graphique, on peut comprendre que la couche en SBT formée sur le film d'oxyde de silicium est une couche diélectrique qui présente une bonne cristallinité.
SBT correspondent aux crêtes à l'exception d'une crete de diffraction du plan (100) du substrat en silicium et d'une crête de diffraction du plan (111) des électrodes en Pt. Au vu de ce graphique, on peut comprendre que la couche en SBT formée sur le film d'oxyde de silicium est une couche diélectrique qui présente une bonne cristallinité.
La figure 5B représente la caractéristique d'hystérésis de l'échantillon représenté sur les figures 4A et 4B. L'abscisse représente une tension appliquée entre les électrodes opposées exprimée en V et l'ordonnée représente des charges stockées exprimées en pC. Les quantités de charge à la tension appliquée V = 0 indiquent les valeurs de polarisation résiduelle. Comme on peut le voir au vu des valeurs mesurées représentées sur la figure 5B, la polarisation résiduelle peut être estimée comme valant 0,5 pC, ce qui signifie une polarisation résiduelle de 2,5 fC/pm.
La densité de charge d'environ 0,1 uC/cm2 suffit pour induire un canal dans une couche de surface semiconductrice d'un transistor métal-oxyde-semiconducteur (MOS). Si l'aire de grille d'un transistor
MOS vaut 1 pm2 et que la densité de charge vaut 0,1 uC/cm2, la quantité de charge est d'environ 1 x 10.15 C. La longueur d'électrodes de condensateur opposées nécessaire pour le fonctionnement est d'environ 0,4 pm sur la base de la polarisation résiduelle de 2,5 fClpm.
MOS vaut 1 pm2 et que la densité de charge vaut 0,1 uC/cm2, la quantité de charge est d'environ 1 x 10.15 C. La longueur d'électrodes de condensateur opposées nécessaire pour le fonctionnement est d'environ 0,4 pm sur la base de la polarisation résiduelle de 2,5 fClpm.
Cette dimension des électrodes de condensateur ne devient pas un obstacle à la formation d'une mémoire ferroélectrique à densité d'intégration élevée.
Bien que l'espace entre les électrodes opposées de l'échantillon soit établi à 0,1 pm, diverses modifications sont possibles telles qu'un élargissement de l'espace et qu'une augmentation de la longueur d'électrodes opposées afin de faciliter les processus de fabrication, comme il apparaîtra de façon évidente à l'homme de l'art.
Avec la structure de l'échantillon représenté sur la figure 4A, même si une polarisation de la couche ferroélectrique se produit de manière à être suffisamment forte du fait de l'amincissement de la couche ferroélectrique 29, la valeur de capacité du condensateur ferroélectrique peut être aisément atténuée jusqu'à une valeur souhaitée. Il est également aisé d'établir la tension de pilotage à une valeur souhaitée en réglant l'espace d'électrode et similaire.
Les figures 1A et 18 représentent schématiquement la structure d'une mémoire ferroélectrique selon un mode de réalisation de l'invention. La figure 1A représente schématiquement la structure en coupe transversale de la cellule de mémoire ferroélectrique et la figure 1B est un circuit équivalent de la cellule de mémoire ferroélectrique.
Par report à la figure 1A, sur la surface d'un substrat en silicium 1 par exemple de type p, un film d'oxyde de champ 2 est formé au moyen d'une technique d'oxydation localisée (LOCOS) connue. Sur la surface de la région active entourée par le film d'oxyde de champ 2, un film d'oxyde de grille 3 présentant une épaisseur de par exemple 10 nm est formé par oxydation thermique. Sur le film d'oxyde de grille 3, une électrode de grille en polysilicium 4 est formée selon une épaisseur de par exemple 200 nm. Dans les régions sur les deux côtés de l'électrode de grille 4, des ions d'impureté de type n sont implantés afin de former une paire de régions de source/drain 5 et 6.
Si nécessaire, des espaceurs latéraux constitués par des films d'oxyde de silicium ou similaire peuvent être formés sur les parois latérales de l'électrode de grille 4 et des ions peuvent en outre être implantés. Des câblages jusqu'aux régions de source/drain 5 et 6 peuvent également être formés.
Ensuite, un film d'oxyde de silicium 8 est déposé au-dessus du substrat au moyen d'un dépôt chimique en phase vapeur (CVD), le film d'oxyde de silicium 8 recouvrant l'électrode de grille 4. Il est préférable que la surface du film d'oxyde de silicium 8 soit planarisée. Sur la surface du film d'oxyde de silicium 8, une couche ferroélectrique 9 est formée, laquelle est réalisée en SBT, en Pb(Zr, Ti)O3, soit du PZT, ou similaire. Par exemple, la couche ferroélectrique 9 est constituée par une couche en SBT qui présente une épaisseur de 200 nm. Des électrodes opposées 11 et 12 réalisées en Pt ou similaire sont formées sur la surface de la couche ferroélectrique 9. A cet instant, il est préférable de former un trou de via qui traverse la couche ferroélectrique 9 et la couche isolante 8 et qui atteint une zone partielle de l'électrode de grille 4 afin de connecter électriquement l'électrode 11 et l'électrode de grille 4.
La valeur de capacité parasite de l'électrode il peut être réduite en disposant l'électrode de telle sorte qu'elle chevauche l'électrode de grille suivant des directions le long de la surface du substrat.
La figure 18 est un circuit équivalent de la mémoire ferroélectrique formée de la manière mentionnée ci-avant. Une électrode d'un condensateur ferroélectrique Cf est connectée à une électrode de grille G d'un transistor MOS T qui comporte une source S, un drain D et une grille G. La source S et le drain D sont respectivement connectés à une première ligne de bit B1 et à une seconde ligne de bit B2 et l'autre électrode du condensateur ferroélectrique Cr est connectée à une ligne de mot W.
Des données enregistrées peuvent être lues en vérifiant la conduction de la paire de lignes de bit B1 et B2. Des données peuvent être écrites dans le condensateur ferroélectrique Cf en appliquant une tension supérieure à une valeur prédéterminée entre la ligne ou les lignes de bit B1, B2 et la ligne de mot W.
Les procédés de fabrication de la mémoire ferroélectrique représentée sur la figure lA seront décrits par report aux figures 2AV à 3CP. Parmi les figures 2AV à 3CP, les figures 2AV, 2BV, 2CV, 3AV, 3BV et 3CV sont des vues en coupe transversale et les figures 2AP, 2BP, 2CP, 3AP, 3BP et 3CP sont des vues en plan.
Comme représenté sur les figures 2AV et 2AP, sur la surface d'un substrat en silicium de type p 1, un film d'oxyde de champ 2 est formé au moyen d'une technique LOCOS. Ensuite, sur la surface d'une région active, un film d'oxyde de grille 3 présentant une épaisseur de 10 nm est formé par l'intermédiaire d'une oxydation thermique. Sur les surfaces du film d'oxyde de champ 2 et du film d'oxyde de grille 3, une couche en polysilicium 4 est déposée selon une épaisseur d'environ 200 nm au moyen d'un procédé de dépôt chimique en phase vapeur (CVD) par exemple. Cette couche en polysilicium 4 est dopée avec des impuretés de type n, d'où la constitution d'une région de type n.
En utilisant un motif de réserve, le film en polysilicium 4 est conformé par l'intermédiaire d'une photolithographie afin de former une électrode de grille 4 qui s'étend depuis le film d'oxyde de grille 3 jusqu'au film d'oxyde de champ 2. En utilisant l'électrode de grille 4 en tant que masque, des ions d'impureté de type n sont implantés afin de former des régions de sourcetdrain de type n (voir figure 1A). Par exemple, l'implantation ionique est réalisée de façon générale suivant une direction verticale en utilisant des ions As sous les conditions constituées par une énergie d'accélération de AB keV et par une dose de 1 x 1015cl2.
Comme représenté sur les figures 2BV et 2BP, un film d'oxyde de silicium 8 est déposé au-dessus du substrat au moyen du procédé de dépôt chimique en phase vapeur (CVD), le film d'oxyde de silicium 8 recouvrant l'électrode de grille 4. Après que le film d'oxyde de silicium 8 est formé, la surface de ce film 8 est planarisée au moyen d'une gravure chimique et mécanique (CMP). Par exemple, la gravure CMP est réalisée en utilisant un agent de polissage de code produit SC112 fabriqué par RODEL Corporation.
Comme représenté sur les figures 2CV et 2CP, sur la surface planarisée du film d'oxyde de silicium 8, une couche en SBT 9 présentant une épaisseur de par exemple 200 nm est formée. La couche en SBT peut être formée au moyen d'un procédé sol/gel par exemple. Une solution mixte métal-alkoxyde en tant que matériau de démarrage est déposée par centrifugation sur la surface
Comme représenté sur les figures 3CV et 3CP, une couche de câblage empilée constituée par une couche en Ti 12a, une couche en
TiN 12b et une couche en Al 12c est formée au-dessus de la surface du substrat muni du trou de via VH et est conformée afin de former des électrodes opposées de condensateur 11 et 12. La couche en Ti 12a améliore l'efficacité de l'adhérence et la couche en TiN 12b joue le rôle de couche de barrière pour empêcher une diffusion en phase solide.
TiN 12b et une couche en Al 12c est formée au-dessus de la surface du substrat muni du trou de via VH et est conformée afin de former des électrodes opposées de condensateur 11 et 12. La couche en Ti 12a améliore l'efficacité de l'adhérence et la couche en TiN 12b joue le rôle de couche de barrière pour empêcher une diffusion en phase solide.
Comme représenté sur la figure 3CP, un condensateur ferroélectrique Cf est formé dans une région dans la couche de surface de la couche ferroélectrique 9, région par rapport à laquelle les électrodes Il et 12 sont opposées.
Bien que la couche diélectrique de condensateur soit décrite comme étant réalisée en SBT, d'autres matériaux ferroélectriques peuvent être utilisés. Par exemple, du PZT peut être utilisé en lieu et place du SBT. Bien que le SBT présente une constante diélectrique importante, le PZT présente une constante diélectrique supérieure à celle du SBT. II est préférable que le matériau ferroélectrique de la couche ferroélectrique présente une constante diélectrique qui soit supérieure à celle du film isolant sous-jacent (s'il est en oxyde de silicium, la constante diélectrique est d'environ 4) d'un facteur dix ou plus. Puisque approximativement seulement la couche ferroélectrique est utilisée en tant que couche diélectrique de condensateur, il est préférable que l'espace entre les électrodes opposées 11 et 12 soit supérieur à l'épaisseur de la couche ferroélectrique 9 d'un facteur de trois ou moins. Si le condensateur ferroélectrique doit être isolé électriquement de la structure de dispositif à semiconducteur sousjacente, il est préférable que l'épaisseur du film isolant 8 soit de 10 nm ou plus même dans la région la plus mince du film 8.
Selon ce mode de réalisation, la partie supérieure du transistor
MOS est recouverte de la couche isolante 8 et de la couche ferroélectrique 9 et les électrodes opposées 11 et 12 sont formées sur la surface supérieure de la couche ferroélectrique 9. Bien qu'il soit nécessaire de former les électrodes opposées Il et 12 sur la surface de la couche ferroélectrique 9, il n'est pas toujours nécessaire de les former sur la surface supérieure de la couche ferroélectrique 9.
MOS est recouverte de la couche isolante 8 et de la couche ferroélectrique 9 et les électrodes opposées 11 et 12 sont formées sur la surface supérieure de la couche ferroélectrique 9. Bien qu'il soit nécessaire de former les électrodes opposées Il et 12 sur la surface de la couche ferroélectrique 9, il n'est pas toujours nécessaire de les former sur la surface supérieure de la couche ferroélectrique 9.
La figure 6 est une vue en coupe transversale qui représente la structure d'une mémoire ferroélectrique selon un autre mode de réalisation de l'invention. Selon ce mode de réalisation, de façon similaire au mode de réalisation représenté sur la figure 1, après qu'un film d'oxyde de champ 2 est formé sur la surface d'un substrat en silicium 1, un transistor MOS comportant un film d'isolation de grille 3, une électrode de grille 4, une région de source 5 et une région de drain 6 est formé dans et au-dessus d'une région active entourée par le film d'oxyde de champ 2 et une couche isolante 8 est formée au-dessus du substrat. Des électrodes opposées Il et 12 sont formées dans la couche de surface de la couche isolante 8, les surfaces des électrodes opposées 11 et 12 affleurant la surface de la couche isolante 8.
Par exemple, cette structure peut être formée en déposant tout d'abord une partie du film isolant 8, en formant les électrodes opposées sur la surface du film déposé partiellement 8, en formant la partie restante du film isolant 8 qui recouvre les électrodes opposées 11 et 12 et en réalisant un processus de planarisation.
Une couche ferroélectrique 9 est formée de manière à recouvrir les surfaces des électrodes opposées 11 et 12 et de la couche isolante 8. De la manière mentionnée ci-avant, une mémoire ferroélectrique de la figure 6 comportant des électrodes opposées 11 et 12 enterrées dans le film isolant 8 peut etre formée.
La figure 7 est un schéma de circuit d'un dispositif de mémoire ferroélectrique qui utilise des mémoires ferroélectriques telles que représentées sur la figure 6. Une pluralité de lignes de bit BLml BLm+1.. sont disposées suivant la direction verticale sur la figure 7 et une pluralité de lignes de mot WLn, WLn+i . . sont disposées suivant la direction horizontale. Une pluralité de lignes de source SLn, Su,,1 sont disposées suivant la direction horizontale.
La ligne de bit BL est connectée à un circuit de commande de ligne de bit BLC et à un circuit de détection SC. La ligne de mot WL est connectée à un circuit de commande de ligne de mot WLC. La ligne de source est connectée à un circuit de commande de ligne de source
SLC.
SLC.
Le circuit de commande de ligne de bit BLC, le circuit de commande de ligne de mot WLC et le circuit de commande de ligne de source SLC commandent respectivement les potentiels sur la ligne de bit BL, la ligne de mot WL et la ligne de source SL. Le circuit de détection SC détecte un courant qui circule au travers de la ligne de bit
BL.
BL.
Diverses modifications peuvent être apportées aux mémoires ferroélectriques représentées sur la figure 1A et sur la figure 6. Par exemple, au lieu d'un transistor MOS, d'autres transistors à effet de champ à grille isolée peuvent être utilisés. Des matériaux ferroélectriques autres que le SBT et le PZT peuvent être utilisés. Des matériaux conducteurs autres que le Pt peuvent être utilisés en tant que matériau des électrodes de condensateur ferroélectrique. Diverses autres modifications sont également possibles. La configuration de circuit d'une cellule de mémoire n'est pas limitée seulement à celle représentée sur la figure 7.
Les figures 9A à 9D représentent une nouvelle cellule de mémoire selon un mode de réalisation de l'invention. La figure 9A est un schéma de circuit d'une cellule de mémoire. Les figures 9B et 9C sont des graphiques qui représentent des opérations d'écriture et de lecture et la figure 9D est un graphique qui représente un courant de lecture.
Par report à la figure 9A, un transistor à effet de champ à grille isolée T comporte une grille isolée G, une source S et un drain D. Un condensateur ferroélectrique Cf est connecté entre la grille isolée G et le drain D. De cette manière, un transistor à effet de champ à grille isolée à connexion en diode est formé.
Un autre condensateur Cgs est connecté entre la grille isolée G et la source S. Ce condensateur Cgs ne doit pas nécessairement être connecté de façon externe mais un condensateur parasite formé entre la grille isolée G et la source S peut être utilisé. Un taux de couplage R = Cgs /(Cgs + Cf) d'une tension aux bornes du condensateur ferroélectrique Cf sur une tension appliquée entre la source S et le drain D est de préférence établi à 0,2 ou plus. Le drain D est connecté à la ligne de bit BL et la source S est connectée à la ligne de mot WL.
Dans la description qui suit, il est supposé que le transistor à effet de champ à grille isolée T est du type à canal n. Lorsqu'une tension V est appliquée entre la source S et le drain D, cette tension V est divisée par les deux condensateurs Cgs et Cf. Une tension qui apparalt aux bornes du condensateur ferroélectrique Cf est représentée par Vf.
La figure 9B représente une polarisation P par rapport à la tension Vf aux bornes du condensateur ferroélectrique Cf. Une courbe d'hystérésis représentée par une ligne en pointillés indique la caractéristique d'hystérésis lorsque la polarisation est formée dans un état suffisamment saturé. Une courbe d'hystérésis représentée par une ligne en trait plein indique la caractéristique d'hystérésis utilisée par un fonctionnement de mémoire. Trois lignes droites Cg9 (V = Vf) sont des lignes de charge lorsque le condensateur Cgs est utilisé en tant que charge et que les tensions V = +Vcc, 0 et -Vcc sont appliquées entre la source S et le drain D. Après que +Vcc est appliquée une fois, une polarisation résiduelle "1" subsiste même si la tension appliquée V est ramenée à O V tandis qu'après que -Vcc est appliquée une fois, une polarisation résiduelle "0" subsiste même si la tension appliquée V est ramenée à 0 V.
La figure 9C est un graphique qui représente des caractéristiques de lecture. II est supposé ici que le condensateur ferroélectrique Ct présente une polarisation résiduelle comme représenté sur la figure 9B. Lors de la lecture de données à partir de la mémoire, une tension +Vr inférieure à la tension d'écriture +Vcc est appliquée. Dans l'état dans lequel la tension de lecture +Vr est appliquée, si le condensateur ferroélectrique Cf stocke des données "0", la polarisation du condensateur ferroélectrique Cf devient égale à zéro tandis que s'il stocke des données"1", une polarisation de polarité positive augmente davantage. La conductivité du transistor à effet de champ à grille isolée T varie en fonction de la différence en termes de valeurs de polarisation de telle sorte que les données stockées peuvent être lues.
La figure 9D est un graphique qui représente une variation du courant de lecture. L'abscisse représente une tension appliquée V et l'ordonnée représente un courant I qui circule au travers du transistor à effet de champ à grille isolée T. Si les données écrites sont "1", un canal est déjà formé par la polarisation résiduelle. Par conséquent, lorsque la tension V est augmentée, le courant I augmente immédiatement.
A l'opposé, si les données écrites sont "0", le courant I ne circule pas immédiatement après que la tension V est appliquée.
Seulement un faible courant circule lorsque la tension appliquée V est la tension de lecture Vr. Comme mentionné ci-avant, une différence entre les courants I qui circulent au travers du transistor T dépend de si les données écrites sont "1" ou "0". En détectant cette différence de courant, les données peuvent être lues. Lorsque des données sont écrites, il est préférable d'appliquer une tension impulsionnelle afin d'abaisser la consommation d'énergie.
Les figures 10A et 1 OB représentent la structure et le fonctionnement d'un réseau de cellules de mémoire. La figure 10A est un schéma fonctionnel qui représente la structure du réseau de cellules de mémoire et la figure 108 est un graphique qui représente des tensions appliquées à la ligne de mot WL et à la ligne de bit BL. Bien que des impulsions de tension impulsionnelle soient appliquées dans la réalité, la tension est tracée sur la figure 10B de façon quelque peu similaire à une forme d'onde de tension continue afin de simplifier la description.
Par report à la figure 10A, une pluralité de lignes de bit BL sont disposées en parallèle suivant la direction verticale. Une pluralité de lignes de mot WL sont disposées en parallèle suivant la direction horizontale, de manière à croiser les lignes de bit BL. Au niveau de chaque point de croisement de la ligne de bit BL et de la ligne de mot
WL, une cellule de mémoire MC représentée sur la figure 9A est connectée. La ligne de bit BL est connectée à un circuit de commande de ligne de bit BLC qui applique un signal de commande de ligne de bit. La ligne de bit BL est également connectée à un circuit de détection
SC au niveau de l'extrémité inférieure de la figure 10A, lequel détecte un courant qui circule au travers de la ligne de bit. La ligne de mot WL est connectée à un circuit de commande de ligne de mot WLC qui applique un signal de commande de ligne de mot.
WL, une cellule de mémoire MC représentée sur la figure 9A est connectée. La ligne de bit BL est connectée à un circuit de commande de ligne de bit BLC qui applique un signal de commande de ligne de bit. La ligne de bit BL est également connectée à un circuit de détection
SC au niveau de l'extrémité inférieure de la figure 10A, lequel détecte un courant qui circule au travers de la ligne de bit. La ligne de mot WL est connectée à un circuit de commande de ligne de mot WLC qui applique un signal de commande de ligne de mot.
Lors de la lecture de données à partir du réseau de mémoire, une tension de lecture Vr telle que représentée sur la figure 9D est appliquée entre la ligne de bit BL et la ligne de mot WL connectées à la cellule de mémoire destinée à être lue et une tension inférieure à la tension de lecture Vr est appliquée en relation avec les autres cellules de mémoire à partir desquelles des données ne sont pas lues. De cette manière, les données dans une cellule de mémoire souhaitée peuvent être lues.
La figure 10B représente une forme d'onde de signal d'écriture.
Des signaux présentant des formes d'onde représentées dans la zone supérieure de la figure lOB sont appliqués sur la ligne de mot WL et des signaux présentant des formes d'onde représentées dans la zone inférieure de la figure 10B sont appliqués sur la ligne de bit BL. La forme d'onde de signal sur la ligne de mot WL présente quatre niveaux incluant un potentiel de masse 0, la tension de référence Vcc, 2Vcc/3 et 4Vcc/3. La forme d'onde de signal sur la ligne de bit BL présente deux niveaux incluant le potentiel de référence Vcc et Vcc/3.
Considérons maintenant qu'une ligne de mot est sélectionnée et que des données sont écrites dans des cellules de mémoire connectées à la ligne de mot sélectionnée. Un cycle temporel IIIA représente un état de sélection de la ligne de mot. Le potentiel de la ligne de mot sélectionnée est établi au niveau de masse 0 et les lignes de mot non sélectionnées sont établies au potentiel de référence Vcc.
Toutes les lignes de bit BL sont établies au potentiel de référence Vcc.
La figure 11A représente un état de sélection de ligne de mot.
Seulement la ligne de mot sélectionnée WL se voit conférer le potentiel de masse 0 et les autres lignes de mot et toutes les lignes de bit se voient conférer le potentiel de référence Vcc. Toutes les cellules de mémoire connectées à la ligne de mot sélectionnée se voient par conséquent conférer la tension +Vcc. Cette tension appliquée écrit "1" dans toutes les cellules de mémoire connectées à la ligne de mot sélectionnée.
Par report à la figure 10B, lorsque le cycle temporel passe du cycle temporel IIIA à un cycle temporel IIIB, le potentiel de la ligne de mot non sélectionnée est modifié selon 2Vcc/3 qui est inférieur à la tension de référence Vcc tandis que le potentiel de la ligne de mot sélectionnée WL est maintenu au potentiel de masse. Les lignes de bit
BL à utiliser pour l'écriture de "i" sont maintenues au potentiel de référence Vcc et les potentiels des autres lignes de bit sont modifiés selon Vcc/3.
BL à utiliser pour l'écriture de "i" sont maintenues au potentiel de référence Vcc et les potentiels des autres lignes de bit sont modifiés selon Vcc/3.
La figure 118 représente un état du cycle temporel IIIB. Les cellules de mémoire au niveau des lignes de bit destinées à recevoir en écriture "1" sont maintenues à +Vcc tandis que les autres cellules de mémoire se voient conférer +Vcc/3 ou -Vcc/3. Avec ce schéma d'application de tension, les cellules de mémoire destinées à recevoir en écriture "I" reçoivent en écriture de façon fiable "1" sans que les états des autres cellules de mémoire ne soient influencés fortement.
Sur la figue 10B, lorsque le cycle temporel passe du cycle temporel IIIB à un cycle temporel IIIC, le potentiel de la ligne de mot sélectionnée est passé du potentiel de masse à 4Vcc/3, tandis que les potentiels des lignes de mot non sélectionnées ne sont pas modifiés.
Les potentiels des lignes de bit BL sont maintenus inchangés par rapport au cycle temporel elle.
La figure 11C représente un état du cycle temporel IIIC. Lorsque le potentiel de la ligne de mot sélectionnée est passé de O à 4Vcc/3, parmi les cellules de mémoire connectées à la ligne de mot sélectionnée, les cellules de mémoire autres que les cellules de mémoire qui reçoivent en écriture "1", c'est-à-dire les cellules de mémoire destinées à recevoir en écriture"0", sont établies à -Vcc afin d'écrire "0". Les autres cellules de mémoire sont établies au potentiel de +Vcc/3 ou -Vcc/3.
En exécutant le procédé d'écriture mentionné ci-avant, les caractéristiques d'écriture présentant une résistance à la perturbation importante peuvent être obtenues. Puisque l'écriture de données "1" et "0" peut être réalisée seulement en modifiant le potentiel de la ligne de mot sélectionnée WL, la structure de circuit du réseau de mémoire peut être simplifiée.
Les figures 12A et 12B représentent la structure de cellules de mémoire convenant pour réaliser le circuit de réseau de mémoire représenté sur la figure 10A. La figure 12A est une vue en coupe transversale des cellules de mémoire et la figure 12B est une vue en plan des cellules de mémoire. La vue en coupe transversale de la figure 12A correspond à une coupe transversale prise selon une ligne
XIIA-XIIA représentée sur la figure 12B.
XIIA-XIIA représentée sur la figure 12B.
Sur la surface d'un substrat en silicium de type p 1, un film d'oxyde de champ 2 est formé au moyen du procédé LOCOS bien connu. Deux transistors à effet de champ à grille isolée sont formés dans une région active entourée par le film d'oxyde de champ 2.
En tant que transistor à effet de champ à grille isolée, un transistor MOS est utilisé par exemple. Après que le film d'oxyde de grille 3 est formé dans chaque région active, deux électrodes de grille 4 en polysilicium sont formées sur le film d'oxyde de grille 3. Sur l'électrode de grille 4, une électrode inférieure 18 est formée, laquelle présente une propriété qui convient pour l'électrode d'un condensateur ferroélectrique. Dans la structure représentée sur la figure 12A,
I'électrode de grille 4 et l'électrode inférieure 18 constituent collectivement une structure d'électrode de grille.
I'électrode de grille 4 et l'électrode inférieure 18 constituent collectivement une structure d'électrode de grille.
En utilisant la structure d'électrode de grille en tant que masque, une implantation ionique est réalisée pour former des régions de source et de drain 5 et 6. Dans ce cas, afin d'augmenter le taux de couplage R en augmentant la capacité grille-source Cg I'implantation ionique est réalisée deux fois séparément pour la région de source 5 et la région de drain 6.
Par exemple, une zone dans laquelle la région de drain est formée est masquée par un masque de réserve ou similaire et tandis que le substrat est entraîné en rotation, des ions As sont implantés dans les conditions constituées par un angle d'incidence de 60 degrés, une énergie d'accélération de 60 keV et une dose de 1 x 1015 cm2.
Pour l'angle d'incidence de 60 degrés, les ions As implantés se distribuent également sous l'électrode de grille. Par conséquent, la valeur de capacité Cgs peut être formée positivement entre la région de source 5 et l'électrode de grille 4.
Une zone où la région de source est formée est masquée par un masque de réserve ou similaire afin d'exposer une zone où la région de drain est formée et des ions As sont implantés de façon générale suivant une direction verticale jusqu'à la surface du substrat dans les conditions constituées par une énergie d'accélération de 30 keV et par une dose de 1 x 1015 cm2. A l'aide de cette implantation ionique, deux régions de drain sont formées. Puisque des ions sont implantés de façon générale suivant la direction verticale, bien que la région de drain 6 s'étende plus ou moins au-dessous de l'électrode de grille 4, une valeur de chevauchement (aire projetée sur la surface du substrat) entre la région de drain 6 et l'électrode de grille 4 devient considérablement faible par comparaison avec une valeur de chevauchement (aire) entre la région de source 5 et l'électrode de grille 4. Par conséquent, la valeur de capacité source-grille est supérieure à la valeur de capacité drain-grille.
Un film isolant 17 est formé au-dessus de la surface du substrat et des ouvertures qui atteignent les régions de drain 6 sont formées au travers de ce film 17. Dans cette ouverture, une ligne de bit 19 qui joue également le rôle d'électrode de drain est formée. La ligne de bit 19 joue également le rôle d'électrode inférieure du condensateur ferroélectrique. Les surfaces de l'électrode inférieure sur l'électrode de grille isolée, le film isolant 17 et les lignes de bit 19 sont polies afin de former une unique surface planarisée sur laquelle une couche ferroélectrique 20 est formée. Puisque la couche ferroélectrique 20 est formée sur la surface plane, les caractéristiques de la couche ferroélectrique 20 sont susceptibles d'être stabilisées. Après que la couche ferroélectrique 20 est formée, des parties non nécessaires de cette couche 20 sont ôtées en fonction de la nécessité.
Une autre couche isolante 21 est formée de manière à recouvrir la couche ferroélectrique 20. Une ouverture qui atteint la région de source 5 est formée au travers des couches isolantes 21 et 17 et une ligne de mot 22 connectée électriquement à la région de source 5 via l'ouverture est formée.
Comme représenté sur la figure 12B, les lignes de mot 22 s'étendent suivant la direction horizontale de la figure et la couche ferroélectrique 20 est située au-dessous des lignes de mot 22. Les lignes de bit 19 s'étendent suivant la direction verticale sous la couche ferroélectrique 20. Un trou de contact 23 est une zone de contact entre la ligne de mot 22 et la région de source 5. Une cellule de mémoire MC est indiquée dans une zone entourée par une ligne en pointillés.
Les procédés de fabrication pour les cellules de mémoire représentées sur les figures 12A et 12B seront décrits par report aux figures 13A à 15C.
Comme représenté sur la figure 13A, après qu'un film d'oxyde de champ est formé sur la surface d'un substrat en silicium de type p 1, un film d'oxyde de grille 3 est formé, film sur lequel une couche en polysilicium est déposée selon une épaisseur d'environ 200 nm. La couche en polysilicium est conformée afin de former une électrode de grille 4. En utilisant l'électrode de grille 4 et si nécessaire un motif de réserve en tant que masque, des ions sont implantés afin de former des régions de source et de drain 5 et 6.
Afin d'augmenter la valeur de chevauchement entre l'électrode de grille 4 et la région de source 5, des ions As sont implantés dans la région de source 5 dans les conditions constituées par un angle d'incidence de 60 degrés, une énergie d'accélération de 60 keV et une dose de 1 x 1015 cm2 tandis que des ions As sont implantés suivant la direction verticale dans la région de drain 6 dans les conditions constituées par une énergie d'accélération de 30 keV et une dose de 1 x1015 cm2.
Comme représenté sur la figure 13B, un film d'oxyde de silicium 17a est formé au moyen du procédé CVD de manière à recouvrir l'électrode de grille 4. Après que le film d'oxyde de silicium 17a est formé, la surface du film 17a est planarisée au moyen d'un polissage chimique et mécanique (CMP).
Comme représenté sur la figure 13C, des ouvertures sont formées au travers du film d'oxyde de silicium 17a afin d'exposer les surfaces des régions de source et de drain 5 et 6 et une couche en polysilicium 30 est déposée au moyen du procédé CVD au-dessus de la surface du substrat afin d'enterrer les ouvertures.
Comme représenté sur la figure 13D, le procédé CMP est à nouveau réalisé sur la surface de la couche en polysilicium 30. Ce procédé CMP forme une surface plane commune de l'électrode de grille 4, de la couche d'oxyde de silicium 17a et des plots de connexion en polysilicium 30a et 30b connectés aux régions de source et de drain
Set 6.
Set 6.
Comme représenté sur la figure 14A, sur la surface plane commune du substrat, une électrode inférieure 18a constituée par un empilement TiN/Ti et une électrode principale 18b réalisée en Pt sont formées. En ce qui concerne l'électrode inférieure 18a, la couche en Ti améliore l'efficacité de l'adhérence et la couche en TiN joue le rôle de couche de barrière de diffusion. L'électrode principale 18b en Pt forme une électrode excellente du point de vue de la performance de contact avec le matériau ferroélectrique.
Comme représenté sur la figure 14B, un motif de réserve est formé sur l'empilement constitué par les électrodes 18a et 18b et l'empilement est conformé afin de former une électrode inférieure 18A qui est connectée à l'électrode de grille 4 et une électrode inférieure 18B qui est connectée à la région de drain. Cette conformation peut être réalisée au moyen d'une gravure ionique réactive (RIE) qui utilise un gaz mixte constitué par du CF4 et de l'Ar par exemple.
Après que les électrodes 18A et 18B sont conformées, un film d'oxyde de silicium 17b est déposé au moyen du procédé CVD afin de recouvrir complètement les électrodes inférieures.
Comme représenté sur la figure 14C, le procédé CMP est réalisé sur la surface du film d'oxyde de silicium 17b afin de le planariser et d'exposer les électrodes inférieures 18A et 18B.
Comme représenté sur la figure 15A, sur la surface planarisée, une couche en SrBi2Ta2Og (SBT) 20 est formée selon une épaisseur de par exemple 200 nm. La couche en SBT peut être formée au moyen d'un procédé sol/gel par exemple. Une solution mixte d'alkoxyde en tant que matériau de démarrage est déposée par centrifugation audessus de la surface du substrat et est séchée à une température de 250"C. Ce processus de revêtement et de séchage est répété quatre fois afin de former un film déposé présentant une épaisseur souhaitée.
Ensuite, un recuit pour la cristallisation est réalisé pendant 30 minutes à une température de 800"C dans une atmosphère d'O2
Avec le procédé mentionné ci-avant, la couche en SBT qui est excellente du point de vue des caractéristiques ferroélectriques peut être formée. Après que la couche en SBT 20 est formée, un motif de réserve est formé sur la surface de la couche en SBT et cette couche est conformée. Cette conformation peut être réalisée au moyen d'une gravure ionique réactive (RIE) qui utilise un gaz mixte constitué par du
CF4 et par de l'Ar. Après que la couche ferroélectrique 20 est conformée, un film d'oxyde de silicium 21 est déposé au moyen du procédé CVD de manière à recouvrir la surface de la couche ferroélectrique conformée 20.
Avec le procédé mentionné ci-avant, la couche en SBT qui est excellente du point de vue des caractéristiques ferroélectriques peut être formée. Après que la couche en SBT 20 est formée, un motif de réserve est formé sur la surface de la couche en SBT et cette couche est conformée. Cette conformation peut être réalisée au moyen d'une gravure ionique réactive (RIE) qui utilise un gaz mixte constitué par du
CF4 et par de l'Ar. Après que la couche ferroélectrique 20 est conformée, un film d'oxyde de silicium 21 est déposé au moyen du procédé CVD de manière à recouvrir la surface de la couche ferroélectrique conformée 20.
Comme représenté sur la figure 15B, une ouverture est formée au travers des films d'oxyde de silicium 21 et 17b par photolithographie afin de mettre à nu la surface du plot de connexion 30a connecté à la région de source 5. L'ouverture est enterrée à l'aide d'une couche en polysilicium déposée au moyen du procédé CVD et un procédé CMP similaire au cas de la figure 13D est réalisé afin de former une surface planarisée. Une électrode d'extraction de source 31 est par conséquent formée dans l'ouverture.
Comme représenté sur la figure 15C, une couche de câblage d'empilement constituée par une couche de câblage inférieure 32a et par une couche de câblage principale 32b est formée sur la surface planarisée. La couche de cablage inférieure 32a peut être un empilement TiN/Ti et la couche de câblage principale 32b peut être réalisée en Al ou en un alliage d'AI. La couche de câblage d'empilement est conformée afin de former un câblage de mot 32.
A l'aide des procédés de fabrication décrits ci-avant, des constituants importants de la cellule de mémoire sont formés sur les surfaces planarisées de telle sorte que des caractéristiques stables de la cellule de mémoire peuvent être aisément obtenues. En outre, puisque le condensateur ferroélectrique est formé au-dessus de la structure de transistor MOS, une aire occupée par chaque cellule de mémoire peut être rendue faible.
Dans la structure représentée sur la figure 12A, le condensateur ferroélectrique est formé en disposant des électrodes sur la surface inférieure de la couche ferroélectrique. Le condensateur ferroélectrique peut également être formé en disposant des électrodes sur la surface supérieure de la couche ferroélectrique.
Les figures 16A et 16B représentent la structure de cellules de mémoire selon un autre mode de réalisation de l'invention. La cellule de mémoire de ce mode de réalisation présente des fonctions similaires à celles de la cellule de mémoire représentée sur la figure 12A. Des électrodes opposées 18 et 19 sont formées sur la surface supérieure d'une couche ferroélectrique 20. La surface des électrodes opposées 18 et 19 est recouverte d'un film d'oxyde de silicium 21 qui est formé de manière à comporter une ouverture qui atteint une région de source 5. L'électrode 18 est connectée à une électrode de grille 4 via un plot conducteur 25 formé en une position non représentée sur la figure 16A et l'électrode 19 est connectée à une région de drain 6 via un plot c pointillés en croix est une zone dans laquelle un trou de contact est formé.
Les figures 17AV à 17DP et les figures 18AV à 18CP sont des vues en coupe transversale et des vues en plan qui représentent des procédés de fabrication pour les cellules de mémoire représentées sur les figures 16A et 16B. Les noms des figures comprenant la lettre V représentent une vue en coupe et les noms des figures comprenant la lettre P représentent une vue en plan.
Comme représenté sur la figure 17AP, sur la surface d'un substrat en silicium de type p 1, un film d'oxyde de champ 2 est formé de manière à définir des régions actives.
Comme représenté sur la figure 17AV, sur la surface de la région active, un film d'oxyde de grille 3 présentant une épaisseur d'environ 10 nm est formé par l'intermédiaire d'une oxydation thermique. Sur la surface du film d'oxyde de grille 3, une couche en polysilicium 4 est déposée selon une épaisseur d'environ 200 nm.
Cette couche en polysilicium 4 est conformée afin de former une électrode de grille 4 qui s'étend depuis le film d'oxyde de grille 3 jusqu'au film d'oxyde de champ 2. En utilisant l'électrode de grille 4 en tant que masque, des ions sont implantés afin de former des régions de source/drain 5 et 6.
Afin d'augmenter la valeur de chevauchement entre l'électrode de grille 4 et la région de source 5, des ions As sont implantés dans la région de source 5 dans les conditions constituées par un angle d'incidence de 60 degrés, une énergie d'accélération de 30 keV et une dose de 1 x 1015 cm2 tandis que des ions As sont implantés suivant la direction verticale dans la région de drain 6 dans les conditions constituées par une énergie d'accélération de 30 keV et une dose de 1 x 10'5 cm2.
Comme représenté sur les figures 17BV et l7BP, un film d'oxyde de silicium 17 est déposé au-dessus du substrat au moyen d'un dépôt chimique en phase vapeur (CVD), le film d'oxyde de silicium 17 recouvrant l'électrode de grille 4. Après que le film d'oxyde de silicium 17 est formé, la surface de ce film 17 est planarisée au moyen du procédé CMP.
Comme représenté sur les figures 17CV et 17CP, sur la surface planarisée du film d'oxyde de silicium 17, une couche en SBT 20 présentant une épaisseur de par exemple 200 nm est formée. La couche en SBT peut être formée au moyen d'un procédé sol/gel par exemple. La couche en SBT déposée 20 est gravée et conformée à l'aide d'un gaz mixte constitué par du CF4 et de l'Ar.
Puis une couche en Pt est formée par l'intermédiaire d'une pulvérisation et est gravée et conformée à l'aide d'un gaz mixte constitué par du CF4 et de l'Ar afin de former des électrodes opposées 18 et 19.
Comme représenté sur les figures 17DV et 17DP, un film d'oxyde de silicium 21 est formé au moyen du procédé CVD de manière à recouvrir la couche en SBT 20 et les électrodes opposées 18 et 19. Un motif de réserve est formé sur la surface du film d'oxyde de silicium 21 et des trous de connexion sur les électrodes opposées 18 et 19 et sur les électrodes de grille et la région de drain sont formés au travers des films d'oxyde de silicium 21 et 17.
Comme représenté sur les figures 18AV et l8AP, une couche de câblage empilée constituée par une couche en Ti, une couche en
TiN et une couche en Al est formée au-dessus de la surface du substrat comportant les trous de connexion et est conformée afin de former des couches de câblage 27 et 28. La couche de câblage 28 est utilisée en tant que ligne de bit. La couche en Ti améliore l'efficacité de l'adhérence et la couche en TiN fonctionne en tant que couche de barrière de diffusion.
TiN et une couche en Al est formée au-dessus de la surface du substrat comportant les trous de connexion et est conformée afin de former des couches de câblage 27 et 28. La couche de câblage 28 est utilisée en tant que ligne de bit. La couche en Ti améliore l'efficacité de l'adhérence et la couche en TiN fonctionne en tant que couche de barrière de diffusion.
Comme représenté sur les figures l8BV et 18BP, un film d'oxyde de silicium 29 est déposé au moyen du procédé CVD de manière à recouvrir la surface du substrat et un trou de contact 30 qui atteint la région de source 5 est formé.
Comme représenté sur les figures 18CV et 18CP, une couche de câblage empilée constituée par une couche en Ti, une couche en
TiN et une couche en Al est formée et conformée afin de former une
ligne de mot.
TiN et une couche en Al est formée et conformée afin de former une
ligne de mot.
La présente invention a été décrite en connexion avec les modes de réalisation préférés. L'invention n'est pas limitée seulement aux modes de réalisation mentionnés ci-avant. Il apparaîtra à l'homme de l'art que diverses explications, améliorations, combinaisons et similaire peuvent être apportées.
Claims (20)
1. Dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend:
un substrat semiconducteur (1)
un transistor à effet de champ à grille isolée (T) incluant un film d'isolation de grille (3) formé sur une surface dudit substrat semiconducteur (1), une électrode de grille (4) formée sur le film d'isolation de grille (3) et des régions de source et de drain (5, 6) formées dans une couche de surface dudit substrat semiconducteur (1) sur les deux côtés de l'électrode de grille (4);
un film isolant (8) formé au-dessus de la surface dudit substrat semiconducteur (1) et recouvrant l'électrode de grille (4);
un film ferroélectrique (9) formé sur ledit film isolant (8); et
une paire d'électrodes de condensateur (11, 12) formées sur ledit film ferroélectrique (9) et se faisant face l'une l'autre, une électrode (11) de ladite paire d'électrodes de condensateur étant connectée électriquement à l'électrode de grille (4).
2. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce qu'un espace entre ladite paire d'électrodes de condensateur (11, 12) présente une valeur plus importante d'un facteur de trois ou moins qu'une épaisseur dudit film ferroélectrique (9).
3. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce qu'une électrode (11) de ladite paire d'électrodes de condensateur (11, 12) est disposée au-dessus de l'électrode de grille (4).
4. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce que ledit film ferroélectrique (9) est réalisé en SBT ou en PZT ou en PLZT.
5. Dispositif de mémoire ferroélectrique selon la revendication 1, caractérisé en ce que les électrodes de ladite paire d'électrodes de condensateur (11, 12) sont enterrées dans ledit film isolant (8), des surfaces de ladite paire d'électrodes de condensateur (11, 12) et dudit film isolant (8) forment une surface commune et ledit film ferroélectrique (9) recouvre ladite paire d'électrodes de condensateur (11, 12) et ledit film isolant (8).
6. Dispositif de mémoire ferroélectrique selon la revendication I, caractérisé en ce que l'autre électrode (12) de ladite paire d'électrodes de condensateur (11, 12) est connectée électriquement à l'une des régions de source/drain (5, 6).
7. Dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend:
un transistor à effet de champ à grille isolée (T) comportant une source (5), un drain (6) et une grille isolée (4); et
une cellule de mémoire (MC) incluant un condensateur ferroélectrique connecté à la source (5) et à la grille isolée (4).
8. Dispositif de mémoire ferroélectrique selon la revendication 7, caractérisé en ce que ledit transistor à effet de champ à grille isolée (T) présente une valeur de capacité source/grille isolée supérieure à une valeur de capacité drain/grille isolée.
9. Dispositif de mémoire ferroélectrique selon la revendication 8, caractérisé en ce que ledit transistor à effet de champ à grille isolée (T) présente une zone en chevauchement entre la grille isolée (4) et la source (6) plus importante qu'une zone en chevauchement entre la grille isolée (4) et le drain (6).
10. Dispositif de mémoire ferroélectrique selon la revendication 7, caractérisé en ce qu'il comprend en outre une ligne de bit (BL) connectée au drain (6) et une ligne de mot (WL) connectée à la source (5).
11. Dispositif de mémoire ferroélectrique selon la revendication 10, caractérisé en ce qu'il comprend en outre un circuit de commande permettant d'exécuter une opération d'écriture consistant à écrire une première information dans le condensateur ferroélectrique en appliquant un potentiel positif à la ligne de bit (BL) par rapport à un potentiel de la ligne de mot (WL) et une opération d'écriture consistant à écrire une seconde information dans le condensateur ferroélectrique en appliquant un potentiel négatif à la ligne de bit par rapport au potentiel de la ligne de mot.
12. Dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend:
une pluralité de lignes de bit (BLm, BLm+i ...) disposées en parallèle;
une pluralité de lignes de mot (WLn, WLn+i ...) disposées en parallèle, les lignes de mot croisant lesdites lignes de bit; et
une cellule de mémoire ferroélectrique (MC) connectée au niveau de chaque point de croisement entre lesdites lignes de bit (BLm, BLm+1...) et de mot (WLn, WLn+i ...), ladite cellule de mémoire ferroélectrique incluant un transistor à effet de champ à grille isolée (T) comportant une source (5), un drain (6) et une grille isolée (4), et un condensateur ferroélectrique connecté entre le drain et la grille isolée.
13. Dispositif de mémoire ferroélectrique selon la revendication 12, caractérisé en ce que le transistor à effet de champ à grille isolée (T) présente une valeur de capacité source/grille isolée supérieure à une valeur de capacité drain/grille isolée.
14. Dispositif de mémoire ferroélectrique selon la revendication 13, caractérisé en ce que le transistor à effet de champ à grille isolée (T) présente une zone en chevauchement entre la grille isolée (4) et la source (5) plus importante qu'une zone en chevauchement entre la grille isolée (4) et le drain (6).
15. Dispositif de mémoire ferroélectrique selon la revendication 12, caractérisé en ce qu'un taux de couplage R = Cgs/(Cgs + Cf) vaut 0,2 ou plus où Cf est une valeur de capacité du condensateur ferroélectrique et Cgs est une valeur de capacité de source-grille isolée.
16. Dispositif de mémoire ferroélectrique selon la revendication 12, caractérisé en ce qu'il comprend en outre un circuit de commande permettant d'exécuter une opération d'écriture consistant à écrire une première information dans le condensateur ferroélectrique en appliquant un potentiel positif à la ligne de bit (BL) par rapport à un potentiel de la ligne de mot (WL) et une opération d'écriture consistant à écrire une seconde information dans le condensateur ferroélectrique en appliquant un potentiel négatif à la ligne de bit par rapport au potentiel de la ligne de mot.
17. Procédé de pilotage d'un dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend
une pluralité de lignes de bit (BLm, BLm+1...) disposées en parallèle;
une pluralité de lignes de mot (WLn, WLn+i ...) disposées en parallèle, les lignes de mot croisant lesdites lignes de bit; et
une cellule de mémoire ferroélectrique (MC) connectée au niveau de chaque point de croisement entre lesdites lignes de bit (BLm, BLm+i ...) et de mot (WLn, WLn+i ...), ladite cellule de mémoire ferroélectrique incluant un transistor à effet de champ à grille isolée (T) comportant une source (5), un drain (6) et une grille isolée (4), et un condensateur ferroélectrique connecté entre le drain et la grille isolée,
le procédé comprenant les étapes de:
(a) connexion d'une ligne de mot sélectionnée à un potentiel de masse et application d'un premier potentiel de référence à d'autres lignes de mot et à toutes les lignes de bit afin d'écrire une première information dans toutes les cellules de mémoire ferroélectrique connectées à la ligne de mot sélectionnée;
(b) application en succession du potentiel de masse et du premier potentiel de référence à des cellules de mémoire ferroélectrique destinées à recevoir en écriture une première information parmi les cellules de mémoire ferroélectrique connectées à la ligne de mot sélectionnée et application d'un second potentiel de référence inférieur au premier potentiel de référence à d'autres lignes de bit et d'un troisième potentiel de référence supérieur au second potentiel de référence à d'autres lignes de mot afin d'écrire une première information dans les cellules de mémoire ferroélectrique destinées à recevoir en écriture une première information ; et
(c) établissement de potentiels des lignes de bit et de potentiels des lignes de mot autres que la ligne de mot sélectionnée aux mêmes potentiels que ladite étape (b) et application d'un quatrième potentiel de référence supérieur au premier potentiel de référence à la ligne de mot sélectionnée afin d'écrire une seconde information dans des cellules de mémoire ferroélectrique qui ne reçoivent pas en écriture une première information au niveau de ladite étape (b) parmi les cellules de mémoire ferroélectrique connectées à la ligne de mot sélectionnée.
18. Procédé de pilotage d'un dispositif de mémoire ferroélectrique selon la revendication 17, caractérisé en ce que, lorsque le premier potentiel de référence vaut Vcc, les second, troisième et quatrième potentiels de référence valent respectivement environ Vcc/3, 2Vcc/3 et 4Vcc/3.
19. Dispositif de mémoire ferroélectrique caractérisé en ce qu'il comprend: un substrat semiconducteur (1) ;
une électrode de grille isolée (4) formée sur ledit substrat semiconducteur (1);
une région de source (5) et une région de drain (6) formées dans une couche de surface dudit substrat semiconducteur (1) sur les deux côtés de ladite grille isolée (4) ;
une première couche isolante (17) formée au-dessus d'une surface dudit substrat semiconducteur (1) qui entoure ladite électrode de grille isolée (4) et qui forme une surface supérieure commune;
une gorge d'ouverture (23) qui atteint le drain (6) au travers de ladite première couche isolante (17)
un câblage de bit qui enterre ladite gorge d'ouverture (23) et qui forme une surface supérieure commune avec ledit premier film isolant (17) ; et
une couche ferroélectrique (20) formée sur la surface supérieure commune et recouvrant ladite électrode de grille isolée (4) et ledit câblage de bit.
20. Dispositif de mémoire ferroélectrique selon la revendication 19, caractérisé en ce qu'il comprend en outre:
une seconde couche isolante (21) formée au-dessus dudit substrat semiconducteur (1) et recouvrant ladite couche ferroélectrique (20);
une ouverture (23) qui atteint la région de source (5) au travers desdits second et premier films isolants (21, 7); et
un câblage de mot qui enterre ladite ouverture (23), qui croise ledit câblage de bit, et qui s'étend sur ladite seconde couche isolante (21).
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