JPH07297302A - メモリセルトランジスタ - Google Patents
メモリセルトランジスタInfo
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- JPH07297302A JPH07297302A JP6091384A JP9138494A JPH07297302A JP H07297302 A JPH07297302 A JP H07297302A JP 6091384 A JP6091384 A JP 6091384A JP 9138494 A JP9138494 A JP 9138494A JP H07297302 A JPH07297302 A JP H07297302A
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- insulating film
- memory cell
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Abstract
(57)【要約】
【目的】 不揮発性メモリセルトランジスタにおいて情
報の書き込み及び消去を高速化する。 【構成】 メモリセルトランジスタ30は、基板30に設け
られたチャネル、ソース及びドレイン領域34、36 及び38
と、チャネル領域34上に順次に設けられた第一ゲート絶
縁膜40、浮遊ゲート42、第二ゲート絶縁膜42及び制御ゲ
ート46を備える。第二ゲート絶縁膜42を強誘電体50及び
常誘電体52により構成し、チャネル長方向Ｑにおいて、
強誘電体50の幅をチャネル長よりも短くする。この結
果、強誘電体50の分極反転のために供給し或は引き抜く
電荷の量を、減少させることができるので、目的を達成
できる。
報の書き込み及び消去を高速化する。 【構成】 メモリセルトランジスタ30は、基板30に設け
られたチャネル、ソース及びドレイン領域34、36 及び38
と、チャネル領域34上に順次に設けられた第一ゲート絶
縁膜40、浮遊ゲート42、第二ゲート絶縁膜42及び制御ゲ
ート46を備える。第二ゲート絶縁膜42を強誘電体50及び
常誘電体52により構成し、チャネル長方向Ｑにおいて、
強誘電体50の幅をチャネル長よりも短くする。この結
果、強誘電体50の分極反転のために供給し或は引き抜く
電荷の量を、減少させることができるので、目的を達成
できる。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリセル
を構成するのに用いて好適なトランジスタに関する。
を構成するのに用いて好適なトランジスタに関する。
【０００２】
【従来の技術】従来より、種々の構造の不揮発性メモリ
セルトランジスタが提案されている（例えば文献１：IE
EE TRANSACTIONS ON ULTRASONICS,FERROELECTRICS,AND
FREQUENCY CONTROL VOL.38, NO.6, p663〜671 NOVEMBER
1991 、文献２：特開昭５２−４２３８１号公報参
照）。
セルトランジスタが提案されている（例えば文献１：IE
EE TRANSACTIONS ON ULTRASONICS,FERROELECTRICS,AND
FREQUENCY CONTROL VOL.38, NO.6, p663〜671 NOVEMBER
1991 、文献２：特開昭５２−４２３８１号公報参
照）。
【０００３】図１５は文献１に開示されているメモリセ
ルトランジスタの構造を概略的に示す断面図である。同
図に示すメモリセルトランジスタはＭＯＳＦＥＴであっ
て、基板１０に設けたチャネル、ソース及びドレイン領
域１２、１４及び１６と、チャネル領域１２上に順次に
設けたゲート絶縁膜１８及びゲート電極２０とを有す
る。ゲート絶縁膜１８は強誘電体から成る。
ルトランジスタの構造を概略的に示す断面図である。同
図に示すメモリセルトランジスタはＭＯＳＦＥＴであっ
て、基板１０に設けたチャネル、ソース及びドレイン領
域１２、１４及び１６と、チャネル領域１２上に順次に
設けたゲート絶縁膜１８及びゲート電極２０とを有す
る。ゲート絶縁膜１８は強誘電体から成る。
【０００４】このメモリセルトランジスタにおいては、
ゲート絶縁膜１８の分極Ｐr が正か負かによって、その
閾値電圧Ｖthが±Ｐr ／ＣOXだけ変化し、従ってこれを
利用することにより情報を記憶する。ここで、ゲート絶
縁膜１８の膜厚及び誘電率をそれぞれｄ及びεOXと表せ
ば、ＣOX＝εOX／ｄと書ける。
ゲート絶縁膜１８の分極Ｐr が正か負かによって、その
閾値電圧Ｖthが±Ｐr ／ＣOXだけ変化し、従ってこれを
利用することにより情報を記憶する。ここで、ゲート絶
縁膜１８の膜厚及び誘電率をそれぞれｄ及びεOXと表せ
ば、ＣOX＝εOX／ｄと書ける。
【０００５】ゲート絶縁膜１８としてＢａＭｇＦ4 を用
いると、εOX≒１０ε0 （ε0 は真空の誘電率）、ゲー
ト絶縁膜１８の両端の間に生じる坑電場ＥC ≒１６０Ｋ
Ｖ／ｃｍ、分極Ｐr ≒１μＣ／ｃｍ2 であり、膜厚ｄ＝
２５０ｎｍとすれば、Ｐr ／ＣOX＝２５Ｖだけ閾値電圧
Ｖthが変化する。又、分極Ｐr を反転させるにはＥC・
ｄ≒４Ｖの電圧を印加すれば良い。
いると、εOX≒１０ε0 （ε0 は真空の誘電率）、ゲー
ト絶縁膜１８の両端の間に生じる坑電場ＥC ≒１６０Ｋ
Ｖ／ｃｍ、分極Ｐr ≒１μＣ／ｃｍ2 であり、膜厚ｄ＝
２５０ｎｍとすれば、Ｐr ／ＣOX＝２５Ｖだけ閾値電圧
Ｖthが変化する。又、分極Ｐr を反転させるにはＥC・
ｄ≒４Ｖの電圧を印加すれば良い。
【０００６】図１６は文献２に開示されているメモリセ
ルトランジスタの構造を概略的に示す断面図である。同
図に示すメモリセルトランジスタはＭＯＳＦＥＴであっ
て、基板１０に設けたチャネル、ソース及びドレイン領
域１２、１４及び１６と、チャネル領域１２上に順次に
設けた第一のゲート絶縁膜２２、浮遊ゲート電極２４、
第二のゲート絶縁膜２６及び制御ゲート電極２８とを有
する。第一のゲート絶縁膜２２は常誘電体から成り、第
二のゲート絶縁膜２２は強誘電体から成る。
ルトランジスタの構造を概略的に示す断面図である。同
図に示すメモリセルトランジスタはＭＯＳＦＥＴであっ
て、基板１０に設けたチャネル、ソース及びドレイン領
域１２、１４及び１６と、チャネル領域１２上に順次に
設けた第一のゲート絶縁膜２２、浮遊ゲート電極２４、
第二のゲート絶縁膜２６及び制御ゲート電極２８とを有
する。第一のゲート絶縁膜２２は常誘電体から成り、第
二のゲート絶縁膜２２は強誘電体から成る。
【０００７】ここで、浮遊ゲート電極２４及び基板１０
の間の容量をＣ1 、浮遊ゲート電極２４及び制御ゲート
電極２８の間の容量をＣ2 、第二のゲート絶縁膜２２の
残留分極をＰr 、基板１０に誘起される電荷をＱS とす
ると、このメモリセルトランジスタのゲート電圧Ｖg は
次式（２）のように表せる。
の間の容量をＣ1 、浮遊ゲート電極２４及び制御ゲート
電極２８の間の容量をＣ2 、第二のゲート絶縁膜２２の
残留分極をＰr 、基板１０に誘起される電荷をＱS とす
ると、このメモリセルトランジスタのゲート電圧Ｖg は
次式（２）のように表せる。
【０００８】 Ｖg ＝ＱS ／｛（Ｃ1 ・Ｃ2 ）／（Ｃ1 ＋Ｃ2 ）｝＋Ｐr ／Ｃ1 ……（２） 従って第二のゲート絶縁膜２６の分極Ｐr を反転させる
ことにより、閾値電圧Ｖthは２・Ｐr ／Ｃ1 だけ変化す
るので、これを利用することにより情報を記憶できる。
ことにより、閾値電圧Ｖthは２・Ｐr ／Ｃ1 だけ変化す
るので、これを利用することにより情報を記憶できる。
【０００９】
【発明が解決しようとする課題】しかしながら上述した
従来のメモリセルトランジスタでは、情報の書き込み或
は消去のために閾値電圧Ｖthを変化させる場合、少なく
とも分極Ｐr の２倍の電荷をゲート電極２０、２８に供
給し或はゲート電極２０、２８から引き抜かなければな
らない。より具体的には、ゲート絶縁膜１８、２６に用
いる強誘電体の分極Ｐr は通常１〜１０μＣ／ｃｍ2 で
あり、この値は、チャネル領域１２が導通状態となると
きに誘起される電荷が約０．１μＣ／ｃｍ2 となるのと
比較して、１０〜１００倍の大きさの値である。従って
閾値電圧Ｖthを変化させるためには大量の電荷をゲート
電極２０、２８に供給し或はゲート電極２０、２８から
引き抜く必要があり、これが情報の書き込み及び消去の
高速化を妨げる要因となっていた。
従来のメモリセルトランジスタでは、情報の書き込み或
は消去のために閾値電圧Ｖthを変化させる場合、少なく
とも分極Ｐr の２倍の電荷をゲート電極２０、２８に供
給し或はゲート電極２０、２８から引き抜かなければな
らない。より具体的には、ゲート絶縁膜１８、２６に用
いる強誘電体の分極Ｐr は通常１〜１０μＣ／ｃｍ2 で
あり、この値は、チャネル領域１２が導通状態となると
きに誘起される電荷が約０．１μＣ／ｃｍ2 となるのと
比較して、１０〜１００倍の大きさの値である。従って
閾値電圧Ｖthを変化させるためには大量の電荷をゲート
電極２０、２８に供給し或はゲート電極２０、２８から
引き抜く必要があり、これが情報の書き込み及び消去の
高速化を妨げる要因となっていた。
【００１０】また上述した従来のメモリセルトランジス
タでは、閾値電圧Ｖthは寸法、材料等の設計条件により
決定される値に限定され、従ってこれら設計条件により
決定される値以外の値に、閾値電圧Ｖthを可変制御する
ことはできなかった。
タでは、閾値電圧Ｖthは寸法、材料等の設計条件により
決定される値に限定され、従ってこれら設計条件により
決定される値以外の値に、閾値電圧Ｖthを可変制御する
ことはできなかった。
【００１１】この発明の第一の目的は、上述した従来の
問題点を解決し、情報の書き込み及び又は消去をより高
速に行なえるメモリセルトランジスタを提供することに
ある。
問題点を解決し、情報の書き込み及び又は消去をより高
速に行なえるメモリセルトランジスタを提供することに
ある。
【００１２】またこの発明の第二の目的は、上述した従
来の問題点を解決し、閾値電圧Ｖthの値を可変制御でき
る範囲を広げることのできるメモリセルトランジスタを
提供することにある。
来の問題点を解決し、閾値電圧Ｖthの値を可変制御でき
る範囲を広げることのできるメモリセルトランジスタを
提供することにある。
【００１３】
【課題を解決するための手段】第一の目的を達成するた
め、第一発明のメモリセルトランジスタは、基板に設け
られたチャネル、ソース及びドレイン領域と、チャネル
領域上に第一のゲート絶縁膜を介して設けられた浮遊ゲ
ート電極と、浮遊ゲート電極上に第二のゲート絶縁膜を
介して設けられた制御ゲート電極とを備え、浮遊ゲート
電極のチャネル領域対向部分と第二のゲート絶縁膜が含
む強誘電体分極領域との対向面積Ｓ1 を、浮遊ゲート電
極のチャネル領域対向部分の面積Ｓ0 よりも狭くして成
ることを特徴とする。
め、第一発明のメモリセルトランジスタは、基板に設け
られたチャネル、ソース及びドレイン領域と、チャネル
領域上に第一のゲート絶縁膜を介して設けられた浮遊ゲ
ート電極と、浮遊ゲート電極上に第二のゲート絶縁膜を
介して設けられた制御ゲート電極とを備え、浮遊ゲート
電極のチャネル領域対向部分と第二のゲート絶縁膜が含
む強誘電体分極領域との対向面積Ｓ1 を、浮遊ゲート電
極のチャネル領域対向部分の面積Ｓ0 よりも狭くして成
ることを特徴とする。
【００１４】さらに第二の目的を達成するため、第二発
明のメモリセルトランジスタは、基板に設けられたチャ
ネル、ソース及びドレイン領域と、チャネル領域上に第
一のゲート絶縁膜を介して設けられた浮遊ゲート電極
と、浮遊ゲート電極上に第二のゲート絶縁膜を介して設
けられた制御ゲート電極とを備えて、制御ゲート電極
を、極性の異なる電圧が印加される第一及び第二の電極
部材により構成し、第二のゲート絶縁膜が含む強誘電体
分極領域を、これら第一及び第二の電極部材に対応する
領域にそれぞれ設けて成ることを特徴とする。
明のメモリセルトランジスタは、基板に設けられたチャ
ネル、ソース及びドレイン領域と、チャネル領域上に第
一のゲート絶縁膜を介して設けられた浮遊ゲート電極
と、浮遊ゲート電極上に第二のゲート絶縁膜を介して設
けられた制御ゲート電極とを備えて、制御ゲート電極
を、極性の異なる電圧が印加される第一及び第二の電極
部材により構成し、第二のゲート絶縁膜が含む強誘電体
分極領域を、これら第一及び第二の電極部材に対応する
領域にそれぞれ設けて成ることを特徴とする。
【００１５】
【作用】第一発明によれば、浮遊ゲート電極のチャネル
領域対向部分と第二のゲート絶縁膜が含む強誘電体分極
領域との対向面積Ｓ1 を、浮遊ゲート電極のチャネル領
域対向部分の面積Ｓ0 よりも狭くする。これがため、第
二のゲート絶縁膜の分極を反転させるために制御ゲート
電極に供給する電荷の量或は制御ゲート電極から引き抜
く電荷の量を、従来よりも低減できる。
領域対向部分と第二のゲート絶縁膜が含む強誘電体分極
領域との対向面積Ｓ1 を、浮遊ゲート電極のチャネル領
域対向部分の面積Ｓ0 よりも狭くする。これがため、第
二のゲート絶縁膜の分極を反転させるために制御ゲート
電極に供給する電荷の量或は制御ゲート電極から引き抜
く電荷の量を、従来よりも低減できる。
【００１６】また第二発明によれば、制御ゲート電極
を、極性の異なる電圧が印加される第一及び第二の電極
部材により構成する。しかも第二のゲート絶縁膜が含む
強誘電体分極領域を、これら第一及び第二の電極部材に
対応する領域にそれぞれ設ける。従って第一の電極部材
に対応する領域の分極Ｐr1、及び、第二の電極部材に対
応する領域の分極Ｐr2をそれぞれ、第一及び第二の電極
部材を介し個別に制御できる。
を、極性の異なる電圧が印加される第一及び第二の電極
部材により構成する。しかも第二のゲート絶縁膜が含む
強誘電体分極領域を、これら第一及び第二の電極部材に
対応する領域にそれぞれ設ける。従って第一の電極部材
に対応する領域の分極Ｐr1、及び、第二の電極部材に対
応する領域の分極Ｐr2をそれぞれ、第一及び第二の電極
部材を介し個別に制御できる。
【００１７】
【実施例】以下、図面を参照し、発明の実施例につき説
明する。尚、図面は発明が理解できる程度に概略的に示
してあるにすぎず、従って発明を図示例に限定するもの
ではない。
明する。尚、図面は発明が理解できる程度に概略的に示
してあるにすぎず、従って発明を図示例に限定するもの
ではない。
【００１８】図１及び図２は第一実施例のメモリセルト
ランジスタの構成を概略的に示す断面図及び平面図であ
る。図２にあっては、浮遊ゲート電極４２、第二のゲー
ト絶縁膜４４及び制御ゲート電極４６を部分的に切り欠
いて、基板面３２ａの法線方向Ｈから見た平面図を示
す。また図１にあっては、図２のＩ−Ｉ線に沿って取っ
た断面図を示す。第一実施例を第一発明の実施例として
説明する。
ランジスタの構成を概略的に示す断面図及び平面図であ
る。図２にあっては、浮遊ゲート電極４２、第二のゲー
ト絶縁膜４４及び制御ゲート電極４６を部分的に切り欠
いて、基板面３２ａの法線方向Ｈから見た平面図を示
す。また図１にあっては、図２のＩ−Ｉ線に沿って取っ
た断面図を示す。第一実施例を第一発明の実施例として
説明する。
【００１９】この実施例のメモリセルトランジスタ３０
は、基板３２に設けられたチャネル、ソース及びドレイ
ン領域３４、３６及び３８と、チャネル領域３４上に第
一のゲート絶縁膜４０を介して設けられた浮遊ゲート電
極４２と、浮遊ゲート電極４２上に第二のゲート絶縁膜
４４を介して設けられた制御ゲート電極４６とを備え、
浮遊ゲート電極４２のチャネル領域対向部分４２ａと第
二のゲート絶縁膜４４が含む強誘電体分極領域４８との
対向面積Ｓ1 を、浮遊ゲート電極４２のチャネル領域対
向部分４２ａの面積Ｓ0 よりも狭くして成る。
は、基板３２に設けられたチャネル、ソース及びドレイ
ン領域３４、３６及び３８と、チャネル領域３４上に第
一のゲート絶縁膜４０を介して設けられた浮遊ゲート電
極４２と、浮遊ゲート電極４２上に第二のゲート絶縁膜
４４を介して設けられた制御ゲート電極４６とを備え、
浮遊ゲート電極４２のチャネル領域対向部分４２ａと第
二のゲート絶縁膜４４が含む強誘電体分極領域４８との
対向面積Ｓ1 を、浮遊ゲート電極４２のチャネル領域対
向部分４２ａの面積Ｓ0 よりも狭くして成る。
【００２０】第二のゲート絶縁膜４４は少なくとも強誘
電体５０を含み、浮遊ゲート電極４２及び制御ゲート電
極４６の配列方向から見た場合に、浮遊ゲート電極４
２、強誘電体５０及び制御ゲート電極４６の３つ全部が
重なり合う領域の強誘電体５０部分が分極領域４８とな
る。従って、浮遊ゲート電極４２、強誘電体５０或は制
御ゲート電極４６の形状や相対的位置関係を変化させ、
これら３つの重なる領域の形状を変化させることによ
り、分極領域４８の面積が変化するので、対向面積Ｓ1
を変化させることができる。
電体５０を含み、浮遊ゲート電極４２及び制御ゲート電
極４６の配列方向から見た場合に、浮遊ゲート電極４
２、強誘電体５０及び制御ゲート電極４６の３つ全部が
重なり合う領域の強誘電体５０部分が分極領域４８とな
る。従って、浮遊ゲート電極４２、強誘電体５０或は制
御ゲート電極４６の形状や相対的位置関係を変化させ、
これら３つの重なる領域の形状を変化させることによ
り、分極領域４８の面積が変化するので、対向面積Ｓ1
を変化させることができる。
【００２１】また浮遊ゲート電極４２とチャネル領域３
４との対向面積が、浮遊ゲート電極４２のチャネル領域
対向部分４２ａの面積Ｓ0 である。チャネル領域３４は
ソース領域３６及びドレイン領域３８の間の基板表層部
分であって、チャネル（キャリアの通路）が誘起される
領域である。
４との対向面積が、浮遊ゲート電極４２のチャネル領域
対向部分４２ａの面積Ｓ0 である。チャネル領域３４は
ソース領域３６及びドレイン領域３８の間の基板表層部
分であって、チャネル（キャリアの通路）が誘起される
領域である。
【００２２】この実施例では、メモリセルトランジスタ
３０はｎチャネルＭＯＳＦＥＴ（Metal-Oxide-Semicond
uctor Field Effect Transistor ）であって、ｐ−Ｓｉ
基板３２に、イオン注入、不純物拡散等によりｎ型不純
物を選択的に導入し、これによりｐ−Ｓｉチャネル領域
３４、ｎ+ −Ｓｉソース領域３６及びｎ+ −Ｓｉドレイ
ン領域３８を、一方の基板面３２ａ側に形成する。ソー
ス領域３６及びドレイン領域３８は、チャネル領域３４
を挟んで離間しかつチャネル領域３４に隣接する。
３０はｎチャネルＭＯＳＦＥＴ（Metal-Oxide-Semicond
uctor Field Effect Transistor ）であって、ｐ−Ｓｉ
基板３２に、イオン注入、不純物拡散等によりｎ型不純
物を選択的に導入し、これによりｐ−Ｓｉチャネル領域
３４、ｎ+ −Ｓｉソース領域３６及びｎ+ −Ｓｉドレイ
ン領域３８を、一方の基板面３２ａ側に形成する。ソー
ス領域３６及びドレイン領域３８は、チャネル領域３４
を挟んで離間しかつチャネル領域３４に隣接する。
【００２３】そして第一のゲート絶縁膜４０、浮遊ゲー
ト電極４２、第二のゲート絶縁膜４４及び制御ゲート電
極４６を、平面的に見て（基板面３２ａの法線方向Ｈか
ら見て）重ね合わせるようにして、チャネル領域３４上
に順次に設ける。これらゲート絶縁膜４０、４４及びゲ
ート電極４２、４６の平面形状を、同一形状例えばチャ
ネル幅方向Ｐに細長いストライプ状の形状とする。
ト電極４２、第二のゲート絶縁膜４４及び制御ゲート電
極４６を、平面的に見て（基板面３２ａの法線方向Ｈか
ら見て）重ね合わせるようにして、チャネル領域３４上
に順次に設ける。これらゲート絶縁膜４０、４４及びゲ
ート電極４２、４６の平面形状を、同一形状例えばチャ
ネル幅方向Ｐに細長いストライプ状の形状とする。
【００２４】浮遊ゲート電極４２はｎ+ −ポリＳｉ或は
Ｐｔから成り、この浮遊ゲート電極４２を、チャネル長
方向Ｑにおいてソース領域３６のチャネル隣接端部３６
ａ及びドレイン領域３８のチャネル隣接端部３８ａと重
ね合わせるように延在させて設ける。第一のゲート絶縁
膜４０は常誘電体例えばＳｉＯ2 から成り、浮遊ゲート
電極４２とチャネル領域３４及びチャネル隣接端部３６
ａ、３６ｂとの間に、この第一のゲート絶縁膜４０を介
在させる。
Ｐｔから成り、この浮遊ゲート電極４２を、チャネル長
方向Ｑにおいてソース領域３６のチャネル隣接端部３６
ａ及びドレイン領域３８のチャネル隣接端部３８ａと重
ね合わせるように延在させて設ける。第一のゲート絶縁
膜４０は常誘電体例えばＳｉＯ2 から成り、浮遊ゲート
電極４２とチャネル領域３４及びチャネル隣接端部３６
ａ、３６ｂとの間に、この第一のゲート絶縁膜４０を介
在させる。
【００２５】第二のゲート絶縁膜４４は強誘電体５０及
び常誘電体５２から成り、浮遊ゲート電極４２と制御ゲ
ート電極４６との間にこれら強誘電体５０及び常誘電体
５２の双方を介在させる。ここでは、強誘電体５０はＰ
ＺＴ及び常誘電体５２はＳｉＯ2 から成り、これら誘電
体５０、５２はそれぞれチャネル幅方向Ｐに細長いスト
ライプ状の形状を有する。強誘電体５０をチャネル長方
向Ｑにおけるほぼ中央に配置し、強誘電体５０のチャネ
ル長方向Ｑにおける左右の側部にそれぞれ接して常誘電
体５２を設ける。
び常誘電体５２から成り、浮遊ゲート電極４２と制御ゲ
ート電極４６との間にこれら強誘電体５０及び常誘電体
５２の双方を介在させる。ここでは、強誘電体５０はＰ
ＺＴ及び常誘電体５２はＳｉＯ2 から成り、これら誘電
体５０、５２はそれぞれチャネル幅方向Ｐに細長いスト
ライプ状の形状を有する。強誘電体５０をチャネル長方
向Ｑにおけるほぼ中央に配置し、強誘電体５０のチャネ
ル長方向Ｑにおける左右の側部にそれぞれ接して常誘電
体５２を設ける。
【００２６】制御ゲート電極４６はｎ+ −ポリＳｉ或は
Ｐｔから成り、この制御ゲート電極４６と浮遊ゲート４
２との間に、第二のゲート絶縁膜４４の全体従って強誘
電体５０及び常誘電体５２の全体を、挟み込む。
Ｐｔから成り、この制御ゲート電極４６と浮遊ゲート４
２との間に、第二のゲート絶縁膜４４の全体従って強誘
電体５０及び常誘電体５２の全体を、挟み込む。
【００２７】図３は第一実施例の面積Ｓ0 、Ｓ1 の説明
に供する平面図である。同図にあっては、チャネル、ソ
ース及びドレイン領域３４、３６及び３８と、浮遊ゲー
ト電極４２のチャネル領域対向部分４２ａと、第二のゲ
ート絶縁膜４４の強誘電体分極領域４８及び強誘電体５
０とを、平面的に見た状態（基板面３２ａの法線方向Ｈ
から見た状態）を示す。
に供する平面図である。同図にあっては、チャネル、ソ
ース及びドレイン領域３４、３６及び３８と、浮遊ゲー
ト電極４２のチャネル領域対向部分４２ａと、第二のゲ
ート絶縁膜４４の強誘電体分極領域４８及び強誘電体５
０とを、平面的に見た状態（基板面３２ａの法線方向Ｈ
から見た状態）を示す。
【００２８】この実施例では、浮遊ゲート電極４２のチ
ャネル対向部分４２ａとチャネル領域３４との平面形状
は等しく、従ってこのチャネル対向部分４２ａの面積Ｓ
0 は平面的に見たときのチャネル領域３４の面積に等し
い。この面積Ｓ0 は、図３中に右斜め上りのハッチング
を付して示す部分の面積となる。
ャネル対向部分４２ａとチャネル領域３４との平面形状
は等しく、従ってこのチャネル対向部分４２ａの面積Ｓ
0 は平面的に見たときのチャネル領域３４の面積に等し
い。この面積Ｓ0 は、図３中に右斜め上りのハッチング
を付して示す部分の面積となる。
【００２９】また強誘電体５０の全体を浮遊ゲート電極
４２及び制御ゲート電極４６の間に挟むので、浮遊ゲー
ト電極４２及び制御ゲート電極４６の配列方向ここでは
法線方向Ｈから見て、強誘電体５０全体が浮遊ゲート電
極４２及び制御ゲート電極４６と重なり合う。従って強
誘電体５０全体が、分極領域４８となる。この分極領域
４８と浮遊ゲート電極４２のチャネル領域対向部分４２
ａとの対向面積Ｓ1 は、図３中に左斜め上りのハッチン
グを付して示す部分の面積となる。
４２及び制御ゲート電極４６の間に挟むので、浮遊ゲー
ト電極４２及び制御ゲート電極４６の配列方向ここでは
法線方向Ｈから見て、強誘電体５０全体が浮遊ゲート電
極４２及び制御ゲート電極４６と重なり合う。従って強
誘電体５０全体が、分極領域４８となる。この分極領域
４８と浮遊ゲート電極４２のチャネル領域対向部分４２
ａとの対向面積Ｓ1 は、図３中に左斜め上りのハッチン
グを付して示す部分の面積となる。
【００３０】ここでは第二のゲート絶縁膜４４が含む強
誘電体５０自体の面積を狭くすることによって、例えば
チャネル長方向Ｑにおいて、強誘電体５０の幅をチャネ
ル領域対向部分４２ａの幅（或はチャネル長）よりも狭
くすることにより、対向面積Ｓ1 ＜面積Ｓ0 としてい
る。
誘電体５０自体の面積を狭くすることによって、例えば
チャネル長方向Ｑにおいて、強誘電体５０の幅をチャネ
ル領域対向部分４２ａの幅（或はチャネル長）よりも狭
くすることにより、対向面積Ｓ1 ＜面積Ｓ0 としてい
る。
【００３１】従ってこの実施例では、浮遊ゲート電極４
２のチャネル領域対向部分４２ａと第二のゲート絶縁膜
４４が含む強誘電体５０自体との対向面積を、対向面積
Ｓ1とするものである。
２のチャネル領域対向部分４２ａと第二のゲート絶縁膜
４４が含む強誘電体５０自体との対向面積を、対向面積
Ｓ1とするものである。
【００３２】上述のように構成したこの実施例のメモリ
セルトランジスタ２８のゲート電圧Ｖg は次式（２）の
ように表せる。
セルトランジスタ２８のゲート電圧Ｖg は次式（２）の
ように表せる。
【００３３】 Ｖg ＝ＱS ／｛（Ｃ1 ・Ｃ2 ）／（Ｃ1 ＋Ｃ2 ）｝ ＋（Ｓ1 ／Ｓ0 ）・Ｐr ／Ｃ1 ……（２） （２）式中、Ｑs はチャネル領域３４に誘起される電
荷、Ｃ1 は浮遊ゲート電極４２のチャネル領域対向部分
４２ａとチャネル領域３４との間の容量、Ｃ2 は浮遊ゲ
ート電極４２のチャネル領域対向部分４２ａと制御ゲー
ト電極４６との間の容量、Ｐr は分極領域４８の単位面
積当りにおける分極を示す。
荷、Ｃ1 は浮遊ゲート電極４２のチャネル領域対向部分
４２ａとチャネル領域３４との間の容量、Ｃ2 は浮遊ゲ
ート電極４２のチャネル領域対向部分４２ａと制御ゲー
ト電極４６との間の容量、Ｐr は分極領域４８の単位面
積当りにおける分極を示す。
【００３４】この実施例のメモリセルトランジスタ２８
においては閾値電圧Ｖthの変化量ΔＶT は、（２）式に
基づき、次式（３）のように表せる。
においては閾値電圧Ｖthの変化量ΔＶT は、（２）式に
基づき、次式（３）のように表せる。
【００３５】 ΔＶT ＝（Ｓ1 ／Ｓ0 ）・（２・Ｐr ／Ｃ1 ） ……（３） ここで、基板３２はｐ−Ｓｉ基板であり、第二のゲート
絶縁膜４４を構成する強誘電体５０及び常誘電体５２が
それぞれ等しい膜厚１００Åを有するＰＺＴ膜及びＳｉ
Ｏ2 膜から成るとすれば、Ｐr ＝約２０μＣ／ｃｍ2 、
Ｃ1 ＝３．４×１０-7Ｆ／ｃｍ2 となる。このとき２・
Ｐr ／Ｃ1 ＝１１８Ｖである。
絶縁膜４４を構成する強誘電体５０及び常誘電体５２が
それぞれ等しい膜厚１００Åを有するＰＺＴ膜及びＳｉ
Ｏ2 膜から成るとすれば、Ｐr ＝約２０μＣ／ｃｍ2 、
Ｃ1 ＝３．４×１０-7Ｆ／ｃｍ2 となる。このとき２・
Ｐr ／Ｃ1 ＝１１８Ｖである。
【００３６】通常のフラッシュメモリにおいて実用上望
まれる閾値電圧Ｖthの可変幅ΔＶTは例えば５Ｖであ
り、従って面積比Ｓ1 ／Ｓ0 を５／１１８〜１／２０と
するように面積Ｓ1 及びＳ0 を設計すれば、この実施例
のメモリセルトランジスタ２８の閾値電圧可変幅ΔＶT
を例えば５Ｖとすることができる。
まれる閾値電圧Ｖthの可変幅ΔＶTは例えば５Ｖであ
り、従って面積比Ｓ1 ／Ｓ0 を５／１１８〜１／２０と
するように面積Ｓ1 及びＳ0 を設計すれば、この実施例
のメモリセルトランジスタ２８の閾値電圧可変幅ΔＶT
を例えば５Ｖとすることができる。
【００３７】このように対向面積Ｓ1 を狭くすることに
より、閾値電圧可変幅ΔＶT を実用上望まれる値にまで
低減できる。また対向面積Ｓ1 を狭くすることにより、
分極領域４８の分極反転のために供給し或は引き抜く電
荷の量を減少させることができるので、従来よりも高速
で情報の書込み及び消去を行なうことができる。
より、閾値電圧可変幅ΔＶT を実用上望まれる値にまで
低減できる。また対向面積Ｓ1 を狭くすることにより、
分極領域４８の分極反転のために供給し或は引き抜く電
荷の量を減少させることができるので、従来よりも高速
で情報の書込み及び消去を行なうことができる。
【００３８】また容量Ｃ1 は、第二のゲート絶縁膜４４
を構成する強誘電体５０の膜厚ｄ１に応じて変化するの
で、強誘電体５０の膜厚ｄ１ （図１参照）により可変
幅Ｖcrを制御できる。また閾値電圧Ｖthを可変幅ΔＶT
だけ変化させるために強誘電体５０の両端に印加すべき
電圧（反転電圧）ＶcrはＶcr＝２・ＥC ・ｄ1 で与えら
れ、従って反転電圧Ｖcrの大きさを膜厚ｄ1 により制御
できる。
を構成する強誘電体５０の膜厚ｄ１に応じて変化するの
で、強誘電体５０の膜厚ｄ１ （図１参照）により可変
幅Ｖcrを制御できる。また閾値電圧Ｖthを可変幅ΔＶT
だけ変化させるために強誘電体５０の両端に印加すべき
電圧（反転電圧）ＶcrはＶcr＝２・ＥC ・ｄ1 で与えら
れ、従って反転電圧Ｖcrの大きさを膜厚ｄ1 により制御
できる。
【００３９】さらに、この実施例では第二のゲート絶縁
膜４４を強誘電体５０及び常誘電体５２により構成する
ので、式（２）の容量Ｃ2 は次式（４）のように表せ
る。
膜４４を強誘電体５０及び常誘電体５２により構成する
ので、式（２）の容量Ｃ2 は次式（４）のように表せ
る。
【００４０】 Ｃ2 ＝ε1 ・Ｓ1 ／ｄ1 ＋ε2 ・Ｓ2 ／ｄ2 ……（４） ここで、ε1 は第二のゲート絶縁膜４４を構成する強誘
電体５０の誘電率及び膜厚、ε2 及びｄ2 は第二のゲー
ト絶縁膜４４を構成する常誘電体５２の誘電率及び膜厚
（膜厚ｄ2 は図１参照）、Ｓ2 はこの常誘電体５２と浮
遊ゲート電極４２のチャネル領域対向部分４２ａとの対
向面積を示す。但し、Ｓ1 ＋Ｓ2 ＝Ｓ0とする。
電体５０の誘電率及び膜厚、ε2 及びｄ2 は第二のゲー
ト絶縁膜４４を構成する常誘電体５２の誘電率及び膜厚
（膜厚ｄ2 は図１参照）、Ｓ2 はこの常誘電体５２と浮
遊ゲート電極４２のチャネル領域対向部分４２ａとの対
向面積を示す。但し、Ｓ1 ＋Ｓ2 ＝Ｓ0とする。
【００４１】上述したように閾値電圧可変幅ΔＶT を実
用的な値とするためにはＳ1 ／Ｓ0<<１とする必要があ
るから、この場合、（４）式は近似的に（５）式のよう
に書き改めることができる。
用的な値とするためにはＳ1 ／Ｓ0<<１とする必要があ
るから、この場合、（４）式は近似的に（５）式のよう
に書き改めることができる。
【００４２】Ｃ2 ＝ε2 ・Ｓ2 ／ｄ2 ……（５） 従って式（２）及び式（５）から、一定量のチャネル電
荷ＱS を得るために必要なゲート電圧Ｖg を、膜厚ｄ2
により制御できることが理解できる。従って情報の読み
出しに必要なチャネル電荷ＱS を得るために印加すべき
ゲート電圧Ｖg（以下、このゲート電圧Ｖg を読み出し
電圧ＶR と表す）の大きさを、膜厚ｄ2により制御でき
る。
荷ＱS を得るために必要なゲート電圧Ｖg を、膜厚ｄ2
により制御できることが理解できる。従って情報の読み
出しに必要なチャネル電荷ＱS を得るために印加すべき
ゲート電圧Ｖg（以下、このゲート電圧Ｖg を読み出し
電圧ＶR と表す）の大きさを、膜厚ｄ2により制御でき
る。
【００４３】以上のようにこの実施例では、強誘電体５
０の膜厚ｄ1 により閾値電圧可変幅ΔＶT 或は反転電圧
Ｖcrを制御し、これとはほぼ独立に、常誘電体５２の膜
厚ｄ2 により読み出し電圧ＶR を制御することが可能で
ある。従ってｄ1 ＝ｄ2 とするほか、ｄ1 ＞ｄ2 或はｄ
1 ＜ｄ2 とすることができる。
０の膜厚ｄ1 により閾値電圧可変幅ΔＶT 或は反転電圧
Ｖcrを制御し、これとはほぼ独立に、常誘電体５２の膜
厚ｄ2 により読み出し電圧ＶR を制御することが可能で
ある。従ってｄ1 ＝ｄ2 とするほか、ｄ1 ＞ｄ2 或はｄ
1 ＜ｄ2 とすることができる。
【００４４】図４は第二実施例の構成を概略的に示す断
面図である。この実施例を第一発明の実施例として説明
する。以下、第一実施例と相違する点につき説明し、第
一実施例と同様の点についてはその詳細な説明を省略す
る。
面図である。この実施例を第一発明の実施例として説明
する。以下、第一実施例と相違する点につき説明し、第
一実施例と同様の点についてはその詳細な説明を省略す
る。
【００４５】この実施例では、第二のゲート絶縁膜４４
と浮遊ゲート電極４２及び制御ゲート電極４６との間に
それぞれ、バリア層５４を設ける。第二のゲート絶縁膜
４４が含む強誘電体５０と、ゲート電極４２、４６とが
直接に接触していると、これら強誘電体５０とゲート電
極４２、４６との間で化学反応を生じ、その結果、強誘
電体５０が劣化することも考えられる。バリア層５４は
この化学反応を防止するためのものであって、従って少
なくとも強誘電体５０とゲート電極４２、４６との間に
バリア層５４を設けてあれば良い。強誘電体５０及び又
はゲート電極４２、４６との化学反応を起こしにくい材
料例えばＳｉＯ2 により、バリア層５４を形成するのが
好ましい。バリア層５４を誘電体で形成する場合には、
バリア層５４は第二のゲート絶縁膜としても機能する。
と浮遊ゲート電極４２及び制御ゲート電極４６との間に
それぞれ、バリア層５４を設ける。第二のゲート絶縁膜
４４が含む強誘電体５０と、ゲート電極４２、４６とが
直接に接触していると、これら強誘電体５０とゲート電
極４２、４６との間で化学反応を生じ、その結果、強誘
電体５０が劣化することも考えられる。バリア層５４は
この化学反応を防止するためのものであって、従って少
なくとも強誘電体５０とゲート電極４２、４６との間に
バリア層５４を設けてあれば良い。強誘電体５０及び又
はゲート電極４２、４６との化学反応を起こしにくい材
料例えばＳｉＯ2 により、バリア層５４を形成するのが
好ましい。バリア層５４を誘電体で形成する場合には、
バリア層５４は第二のゲート絶縁膜としても機能する。
【００４６】この実施例でも、第一実施例と同様に、Ｓ
1 ＜Ｓ0 とすることにより、閾値電圧可変幅Ｖcrを実用
上望まれる値にまで低減できる。またＳ1 を狭くするこ
とにより、従来よりも高速で情報の書込み及び消去を行
なうことができる。
1 ＜Ｓ0 とすることにより、閾値電圧可変幅Ｖcrを実用
上望まれる値にまで低減できる。またＳ1 を狭くするこ
とにより、従来よりも高速で情報の書込み及び消去を行
なうことができる。
【００４７】さらに強誘電体５０の膜厚ｄ1 により閾値
電圧可変幅ΔＶT 或は反転電圧Ｖcrを制御し、これとは
ほぼ独立に、常誘電体５２の膜厚ｄ2 により読み出し電
圧ＶR を制御することが可能である。
電圧可変幅ΔＶT 或は反転電圧Ｖcrを制御し、これとは
ほぼ独立に、常誘電体５２の膜厚ｄ2 により読み出し電
圧ＶR を制御することが可能である。
【００４８】図５は第三実施例の構成を概略的に示す断
面図である。この実施例を第一発明の実施例として説明
する。以下、第一実施例と相違する点につき説明し、第
一実施例と同様の点についてはその詳細な説明を省略す
る。
面図である。この実施例を第一発明の実施例として説明
する。以下、第一実施例と相違する点につき説明し、第
一実施例と同様の点についてはその詳細な説明を省略す
る。
【００４９】この実施例では、第二のゲート絶縁膜４４
が含む常誘電体５２を、チャネル長方向Ｑにおいてソー
ス領域３６のチャネル隣接端部３６ａ及びドレイン領域
３８のチャネル隣接端部３８ａと重ね合わせるように延
在させて設ける。そして第二のゲート絶縁膜４４が含む
強誘電体５０を粒子状の強誘電体とし、複数個の粒子状
強誘電体５０を、常誘電体５２中に散在させて設ける。
少なくとも浮遊ゲート電極４２のチャネル領域対向部分
４２ａに対応する領域に、一又は複数個の強誘電体５０
を設ける。粒子状強誘電体５０の形状を、球状、線状、
錐状そのほかの任意好適な形状とすることができる。
が含む常誘電体５２を、チャネル長方向Ｑにおいてソー
ス領域３６のチャネル隣接端部３６ａ及びドレイン領域
３８のチャネル隣接端部３８ａと重ね合わせるように延
在させて設ける。そして第二のゲート絶縁膜４４が含む
強誘電体５０を粒子状の強誘電体とし、複数個の粒子状
強誘電体５０を、常誘電体５２中に散在させて設ける。
少なくとも浮遊ゲート電極４２のチャネル領域対向部分
４２ａに対応する領域に、一又は複数個の強誘電体５０
を設ける。粒子状強誘電体５０の形状を、球状、線状、
錐状そのほかの任意好適な形状とすることができる。
【００５０】粒子状強誘電体５０を、常誘電体５２中に
埋め込むように、設けることにより、常誘電体５２をバ
リア層５４としても機能させ得る。
埋め込むように、設けることにより、常誘電体５２をバ
リア層５４としても機能させ得る。
【００５１】図６は第三実施例の面積Ｓ0 、Ｓ1 の説明
に供する平面図である。同図にあっては、チャネル、ソ
ース及びドレイン領域３４、３６及び３８と、浮遊ゲー
ト電極４２のチャネル領域対向部分４２ａと、第二のゲ
ート絶縁膜４４の強誘電体分極領域４８及び強誘電体５
０とを、平面的に見た状態（基板面３２ａの法線方向Ｈ
から見た状態）を示す。
に供する平面図である。同図にあっては、チャネル、ソ
ース及びドレイン領域３４、３６及び３８と、浮遊ゲー
ト電極４２のチャネル領域対向部分４２ａと、第二のゲ
ート絶縁膜４４の強誘電体分極領域４８及び強誘電体５
０とを、平面的に見た状態（基板面３２ａの法線方向Ｈ
から見た状態）を示す。
【００５２】図６にも示すように、チャネル領域対向部
分４２ａに対応する領域には、一又は複数個の粒子状強
誘電体５０が存在する。複数個例えば４個の粒子状強誘
電体５０が存在する場合には、各粒子状強誘電体５０と
チャネル対向部分４２ａとの対向面積Ｓ11、Ｓ12、
Ｓ13、Ｓ14の総和が対向面積Ｓ1 となる（Ｓ1 ＝Ｓ11＋
Ｓ12＋Ｓ13＋Ｓ14となる）。
分４２ａに対応する領域には、一又は複数個の粒子状強
誘電体５０が存在する。複数個例えば４個の粒子状強誘
電体５０が存在する場合には、各粒子状強誘電体５０と
チャネル対向部分４２ａとの対向面積Ｓ11、Ｓ12、
Ｓ13、Ｓ14の総和が対向面積Ｓ1 となる（Ｓ1 ＝Ｓ11＋
Ｓ12＋Ｓ13＋Ｓ14となる）。
【００５３】この実施例でも、第一実施例と同様に、Ｓ
1 ＜Ｓ0 とすることにより、閾値電圧可変幅Ｖcrを実用
上望まれる値にまで低減できる。またＳ1 を狭くするこ
とにより、従来よりも高速で情報の書込み及び消去を行
なうことができる。
1 ＜Ｓ0 とすることにより、閾値電圧可変幅Ｖcrを実用
上望まれる値にまで低減できる。またＳ1 を狭くするこ
とにより、従来よりも高速で情報の書込み及び消去を行
なうことができる。
【００５４】また浮遊ゲート電極４２、第二のゲート電
極４４及び制御ゲート電極４６の積層方向ここでは法線
方向Ｈにおける、粒子状強誘電体５０の大きさをｄ1 及
び常誘電体５２の膜厚をｄ2 とすれば（図５参照）、第
一実施例と同様の理由により、粒子状強誘電体５０の大
きさｄ1 により閾値電圧可変幅ΔＶT 或は反転電圧Ｖcr
を制御し、これとはほぼ独立に、常誘電体５２の膜厚ｄ
2 により読み出し電圧ＶR を制御することが可能であ
る。
極４４及び制御ゲート電極４６の積層方向ここでは法線
方向Ｈにおける、粒子状強誘電体５０の大きさをｄ1 及
び常誘電体５２の膜厚をｄ2 とすれば（図５参照）、第
一実施例と同様の理由により、粒子状強誘電体５０の大
きさｄ1 により閾値電圧可変幅ΔＶT 或は反転電圧Ｖcr
を制御し、これとはほぼ独立に、常誘電体５２の膜厚ｄ
2 により読み出し電圧ＶR を制御することが可能であ
る。
【００５５】図７は第四実施例の構成を概略的に示す断
面図である。この実施例を第一発明の実施例として説明
する。以下、第一実施例と相違する点につき説明し、第
一実施例と同様の点についてはその詳細な説明を省略す
る。
面図である。この実施例を第一発明の実施例として説明
する。以下、第一実施例と相違する点につき説明し、第
一実施例と同様の点についてはその詳細な説明を省略す
る。
【００５６】この実施例では、第二のゲート絶縁膜４４
を強誘電体５０のみから構成し、この強誘電体５０を、
チャネル長方向Ｑにおいてソース領域３６のチャネル隣
接端部３６ａ及びドレイン領域３８のチャネル隣接端部
３８ａと重ね合わせるように延在させて設ける。
を強誘電体５０のみから構成し、この強誘電体５０を、
チャネル長方向Ｑにおいてソース領域３６のチャネル隣
接端部３６ａ及びドレイン領域３８のチャネル隣接端部
３８ａと重ね合わせるように延在させて設ける。
【００５７】そして制御ゲート電極４６の面積を狭くす
ることによって、例えばチャネル長方向Ｑにおいて、制
御ゲート電極４６の幅をチャネル領域対向部分４２ａの
幅（或はチャネル長）よりも狭くすることにより、対向
面積Ｓ1 ＜面積Ｓ0 としている。
ることによって、例えばチャネル長方向Ｑにおいて、制
御ゲート電極４６の幅をチャネル領域対向部分４２ａの
幅（或はチャネル長）よりも狭くすることにより、対向
面積Ｓ1 ＜面積Ｓ0 としている。
【００５８】従ってこの実施例では、浮遊ゲート電極４
２のチャネル領域対向部分４２ａと制御ゲート電極４６
との対向面積を、対向面積Ｓ1 とするものである。
２のチャネル領域対向部分４２ａと制御ゲート電極４６
との対向面積を、対向面積Ｓ1 とするものである。
【００５９】図８は第四実施例の面積Ｓ0 、Ｓ1 の説明
に供する平面図である。同図にあっては、チャネル、ソ
ース及びドレイン領域３４、３６及び３８と、浮遊ゲー
ト電極４２のチャネル領域対向部分４２ａと、制御ゲー
ト電極４６と、第二のゲート絶縁膜４２の強誘電体分極
領域４８とを、平面的に見た状態（基板面３２ａの法線
方向Ｈから見た状態）を示す。
に供する平面図である。同図にあっては、チャネル、ソ
ース及びドレイン領域３４、３６及び３８と、浮遊ゲー
ト電極４２のチャネル領域対向部分４２ａと、制御ゲー
ト電極４６と、第二のゲート絶縁膜４２の強誘電体分極
領域４８とを、平面的に見た状態（基板面３２ａの法線
方向Ｈから見た状態）を示す。
【００６０】上述のように制御ゲート電極４６の幅をチ
ャネル領域対向部分４２ａの幅（或はチャネル長）より
も狭くしているので、この制御ゲート電極４６と浮遊ゲ
ート電極４２との間に挟まれる強誘電体４６の一部分が
分極領域４８となる。この分極領域４８と浮遊ゲート電
極４２のチャネル領域対向部分４２ａとの対向面積Ｓ1
は、図３中に左斜め上りのハッチングを付して示す部分
の面積となる。
ャネル領域対向部分４２ａの幅（或はチャネル長）より
も狭くしているので、この制御ゲート電極４６と浮遊ゲ
ート電極４２との間に挟まれる強誘電体４６の一部分が
分極領域４８となる。この分極領域４８と浮遊ゲート電
極４２のチャネル領域対向部分４２ａとの対向面積Ｓ1
は、図３中に左斜め上りのハッチングを付して示す部分
の面積となる。
【００６１】この実施例でも、第一実施例と同様に、Ｓ
1 ＜Ｓ0 とすることにより、閾値電圧可変幅Ｖcrを実用
上望まれる値にまで低減できる。またＳ1 を狭くするこ
とにより、従来よりも高速で情報の書込み及び消去を行
なうことができる。
1 ＜Ｓ0 とすることにより、閾値電圧可変幅Ｖcrを実用
上望まれる値にまで低減できる。またＳ1 を狭くするこ
とにより、従来よりも高速で情報の書込み及び消去を行
なうことができる。
【００６２】尚、第二のゲート絶縁膜４４を強誘電体５
０のみから構成しているので、閾値電圧可変幅Ｖcr或は
抗電場ＥC と、読み出し電圧ＶR とを独立制御すること
ができない点は、第一実施例と相違する。
０のみから構成しているので、閾値電圧可変幅Ｖcr或は
抗電場ＥC と、読み出し電圧ＶR とを独立制御すること
ができない点は、第一実施例と相違する。
【００６３】図９は第五実施例の構成を概略的に示す断
面図である。この実施例を第一発明の実施例として説明
する。以下、第四実施例と相違する点につき説明し、第
四実施例と同様の点についてはその詳細な説明を省略す
る。
面図である。この実施例を第一発明の実施例として説明
する。以下、第四実施例と相違する点につき説明し、第
四実施例と同様の点についてはその詳細な説明を省略す
る。
【００６４】この実施例では、第二のゲート絶縁膜４４
を強誘電体５０のみから構成し、この強誘電体５０と制
御ゲート電極４６の双方の面積を狭くすることによっ
て、例えばチャネル長方向Ｑにおいて、強誘電体５０及
び制御ゲート電極４６の双方の幅を、チャネル領域対向
部分４２ａの幅（或はチャネル長）よりも狭くすること
により、対向面積Ｓ1 ＜面積Ｓ0 としている。ここで
は、強誘電体５０及び制御ゲート電極４６の平面形状
を、同一形状例えばチャネル幅方向Ｐに細長いストライ
プ状の形状としている。
を強誘電体５０のみから構成し、この強誘電体５０と制
御ゲート電極４６の双方の面積を狭くすることによっ
て、例えばチャネル長方向Ｑにおいて、強誘電体５０及
び制御ゲート電極４６の双方の幅を、チャネル領域対向
部分４２ａの幅（或はチャネル長）よりも狭くすること
により、対向面積Ｓ1 ＜面積Ｓ0 としている。ここで
は、強誘電体５０及び制御ゲート電極４６の平面形状
を、同一形状例えばチャネル幅方向Ｐに細長いストライ
プ状の形状としている。
【００６５】そしてこの制御ゲート電極４６と浮遊ゲー
ト電極４２との間に、この強誘電体５０全体を挟み込
む。従って強誘電体５０全体が分極領域４８となる。
ト電極４２との間に、この強誘電体５０全体を挟み込
む。従って強誘電体５０全体が分極領域４８となる。
【００６６】図１０及び図１１は第六実施例の構成を概
略的に示す断面図及び平面図である。図１１にあって
は、浮遊ゲート電極４２を部分的に切り欠いて、基板面
３２ａの法線方向Ｈから見た平面図を示す。また図１０
にあっては、図１１のＸ−Ｘ線に沿って取った断面図を
示す。この実施例を第一発明の実施例として説明する。
略的に示す断面図及び平面図である。図１１にあって
は、浮遊ゲート電極４２を部分的に切り欠いて、基板面
３２ａの法線方向Ｈから見た平面図を示す。また図１０
にあっては、図１１のＸ−Ｘ線に沿って取った断面図を
示す。この実施例を第一発明の実施例として説明する。
【００６７】以下、第一実施例と相違する点につき説明
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
し、第一実施例と同様の点についてはその詳細な説明を
省略する。
【００６８】この実施例では、第二のゲート絶縁膜４４
を強誘電体５０のみから構成し、チャネル長方向Ｑにお
ける浮遊ゲート電極４２の左右の側部４２ｃ及び４２ｄ
にそれぞれ、第二のゲート絶縁膜４４を介して制御ゲー
ト電極４６を設ける。従ってサイドゲート構造の制御ゲ
ート電極４６となっている。尚、第二のゲート絶縁膜４
４及び制御ゲート電極４６を、浮遊ゲート電極４２の側
部４２ｃ及び４２ｄのうちいずれか一方のみに設けるよ
うにしても良い。
を強誘電体５０のみから構成し、チャネル長方向Ｑにお
ける浮遊ゲート電極４２の左右の側部４２ｃ及び４２ｄ
にそれぞれ、第二のゲート絶縁膜４４を介して制御ゲー
ト電極４６を設ける。従ってサイドゲート構造の制御ゲ
ート電極４６となっている。尚、第二のゲート絶縁膜４
４及び制御ゲート電極４６を、浮遊ゲート電極４２の側
部４２ｃ及び４２ｄのうちいずれか一方のみに設けるよ
うにしても良い。
【００６９】そして浮遊ゲート電極４２の側部４２ｃに
設けた第二のゲート絶縁膜４４及び制御ゲート電極４６
を、当該側部４２ｃ全体にわたって延在させる。同様
に、浮遊ゲート電極４２の側部４２ｄに設けた第二のゲ
ート絶縁膜４４及び制御ゲート電極４６を、当該側部４
２ｄ全体にわたって延在させる。
設けた第二のゲート絶縁膜４４及び制御ゲート電極４６
を、当該側部４２ｃ全体にわたって延在させる。同様
に、浮遊ゲート電極４２の側部４２ｄに設けた第二のゲ
ート絶縁膜４４及び制御ゲート電極４６を、当該側部４
２ｄ全体にわたって延在させる。
【００７０】図１２は第六実施例の面積Ｓ1 の説明に供
する平面図である。同図にあっては、浮遊ゲート電極４
２のチャネル領域対向部分４２ａと、第二のゲート絶縁
膜４４の強誘電体分極領域４８とを、側面から見た状態
（基板面３２ａに沿ってチャネル長方向Ｑから見た状
態）を示す。浮遊ゲート電極４２の側部４２ｃ及び４２
ｄを側面から見た状態をそれぞれ、図１２（Ａ）及び
（Ｂ）に示す。
する平面図である。同図にあっては、浮遊ゲート電極４
２のチャネル領域対向部分４２ａと、第二のゲート絶縁
膜４４の強誘電体分極領域４８とを、側面から見た状態
（基板面３２ａに沿ってチャネル長方向Ｑから見た状
態）を示す。浮遊ゲート電極４２の側部４２ｃ及び４２
ｄを側面から見た状態をそれぞれ、図１２（Ａ）及び
（Ｂ）に示す。
【００７１】浮遊ゲート電極４２及び制御ゲート電極４
６の配列方向ここではチャネル長方向Ｑから見て、浮遊
ゲート電極４２、第二のゲート絶縁膜４４及び制御ゲー
ト電極４６の３つが重なり合う領域の強誘電体５０部分
が、分極領域４８となる。ここでは、側面から見た場合
において、浮遊ゲート電極４２の側部４２ｃ及び４２ｄ
と同一形状の分極領域４８を形成する。
６の配列方向ここではチャネル長方向Ｑから見て、浮遊
ゲート電極４２、第二のゲート絶縁膜４４及び制御ゲー
ト電極４６の３つが重なり合う領域の強誘電体５０部分
が、分極領域４８となる。ここでは、側面から見た場合
において、浮遊ゲート電極４２の側部４２ｃ及び４２ｄ
と同一形状の分極領域４８を形成する。
【００７２】浮遊ゲート電極４２の側部４２ｃ側に形成
した分極領域４８と浮遊ゲート４２のチャネル領域対向
部分４２ａとの対向面積Ｓ11、及び、浮遊ゲート電極４
２の側部４２ｄ側に形成した分極領域４８と浮遊ゲート
４２のチャネル領域対向部分４２ａとの対向面積Ｓ12は
それぞれ、図１２（Ａ）及び（Ｂ）中に、左斜め上りの
ハッチングを付して示す部分の面積となる。対向面積Ｓ
1 は、これら面積Ｓ11及びＳ12の総和となる（Ｓ1 ＝Ｓ
11＋Ｓ12）。尚、浮遊ゲート電極４２のチャネル領域対
向部分４２ａの面積Ｓ0 は、第一実施例と同様である
（図３参照）。
した分極領域４８と浮遊ゲート４２のチャネル領域対向
部分４２ａとの対向面積Ｓ11、及び、浮遊ゲート電極４
２の側部４２ｄ側に形成した分極領域４８と浮遊ゲート
４２のチャネル領域対向部分４２ａとの対向面積Ｓ12は
それぞれ、図１２（Ａ）及び（Ｂ）中に、左斜め上りの
ハッチングを付して示す部分の面積となる。対向面積Ｓ
1 は、これら面積Ｓ11及びＳ12の総和となる（Ｓ1 ＝Ｓ
11＋Ｓ12）。尚、浮遊ゲート電極４２のチャネル領域対
向部分４２ａの面積Ｓ0 は、第一実施例と同様である
（図３参照）。
【００７３】この実施例でも、第一実施例と同様に、Ｓ
1 ＜Ｓ0 とすることにより、閾値電圧可変幅Ｖcrを実用
上望まれる値にまで低減できる。またＳ1 を狭くするこ
とにより、従来よりも高速で情報の書込み及び消去を行
なうことができる。
1 ＜Ｓ0 とすることにより、閾値電圧可変幅Ｖcrを実用
上望まれる値にまで低減できる。またＳ1 を狭くするこ
とにより、従来よりも高速で情報の書込み及び消去を行
なうことができる。
【００７４】尚、第二のゲート絶縁膜４４を強誘電体５
０のみから構成しているので、閾値電圧可変幅ΔＶT 或
は反転電圧Ｖcrと、読み出し電圧ＶR とを独立制御する
ことができない点は、第一実施例と相違する。
０のみから構成しているので、閾値電圧可変幅ΔＶT 或
は反転電圧Ｖcrと、読み出し電圧ＶR とを独立制御する
ことができない点は、第一実施例と相違する。
【００７５】図１３及び図１４は第七実施例の構成を概
略的に示す断面図及び平面図である。図１４にあって
は、浮遊ゲート電極４２、第二のゲート絶縁膜４４及び
制御ゲート電極４６を部分的に切り欠いて、基板面３２
ａの法線方向Ｈから見た平面図を示す。また図１３にあ
っては、図１４のXIII−XIII線に沿って取った断面図を
示す。この実施例を第二発明の実施例として説明する。
略的に示す断面図及び平面図である。図１４にあって
は、浮遊ゲート電極４２、第二のゲート絶縁膜４４及び
制御ゲート電極４６を部分的に切り欠いて、基板面３２
ａの法線方向Ｈから見た平面図を示す。また図１３にあ
っては、図１４のXIII−XIII線に沿って取った断面図を
示す。この実施例を第二発明の実施例として説明する。
【００７６】この実施例のメモリセルトランジスタ３０
は、基板３２に設けられたチャネル、ソース及びドレイ
ン領域３４、３６及び３８と、チャネル領域３４上に第
一のゲート絶縁膜４０を介して設けられた浮遊ゲート電
極４２と、浮遊ゲート電極４２上に第二のゲート絶縁膜
４４を介して設けられた制御ゲート電極４６とを備え、
制御ゲート電極４６を、極性の異なる電圧が印加される
第一の電極部材ａ１、ａ２、ａ３及び第二の電極部材ｂ
１、ｂ２により構成し、第二のゲート絶縁膜が含む強誘
電体分極領域４８を、これら第一の電極部材ａ１、ａ
２、ａ３及び第二の電極部材ｂ１、ｂ２に対応する領域
にそれぞれ設けて成る。
は、基板３２に設けられたチャネル、ソース及びドレイ
ン領域３４、３６及び３８と、チャネル領域３４上に第
一のゲート絶縁膜４０を介して設けられた浮遊ゲート電
極４２と、浮遊ゲート電極４２上に第二のゲート絶縁膜
４４を介して設けられた制御ゲート電極４６とを備え、
制御ゲート電極４６を、極性の異なる電圧が印加される
第一の電極部材ａ１、ａ２、ａ３及び第二の電極部材ｂ
１、ｂ２により構成し、第二のゲート絶縁膜が含む強誘
電体分極領域４８を、これら第一の電極部材ａ１、ａ
２、ａ３及び第二の電極部材ｂ１、ｂ２に対応する領域
にそれぞれ設けて成る。
【００７７】第二のゲート絶縁膜４４は少なくとも強誘
電体５０を含み、浮遊ゲート電極４２及び制御ゲート電
極４６の配列方向から見て、浮遊ゲート電極４２、強誘
電体５０及び制御ゲート電極４６の３つ全部が重なり合
う領域の強誘電体５０部分が分極領域４８となる。
電体５０を含み、浮遊ゲート電極４２及び制御ゲート電
極４６の配列方向から見て、浮遊ゲート電極４２、強誘
電体５０及び制御ゲート電極４６の３つ全部が重なり合
う領域の強誘電体５０部分が分極領域４８となる。
【００７８】この実施例では、メモリセルトランジスタ
３０はｎチャネルＭＯＳＦＥＴ（Metal-Oxide-Semicond
uctor Field Effect Transistor ）であって、ｐ−Ｓｉ
基板３２に、イオン注入、不純物拡散等によりｎ型不純
物を選択的に導入し、これによりｐ−Ｓｉチャネル領域
３４、ｎ+ −Ｓｉソース領域３６及びｎ+ −Ｓｉドレイ
ン領域３８を、一方の基板面３２ａ側に形成する。ソー
ス領域３６及びドレイン領域３８は、チャネル領域３４
を挟んで離間しかつチャネル領域３４に隣接する。
３０はｎチャネルＭＯＳＦＥＴ（Metal-Oxide-Semicond
uctor Field Effect Transistor ）であって、ｐ−Ｓｉ
基板３２に、イオン注入、不純物拡散等によりｎ型不純
物を選択的に導入し、これによりｐ−Ｓｉチャネル領域
３４、ｎ+ −Ｓｉソース領域３６及びｎ+ −Ｓｉドレイ
ン領域３８を、一方の基板面３２ａ側に形成する。ソー
ス領域３６及びドレイン領域３８は、チャネル領域３４
を挟んで離間しかつチャネル領域３４に隣接する。
【００７９】そして第一のゲート絶縁膜４０、浮遊ゲー
ト電極４２、第二のゲート絶縁膜４４及び制御ゲート電
極４６を、平面的に見て（基板面３２ａの法線方向Ｈか
ら見て）重ね合わせるようにして、チャネル領域３４上
に順次に設ける。第一のゲート絶縁膜４０、浮遊ゲート
電極４２及び第二のゲート絶縁膜４４の平面形状を、同
一形状例えばチャネル幅方向Ｐに細長いストライプ状の
形状とする。
ト電極４２、第二のゲート絶縁膜４４及び制御ゲート電
極４６を、平面的に見て（基板面３２ａの法線方向Ｈか
ら見て）重ね合わせるようにして、チャネル領域３４上
に順次に設ける。第一のゲート絶縁膜４０、浮遊ゲート
電極４２及び第二のゲート絶縁膜４４の平面形状を、同
一形状例えばチャネル幅方向Ｐに細長いストライプ状の
形状とする。
【００８０】浮遊ゲート電極４２はｎ+ −ポリＳｉ或は
Ｐｔから成り、この浮遊ゲート電極４２を、チャネル長
方向Ｑにおいてソース領域３６のチャネル隣接端部３６
ａ及びドレイン領域３８のチャネル隣接端部３８ａと重
ね合わせるように延在させて設ける。第一のゲート絶縁
膜４０は常誘電体例えばＳｉＯ2 から成り、浮遊ゲート
電極４２とチャネル領域３４及びチャネル隣接端部３６
ａ、３６ｂとの間に、この第一のゲート絶縁膜４０を介
在させる。
Ｐｔから成り、この浮遊ゲート電極４２を、チャネル長
方向Ｑにおいてソース領域３６のチャネル隣接端部３６
ａ及びドレイン領域３８のチャネル隣接端部３８ａと重
ね合わせるように延在させて設ける。第一のゲート絶縁
膜４０は常誘電体例えばＳｉＯ2 から成り、浮遊ゲート
電極４２とチャネル領域３４及びチャネル隣接端部３６
ａ、３６ｂとの間に、この第一のゲート絶縁膜４０を介
在させる。
【００８１】第二のゲート絶縁膜４４は強誘電体５０の
みから成り、浮遊ゲート電極４２と制御ゲート電極４６
の各電極部材ａ１〜ａ３、ｂ１〜ｂ２との間にそれぞ
れ、強誘電体５０を介在させる。従って浮遊ゲート電極
４２及び制御ゲート電極４６の配列方向ここでは法線方
向Ｈから見て、各電極部材ａ１〜ａ３、ｂ１〜ｂ２と重
なり合う領域の強誘電体５０部分にそれぞれ、分極領域
４８が形成される。強誘電体５０はＰＺＴである。
みから成り、浮遊ゲート電極４２と制御ゲート電極４６
の各電極部材ａ１〜ａ３、ｂ１〜ｂ２との間にそれぞ
れ、強誘電体５０を介在させる。従って浮遊ゲート電極
４２及び制御ゲート電極４６の配列方向ここでは法線方
向Ｈから見て、各電極部材ａ１〜ａ３、ｂ１〜ｂ２と重
なり合う領域の強誘電体５０部分にそれぞれ、分極領域
４８が形成される。強誘電体５０はＰＺＴである。
【００８２】制御ゲート電極４６の各電極部材ａ１〜ａ
３、ｂ１〜ｂ２はそれぞれｎ+ −ポリＳｉ或はＰｔから
成り、各電極部材ａ１〜ａ３、ｂ１〜ｂ２をそれぞれ、
チャネル幅方向Ｐに細長いストライプ状の形状とする。
そしてこれら電極部材ａ１〜ａ３、ｂ１〜ｂ２を、チャ
ネル長方向Ｑに所定間隔で離間させて、並列配置する。
この際、チャネル長方向Ｑに、第一の電極部材ａ１〜ａ
３と第二の電極ｂ１〜ｂ２とを交互に配置する。尚、第
一及び第二の電極部材を必ずしも交互に配置しなくとも
良い。
３、ｂ１〜ｂ２はそれぞれｎ+ −ポリＳｉ或はＰｔから
成り、各電極部材ａ１〜ａ３、ｂ１〜ｂ２をそれぞれ、
チャネル幅方向Ｐに細長いストライプ状の形状とする。
そしてこれら電極部材ａ１〜ａ３、ｂ１〜ｂ２を、チャ
ネル長方向Ｑに所定間隔で離間させて、並列配置する。
この際、チャネル長方向Ｑに、第一の電極部材ａ１〜ａ
３と第二の電極ｂ１〜ｂ２とを交互に配置する。尚、第
一及び第二の電極部材を必ずしも交互に配置しなくとも
良い。
【００８３】上述のように構成したこの実施例のメモリ
セルトランジスタ３０においては、第一の電極部材ａ１
〜ａ３に正の電圧及び第二の電極部材ｂ１〜ｂ２に負の
電圧を印加するか、第一の電極部材ａ１〜ａ３に負の電
圧及び第二の電極部材ｂ１〜ｂ２に正の電圧を印加す
る。そして各電極部材に印加する電圧の大きさを任意好
適な大きさに調整する。メモリセルトランジスタ３０の
閾値電圧可変幅Ｖcrは、第一の電極部材ａ１〜ａ３にそ
れぞれ対応する分極領域４８の分極Ｐr1と、第二の電極
部材ｂ１〜ｂ２にそれぞれ対応する分極領域４８の分極
Ｐr2との総和に応じて変化する。従って各電極部材ａ１
〜ａ３、ｂ１〜ｂ２に印加する電圧の極性や電圧の大き
さを任意好適に変化させることにより、閾値電圧可変幅
ΔＶT を可変制御でき、その結果、メモリセルトランジ
スタ３０の閾値電圧Ｖthを可変制御できる。
セルトランジスタ３０においては、第一の電極部材ａ１
〜ａ３に正の電圧及び第二の電極部材ｂ１〜ｂ２に負の
電圧を印加するか、第一の電極部材ａ１〜ａ３に負の電
圧及び第二の電極部材ｂ１〜ｂ２に正の電圧を印加す
る。そして各電極部材に印加する電圧の大きさを任意好
適な大きさに調整する。メモリセルトランジスタ３０の
閾値電圧可変幅Ｖcrは、第一の電極部材ａ１〜ａ３にそ
れぞれ対応する分極領域４８の分極Ｐr1と、第二の電極
部材ｂ１〜ｂ２にそれぞれ対応する分極領域４８の分極
Ｐr2との総和に応じて変化する。従って各電極部材ａ１
〜ａ３、ｂ１〜ｂ２に印加する電圧の極性や電圧の大き
さを任意好適に変化させることにより、閾値電圧可変幅
ΔＶT を可変制御でき、その結果、メモリセルトランジ
スタ３０の閾値電圧Ｖthを可変制御できる。
【００８４】またこの実施例は第二発明の実施例である
が、制御ゲート電極９６を構成する第一及び第二の電極
部材の配設個数を少数とすれば、第一発明の実施例とし
ての作用効果も期待できる。
が、制御ゲート電極９６を構成する第一及び第二の電極
部材の配設個数を少数とすれば、第一発明の実施例とし
ての作用効果も期待できる。
【００８５】例えば、制御ゲート電極９６を電極部材を
第一の電極部材ａ２及び第二の電極部材ｂ１〜ｂ２のみ
から構成し、これら各電極部材ａ２、ｂ１及びｂ２に対
応する分極領域４８と浮遊ゲート電極４２のチャネル領
域対向部分４２ａとの対向面積Ｓ11、Ｓ12及びＳ13の総
和を、チャネル領域対向部分４２ａの面積Ｓ0 よりも狭
くすれば良い。このときの対向面積Ｓ11、Ｓ12及びＳ13
はそれぞれ、図１４中に左斜め上りのハッチングを付し
て示す部分の面積となる。この場合、第一実施例と同様
に、Ｓ1 ＜Ｓ0 とすることにより、閾値電圧可変幅ΔＶ
T を実用上望まれる値にまで低減できる。またＳ1 を狭
くすることにより、従来よりも高速で情報の書込み及び
消去を行なうことができるという作用効果を期待でき
る。但し、第二のゲート絶縁膜４４を強誘電体５０のみ
から構成しているので、閾値電圧可変幅ΔＶT 或は反転
電圧Ｖcrと、読み出し電圧ＶR とを独立制御することが
できない点は、第一実施例と相違する。
第一の電極部材ａ２及び第二の電極部材ｂ１〜ｂ２のみ
から構成し、これら各電極部材ａ２、ｂ１及びｂ２に対
応する分極領域４８と浮遊ゲート電極４２のチャネル領
域対向部分４２ａとの対向面積Ｓ11、Ｓ12及びＳ13の総
和を、チャネル領域対向部分４２ａの面積Ｓ0 よりも狭
くすれば良い。このときの対向面積Ｓ11、Ｓ12及びＳ13
はそれぞれ、図１４中に左斜め上りのハッチングを付し
て示す部分の面積となる。この場合、第一実施例と同様
に、Ｓ1 ＜Ｓ0 とすることにより、閾値電圧可変幅ΔＶ
T を実用上望まれる値にまで低減できる。またＳ1 を狭
くすることにより、従来よりも高速で情報の書込み及び
消去を行なうことができるという作用効果を期待でき
る。但し、第二のゲート絶縁膜４４を強誘電体５０のみ
から構成しているので、閾値電圧可変幅ΔＶT 或は反転
電圧Ｖcrと、読み出し電圧ＶR とを独立制御することが
できない点は、第一実施例と相違する。
【００８６】発明は上述した実施例にのみ限定されるも
のではなく、従って各構成成分の形状、配設個数、配設
位置、形成材料、寸法及びそのほかを任意好適に変更で
きる。
のではなく、従って各構成成分の形状、配設個数、配設
位置、形成材料、寸法及びそのほかを任意好適に変更で
きる。
【００８７】例えば上述した第四〜第七実施例の各実施
例において、第二実施例と同様に、第二のゲート絶縁膜
４４と浮遊ゲート電極４２及び制御ゲート電極４６との
間にそれぞれ、バリア層５４を設けるようにしても良
い。
例において、第二実施例と同様に、第二のゲート絶縁膜
４４と浮遊ゲート電極４２及び制御ゲート電極４６との
間にそれぞれ、バリア層５４を設けるようにしても良
い。
【００８８】また強誘電体５０は、少なくとも浮遊ゲー
ト電極４２のチャネル対向領域４２ａと制御ゲート電極
４６との間に介在すれば良く、従って強誘電体５０を浮
遊ゲート電極４２或は制御ゲート電極４６の全体にわた
って設けても良いし、浮遊ゲート電極４２のチャネル対
向領域４２ａに対応する領域のみに設けるようにしても
良い。
ト電極４２のチャネル対向領域４２ａと制御ゲート電極
４６との間に介在すれば良く、従って強誘電体５０を浮
遊ゲート電極４２或は制御ゲート電極４６の全体にわた
って設けても良いし、浮遊ゲート電極４２のチャネル対
向領域４２ａに対応する領域のみに設けるようにしても
良い。
【００８９】また上述した実施例では、ｎチャネルＦＥ
Ｔの例につき説明したが、上述した各実施例において導
電型を反対導電型としてｐチャネルＦＥＴを構成するよ
うにしても良い。
Ｔの例につき説明したが、上述した各実施例において導
電型を反対導電型としてｐチャネルＦＥＴを構成するよ
うにしても良い。
【００９０】
【発明の効果】上述した説明からも明らかなように、第
二のゲート絶縁膜の分極を反転させるために制御ゲート
電極に供給する電荷の量或は制御ゲート電極から引き抜
く電荷の量を低減できるので、従来よりも高速に情報の
書き込み及び消去を行なえるメモリセルトランジスタを
提供できる。
二のゲート絶縁膜の分極を反転させるために制御ゲート
電極に供給する電荷の量或は制御ゲート電極から引き抜
く電荷の量を低減できるので、従来よりも高速に情報の
書き込み及び消去を行なえるメモリセルトランジスタを
提供できる。
【００９１】また第二発明のメモリセルトランジスタに
よれば、制御ゲート電極を構成する第一及び第二の電極
部材を介して、それぞれの電極部材に対応する領域の分
極Ｐr1及びＰr2を個別に制御できる。メモリセルトラン
ジスタの閾値電圧は、これらこれら分極Ｐr1及びＰr2の
総和に応じて変化するので、第一及び第二の電極部材を
介し、メモリトランジスタの閾値電圧を可変制御でき
る。
よれば、制御ゲート電極を構成する第一及び第二の電極
部材を介して、それぞれの電極部材に対応する領域の分
極Ｐr1及びＰr2を個別に制御できる。メモリセルトラン
ジスタの閾値電圧は、これらこれら分極Ｐr1及びＰr2の
総和に応じて変化するので、第一及び第二の電極部材を
介し、メモリトランジスタの閾値電圧を可変制御でき
る。
【図１】第一実施例の構成を概略的に示す断面図であ
る。
る。
【図２】第一実施例の構成を概略的に示す平面図であ
る。
る。
【図３】第一実施例における面積Ｓ0 、Ｓ1 の説明に供
する図である。
する図である。
【図４】第二実施例の構成を概略的に示す断面図であ
る。
る。
【図５】第三実施例の構成を概略的に示す断面図であ
る。
る。
【図６】第三実施例における面積Ｓ0 、Ｓ1 の説明に供
する図である。
する図である。
【図７】第四実施例の構成を概略的に示す断面図であ
る。
る。
【図８】第四実施例における面積Ｓ0 、Ｓ1 の説明に供
する図である。
する図である。
【図９】第五実施例の構成を概略的に示す断面図であ
る。
る。
【図１０】第六実施例の構成を概略的に示す断面図であ
る。
る。
【図１１】第六実施例の構成を概略的に示す平面図であ
る。
る。
【図１２】第六実施例における面積Ｓ1 の説明に供する
図である。
図である。
【図１３】第七実施例の構成を概略的に示す断面図であ
る。
る。
【図１４】第七実施例の構成を概略的に示す平面図であ
る。
る。
【図１５】従来のメモリセルトランジスタの構成を概略
的に示す断面図である。
的に示す断面図である。
【図１６】従来のメモリセルトランジスタの構成を概略
的に示す断面図である。
的に示す断面図である。
３０：メモリセルトランジスタ ３２：基板 ３４：チャネル領域 ３６：ソース領域 ３８：ドレイン領域 ４０：第一のゲート絶縁膜 ４２：浮遊ゲート電極 ４２ａ：チャネル領域対向部分 ４４：第二のゲート絶縁膜 ４６：制御ゲート電極 ４８：強誘電体分極領域 ５０：強誘電体 ５２：常誘電体 ５４：バリア層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４５１ 29/78
Claims (8)
- 【請求項１】 基板に設けられたチャネル、ソース及び
ドレイン領域と、前記チャネル領域上に第一のゲート絶
縁膜を介して設けられた浮遊ゲート電極と、該浮遊ゲー
ト電極上に第二のゲート絶縁膜を介して設けられた制御
ゲート電極とを備えて成る不揮発性メモリセルトランジ
スタにおいて、 浮遊ゲート電極のチャネル領域対向部分と第二のゲート
絶縁膜が含む強誘電体分極領域との対向面積Ｓ1 を、浮
遊ゲート電極のチャネル領域対向面積Ｓ0 よりも狭くし
て成ることを特徴とするメモリセルトランジスタ。 - 【請求項２】 請求項１記載のメモリセルトランジスタ
において、浮遊ゲート電極のチャネル領域対向部分と第
二のゲート絶縁膜が含む強誘電体自体との対向面積を、
対向面積Ｓ1 としたことを特徴とするメモリセルトラン
ジスタ。 - 【請求項３】 請求項２記載のメモリセルトランジスタ
において、第二のゲート絶縁膜は強誘電体及び常誘電体
から成り、浮遊ゲート電極と制御ゲート電極との間にこ
れら強誘電体及び常誘電体の双方を介在させて成ること
を特徴とするメモリトランジスタ。 - 【請求項４】 請求項１記載のメモリセルトランジスタ
において、浮遊ゲート電極のチャネル領域対向部分と制
御ゲート電極との対向面積を、対向面積Ｓ1としたこと
を特徴とするメモリセルトランジスタ。 - 【請求項５】 請求項１記載のメモリセルトランジスタ
において、第二のゲート絶縁膜と浮遊ゲート電極及び制
御ゲート電極との間にそれぞれ、バリア層を設けて成る
ことを特徴とするメモリセルトランジスタ。 - 【請求項６】 基板に設けられたチャネル、ソース及び
ドレイン領域と、前記チャネル領域上に第一のゲート絶
縁膜を介して設けられた浮遊ゲート電極と、該浮遊ゲー
ト電極上に第二のゲート絶縁膜を介して設けられた制御
ゲート電極とを備えて成る不揮発性メモリセルトランジ
スタにおいて、 制御ゲート電極を、極性の異なる電圧が印加される第一
及び第二の電極部材により構成し、 第二のゲート絶縁膜が含む強誘電体分極領域を、これら
第一及び第二の電極部材に対応する領域にそれぞれ設け
て成ることを特徴とするメモリセルトランジスタ。 - 【請求項７】 請求項６記載のメモリセルトランジスタ
において、第一及び第二の電極部材を交互に配置して成
ることを特徴とするメモリセルトランジスタ。 - 【請求項８】 請求項６記載のメモリセルトランジスタ
において、第二のゲート絶縁膜と浮遊ゲート電極及び制
御ゲート電極との間にそれぞれ、バリア層を設けて成る
ことを特徴とするメモリセルトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06091384A JP3136045B2 (ja) | 1994-04-28 | 1994-04-28 | メモリセルトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06091384A JP3136045B2 (ja) | 1994-04-28 | 1994-04-28 | メモリセルトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297302A true JPH07297302A (ja) | 1995-11-10 |
| JP3136045B2 JP3136045B2 (ja) | 2001-02-19 |
Family
ID=14024885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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