DE10308970A1 - Halbleiterspeicherzelle und Verfahren zu deren Herstellung - Google Patents

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Cay-Uwe Dr. Pinnow
Thomas Dr. Mikolajick
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Abstract

Es werden eine Halbleiterspeicherzelle und ein Verfahren zu deren Herstellung vorgeschlagen, bei welchen die Kapazität (CFe) einer ferroelektrischen Kondensatoranordnung, welche gebildet wird von dem Kontakt und/oder dem Bereich eines im Wesentlichen konstanten Potenzials zwischen einem Gateisolationsbereich (GOX) und einem Ferroelektrikumsbereich (16), dem Ferroelektrikumsbereich (16) und einer oberen Gateelektrode (18), relativ zu herkömmlichen Verhältnissen und/oder relativ zu Kapazität (CGOX) einer Gateisolationskondensatoranordnung, welche gebildet wird von der Grenzfläche zwischen einem Kanalbereich (K) und dem Gateisolationsbereich (GOX), dem Gateisolationsbereich (GOX) und dem Kontakt und/oder dem Bereich eines im Wesentlichen konstanten Potenzials zwischen einem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16), reduziert ausgebildet ist oder wird.

Description

  • Die Erfindung betrifft eine Halbleiterspeicherzelle auf der Grundlage eines ferroelektrischen Speichereffekts zur nichtflüchtigen Informationsspeicherung gemäß dem Oberbegriff von Anspruch 1 sowie ein Verfahren zu deren Herstellung gemäß dem Oberbegriff von Anspruch 11.
  • Es sind Halbleiterspeicherzellen bekannt, welche auf einem ferroelektrischen Speichereffekt beruhen und welche dadurch eine nicht-flüchtige Informationsspeicherung realisieren.
  • Bei diesen bekannten Halbleiterspeicherzellen auf der Grundlage eines ferroelektrischen Speichereffekts zur nichtflüchtigen Informationsspeicherung bzw. bei den entsprechenden Herstellungsverfahren sind oder werden eine Auswahltransistoreinrichtung sowie ein Ferroelektrikumsbereich als Speicherelement ausgebildet. Die Auswahltransistoreinrichtung weist einen ersten Source-/Drainbereich, einen zweiten Source-/Drainbereich, einen dazwischen vorgesehenen Kanalbereich sowie einen Gatebereich in einem Halbleitermaterialbereich und/oder in einem Oberflächenbereich davon auf. Der Ferroelektrikumsbereich ist als Speicherelement im Bereich des Gatebereichs ausgebildet. Der Ferroelektrikumsbereich ist über eine vorgesehene obere Gateelektrode des Gatebereichs hinsichtlich seines Polarisationszustandes steuerbar variierbar und mittels eines Gateisolationsbereichs des Gatebereichs von den Source-/Drainbereichen und vom Kanalbereich im Wesentlichen elektrisch isoliert ausgebildet.
  • Nachteilig bei bekannten Herstellungsverfahren für Halbleiterspeicherzellen auf der Grundlage eines ferroelektrischen Speichereffekts zur nicht-flüchtigen Informationsspeicherung bzw. bei den entsprechenden bekannten Halbleiterspeicherzellen ist das Vorliegen einer vergleichsweise geringen oder doch zumindest gewünscht steigerbaren Haltezeit für die im jeweiligen Ferroelektrikumsbereich über die jeweiligen Polarisationszustände gespeicherten Informationseinheiten. Diese endliche Haltezeit für die gespeicherten Informationseinheiten beruht maßgeblich auf der Existenz eines sogenannten Depolarisationsfeldes, welches der ferroelektrischen Polarisationsrichtung im Ferroelektrikumsbereich und damit dem Bestand der Polarisationszustände in diesem Ferroelektrikumsbereich entgegenwirkt.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeicherzelle auf der Grundlage eines ferroelektrischen Speichereffekts zur nicht-flüchtigen Informationsspeicherung sowie ein entsprechendes Herstellungsverfahren anzugeben, mit welchen eine gegenüber den herkömmlichen Verhältnissen gesteigerte Datenhaltezeit erreichbar ist.
  • Gelöst wird diese Aufgabe bei einer Halbleiterspeicherzelle der eingangs erwähnten Art erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1. Die Aufgabe wird auch gelöst bei einer Halbleiterspeicheranordnung gemäß den kennzeichnenden Merkmalen des Anspruchs 10. Darüber hinaus wird die Aufgabe auch durch ein Verfahren zum Herstellen einer Halbleiterspeicherzelle der eingangs erwähnten Art erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 11 gelöst. Vorteilhafte Weiterbildungen sind jeweils Gegenstand der abhängigen Unteransprüche.
  • Die erfindungsgemäße Halbleiterspeicherzelle ist dadurch gekennzeichnet, dass bei gegebener Kapazität einer ersten oder Gateisolationskondensatoranordnung der Halbleiterspeicher zelle, die Kapazität einer zweiten oder ferroelektrischen Kondensatoranordnung der Halbleiterspeicherzelle relativ zu herkömmlichen Verhältnissen und/oder relativ zur Kapazität der ersten oder Gateisolationskondensatoranordnung der Halbleiterspeicherzelle reduziert ausgebildet ist. Dabei wird die erste oder Gateisolationskondensatoranordnung gebildet von der Grenzfläche zwischen dem Kanalbereich und dem Gateisolationsbereich, dem Gateisolationsbereich selbst und dem Kontakt und/oder dem Bereich eines im Wesentlichen konstanten Potenzials zwischen dem Gatisolationsbereich und dem Ferroelektrikumsbereich, insbesondere der Grenzfläche zwischen diesen. Die zweite oder ferroelektrische Kondensatoranordnung wird gebildet von dem Kontakt und/oder von dem Bereich des im Wesentlichen konstanten Potenzials zwischen dem Gateisolationsbereich und dem Ferroelektrikumsbereich, insbesondere der Grenzfläche zwischen diesen, dem Ferroelektrikumsbereich selbst sowie der oberen Gateelektrode des Gatebereichs.
  • Es wird hierbei also erfindungsgemäß ausgenutzt, dass die Existenz, die Verteilung und/oder die Stärke des die Polarisationszustände des Ferroelektrikumsbereichs störenden Depolarisationsfeldes maßgeblich beeinflusst werden durch das Verhältnis der Kapazitäten der Gateisolationskondensatoranordnung und der ferroelektrischen Kondensatoranordnung.
  • Dabei wird von einer Speicherzellenstruktur ausgegangen, bei welcher sich zwischen den ersten und zweiten Source-/Drainbereichen ein Kanalbereich befindet, in welchem ein Kanal zum Ladungsträgertransport steuerbar ausbildbar ist. In unmittelbarer Nachbarschaft zum Kanalbereich ist ein Gateisolationsbereich vorgesehen, der zur Ausbildung einer elektrischen Isolation der Source-/Drainbereiche und des Kanalbereichs gegenüber weiteren Strukturen der Speicherzelle dient. An den Gateisolationsbereich schließt sich der Ferroelektrikumsbe reich an. Dieser Anschluss erfolgt entweder unmittelbar, d. h. in direkter Art und Weise durch direkte mechanische Kontaktierung des Gateisolationsbereichs oder des Materials davon mit dem Ferroelektrikumsbereich oder dem Material davon. Andererseits ist auch eine indirekte Kontaktierung möglich, z.B. über eine zwischengeschaltete Materialschicht, welche im Wesentlichen elektrisch leitend ist. Auf jeden Fall aber bildet somit die Abfolge aus der Grenzfläche zwischen Kanalbereich und Gateisolationsbereich, dem Gateisolationsbereich und dem Kontakt zwischen Gateisolationsbereich und Ferroelektrikumsbereich eine erste Kondensatoranordnung, welche auch als Gateisolationskondensatoranordnung bezeichnet wird, wobei dort der Gateisolationsbereich bzw. das Material dieses Gateisolationsbereichs als Dielektrikum dient. Andererseits bildet die Abfolge aus dem Kontakt zwischen Gateisolationsbereich und Ferroelektrikumsbereich, dem Ferroelektrikumsbereich sowie einer sich daran anschließenden oberen Gateelektrode des Gatebereichs eine zweite Kondensatoranordnung, welche auch als ferroelektrische Kondensatoranordnung bezeichnet wird, wobei hier der Ferroelektrikumsbereich bzw. das Material des Ferroelektrikumsbereichs das Dielektrikum der zweiten Kondensatoranordnung bildet.
  • Im Gegensatz zum Stand der Technik, bei welchem das Verhältnis CGOX/CFe der Kapazität CGOX der ersten oder Gateisolationskondensatoranorndung zur Kapazität CFe der zweiten oder ferroelektrischen Kondensatoranordnung vergleichsweise klein ist, wird erfindungsgemäß die Halbleiterspeicherzelle auf der Grundlage eines ferroelektrischen Speichereffekts zur nichtflüchtigen Informationsspeicherung derart ausgestaltet, dass die Kapazität CFe der zweiten oder ferroelektrischen Kondensatoranordnung im Vergleich zu den herkömmlichen Verhältnissen und/oder im Vergleich zur Kapazität CGOX der ersten oder Gateisolationskondensatoranordnung reduziert ist. Dadurch wird im Gegensatz zum Stand der Technik der Einfluss des Depolarisationsfeldes auf die Polarisationszustände des Ferroelektrikumsbereichs zumindest reduziert, dadurch wird infolge die Datenhaltezeit gesteigert.
  • Bei der Realisierung der Reduktion der Kapazität CFe der zweiten oder ferroelektrischen Kondensatoranordnung bieten sich verschiedene Möglichkeiten an. Diese betreffen zum einen geometrische Aspekte der zweiten oder ferroelektrischen Kondensatoranordnung und/oder der beiden Kondensatoranordnungen im Verhältnis zueinander. Darüber hinaus oder alternativ können auch Materialaspekte, d.h. die Wahl der jeweiligen Dielektrika, entscheidend sein. In vorteilhafter Weise können auch geometrische und Materialaspekte miteinander kombiniert werden.
  • Bei einer besonders vorteilhaften Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es vorgesehen, dass zur Reduktion der Kapazität der zweiten oder ferroelektrischen Kondensatoranordnung die wirksame oder effektive Fläche und/oder Ausdehnung des elektrischen Kontakts und/oder des Bereichs eines im Wesentlichen konstanten Potenzials zwischen dem Gateisolationsbereich und dem Ferroelektrikumsbereich relativ zu herkömmlichen Verhältnissen reduziert ausgebildet ist. Dies kann z.B. im einfachsten Fall bedeuten, dass die laterale Ausdehnung des Ferroelektrikumsbereichs möglichst eingeschränkt ist, so dass die indirekte oder direkte Kontaktierung der Kontaktfläche zwischen dem Ferroelektrikumsbereich und dem Gateisolationsbereich oder dem Ferroelektrikumsbereich und einem den Kontakt vermittelnden Zwischenbereich, z.B. eine floatende Gateelektrode, reduziert ist.
  • Bei einer anderen Ausführungsform der erfindungsgemäßen Halbleiterspeicherzelle ist es alternativ oder zusätzlich vorge sehen, dass zur Reduktion der Kapazität CFe der zweiten oder ferroelektrischen Kondensatoranordnung der Ferroelektrikumsbereich aus einem Material mit einer relativ geringen Dielektrizitätskonstante gebildet ist oder ein solche aufweist.
  • Andererseits kann statt einer Reduktion der Kapazität CFe der zweiten oder ferroelektrischen Kondensatoranordnung auch die Kapazität CGOX der ersten oder Gateisolationskondensatoranordnung gesteigert werden.
  • Dies geschieht in vorteilhafter Weise z.B. dadurch, dass zur Steigerung der Kapazität der ersten oder Gateisolationskondensatoranordnung der Gateisolationsbereich aus einem Material mit einer relativ hohen Dielektrizitätskonstante gebildet ist oder ein solches aufweist.
  • Alternativ oder zusätzlich ist es vorgesehen, dass der Ferroelektrikumsbereich als Austauschelement für zumindest einen Teil eines ursprünglichen Gates oder für das gesamte ursprüngliche Gate einer herkömmlichen Transistoreinrichtung oder eines MOSFETs ausgebildet ist. Dadurch kann erreicht werden, dass der Ferroelektrikumsbereich materiell eine besonders geringe laterale Ausdehnung besitzt, so dass dadurch die wirksame oder effektive Fläche und/oder Ausdehnung des elektrischen Kontakts zwischen dem Gateisolationsbereich und dem Ferroelektrikumsbereich weiter reduziert ist.
  • Bei dieser Maßnahme bietet es sich insbesondere in vorteilhafter Weise an, dass der Ferroelektrikumsbereich als zentraler Bereich im Bereich des ursprünglichen Gates ausgebildet ist und dass zur Auffüllung des Bereichs des ursprünglichen Gates und zur Reduktion der Kapazität der zweiten oder ferroelektrischen Kondensatoranordnung Randbereiche im Bereich des ursprünglichen Gates mit elektrisch isolierenden Abstandsele menten oder Spacerelementen ausgebildet sind. Durch diese Maßnahme wird erreicht, dass der Bereich des ursprünglichen Gates, welcher auch als Kontaktloch bezeichnet werden kann, in seiner lateralen Ausdehnung eingeengt wird, wobei dann in dem eingeengten zentralen Bereich das Material für den Ferroelektrikumsbereich vorgesehen ist, welcher dann entsprechend eine besonders geringe laterale Ausdehnung besitzt und somit eine besonders stark reduzierte wirksame oder effektive Fläche und/oder Ausdehnung des elektrischen Kontakts zwischen dem Gateisolationsbereich und dem Ferroelektrikumsbereich realisiert.
  • Insbesondere dann, aber auch sonst, ist es in vorteilhafter Weise ferner vorgesehen, dass die wirksame oder effektive Fläche und/oder Ausdehnung des elektrischen Kontakts zwischen dem Gateisolationsbereich und dem Ferroelektrikumsbereich und/oder des Bereichs eines im Wesentlichen konstanten elektrischen Potenzials zwischen dem Gateisolationbereich und dem Ferroelektrikumsbereich kleiner ausgebildet ist als die der minimalen Strukturgröße oder feature size der zugrundeliegenden Strukturierungstechnik entsprechenden Fläche oder Ausdehnung. Dies bedeutet, dass z.B. das ursprüngliche Gate standardmäßig mit einer minimalen Strukturgröße oder feature size ausgebildet wird. Anschließend kann dann nach zumindest teilweiser Entfernung des ursprünglichen Gates, wodurch eine entsprechende Ausnehmung mit minimaler Strukturgröße oder feature size entsteht, eine Spacerstruktur oder eine Anordnung aus Spacerelementen, insbesondere im Randbereich des Bereichs des ursprünglichen Gates eingebracht werden, wodurch eine Ausnehmung mit einer Größe oder Ausdehnung entsteht, welche unterhalb der Größe bzw. Ausdehnung der minimalen Strukturgröße liegt. Nach Ausbilden des Ferroelektrikumsbereichs in dieser Ausnehmung unterhalb der minimalen Strukturgröße besitzt eben auch dieser Ferroelektikumsbereich eine Ausdeh nung, welche geringer ist als die minimale Strukturgröße. Dadurch lassen sich entsprechend besonders geringe oder besonders stark reduzierte wirksame oder effektive Flächen und/oder Ausdehnungen des elektrischen Kontakts zwischen dem Gateisolationsbereich und dem Ferroelektrikumsbereich herstellen.
  • Bei der Kontaktierung zwischen dem Ferroelektrikumsbereich und dem Gateisolationsbereich sind direkte und indirekte Kontaktierungsmöglichkeiten denkbar. Während es vorteilhaft ist, wenn zwischen dem Gateisolationsbereich und Ferroelektrikumsbereich eine untere und insbesondere freie oder floatende Gateelektrode derart ausgebildet ist, dass dadurch der elektrische Kontakt und/oder der Bereich eines im Wesentlichen konstanten elektrischen Potenzials zwischen dem Gateisolationsbereich und dem Ferroelektrikumsbereich ausgebildet ist.
  • Andererseits ist es denkbar, dass der Gateisolationsbereich und Ferroelektrikumsbereich derart in unmittelbarem Kontakt miteinander ausgebildet sind, dass dadurch der elektrische Kontakt und/oder eines im Wesentlichen konstanten elektrischen Potenzials zwischen dem Gateisolationsbereich und Ferroelektrikumsbereich ausgebildet ist.
  • Beide Möglichkeiten, d.h. die Möglichkeit der direkten Kontaktierung und die Möglichkeit der indirekten Kontaktierung, können auch miteinander in teilweiser Art und Weise oder gemischt auftreten.
  • Ein weiterer Aspekt der vorliegenden Erfindung ist das Bereitstellen einer Halbleiterspeichereinrichtung mit einer Mehrzahl Speicherzellen zur nicht-flüchtigen Informationsspeicherung. Diese erfindungsgemäße Halbleiterspeichereinrichtung ist dadurch gekennzeichnet, dass die Speicherzellen als Halbleiterspeicherzellen im Sinne der Erfindung ausgebildet sind.
  • Ferner ist es ein weiterer Aspekt der vorliegenden Erfindung, ein entsprechendes Herstellungsverfahren für Halbleiterspeicherzellen auf der Grundlage eines ferroelektrischen Speichereffekts zur nicht-flüchtigen Informationsspeicherung bereitzustellen. Das erfindungsgemäße Verfahren zum Herstellen einer Halbleiterspeicherzelle ist dadurch gekennzeichnet, dass bei gegebener Kapazität einer ersten oder Gateisolationskondensatoranordnung die Kapazität einer zweiten oder ferroelektrischen Kondensatoranordnung gegenüber herkömmlichen Verhältnissen und/oder relativ zur Kapazität der ersten oder Gateisolationskondensatoranordnung reduziert ausgebildet wird. Dabei werden wiederum für die erste oder Gatisolationskondensatoranordnung und für die zweite oder ferroelektrische Kondensatoranordnung die oben beschriebenen geometrischen und materiellen Aspekte zugrundegelegt.
  • Bei einer besonders vorteilhaften Ausführungsform des erfindungsgemäßen Herstellungsverfahrens ist es vorgesehen, dass zur Reduktion der Kapazität der zweiten oder ferroelektrischen Kondensatoranordnung die wirksame oder effektive Fläche und/oder Ausdehnung des elektrischen Kontakts zwischen dem Gateisolationsbereich und dem Ferroelektrikumsbereich relativ zu herkömmlichen Verhältnissen reduziert ausgebildet wird.
  • Weiterhin ist es vorteilhaft, dass zur Reduktion der Kapazität der zweiten oder ferroelektrischen Kondensatoranordnung der Ferroelektrikumsbereich aus einem Material mit einer relativ geringen Dielektrizitätskonstante ausgebildet wird.
  • Darüber hinaus ist es alternativ oder zusätzlich vorgesehen, dass zur Steigerung der Kapazität der ersten oder Gateisola tionskondensatoranordnung der Gateisolationsbereich aus einem Material mit einer relativ hohen Dielektrizitätskonstante ausgebildet wird.
  • Weiterhin ist es von Vorteil, wenn gemäß einer besonders bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens der Ferroelektrikumsbereich als Austauschelement für zumindest einen Teil des ursprünglichen Gates oder für das gesamte ursprüngliche Gate einer herkömmlichen Transistoreinrichtung oder eines MOSFETs ausgebildet wird.
  • Dabei kann es insbesondere vorgesehen sein, dass der Ferroelektrikumsbereich als zentraler Bereich des Bereichs des ursprünglichen Gates ausgebildet wird, wobei dann zur Auffüllung des Bereichs des ursprünglichen Gates und zur Reduktion der Kapazität der zweiten oder ferroelektrischen Kondensatoranordnung Randbereiche im Bereich des ursprünglichen Gates mit elektrisch isolierenden Abstandselementen oder Spacerelementen ausgebildet werden.
  • Bevorzugt wird gegebenenfalls auch, dass die wirksame oder effektive Fläche und/oder Ausdehnung des elektrischen Kontakts und/oder Bereichs eines im Wesentlichen konstanten elektrischen Potenzials zwischen dem Gateisolationsbereich und dem Ferroelektrikumsbereich kleiner ausgebildet wird als die der minimalen Strukturgröße oder feature size der zugrundeliegenden Strukturierungstechnik entsprechenden Fläche oder Ausdehnung.
  • Besonders günstige Verhältnisse ergeben sich, wenn gemäß einer anderen bevorzugten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens zwischen dem Gateisolationsbereich und dem Ferroelektrikumsbereich eine untere und insbesondere freie oder floatende Gateelektrode derart ausgebildet wird, dass dadurch der elektrische Kontakt und/oder der Bereich eines im Wesentlichen konstanten elektrischen Potenzials zwischen dem Gateisolationsbereich und dem Ferroelektrikumsbereich ausgebildet wird.
  • Andererseits ist es denkbar, dass der Gateisolationsbereich und der Ferroelektrikumsbereich derart in unmittelbarem Kontakt miteinander ausgebildet werden, dass dadurch der elektrische Kontakt und/oder der Bereich eines im Wesentlichen elektrischen Potenzials zwischem dem Gateisolationsbereich und dem Ferroelektrikumsbereich ausgebildet wird.
  • Diese und weitere Aspekte der vorliegenden Erfindung ergeben sich auch anhand der nachstehend aufgelisteten Bemerkungen: Konventionelle nichtflüchtige ferroelektrische Speicher mit wahlfreiem Zugriff (FeRAMs) haben z.B. eine 1T/1C-Struktur, also einen Transistor T und einen separat angeordneten Kondensator C pro Zelle oder eine 2T/2C-Zell-Architektur. In diesen Speicherzellen wird beim Schreibvorgang ein elektrisches Feld größer als das Koerzitivfeldstärke des ferroelektrischen Materials zur remanenten Polarisation des Ferroelektrikums Fe verwendet, um ein Bit zu schreiben. Neben diesen konventionellen ferroelektrischen Speicherzellen mit destruktivem Ausleseprozesses gibt es andere Zellkonzepte, die keinen separaten ferroelektrischen Kondensator besitzen, sondern die vorsehen, dass das ferroelektrische Material über dem Gate des Transistors angeordnet ist. Diese Speicherzellen sind von der Zellfläche her deutlich kompakter und haben einen nichtdestruktiven Ausleseprozess. Allerdings weisen diese Speicherzellen aufgrund ihres geschilderten Aufbaus, der eine Reihenschaltung von zwei Kondensatoren darstellt, (erstes Dielektrikum: Gateoxid, zweites Dielektrikum: Ferroelektrikum) eine endliche Datenhaltung (retention) auf. Dieses zeit lich begrenzte Datenspeicherungsvermögen ist im Wesentlichen durch ein Depolarisationsfeld begründet, das der ferroelektrischen Polarisationsrichtung entgegenwirkt und das sowohl durch Material- als auch geometrische Aspekte variiert werden kann.
  • Das zu lösende Problem besteht darin, dieses Depolarisationsfeld zu minimieren, um die Datenhaltung zu erhöhen.
  • In ferroelektrischen Feldeffektransistorzellen oder FeFET-Zellen wird der Kanalstrom des FeFETs in Abhängigkeit des Polarisationszustandes eines Gateferroelektrikums gemessen. Jedoch ist bislang keine Realisierung von FeFET-Zellen gelungen, die über einen Zeitraum von mindestens 10 Jahren als einer typischen Anforderung an ein nichtflüchtiges Speicherprodukt ihren eingeschriebenen Dateninhalt speichern können. Maximale Speicherzeiten liegen im Bereich einiger Tage bis Wochen.
  • Die Ursache liegt einerseits in der Wahl der Materialien, andererseits in der elektrischen Anordnung einer ferroelektrischen Schicht mit einer hohen Dielektrizitätskonstante in elektrischer Reihenschaltung mit einer dielektrischen Schicht – meistens SiO2 – mit einer niedrigen Dielektrizitätskonstanten als Gatestack.
  • Es wird hier gezeigt und ausgenutzt, dass man durch Variation der Kontaktflächen eine wesentliche Verbesserung der Datenhaltung erreichen kann.
  • Ein weiteres Problem für FeFET Speicher mit einem niedrigen Kapazitätsverhältnis CDi el/CFe von Dielektrikum und Ferroelektrikum besteht darin, dass die Polarisation des Ferroelektrikums, die eine Induktion der Ladungsträgerdichte in den Halbleiter bewirkt, nicht voll ausgenutzt werden kann. PbZrTiO3 beispielsweise hat eine remanente Polarisation von etwa 30–50 μC/cm2, durch SiO2 als Gateoxid können aber nur etwa 3,5 μC/cm2 induziert werden, da das SiO2 ansonsten elektrisch durchbrechen würde.
  • Durch diese Einschränkung können im Allgemeinen nicht die vollen Hysteresekurven des Ferroelektrikums bis zur Sättigung, sondern nur sogenannte subloops durchlaufen werden. Dies bringt aber eine Verringerung des ausnutzbaren Spannungsbereichs oder des Memory Windows mit sich, womit die Schwellspannungsänderung ΔVt zwischen den beiden Polarisationszuständen „1" und „0" gemeint ist, weil die Koerzitivspannung der subloops kleiner ist als die der gesättigten ferroelektrischen Hysterese.
  • Ein Vorteil des hier vorgeschlagenen neuen Konzepts ist, dass die durch einen Spacerprozess bedingte Verringerung der effektiven Kondensatorfläche AFE des ferroelektrischen Kondensators eine Erniedrigung des Depolarisationsfeldes durch Verringerung der Kapazität des Ferroelektrikums zur Konsequenz hat, weil die Kapazität eines Kondensators direkt proportional zu seiner Fläche ist. Der durch die sich ergebende Kapazitätsverhältnisanpassung höhere Potenzialabfall am Ferroelektrikum ermöglicht eine niedrige Versorgungsspannung für den Betrieb und eine deutlich verbesserte Sättigung der ferroelektrischen Hysterese. Dies wiederum begünstigt die Datenhaltungssicherheit wesentlich, weil eine ausreichend gesättigte ferroelektrische Schicht besonders resistent gegen Störpulse ist, die durch Schalten benachbarter Zellen in einem Speicherarray auftreten können. Durch eine gesättigte Hysterese ergibt sich noch ein weiterer Vorteil. Die Schwellspannungsänderung ΔVt ist bei einer gesättigten Hysteresekurve gleich der doppelten Koerzitivfeldstärke, so dass die beiden Speicherzustände leichter unterschieden werden können als beim Durchlaufen einer nicht gesättigten Hysterese (sogenannte „subloops").
  • Eine erfinderische Idee liegt darin, bei der Prozessierung des Gatestacks die effektive Fläche des ferroelektrischen Kondensators mittels eines Spacerprozesses zu reduzieren. Unter Spacerprozess wird hier die Abscheidung eines Dielektrikums mit anschließender anisotroper Rückätzung verstanden, so dass ein sublithographisches Kontaktloch zum darunterliegenden Gatestack hergestellt wird.
  • Mögliche Realisierungen der Zelle sind in den Figuren gezeigt. Dabei ist es möglich, eine MFIS, eine MFMIS, oder eine MIFIS-Struktur zu realisieren. (M: Metal, F: Ferroelektrikum, I: Isolator, S: Silizium). Die Buchstabenfolge beschreibt dabei die vertikale Schicht-Abfolge im Gate-Stack von oben nach unten. Dabei ist es auch möglich, für das floating gate in der MF-M-IS Struktur, also das mittlere M, eine Kombination aus poly-Silizium und Metall (also eine Polyzidschicht) oder nur poly-Silizium zu benutzen.
  • Mögliche Materialien, die für Metallelektroden in Frage kommen, sind Schichten aus Barium-Strontium-Ruthenium-Oxid (Ba, Sr)RuO3, Lanthan-Calcium-X-Oxid (LCXO) und Lanthan-Strontium-X-Oxid (LSXO), wobei X eines der Elemente Cu, Co, Mn darstellt, sowie supraleitende Materialien wie Yttrium-Barium-Kupfer-Oxid und ähnliche Materialien mit Perowskitstruktur. Für nicht epitaktisch aufgewachsene ferroelektrische Schichten kommen auch Edelmetalle als Elektroden in Frage, wie beispielsweise Platin Pt, Iridium Ir, Iridiumoxid IrO2, Ruthenium Ru, Rutheniumoxid RuO2 oder Kombinationen davon, es können jedoch auch halbleitende Materialien dazu eingesetzt werden. Als Materialien für das Ferroelektrikum können Schichten wie Blei-Lanthan-Zirkon-Titan-Oxid (Pb,La) (Zr,Ti)O3, Blei-Zink-Niob-Oxid Pb (Zn,Nb)O3, Blei-Barium-Titan-Oxid (Pb,Ba)TiO3, Blei-Germanium-Oxid Pb5Ge3O11, Blei-Scandium-Tantal-Oxid Pb2ScTaO6 bzw. PbScTaO3, Strontium-Calcium-Wismuth-Tantal-Vanadium-Oxid (Sr,Ca)Bi2(Ta,V)2O9, Strontium-Calcium-Wismuth-Tantal-Niob-Oxid (Sr,Ca) Bit (Ta,Nb)2O9 bzw. (Sr,Ca)2(Nb,Ta)2O7, Barium-Strontium-Titan-Oxid (Ba,Sr)TiO3, Wismuth-Lanthan-Titan-Oxid (Bi,La)4Ti3O1 2 bzw. (Bi,La)2Ti2O7, Calcium-Wismuth-Titan-Oxid CaBi4Ti4O15 in den hier genannten oder abgewandelten Stöchiometrien eingesetzt werden. Weiterhin sind CexMnyOz, CexCryOz, CdxNbyOz, PbxCdyNbzOa und verwandte ferroelektrische Materialien denkbar. Dabei sind in Klammern gesetzte Elemente als eine Stöchiometrieeinheit anzusehen, also komplementäre, normierte Konzentrationen x und 1-x.
  • Als besonders vorteilhaft sind dabei ferroelektrische Materialien anzusehen, die eine niedrige Dielektrizitätskonstante besitzen und geringe Leckströme aufweisen.
    •
  • Diese und weitere Aspekte der vorliegenden Erfindung werden anhand einer schematischen Zeichnung auf der Grundlage bevorzugter Ausführungsformen weiter erläutert.
  • 1 ist ein schematisches Blockdiagramm, welches Prozessschritte verschiedener Ausführungsformen des erfindungsgemäßen Herstellungsverfahrens zeigt.
  • 2–22 sind schematische und seitliche Querschnittsansichten, welche verschiedene Zwischenzustände zeigen, die im Rahmen verschiedener Ausführungsformen des erfindungsgemäßen Herstellungsverfahrens erreicht werden.
  • In den Figuren werden ähnliche oder funktionsgleiche Elemente, Strukturen oder Prozessschritte mit denselben Bezugszeichen bezeichnet, und es wird nicht in jedem Fall ihres Auftretens eine detaillierte Beschreibung wiederholt.
  • In der 1 wird anhand eines Diagramms oder Blockdiagramms eine Mehrzahl verschiedener Ausführungsformen des erfindungsgemäßen Herstellungsverfahrens gleichzeitig beschrieben. Der Ablauf dieser verschiedenen Verfahren wird nachfolgend anhand der einzelnen Prozessschritte erläutert. Dabei wird auch auf die schematischen und seitlichen Querschnittsansichten der 2 bis 22 verwiesen, welche Zwischenzustände zeigen, die durch die unterschiedlichen Prozessschritte erreicht werden können.
  • Zunächst wird in einer Prozessfolge, welche in 1 durch den Prozessschritt S1/T1 zusammenfassend dargestellt ist, in einem Halbleitermaterialbereich 20 oder einem Oberflächenbereich 20a davon eine übliche CMOS-Struktur ausgebildet. Es handelt sich dabei, wie das auch in 2 gezeigt ist, z.B. um die Herstellung eines Standard-NMOS-Transistors in selbstjustierender Poly-Gate-Technik. Dabei werden auch die entsprechenden Source- und Drain-Implantationen, sowie die Wannendotierungen durchgeführt, wobei gegebenenfalls zusätzliche Implantationsmasken an die jeweiligen geometrischen materiellen Erfordernisse angepasst verwendet werden.
  • In einem nachfolgenden Schritt S2/T2 wird die Gesamtstruktur dann in ein elektrisch isolierendes Dielektrikum 30 als Isolationsschicht 30 eingebettet. Dieser Zustand ist in 1 dargestellt.
  • In 2 sind neben dem Substrat 20 oder Halbleitermaterialbereich 20 mit seiner Oberfläche 20a auch die ersten und zweiten Source-/Drainbereich SD1 bzw. SD2 mit der darüber angeordneten Gateisolationsschicht GOX dargestellt. Zwischen den Source-/Drainbereichen SD1 und SD2 ist der Kanalbereich K angedeutet. Auf der dem Kanalbereich K abgewandten Seite des Gateisolationsbereichs GOX ist das ursprüngliche Gate UG des so gebildeten ursprünglichen MOS-Transistors M vorgesehen. Das Dielektrikum 30 bettet das Polysiliziumgate UG, also das ursprüngliche Gate UG ein.
  • Es folgt dann ein Planarisierungsschritt S3/T3 mit einem Stopp auf der Oberfläche UGa des ursprünglichen Polysiliziumgates UG, wie das in 3 dargestellt ist.
  • Nachfolgend wird gemäß 4 jeweils ein Schritt des selektiven Rückätzens S4 bzw. T4 des Polysiliziums des ursprünglichen Gates UG durchgeführt. Dieses Rückätzen kann entweder unvollständig erfolgen, wie das im Rahmen des Prozessschritts S4 erfolgt, wodurch ein Rest des ursprünglichen Gates UG als sogenannte untere Gateelektrode 14 oder Floatinggateelektrode 14 verbleibt, oder es wird gemäß dem Prozessschritt T4 ein vollständiges Entfernen oder Rückätzen des ursprünglichen Gates UG mit Stopp auf der Oberfläche 20a des Halbleitermaterialbereichs durchgeführt. Der Zustand nach dem unvollständigen Rückätzen des ursprünglichen Gates UG gemäß dem Prozessschritt S4 ist in der 4 dargestellt. Demgegenüber entsteht nach dem vollständigen Entfernen des ursprünglichen Gates UG gemäß dem Prozessschritt T4 der in der 14 dargestellte Zwischenzustand, wobei die Ausnehmung 32 als Bereich 32 des ursprünglichen Gates UG sichtbar wird.
  • Nachfolgend wird zunächst die weitere Prozessfolge beim unvollständigen Rückätzen des ursprünglichen Gates UG, also beim Ausbilden einer unteren Gateelektrode 14 als Floatinggate 14, oberhalb des Gateisolationsbereichs GOX beschrieben.
  • Nach dem teilweisen aber nicht vollständigen Entfernen des ursprünglichen Gates UG und mithin nach dem Ausbilden der unteren Gateelektrode 14 als Floatinggateelektrode 14 und dem Entstehen der Ausnehmung 32 als Bereich 32 des ursprünglichen Gates UG findet gemäß dem Prozessschritt S5 ein konformes Abscheiden einer Keimschicht 40 oder eines Seed-Layers 40 oder einer Elektrodenschicht 40 in ganzflächiger Art und Weise statt, wie das in 5 dargestellt ist.
  • Gemäß dem Prozessschritt S6 und der Darstellung der 6 erfolgt dann das konforme Abscheiden eines dielektrischen Materials 50 für die dielektrischen Spacerelemente 32s oder dielektrischen Abstandselemente 32s, wie das in 6 dargestellt ist.
  • Optional können die Prozessschritte des Abscheidens der Keimschicht 40/Elektrodenschicht 40 und des Abscheidens der Spacermaterialschicht 50 gemäß den Schritten S5' und S6' auch miteinander vertauscht werden.
  • Auf jeden Fall ergibt sich jedoch die in 7 dargestellte Struktur, wenn nach den Prozessschritten S5 und S6 bzw. S5' und S6' ein Rückätzen der Materialschicht 50 für die Spacerelemente 32s erfolgt. Dargestellt ist auch der in seiner lateralen Ausdehnung f reduzierte zentrale Bereich 32z der ursprünglichen Ausnehmung 32 des ursprünglichen Gates UG.
  • Gemäß dem Prozessschritt S8 erfolgt nun ein konformes Abscheiden des Materials 60 für den Ferroelektrikumsbereich 16, wodurch der zentrale Bereich 32z mit dem Material 60 für den Ferroelektrikumsbereich 16 gefüllt wird und wodurch die in 8 dargestellte Anordnung entsteht.
  • Nach Rückätzen und Polieren, ebenfalls im Rahmen des Prozessschritts 58, wobei jeweils auf dem Oberflächenbereich 30a des Dielektrikums gestoppt wird, entsteht die in 9 dargestellte Struktur. Deutlich sichtbar ist, dass die Kapazität CFe der den Ferroelektrikumsbereich 16 enthaltenden zweiten oder ferroelektrischen Kondensatoranordnung maßgeblich durch die laterale Ausdehnung f bestimmt ist, welche geringer ist als die sogenannte minimale Strukturgröße F des zugrundeliegenden Strukturierungsverfahrens. Hier entspricht die minimale Strukturgröße oder feature size F etwa der Ausdehnung des Bereiches 32 des ursprünglichen Gates UG.
  • Nachfolgend werden im Rahmen weiterer Prozessschritte S9, S10 eine obere Elektrode oder Topelektrode 18 abgeschieden und strukturiert, wie das in den 10 und 11 dargestellt ist. Darüber hinaus findet das Abscheiden und Planarisieren einer weiteren Isolationsschicht 70 sowie eine entsprechende Kontaktierung 40 statt, wie das in den 12 und 13 dargestellt ist.
  • Nachfolgend wird nun diejenige Prozessfolge im Detail beschrieben, welche ein vollständiges Entfernen oder Rückätzen des Polysiliziumbereichs des ursprünglichen Gates UG des ursprünglichen Transistors M gemäß dem Prozessschritt T4 und der in 14 gezeigten Anordnung voraussetzt.
  • Ausgehend von der in 14 dargestellten Anordnung kann optional gemäß dem Prozessschritt T4 das bisher vorhandene Gateoxid GOX ersetzt werden durch eine entsprechende andere Gateisolationsschicht GISO, und zwar durch eine entsprechende konforme Abscheidung, wie das in 15 dargestellt ist.
  • Im Folgenden wird aber davon ausgegangen, dass das ursprüngliche Gateoxid als Gateisolationsschicht GOX bestehen bleibt und nicht durch eine alternative Gateisolationsschicht GISO ersetzt wird.
  • Durch die Abfolge der Prozessschritte T5 und T6 wird zunächst eine konforme Schicht 50 eines Spacermaterials ausgebildet, wie das in 16 gezeigt ist, wobei dann nachfolgend durch Rückätzen der Schicht 50 die Spacerelemente 32s in den Randbereichen 32b oder an den Randbereichen 32b der Ausnehmung 32 entstehen, so dass sich wiederum eine reduzierte Ausdehnung f für den zentralen Bereich 32z unterhalb der minimalen Strukturgröße F ergibt, wie das in 17 gezeigt ist.
  • Analog zu dem Vorgehen beim oben beschriebenen Ausführungsbeispiel mit vorhandener unterer Gateelektrode 14 wird nun durch den Prozessschritt T8 zunächst konform eine Schicht 60 des Ferroelektrikums abgeschieden, wie das in 18 dargestellt ist, wonach durch Rückätzen oder Polieren mit Stopp auf dem Oberflächenbereich 30a des einbettenden Dielektrikums 30 die in 19 dargestellte Anordnung entsteht, bei welcher wieder im Zentralbereich 32z der Ferroelektrikumsbereich 16 mit einer Ausdehnung f unterhalb der minimalen Strukturgröße F entsteht.
  • Es folgen dann die Schritt T9 des Abscheidens und Strukturierens einer Topelektrode 18 gemäß den 21 und 22 und das Ausbilden einer entsprechenden externen Kontaktierung, welche nicht dargestellt ist.
  • Optional kann gemäß der Darstellung der 20 auch eine weitere dielektrische Schicht 95 auf dem einbettenden Di elektrikumsbereich 30 vorgesehen werden, um die Ladungsträgerinjektion von der Gateelektrode 18 zu verringern.
    • 1
    Halbleiterspeicherzelle
    14
    Untere Gateelektrode
    16
    Ferroelektrikum, Speicherelement
    18
    Obere Gateelektrode
    20
    Halbleitermaterialbereich
    20a
    Oberflächenbereich
    30
    Dielektrikumsbereich
    30a
    Oberflächenbereich
    32
    Ausnehmung, Bereich des ursprünglichen Gates UG
    40
    Elektrodenschicht, Keimschicht, Seed-Layer
    50
    Materialschicht für Spacerelemente
    60
    Materialschicht für den Ferroelektrikumsbereich 16
    70
    Isolationsschicht
    80
    Materialbereich für die obere Elektrode, Topelekt
    rode, obere Gateelektrode 18
    90
    Kontaktierung
    CGOX
    Kapazität der ersten oder Gateisolationskondensato
    ranordnung,
    CFe
    Kapazität der zweiten oder ferroelektrischen Kon
    densatoranordnung
    F
    Minimale Strukturgröße, feature size
    f
    Ausdehung des Ferroelektrikumbereichs 16/des Zent
    ralbereichs 32z
    G
    Gatebereich
    GISO
    Weiterer Gateisolationsbereich
    GOX
    Gateisolationsbereich, Gateoxid
    K
    Kanalbereich
    M
    Ursprünglicher Transistor, MOS-Transistor
    SD1
    Erster Source-/Drainbereich
    SD2
    Zweiter Source-/Drainbereich ST, Auswahltransistoreinrichtung, Auswahltransistor UG, ursprüngliches Uga, Oberflächenbereich

Claims (19)

  1. Halbleiterspeicherzelle auf der Grundlage eines ferroelektrischen Speichereffekts zur nicht-flüchtigen Informationsspeicherung: – mit einer Auswahltransistoreinrichtung (T), welche einen ersten Source-/Drainbereich (SD1), einen zweiten Source-/Drainbereich (SD2), einen dazwischen vorgesehenen Kanalbereich (K) sowie einen Gatebereich (G) in einem Halbleitermaterialbereich (20) und/oder in einem Oberflächenbereich (20a) davon ausgebildet aufweist, und – mit einem Ferroelektrikumsbereich (16) als Speicherelement, welcher im Bereich des Gatebereichs (G) ausgebildet ist, welcher über eine vorgesehene obere Gateelektrode (18) des Gatebereichs (G) hinsichtlich seines Polarisationszustandes steuerbar variierbar ist und welcher mittels eines Gateisolationsbereichs (GOX) des Gatebereichs (G) von den Source-/Drainbereichen (SD1, SD2) und vom Kanalbereich (K) im Wesentlichen elektrisch isoliert ausgebildet ist, dadurch gekennzeichnet, dass bei gegebener Kapazität (CGOX) einer ersten oder Gateisolationskondensatoranordnung, welche gebildet ist von der Grenzfläche zwischen dem Kanalbereich (K) und dem Gateisolationsbereich (GOX), dem Gateisolationsbereich (GOX) und dem Kontakt und/oder dem Bereich eines im Wesentlichen konstanten Potenzials zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16), insbesondere der Grenzfläche zwischen diesen, die Kapazität (CFe) einer zweiten oder ferroelektrischen Kondensatoranordnung, welche gebildet wird von dem Kontakt und/oder dem Bereich eines im Wesentlichen konstanten Potenzials zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16), insbesondere der Grenzfläche zwischen diesen, dem Ferroelektrikumsbereich (16) und der oberen Gateelektrode (18) relativ zu herkömmlichen Verhältnissen und/oder relativ zur Kapazität (CGOX) der ersten oder Gateisolationskondensatoranordnung reduziert ausgebildet ist.
  2. Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass zur Reduktion der Kapazität (CFe) der zweiten oder ferroelektrischen Kondensatoranordnung die wirksame oder effektive Fläche und/oder Ausdehnung des elektrischen Kontakts zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16) relativ zu herkömmlichen Verhältnissen reduziert ausgebildet ist.
  3. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zur Reduktion der Kapazität (CFe) der zweiten oder ferroelektrischen Kondensatoranordnung der Ferroelektrikumsbereich (16) aus einem Material mit einer relativ geringen Dielektrizitätskonstante gebildet ist oder ein solches aufweist.
  4. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zur Steigerung der Kapazität (CGOX) der ersten oder Gateisolationskondensatoranordnung der Gateisolationsbereich (GOX) aus einem Material mit einer relativ hohen Dielektrizitätskonstante gebildet ist oder ein solches aufweist.
  5. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Ferroelektrikumsbereich (16) als Austauschelement für zumindest einen Teil eines ursprünglichen Gates (UG) oder für das gesamte ursprüngliche Gate (UG) einer herkömmlichen Transistoreinrichtung (M) oder eines MOSFETs (M) ausgebildet ist.
  6. Halbleiterspeicherzelle nach Anspruch 5, dadurch gekennzeichnet, – dass der Ferroelektrikumsbereich (16) als zentraler Bereich (32z) im Bereich (32) des ursprünglichen Gates (UG) ausgebildet ist und – dass zur Auffüllung des Bereichs (32) des ursprünglichen Gates (UG) und zur Reduktion der Kapazität (CFe) der zweiten oder ferroelektrischen Kondensatoranordnung Randbereiche (32b) im Bereich (32) des ursprünglichen Gates (UG) mit elektrisch isolierenden Abstandselementen (32s) oder Spacerelementen (32s) ausgebildet sind.
  7. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die wirksame oder effektive Fläche und/oder Ausdehnung des elektrischen Kontakts zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16) oder des Bereiches eines im Wesentlichen konstanten elektrischen Potenzials zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16) kleiner ausgebildet ist als die der minimalen Strukturgröße oder feature size der zugrundeliegenden Strukturierungstechnik entsprechenden Fläche oder Ausdehnung.
  8. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16) eine untere und insbesondere freie oder floatende Gateelektrode (14) derart ausgebildet ist, dass dadurch der elektrische Kontakt und/oder der Bereich eines im Wesentlichen konstanten elektrischen Potenzials zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16) ausgebildet ist.
  9. Halbleiterspeicherzelle nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der Gateisolationsbereich (GOX) und der Ferroelektrikumsbereich (16) derart in unmittelbarem Kontakt miteinander ausgebildet sind, dass dadurch der elektrische Kontakt und/oder der Bereich eines im Wesentlichen konstanten elektrischen Potenzials zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16) ausgebildet ist.
  10. Halbleiterspeichereinrichtung mit einer Mehrzahl Speicherzellen zur nicht-flüchtigen Informationsspeicherung dadurch gekennzeichnet, dass die Speicherzellen (1) als Halbleiterspeicherzellen nach einem der Ansprüche 1 bis 9 ausgebildet sind.
  11. Verfahren zum Herstellen einer Halbleiterspeicherzelle auf der Grundlage eines ferroelektrischen Speichereffekts zur nicht-flüchtigen Informationsspeicherung, – bei welchem eine Auswahltransistoreinrichtung (T) ausgebildet wird, welche einen ersten Source-/Drainbereich (SD1), einen zweiten Source-/Drainbereich (SD2), einen dazwischen vorgesehenen Kanalbereich (K) sowie einen Gatebereich (G) in einem Halbleitermaterialbereich (20) und/oder in einem Oberflächenbereich (20a) davon ausgebildet aufweist, und – bei welchem ein Ferroelektrikumsbereich (16) als Speicherelement ausgebildet wird, welcher im Bereich des Gatebereichs (G) ausgebildet wird, welcher über eine vorgesehene obere Gateelektrode (18) des Gatebereichs (G) hinsichtlich seines Polarisationszustandes steuerbar variierbar ist und welcher mittels eines Gateisolationsbereichs (GOX) des Gatebereichs (G) von den Source-/Drainbereichen (SD1, SD2) und vom Kanalbereich (K) im Wesentlichen elektrisch isoliert ausgebildet wird, dadurch gekennzeichnet, dass bei gegebener Kapazität (CGOX) einer ersten oder Gateisolationskondensatoranordnung, welche gebildet ist von der Grenzfläche zwischen den Kanalbereichen (K) und dem Gateisolationsbereich (GOX), dem Gateisolationsbereich (GOX) und dem Kontakt und/oder dem Bereich eines im Wesentlichen konstanten Potenzials zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16), insbesondere der Grenzfläche zwischen diesen, die Kapazität (CFe) einer zweiten oder ferroelektrischen Kondensatoranordnung, welche gebildet wird von dem Kontakt und/oder dem Bereich eines im Wesentlichen konstanten Potenzials zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16), insbesondere der Grenzfläche zwischen diesen, dem Ferroelektrikumsbereich (16) und der oberen Gateelektrode (18) relativ zu herkömmlichen Verhältnissen und/oder relativ zur Kapazität (CGOX) der ersten oder Gateisolationskondensatoranordnung reduziert ausgebildet wird.
  12. Verfahren zum Herstellen einer Halbleiterspeicherzelle nach Anspruch 11, dadurch gekennzeichnet, dass zur Reduktion der Kapazität (CFe) der zweiten oder ferroelektrischen Kondensatoranordnung die wirksame oder effektive Fläche und/oder Ausdehnung des elektrischen Kontakts zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16) relativ zu herkömmlichen Verhältnissen reduziert ausgebildet wird.
  13. Verfahren zum Herstellen einer Halbleiterspeicherzelle nach einem der Ansprüche 11 oder 12, dadurch gekennzeichnet, dass zur Reduktion der Kapazität (CFe) der zweiten oder ferroelektrischen Kondensatoranordnung der Ferroelektrikumsbereich (16) aus einem Material mit einer relativ geringen Dielektrizitätskonstante ausgebildet wird.
  14. Verfahren zum Herstellen einer Halbleiterspeicherzelle nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, dass zur Steigerung der Kapazität (CGOX) der ersten oder Gateisolationskondensatoranordnung der Gateisolationsbereich (GOX) aus einem Material mit einer relativ hohen Dielektrizitätskonstante ausgebildet wird.
  15. Verfahren zum Herstellen einer Halbleiterspeicherzelle nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, dass der Ferroelektrikumsbereich (16) als Austauschelement für zumindest einen Teil eines ursprünglichen Gates (UG) oder für das gesamte ursprüngliche Gate (UG) einer herkömmlichen Transistoreinrichtung (M) oder eines MOSFETs (M) ausgebildet wird.
  16. Verfahren zum Herstellen einer Halbleiterspeicherzelle nach Anspruch 15, dadurch gekennzeichnet, – dass der Ferroelektrikumsbereich (16) als zentraler Bereich (32z) des Bereichs (32) des ursprünglichen Gates (UG) ausgebildet wird und – dass zur Auffüllung des Bereichs (32) des ursprünglichen Gates (UG) und zur Reduktion der Kapazität (CFe) der zweiten oder ferroelektrischen Kondensatoranordnung Randbereiche (32b) im Bereich (32) des ursprünglichen Gates (UG) mit elektrisch isolierenden Abstandselementen (32s) oder Spacerelementen (32s) ausgebildet werden.
  17. Verfahren zum Herstellen einer Halbleiterspeicherzelle nach einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, dass die wirksame oder effektive Fläche und/oder Ausdehnung des elektrischen Kontakts und/oder des Bereiches eines im Wesentlichen konstanten elektrischen Potenzials zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16) kleiner ausgebildet wird als die der minimalen Strukturgröße oder feature size der zugrundeliegenden Strukturierungstechnik entsprechenden Fläche oder Ausdehnung.
  18. Verfahren zum Herstellen einer Halbleiterspeicherzelle nach einem der Ansprüche 11 bis 17, dadurch gekennzeichnet, – dass zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16) eine untere und insbesondere freie oder floatende Gateelektrode (14) derart ausgebildet wird, – dass dadurch der elektrische Kontakt und/oder der Bereich eines im Wesentlichen konstanten elektrischen Potenzials zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16) ausgebildet wird.
  19. Verfahren zum Herstellen einer Halbleiterspeicherzelle nach einem der Ansprüche 11 bis 18, dadurch gekennzeichnet, – dass der Gateisolationsbereich (GOX) und der Ferroelektrikumsbereich (16) derart in unmittelbarem Kontakt miteinander ausgebildet werden, – dass dadurch der elektrische Kontakt und/oder der Bereich eines im Wesentlichen konstanten elektrischen Potenzials zwischen dem Gateisolationsbereich (GOX) und dem Ferroelektrikumsbereich (16) ausgebildet wird.
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