JPH11330275A

JPH11330275A - 半導体装置およびその製造方法

Info

Publication number: JPH11330275A
Application number: JP10135749A
Authority: JP
Inventors: Hideaki Kuroda; 英明黒田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-05-18
Filing date: 1998-05-18
Publication date: 1999-11-30

Abstract

(57)【要約】【課題】ＭＦＳＦＥＴあるいはＭＩＳＦＥＴにおけるゲ
ート絶縁膜として熱処理の影響を受けない高品質な強誘
電体膜あるいは高誘電体膜を有する半導体装置およびそ
の製造方法を提供する。【解決手段】チャネル形成領域を有する半導体基板１０
と、チャネル形成領域と接続するように形成されたソー
ス・ドレイン領域１３，１５と、半導体基板の上層に形
成された絶縁膜２３ａ，２４，２５と、絶縁膜に形成さ
れ、チャネル形成領域を露出する開口部と、開口部の底
面および内壁面を被覆して形成されたゲート絶縁膜２７
ａと、開口部内のゲート絶縁膜の上層に形成された導電
層３４ａとを有する構成とし、ソース・ドレイン領域を
形成した後にゲート絶縁膜を形成して製造する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ＭＩＳ（Metal-Insulator-
Semiconductor ）型電界効果トランジスタ、および／あ
るいは、ＭＩＳ型電界効果トランジスタのゲート絶縁膜
として強誘電体を用いることでデータを記憶するメモリ
トランジスタを有する半導体装置およびその製造方法に
関する。

【０００２】

【従来の技術】半導体装置に用いられるトランジスタと
しては、バイポーラトランジスタを用いるものと、ＭＯ
Ｓ型電界効果トランジスタ（ＭＯＳＦＥＴ；Metal-Oxid
e-Semiconductor Field Effect Transistor ）などの絶
縁ゲート型トランジスタを用いるものとに大別される。
バイポーラトランジスタとしては、ｎｐｎ接合型および
ｐｎｐ接合型が用いられている。一方、ＭＯＳＦＥＴと
しては、ｎチャネル型ＭＯＳＦＥＴ、ｐチャネル型ＭＯ
ＳＦＥＴ、およびその両方を用いるＣＭＯＳＦＥＴとが
用いられている。ＭＯＳＦＥＴは素子の専有面積が小さ
いので高集積化がしやすく、特にＣＭＯＳＦＥＴは消費
電力が小さいなどの利点があるため、今日において広く
用いられているトランジスタである。

【０００３】上記のＭＯＳＦＥＴについて、ｎチャネル
型ＭＯＳＦＥＴを例として説明する。例えば図２１
（ａ）に示すように、シリコン半導体基板に形成された
ｐ型ウェルＷの上層に、酸化シリコンからなるゲート絶
縁膜Ｉが形成されており、さらにその上層に例えば導電
性不純物を含有するポリシリコンからなるゲート電極Ｇ
が形成されている。また、ゲート電極Ｇの両側部のｐ型
ウェルＷ中には、ｎ型不純物を含有するソース・ドレイ
ン拡散層ＳＤが形成されている。

【０００４】上記のｎチャネル型ＭＯＳＦＥＴにおいて
は、ゲート電極Ｇにトランジスタの閾値（Ｖｔｈ）以上
の電圧を印加すると、トランジスタのチャネル形成領域
表層部において反転層が形成され、チャネルとなってソ
ース・ドレイン拡散層間に電流を流すことができる。

【０００５】上記のｎチャネル型ＭＯＳＦＥＴの製造方
法について説明する。まず、図２２（ａ）に示すよう
に、例えば、シリコン半導体基板に形成したｐ型ウェル
Ｗの上層に、例えば熱酸化法により酸化シリコンのゲー
ト絶縁膜Ｉを形成し、その上層に例えばＣＶＤ（Chemic
al Vapor Deposition ）法により導電性不純物を含有す
るポリシリコンからなるゲート電極Ｇを形成する。次
に、図２２（ｂ）に示すように、ゲート電極Ｇをマスク
として、リンなどのｎ型不純物をイオン注入し、熱処理
を施してソース・ドレイン拡散層ＳＤを形成する。以上
で、上記のｎチャネル型ＭＯＳＦＥＴを形成することが
できる。

【０００６】また、電気的に書き換え可能な半導体不揮
発性記憶装置として、上記のような電界効果トランジス
タにおいて、トランジスタのゲート絶縁膜として強誘電
体膜を用いたＭＦＳＦＥＴ（Metal-Ferroelectric-Semi
conductor FET ）型の半導体不揮発性記憶装置が開発さ
れている。その構造は基本的には図２１（ａ）に示すｎ
チャネル型ＭＯＳＦＥＴと同様であり、ゲート絶縁膜Ｉ
として、例えばＰＺＴ（PbZrO₃），ＳＢＴ（SrBi₂Ta
₂O₉）などの強誘電体膜を用いることで、上記のｎチャ
ネル型ＭＯＳＦＥＴの製造方法と同様に形成することが
できる。ＭＦＳＦＥＴはトランジスタのゲート絶縁膜の
分極によりデータを記憶するものであり、データの書き
込みと読み出しを高速に行うことができる。また、例え
ばＮＯＲ型の場合には図２１（ｂ）の等価回路図に示す
ように、１個のトランジスタＴｒで１つのメモリセルを
構成し、ゲート電極にワード線ＷＬを、一方のソース・
ドレイン拡散層ＳＤにビット線ＢＬを接続する構成とす
ることができ、セルサイズを小さくできるので高集積化
が容易であるという利点がある。

【０００７】ｎチャネル型ＭＦＳＦＥＴを例として、Ｍ
ＦＳＦＥＴの動作原理について説明する。ゲート電極Ｇ
に強誘電体膜であるゲート絶縁膜Ｉを分極反転させるの
に十分な正電圧を印加し、その後ゲート電極Ｇの電圧を
０にする。強誘電体膜の残留分極による電荷により、チ
ャネル形成領域に反転層が形成されるため、ゲート電極
Ｇの電圧が０であるにもかかわらずＦＥＴはＯＮ状態と
なる。逆に、ゲート電極Ｇに負電圧を印加し、その後ゲ
ート電極Ｇの電圧を０にすると、強誘電体膜は逆方向に
分極反転し、強誘電体の残留分極による電荷によりチャ
ネル形成領域にはプラスの電荷が発生して反転層は形成
されず、ＦＥＴはＯＦＦ状態となる。つまり、ゲート電
極Ｇの電圧が０のときに、ＦＥＴを選択的にＯＮ状態か
ＯＦＦ状態にできるため、ソース・ドレイン拡散層間の
電流を検出することで”０”または”１”を判別でき
る。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
従来のＭＯＳＦＥＴにおいては、集積度の向上とともに
ゲート絶縁膜の薄膜化が進められているが、３ｎｍ以下
になるとトンネル効果によるリーク電流やシリコン半導
体基板表面の表面粗さ（ラフネス）の影響によるゲート
絶縁膜の信頼性の低下が無視できなくなってくる。この
ため、Ta₂O₅，ＳＴＯ（SrTiO₃），ＢＳＴ（Ba_xSr
_(1-x)TiO₃）などの酸化シリコンよりも誘電率の高い高
誘電体膜をゲート絶縁膜として用いる検討が行われてい
るが、これらの高誘電体膜は熱に対して耐性が低く、拡
散層形成時の熱処理における安定性が不十分であるため
に実用化はされていない。

【０００９】また、上記の従来のＭＦＳＦＥＴにおいて
も、ゲート絶縁膜である強誘電体膜が拡散層形成のため
の高温熱処理によりシリコン基板と反応してしまい、強
誘電体膜／シリコン基板の界面に酸化シリコンなどの不
要な膜が形成されて動作電圧が高くなる、トラップ準位
が発生して膜中に電荷が注入され、残留分極による電荷
を打ち消してしまう、また、強誘電体膜成分がシリコン
基板中に拡散してＦＥＴの特性を変えてしまうという問
題が発生する。

【００１０】上記のＭＦＳＦＥＴの強誘電体膜／シリコ
ン基板の界面における問題を解決するために、図２３
（ａ）に示すＭＦＭＩＳＦＥＴ（Metal-Ferroelectric-
Metal-Insulator-Semiconductor FET ）と呼ばれる構造
の半導体不揮発性記憶装置が開発された。このＭＦＭＩ
ＳＦＥＴについて、ｎチャネル型ＭＦＭＩＳＦＥＴを例
として説明する。例えば、シリコン半導体基板に形成さ
れたｐ型ウェルＷの上層に、酸化シリコンからなるゲー
ト絶縁膜Ｉが形成されており、その上層に例えば金属な
どの導電体からなるフローティングゲートＦＧが形成さ
れており、その上層に強誘電体膜ＦＥが形成されてお
り、その上層に例えば金属などの導電体からなるコント
ロールゲートＣＧが形成されている。また、コントロー
ルゲートＣＧの両側部のｐ型ウェルＷ中には、ｎ型不純
物を含有するソース・ドレイン拡散層ＳＤが形成されて
いる。ＭＦＭＩＳＦＥＴは、コントロールゲートＣＧと
フローティングゲートＦＧの間に形成された強誘電体膜
ＦＥの分極によりデータを記憶するものであり、図２３
（ｂ）の等価回路図に示すように、１個のメモリセルは
電界効果トランジスタＴｒのゲート電極にキャパシタＣ
ａｐが接続されて構成されており、ゲート電極にキャパ
シタの一方の電極が接続し、他方の電極がワード線ＷＬ
に接続し、一方のソース・ドレイン拡散層ＳＤにビット
線ＢＬが接続する構成とすることができる。ＭＦＳＦＥ
Ｔと同様に、セルサイズを小さくできるので高集積化が
容易であるという利点がある。

【００１１】上記のｎチャネル型ＭＦＭＩＳＦＥＴの製
造方法について説明する。まず、図２４（ａ）に示すよ
うに、例えば、シリコン半導体基板に形成したｐ型ウェ
ルＷの上層に、例えば熱酸化法により酸化シリコンのゲ
ート絶縁膜Ｉを形成し、その上層に例えばスパッタリン
グ法により金属などの導電体からなるフローティングゲ
ートＦＧを形成する。さらにその上層に、例えばＰＺＴ
（PbZrO₃），ＳＢＴ（SrBi₂Ta₂O₉）などの強誘電体膜Ｆ
Ｅを形成し、その上層に金属などの導電体からなるコン
トロールゲートＣＧを形成する。次に、図２４（ｂ）に
示すように、コントロールゲートＣＧをマスクとして、
リンなどのｎ型不純物をイオン注入し、熱処理を施して
ソース・ドレイン拡散層ＳＤを形成する。以上で、上記
のｎチャネル型ＭＦＭＩＳＦＥＴを形成することができ
る。

【００１２】しかしながら、上記の構造のＭＦＭＩＳＦ
ＥＴにおいては、上記のような強誘電体膜／シリコン基
板の界面における問題は抑制されるが、これらの強誘電
体膜は拡散層形成時の熱処理における安定性が不十分で
あり、熱に対する安定性を確保することが困難であり、
さらに強誘電体膜に印加される電界を確保するために低
電圧化することが困難であるという問題がある。

【００１３】本発明は上記の問題点を鑑みてなされたも
のであり、従って本発明は、ＭＦＳＦＥＴあるいはＭＩ
ＳＦＥＴにおけるゲート絶縁膜として、ソース・ドレイ
ン拡散層などの拡散層形成時の熱処理の影響を受けない
高品質な強誘電体膜あるいは高誘電体膜を有する半導体
装置、および、上記熱処理の影響を受けずに高品質な強
誘電体膜あるいは高誘電体膜を形成することが可能な半
導体装置の製造方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、チャネル形成領域を有する
半導体基板と、前記チャネル形成領域と接続するように
形成されたソース・ドレイン領域と、前記半導体基板の
上層に形成された絶縁膜と、前記絶縁膜に形成され、前
記チャネル形成領域を露出する開口部と、前記開口部の
底面および内壁面を被覆して形成されたゲート絶縁膜
と、前記開口部内の前記ゲート絶縁膜の上層に形成され
た導電層とを有する。

【００１５】上記の本発明の半導体装置において、チャ
ネル形成領域上に形成されたゲート絶縁膜と、ゲート絶
縁膜上に形成されたゲート電極となる導電層と、チャネ
ル形成領域と接続するソース・ドレイン領域とから電界
効果トランジスタが構成されている。

【００１６】上記の半導体装置においては、ソース・ド
レイン領域が形成された半導体基板上の絶縁膜に形成さ
れた開口部の底面および内壁面を被覆してゲート絶縁膜
が形成され、開口部内のゲート絶縁膜の上層にゲート電
極となる導電層が形成されており、製造工程においてソ
ース・ドレイン領域を形成した後にゲート絶縁膜を形成
することができる。従って、ＭＦＳＦＥＴあるいはＭＩ
ＳＦＥＴにおけるゲート絶縁膜として、ソース・ドレイ
ン拡散層などの拡散層形成時の熱処理の影響を受けない
高品質な強誘電体膜あるいは高誘電体膜を有する半導体
装置とすることができる。

【００１７】上記の本発明の半導体装置は、好適には、
前記ゲート絶縁膜は強誘電体膜を含み、さらに好適に
は、前記ゲート絶縁膜は強誘電体膜と酸化シリコンある
いは窒化シリコンとの複合膜である。これにより、ゲー
ト絶縁膜としてＰＺＴ（PbZrO₃），ＳＢＴ（SrBi₂Ta
₂O₉）などの強誘電体膜を用い、メモリトランジスタと
なるＭＦＳＦＥＴを構成することができる。

【００１８】上記の本発明の半導体装置は、好適には、
前記ゲート絶縁膜は酸化シリコンよりも誘電率の高い高
誘電体膜を含み、さらに好適には、前記ゲート絶縁膜は
酸化シリコンよりも誘電率の高い高誘電体膜と酸化シリ
コンあるいは窒化シリコンとの複合膜である。これによ
り、ゲート絶縁膜としてTa₂O₅，ＳＴＯ（SrTiO₃），Ｂ
ＳＴ（Ba_xSr_(1-x)TiO₃）などの酸化シリコンよりも誘
電率の高い高誘電体膜を用いるＭＩＳＦＥＴを構成する
ことができる。

【００１９】上記の本発明の半導体装置は、好適には、
前記ソース・ドレイン領域の前記チャネル形成領域側に
おける前記半導体基板中に、前記ソース・ドレイン領域
よりも導電性不純物濃度が低い領域が形成されている。
これにより、トランジスタのソース・ドレイン領域を、
短チャネル効果などを抑制することができるＬＤＤ（Li
ghtly Doped Drain ）構造とすることができる。

【００２０】上記の本発明の半導体装置は、好適には、
前記絶縁膜は、前記開口部の両側部に形成されたサイド
ウォール絶縁膜を含む。これにより、サイドウォール絶
縁膜をＬＤＤスペーサとすることによるＬＤＤ構造のソ
ース・ドレイン領域を形成することができる構造とする
ことができる。

【００２１】また、上記の目的を達成するため、本発明
の半導体装置は、半導体基板上に第１トランジスタと、
第２トランジスタを有する半導体装置であって、前記第
１トランジスタが、前記半導体基板に形成された第１チ
ャネル形成領域と、前記第１チャネル形成領域と接続す
るように形成された第１ソース・ドレイン領域と、前記
半導体基板の上層に形成された第１絶縁膜と、前記第１
絶縁膜に形成され、前記第１チャネル形成領域を露出す
る第１開口部と、前記第１開口部の底面および内壁面を
被覆して形成された強誘電体を含む第１ゲート絶縁膜
と、前記第１開口部内の前記第１ゲート絶縁膜の上層に
形成された第１導電層とを有する強誘電体メモリトラン
ジスタであり、前記第２トランジスタが、前記半導体基
板に形成された第２チャネル形成領域と、前記第２チャ
ネル形成領域と接続するように形成された第２ソース・
ドレイン領域と、前記半導体基板の上層に形成された第
２絶縁膜と、前記第２絶縁膜に形成され、前記第２チャ
ネル形成領域を露出する第２開口部と、前記第２開口部
の底面および内壁面を被覆して形成され、酸化シリコン
よりも誘電率の高い高誘電体を含む第２ゲート絶縁膜
と、前記第２開口部内の前記第２ゲート絶縁膜の上層に
形成された第２導電層とを有するトランジスタである。

【００２２】上記の本発明の半導体装置は、第１トラン
ジスタについて、第１ゲート絶縁膜としてＰＺＴ（PbZr
O₃），ＳＢＴ（SrBi₂Ta₂O₉）などの強誘電体膜を用い、
メモリトランジスタとなるＭＦＳＦＥＴを構成すること
ができ、第２トランジスタについて、第２ゲート絶縁膜
としてTa₂O₅，ＳＴＯ（SrTiO₃），ＢＳＴ（Ba_xSr
_(1-x)TiO₃）などの酸化シリコンよりも誘電率の高い高
誘電体膜を用いるＭＩＳＦＥＴを構成することができ
る。

【００２３】上記の半導体装置においては、製造工程に
おいてソース・ドレイン領域を形成した後にゲート絶縁
膜を形成することができる構造であり、ゲート絶縁膜と
してソース・ドレイン拡散層などの拡散層形成時の熱処
理の影響を受けない高品質な強誘電体膜を有するＭＦＳ
ＦＥＴ、および、高誘電体膜を有するＭＩＳＦＥＴを有
する半導体装置とすることができる。

【００２４】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体基板のチャネル形成
領域の上層にマスク層を形成する工程と、前記マスク層
をマスクとして導電性不純物を導入する工程と、前記導
電性不純物を活性化する熱処理を行う工程と、前記マス
ク層の上層に全面に、前記マスク層よりも厚膜の絶縁膜
を形成する工程と、前記マスク層を露出させるまで前記
絶縁膜を上面から研磨する工程と、前記マスク層を除去
して前記チャネル形成領域を露出させる開口部を形成す
る工程と、前記開口部の少なくとも底面を被覆してゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜の上層に
前記開口部を埋め込んで導電層を形成する工程とを有す
る。

【００２５】上記の本発明の半導体装置の製造方法は、
半導体基板のチャネル形成領域の上層にマスク層を形成
し、マスク層をマスクとして導電性不純物を導入し、導
電性不純物を活性化する熱処理を行い、マスク層の上層
に全面に、マスク層よりも厚膜の絶縁膜を形成し、マス
ク層を露出させるまで絶縁膜を上面から研磨する。次
に、マスク層を除去してチャネル形成領域を露出させる
開口部を形成し、開口部の少なくとも底面を被覆してゲ
ート絶縁膜を形成し、ゲート絶縁膜の上層に開口部を埋
め込んで導電層を形成する。

【００２６】上記の半導体装置の製造方法によれば、導
電性不純物を活性化する熱処理を行うことでソース・ド
レイン領域を形成した後にゲート絶縁膜を形成する。従
って、ＭＦＳＦＥＴあるいはＭＩＳＦＥＴにおけるゲー
ト絶縁膜として、ソース・ドレイン拡散層などの拡散層
形成時の熱処理の影響を受けずに高品質な強誘電体膜あ
るいは高誘電体膜を形成することが可能である。

【００２７】上記の本発明の半導体装置の製造方法は、
好適には、前記ゲート絶縁膜は強誘電体膜を含み、さら
に好適には、前記ゲート絶縁膜は強誘電体膜と酸化シリ
コンあるいは窒化シリコンとの複合膜である。これによ
り、ゲート絶縁膜としてＰＺＴ（PbZrO₃），ＳＢＴ（Sr
Bi₂Ta₂O₉）などの強誘電体膜を用い、メモリトランジス
タとなるＭＦＳＦＥＴを形成することができる。

【００２８】上記の本発明の半導体装置の製造方法は、
好適には、前記ゲート絶縁膜は酸化シリコンよりも誘電
率の高い高誘電体膜を含み、さらに好適には、前記ゲー
ト絶縁膜は酸化シリコンよりも誘電率の高い高誘電体膜
と酸化シリコンあるいは窒化シリコンとの複合膜であ
る。これにより、ゲート絶縁膜としてTa₂O₅，ＳＴＯ
（SrTiO₃），ＢＳＴ（Ba_xSr_(1-x)TiO₃）などの酸化シ
リコンよりも誘電率の高い高誘電体膜を用いるＭＩＳＦ
ＥＴを構成することができる。

【００２９】上記の本発明の半導体装置の製造方法は、
好適には、前記マスク層をマスクとして導電性不純物を
導入する工程の後、前記絶縁膜を形成する工程の前に、
前記マスク層の側壁部にサイドウォール絶縁膜を形成す
る工程と、前記サイドウォール絶縁膜をマスクとして導
電性不純物を導入する工程とをさらに有し、さらに好適
には、前記サイドウォール絶縁膜を形成する工程が、前
記マスク層を被覆して全面にサイドウォール絶縁膜用層
を形成する工程と、前記マスク層の側壁部を残して前記
サイドウォール絶縁膜用層を除去する工程とを含む。こ
れにより、サイドウォール絶縁膜をＬＤＤスペーサとし
て、トランジスタのソース・ドレイン領域を短チャネル
効果などを抑制することができるＬＤＤ構造として形成
することができる。

【００３０】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体基板上に第１トラン
ジスタと、第２トランジスタを有する半導体装置の製造
方法であって、前記半導体基板の第１トランジスタ形成
領域に第１チャネル形成領域を形成し、第２トランジス
タ形成領域に第２チャネル形成領域を形成する工程と、
前記第１チャネル形成領域の上層に第１マスク層を形成
し、前記第２チャネル形成領域の上層に第２マスク層を
形成する工程と、前記第１マスク層をマスクとして前記
第１トランジスタ形成領域に導電性不純物を導入する工
程と、前記第２マスク層をマスクとして前記第２トラン
ジスタ形成領域に導電性不純物を導入する工程と、前記
第１トランジスタ形成領域および前記第２トランジスタ
形成領域に導入した導電性不純物を活性化する熱処理を
行う工程と、前記第１マスク層および前記第２マスク層
の上層に全面に、前記第１マスク層および前記第２マス
ク層よりも厚膜の絶縁膜を形成する工程と、前記第１マ
スク層および前記第２マスク層を露出させるまで前記絶
縁膜を上面から研磨する工程と、前記第１マスク層を除
去して前記第１チャネル形成領域を露出させる第１開口
部を形成する工程と、前記第１開口部の少なくとも底面
を被覆して強誘電体を含む第１ゲート絶縁膜を形成する
工程と、前記第１ゲート絶縁膜の上層に前記第１開口部
を埋め込んで第１導電層を形成する工程と、前記第２マ
スク層を除去して前記第２チャネル形成領域を露出させ
る第２開口部を形成する工程と、前記第２開口部の少な
くとも底面を被覆して酸化シリコンよりも誘電率の高い
高誘電体を含む第２ゲート絶縁膜を形成する工程と、前
記第２ゲート絶縁膜の上層に前記第２開口部を埋め込ん
で第２導電層を形成する工程とを有する。

【００３１】上記の本発明の半導体装置の製造方法は、
半導体基板の第１トランジスタ形成領域に第１チャネル
形成領域を形成し、第２トランジスタ形成領域に第２チ
ャネル形成領域を形成し、第１チャネル形成領域の上層
に第１マスク層を形成し、第２チャネル形成領域の上層
に第２マスク層を形成する。次に、第１マスク層をマス
クとして第１トランジスタ形成領域に導電性不純物を導
入し、第２マスク層をマスクとして第２トランジスタ形
成領域に導電性不純物を導入し、第１トランジスタ形成
領域および第２トランジスタ形成領域に導入した導電性
不純物を活性化する熱処理を行う。次に、第１マスク層
および第２マスク層の上層に全面に、第１マスク層およ
び第２マスク層よりも厚膜の絶縁膜を形成し、第１マス
ク層および第２マスク層を露出させるまで絶縁膜を上面
から研磨する。次に、第１マスク層を除去して第１チャ
ネル形成領域を露出させる第１開口部を形成し、第１開
口部の少なくとも底面を被覆して強誘電体を含む第１ゲ
ート絶縁膜を形成し、第１ゲート絶縁膜の上層に第１開
口部を埋め込んで第１導電層を形成する。次に、第２マ
スク層を除去して第２チャネル形成領域を露出させる第
２開口部を形成し、第２開口部の少なくとも底面を被覆
して酸化シリコンよりも誘電率の高い高誘電体を含む第
２ゲート絶縁膜を形成し、第２ゲート絶縁膜の上層に第
２開口部を埋め込んで第２導電層を形成する。

【００３２】上記の半導体装置の製造方法によれば、第
１トランジスタ形成領域および第２トランジスタ形成領
域に導入した導電性不純物を活性化する熱処理を行うこ
とでソース・ドレイン領域を形成した後に、強誘電体膜
を含む第１ゲート絶縁膜および高誘電体膜を含む第２ゲ
ート絶縁膜を形成する。従って、ＭＦＳＦＥＴあるいは
ＭＩＳＦＥＴにおけるゲート絶縁膜として、ソース・ド
レイン拡散層などの拡散層形成時の熱処理の影響を受け
ずに高品質な強誘電体膜あるいは高誘電体膜を形成する
ことが可能である。上記の第１ゲート絶縁膜および第２
ゲート絶縁膜としては、それぞれ強誘電体膜と酸化シリ
コンあるいは窒化シリコンとの複合膜、酸化シリコンよ
りも誘電率の高い高誘電体膜と酸化シリコンあるいは窒
化シリコンとの複合膜とすることができる。

【００３３】上記の本発明の半導体装置の製造方法は、
好適には、前記第２マスク層をマスクとして導電性不純
物を導入する工程の後、前記絶縁膜を形成する工程の前
に、前記第１マスク層の側壁部および前記第２マスク層
の側壁部に、第１サイドウォール絶縁膜および第２サイ
ドウォール絶縁膜をそれぞれ形成する工程と、前記第１
サイドウォール絶縁膜をマスクとして第１トランジスタ
形成領域に導電性不純物を導入する工程と、前記第２サ
イドウォール絶縁膜をマスクとして第２トランジスタ形
成領域に導電性不純物を導入する工程とをさらに有し、
さらに好適には、前記第１サイドウォール絶縁膜および
第２サイドウォール絶縁膜を形成する工程が、前記第１
マスク層および第２マスク層を被覆して全面にサイドウ
ォール絶縁膜用層を形成する工程と、前記第１マスク層
および第２マスク層の側壁部を残して前記サイドウォー
ル絶縁膜用層を除去する工程とを含む。これにより、サ
イドウォール絶縁膜をＬＤＤスペーサとして、トランジ
スタのソース・ドレイン領域を短チャネル効果などを抑
制することができるＬＤＤ構造として形成することがで
きる。

【００３４】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
下記に説明する。

【００３５】第１実施形態本実施形態にかかる半導体装置の断面図を図１に示す。
例えばＳＴＩ法により形成された素子分離絶縁膜２０に
より分離された半導体基板１０の活性領域上において、
領域Ａにおいてｎチャネル型ＭＦＳＦＥＴであるメモリ
トランジスタが形成され、領域Ｂにおいてｐチャネル型
ＭＯＳＦＥＴが形成されている。

【００３６】領域Ａに形成されているｎチャネル型ＭＦ
ＳＦＥＴについて説明する。例えばｐ型半導体基板１０
に形成されたｎ型ウェル１１中のｐ型ウェル１２中にｎ
チャネル型ＭＦＳＦＥＴのチャネル形成領域が形成され
ており、このチャネル形成領域と接続するように、ｎ型
不純物を低濃度に含有するＬＤＤ（Lightly Doped Drai
n ）拡散層１３と、高濃度に含有するソース・ドレイン
拡散層１５が形成されている。ｐ型ウェル１２の上層に
は、窒化シリコンのサイドウォール絶縁膜２３ａ、窒化
シリコン膜２４およびＨＤＰ（プラズマＣＶＤ法により
形成した高密度酸化シリコン）膜２５が形成されてお
り、サイドウォール絶縁膜２３ａの側面を側壁とし、チ
ャネル形成領域を露出させる開口部が開口されていて、
開口部の底面および側壁面を被覆して、ＰＺＴ（PbZr
O₃），ＳＢＴ（SrBi₂Ta₂O₉）などの強誘電体膜を含むゲ
ート絶縁膜２７ａが形成され、その上層に開口部を埋め
込んでPt,Ir,IrO₂,Ru,RuO₂およびW などの導電層からな
るゲート電極３４ａが形成されている。以上で、ｎチャ
ネル型ＭＦＳＦＥＴであるメモリトランジスタが形成さ
れている。

【００３７】一方、領域Ｂにおいては、ｐチャネル型Ｍ
ＯＳＦＥＴが形成されている。上記のｎ型ウェル１１中
にｐチャネル型ＭＯＳＦＥＴのチャネル形成領域が形成
されており、このチャネル形成領域と接続するように、
ｐ型不純物を低濃度に含有するＬＤＤ拡散層１４と、高
濃度に含有するソース・ドレイン拡散層１６が形成され
ている。ｎ型ウェル１１の上層には酸化シリコンのゲー
ト絶縁膜２１が形成されており、その上層にポリシリコ
ンの下層ゲート電極３０ａと、WN,TiNなどの密着層３２
ａと、W などの導電層からなる上層ゲート電極３３ａか
らなるゲート電極が形成されている。以上のように、ｐ
チャネル型ＭＯＳＦＥＴが形成されている。また、ゲー
ト電極の側壁部には窒化シリコンのサイドウォール絶縁
膜２３ａが形成され、その上層に窒化シリコン膜２４お
よびＨＤＰ（プラズマＣＶＤ法により形成した高密度酸
化シリコン）膜２５が形成されている。

【００３８】また、上記のｎチャネル型ＭＦＳＦＥＴと
ｐチャネル型ＭＯＳＦＥＴを被覆して全面に例えば酸化
シリコンの層間絶縁膜２８が形成されている。層間絶縁
膜２８、ＨＤＰ膜２５、窒化シリコン膜２４などを貫通
して、基板に達するコンタクトホールが開口されてお
り、コンタクトホール内にはTiN/Tiなどの密着層３５と
W などのコンタクトプラグ３６が形成されている。コン
タクトプラグ３６は、TiN/Ti層３７、AlCu層３８、TiN/
Ti層３９からなる上層配線に接続している。

【００３９】上記の本実施形態の半導体装置は、ソース
・ドレイン領域が形成された半導体基板上の絶縁膜に形
成された開口部の底面および内壁面を被覆してゲート絶
縁膜が形成され、開口部内のゲート絶縁膜の上層にゲー
ト電極となる導電層が形成されており、製造工程におい
てソース・ドレイン領域を形成した後にゲート絶縁膜を
形成することができる。従って、ＭＦＳＦＥＴにおける
ゲート絶縁膜として、ソース・ドレイン拡散層などの拡
散層形成時の熱処理の影響を受けない高品質な強誘電体
膜を有する半導体装置とすることができる。

【００４０】上記の本実施形態の半導体装置の製造方法
について説明する。まず、図２（ａ）に示すように、例
えばｐ型半導体基板１０にｎ型ウェル１１およびｐ型ウ
ェル１２を通常の手法によりそれぞれ形成する。次に、
素子分離領域に溝を形成し、溝内を酸化シリコンなどの
絶縁体で埋め込んで素子分離絶縁膜２０を形成し、例え
ばｎチャネル型ＭＦＳＦＥＴを形成する領域Ａと、ｐチ
ャネル型ＭＯＳＦＥＴを形成する領域Ｂに分離する。次
に、領域Ａおよび領域Ｂにおいて例えば熱酸化法により
全面にゲート絶縁膜２１を形成し、その上層に例えばＣ
ＶＤ（ChemicalVapor Deposition ）法により、１００
〜２００ｎｍ程度の膜厚で不純物を含有していないポリ
シリコン層３０を堆積させ、その上層に例えばＣＶＤ法
により数１０ｎｍ程度の膜厚で酸化シリコン層２２を堆
積させ、その上層に例えばＣＶＤ法により、１００〜２
００ｎｍ程度の膜厚でポリシリコン層３１を堆積させ
る。次に、フォトリソグラフィー工程により、ポリシリ
コン層３１の上層にゲート電極のパターンのレジスト膜
Ｒ１を形成する。

【００４１】次に、図２（ｂ）に示すように、レジスト
膜Ｒ１をマスクとしてＲＩＥ（反応性イオンエッチン
グ）などのエッチングを施し、ゲート電極パターンに加
工したポリシリコン層３１ａ、酸化シリコン層２２ａお
よびポリシリコン層３０ａとする。

【００４２】次に、図３（ｃ）に示すように、領域Ｂを
レジスト膜Ｒ２で保護し、領域Ａにおいてポリシリコン
層３１ａをマスクとしてAsなどのｎ型不純物Ｄ１を１×
１０¹³〜１×１０¹⁵atoms/cm²程度のドーズ量でイオン
注入してｎ型のＬＤＤ拡散層１３を形成する。

【００４３】次に、図３（ｄ）に示すように、領域Ａを
レジスト膜Ｒ３で保護し、領域Ｂにおいてポリシリコン
層３１ａをマスクとしてBF₂などのｐ型不純物Ｄ２を１
×１０¹³〜１×１０¹⁵atoms/cm²程度のドーズ量でイオ
ン注入してｐ型のＬＤＤ拡散層１４を形成する。

【００４４】次に、図４（ｅ）に示すように、領域Ａお
よび領域Ｂにおいて、ポリシリコン層３１ａ、酸化シリ
コン層２２ａおよびポリシリコン層３０ａの上層に、例
えばＣＶＤ法により窒化シリコンを数１０ｎｍの膜厚で
堆積させてサイドウォール絶縁膜用層２３を形成する。

【００４５】次に、図４（ｆ）に示すように、例えばＲ
ＩＥなどの異方性エッチングによりポリシリコン層３１
ａ、酸化シリコン層２２ａおよびポリシリコン層３０ａ
の側壁部を残してエッチバックして、サイドウォール絶
縁膜２３ａを形成する。

【００４６】次に、図５（ｇ）に示すように、領域Ｂを
レジスト膜Ｒ４で保護し、領域Ａにおいてサイドウォー
ル絶縁膜２３ａをマスクとしてAsなどのｎ型不純物Ｄ３
を１×１０¹⁵〜１×１０¹⁶atoms/cm²程度のドーズ量で
イオン注入してｎ型のソース・ドレイン拡散層１５を形
成する。

【００４７】次に、図５（ｈ）に示すように、領域Ａを
レジスト膜Ｒ５で保護し、領域Ｂにおいてサイドウォー
ル絶縁膜２３ａをマスクとしてBF₂などのｐ型不純物Ｄ
４を１×１０¹⁵〜１×１０¹⁶atoms/cm²程度のドーズ量
でイオン注入してｐ型のソース・ドレイン拡散層１６を
形成する。次に、例えば拡散炉における熱処理、あるい
はランプアニールなどの高温短時間熱処理により、上記
で領域Ａおよび領域Ｂにおいて導入した導電性不純物を
活性化させる熱処理工程を行う。熱処理としては、イオ
ン注入工程一回毎にそれぞれ行うこともでき、また、数
回のイオン注入により不純物を導入した後にまとめて行
うこともできる。

【００４８】次に、図６（ｉ）に示すように、領域Ａお
よび領域Ｂにおいて、ポリシリコン層３１ａ、およびサ
イドウォール絶縁膜２３ａの上層に、例えば減圧ＣＶＤ
法により数１０ｎｍの膜厚で窒化シリコン層２４を堆積
させ、さらにその上層に例えばプラズマＣＶＤ法により
数１００ｎｍの膜厚でＨＤＰ（高密度酸化シリコン）膜
２５を形成する。

【００４９】次に、図６（ｊ）に示すように、ＨＤＰ膜
２５の上面から例えばＣＭＰ（Chemical Mechanical Po
lishing ）法によりポリシリコン層３１ａが露出するま
で研磨し、その研磨面上に例えばＣＶＤ法により数１０
〜数１００ｎｍの膜厚で酸化シリコン層２６ａを形成す
る。

【００５０】次に、図７（ｋ）に示すように、領域Ａを
レジスト膜Ｒ６で保護し、ＲＩＥなどのエッチングを施
して領域Ｂの酸化シリコン膜２６ａを除去する。さら
に、酸化シリコンおよび窒化シリコンに対する選択比を
有してポリシリコンを除去するエッチングなどにより、
領域Ｂのポリシリコン層３１ａを除去し、サイドウォー
ル絶縁膜２３ａにより挟まれた領域において開口部を形
成する。次に、酸化シリコン層２２ａを通過させて、ポ
リシリコン層３０ａ中にB あるいはBF₂などのｐ型不純
物Ｄ５を１×１０¹⁵〜１×１０¹⁶atoms/cm²程度のドー
ズ量でイオン注入し、熱処理を施して、導電性を高めた
ポリシリコン層３０ａとする。

【００５１】次に、図７（ｌ）に示すように、例えばＲ
ＩＥなどのエッチングにより酸化シリコン層２２ａを除
去し、次に、例えばＣＶＤ法により上記の開口部内を被
覆して全面にWN,TiNなどの密着層３２を形成し、さらに
開口部内を埋め込んで密着層３２の上層に、W などの導
電層３３を形成する。

【００５２】次に、図８（ｍ）に示すように、導電層３
３の上面から例えばＣＭＰ法により領域Ａにおいてポリ
シリコン層３１ａが露出するまで研磨し、開口部内に埋
め込まれた密着層３２ａと導電層３３ａとする。密着層
３２ａ、導電層３３ａおよびポリシリコン層３０ａとか
ら、ｐチャネル型ＭＯＳＦＥＴのゲート電極が形成され
る。次に、研磨面上に例えばＣＶＤ法により数１０〜数
１００ｎｍの膜厚で酸化シリコン層２６ｂを形成する。

【００５３】次に、図８（ｎ）に示すように、領域Ｂを
レジスト膜Ｒ７で保護し、ＲＩＥなどのエッチングを施
して領域Ａの酸化シリコン膜２６ｂを除去する。さら
に、高密度酸化シリコンおよび窒化シリコンに対する選
択比を有してポリシリコンおよび酸化シリコンを除去す
るエッチングなどにより、領域Ａのポリシリコン層３１
ａ、酸化シリコン層２２ａ、ポリシリコン層３０ａおよ
びゲート絶縁膜（酸化シリコン）２１を除去し、サイド
ウォール絶縁膜２３ａにより挟まれた領域においてチャ
ネル形成領域を露出させる開口部を形成する。

【００５４】次に、図９（ｏ）に示すように、上記の開
口部内を被覆して全面に、例えばＣＶＤ法により、数ｎ
ｍの酸化シリコン層、アンモニア雰囲気で表面を窒化し
た数ｎｍの酸化シリコン層、あるいは、NO,N₂O雰囲気で
形成した数ｎｍのSiON膜と、長距離スパッタリング法あ
るいはコリメートスパッタリング法などにより数１０〜
数１００ｎｍの膜厚のＰＺＴ（PbZrO₃），ＳＢＴ（SrBi
₂Ta₂O₉）などの強誘電体膜との複合膜であるゲート絶縁
膜２７を形成し、さらに開口部内を埋め込んでゲート絶
縁膜２７の上層に、例えばスパッタリング法によりPt,I
r,IrO₂,Ru,RuO₂などを数１０ｎｍの膜厚で堆積させ、さ
らにＣＶＤ法によりW などを数１０〜数１００ｎｍの膜
厚で堆積させ、導電層３４を形成する。

【００５５】次に、図９（ｐ）に示すように、導電層３
４の上面から例えばＣＭＰ法により研磨し、開口部内に
埋め込まれたゲート絶縁膜２７ａと導電層３４ａとす
る。導電層３４ａは、ｎチャネル型ＭＦＳＦＥＴのゲー
ト電極となる。次に、領域Ａおよび領域Ｂにおいて、例
えばＣＶＤ法により全面に酸化シリコンを数１００ｎｍ
の膜厚で堆積させて層間絶縁膜２８を形成する。

【００５６】次に、図１０（ｑ）に示すように、層間絶
縁膜２８、ＨＤＰ膜２５、窒化シリコン膜２４などを貫
通して、基板に達するコンタクトホールを開口する。

【００５７】次に、図１０（ｒ）に示すように、例えば
スパッタリング法によりコンタクトホール内を被覆して
全面にTiN/Tiなどの密着層３５を形成し、さらにコンタ
クトホール内を埋め込んで全面にW を堆積させ、ＣＭＰ
法などにより上面から研磨して、コンタクトプラグ３６
を形成する。

【００５８】次に、コンタクトプラグ３６に接続するTi
N/Ti層３７、AlCu層３８、TiN/Ti層３９からなる上層配
線を形成して、図１に示す半導体装置に至る。以降の工
程としては、パッシベーション膜の形成、パッドの開口
などを行って、所望の半導体装置とすることができる。

【００５９】上記の本実施形態にかかる半導体装置の製
造方法によれば、導電性不純物を活性化する熱処理を行
うことでソース・ドレイン領域を形成した後にゲート絶
縁膜を形成する。従って、ＭＦＳＦＥＴにおけるゲート
絶縁膜として、ソース・ドレイン拡散層などの拡散層形
成時の熱処理の影響を受けずに高品質な強誘電体膜を形
成することが可能である。

【００６０】本実施形態において、ｎチャネル型ＭＦＳ
ＦＥＴのゲート絶縁膜２７ａとして、高誘電体を含む膜
とすることで、ｎチャネル型ＭＩＳＦＥＴとすることが
できる。この場合も、ＭＩＳＦＥＴにおけるゲート絶縁
膜として、ソース・ドレイン拡散層などの拡散層形成時
の熱処理の影響を受けずに高品質な高誘電体膜を形成す
ることが可能である。

【００６１】第２実施形態本実施形態にかかる半導体装置の断面図を図１１に示
す。例えばＳＴＩ法により形成された素子分離絶縁膜２
０により分離された半導体基板１０の活性領域上におい
て、領域Ａにおいてｎチャネル型ＭＦＳＦＥＴであるメ
モリトランジスタが形成され、領域Ｂにおいてｐチャネ
ル型ＭＩＳＦＥＴが形成されている。

【００６２】領域Ａに形成されているｎチャネル型ＭＦ
ＳＦＥＴについては、第１実施形態のｎチャネル型ＭＦ
ＳＦＥＴと実質的に同様である。一方、領域Ｂにおいて
は、ｐチャネル型ＭＩＳＦＥＴが形成されている。ｎ型
ウェル１１中にｐチャネル型ＭＯＳＦＥＴのチャネル形
成領域が形成されており、このチャネル形成領域と接続
するように、ｐ型不純物を低濃度に含有するＬＤＤ拡散
層１４と、高濃度に含有するソース・ドレイン拡散層１
６が形成されている。ｎ型ウェル１１の上層には、窒化
シリコンのサイドウォール絶縁膜２３ａ、窒化シリコン
膜２４およびＨＤＰ（プラズマＣＶＤ法により形成した
高密度酸化シリコン）膜２５が形成されており、サイド
ウォール絶縁膜２３ａの側面を側壁とし、チャネル形成
領域を露出させる開口部が開口されていて、開口部の底
面および側壁面を被覆して、Ta₂O₅，ＳＴＯ（SrTi
O₃），ＢＳＴ（Ba_xSr_(1-x)TiO₃）などの酸化シリコン
よりも誘電率の高い高誘電体膜を含むゲート絶縁膜２９
ａが形成され、その上層に開口部を埋め込んでPt,Ir,Ir
O₂,Ru,RuO₂およびW などの導電層からなるゲート電極４
０ａが形成されている。以上で、ｐチャネル型ＭＩＳＦ
ＥＴが形成されている。

【００６３】また、上記のｎチャネル型ＭＦＳＦＥＴと
ｐチャネル型ＭＩＳＦＥＴを被覆して全面に例えば酸化
シリコンの層間絶縁膜２８が形成されている。層間絶縁
膜２８、ＨＤＰ膜２５、窒化シリコン膜２４などを貫通
して、基板に達するコンタクトホールが開口されてお
り、コンタクトホール内にはTiN/Tiなどの密着層３５と
W などのコンタクトプラグ３６が形成されている。コン
タクトプラグ３６は、TiN/Ti層３７、AlCu層３８、TiN/
Ti層３９からなる上層配線に接続している。

【００６４】上記の本実施形態の半導体装置は、ソース
・ドレイン領域が形成された半導体基板上の絶縁膜に形
成された開口部の底面および内壁面を被覆してゲート絶
縁膜が形成され、開口部内のゲート絶縁膜の上層にゲー
ト電極となる導電層が形成されており、製造工程におい
てソース・ドレイン領域を形成した後にゲート絶縁膜を
形成することができる。従って、ＭＦＳＦＥＴおよびＭ
ＩＳＦＥＴにおけるゲート絶縁膜として、ソース・ドレ
イン拡散層などの拡散層形成時の熱処理の影響を受けな
い高品質な強誘電体膜および高誘電体膜を有する半導体
装置とすることができる。

【００６５】上記の本実施形態の半導体装置の製造方法
について説明する。まず、図１２（ａ）に示すように、
例えばｐ型半導体基板１０にｎ型ウェル１１およびｐ型
ウェル１２を通常の手法によりそれぞれ形成する。次
に、素子分離領域に溝を形成し、溝内を酸化シリコンな
どの絶縁体で埋め込んで素子分離絶縁膜２０を形成し、
例えばｎチャネル型ＭＦＳＦＥＴを形成する領域Ａと、
ｐチャネル型ＭＩＳＦＥＴを形成する領域Ｂに分離す
る。次に、領域Ａおよび領域Ｂにおいて例えば熱酸化法
により全面に不図示の領域においてゲート絶縁膜となる
酸化膜２１を形成し、その上層に例えばＣＶＤ法によ
り、数１００程度の膜厚で不純物を含有させたポリシリ
コン層３０を堆積させる。次に、フォトリソグラフィー
工程により、ポリシリコン層３０の上層にゲート電極の
パターンのレジスト膜Ｒ１を形成する。

【００６６】次に、図１２（ｂ）に示すように、レジス
ト膜Ｒ１をマスクとしてＲＩＥなどのエッチングを施
し、ゲート電極パターンに加工したポリシリコン層３０
ａとする。

【００６７】次に、図１３（ｃ）に示すように、領域Ｂ
をレジスト膜Ｒ２で保護し、領域Ａにおいてポリシリコ
ン層３０ａをマスクとしてAsなどのｎ型不純物Ｄ１を１
×１０¹³〜１×１０¹⁵atoms/cm²程度のドーズ量でイオ
ン注入してｎ型のＬＤＤ拡散層１３を形成する。

【００６８】次に、図１３（ｄ）に示すように、領域Ａ
をレジスト膜Ｒ３で保護し、領域Ｂにおいてポリシリコ
ン層３０ａをマスクとしてBF₂などのｐ型不純物Ｄ２を
１×１０¹³〜１×１０¹⁵atoms/cm²程度のドーズ量でイ
オン注入してｐ型のＬＤＤ拡散層１４を形成する。

【００６９】次に、図１４（ｅ）に示すように、領域Ａ
および領域Ｂにおいて、ポリシリコン層３０ａの上層
に、例えばＣＶＤ法により窒化シリコンを数１０ｎｍの
膜厚で堆積させてサイドウォール絶縁膜用層２３を形成
する。

【００７０】次に、図１４（ｆ）に示すように、例えば
ＲＩＥなどの異方性エッチングによりポリシリコン層３
０ａの側壁部を残してエッチバックして、サイドウォー
ル絶縁膜２３ａを形成する。

【００７１】次に、図１５（ｇ）に示すように、領域Ｂ
をレジスト膜Ｒ４で保護し、領域Ａにおいてサイドウォ
ール絶縁膜２３ａをマスクとしてAsなどのｎ型不純物Ｄ
３を１×１０¹⁵〜１×１０¹⁶atoms/cm²程度のドーズ量
でイオン注入してｎ型のソース・ドレイン拡散層１５を
形成する。

【００７２】次に、図１５（ｈ）に示すように、領域Ａ
をレジスト膜Ｒ５で保護し、領域Ｂにおいてサイドウォ
ール絶縁膜２３ａをマスクとしてBF₂などのｐ型不純物
Ｄ４を１×１０¹⁵〜１×１０¹⁶atoms/cm²程度のドーズ
量でイオン注入してｐ型のソース・ドレイン拡散層１６
を形成する。次に、例えば拡散炉における熱処理、ある
いはランプアニールなどの高温短時間熱処理により、上
記で領域Ａおよび領域Ｂにおいて導入した導電性不純物
を活性化させる熱処理工程を行う。熱処理としては、イ
オン注入工程一回毎にそれぞれ行うこともでき、また、
数回のイオン注入により不純物を導入した後にまとめて
行うこともできる。

【００７３】次に、図１６（ｉ）に示すように、領域Ａ
および領域Ｂにおいて、ポリシリコン層３０ａ、および
サイドウォール絶縁膜２３ａの上層に、例えば減圧ＣＶ
Ｄ法により数１０ｎｍの膜厚で窒化シリコン層２４を堆
積させ、さらにその上層に例えばプラズマＣＶＤ法によ
り数１００ｎｍの膜厚でＨＤＰ（高密度酸化シリコン）
膜２５を形成する。

【００７４】次に、図１６（ｊ）に示すように、ＨＤＰ
膜２５の上面から例えばＣＭＰ法によりポリシリコン層
３０ａが露出するまで研磨し、その研磨面上に例えばＣ
ＶＤ法により数１０〜数１００ｎｍの膜厚で酸化シリコ
ン層２６ａを形成する。

【００７５】次に、図１７（ｋ）に示すように、領域Ａ
をレジスト膜Ｒ６で保護し、ＲＩＥなどのエッチングを
施して領域Ｂの酸化シリコン膜２６ａを除去する。さら
に、高密度酸化シリコンおよび窒化シリコンに対する選
択比を有してポリシリコンおよび酸化シリコンを除去す
るエッチングなどにより、領域Ｂのポリシリコン層３０
ａおよびゲート絶縁膜（酸化シリコン）２１を除去し、
サイドウォール絶縁膜２３ａにより挟まれた領域におい
てチャネル形成領域を露出させる開口部を形成する。

【００７６】次に、図１７（ｌ）に示すように、例えば
ＣＶＤ法により、数ｎｍの酸化シリコン層、アンモニア
雰囲気で表面を窒化した数ｎｍの酸化シリコン層、ある
いは、NO,N₂O雰囲気で形成した数ｎｍのSiON膜と、長距
離スパッタリング法あるいはコリメートスパッタリング
法などにより数１０〜数１００ｎｍの膜厚のTa₂O₅，Ｓ
ＴＯ（SrTiO₃），ＢＳＴ（Ba_xSr_(1-x)TiO₃）などの酸
化シリコンよりも誘電率の高い高誘電体膜との複合膜で
あるゲート絶縁膜２９を形成し、さらに開口部内を埋め
込んでゲート絶縁膜２９の上層に、例えばスパッタリン
グ法によりPt,Ir,IrO₂,Ru,RuO₂などを数１０ｎｍの膜厚
で堆積させ、さらにＣＶＤ法によりW などを数１０〜数
１００ｎｍの膜厚で堆積させ、導電層４０を形成する。

【００７７】次に、図１８（ｍ）に示すように、導電層
４０の上面から例えばＣＭＰ法により領域Ａにおいてポ
リシリコン層３０ａが露出するまで研磨し、開口部内に
埋め込まれたゲート絶縁膜２９ａと導電層４０ａとす
る。導電層４０ａは、ｐチャネル型ＭＩＳＦＥＴのゲー
ト電極となる。次に、研磨面上に例えばＣＶＤ法により
数１０〜数１００ｎｍの膜厚で酸化シリコン層２６ｂを
形成する。

【００７８】次に、図１８（ｎ）に示すように、領域Ｂ
をレジスト膜Ｒ７で保護し、ＲＩＥなどのエッチングを
施して領域Ａの酸化シリコン膜２６ｂを除去する。さら
に、高密度酸化シリコンおよび窒化シリコンに対する選
択比を有してポリシリコンおよび酸化シリコンを除去す
るエッチングなどにより、領域Ａのポリシリコン層３０
ａおよびゲート絶縁膜（酸化シリコン）２１を除去し、
サイドウォール絶縁膜２３ａにより挟まれた領域におい
てチャネル形成領域を露出させる開口部を形成する。

【００７９】次に、図１９（ｏ）に示すように、上記の
開口部内を被覆して全面に、例えばＣＶＤ法により、数
ｎｍの酸化シリコン層、アンモニア雰囲気で表面を窒化
した数ｎｍの酸化シリコン層、あるいは、NO,N₂O雰囲気
で形成した数ｎｍのSiON膜と、長距離スパッタリング法
あるいはコリメートスパッタリング法などにより数１０
〜数１００ｎｍの膜厚のＰＺＴ（PbZrO₃），ＳＢＴ（Sr
Bi₂Ta₂O₉）などの強誘電体膜との複合膜であるゲート絶
縁膜２７を形成し、さらに開口部内を埋め込んでゲート
絶縁膜２７の上層に、例えばスパッタリング法によりP
t,Ir,IrO₂,Ru,RuO₂などを数１０ｎｍの膜厚で堆積さ
せ、さらにＣＶＤ法によりW などを数１０〜数１００ｎ
ｍの膜厚で堆積させ、導電層３４を形成する。

【００８０】次に、図１９（ｐ）に示すように、導電層
３４の上面から例えばＣＭＰ法により研磨し、開口部内
に埋め込まれたゲート絶縁膜２７ａと導電層３４ａとす
る。導電層３４ａは、ｎチャネル型ＭＦＳＦＥＴのゲー
ト電極となる。次に、領域Ａおよび領域Ｂにおいて、例
えばＣＶＤ法により全面に酸化シリコンを数１００ｎｍ
の膜厚で堆積させて層間絶縁膜２８を形成する。

【００８１】次に、図２０（ｑ）に示すように、層間絶
縁膜２８、ＨＤＰ膜２５、窒化シリコン膜２４などを貫
通して、基板に達するコンタクトホールを開口する。

【００８２】次に、図２０（ｒ）に示すように、例えば
スパッタリング法によりコンタクトホール内を被覆して
全面にTiN/Tiなどの密着層３５を形成し、さらにコンタ
クトホール内を埋め込んで全面にW を堆積させ、ＣＭＰ
法などにより上面から研磨して、コンタクトプラグ３６
を形成する。

【００８３】次に、コンタクトプラグ３６に接続するTi
N/Ti層３７、AlCu層３８、TiN/Ti層３９からなる上層配
線を形成して、図１１に示す半導体装置に至る。以降の
工程としては、パッシベーション膜の形成、パッドの開
口などを行って、所望の半導体装置とすることができ
る。

【００８４】上記の本実施形態にかかる半導体装置の製
造方法によれば、導電性不純物を活性化する熱処理を行
うことでソース・ドレイン領域を形成した後にゲート絶
縁膜を形成する。従って、ＭＦＳＦＥＴおよびＭＩＳＦ
ＥＴにおけるゲート絶縁膜として、ソース・ドレイン拡
散層などの拡散層形成時の熱処理の影響を受けずに高品
質な強誘電体膜および高誘電体膜を形成することが可能
である。

【００８５】本発明の半導体装置は、上記の実施の形態
に限定されない。例えば、また、導入する不純物の導電
型を入れ替えることで、ｎチャネル型とｐチャネル型と
を入れ替えることができる。ＭＦＳＦＥＴを有する半導
体不揮発性記憶装置、ＭＩＳＦＥＴを有する半導体装
置、さらにＭＦＳＦＥＴおよびＭＩＳＦＥＴを混載する
半導体装置とすることができる。特に、ＭＦＳＦＥＴお
よびＭＩＳＦＥＴを混載する場合には、ロジック回路と
メモリ領域を混載させることが可能となる。その他、本
発明の要旨を逸脱しない範囲で、種々の変更が可能であ
る。

【００８６】

【発明の効果】本発明の半導体装置によれば、ソース・
ドレイン領域が形成された半導体基板上の絶縁膜に形成
された開口部の底面および内壁面を被覆してゲート絶縁
膜が形成され、開口部内のゲート絶縁膜の上層にゲート
電極となる導電層が形成されており、製造工程において
ソース・ドレイン領域を形成した後にゲート絶縁膜を形
成することができる。従って、ＭＦＳＦＥＴおよびＭＩ
ＳＦＥＴにおけるゲート絶縁膜として、ソース・ドレイ
ン拡散層などの拡散層形成時の熱処理の影響を受けない
高品質な強誘電体膜および高誘電体膜を有する半導体装
置とすることができる。

【００８７】また、本発明の半導体装置の製造方法によ
れば、上記の本発明の半導体装置を製造することがで
き、ＭＦＳＦＥＴあるいはＭＩＳＦＥＴにおけるゲート
絶縁膜として、ソース・ドレイン拡散層などの拡散層形
成時の熱処理の影響を受けずに高品質な強誘電体膜ある
いは高誘電体膜を有する半導体装置を製造することが可
能である。

【図面の簡単な説明】

【図１】図１は第１実施形態にかかる半導体装置の断面
図である。

【図２】図２は第１実施形態にかかる半導体装置の製造
方法の製造工程を示す断面図であり、（ａ）はゲートパ
ターンのレジスト膜形成工程まで、（ｂ）はマスク層の
パターン加工工程までを示す。

【図３】図３は図２の続きの工程を示し、（ｃ）はＭＦ
ＳＦＥＴのＬＤＤ拡散層の形成工程まで、（ｄ）はＭＯ
ＳＦＥＴのＬＤＤ拡散層の形成工程までを示す。

【図４】図４は図３の続きの工程を示し、（ｅ）はサイ
ドウォール絶縁膜用層の形成工程まで、（ｆ）はサイド
ウォール絶縁膜の形成工程までを示す。

【図５】図５は図４の続きの工程を示し、（ｇ）はＭＦ
ＳＦＥＴのソース・ドレイン拡散層の形成工程まで、
（ｈ）はＭＯＳＦＥＴのソース・ドレイン拡散層の形成
工程までを示す。

【図６】図６は図５の続きの工程を示し、（ｉ）はＨＤ
Ｐ膜の形成工程まで、（ｊ）は酸化シリコン層の形成工
程までを示す。

【図７】図７は図６の続きの工程を示し、（ｋ）はＭＯ
ＳＦＥＴのマスク層の除去工程まで、（ｌ）はタングス
テン膜の形成工程までを示す。

【図８】図８は図７の続きの工程を示し、（ｍ）は酸化
シリコン層の形成工程まで、（ｎ）はＭＦＳＦＥＴのマ
スク層の除去工程までを示す。

【図９】図９は図８の続きの工程を示し、（ｏ）はタン
グステン膜の形成工程まで、（ｐ）は層間絶縁膜の形成
工程までを示す。

【図１０】図１０は図９の続きの工程を示し、（ｑ）は
コンタクトホールの開口工程まで、（ｒ）はコンタクト
プラグの形成工程までを示す。

【図１１】図１１は第２実施形態にかかる半導体装置の
断面図である。

【図１２】図１２は第２実施形態にかかる半導体装置の
製造方法の製造工程を示す断面図であり、（ａ）はゲー
トパターンのレジスト膜形成工程まで、（ｂ）はマスク
層のパターン加工工程までを示す。

【図１３】図１３は図１２の続きの工程を示し、（ｃ）
はＭＦＳＦＥＴのＬＤＤ拡散層の形成工程まで、（ｄ）
はＭＩＳＦＥＴのＬＤＤ拡散層の形成工程までを示す。

【図１４】図１４は図１３の続きの工程を示し、（ｅ）
はサイドウォール絶縁膜用層の形成工程まで、（ｆ）は
サイドウォール絶縁膜の形成工程までを示す。

【図１５】図１５は図１４の続きの工程を示し、（ｇ）
はＭＦＳＦＥＴのソース・ドレイン拡散層の形成工程ま
で、（ｈ）はＭＩＳＦＥＴのソース・ドレイン拡散層の
形成工程までを示す。

【図１６】図１６は図１５の続きの工程を示し（ｉ）は
ＨＤＰ膜の形成工程まで、（ｊ）は酸化シリコン層の形
成工程までを示す。

【図１７】図１７は図１６の続きの工程を示し、（ｋ）
はＭＩＳＦＥＴのマスク層の除去工程まで、（ｌ）はタ
ングステン膜の形成工程までを示す。

【図１８】図１８は図１７の続きの工程を示し、（ｍ）
は酸化シリコン層の形成工程まで、（ｎ）はＭＦＳＦＥ
Ｔのマスク層の除去工程までを示す。

【図１９】図１９は図１８の続きの工程を示し、（ｏ）
はタングステン膜の形成工程まで、（ｐ）は層間絶縁膜
の形成工程までを示す。

【図２０】図２０は図１９の続きの工程を示し、（ｑ）
はコンタクトホールの開口工程まで、（ｒ）はコンタク
トプラグの形成工程までを示す。

【図２１】図２１（ａ）は従来例にかかる半導体装置の
断面図であり、（ｂ）はゲート絶縁膜として強誘電体を
用いた場合の等価回路図である。

【図２２】図２２は図２１に示す従来例にかかる半導体
装置の製造方法の製造工程を示す断面図であり、（ａ）
はゲート電極のパターン加工工程まで、（ｂ）はソース
・ドレイン拡散層の形成工程までを示す。

【図２３】図２３（ａ）は従来例にかかる半導体装置の
断面図であり、（ｂ）はその等価回路図である。

【図２４】図２４は図２３に示す従来例にかかる半導体
装置の製造方法の製造工程を示す断面図であり、（ａ）
はゲート電極のパターン加工工程まで、（ｂ）はソース
・ドレイン拡散層の形成工程までを示す。

【符号の説明】

１０…ｐ型半導体基板、１１…ｎ型ウェル、１２…ｐ型
ウェル、１３…ｎ型ＬＤＤ拡散層、１４…ｐ型ＬＤＤ拡
散層、１５…ｎ型ソース・ドレイン拡散層、１６…ｐ型
ソース・ドレイン拡散層、２０…素子分離絶縁膜、２１
…ゲート絶縁膜、２２，２２ａ…酸化シリコン膜、２３
…サイドウォール絶縁膜用層、２３ａ…サイドウォール
絶縁膜、２４…窒化シリコン膜、２５…ＨＤＰ膜、２６
ａ，２６ｂ…酸化シリコン層、２７，２７ａ…強誘電体
膜を含むゲート絶縁膜、２８…層間絶縁膜、２９，２９
ａ…高誘電体膜を含むゲート絶縁膜、３０，３０ａ，３
１，３１ａ…ポリシリコン層、３２，３２ａ，３５…密
着層、３３，３３ａ，３４，３４ａ，４０，４０ａ…導
電層、３６…コンタクトプラグ、３７…TiN/Ti層、３８
…AlCu層、３９…TiN/Ti層、Ｄ，Ｄ１〜Ｄ…導電性不純
物、ＣＨ…コンタクトホール、Ｒ１〜Ｒ７…レジスト
膜。

Claims

【特許請求の範囲】

【請求項１】チャネル形成領域を有する半導体基板と、前記チャネル形成領域と接続するように形成されたソー
ス・ドレイン領域と、前記半導体基板の上層に形成された絶縁膜と、前記絶縁膜に形成され、前記チャネル形成領域を露出す
る開口部と、前記開口部の底面および内壁面を被覆して形成されたゲ
ート絶縁膜と、前記開口部内の前記ゲート絶縁膜の上層に形成された導
電層とを有する半導体装置。
【請求項２】前記ゲート絶縁膜は強誘電体膜を含む請求
項１記載の半導体装置。
【請求項３】前記ゲート絶縁膜は強誘電体膜と酸化シリ
コンあるいは窒化シリコンとの複合膜である請求項２記
載の半導体装置。
【請求項４】前記ゲート絶縁膜は酸化シリコンよりも誘
電率の高い高誘電体膜を含む請求項１記載の半導体装
置。
【請求項５】前記ゲート絶縁膜は酸化シリコンよりも誘
電率の高い高誘電体膜と酸化シリコンあるいは窒化シリ
コンとの複合膜である請求項４記載の半導体装置。
【請求項６】前記ソース・ドレイン領域の前記チャネル
形成領域側における前記半導体基板中に、前記ソース・
ドレイン領域よりも導電性不純物濃度が低い領域が形成
されている請求項１記載の半導体装置。
【請求項７】前記絶縁膜は、前記開口部の両側部に形成
されたサイドウォール絶縁膜を含む請求項１記載の半導
体装置。
【請求項８】半導体基板上に第１トランジスタと、第２
トランジスタを有する半導体装置であって、前記第１トランジスタが、前記半導体基板に形成された
第１チャネル形成領域と、前記第１チャネル形成領域と
接続するように形成された第１ソース・ドレイン領域
と、前記半導体基板の上層に形成された第１絶縁膜と、
前記第１絶縁膜に形成され、前記第１チャネル形成領域
を露出する第１開口部と、前記第１開口部の底面および
内壁面を被覆して形成された強誘電体を含む第１ゲート
絶縁膜と、前記開口部内の前記第１ゲート絶縁膜の上層
に形成された第１導電層とを有する強誘電体メモリトラ
ンジスタであり、前記第２トランジスタが、前記半導体基板に形成された
第２チャネル形成領域と、前記第２チャネル形成領域と
接続するように形成された第２ソース・ドレイン領域
と、前記半導体基板の上層に形成された第２絶縁膜と、
前記第２絶縁膜に形成され、前記第２チャネル形成領域
を露出する第２開口部と、前記第２開口部の底面および
内壁面を被覆して形成され、酸化シリコンよりも誘電率
の高い高誘電体を含む第２ゲート絶縁膜と、前記第２開
口部内の前記第２ゲート絶縁膜の上層に形成された第２
導電層とを有するトランジスタである半導体装置。
【請求項９】半導体基板のチャネル形成領域の上層にマ
スク層を形成する工程と、前記マスク層をマスクとして導電性不純物を導入する工
程と、前記導電性不純物を活性化する熱処理を行う工程と、前記マスク層の上層に全面に、前記マスク層よりも厚膜
の絶縁膜を形成する工程と、前記マスク層を露出させるまで前記絶縁膜を上面から研
磨する工程と、前記マスク層を除去して前記チャネル形成領域を露出さ
せる開口部を形成する工程と、前記開口部の少なくとも底面を被覆してゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜の上層に前記開口部を埋め込んで導電
層を形成する工程とを有する半導体装置の製造方法。
【請求項１０】前記ゲート絶縁膜は強誘電体膜を含む請
求項９記載の半導体装置の製造方法。
【請求項１１】前記ゲート絶縁膜は強誘電体膜と酸化シ
リコンあるいは窒化シリコンとの複合膜である請求項１
０記載の半導体装置の製造方法。
【請求項１２】前記ゲート絶縁膜は酸化シリコンよりも
誘電率の高い高誘電体膜を含む請求項９記載の半導体装
置の製造方法。
【請求項１３】前記ゲート絶縁膜は酸化シリコンよりも
誘電率の高い高誘電体膜と酸化シリコンあるいは窒化シ
リコンとの複合膜である請求項１２記載の半導体装置の
製造方法。
【請求項１４】前記マスク層をマスクとして導電性不純
物を導入する工程の後、前記絶縁膜を形成する工程の前
に、前記マスク層の側壁部にサイドウォール絶縁膜を形
成する工程と、前記サイドウォール絶縁膜をマスクとし
て導電性不純物を導入する工程とをさらに有する請求項
９記載の半導体装置の製造方法。
【請求項１５】前記サイドウォール絶縁膜を形成する工
程が、前記マスク層を被覆して全面にサイドウォール絶
縁膜用層を形成する工程と、前記マスク層の側壁部を残
して前記サイドウォール絶縁膜用層を除去する工程とを
含む請求項１４記載の半導体装置の製造方法。
【請求項１６】半導体基板上に第１トランジスタと、第
２トランジスタを有する半導体装置の製造方法であっ
て、前記半導体基板の第１トランジスタ形成領域に第１チャ
ネル形成領域を形成し、第２トランジスタ形成領域に第
２チャネル形成領域を形成する工程と、前記第１チャネル形成領域の上層に第１マスク層を形成
し、前記第２チャネル形成領域の上層に第２マスク層を
形成する工程と、前記第１マスク層をマスクとして前記第１トランジスタ
形成領域に導電性不純物を導入する工程と、前記第２マスク層をマスクとして前記第２トランジスタ
形成領域に導電性不純物を導入する工程と、前記第１トランジスタ形成領域および前記第２トランジ
スタ形成領域に導入した導電性不純物を活性化する熱処
理を行う工程と、前記第１マスク層および前記第２マスク層の上層に全面
に、前記第１マスク層および前記第２マスク層よりも厚
膜の絶縁膜を形成する工程と、前記第１マスク層および前記第２マスク層を露出させる
まで前記絶縁膜を上面から研磨する工程と、前記第１マスク層を除去して前記第１チャネル形成領域
を露出させる第１開口部を形成する工程と、前記第１開口部の少なくとも底面を被覆して強誘電体を
含む第１ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜の上層に前記第１開口部を埋め込
んで第１導電層を形成する工程と、前記第２マスク層を除去して前記第２チャネル形成領域
を露出させる第２開口部を形成する工程と、前記第２開口部の少なくとも底面を被覆して酸化シリコ
ンよりも誘電率の高い高誘電体を含む第２ゲート絶縁膜
を形成する工程と、前記第２ゲート絶縁膜の上層に前記第２開口部を埋め込
んで第２導電層を形成する工程とを有する半導体装置の
製造方法。
【請求項１７】前記第１ゲート絶縁膜は強誘電体膜と酸
化シリコンあるいは窒化シリコンとの複合膜である請求
項１６記載の半導体装置の製造方法。
【請求項１８】前記第２ゲート絶縁膜は酸化シリコンよ
りも誘電率の高い高誘電体膜と酸化シリコンあるいは窒
化シリコンとの複合膜である請求項１６記載の半導体装
置の製造方法。
【請求項１９】前記第２マスク層をマスクとして導電性
不純物を導入する工程の後、前記絶縁膜を形成する工程
の前に、前記第１マスク層の側壁部および前記第２マス
ク層の側壁部に、第１サイドウォール絶縁膜および第２
サイドウォール絶縁膜をそれぞれ形成する工程と、前記
第１サイドウォール絶縁膜をマスクとして第１トランジ
スタ形成領域に導電性不純物を導入する工程と、前記第
２サイドウォール絶縁膜をマスクとして第２トランジス
タ形成領域に導電性不純物を導入する工程とをさらに有
する請求項１６記載の半導体装置の製造方法。
【請求項２０】前記第１サイドウォール絶縁膜および第
２サイドウォール絶縁膜を形成する工程が、前記第１マ
スク層および第２マスク層を被覆して全面にサイドウォ
ール絶縁膜用層を形成する工程と、前記第１マスク層お
よび第２マスク層の側壁部を残して前記サイドウォール
絶縁膜用層を除去する工程とを含む請求項１９記載の半
導体装置の製造方法。