JP2003046062A - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JP2003046062A JP2003046062A JP2001229409A JP2001229409A JP2003046062A JP 2003046062 A JP2003046062 A JP 2003046062A JP 2001229409 A JP2001229409 A JP 2001229409A JP 2001229409 A JP2001229409 A JP 2001229409A JP 2003046062 A JP2003046062 A JP 2003046062A
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Abstract
(57)【要約】 （修正有）
【課題】 メモリトランジスタの高信頼性及び高性能特
性を得ることを可能とした半導体メモリ装置の製造方法
を提供する。 【解決手段】 不揮発性メモリトランジスタを配列した
セルアレイと、高電圧系ＭＩＳＦＥＴ及び低電圧系ＭＩ
ＳＦＥＴを含む周辺回路とを有する半導体メモリ装置の
製造方法であって、シリコン基板１に最初に高電圧系Ｍ
ＩＳＦＥＴに用いられる第１のゲート酸化膜６を形成す
る。セルアレイの領域で第１のゲート酸化膜６を除去し
てメモリトランジスタのトンネル絶縁膜となる第２のゲ
ート酸化膜８を形成する。第１及び第２のゲート酸化膜
上に第１の多結晶シリコン膜９を堆積し、低電圧系ＭＩ
ＳＦＥＴの領域で第１の多結晶シリコン膜及び第１のゲ
ート酸化膜６を除去して、低電圧系ＭＩＳＦＥＴの第３
のゲート酸化膜１３を形成する。
性を得ることを可能とした半導体メモリ装置の製造方法
を提供する。 【解決手段】 不揮発性メモリトランジスタを配列した
セルアレイと、高電圧系ＭＩＳＦＥＴ及び低電圧系ＭＩ
ＳＦＥＴを含む周辺回路とを有する半導体メモリ装置の
製造方法であって、シリコン基板１に最初に高電圧系Ｍ
ＩＳＦＥＴに用いられる第１のゲート酸化膜６を形成す
る。セルアレイの領域で第１のゲート酸化膜６を除去し
てメモリトランジスタのトンネル絶縁膜となる第２のゲ
ート酸化膜８を形成する。第１及び第２のゲート酸化膜
上に第１の多結晶シリコン膜９を堆積し、低電圧系ＭＩ
ＳＦＥＴの領域で第１の多結晶シリコン膜及び第１のゲ
ート酸化膜６を除去して、低電圧系ＭＩＳＦＥＴの第３
のゲート酸化膜１３を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
トランジスタを用いた半導体メモリ装置の製造方法に関
する。
トランジスタを用いた半導体メモリ装置の製造方法に関
する。
【０００２】
【従来の技術】ＮＡＮＤ型フラッシュＥＥＰＲＯＭをは
じめとする不揮発性半導体メモリでは、電荷蓄積層であ
る浮遊ゲートと制御ゲートが積層されたＭＩＳＦＥＴ構
造のメモリトランジスタが用いられる。浮遊ゲートと基
板の間のゲート絶縁膜には、基板と浮遊ゲートとの間で
の電荷の注入、放出の制御やデータ保持特性を考慮し
て、８ｎｍ程度の膜厚のトンネル絶縁膜が用いられる。
じめとする不揮発性半導体メモリでは、電荷蓄積層であ
る浮遊ゲートと制御ゲートが積層されたＭＩＳＦＥＴ構
造のメモリトランジスタが用いられる。浮遊ゲートと基
板の間のゲート絶縁膜には、基板と浮遊ゲートとの間で
の電荷の注入、放出の制御やデータ保持特性を考慮し
て、８ｎｍ程度の膜厚のトンネル絶縁膜が用いられる。
【０００３】一方、セルアレイのデータ書き込み／消去
／読み出しの制御を行う周辺回路は、書き込みや消去動
作に直接関係する昇圧電圧が与えられる高電圧系ＭＩＳ
ＦＥＴと、電源電圧で動作する低電圧系ＭＩＳＦＥＴを
含む。高電圧系ＭＩＳＦＥＴでは、高電圧に耐えるため
に、３５ｎｍ程度のゲート絶縁膜が用いられ、低電圧系
ＭＩＳＦＥＴではより薄いゲート絶縁膜が用いられる。
／読み出しの制御を行う周辺回路は、書き込みや消去動
作に直接関係する昇圧電圧が与えられる高電圧系ＭＩＳ
ＦＥＴと、電源電圧で動作する低電圧系ＭＩＳＦＥＴを
含む。高電圧系ＭＩＳＦＥＴでは、高電圧に耐えるため
に、３５ｎｍ程度のゲート絶縁膜が用いられ、低電圧系
ＭＩＳＦＥＴではより薄いゲート絶縁膜が用いられる。
【０００４】この様な３種のゲート絶縁膜は、例えば次
のような工程で得られる。まず、シリコン基板のセルア
レイ領域に、熱酸化により３ｎｍのゲート酸化膜を形成
する。次いで、高電圧系ＭＩＳＦＥＴ領域の基板面を露
出させて、改めて熱酸化を行って３０ｎｍ程度のゲート
酸化膜を形成する。続いて、低電圧系ＭＩＳＦＥＴの領
域の基板面を露出させて熱酸化を行って、５ｎｍ程度の
ゲート酸化膜を形成する。以上の熱酸化の繰り返しによ
り、最終的に、セルアレイ領域には８ｎｍ程度のゲート
酸化膜が得られ、高電圧系ＭＩＳＦＥＴの領域では３５
ｎｍ程度のゲート酸化膜が形成される。
のような工程で得られる。まず、シリコン基板のセルア
レイ領域に、熱酸化により３ｎｍのゲート酸化膜を形成
する。次いで、高電圧系ＭＩＳＦＥＴ領域の基板面を露
出させて、改めて熱酸化を行って３０ｎｍ程度のゲート
酸化膜を形成する。続いて、低電圧系ＭＩＳＦＥＴの領
域の基板面を露出させて熱酸化を行って、５ｎｍ程度の
ゲート酸化膜を形成する。以上の熱酸化の繰り返しによ
り、最終的に、セルアレイ領域には８ｎｍ程度のゲート
酸化膜が得られ、高電圧系ＭＩＳＦＥＴの領域では３５
ｎｍ程度のゲート酸化膜が形成される。
【０００５】しかし、この様に各回路領域のゲート酸化
膜を順次形成する方法では、厳しい膜厚の制御性が要求
される。特に、メモリトランジスタのトンネル絶縁膜
は、データの書き込み／消去／保持特性に直接影響する
ため、僅かの膜厚変動に敏感であり、高い歩留まりと信
頼性を得ることは難しい。また、メモリトランジスタの
トンネル絶縁膜は、膜厚のみならず、膜質も重要であ
る。膜質の劣化の一因として、レジストマスクからの汚
染が問題になることは従来より知られている。上述のよ
うに、セルアレイ領域のトンネル絶縁膜となる酸化膜を
形成した後、その表面に直接レジストマスクを形成して
周辺回路のトンネル絶縁膜をエッチングして基板面を露
出させる方法では、高品質のトンネル絶縁膜が得られな
い。
膜を順次形成する方法では、厳しい膜厚の制御性が要求
される。特に、メモリトランジスタのトンネル絶縁膜
は、データの書き込み／消去／保持特性に直接影響する
ため、僅かの膜厚変動に敏感であり、高い歩留まりと信
頼性を得ることは難しい。また、メモリトランジスタの
トンネル絶縁膜は、膜厚のみならず、膜質も重要であ
る。膜質の劣化の一因として、レジストマスクからの汚
染が問題になることは従来より知られている。上述のよ
うに、セルアレイ領域のトンネル絶縁膜となる酸化膜を
形成した後、その表面に直接レジストマスクを形成して
周辺回路のトンネル絶縁膜をエッチングして基板面を露
出させる方法では、高品質のトンネル絶縁膜が得られな
い。
【０００６】これに対して、セルアレイのトンネル絶縁
膜のレジスト汚染を防止する方法も提案されている。こ
れは、セルアレイに所望のトンネル絶縁膜を形成した
後、直ちにその上にゲート電極の一部となる多結晶シリ
コン膜を堆積する。そして、多結晶シリコン膜上に、周
辺回路領域に開口を持つレジストマスクをパターン形成
し、多結晶シリコン膜とその下のゲート絶縁膜をエッチ
ング除去して、周辺回路のゲート絶縁膜を形成する（特
公平８−２１６３６号公報参照）。
膜のレジスト汚染を防止する方法も提案されている。こ
れは、セルアレイに所望のトンネル絶縁膜を形成した
後、直ちにその上にゲート電極の一部となる多結晶シリ
コン膜を堆積する。そして、多結晶シリコン膜上に、周
辺回路領域に開口を持つレジストマスクをパターン形成
し、多結晶シリコン膜とその下のゲート絶縁膜をエッチ
ング除去して、周辺回路のゲート絶縁膜を形成する（特
公平８−２１６３６号公報参照）。
【０００７】この様に、多結晶シリコン膜でセルアレイ
領域のトンネル絶縁膜をカバーした状態で、周辺回路の
高電圧系，低電圧系のゲート絶縁膜を順次形成すれば、
トンネル絶縁膜は汚染されず、またその後の熱酸化工程
でも膜厚変化がなく、膜厚の制御性、膜質の向上が図ら
れる。
領域のトンネル絶縁膜をカバーした状態で、周辺回路の
高電圧系，低電圧系のゲート絶縁膜を順次形成すれば、
トンネル絶縁膜は汚染されず、またその後の熱酸化工程
でも膜厚変化がなく、膜厚の制御性、膜質の向上が図ら
れる。
【０００８】
【発明が解決しようとする課題】しかし、トンネル絶縁
膜上を多結晶シリコン膜で覆った状態で周辺回路のゲー
ト絶縁膜を形成する方法でも、問題が残る。第１に、浮
遊ゲートの一部となる多結晶シリコン膜を形成した状態
でも、その後の熱工程が高温且つ長時間になると、メモ
リトランジスタの信頼性が低下する。図２０は、メモリ
トランジスタの書き込み／消去サイクルを繰り返したと
きのしきい値変化を示している。
膜上を多結晶シリコン膜で覆った状態で周辺回路のゲー
ト絶縁膜を形成する方法でも、問題が残る。第１に、浮
遊ゲートの一部となる多結晶シリコン膜を形成した状態
でも、その後の熱工程が高温且つ長時間になると、メモ
リトランジスタの信頼性が低下する。図２０は、メモリ
トランジスタの書き込み／消去サイクルを繰り返したと
きのしきい値変化を示している。
【０００９】図２０に示すように、書き込み状態（浮遊
ゲートに電子が注入されたしきい値電圧が高い状態）、
消去状態（浮遊ゲートの電子を放出したしきい値電圧が
低い状態）とも、サイクル数が増えるとしきい値電圧が
上昇するというという傾向がある。浮遊ゲート形成後の
熱工程が比較的低温で短時間の場合（実線）に比べて、
高温且つ長時間になるとその傾向は大きくなる（破
線）。例えば、高電圧系ＭＩＳＦＥＴの３０ｎｍのゲー
ト絶縁膜形成には、１１５０℃、２００ｓｅｃ程度の熱
酸化が必要であり、これは多結晶シリコン膜で覆われた
メモリトランジスタの信頼性低下をもたらす。
ゲートに電子が注入されたしきい値電圧が高い状態）、
消去状態（浮遊ゲートの電子を放出したしきい値電圧が
低い状態）とも、サイクル数が増えるとしきい値電圧が
上昇するというという傾向がある。浮遊ゲート形成後の
熱工程が比較的低温で短時間の場合（実線）に比べて、
高温且つ長時間になるとその傾向は大きくなる（破
線）。例えば、高電圧系ＭＩＳＦＥＴの３０ｎｍのゲー
ト絶縁膜形成には、１１５０℃、２００ｓｅｃ程度の熱
酸化が必要であり、これは多結晶シリコン膜で覆われた
メモリトランジスタの信頼性低下をもたらす。
【００１０】第２の問題は、熱工程による不純物の再拡
散が生じることである。即ち、周辺回路のゲート絶縁膜
形成の前に、セルアレイ領域にしきい値調整のイオン注
入を行うと、特に高電圧系ＭＩＳＦＥＴのゲート酸化膜
を形成する高温且つ長時間の熱酸化工程で不純物の再拡
散が生じ、セルアレイ領域で所望の不純物プロファイル
が得られなくなる。特に、微細なメモリトランジスタが
配列されるセルアレイでは、短チャネル効果やバックバ
イアス効果の影響を低減するために、チャネルの不純物
プロファイルを高精度に制御することが望まれる。
散が生じることである。即ち、周辺回路のゲート絶縁膜
形成の前に、セルアレイ領域にしきい値調整のイオン注
入を行うと、特に高電圧系ＭＩＳＦＥＴのゲート酸化膜
を形成する高温且つ長時間の熱酸化工程で不純物の再拡
散が生じ、セルアレイ領域で所望の不純物プロファイル
が得られなくなる。特に、微細なメモリトランジスタが
配列されるセルアレイでは、短チャネル効果やバックバ
イアス効果の影響を低減するために、チャネルの不純物
プロファイルを高精度に制御することが望まれる。
【００１１】この発明は、上記事情を考慮してなされた
もので、メモリトランジスタの高信頼性及び高性能特性
を得ることを可能とした半導体メモリ装置の製造方法を
提供することを目的としている。
もので、メモリトランジスタの高信頼性及び高性能特性
を得ることを可能とした半導体メモリ装置の製造方法を
提供することを目的としている。
【００１２】
【課題を解決するための手段】この発明は、不揮発性メ
モリトランジスタを配列したセルアレイと、高電圧系Ｍ
ＩＳＦＥＴ及び低電圧系ＭＩＳＦＥＴを含む周辺回路と
を有する半導体メモリ装置の製造方法であって、半導体
基板に、高電圧系ＭＩＳＦＥＴに用いられる第１のゲー
ト絶縁膜を形成する工程と、前記セルアレイの領域に、
前記第１のゲート絶縁膜を除去して前記不揮発性メモリ
トランジスタのトンネル絶縁膜となる第２のゲート絶縁
膜を形成する工程と、前記第１及び第２のゲート絶縁膜
上に第１のゲート電極材料膜を堆積する工程と、前記低
電圧系ＭＩＳＦＥＴの領域で前記第１のゲート電極材料
膜及び第１のゲート絶縁膜を除去して前記低電圧系ＭＩ
ＳＦＥＴの第３のゲート絶縁膜を形成した後、第２のゲ
ート電極材料膜を堆積する工程と、を有することを特徴
とすることを特徴としている。
モリトランジスタを配列したセルアレイと、高電圧系Ｍ
ＩＳＦＥＴ及び低電圧系ＭＩＳＦＥＴを含む周辺回路と
を有する半導体メモリ装置の製造方法であって、半導体
基板に、高電圧系ＭＩＳＦＥＴに用いられる第１のゲー
ト絶縁膜を形成する工程と、前記セルアレイの領域に、
前記第１のゲート絶縁膜を除去して前記不揮発性メモリ
トランジスタのトンネル絶縁膜となる第２のゲート絶縁
膜を形成する工程と、前記第１及び第２のゲート絶縁膜
上に第１のゲート電極材料膜を堆積する工程と、前記低
電圧系ＭＩＳＦＥＴの領域で前記第１のゲート電極材料
膜及び第１のゲート絶縁膜を除去して前記低電圧系ＭＩ
ＳＦＥＴの第３のゲート絶縁膜を形成した後、第２のゲ
ート電極材料膜を堆積する工程と、を有することを特徴
とすることを特徴としている。
【００１３】この発明はまた、不揮発性メモリトランジ
スタを配列したセルアレイと、高電圧系ＭＩＳＦＥＴ及
び低電圧系ＭＩＳＦＥＴを含む周辺回路とを有する半導
体メモリ装置の製造方法であって、半導体基板に、高電
圧系ＭＩＳＦＥＴに用いられる第１のゲート絶縁膜を形
成する工程と、前記低電圧系ＭＩＳＦＥＴの領域に、前
記第１のゲート絶縁膜を除去して前記低電圧系ＭＩＳＦ
ＥＴの第２のゲート絶縁膜を形成する工程と、前記第１
及び第２のゲート絶縁膜上に第１のゲート電極材料膜を
堆積する工程と、前記セルアレイの領域に、前記第１の
ゲート電極材料膜及び前記第１のゲート絶縁膜を除去し
て、不揮発性メモリトランジスタのトンネル絶縁膜とな
る第３のゲート絶縁膜を形成する工程と、前記第３のゲ
ート絶縁膜上に第２のゲート電極材料膜を堆積する工程
と、を有することを特徴とする。
スタを配列したセルアレイと、高電圧系ＭＩＳＦＥＴ及
び低電圧系ＭＩＳＦＥＴを含む周辺回路とを有する半導
体メモリ装置の製造方法であって、半導体基板に、高電
圧系ＭＩＳＦＥＴに用いられる第１のゲート絶縁膜を形
成する工程と、前記低電圧系ＭＩＳＦＥＴの領域に、前
記第１のゲート絶縁膜を除去して前記低電圧系ＭＩＳＦ
ＥＴの第２のゲート絶縁膜を形成する工程と、前記第１
及び第２のゲート絶縁膜上に第１のゲート電極材料膜を
堆積する工程と、前記セルアレイの領域に、前記第１の
ゲート電極材料膜及び前記第１のゲート絶縁膜を除去し
て、不揮発性メモリトランジスタのトンネル絶縁膜とな
る第３のゲート絶縁膜を形成する工程と、前記第３のゲ
ート絶縁膜上に第２のゲート電極材料膜を堆積する工程
と、を有することを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１〜図１０は、この発明をＮＡＮＤ
型ＥＥＰＲＯＭに適用した実施の形態の製造工程を、セ
ルアレイ領域、周辺回路の高電圧系ＭＩＳＦＥＴ領域及
び低電圧系ＭＩＳＦＥＴの領域の断面図で示している。
の実施の形態を説明する。 ［実施の形態１］図１〜図１０は、この発明をＮＡＮＤ
型ＥＥＰＲＯＭに適用した実施の形態の製造工程を、セ
ルアレイ領域、周辺回路の高電圧系ＭＩＳＦＥＴ領域及
び低電圧系ＭＩＳＦＥＴの領域の断面図で示している。
【００１５】図１は、ｐ型シリコン基板１に、各回路領
域のウェル２，３，４，５を形成した後、全面に高電圧
系ＭＩＳＦＥＴに用いられるゲート酸化膜６を形成した
状態を示している。ウェル２，３，４は、犠牲酸化膜
（図示せず）を形成した状態で各回路領域にイオン注入
を行って形成する。セルアレイの全領域には、ｎ型ウェ
ル２が形成され、その中にｐ型ウェル３が形成される。
周辺回路がＣＭＯＳ回路の場合、ｎチャネル領域にｐ型
ウェル、ｐチャネル領域にｎ型ウェルが形成される。図
では代表的に高電圧系、低電圧系とも一つずつのＭＩＳ
ＦＥＴ領域を示しているが、ウェル４，５は、チャネル
導電型に応じてｎ型又はｐ型となる。またウェル４，５
の濃度及び深さもそれぞれ最適設定されるが、詳細説明
は省く。
域のウェル２，３，４，５を形成した後、全面に高電圧
系ＭＩＳＦＥＴに用いられるゲート酸化膜６を形成した
状態を示している。ウェル２，３，４は、犠牲酸化膜
（図示せず）を形成した状態で各回路領域にイオン注入
を行って形成する。セルアレイの全領域には、ｎ型ウェ
ル２が形成され、その中にｐ型ウェル３が形成される。
周辺回路がＣＭＯＳ回路の場合、ｎチャネル領域にｐ型
ウェル、ｐチャネル領域にｎ型ウェルが形成される。図
では代表的に高電圧系、低電圧系とも一つずつのＭＩＳ
ＦＥＴ領域を示しているが、ウェル４，５は、チャネル
導電型に応じてｎ型又はｐ型となる。またウェル４，５
の濃度及び深さもそれぞれ最適設定されるが、詳細説明
は省く。
【００１６】但し、ウェル形成は、ｎチャネル、ｐチャ
ネル領域共に必ず必要とする訳ではなく、一方は、 基
板のままでよい場合もある。セルアレイについても同様
に、ｐ型基板にｎ型ウェル、ｐ型ウェルの二重ウェルを
形成することは必ずしも必要がなく、ｐ型基板をそのま
まセルアレイ領域として利用することもある。
ネル領域共に必ず必要とする訳ではなく、一方は、 基
板のままでよい場合もある。セルアレイについても同様
に、ｐ型基板にｎ型ウェル、ｐ型ウェルの二重ウェルを
形成することは必ずしも必要がなく、ｐ型基板をそのま
まセルアレイ領域として利用することもある。
【００１７】高電圧系ＭＩＳＦＥＴの領域では、ウェル
４を形成した後、犠牲酸化膜を介して、しきい値電圧調
整のためのチャネルイオン注入を行う。そしてウェル形
成に用いた犠牲酸化膜は除去し、改めて１１５０℃、２
００ｓｅｃの熱酸化により、３０ｎｍ程度のゲート酸化
膜６を形成する。
４を形成した後、犠牲酸化膜を介して、しきい値電圧調
整のためのチャネルイオン注入を行う。そしてウェル形
成に用いた犠牲酸化膜は除去し、改めて１１５０℃、２
００ｓｅｃの熱酸化により、３０ｎｍ程度のゲート酸化
膜６を形成する。
【００１８】次に、リソグラフィ工程を行って、図２に
示すように、周辺回路の領域をレジストマスク７で覆
い、セルアレイ領域のゲート酸化膜６をエッチング除去
する。このとき好ましくは、ゲート酸化膜６のエッチン
グに先立って、ゲート酸化膜６を介してセルトランジス
タのしきい値電圧調整のためのチャネルイオン注入を行
う。既に、高電圧系のゲート酸化膜６を形成する高温，
長時間の熱工程が済んでいるから、セルアレイ領域での
不純物のその後の再拡散は抑えられ、微細なメモリトラ
ンジスタの高性能化が可能になる。
示すように、周辺回路の領域をレジストマスク７で覆
い、セルアレイ領域のゲート酸化膜６をエッチング除去
する。このとき好ましくは、ゲート酸化膜６のエッチン
グに先立って、ゲート酸化膜６を介してセルトランジス
タのしきい値電圧調整のためのチャネルイオン注入を行
う。既に、高電圧系のゲート酸化膜６を形成する高温，
長時間の熱工程が済んでいるから、セルアレイ領域での
不純物のその後の再拡散は抑えられ、微細なメモリトラ
ンジスタの高性能化が可能になる。
【００１９】なお、セルアレイ領域のチャネルイオンイ
オン注入のみならず、セルアレイ領域のｐ型ウェル３、
ｎ型ウェル２についても、この段階でイオン注入を行っ
て形成するようにしてもよい。これにより、ウェル不純
物の再拡散も抑えられ、またウェル形成のための格別の
リソグラフィも不要になり、工程の簡略化が図られる。
オン注入のみならず、セルアレイ領域のｐ型ウェル３、
ｎ型ウェル２についても、この段階でイオン注入を行っ
て形成するようにしてもよい。これにより、ウェル不純
物の再拡散も抑えられ、またウェル形成のための格別の
リソグラフィも不要になり、工程の簡略化が図られる。
【００２０】そして、ゲート酸化膜６をエッチング除去
し、レジストマスク７を除去した後図３に示すように、
セルアレイ領域にゲート酸化膜（トンネル絶縁膜）８を
形成する。具体的に、トンネル酸化膜８は、１０５０
℃，８０ｓｅｃの熱酸化により、８ｎｍの酸化膜として
形成する。この工程で、既に形成されているゲート酸化
膜６は、膜厚が３５ｎｍ程度になる。
し、レジストマスク７を除去した後図３に示すように、
セルアレイ領域にゲート酸化膜（トンネル絶縁膜）８を
形成する。具体的に、トンネル酸化膜８は、１０５０
℃，８０ｓｅｃの熱酸化により、８ｎｍの酸化膜として
形成する。この工程で、既に形成されているゲート酸化
膜６は、膜厚が３５ｎｍ程度になる。
【００２１】続いて、図３に示すように、ＬＰＣＶＤに
よりゲート電極材料膜である４０ｎｍ程度の多結晶シリ
コン膜９、４０ｎｍ程度のシリコン窒化膜１０、及び４
０ｎｍ程度のシリコン酸化膜１１を順次堆積する。多結
晶シリコン膜９は、メモリトランジスタの浮遊ゲートの
一部となり、また周辺回路のＭＩＳＦＥＴのゲート電極
の一部となるものである。シリコン窒化膜１０は、後の
素子分離工程での絶縁膜埋め込みの際のストッパ膜とし
て用いられるものである。
よりゲート電極材料膜である４０ｎｍ程度の多結晶シリ
コン膜９、４０ｎｍ程度のシリコン窒化膜１０、及び４
０ｎｍ程度のシリコン酸化膜１１を順次堆積する。多結
晶シリコン膜９は、メモリトランジスタの浮遊ゲートの
一部となり、また周辺回路のＭＩＳＦＥＴのゲート電極
の一部となるものである。シリコン窒化膜１０は、後の
素子分離工程での絶縁膜埋め込みの際のストッパ膜とし
て用いられるものである。
【００２２】この後、図４に示すように、セルアレイ領
域及び高電圧系ＭＩＳＦＥＴの領域を覆うレジストマス
ク１２を形成し、低電圧系ＭＩＳＦＥＴの領域のシリコ
ン酸化膜１１、シリコン窒化膜１０、多結晶シリコン膜
９及びゲート酸化膜６を順次、ＲＩＥによりエッチング
する。このとき、好ましくは、図４に示したようにゲー
ト酸化膜６が残っている状態で、低電圧系ＭＩＳＦＥＴ
のしきい値電圧調整のためのチャネルイオン注入を行
う。
域及び高電圧系ＭＩＳＦＥＴの領域を覆うレジストマス
ク１２を形成し、低電圧系ＭＩＳＦＥＴの領域のシリコ
ン酸化膜１１、シリコン窒化膜１０、多結晶シリコン膜
９及びゲート酸化膜６を順次、ＲＩＥによりエッチング
する。このとき、好ましくは、図４に示したようにゲー
ト酸化膜６が残っている状態で、低電圧系ＭＩＳＦＥＴ
のしきい値電圧調整のためのチャネルイオン注入を行
う。
【００２３】この様に、低電圧系ＭＩＳＦＥＴのチャネ
ルイオン注入を、セルアレイ及び高電圧系ＭＩＳＦＥＴ
のゲート絶縁膜形成後に、高電圧系ＭＩＳＦＥＴのゲー
ト絶縁膜を介して行うことで、低電圧系ＭＩＳＦＥＴの
熱工程によるチャネル不純物の再拡散が小さく抑えられ
る。特に、高速性や安定したしきい値特性が要求される
低電圧系ＭＩＳＦＥＴでは、熱工程による不純物再拡散
の影響が大きいが、この実施の形態によるとその様な不
純物再拡散が抑えられ、高性能を得ることができる。
ルイオン注入を、セルアレイ及び高電圧系ＭＩＳＦＥＴ
のゲート絶縁膜形成後に、高電圧系ＭＩＳＦＥＴのゲー
ト絶縁膜を介して行うことで、低電圧系ＭＩＳＦＥＴの
熱工程によるチャネル不純物の再拡散が小さく抑えられ
る。特に、高速性や安定したしきい値特性が要求される
低電圧系ＭＩＳＦＥＴでは、熱工程による不純物再拡散
の影響が大きいが、この実施の形態によるとその様な不
純物再拡散が抑えられ、高性能を得ることができる。
【００２４】但し、低電圧系ＭＩＳＦＥＴがｎチャネル
とｐチャネルを含み、それぞれにチャネルイオン注入を
行うには、レジストマスク７ａの前に、ｐ，ｎチャネル
用の２つのレジストマスクを形成するリソグラフィ工程
が必要である。また、ゲート酸化膜６を通してイオン注
入を行うことは、ゲート酸化膜６上の多結晶シリコン膜
９のエッチングにより表面にダメージを受けている結
果、注入不純物プロファイルのばらつきの原因になる可
能性がある。これに対しては、ゲート酸化膜６までエッ
チング除去し、レジストマスクを除去した後に、改めて
低電圧系ＭＩＳＦＥＴの領域に１０ｎｍ程度のバッファ
酸化膜を形成した状態でチャネルイオン注入を行う方法
が有効である。この場合、セルアレイ領域及び高電圧系
ＭＩＳＦＥＴ領域は、シリコン酸化膜１１，シリコン窒
化膜１０及び多結晶シリコン膜９の積層膜が耐イオン注
入マスクとなる。これにより、チャネル不純物プロファ
イルがより高精度に制御され、しきい値のばらつきのな
い低電圧ＭＩＳＦＥＴ特性が得られる。
とｐチャネルを含み、それぞれにチャネルイオン注入を
行うには、レジストマスク７ａの前に、ｐ，ｎチャネル
用の２つのレジストマスクを形成するリソグラフィ工程
が必要である。また、ゲート酸化膜６を通してイオン注
入を行うことは、ゲート酸化膜６上の多結晶シリコン膜
９のエッチングにより表面にダメージを受けている結
果、注入不純物プロファイルのばらつきの原因になる可
能性がある。これに対しては、ゲート酸化膜６までエッ
チング除去し、レジストマスクを除去した後に、改めて
低電圧系ＭＩＳＦＥＴの領域に１０ｎｍ程度のバッファ
酸化膜を形成した状態でチャネルイオン注入を行う方法
が有効である。この場合、セルアレイ領域及び高電圧系
ＭＩＳＦＥＴ領域は、シリコン酸化膜１１，シリコン窒
化膜１０及び多結晶シリコン膜９の積層膜が耐イオン注
入マスクとなる。これにより、チャネル不純物プロファ
イルがより高精度に制御され、しきい値のばらつきのな
い低電圧ＭＩＳＦＥＴ特性が得られる。
【００２５】そして、ゲート酸化膜６を除去して、低電
圧系ＭＩＳＦＥＴの領域の基板面を露出させた後、図５
に示すように、低電圧系ＭＩＳＦＥＴの領域にゲート酸
化膜１３を形成する。具体的にゲート酸化膜１３は、１
０００℃，６０ｓｅｃの熱酸化で、５ｎｍの厚さに形成
する。この熱酸化工程では、セルアレイ領域及び高電圧
系ＭＩＳＦＥＴ領域は、シリコン酸化膜１１、シリコン
窒化膜１０及び多結晶シリコン膜９で覆われているた
め、ゲート酸化膜が厚くなることはない。
圧系ＭＩＳＦＥＴの領域の基板面を露出させた後、図５
に示すように、低電圧系ＭＩＳＦＥＴの領域にゲート酸
化膜１３を形成する。具体的にゲート酸化膜１３は、１
０００℃，６０ｓｅｃの熱酸化で、５ｎｍの厚さに形成
する。この熱酸化工程では、セルアレイ領域及び高電圧
系ＭＩＳＦＥＴ領域は、シリコン酸化膜１１、シリコン
窒化膜１０及び多結晶シリコン膜９で覆われているた
め、ゲート酸化膜が厚くなることはない。
【００２６】こうしてゲート酸化膜１３を形成しした
後、図５に示すように、基板全面に、ゲート電極材料膜
である多結晶シリコン膜１４、シリコン窒化膜１５及び
シリコン酸化膜１６をＬＰＶＶＤにより順次堆積する。
多結晶シリコン膜１４は、メモリトランジスタの浮遊ゲ
ートの一部となり、また周辺回路のＭＩＳＦＥＴのゲー
ト電極の一部となるものである。シリコン窒化膜１５
は、後の素子分離工程での絶縁膜埋め込みのストッパ膜
として用いられるものである。
後、図５に示すように、基板全面に、ゲート電極材料膜
である多結晶シリコン膜１４、シリコン窒化膜１５及び
シリコン酸化膜１６をＬＰＶＶＤにより順次堆積する。
多結晶シリコン膜１４は、メモリトランジスタの浮遊ゲ
ートの一部となり、また周辺回路のＭＩＳＦＥＴのゲー
ト電極の一部となるものである。シリコン窒化膜１５
は、後の素子分離工程での絶縁膜埋め込みのストッパ膜
として用いられるものである。
【００２７】セルアレイ領域及び高電圧系ＭＩＳＦＥＴ
領域には、既にシリコン窒化膜１０及び多結晶シリコン
膜９が形成されているために、図示しないリソグラフィ
とエッチング工程により、これらの領域に重なるシリコ
ン酸化膜１６、シリコン窒化膜１５及び多結晶シリコン
膜１４はエッチング除去する。
領域には、既にシリコン窒化膜１０及び多結晶シリコン
膜９が形成されているために、図示しないリソグラフィ
とエッチング工程により、これらの領域に重なるシリコ
ン酸化膜１６、シリコン窒化膜１５及び多結晶シリコン
膜１４はエッチング除去する。
【００２８】次に、素子分離工程に入る。図６に示すよ
うに、素子分離領域に開口を持つレジストマスク１７を
パターン形成し、ＲＩＥにより、シリコン酸化膜１１，
１６、シリコン窒化膜１０，１５、多結晶シリコン膜
９，１４を順次エッチングする。そして、レジストマス
ク１７を除去し、パターニングされたシリコン酸化膜１
１，１６をマスクとして更に、シリコン基板１を所定の
深さまでエッチングする。これにより、図７に示すよう
に、素子分離溝２０が形成される。
うに、素子分離領域に開口を持つレジストマスク１７を
パターン形成し、ＲＩＥにより、シリコン酸化膜１１，
１６、シリコン窒化膜１０，１５、多結晶シリコン膜
９，１４を順次エッチングする。そして、レジストマス
ク１７を除去し、パターニングされたシリコン酸化膜１
１，１６をマスクとして更に、シリコン基板１を所定の
深さまでエッチングする。これにより、図７に示すよう
に、素子分離溝２０が形成される。
【００２９】次いで、素子分離溝２０を埋めるように、
ＣＶＤによるシリコン酸化膜２１を堆積し、ＣＭＰ（Ｃ
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ
ｉｎｇ）処理を行って、図８に示すように、シリコン酸
化膜２１を素子分離絶縁膜として埋め込む。このＣＭＰ
処理では、シリコン窒化膜１０，１５がエッチングスト
ッパとなり、図８に示すように、シリコン窒化膜１０，
１５上のシリコン酸化膜１１，１６も除去される。
ＣＶＤによるシリコン酸化膜２１を堆積し、ＣＭＰ（Ｃ
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ
ｉｎｇ）処理を行って、図８に示すように、シリコン酸
化膜２１を素子分離絶縁膜として埋め込む。このＣＭＰ
処理では、シリコン窒化膜１０，１５がエッチングスト
ッパとなり、図８に示すように、シリコン窒化膜１０，
１５上のシリコン酸化膜１１，１６も除去される。
【００３０】この後、図９に示すように、ゲート電極材
料膜である多結晶シリコン膜２２を全面に堆積し、この
上にメモりトランジスタのゲート間絶縁膜となるＯＮＯ
（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜２３を
形成し、更にこの上にゲート電極材料膜である多結晶シ
リコン膜２４とＷＳｉ膜２５を堆積する。
料膜である多結晶シリコン膜２２を全面に堆積し、この
上にメモりトランジスタのゲート間絶縁膜となるＯＮＯ
（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）膜２３を
形成し、更にこの上にゲート電極材料膜である多結晶シ
リコン膜２４とＷＳｉ膜２５を堆積する。
【００３１】そして、図１０に示すように、ＷＳｉ膜２
５から、ゲート酸化膜６．８，１３に達するまでエッチ
ングを行って、各回路領域のゲート電極をパターン形成
する。セルアレイ領域では、ＷＳｉ膜２５とその下の多
結晶シリコン膜２４が制御ゲートとなり、多結晶シリコ
ン膜２２，９が浮遊ゲートとなる。
５から、ゲート酸化膜６．８，１３に達するまでエッチ
ングを行って、各回路領域のゲート電極をパターン形成
する。セルアレイ領域では、ＷＳｉ膜２５とその下の多
結晶シリコン膜２４が制御ゲートとなり、多結晶シリコ
ン膜２２，９が浮遊ゲートとなる。
【００３２】なお、周辺回路領域では、ＯＮＯ膜２３は
無用のものであるが、これを残した状態でゲート電極を
パターン形成する場合には、多結晶シリコン膜２４をＯ
ＮＯ膜２３の下の多結晶シリコン膜２２にコンタクトさ
せるコンタクト孔を形成すればよい。或いは、ＯＮＯ膜
２３を全面に形成した後、これをセルアレイ領域のみに
残してエッチング除去してもよい。その場合、ＯＮＯ膜
に直接レジストマスクを接触させるのを避けるため、好
ましくは、薄い多結晶シリコン膜でＯＮＯ膜を覆った状
態でＯＮＯ膜のパターニングを行う。
無用のものであるが、これを残した状態でゲート電極を
パターン形成する場合には、多結晶シリコン膜２４をＯ
ＮＯ膜２３の下の多結晶シリコン膜２２にコンタクトさ
せるコンタクト孔を形成すればよい。或いは、ＯＮＯ膜
２３を全面に形成した後、これをセルアレイ領域のみに
残してエッチング除去してもよい。その場合、ＯＮＯ膜
に直接レジストマスクを接触させるのを避けるため、好
ましくは、薄い多結晶シリコン膜でＯＮＯ膜を覆った状
態でＯＮＯ膜のパターニングを行う。
【００３３】こうしてゲート電極をパターニングした
後、各素子領域にイオン注入を行って、ソース、ドレイ
ン拡散層２６を形成する。具体的には、ｐチャネル領
域、ｎチャネル領域毎にレジストパターンを形成して、
イオン注入を行う。
後、各素子領域にイオン注入を行って、ソース、ドレイ
ン拡散層２６を形成する。具体的には、ｐチャネル領
域、ｎチャネル領域毎にレジストパターンを形成して、
イオン注入を行う。
【００３４】セルアレイは、隣接するメモリトランジス
タの拡散層２６を共有して複数のメモリトランジスタが
直列接続されてＮＡＮＤセルを構成する。ここまでの製
造工程では、セルアレイ領域はチャネル方向の断面（ビ
ット線に沿った断面）について示したが、これと直交す
る方向の断面（ワード線に沿った断面）を示すと、図１
１のようになる。この方向には、メモリトランジスタを
分離する素子分離絶縁膜２１が、先の素子分離工程で同
時に形成される。また、浮遊ゲートの一部となる多結晶
シリコン膜２２は、膜堆積後、素子分離領域上で分離す
るためのスリット加工が必要になる。これにより、多結
晶シリコン膜９，２２からなる浮遊ゲートは、メモリト
ランジスタ毎に分離される。ＷＳｉ膜２５及びその下の
多結晶シリコン膜２４からなる制御ゲートは、この断面
では連続して、制御ゲート線（ワード線）となる。
タの拡散層２６を共有して複数のメモリトランジスタが
直列接続されてＮＡＮＤセルを構成する。ここまでの製
造工程では、セルアレイ領域はチャネル方向の断面（ビ
ット線に沿った断面）について示したが、これと直交す
る方向の断面（ワード線に沿った断面）を示すと、図１
１のようになる。この方向には、メモリトランジスタを
分離する素子分離絶縁膜２１が、先の素子分離工程で同
時に形成される。また、浮遊ゲートの一部となる多結晶
シリコン膜２２は、膜堆積後、素子分離領域上で分離す
るためのスリット加工が必要になる。これにより、多結
晶シリコン膜９，２２からなる浮遊ゲートは、メモリト
ランジスタ毎に分離される。ＷＳｉ膜２５及びその下の
多結晶シリコン膜２４からなる制御ゲートは、この断面
では連続して、制御ゲート線（ワード線）となる。
【００３５】図では省略したが、実際の工程では、拡散
層２６の形成前に各ゲート電極の側壁及び上面をシリコ
ン窒化膜で覆う。その後の工程図も省略しているが、層
間絶縁膜を堆積し、セルアレイのビット線その他のメタ
ル配線を形成する。
層２６の形成前に各ゲート電極の側壁及び上面をシリコ
ン窒化膜で覆う。その後の工程図も省略しているが、層
間絶縁膜を堆積し、セルアレイのビット線その他のメタ
ル配線を形成する。
【００３６】この実施の形態によると、セルアレイ領域
のトンネル絶縁膜形成前に高電圧系ＭＩＳＦＥＴのゲー
ト絶縁膜形成の熱工程が行われるため、トンネル絶縁膜
の膜厚の制御性が高いものとなる。また、セルアレイの
トンネル絶縁膜は、形成後すぐにゲート電極材料膜で覆
われ、レジストが直接接触することがなく、レジスト汚
染が防止され、信頼性の高いメモリトランジスタが得ら
れる。更に、セルアレイ領域のチャネルイオン注入も高
電圧系ＭＩＳＦＥＴのゲート酸化膜形成後に行われるか
ら、チャネル不純物分布は、高電圧系ＭＩＳＦＥＴのゲ
ート絶縁膜形成の熱工程の影響がなく、高性能のメモリ
トランジスタが得られる。またこのセルアレイのチャネ
ルイオン注入は、トンネル絶縁膜形成のためにセルアレ
イ領域に形成されている高電圧系ＭＩＳＦＥＴ用のゲー
ト絶縁膜をエッチングする工程で用いられるレジストマ
スクをそのまま用いて、エッチング前にイオン注入すれ
ばよく、格別のリソグラフィ工程も必要としない。
のトンネル絶縁膜形成前に高電圧系ＭＩＳＦＥＴのゲー
ト絶縁膜形成の熱工程が行われるため、トンネル絶縁膜
の膜厚の制御性が高いものとなる。また、セルアレイの
トンネル絶縁膜は、形成後すぐにゲート電極材料膜で覆
われ、レジストが直接接触することがなく、レジスト汚
染が防止され、信頼性の高いメモリトランジスタが得ら
れる。更に、セルアレイ領域のチャネルイオン注入も高
電圧系ＭＩＳＦＥＴのゲート酸化膜形成後に行われるか
ら、チャネル不純物分布は、高電圧系ＭＩＳＦＥＴのゲ
ート絶縁膜形成の熱工程の影響がなく、高性能のメモリ
トランジスタが得られる。またこのセルアレイのチャネ
ルイオン注入は、トンネル絶縁膜形成のためにセルアレ
イ領域に形成されている高電圧系ＭＩＳＦＥＴ用のゲー
ト絶縁膜をエッチングする工程で用いられるレジストマ
スクをそのまま用いて、エッチング前にイオン注入すれ
ばよく、格別のリソグラフィ工程も必要としない。
【００３７】［実施の形態２］図１２〜図１９は、同様
にＮＡＮＤ型ＥＥＰＲＯＭに適用した他の実施の形態の
製造工程を、セルアレイ領域、周辺回路の高電圧系ＭＩ
ＳＦＥＴ領域及び低電圧系ＭＩＳＦＥＴの領域の断面図
で示している。
にＮＡＮＤ型ＥＥＰＲＯＭに適用した他の実施の形態の
製造工程を、セルアレイ領域、周辺回路の高電圧系ＭＩ
ＳＦＥＴ領域及び低電圧系ＭＩＳＦＥＴの領域の断面図
で示している。
【００３８】図１２は、先の実施の形態の図１と同様
に、ｐ型シリコン基板１に、各回路領域のウェル２，
３，４，５を形成した後、全面に高電圧系ＭＩＳＦＥＴ
に用いられるゲート酸化膜６を形成した状態を示してい
る。ゲート酸化膜この後この実施の形態では、図１３に
示すように、セルアレイ領域と高電圧系Ｍ６は、１１５
０℃、２００ｓｅｃの熱酸化による３０ｎｍの酸化膜と
する。ＩＳＦＥＴの領域を覆うようにレジストマスク７
ａをパターン形成する。
に、ｐ型シリコン基板１に、各回路領域のウェル２，
３，４，５を形成した後、全面に高電圧系ＭＩＳＦＥＴ
に用いられるゲート酸化膜６を形成した状態を示してい
る。ゲート酸化膜この後この実施の形態では、図１３に
示すように、セルアレイ領域と高電圧系Ｍ６は、１１５
０℃、２００ｓｅｃの熱酸化による３０ｎｍの酸化膜と
する。ＩＳＦＥＴの領域を覆うようにレジストマスク７
ａをパターン形成する。
【００３９】そして、このレジストマスク７ａを用いて
低電圧系ＭＩＳＦＥＴの領域のゲート酸化膜６をエッチ
ング除去するが、好ましくはそのエッチングに先立っ
て、ゲート酸化膜６を介して、低電圧系ＭＩＳＦＥＴの
しきい値電圧調整のためのチャネルイオン注入を行う。
従って、低電圧系ＭＩＳＦＥＴのチャネルイオン注入の
ための格別のリソグラフィは要らない。また既に高電圧
系ＭＩＳＦＥＴのゲート酸化膜６が形成されているた
め、低電圧系ＭＩＳＦＥＴのチャネル不純物プロファイ
ルは高精度に制御される。
低電圧系ＭＩＳＦＥＴの領域のゲート酸化膜６をエッチ
ング除去するが、好ましくはそのエッチングに先立っ
て、ゲート酸化膜６を介して、低電圧系ＭＩＳＦＥＴの
しきい値電圧調整のためのチャネルイオン注入を行う。
従って、低電圧系ＭＩＳＦＥＴのチャネルイオン注入の
ための格別のリソグラフィは要らない。また既に高電圧
系ＭＩＳＦＥＴのゲート酸化膜６が形成されているた
め、低電圧系ＭＩＳＦＥＴのチャネル不純物プロファイ
ルは高精度に制御される。
【００４０】低電圧系ＭＩＳＦＥＴがｎチャネルとｐチ
ャネルを含み、それぞれにチャネルイオン注入を行うに
は、レジストマスク７ａの前に、ｐ，ｎチャネル用の２
つのレジストマスクを形成するリソグラフィ工程が必要
である。また、ゲート酸化膜６を通してイオン注入を行
うことは、ゲート酸化膜６上の多結晶シリコン膜９のエ
ッチングにより表面にダメージを受けている結果、注入
不純物プロファイルのばらつきの原因になる可能性があ
る。これに対しては、ゲート酸化膜６までエッチング除
去し、レジストマスクを除去した後に、改めて低電圧系
ＭＩＳＦＥＴの領域に１０ｎｍ程度のバッファ酸化膜を
形成した状態でチャネルイオン注入を行う方法が有効で
ある。この場合、セルアレイ領域及び高電圧系ＭＩＳＦ
ＥＴ領域は、シリコン酸化膜１１，シリコン窒化膜１０
及び多結晶シリコン膜９の積層膜が耐イオン注入マスク
となる。これにより、チャネル不純物プロファイルがよ
り高精度に制御され、しきい値のばらつきのない低電圧
ＭＩＳＦＥＴ特性が得られる。
ャネルを含み、それぞれにチャネルイオン注入を行うに
は、レジストマスク７ａの前に、ｐ，ｎチャネル用の２
つのレジストマスクを形成するリソグラフィ工程が必要
である。また、ゲート酸化膜６を通してイオン注入を行
うことは、ゲート酸化膜６上の多結晶シリコン膜９のエ
ッチングにより表面にダメージを受けている結果、注入
不純物プロファイルのばらつきの原因になる可能性があ
る。これに対しては、ゲート酸化膜６までエッチング除
去し、レジストマスクを除去した後に、改めて低電圧系
ＭＩＳＦＥＴの領域に１０ｎｍ程度のバッファ酸化膜を
形成した状態でチャネルイオン注入を行う方法が有効で
ある。この場合、セルアレイ領域及び高電圧系ＭＩＳＦ
ＥＴ領域は、シリコン酸化膜１１，シリコン窒化膜１０
及び多結晶シリコン膜９の積層膜が耐イオン注入マスク
となる。これにより、チャネル不純物プロファイルがよ
り高精度に制御され、しきい値のばらつきのない低電圧
ＭＩＳＦＥＴ特性が得られる。
【００４１】低電圧系ＭＩＳＦＥＴの領域のゲート酸化
膜６を除去した後、レジストマスク７ａを除去し、図１
４に示すように、低電圧系ＭＩＳＦＥＴのゲート酸化膜
１３を形成する。具体的にゲート酸化膜１３は、１００
０℃，６０ｓｅｃの熱酸化で、５ｎｍの厚さに形成す
る。この熱酸化工程で、既に形成されているゲート酸化
膜６は、３５ｎｍ程度に成長する。
膜６を除去した後、レジストマスク７ａを除去し、図１
４に示すように、低電圧系ＭＩＳＦＥＴのゲート酸化膜
１３を形成する。具体的にゲート酸化膜１３は、１００
０℃，６０ｓｅｃの熱酸化で、５ｎｍの厚さに形成す
る。この熱酸化工程で、既に形成されているゲート酸化
膜６は、３５ｎｍ程度に成長する。
【００４２】ゲート酸化膜１３を形成した後、引き続き
図１４に示すように、基板全面に、ゲート電極材料膜で
ある４０ｎｍの多結晶シリコン膜９、４０ｎｍのシリコ
ン窒化膜１０及び４０ｎｍのシリコン酸化膜１１をＬＰ
ＶＶＤにより順次堆積する。多結晶シリコン膜９は、メ
モリトランジスタの浮遊ゲートの一部となり、また周辺
回路のＭＩＳＦＥＴのゲート電極の一部となるものであ
る。シリコン窒化膜１０は、後の素子分離工程での絶縁
膜埋め込みのストッパ膜として用いられるものである。
図１４に示すように、基板全面に、ゲート電極材料膜で
ある４０ｎｍの多結晶シリコン膜９、４０ｎｍのシリコ
ン窒化膜１０及び４０ｎｍのシリコン酸化膜１１をＬＰ
ＶＶＤにより順次堆積する。多結晶シリコン膜９は、メ
モリトランジスタの浮遊ゲートの一部となり、また周辺
回路のＭＩＳＦＥＴのゲート電極の一部となるものであ
る。シリコン窒化膜１０は、後の素子分離工程での絶縁
膜埋め込みのストッパ膜として用いられるものである。
【００４３】この後、図１５に示すように、周辺回路領
域を覆うレジストマスク１２を形成し、セルアレイ領域
のシリコン酸化膜１１、シリコン窒化膜１０、多結晶シ
リコン膜９をエッチング除去する。引き続き、ゲート酸
化膜６もエッチング除去するが、その前に好ましくは、
ゲート酸化膜６が残された状態でセルアレイ領域にしき
い値電圧調整のためのチャネルイオン注入を行う。
域を覆うレジストマスク１２を形成し、セルアレイ領域
のシリコン酸化膜１１、シリコン窒化膜１０、多結晶シ
リコン膜９をエッチング除去する。引き続き、ゲート酸
化膜６もエッチング除去するが、その前に好ましくは、
ゲート酸化膜６が残された状態でセルアレイ領域にしき
い値電圧調整のためのチャネルイオン注入を行う。
【００４４】この実施の形態の場合も、高電圧系のゲー
ト酸化膜６を形成する高温，長時間の熱工程が済んでい
るから、セルアレイ領域での不純物のその後の再拡散は
抑えられ、微細なメモリトランジスタの高性能化が可能
になる。また、セルアレイ領域のチャネルイオンイオン
注入のみならず、セルアレイ領域のｐ型ウェル３、ｎ型
ウェル２についても、この段階でイオン注入を行って形
成するようにしてもよい。これにより、ウェル不純物の
再拡散も抑えられ、またウェル形成のための格別のリソ
グラフィも不要になり、工程の簡略化が図られる。
ト酸化膜６を形成する高温，長時間の熱工程が済んでい
るから、セルアレイ領域での不純物のその後の再拡散は
抑えられ、微細なメモリトランジスタの高性能化が可能
になる。また、セルアレイ領域のチャネルイオンイオン
注入のみならず、セルアレイ領域のｐ型ウェル３、ｎ型
ウェル２についても、この段階でイオン注入を行って形
成するようにしてもよい。これにより、ウェル不純物の
再拡散も抑えられ、またウェル形成のための格別のリソ
グラフィも不要になり、工程の簡略化が図られる。
【００４５】そして、ゲート酸化膜６をエッチング除去
し、レジストマスク１２を除去した後図１６に示すよう
に、セルアレイ領域にゲート酸化膜（トンネル絶縁膜）
８を形成する。具体的に、トンネル酸化膜８は、１００
０℃，６０ｓｅｃの熱酸化により、８ｎｍの酸化膜とし
て形成する。
し、レジストマスク１２を除去した後図１６に示すよう
に、セルアレイ領域にゲート酸化膜（トンネル絶縁膜）
８を形成する。具体的に、トンネル酸化膜８は、１００
０℃，６０ｓｅｃの熱酸化により、８ｎｍの酸化膜とし
て形成する。
【００４６】更に、基板全面に、ゲート電極材料膜であ
る多結晶シリコン膜１４、シリコン窒化膜１５及びシリ
コン酸化膜１６をＬＰＣＶＤにより順次堆積する。多結
晶シリコン膜１４は、メモリトランジスタの浮遊ゲート
の一部となり、また周辺回路のＭＩＳＦＥＴのゲート電
極の一部となるものである。シリコン窒化膜１５は、後
の素子分離工程での絶縁膜埋め込みのストッパ膜として
用いられるものである。
る多結晶シリコン膜１４、シリコン窒化膜１５及びシリ
コン酸化膜１６をＬＰＣＶＤにより順次堆積する。多結
晶シリコン膜１４は、メモリトランジスタの浮遊ゲート
の一部となり、また周辺回路のＭＩＳＦＥＴのゲート電
極の一部となるものである。シリコン窒化膜１５は、後
の素子分離工程での絶縁膜埋め込みのストッパ膜として
用いられるものである。
【００４７】周辺回路領域には、既にシリコン窒化膜１
０及び多結晶シリコン膜９が形成されているために、図
示しないリソグラフィとエッチング工程により、これら
の領域に重なるシリコン酸化膜１６、シリコン窒化膜１
５及び多結晶シリコン膜１４はエッチング除去する。
０及び多結晶シリコン膜９が形成されているために、図
示しないリソグラフィとエッチング工程により、これら
の領域に重なるシリコン酸化膜１６、シリコン窒化膜１
５及び多結晶シリコン膜１４はエッチング除去する。
【００４８】次に、素子分離工程に入る。図１７に示す
ように、素子分離領域に開口を持つレジストマスク１７
をパターン形成し、ＲＩＥにより、シリコン酸化膜１
１，１６、シリコン窒化膜１０，１５、多結晶シリコン
膜９，１４を順次エッチングする。そして、レジストマ
スク１７を除去し、パターニングされたシリコン酸化膜
１１，１６をマスクとして更に、シリコン基板１を所定
の深さまでエッチングする。これにより、図１８に示す
ように、素子分離溝２０が形成される。
ように、素子分離領域に開口を持つレジストマスク１７
をパターン形成し、ＲＩＥにより、シリコン酸化膜１
１，１６、シリコン窒化膜１０，１５、多結晶シリコン
膜９，１４を順次エッチングする。そして、レジストマ
スク１７を除去し、パターニングされたシリコン酸化膜
１１，１６をマスクとして更に、シリコン基板１を所定
の深さまでエッチングする。これにより、図１８に示す
ように、素子分離溝２０が形成される。
【００４９】次いで、素子分離溝２０を埋めるように、
ＣＶＤによるシリコン酸化膜２１を堆積し、ＣＭＰ（Ｃ
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ
ｉｎｇ）処理を行って、図１９に示すように、シリコン
酸化膜２１を素子分離絶縁膜として埋め込む。以下、実
施の形態１と同様の工程で各領域に素子を形成する。こ
の実施の形態によっても、先の実施の形態と同様の効果
が得られる。
ＣＶＤによるシリコン酸化膜２１を堆積し、ＣＭＰ（Ｃ
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ
ｉｎｇ）処理を行って、図１９に示すように、シリコン
酸化膜２１を素子分離絶縁膜として埋め込む。以下、実
施の形態１と同様の工程で各領域に素子を形成する。こ
の実施の形態によっても、先の実施の形態と同様の効果
が得られる。
【００５０】［実施の形態３］上記各実施の形態におい
て、セルアレイのトンネル絶縁膜であるゲート酸化膜８
は、熱酸化のみで形成する場合を説明したが、熱酸化膜
形成後に、窒素を含む雰囲気で９５０℃，６０分程度の
熱処理を行い、窒素を含んだ酸化膜であるオキシナイト
ライド（窒化酸化膜）として形成することは有効であ
る。この様な窒化酸化膜をトンネル絶縁膜として用いた
場合には、書き込み／消去サイクルで生じるしきい値電
圧変動が緩和される。
て、セルアレイのトンネル絶縁膜であるゲート酸化膜８
は、熱酸化のみで形成する場合を説明したが、熱酸化膜
形成後に、窒素を含む雰囲気で９５０℃，６０分程度の
熱処理を行い、窒素を含んだ酸化膜であるオキシナイト
ライド（窒化酸化膜）として形成することは有効であ
る。この様な窒化酸化膜をトンネル絶縁膜として用いた
場合には、書き込み／消去サイクルで生じるしきい値電
圧変動が緩和される。
【００５１】一方、ゲート絶縁膜に上述のような熱酸化
と熱窒化を行って形成される窒化酸化膜を用いた場合、
図２１に示すように、ＭＩＳＦＥＴのサブスレッショル
ド特性は、ドレイン電流の立ち上がりが緩くなることが
知られている。実施の形態１の場合は、高電圧系ＭＩＳ
ＦＥＴのゲート酸化膜６が露出した状態でセルアレイ領
域のゲート酸化膜８の形成を行うので、ゲート酸化膜６
も窒化酸化膜となる。これに対して、実施の形態２の場
合には、周辺回路のゲート酸化膜を多結晶シリコン膜及
びシリコン窒化膜で覆った状態でセルアレイのトンネル
絶縁膜形成を行うので、特性劣化のおそれがない。
と熱窒化を行って形成される窒化酸化膜を用いた場合、
図２１に示すように、ＭＩＳＦＥＴのサブスレッショル
ド特性は、ドレイン電流の立ち上がりが緩くなることが
知られている。実施の形態１の場合は、高電圧系ＭＩＳ
ＦＥＴのゲート酸化膜６が露出した状態でセルアレイ領
域のゲート酸化膜８の形成を行うので、ゲート酸化膜６
も窒化酸化膜となる。これに対して、実施の形態２の場
合には、周辺回路のゲート酸化膜を多結晶シリコン膜及
びシリコン窒化膜で覆った状態でセルアレイのトンネル
絶縁膜形成を行うので、特性劣化のおそれがない。
【００５２】実施の形態では、ＮＡＮＤ型ＥＥＰＲＯＭ
を説明したが、この発明はこれに限られるものではな
く、同様のメモリトランジスタを持つものであれば、Ｎ
ＯＲ型等、他のセルアレイ形式のＥＥＰＲＯＭにも同様
に適用することができる。
を説明したが、この発明はこれに限られるものではな
く、同様のメモリトランジスタを持つものであれば、Ｎ
ＯＲ型等、他のセルアレイ形式のＥＥＰＲＯＭにも同様
に適用することができる。
【００５３】
【発明の効果】以上述べたようにこの発明によれば、メ
モリトランジスタ、高電圧系ＭＩＳＦＥＴ、低電圧系Ｍ
ＩＳＦＥＴの３種のゲート絶縁膜を持つ半導体メモリを
製造する際に、セルアレイのゲート絶縁膜形成を、少な
くとも高電圧系ＭＩＳＦＥＴのゲート絶縁膜形成後に行
うことにより、メモリトランジスタの高信頼性及び高性
能特性を得ることが可能となる。
モリトランジスタ、高電圧系ＭＩＳＦＥＴ、低電圧系Ｍ
ＩＳＦＥＴの３種のゲート絶縁膜を持つ半導体メモリを
製造する際に、セルアレイのゲート絶縁膜形成を、少な
くとも高電圧系ＭＩＳＦＥＴのゲート絶縁膜形成後に行
うことにより、メモリトランジスタの高信頼性及び高性
能特性を得ることが可能となる。
【図１】この発明の実施の形態による高電圧系ＭＩＳＦ
ＥＴのゲート酸化膜形成工程を示す断面図である。
ＥＴのゲート酸化膜形成工程を示す断面図である。
【図２】同実施の形態のセルアレイ領域のゲート酸化膜
除去のためのレジスト工程を示す断面図である。
除去のためのレジスト工程を示す断面図である。
【図３】同実施の形態のセルアレイのゲート酸化膜形成
と、引き続く多結晶シリコン膜、シリコン窒化膜、シリ
コン酸化膜形成工程を示す断面図である。
と、引き続く多結晶シリコン膜、シリコン窒化膜、シリ
コン酸化膜形成工程を示す断面図である。
【図４】同実施の形態の低電圧系ＭＩＳＦＥＴ領域のゲ
ート酸化膜除去のためのレジスト工程を示す断面図であ
る。
ート酸化膜除去のためのレジスト工程を示す断面図であ
る。
【図５】同実施の形態の低電圧系ＭＩＳＦＥＴのゲート
酸化膜形成と、引き続く多結晶シリコン膜、シリコン窒
化膜、シリコン酸化膜形成工程を示す断面図である。
酸化膜形成と、引き続く多結晶シリコン膜、シリコン窒
化膜、シリコン酸化膜形成工程を示す断面図である。
【図６】同実施の形態の素子分離のためのレジスト工程
を示す断面図である。
を示す断面図である。
【図７】同実施の形態による素子分離溝形成の工程を示
す断面図である。
す断面図である。
【図８】同実施の形態の素子分離絶縁膜埋め込みの工程
を示す断面図である。
を示す断面図である。
【図９】同実施の形態のゲート電極材料膜積層工程を示
す断面図である。
す断面図である。
【図１０】同実施の形態のゲート電極パターニング工程
を示す断面図である。
を示す断面図である。
【図１１】同実施の形態によるセルアレイ領域のワード
線に沿った断面図である。
線に沿った断面図である。
【図１２】この発明の他の実施の形態による高電圧系Ｍ
ＩＳＦＥＴのゲート酸化膜形成工程を示す断面図であ
る。
ＩＳＦＥＴのゲート酸化膜形成工程を示す断面図であ
る。
【図１３】同実施の形態の低電圧系ＭＩＳＦＥＴ領域の
ゲート酸化膜除去のためのレジスト工程を示す断面図で
ある。
ゲート酸化膜除去のためのレジスト工程を示す断面図で
ある。
【図１４】同実施の形態の低電圧系ＭＩＳＦＥＴのゲー
ト酸化膜形成と、引き続く多結晶シリコン膜、シリコン
窒化膜、シリコン酸化膜形成工程を示す断面図である。
ト酸化膜形成と、引き続く多結晶シリコン膜、シリコン
窒化膜、シリコン酸化膜形成工程を示す断面図である。
【図１５】同実施の形態のセレアレイ領域のゲート酸化
膜除去のためのレジスト工程を示す断面図である。
膜除去のためのレジスト工程を示す断面図である。
【図１６】同実施の形態のセルアレイのゲート酸化膜形
成と、引き続く多結晶シリコン膜、シリコン窒化膜、シ
リコン酸化膜形成工程を示す断面図である。
成と、引き続く多結晶シリコン膜、シリコン窒化膜、シ
リコン酸化膜形成工程を示す断面図である。
【図１７】同実施の形態の素子分離のためのレジスト工
程を示す断面図である。
程を示す断面図である。
【図１８】同実施の形態による素子分離溝形成の工程を
示す断面図である。
示す断面図である。
【図１９】同実施の形態の素子分離絶縁膜埋め込みの工
程を示す断面図である。
程を示す断面図である。
【図２０】不揮発性メモリトランジスタの書き込み／消
去サイクルによるしきい値電圧変動の特性を示す図であ
る。
去サイクルによるしきい値電圧変動の特性を示す図であ
る。
【図２１】ゲート絶縁膜種によるトランジスタのサブス
レッショルド特性を示す図である。
レッショルド特性を示す図である。
１…ｐ型シリコン基板、２…ｎ型ウェル、３…ｐ型ウェ
ル、４，５…ｎ型（ｐ型）ウェル、６…ゲート酸化膜
（高電圧系ＭＩＳＦＥＴ用）、７，７ａ…レジストマス
ク、８…ゲート酸化膜（トンネル絶縁膜）、９…多結晶
シリコン膜、１０…シリコン窒化膜、１１…シリコン酸
化膜、１２…レジストマスク、１３…ゲート酸化膜（低
電圧系ＭＩＳＦＥＴ用）、１４…多結晶シリコン膜、１
５…シリコン窒化膜、１６…シリコン酸化膜、１７…レ
ジストマスク、２０…素子分離溝、２１…素子分離絶縁
膜、２２…多結晶シリコン膜、２３…ＯＮＯ膜、２４…
多結晶シリコン膜、２５…ＷＳｉ膜。
ル、４，５…ｎ型（ｐ型）ウェル、６…ゲート酸化膜
（高電圧系ＭＩＳＦＥＴ用）、７，７ａ…レジストマス
ク、８…ゲート酸化膜（トンネル絶縁膜）、９…多結晶
シリコン膜、１０…シリコン窒化膜、１１…シリコン酸
化膜、１２…レジストマスク、１３…ゲート酸化膜（低
電圧系ＭＩＳＦＥＴ用）、１４…多結晶シリコン膜、１
５…シリコン窒化膜、１６…シリコン酸化膜、１７…レ
ジストマスク、２０…素子分離溝、２１…素子分離絶縁
膜、２２…多結晶シリコン膜、２３…ＯＮＯ膜、２４…
多結晶シリコン膜、２５…ＷＳｉ膜。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
(72)発明者 白田 理一郎
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
(72)発明者 清水 暁
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
Ｆターム(参考） 5F048 AA05 AA07 AB01 AC03 BA01
BA11 BA12 BB05 BB08 BB18
BE02 BE03 BG01 BG13 DA27
5F083 EP02 EP23 EP49 EP55 EP56
EP76 JA04 JA05 JA35 JA39
JA53 NA01 PR06 PR07 PR12
PR29 PR40 PR43 PR45 PR46
PR53 PR55 PR56 ZA05 ZA07
ZA08
5F101 BA01 BA26 BA29 BA35 BA36
BB05 BD02 BD10 BD27 BD34
BD35 BD36 BH19 BH21
Claims (15)
- 【請求項１】 不揮発性メモリトランジスタを配列した
セルアレイと、高電圧系ＭＩＳＦＥＴ及び低電圧系ＭＩ
ＳＦＥＴを含む周辺回路とを有する半導体メモリ装置の
製造方法であって、 半導体基板に、高電圧系ＭＩＳＦＥＴに用いられる第１
のゲート絶縁膜を形成する工程と、 前記セルアレイの領域に、前記第１のゲート絶縁膜を除
去して前記不揮発性メモリトランジスタのトンネル絶縁
膜となる第２のゲート絶縁膜を形成する工程と、 前記第１及び第２のゲート絶縁膜上に第１のゲート電極
材料膜を堆積する工程と、 前記低電圧系ＭＩＳＦＥＴの領域で前記第１のゲート電
極材料膜及び第１のゲート絶縁膜を除去して前記低電圧
系ＭＩＳＦＥＴの第３のゲート絶縁膜を形成した後、第
２のゲート電極材料膜を堆積する工程と、を有すること
を特徴とする半導体メモリ装置の製造方法。 - 【請求項２】 前記第２のゲート電極材料膜を堆積した
後、前記第１及び第２のゲート電極材料膜から前記半導
体基板の素子分離領域に所定深さに達する溝を形成し
て、この溝に素子分離絶縁膜を埋め込む工程と、 前記第１及び第２のゲート電極材料膜に重なる第３のゲ
ート電極材料膜、不揮発性メモリトランジスタのゲート
間絶縁膜、及び第４のゲート電極材料膜を積層形成する
工程と、 前記第４乃至第１のゲート電極材料膜をエッチングし
て、不揮発性メモリトランジスタの浮遊ゲートと制御ゲ
ートの積層構造及び、前記高電圧系ＭＩＳＦＥＴ及び低
電圧系ＭＩＳＦＥＴのゲート電極を形成する工程と、を
有することを特徴とする請求項１記載の半導体メモリ装
置の製造方法。 - 【請求項３】 前記セルアレイの領域に、前記第１のゲ
ート絶縁膜を除去するためのレジストマスクを形成した
状態で、前記第１のゲート絶縁膜を介してイオン注入を
行う工程を有することを特徴とする請求項１記載の半導
体メモリ装置の製造方法。 - 【請求項４】 前記低電圧系ＭＩＳＦＥＴの領域に、前
記第１のゲート電極材料膜及び第１のゲート絶縁膜を除
去するためのレジストマスクを形成した状態で、前記第
１のゲート絶縁膜を介してイオン注入を行う工程を有す
ることを特徴とする請求項１記載の半導体メモリ装置の
製造方法。 - 【請求項５】 前記低電圧系ＭＩＳＦＥＴの領域で前記
第１のゲート電極材料膜及び第１のゲート絶縁膜を除去
した後、前記第３のゲート絶縁膜を形成する前に、バッ
ファ絶縁膜を形成し、このバッファ絶縁膜を介してイオ
ン注入を行う工程を有することを特徴とする請求項１記
載の半導体メモリ装置の製造方法。 - 【請求項６】 前記第２のゲート絶縁膜は熱酸化による
シリコン酸化膜であることを特徴とする請求項１記載の
半導体メモリ装置の製造方法。 - 【請求項７】 前記第２のゲート絶縁膜は、熱酸化によ
るシリコン酸化膜を窒素雰囲気で熱処理して形成される
シリコン窒化酸化膜であることを特徴とする請求項１記
載の半導体メモリ装置の製造方法。 - 【請求項８】 不揮発性メモリトランジスタを配列した
セルアレイと、高電圧系ＭＩＳＦＥＴ及び低電圧系ＭＩ
ＳＦＥＴを含む周辺回路とを有する半導体メモリ装置の
製造方法であって、 半導体基板に、高電圧系ＭＩＳＦＥＴに用いられる第１
のゲート絶縁膜を形成する工程と、 前記低電圧系ＭＩＳＦＥＴの領域に、前記第１のゲート
絶縁膜を除去して前記低電圧系ＭＩＳＦＥＴの第２のゲ
ート絶縁膜を形成する工程と、 前記第１及び第２のゲート絶縁膜上に第１のゲート電極
材料膜を堆積する工程と、 前記セルアレイの領域に、前記第１のゲート電極材料膜
及び前記第１のゲート絶縁膜を除去して、不揮発性メモ
リトランジスタのトンネル絶縁膜となる第３のゲート絶
縁膜を形成する工程と、 前記第３のゲート絶縁膜上に第２のゲート電極材料膜を
堆積する工程と、を有することを特徴とする半導体メモ
リ装置の製造方法。 - 【請求項９】 前記第２のゲート電極材料膜を堆積した
後、前記半導体基板の素子分離領域に所定深さに達する
溝を形成して、この溝に素子分離絶縁膜を埋め込む工程
と、 前記第１及び第２のゲート電極材料膜に重なる第３のゲ
ート電極材料膜、不揮発性メモリトランジスタのゲート
間絶縁膜、及び第４のゲート電極材料膜を積層形成する
工程と、 前記第４乃至第１のゲート電極材料膜をエッチングし
て、不揮発性メモリトランジスタ、高電圧系ＭＩＳＦＥ
Ｔ及び低電圧系ＭＩＳＦＥＴのゲート電極を形成する工
程と、を有することを特徴とする請求項８記載の半導体
メモリ装置の製造方法。 - 【請求項１０】 前記低電圧系ＭＩＳＦＥＴの領域に、
前記第１のゲート絶縁膜を除去するためのレジストマス
クを形成した状態で、前記第１のゲート絶縁膜を介して
イオン注入を行う工程を有することを特徴とする請求項
８記載の半導体メモリ装置の製造方法。 - 【請求項１１】 前記低電圧系ＭＩＳＦＥＴの領域で前
記第１のゲート絶縁膜を除去した後、前記第２のゲート
絶縁膜を形成する前に、バッファ絶縁膜を形成し、この
バッファ絶縁膜を介してイオン注入を行う工程を有する
ことを特徴とする請求項８記載の半導体メモリ装置の製
造方法。 - 【請求項１２】 前記セレアレイの領域に、前記第１の
ゲート電極材料膜及び第１のゲート絶縁膜を除去するた
めのレジストマスクを形成した状態で、前記第１のゲー
ト絶縁膜を介してイオン注入を行うことを特徴とする請
求項８記載の半導体メモリ装置の製造方法。 - 【請求項１３】 前記第３のゲート絶縁膜は熱酸化によ
るシリコン酸化膜であることを特徴とする請求項８記載
の半導体メモリ装置の製造方法。 - 【請求項１４】 前記第３のゲート絶縁膜は、熱酸化に
よるシリコン酸化膜を窒素雰囲気で熱処理して形成され
るシリコン窒化酸化膜であることを特徴とする請求項８
記載の半導体メモリ装置の製造方法。 - 【請求項１５】 前記第１のゲート電極材料膜の堆積
後、引き続き第１のストッパ膜を堆積する工程を有し、 前記第２のゲート電極材料膜の堆積後、引き続き第２の
ストッパ膜を堆積する工程を有し、 前記素子分離領域の溝形成は、第１及び第２のストッパ
膜をマスクとして前記第１及び第２のゲート電極材料膜
から前記半導体基板の所定深さに達するまでエッチング
するものであり、 前記素子分離絶縁膜の埋め込み工程は、分離用絶縁膜を
堆積してこれを前記第１及び第２のストッパ膜が露出す
るまでエッチングするものであることを特徴とする請求
項２又は９記載の半導体メモリ装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001229409A JP2003046062A (ja) | 2001-07-30 | 2001-07-30 | 半導体メモリ装置の製造方法 |
| US10/201,111 US6680230B2 (en) | 2001-07-25 | 2002-07-24 | Semiconductor device and method of fabricating the same |
| KR10-2002-0043527A KR100440698B1 (ko) | 2001-07-25 | 2002-07-24 | 반도체 장치 및 그 제조 방법 |
| TW091116578A TW558828B (en) | 2001-07-25 | 2002-07-25 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001229409A JP2003046062A (ja) | 2001-07-30 | 2001-07-30 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003046062A true JP2003046062A (ja) | 2003-02-14 |
| JP2003046062A5 JP2003046062A5 (ja) | 2005-06-23 |
Family
ID=19061764
Family Applications (1)
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|---|---|---|---|
| JP2001229409A Pending JP2003046062A (ja) | 2001-07-25 | 2001-07-30 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003046062A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347331A (ja) * | 2004-05-31 | 2005-12-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2006041503A (ja) * | 2004-07-23 | 2006-02-09 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2007027726A (ja) * | 2005-07-12 | 2007-02-01 | Samsung Electronics Co Ltd | Ｎａｎｄ型フラッシュメモリ装置及びその製造方法 |
| JP2008526027A (ja) * | 2004-12-22 | 2008-07-17 | サンディスク コーポレイション | 半導体メモリ用の複数の厚みを有する誘電体 |
| US7948026B2 (en) | 2002-07-09 | 2011-05-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
| US9466373B2 (en) | 2013-12-27 | 2016-10-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device |
| JP2018037631A (ja) * | 2016-08-30 | 2018-03-08 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイスの製造方法 |
| CN116053274A (zh) * | 2023-01-28 | 2023-05-02 | 合肥晶合集成电路股份有限公司 | 一种半导体集成器件及其制作方法 |
-
2001
- 2001-07-30 JP JP2001229409A patent/JP2003046062A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7948026B2 (en) | 2002-07-09 | 2011-05-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
| US8138043B2 (en) | 2002-07-09 | 2012-03-20 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
| US8674431B2 (en) | 2002-07-09 | 2014-03-18 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and method of manufacturing the same |
| JP2005347331A (ja) * | 2004-05-31 | 2005-12-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2006041503A (ja) * | 2004-07-23 | 2006-02-09 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP4633554B2 (ja) * | 2004-07-23 | 2011-02-16 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
| JP2008526027A (ja) * | 2004-12-22 | 2008-07-17 | サンディスク コーポレイション | 半導体メモリ用の複数の厚みを有する誘電体 |
| JP4796593B2 (ja) * | 2004-12-22 | 2011-10-19 | サンディスク コーポレイション | 半導体メモリ用の複数の厚みを有する誘電体を形成する方法 |
| JP2007027726A (ja) * | 2005-07-12 | 2007-02-01 | Samsung Electronics Co Ltd | Ｎａｎｄ型フラッシュメモリ装置及びその製造方法 |
| US9466373B2 (en) | 2013-12-27 | 2016-10-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device |
| JP2018037631A (ja) * | 2016-08-30 | 2018-03-08 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリデバイスの製造方法 |
| CN116053274A (zh) * | 2023-01-28 | 2023-05-02 | 合肥晶合集成电路股份有限公司 | 一种半导体集成器件及其制作方法 |
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