JP2004235663A - 不揮発性半導体メモリ装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 P形半導体基板10上に、第1Nウェル11がセルアレー領域の基板の表面部分に形成され、第Nウェル12が周辺回路領域の基板の第3表面部分に形成される。EEPROMメモリセルが第1Pウェル13の上に形成され、第1NMOSトランジスタが第2Pウェル14上に形成される。また、第2NMOSトランジスタは周辺回路領域内のP形半導体基板10の第2表面部分に形成され、PMOSトランジスタは第2Nウェル12上に形成される。前記第1Pウェル13および第2Pウェル14の不純物の濃度は形成されるMOSトランジスタの特性により制御される。それに、高電圧に対し内圧を有する第2NMOSトランジスタがP形基板上に直接形成される。
【選択図】 図3
Description
図1は前記NAND形EEPROMを示す断面図であり次のように製造する。まず、N形半導体基板1の上部に第1Pウェル2(P-well)(セルアレー領域)および第2Pウェル3(周辺回路領域)を形成した後、第1Pウェル2にはEEPROMから構成されたセルアレー(Cell array)を形成し、第2Pウェル3には周辺回路のNMOSを形成し、第2Pウェル3の一部には周辺回路のPMOSの形成されるNウェル4を形成する。前記EEPROMを製造するためには、三つの不純物領域(または、バルク)すなわち、セルアレーの形成される第1Pウェル2、周辺回路のNMOSの形成される第2Pウェル3および周辺回路のPMOSの形成されるNウェル4を形成するためにイオンが3回注入される。
前記従来のNAND形EEPROMの製造においては、2回のバルク形成用すなわち、N形半導体基板に、セルアレーの形成される第1Pウェルと周辺回路のNMOSの形成される第2Pウェルおよび第2Pウェル内に位置する周辺回路のPMOSの形成されるNウェル形成のために2回のフォトリソグラフィー工程を遂行する。
図3は本発明の一実施例によるNAND構造形のEEPROM装置の断面図である。
第1導電形(低濃度)の半導体基板、例えばP形半導体基板10に第2導電形不純物(イオン)が注入され複数の第2導電形不純物ドーピング領域、すなわち、Nウェルを形成する。このNウェルは、セルアレー領域内に形成された(第2導電形の)第2不純物ドーピング領域として第1Nウェル11と周辺回路領域のP形半導体基板10の第3表面部分に(第2導電形の)第4不純物ドーピング領域として第2Nウェル12とを含む。
(第2Nウェル12と第2Pウェル14の形成されている部分を除いた)P形半導体基板10の周辺回路領域の第2表面部分に、高電圧に対する耐性を有する第2MOSトランジスタ(第2NMOSトランジスタ)が第2Nウェル12と第2Pウェル14の間に形成されている。第2MOSトランジスタは、P形半導体基板10の第2表面部分に形成された第2ソース領域および第2ドレイン領域とP形半導体基板10上に形成された第2ゲート電極とを含む。
第2NMOSトランジスタはP形半導体基板10上に直接形成されるので、NMOSトランジスタのN+ ドーピング領域と低不純物濃度を有するP形半導体基板10間の逆バイアス特性が改善される。第2NMOSトランジスタのゲート絶縁膜は第1NMOSトランジスタのゲート絶縁膜より厚い。また、低い不純物濃度を有するP形半導体基板10を使用することにより、ボディー効果(Body effect )特性を改善させる。高電圧に対する耐性を必要としない周辺回路のNMOSは第2Pウェル14に形成させショートチャネル(Short channel )のパンチスルー(Punchthrough)特性を改善させる。
以下、後述する各実施例により前記EEPROMを製造する方法を詳細に説明する。
(第1実施例)
図4〜図12は本発明の第1実施例によるNAND構造形EEPROM装置を製造する方法を説明するための断面図である。
図5は第1不純物ドーピング領域の第1Pウェルおよび第3不純物ドーピング領域の第2Pウェル形成のための第2フォトレジストパターン26を形成した後、1次に第1導電形不純物を注入する段階を示す断面図である。図4の段階後、結果物上に第2フォトレジストを塗布し第2フォトレジスト膜を形成した後、第1および第2Pウェル形成のためのフォトマスクを使用して露光した後、現像してセルアレー領域の第2酸化膜23の(周辺部分を除いた)一部と第2Pウェルの形成されるシリコン窒化膜22の一部を露出させる第1および第2Pウェル形成用の第2フォトレジストパターンを形成する。次に、第1Nウェル上に形成されているセルアレー領域の第2酸化膜23の(周囲の周辺部を除いた)一部を酸化物蝕刻液を使用して湿式蝕刻し、第1Nウェルの形成されているP形半導体基板20の表面部分を露出させる。この際、シリコン窒化膜22は前記湿式蝕刻の中に用いられる酸化物蝕刻液に対して第2酸化膜23に比べ低い蝕刻選択比を有するので、シリコン窒化膜22の露出された部分は蝕刻されない。セルアレー領域のポケットPウェル形成のために第1導電形不純物(P形不純物)で、例えばボロン(Boron )をドウス量0.9E13原子/cm2 、加速電圧50KeVで1次にイオン注入する。前記条件では、シリコン窒化膜22の露出された部分はイオンが半導体基板に注入されることを防止する。従って、P形半導体基板20の露出された表面部分を通じて第1Nウェル24の一部がP形不純物でドーピングされる。
(第2実施例)
図13および図14は本発明の第2実施例によるNAND構造形のEEPROM装置を製造する方法を示す断面図である。
(第3実施例)
図15は本発明の第3実施例によるNAND構造形のEEPROM装置を製造する方法を示す断面図である。
図15は第1導電形不純物を注入する段階を示す。第1実施例および第2実施例で、第1導電形不純物は2段階の注入工程で注入されたが、本実施例ではただ1回で第1導電形不純物を注入する。
(第4実施例)
図16および図17は本発明の第4実施例によるNAND構造形のEEPROM装置を製造する方法を示す断面図である。
(第5実施例)
図18は本発明の第5実施例によるNAND構造形のEEPROM装置を製造する方法を示す断面図である。
図18は第1導電性不純物を注入する段階を示す。第1実施例の図4の段階を遂行した後、図4における(酸化防止膜に使用される)シリコン窒化膜22および第1酸化膜21を湿式蝕刻により取り除きP形半導体基板20の全面を露出させる。次に、通常の熱酸化法により酸化膜23Bを約500Åの厚さで成長させる。以後、第2フォトレジストパターン26を第1実施例の場合と同一の方法で形成し、第1Pウェル27および第2Pウェル27Aの形成される部分の酸化膜23Bの一部を露出させる。
以上前述のように本発明によると、短縮された工程により特性の優れた不揮発性半導体メモリ装置が製造できる。
11 第1Nウェル(第2不純物ドーピング領域)
12 第2Nウェル(第4不純物ドーピング領域)
13 第1Pウェル(第1不純物ドーピング領域)
14 第2Pウェル(第3不純物ドーピング領域)
24 第1Nウェル(第2不純物ドーピング領域)
24A 第2Nウェル(第4不純物ドーピング領域)
27 第1Pウェル(第1不純物ドーピング領域)
27A 第2Pウェル(第3不純物ドーピング領域)
31 第1ポリシリコンパターン(第1導電層パターン)
31A 浮遊ゲート電極(浮遊電極)
32 絶縁膜パターン(絶縁層パターン)
42 制御ゲート電極
Claims (12)
- セルアレー領域および周辺回路領域に分けられた第1導電形の半導体基板と、
前記セルアレー領域の半導体基板の表面部分に形成された第1導電形の第1不純物ドーピング領域と、
前記セルアレー領域の半導体基板の表面部分に形成され前記第1不純物ドーピング領域を包む第2導電形の第2不純物ドーピング領域と、
前記第1不純物ドーピング領域の表面部に形成された第4ソース領域および第4ドレイン領域と前記第1不純物ドーピング領域上に形成された浮遊ゲート電極と前記浮遊ゲート電極上に形成された制御ゲート電極とから構成されたメモリセルと、
前記周辺回路領域の半導体基板の第1表面部分に形成された第1導電形の第3不純物ドーピング領域と、
前記第3不純物ドーピング領域上に形成された第1ゲート電極と前記第3不純物ドーピング領域の表面部分に形成された第1ソース領域および第1ドレイン領域より構成された第1MOSトランジスタと、
前記周辺回路領域の半導体基板の第2表面部分に形成された第2ソース領域および第2ドレイン領域と前記半導体基板上に形成された第2ゲート電極とより構成された第2MOSトランジスタと、
前記周辺回路領域の半導体基板の第3表面部分に形成された第2導電形の第4不純物ドーピング領域と、
前記第4不純物ドーピング領域の表面部分に形成された第3ソース領域および第3ドレイン領域と前記第4不純物ドーピング領域上に形成された第3ゲート電極とより構成された第3MOSトランジスタと、
を備えたことを特徴とする半導体メモリ装置。 - 前記第1MOSトランジスタおよび第2MOSトランジスタはNMOSトランジスタであり、前記第3MOSトランジスタはPMOSトランジスタであることを特徴とする請求項1記載の半導体メモリ装置。
- 前記第2MOSトランジスタのゲート絶縁膜は前記第1MOSトランジスタのゲート絶縁膜より厚いことを特徴とする請求項1記載の半導体メモリ装置。
- 前記第2MOSトランジスタのゲート絶縁膜は前記メモリセルのゲート絶縁膜より厚いことを特徴とする請求項3に記載の半導体メモリ装置。
- 前記第2MOSトランジスタは前記第1MOSトランジスタおよび前記第3MOSトランジスタの間に形成されることを特徴とする請求項1記載の半導体メモリ装置。
- 前記第1導電形はP形であり、前記第2導電形はN形であることを特徴とする請求項1記載の半導体メモリ装置。
- セルアレー領域と周辺回路領域に分けられるP形半導体基板と、
前記セルアレー領域の前記P形半導体基板の表面部分に形成された第1Pウェルと、
前記セルアレー領域の前記P形半導体基板の表面部分に形成され前記第1Pウェルを包む第1Nウェルと、
前記第1Pウェルの表面部分に形成された第4ソース領域および第4ドレイン領域と前記第1Pウェル上に形成された浮遊ゲート電極および前記浮遊ゲート電極上に形成された制御ゲート電極より構成されたメモリセルと、
前記周辺回路領域の前記P形半導体基板の第1表面部分に形成された第2Pウェルと、
前記第2Pウェルの上に形成された第1ゲート電極および前記第2Pウェルの表面部分に形成された第1ソース領域および第1ドレイン領域より構成された第1NMOSトランジスタと、
前記周辺回路領域の前記P形半導体基板の第2表面部分に形成された第2ソース領域および第2ドレイン領域と前記P形半導体基板の上に形成された第2ゲート電極とより構成された第2NMOSトランジスタと、
前記周辺回路領域の前記P形半導体基板の第3表面部分に形成された第2Nウェルと、
前記第2Nウェルの表面部分に形成された第3ソース領域および第3ドレイン領域と前記第2Nウェル上に形成された第3ゲート電極とより構成されたPMOSトランジスタと、
を備えたことを特徴とする半導体メモリ装置。 - 前記第2NMOSトランジスタはウェルを含まない前記P形半導体基板上に形成されることを特徴とする請求項7に記載の半導体メモリ装置。
- セルアレー領域および周辺回路領域に分けられたP形の半導体基板と、
前記セルアレー領域の半導体基板の表面部分に形成されたP形の第1不純物ドーピング領域と、
前記セルアレー領域の半導体基板の表面部分に形成され、前記第1不純物ドーピング領域を包むN形の第2不純物ドーピング領域と、
前記第1不純物ドーピング領域の表面部に形成されたN形の第4ソース領域および第4ドレイン領域と、前記第1不純物ドーピング領域上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された制御ゲート電極とで構成されたメモリセルと、
前記周辺回路領域の半導体基板の第1表面部分に形成されたP形の第3不純物ドーピング領域と、
前記第3不純物ドーピング領域上に形成された第1ゲート電極と、前記第3不純物ドーピング領域の表面部分に形成されたN形の第1ソース領域および第1ドレイン領域とで構成された第1NMOSトランジスタと、
前記周辺回路領域の半導体基板の第2表面部分に形成されたN形の第2ソース領域および第2ドレイン領域と、前記半導体基板上に形成された第2ゲート電極とで構成された高電圧用の第2NMOSトランジスタと、
前記周辺回路領域の半導体基板の第3表面部分に形成されたN形の第4不純物ドーピング領域と、
前記第4不純物ドーピング領域の表面部分に形成されたP形の第3ソース領域および第3ドレイン領域と、前記第4不純物ドーピング領域上に形成された第3ゲート電極とで構成されたPMOSトランジスタと、
を備えたことを特徴とする半導体メモリ装置。 - 前記高電圧用の第2NMOSトランジスタは前記第1NMOSトランジスタより高電圧で動作するトランジスタであることを特徴とする請求項9に記載の半導体メモリ装置。
- セルアレー領域と周辺回路領域とに分けられたP形の半導体基板を提供する段階と、
前記セルアレー領域の前記半導体基板の表面部分にN形の第2不純物ドーピング領域を形成する段階と、
前記第2不純物ドーピング領域に取り囲まれるP形の第1不純物ドーピング領域を前記セルアレー領域の前記半導体基板の表面部分に形成する段階と、
前記第1不純物ドーピング領域上にEEPROMセルを形成する段階と、
前記周辺回路領域の前記半導体基板の第1表面部分にP形の第3不純物ドーピング領域を形成する段階と、
前記第3不純物ドーピング領域上に第1ゲート電極とN形の第1ソース領域および第1ドレイン領域とを形成して第1NMOSトランジスタを形成する段階と、
前記周辺回路領域の半導体基板の第2表面部分に第2ゲート電極とN形の第2ソース領域および第2ドレイン領域とを形成して高電圧用の第2NMOSトランジスタを形成する段階と、
前記周辺回路領域の前記半導体基板の第3表面部分にN形の第4不純物ドーピング領域を形成する段階と、
前記第4不純物ドーピング領域上に第3ゲート電極とP形の第1ソース領域および第1ドレイン領域とを形成してPMOSトランジスタを形成する段階と、
を含むことを特徴とする半導体メモリ装置の製造方法。 - セルアレー領域と周辺回路領域とに分けられたP形半導体基板を提供する段階と、
前記セルアレー領域の前記P形半導体基板の表面部分に第1Nウェルを形成し、前記周辺回路領域の前記P形半導体基板の第1表面部分に第2Nウェルを形成する段階と、
前記第1Nウェルおよび前記第2Nウェルの形成される部分を除いた前記P形半導体基板の一部分に第1酸化膜および酸化防止膜を形成する段階と、
前記第1Nウェルおよび前記第2Nウェル上に前記第1酸化膜より厚い第2酸化膜を形成する段階と、
前記酸化防止膜および前記第2酸化膜上に、前記酸化防止膜の一部および前記第2酸化膜の一部を露出させるフォトレジストパターンを形成する段階と、
前記P形半導体基板内にP形不純物を注入する段階と、
注入された不純物を活性化し前記第1Nウェルで取り囲まれた第1Pウェルおよび前記周辺回路領域の前記P形半導体基板の第3表面部分に第2Pウェルを形成する段階と、
前記第1Pウェル上にEEPROMメモリセルを形成する段階と、
前記第2Pウェル上に第1NMOSトランジスタを形成する段階と、
前記周辺回路領域の前記P形半導体基板の第2表面部分に第2NMOSトランジスタを形成する段階と、
前記第2Nウェル上にPMOSトランジスタを形成する段階と、
を含み、
前記第2NMOSトランジスタは、ウェルを含まない前記P形半導体基板上に形成されることを特徴とする半導体メモリ装置の製造方法。
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