JP2004235663A - 不揮発性半導体メモリ装置およびその製造方法 - Google Patents

不揮発性半導体メモリ装置およびその製造方法 Download PDF

Info

Publication number
JP2004235663A
JP2004235663A JP2004107403A JP2004107403A JP2004235663A JP 2004235663 A JP2004235663 A JP 2004235663A JP 2004107403 A JP2004107403 A JP 2004107403A JP 2004107403 A JP2004107403 A JP 2004107403A JP 2004235663 A JP2004235663 A JP 2004235663A
Authority
JP
Japan
Prior art keywords
region
well
semiconductor substrate
type
surface portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004107403A
Other languages
English (en)
Inventor
明寛 ▲曹▼
Meikan So
Jeoug-Hyuk Choi
定▲嚇▼ 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=19338109&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2004235663(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2004235663A publication Critical patent/JP2004235663A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】 メモリセルの動作の際に高電圧がチップに印加されるＥＥＰＲＯＭ装置を提供する。
【解決手段】 Ｐ形半導体基板１０上に、第１Ｎウェル１１がセルアレー領域の基板の表面部分に形成され、第Ｎウェル１２が周辺回路領域の基板の第３表面部分に形成される。ＥＥＰＲＯＭメモリセルが第１Ｐウェル１３の上に形成され、第１ＮＭＯＳトランジスタが第２Ｐウェル１４上に形成される。また、第２ＮＭＯＳトランジスタは周辺回路領域内のＰ形半導体基板１０の第２表面部分に形成され、ＰＭＯＳトランジスタは第２Ｎウェル１２上に形成される。前記第１Ｐウェル１３および第２Ｐウェル１４の不純物の濃度は形成されるＭＯＳトランジスタの特性により制御される。それに、高電圧に対し内圧を有する第２ＮＭＯＳトランジスタがＰ形基板上に直接形成される。
【選択図】 図３

Description

本発明は不揮発性半導体メモリ装置である電気的にプログラム／消去可能なＲＯＭ（Electrically Erasable & Programmable Read Only Memory, EEPROM ）およびその製造方法に係り、特にメモリセル動作の際、高い電圧がチップ内で使用されるＥＥＰＲＯＭおよびその製造方法に関する。
コンピューターシステムの進歩により、メモリカードのような大容量でありながら高速動作の可能な不揮発性メモリに対する需要が増加している。この中でも浮遊ゲートと制御ゲートから構成され、電気的にデータを消去しプログラムできるＥＥＰＲＯＭの需要はさらに増大しており、これに従いより高集積、大容量化と高速動作を実現するための様々なセル構造のＥＥＰＲＯＭが提案されてきた。
製造技術に圧迫を加えずセル面積を減少させるためにＮＡＮＤ構造のメモリセルが開発され、シロタ等は改良されたＮＡＮＤ構造のフラッシュ（flash ）ＥＥＰＲＯＭを提示した（非特許文献１参照）。
図１は前記ＮＡＮＤ形ＥＥＰＲＯＭを示す断面図であり次のように製造する。まず、Ｎ形半導体基板１の上部に第１Ｐウェル２（P-well）（セルアレー領域）および第２Ｐウェル３（周辺回路領域）を形成した後、第１Ｐウェル２にはＥＥＰＲＯＭから構成されたセルアレー（Cell array）を形成し、第２Ｐウェル３には周辺回路のＮＭＯＳを形成し、第２Ｐウェル３の一部には周辺回路のＰＭＯＳの形成されるＮウェル４を形成する。前記ＥＥＰＲＯＭを製造するためには、三つの不純物領域（または、バルク）すなわち、セルアレーの形成される第１Ｐウェル２、周辺回路のＮＭＯＳの形成される第２Ｐウェル３および周辺回路のＰＭＯＳの形成されるＮウェル４を形成するためにイオンが３回注入される。
図２は前記従来のＥＥＰＲＯＭセルを使用したＥＥＰＲＯＭ装置の一部等価回路図と消去および書き込み（プログラム）動作を示す。浮遊ゲート（Floating gate ）内に電子を注入しセルのしきい電圧（threshold voltage ）を（＋）値に移動させる選択されたセルのプログラム動作は、セルアレーの選択されたビットラインＢＬ１に０．３Ｖ、セルアレーの非選択ビットラインＢＬ２にプログラム防止用電圧７Ｖを加え非選択制御ゲートに１０Ｖ、選択制御ゲートに１８Ｖをそれぞれ印加することによりなる。選択されたセルの制御ゲートに加えられた１８Ｖの電圧がカップリング（Coupling）され浮遊ゲートに約１０Ｖの電圧が誘導され選択されたセルのチャネルに０．３Ｖの電圧が伝達されるようになりチャネルと浮遊ゲートの間の約１００Å位のトンネル酸化膜の両端間にかかる約１０ＭｅＶ位のフィールド（Field ）により浮遊ゲート内にＦ−Ｎ（Fowler-Nordheim ）トンネリング効果により電子が充填（charge）される。従って、データが選択されたメモリセルに書き込まれる。
反対に、浮遊ゲート内の電子を放出しセルのしきい電圧を（−）値に移動させる消去（Erase ）動作は、セルアレーの形成されているＰウェルに２０Ｖの電圧を加えビットラインとソースラインは開放し、制御ゲートを接地させ遂行する。そうして、トンネル酸化膜の両端間のフィールドにより浮遊ゲート内の電子が放出される。この際、消去動作の中にセルアレーのＰウェルに加えられた２０Ｖ内外の電位（Potential ）から、Ｖｃｃ５Ｖに動作される周辺回路のトランジスタを保護するために、周辺回路のトランジスタはセルアレーのＰウェルとは電気的に独立した他のＰウェルに形成する。
セルの読み出し動作はデータ判断により遂行され、データは選択されたセルのしきい電圧が（＋）あるいは（−）によりビットライン電流経路（Path）がオンおよびオフ状態を変動することにより判断される。
前記従来のＮＡＮＤ形ＥＥＰＲＯＭの製造においては、２回のバルク形成用すなわち、Ｎ形半導体基板に、セルアレーの形成される第１Ｐウェルと周辺回路のＮＭＯＳの形成される第２Ｐウェルおよび第２Ｐウェル内に位置する周辺回路のＰＭＯＳの形成されるＮウェル形成のために２回のフォトリソグラフィー工程を遂行する。
"A 2.3μm2 Memory Cell Structure For NANDEEPROMs" by R.Shirota et al. IEDM, 1990, pp 103-106
しかしながら、前記従来技術のバルク形成方法は次のような短所を有する。第１に、セル消去の際セルアレーの存するＰウェルに２０Ｖを印加するとき、Ｎ形基板に同時に高圧がかかるのでＮ形基板の上には直接トランジスタを形成することができない。第２に、周辺回路のトランジスタがＰウェルおよびＰウェル内に形成されたＮウェル上に形成されることによりバルク抵抗が増加しこれによりメモリ素子のラッチアップ（Latch up）および他の電気的特性が低下する。
本発明の目的はセルアレーおよびその周辺回路領域で使用されるバルクを独立的に制御し製造できる不揮発性メモリ装置を提供することである。本発明の他の目的は本発明による不揮発性半導体装置の製造に適した不揮発性半導体メモリ装置の製造方法を提供することである。
前記目的を達成するために、本発明は、セルアレー領域および周辺回路に分けられた第１導電形の半導体基板と、前記セルアレー領域の半導体基板の表面部分に形成された第１導電形の第１不純物ドーピング領域と、前記セルアレー領域の半導体基板の表面部分に形成され前記第１不純物ドーピング領域を包む第２導電形の第２不純物ドーピング領域と、前記第１不純物ドーピング領域の表面部に形成された第４ソース領域および第４ドレイン領域と前記第１不純物ドーピング領域上に形成された浮遊ゲート電極と前記浮遊ゲート電極上に形成された制御ゲート電極とから構成されたメモリセルとを備えたことを特徴とする半導体メモリ装置を提供する。
前記半導体メモリ装置は、前記周辺回路領域の半導体基板の第１表面部分に形成された第１導電形の第３不純物ドーピング領域と、前記第３不純物ドーピング領域上に形成された第１ゲート電極と前記第３不純物ドーピング領域の表面部分に形成された第１ソース領域および第１ドレイン領域とより構成された第１ＭＯＳトランジスタと、前記周辺回路領域の半導体基板の第２表面部分に形成された第２ソース領域および第２ドレイン領域と前記半導体基板上に形成された第２ゲート電極とより構成された第２ＭＯＳトランジスタと、前記周辺回路領域の半導体基板の第３表面部分に形成された第２導電形の第４不純物ドーピング領域と、第４不純物ドーピング領域の表面部分に形成された第３ソース領域および第３ドレイン領域と前記第４不純物ドーピング領域上に形成された第３ゲート電極とより構成された第３ＭＯＳトランジスタとをさらに備えたことを特徴とする。
他の目的を達成するために、本発明は、セルアレー領域と周辺回路領域とに分けられたＰ形の半導体基板を提供する段階と、前記セルアレー領域の前記半導体基板の表面部分にＮ形の第２不純物ドーピング領域を形成する段階と、前記第２不純物ドーピング領域に取り囲まれるＰ形の第１不純物ドーピング領域を前記セルアレー領域の前記半導体基板の表面部分に形成する段階と、前記第１不純物ドーピング領域上にＥＥＰＲＯＭセルを形成する段階と、前記周辺回路領域の前記半導体基板の第１表面部分にＰ形の第３不純物ドーピング領域を形成する段階と、前記第３不純物ドーピング領域上に第１ゲート電極とＮ形の第１ソース領域および第１ドレイン領域とを形成して第１ＮＭＯＳトランジスタを形成する段階と、前記周辺回路領域の半導体基板の第２表面部分に第２ゲート電極とＮ形の第２ソース領域および第２ドレイン領域とを形成して高電圧用の第２ＮＭＯＳトランジスタを形成する段階と、前記周辺回路領域の前記半導体基板の第３表面部分にＮ形の第４不純物ドーピング領域を形成する段階と、前記第４不純物ドーピング領域上に第３ゲート電極とＰ形の第１ソース領域および第１ドレイン領域とを形成してＰＭＯＳトランジスタを形成する段階と、を含むことを特徴とする半導体メモリ装置の製造方法を提供する。
本発明によるＮＡＮＤ構造ＥＥＰＲＯＭはポケットＰウェルに形成されたＥＥＰＲＯＭセルを備える。ポケットＰウェルの不純物の濃度は周辺回路領域に形成されたＰウェルとは独立的に調節され得る。よって、セルアレー領域と周辺回路領域に二つのＰウェルを有し、その濃度は装置の特性により互いに独立的に形成できるＥＥＰＲＯＭ装置が得られる。
また、高電圧で動作する周辺回路領域のＮＭＯＳトランジスタはＰ形半導体基板に直接形成して高電圧に対する耐性を向上させる。反面、Ｖｃｃの電圧で動作する周辺回路領域のＮＭＯＳトランジスタは周辺回路領域のＰウェル上に形成しパンチスルー特性を向上させる。
以下、添付した図面に基づき本発明を詳細に説明する。
図３は本発明の一実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置の断面図である。
第１導電形（低濃度）の半導体基板、例えばＰ形半導体基板１０に第２導電形不純物（イオン）が注入され複数の第２導電形不純物ドーピング領域、すなわち、Ｎウェルを形成する。このＮウェルは、セルアレー領域内に形成された（第２導電形の）第２不純物ドーピング領域として第１Ｎウェル１１と周辺回路領域のＰ形半導体基板１０の第３表面部分に（第２導電形の）第４不純物ドーピング領域として第２Ｎウェル１２とを含む。
第１導電形不純物がセルアレー領域の第１Ｎウェル１１内に注入されセルアレー領域内に第１導電形の第１不純物ドーピング領域として第１Ｐウェル１３を形成する。第１Ｐウェル１３上に（第１Ｐウェル１３の表面部分に形成された）、第４ソース領域および第４ドレイン領域を備え第１Ｐウェル１３上に形成された浮遊ゲートと前記浮遊ゲート上に形成された制御ゲートを備えたＥＥＰＲＯＭ装置が形成されている。第１Ｎウェル１１が第１Ｐウェル１３を包んでいるので、前記第１Ｐウェル１３は一般的にポケットＰウェルという。
Ｐ形半導体基板１０の（セルをもたず第２Ｎウェル１２を含む）周辺回路領域に、セルアレーを動作させるため、第２Ｎウェル１２の形成されている部分を除いたＰ形半導体基板１０の周辺回路領域の第１表面部分に（Ｐ形半導体基板１０のような導電形の）第１導電形の不純物を注入しＰ形半導体基板１０の第１表面部分に第１導電形の第３不純物領域として第２Ｐウェル１４を形成する。
第２Ｐウェル１４上には、第２Ｐウェル１４上に形成された第１ゲート電極と、第２Ｐウェル１４の表面部分に形成された第１ソース領域および第１ドレイン領域とから構成された第１ＭＯＳトランジスタ（すなわち、第１ＮＭＯＳトランジスタ）が形成されている。
（第２Ｎウェル１２と第２Ｐウェル１４の形成されている部分を除いた）Ｐ形半導体基板１０の周辺回路領域の第２表面部分に、高電圧に対する耐性を有する第２ＭＯＳトランジスタ（第２ＮＭＯＳトランジスタ）が第２Ｎウェル１２と第２Ｐウェル１４の間に形成されている。第２ＭＯＳトランジスタは、Ｐ形半導体基板１０の第２表面部分に形成された第２ソース領域および第２ドレイン領域とＰ形半導体基板１０上に形成された第２ゲート電極とを含む。
第２Ｎウェル上１２には、第２Ｎウェル１２上に形成された第３ゲート電極と第２Ｎウェル１２の表面部分に形成された第３ソース領域および第３ドレイン領域とを含む第３ＭＯＳトランジスタが形成されている。
第２ＮＭＯＳトランジスタはＰ形半導体基板１０上に直接形成されるので、ＮＭＯＳトランジスタのＮ＋ ドーピング領域と低不純物濃度を有するＰ形半導体基板１０間の逆バイアス特性が改善される。第２ＮＭＯＳトランジスタのゲート絶縁膜は第１ＮＭＯＳトランジスタのゲート絶縁膜より厚い。また、低い不純物濃度を有するＰ形半導体基板１０を使用することにより、ボディー効果（Body effect ）特性を改善させる。高電圧に対する耐性を必要としない周辺回路のＮＭＯＳは第２Ｐウェル１４に形成させショートチャネル（Short channel ）のパンチスルー（Punchthrough）特性を改善させる。
周辺回路のＰＭＯＳの形成される第２Ｎウェル１２の特性はＰＭＯＳ特性およびアイソレーション（Isolation ）特性に合うように調節されるべきである。第２Ｎウェル１２は第１Ｐウェル１３（ポケットＰウェル）の形成される第１Ｎウェル１１と同時に形成されるので、第２Ｎウェル１２の特性変更は第１Ｎウェル１１の特性変更を随伴しなければならないから第１Ｐウェル１３も同様に変更する。第１Ｐウェル１３および第２Ｐウェル１４を同一のフォトマスクと同一のイオン注入工程とで形成する場合、第１Ｎウェル１１の特性変更による第１Ｐウェル１３の最適化のために第２Ｐウェル１４の特性が望ましくないように変化する。この問題を解決するために、１回のフォトリソグラフィー工程を追加させ第１Ｐウェル１３と第２Ｐウェル１４を分離させ形成すべきであるが、これは好ましくない。
本発明では、フォトマスク工程の追加をせずに前記ＥＥＰＲＯＭを製造する方法が提供される。
以下、後述する各実施例により前記ＥＥＰＲＯＭを製造する方法を詳細に説明する。
（第１実施例）
図４〜図１２は本発明の第１実施例によるＮＡＮＤ構造形ＥＥＰＲＯＭ装置を製造する方法を説明するための断面図である。
図４はＰ形半導体基板２０の表面部分に第２不純物ドーピング領域の第１Ｎウェル２４と第４不純物ドーピング領域の第２Ｎウェル２４Ａを形成する段階を示す断面図である。具体的には、第１導電形の半導体基板、例えば１８Ω・ｃｍ２の抵抗をもち、＜１００＞方向性のＰ形半導体基板２０に通常のＮウェル形成工程の場合のように第１酸化膜２１を３８０Åの厚さで形成させる。次に、前記第１酸化膜２１の上に窒化シリコンを通常の化学蒸着方法により２，０００Åの厚さで沈積し酸化防止膜のシリコン窒化膜２２を形成する。前記シリコン窒化膜２２の上にフォトレジストを塗布しフォトレジスト膜（図示せず）を形成した後、これを第１Ｎウェル２４および第２Ｎウェル２４Ａ形成用フォトマスクを使用して露光した後、現像して第１フォトレジストパターン（図示せず）を形成する。第１フォトレジストパターンをエッチングマスクに使用しシリコン窒化膜２２の所定の部分を蝕刻しセルアレー領域の第１Ｎウェル２４と周辺回路領域の第２Ｎウェル２４Ａの形成される部分のＰ形半導体基板２０の表面部分を露出させる。次に、第２導電形不純物（Ｎ形不純物）として、例えば燐Ｐをドウス量１．７Ｅ１３原子／ｃｍ２ 、加速電圧１５０ＫｅＶでイオン注入した後、前記第１フォトレジストパターンを取り除く。次いで１，１５０℃で１７時間の間Ｐ形半導体基板２０を熱処理し前記注入されたＮ形不純物を活性化させると同時にＰ形半導体基板２０内に拡散させ、その結果セルアレー領域の第１Ｎウェル２４と周辺回路領域の第２Ｎウェル２４Ａを形成する。
この際、熱処理過程の間、前記シリコン窒化膜２２の蝕刻された部分にセルアレー領域および周辺回路領域の第２酸化膜２３および２３Ａが４，５００Åの厚さで成長する。
図５は第１不純物ドーピング領域の第１Ｐウェルおよび第３不純物ドーピング領域の第２Ｐウェル形成のための第２フォトレジストパターン２６を形成した後、１次に第１導電形不純物を注入する段階を示す断面図である。図４の段階後、結果物上に第２フォトレジストを塗布し第２フォトレジスト膜を形成した後、第１および第２Ｐウェル形成のためのフォトマスクを使用して露光した後、現像してセルアレー領域の第２酸化膜２３の（周辺部分を除いた）一部と第２Ｐウェルの形成されるシリコン窒化膜２２の一部を露出させる第１および第２Ｐウェル形成用の第２フォトレジストパターンを形成する。次に、第１Ｎウェル上に形成されているセルアレー領域の第２酸化膜２３の（周囲の周辺部を除いた）一部を酸化物蝕刻液を使用して湿式蝕刻し、第１Ｎウェルの形成されているＰ形半導体基板２０の表面部分を露出させる。この際、シリコン窒化膜２２は前記湿式蝕刻の中に用いられる酸化物蝕刻液に対して第２酸化膜２３に比べ低い蝕刻選択比を有するので、シリコン窒化膜２２の露出された部分は蝕刻されない。セルアレー領域のポケットＰウェル形成のために第１導電形不純物（Ｐ形不純物）で、例えばボロン（Boron ）をドウス量０．９Ｅ１３原子／ｃｍ２ 、加速電圧５０ＫｅＶで１次にイオン注入する。前記条件では、シリコン窒化膜２２の露出された部分はイオンが半導体基板に注入されることを防止する。従って、Ｐ形半導体基板２０の露出された表面部分を通じて第１Ｎウェル２４の一部がＰ形不純物でドーピングされる。
図６は第１導電形不純物を２次に注入し図７に示す第１Ｐウェル２７および第２Ｐウェル２７Ａを形成する段階を示す断面図である。低エネルギーで第１導電形不純物をイオン注入した後、周辺回路領域の第２Ｐウェル２７Ａを形成するために前記第２フォトレジストパターン２６の取り除かれない状態で（前記シリコン窒化膜２２（厚さ２，０００Å）が透過できるエネルギーの）、１次に注入された不純物のような不純物を１３０ＫｅＶで１．５Ｅ１３原子／ｃｍ２ ドウス量で注入する。以後、フォトレジストパターン２６を取り除き１，１５０℃で８時間の間ドライブイン（Drive-In）工程を行いセルアレー領域の第１（ポケット）Ｐウェル２７（第１不純物ドーピング領域）と周辺回路領域の第２Ｐウェル２７Ａ（第３不純物ドーピング領域）を形成する。第２Ｐウェル２７Ａは周辺回路領域のＰ形半導体基板２０の第１表面部分に形成される。
図７は多数のフィールド酸化膜２８、周辺回路領域の第１ゲート酸化膜２９、セルアレー領域のトンネル酸化膜３０およびセルアレー領域のＮＡＮＤ構造のＥＥＰＲＯＭセルの第１ポリシリコンパターン３１を形成する段階を示す断面図である。具体的には、図６のドライブイン段階の後、シリコン窒化膜２２、残留する第２酸化膜２３、２３Ａおよび第１酸化膜を取り除いた後、通常のＬＯＣＯＳ工程を通じて多数の素子分離用のフィールド酸化膜２８を形成し次いでフィールド酸化膜２８の形成された部分を除いたＰ形半導体基板２０の全面に、２００Åの厚さで第１ゲート酸化膜２９を形成する。次に、セルアレー領域に第１ゲート酸化膜２９より薄いトンネル酸化膜を選択的に形成させるために、通常の写真蝕刻工程を通じてセルアレー領域の前記第１ゲート酸化膜２９の一部を取り除き写真蝕刻工程の際使用されたフォトレジストパターンを取り除いた後セルアレー領域の第１Ｐウェル２７上に１００Åの厚さでトンネル酸化膜３０を形成する。次いで、ＥＥＰＲＯＭ装置の浮遊ゲート形成のための第１導電層として、第１多結晶シリコンを１，５００Åの厚さで沈積させ第１ポリシリコン層を形成し、これを燐Ｐでドーピングし面抵抗１００Ω／ｃｍ２ をもたせ浮遊ゲート電極を形成するための第１導電層を形成する。通常の写真蝕刻工程を通じて前記第１導電層をパタニングしてセルアレー領域に第１ポリシリコンパターン３１を形成する。
図８は第１ポリシリコンパターン３１を覆う絶縁膜パターン３２を形成し、周辺回路領域のしきい電圧を調節するためにイオンを注入する段階を示す断面図である。図７の段階の後、前記結果物上に絶縁膜としてＯＮＯ膜（Oxide/Nitride/Oxide:３２）を１６０Å／２００Å／３０Åの厚さで形成した後、セルアレー領域を覆い、周辺回路領域を露出させる第３フォトレジストパターン３３を形成する。第３フォトレジストパターン３３を蝕刻マスクに使用して前記ＯＮＯ膜をエッチングし第１ポリシリコンパターンを覆う絶縁膜パターン３２を形成する。この際、周辺回路領域上に形成された第１ゲート酸化膜２９も取り除かれ、周辺回路領域のＰ形半導体基板２０を露出させる。
次に、第３フォトレジストパターン３３を取り除かない状態で、周辺回路領域のしきい電圧を調節するために、ボロンのような第１導電形Ｐ形不純物をドウス量２．０Ｅ１１原子／ｃｍ２ 、加速電圧５０ＫｅＶでＰ形半導体基板２０の露出された表面を通じてイオン注入した後、前記フォトレジストパターン３３を取り除く。
次に、周辺回路のＮＭＯＳトランジスタのしきい電圧を差別化させるためのイオン注入工程を遂行する。具体的には、周辺回路のＮＭＯＳの形成される領域、すなわち、前記第２Ｐウェル２７Ａを第４フォトレジストパターン（図示せず）を形成して露出させ、次に露出された領域を通じて第１導電形Ｐ形不純物として、例えばボロンをドウス量６．０Ｅ１１原子／ｃｍ２、加速電圧５０ＫｅＶでイオン注入した後、前記第４フォトレジストパターンを取り除く。
次いで、周辺回路が正常的に作動するＮＭＯＳを形成するために、第５フォトレジストパターン（図示せず）を形成し前記周辺回路領域の第２Ｐウェル２７Ａと第２Ｎウェル２４Ａの間のＰ形半導体基板２０を露出させた後、露出された部分を通じて第２導電形Ｎ形不純物として、例えば砒素Ａｓをドウス量２．２Ｅ１２原子／ｃｍ２ 、加速電圧３０ＫｅＶでイオン注入した後、前記第５フォトレジストパターンを取り除く。
図９は第２ゲート酸化膜３４を形成し、第２Ｎウェル２４Ａおよび第２Ｐウェル２７Ａ上の第２ゲート酸化膜３４を部分的に取り除く段階を示す断面図である。第５フォトレジストパターンを取り除いた後、絶縁膜パターン３２の覆うセルアレー領域を除いた結果物の全面に熱酸化方法により第２ゲート酸化膜３４を２００Åの厚さで成長させる。次に、結果物上にフォトレジストを塗布しフォトレジスト膜を形成した後、これをフォトマスクを使用し露光した後、現像して第２Ｎウェル２４Ａおよび第２Ｐウェル２７Ａ上に形成された第２ゲート酸化膜３４の一部を露出させる第６フォトレジストパターン３５を形成する。第６フォトレジストパターン３５をエッチングマスクに使用し第２Ｎウェル２４Ａおよび第２Ｐウェル２７Ａ上の第２ゲート酸化膜３４の露出された部分（ＰＭＯＳトランジスタと高電圧に対する耐性を有するＮＭＯＳトランジスタの形成される部分を除いた周辺回路領域に形成された部分）を通常のエッチング方法により取り除く。
図１０は第３ゲート酸化膜を形成し、周辺回路トランジスタの第１ゲート電極３９ａ、第２ゲート電極３９ｂおよび第３ゲート電極３９ｃとセルアレーＥＥＰＲＯＭの制御ゲート電極形成のための複合導電性パターン３９ｄを形成する段階を示す断面図である。図９の第６フォトレジストパターン３５を取り除いた後、（前記第２ゲート酸化膜３４の蝕刻された）第２Ｐウェル２７Ａおよび第２Ｎウェル２４Ａの表面領域に通常の熱酸化方法により、第３ゲート酸化膜３６を１８０Åの厚さで成長させる。この際の前記第３ゲート酸化膜３６を形成するための熱酸化工程で（前記図９で蝕刻されず、第２Ｐウェル２７Ａと第２Ｎウェル２４Ａとの間に形成された）、図９の第２ゲート酸化膜３４は最初の厚さの２００Å以上に成長した第２ゲート酸化膜３４’になる。
次に、結果物の全面にセルアレーの制御ゲート電極と周辺回路のトランジスタのゲート電極形成のための第２導電層として、第２ポリシリコンを蒸着し１，５００Å位の厚さの第２ポリシリコン層を形成した後、燐Ｐをドーピングし第２ポリシリコン層に１００Ω／ｃｍ２ の面抵抗をもたせる。次に、第２ポリシリコン層の上に（ＷＳｉのような）耐火金属シリサイドを１，５００Åの厚さで蒸着し耐火金属シリサイド層を形成する。次いで、第２ポリシリコン層と耐火金属シリサイド層より構成された複合層を第７フォトレジストパターン４０を使用し写真蝕刻工程によりパタニングする。従って、第２ポリシリコン層の第１パターン３７ａ、第２パターン３７ｂおよび第３パターン３７ｃと第１耐火金属シリサイドパターン３８ａ、第２耐火金属シリサイドパターン３８ｂおよび第３耐火金属シリサイドパターン３８ｃとから構成された周辺回路の第１、第２および第３ＭＯＳトランジスタの第１ゲート電極３９ａ、第２ゲート電極３９ｂおよび第３ゲート電極３９ｃを形成する。また、第２ポリシリコン層の第４パターン３７ｄと第４耐火金属シリサイドパターン３８ｄとからなるセルアレーの制御ゲート形成用の（絶縁膜パターン３２を覆う）複合導電性パターン３９ｄが形成される。
前記方法によれば、セルのプログラム／消去の際使用される２０Ｖ内外の高い電圧で動作するＰ形半導体基板２０上に直接形成されたＮＭＯＳトランジスタのゲートは厚く成長した第２ゲート酸化膜３４′をゲート絶縁膜として使用することにより高電圧に対する耐性が強化する。一方、低電圧のＶｃｃで動作する第２Ｐウェル２７Ａ上に形成されたＮＭＯＳトランジスタは（Ｐ形半導体基板２０上に直接形成されたＮＭＯＳトランジスタのゲート酸化膜に比べ薄い）第３ゲート酸化膜３６をゲート絶縁膜として使用することによりＮＭＯＳトランジスタのパンチスルー特性が強化する。
図１１はセルアレーの制御ゲート電極４２と浮遊ゲート電極３１Ａを形成する段階を示す断面図である。図１０の第６フォトレジストパターン４０を取り除いた後、結果物上に再び周辺回路領域を覆うＥＥＰＲＯＭの制御ゲートと浮遊ゲートを形成するための第７フォトレジストパターン４３を形成する。第７フォトレジストパターン４３を蝕刻マスクに使用し第４耐火金属シリサイドパターン３８ｄ、第２ポリシリコン層の第４パターン３７ｄ、絶縁膜パターン３２および第１ポリシリコンパターン３１を順にエッチングしセルアレーの浮遊ゲート電極３１Ａと（第５ポリシリコン層パターン３７ｅおよび第５耐火金属シリサイドパターン３８ｅから構成された）制御ゲート電極４２を形成する。
図１２はＥＥＰＲＯＭセルと周辺回路の第１、第２および第３ＭＯＳトランジスタを完成する段階を示す断面図である。図１０の第７フォトレジストパターン４３を取り除いた後、通常のＭＯＳトランジスタの形成工程により結果物にＮ形およびＰ形不純物をイオン注入し注入されたイオンの拡散と活性化のための熱処理工程を行う。従って、第１Ｐウェル２７上に形成された浮遊ゲート電極３１Ａ、浮遊ゲート電極３１Ａ上に形成された制御ゲート電極４２と４４ｄの示す第４ソース領域および第４ドレイン領域とより構成されたＥＥＰＲＯＭセルが形成される。周辺回路領域には、第２Ｐウェル２７Ａ上に形成された第１ゲート電極３９ａと第２Ｐウェル２７Ａの表面部分に形成された第１ソース領域および第１ドレイン領域とより構成された第１ＭＯＳトランジスタ（第１ＮＭＯＳトランジスタ）が形成される。また、周辺回路領域のＰ形半導体基板２０の第２部分には、第２ゲート電極３９ｂと周辺回路領域のＰ形半導体基板２０の第２表面部分に形成された第２ソース領域および第２ドレイン領域とから構成された第２ＭＯＳトランジスタ（第２ＮＭＯＳトランジスタ）が形成される。第２Ｎウェル２４Ａ上には、第２Ｎウェル２４Ａ上に形成された第３ゲート電極３９ｃと第２Ｎウェル２４Ａの表面部分に形成された第３ソース領域および第３ドレイン領域より構成された第３ＭＯＳトランジスタ（周辺回路のＰＭＯＳトランジスタ）が形成される。そうして周辺回路領域に周辺回路の二つのＮＭＯＳおよび一つのＰＭＯＳが形成される。
通常のメモリ装置の場合と同一の方法で金属工程、層間絶縁膜形成工程および平坦化工程のような以後の工程（図示せず）を遂行し本発明のＥＥＰＲＯＭ装置を完成する。従って、その説明は略する。
（第２実施例）
図１３および図１４は本発明の第２実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
図１３は第１導電形の不純物を１次に注入する段階を示す断面図である。第１実施例の図４に示した通り同一の手続きを遂行する。第１実施例の場合と同一の方法で第２フォトレジストパターン２６を形成した後、第１酸化膜２１および第２酸化膜２３とシリコン窒化膜２２とを透過できるエネルギー、例えば、加速電圧２４０ＫｅＶでドウス量１．５Ｅ１３原子／ｃｍ２ でボロンをイオン注入する。
図１４は第１導電形不純物を２次に注入する段階を示す断面図である。図１３の段階後、ボロンが前記第２酸化膜２３は透過せずシリコン窒化膜２２は透過できるエネルギー、すなわち加速電圧１３０ＫｅＶで、ドウス量０．５Ｅ１３原子／ｃｍ２ でボロンをイオン注入する。次に、実施例１の場合と同一の方法で、第２フォトレジストパターン２６を取り除いた後、ドライブイン工程を遂行しセルアレー領域の第１（ポケット）Ｐウェル２７と周辺回路領域の第２Ｐウェル２７Ａを形成する。
以後の工程は第１実施例の図７〜図１２の工程と同一なので説明を略する。
（第３実施例）
図１５は本発明の第３実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
図１５は第１導電形不純物を注入する段階を示す。第１実施例および第２実施例で、第１導電形不純物は２段階の注入工程で注入されたが、本実施例ではただ１回で第１導電形不純物を注入する。
第１実施例の場合と同一の方法で第２フォトレジストパターン２６を形成し、露出された第２酸化膜２３を取り除いた後、第１Ｐウェル２７および第２Ｐウェル２７Ａを形成するために、ボロンが前記シリコン窒化膜２２が透過できるエネルギー、例えば加速電圧２４０ＫｅＶで、ドウス量１．５Ｅ１３原子／ｃｍ２ でボロンをイオン注入する。
前記シリコン窒化膜２２の厚さを変化させることにより、前記第２Ｐウェル２７Ａを形成する不純物の注入量が調節できる。以後の工程は前記第１実施例の第７〜第１２の工程と同一なので説明を略する。
（第４実施例）
図１６および図１７は本発明の第４実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
図１６は第１導電形不純物を１次に注入する段階を示す断面図である。第１実施例の図４の段階を遂行した後、第１実施例の場合と同一の方法で第２フォトレジストパターン２６を形成する。次に、ボロンがシリコン酸化膜２２は透過できるが第２酸化膜２３は透過できないエネルギー、例えば２４０ＫｅＶの加速電圧で、ドウス量０．５Ｅ１３原子／ｃｍ２ でボロンをイオン注入する。
図１７は第１導電形不純物を２次に注入する段階を示す断面図である。図１６の段階後、第２酸化膜２３の露出された部分を湿式蝕刻により取り除いた後、ボロンがシリコン窒化膜２２を通過できるエネルギー、例えば２４０ＫｅＶの加速電圧で、ドウス量１．０Ｅ１３原子／ｃｍ２ でボロンをイオン注入し第１Ｐウェル２７と第２Ｐウェル２７Ａを形成する。
以後の工程は前記第１実施例の図７〜図１２の工程と同一なので説明を略する。
（第５実施例）
図１８は本発明の第５実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
本実施例では第１Ｐウェル２７および第２Ｐウェル２７Ａの形成のための不純物の濃度を分離して独立的に調節することが不必要である。
図１８は第１導電性不純物を注入する段階を示す。第１実施例の図４の段階を遂行した後、図４における（酸化防止膜に使用される）シリコン窒化膜２２および第１酸化膜２１を湿式蝕刻により取り除きＰ形半導体基板２０の全面を露出させる。次に、通常の熱酸化法により酸化膜２３Ｂを約５００Åの厚さで成長させる。以後、第２フォトレジストパターン２６を第１実施例の場合と同一の方法で形成し、第１Ｐウェル２７および第２Ｐウェル２７Ａの形成される部分の酸化膜２３Ｂの一部を露出させる。
次に、ボロンを１．５Ｅ１３原子／ｃｍ２ のドウス量でボロンが酸化膜２３Ｂを通過できる加速エネルギーで注入する。以後の工程は前記第１実施例の図７〜図１２の工程と同一なので、詳細な説明は略する。
本発明によるＮＡＮＤ構造のＥＥＰＲＯＭ装置はポケットＰウェルに形成されたＥＥＰＲＯＭセルを備える。ポケットＰウェルの不純物濃度は周辺回路領域に形成されるＰウェルとは独立的に調節される。従って、装置の特性により互いに独立的にその濃度が調節できるセルアレー領域と周辺回路領域の二つのＰウェルを有するＥＥＰＲＯＭ装置が得られる。
本発明の一実施例によれば、高電圧で動作する周辺回路領域のＮＭＯＳトランジスタはＰ形半導体基板上に直接形成される。従って、高電圧に対する耐性が強化する。また、Ｖｃｃで動作する周辺回路領域のＮＭＯＳトランジスタはセルアレー領域のＰウェルとはその特性を独立的に調節できるＰウェル上に形成される。これはパンチスルー特性を向上させる。
また、本発明によるＮＡＮＤ形のＥＥＰＲＯＭの製造方法においては、２回のバルク形成用のフォトリソグラフィー工程で独立的にセルアレー領域と周辺回路領域の特性調節が可能である。Ｐウェルの特性を差別化させこれにより形成される周辺回路のトランジスタの特性も差別化させ得る。
以上前述のように本発明によると、短縮された工程により特性の優れた不揮発性半導体メモリ装置が製造できる。
従来のＮＡＮＤ構造形のＥＥＰＲＯＭセルを示す断面図である。 従来のＮＡＮＤ構造形のＥＥＰＲＯＭを使用したＥＥＰＲＯＭ装置の等価回路図の一部と、その消去および記録（あるいはプログラム）を示す図面である。 本発明の一実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭの構造を示す断面図である。 本発明の第１実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第１実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第１実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第１実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第１実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第１実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第１実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第１実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第１実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第２実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第２実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第３実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第４実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第４実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。 本発明の第５実施例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
符号の説明
１０ Ｐ形半導体基板（半導体基板）
１１ 第１Ｎウェル（第２不純物ドーピング領域）
１２ 第２Ｎウェル（第４不純物ドーピング領域）
１３ 第１Ｐウェル（第１不純物ドーピング領域）
１４ 第２Ｐウェル（第３不純物ドーピング領域）
２４ 第１Ｎウェル（第２不純物ドーピング領域）
２４Ａ 第２Ｎウェル（第４不純物ドーピング領域）
２７ 第１Ｐウェル（第１不純物ドーピング領域）
２７Ａ 第２Ｐウェル（第３不純物ドーピング領域）
３１ 第１ポリシリコンパターン（第１導電層パターン）
３１Ａ 浮遊ゲート電極（浮遊電極）
３２ 絶縁膜パターン（絶縁層パターン）
４２ 制御ゲート電極

Claims (12)

  1. セルアレー領域および周辺回路領域に分けられた第１導電形の半導体基板と、
    前記セルアレー領域の半導体基板の表面部分に形成された第１導電形の第１不純物ドーピング領域と、
    前記セルアレー領域の半導体基板の表面部分に形成され前記第１不純物ドーピング領域を包む第２導電形の第２不純物ドーピング領域と、
    前記第１不純物ドーピング領域の表面部に形成された第４ソース領域および第４ドレイン領域と前記第１不純物ドーピング領域上に形成された浮遊ゲート電極と前記浮遊ゲート電極上に形成された制御ゲート電極とから構成されたメモリセルと、
    前記周辺回路領域の半導体基板の第１表面部分に形成された第１導電形の第３不純物ドーピング領域と、
    前記第３不純物ドーピング領域上に形成された第１ゲート電極と前記第３不純物ドーピング領域の表面部分に形成された第１ソース領域および第１ドレイン領域より構成された第１ＭＯＳトランジスタと、
    前記周辺回路領域の半導体基板の第２表面部分に形成された第２ソース領域および第２ドレイン領域と前記半導体基板上に形成された第２ゲート電極とより構成された第２ＭＯＳトランジスタと、
    前記周辺回路領域の半導体基板の第３表面部分に形成された第２導電形の第４不純物ドーピング領域と、
    前記第４不純物ドーピング領域の表面部分に形成された第３ソース領域および第３ドレイン領域と前記第４不純物ドーピング領域上に形成された第３ゲート電極とより構成された第３ＭＯＳトランジスタと、
    を備えたことを特徴とする半導体メモリ装置。
  2. 前記第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタはＮＭＯＳトランジスタであり、前記第３ＭＯＳトランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１記載の半導体メモリ装置。
  3. 前記第２ＭＯＳトランジスタのゲート絶縁膜は前記第１ＭＯＳトランジスタのゲート絶縁膜より厚いことを特徴とする請求項１記載の半導体メモリ装置。
  4. 前記第２ＭＯＳトランジスタのゲート絶縁膜は前記メモリセルのゲート絶縁膜より厚いことを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記第２ＭＯＳトランジスタは前記第１ＭＯＳトランジスタおよび前記第３ＭＯＳトランジスタの間に形成されることを特徴とする請求項１記載の半導体メモリ装置。
  6. 前記第１導電形はＰ形であり、前記第２導電形はＮ形であることを特徴とする請求項１記載の半導体メモリ装置。
  7. セルアレー領域と周辺回路領域に分けられるＰ形半導体基板と、
    前記セルアレー領域の前記Ｐ形半導体基板の表面部分に形成された第１Ｐウェルと、
    前記セルアレー領域の前記Ｐ形半導体基板の表面部分に形成され前記第１Ｐウェルを包む第１Ｎウェルと、
    前記第１Ｐウェルの表面部分に形成された第４ソース領域および第４ドレイン領域と前記第１Ｐウェル上に形成された浮遊ゲート電極および前記浮遊ゲート電極上に形成された制御ゲート電極より構成されたメモリセルと、
    前記周辺回路領域の前記Ｐ形半導体基板の第１表面部分に形成された第２Ｐウェルと、
    前記第２Ｐウェルの上に形成された第１ゲート電極および前記第２Ｐウェルの表面部分に形成された第１ソース領域および第１ドレイン領域より構成された第１ＮＭＯＳトランジスタと、
    前記周辺回路領域の前記Ｐ形半導体基板の第２表面部分に形成された第２ソース領域および第２ドレイン領域と前記Ｐ形半導体基板の上に形成された第２ゲート電極とより構成された第２ＮＭＯＳトランジスタと、
    前記周辺回路領域の前記Ｐ形半導体基板の第３表面部分に形成された第２Ｎウェルと、
    前記第２Ｎウェルの表面部分に形成された第３ソース領域および第３ドレイン領域と前記第２Ｎウェル上に形成された第３ゲート電極とより構成されたＰＭＯＳトランジスタと、
    を備えたことを特徴とする半導体メモリ装置。
  8. 前記第２ＮＭＯＳトランジスタはウェルを含まない前記Ｐ形半導体基板上に形成されることを特徴とする請求項７に記載の半導体メモリ装置。
  9. セルアレー領域および周辺回路領域に分けられたＰ形の半導体基板と、
    前記セルアレー領域の半導体基板の表面部分に形成されたＰ形の第１不純物ドーピング領域と、
    前記セルアレー領域の半導体基板の表面部分に形成され、前記第１不純物ドーピング領域を包むＮ形の第２不純物ドーピング領域と、
    前記第１不純物ドーピング領域の表面部に形成されたＮ形の第４ソース領域および第４ドレイン領域と、前記第１不純物ドーピング領域上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成された制御ゲート電極とで構成されたメモリセルと、
    前記周辺回路領域の半導体基板の第１表面部分に形成されたＰ形の第３不純物ドーピング領域と、
    前記第３不純物ドーピング領域上に形成された第１ゲート電極と、前記第３不純物ドーピング領域の表面部分に形成されたＮ形の第１ソース領域および第１ドレイン領域とで構成された第１ＮＭＯＳトランジスタと、
    前記周辺回路領域の半導体基板の第２表面部分に形成されたＮ形の第２ソース領域および第２ドレイン領域と、前記半導体基板上に形成された第２ゲート電極とで構成された高電圧用の第２ＮＭＯＳトランジスタと、
    前記周辺回路領域の半導体基板の第３表面部分に形成されたＮ形の第４不純物ドーピング領域と、
    前記第４不純物ドーピング領域の表面部分に形成されたＰ形の第３ソース領域および第３ドレイン領域と、前記第４不純物ドーピング領域上に形成された第３ゲート電極とで構成されたＰＭＯＳトランジスタと、
    を備えたことを特徴とする半導体メモリ装置。
  10. 前記高電圧用の第２ＮＭＯＳトランジスタは前記第１ＮＭＯＳトランジスタより高電圧で動作するトランジスタであることを特徴とする請求項９に記載の半導体メモリ装置。
  11. セルアレー領域と周辺回路領域とに分けられたＰ形の半導体基板を提供する段階と、
    前記セルアレー領域の前記半導体基板の表面部分にＮ形の第２不純物ドーピング領域を形成する段階と、
    前記第２不純物ドーピング領域に取り囲まれるＰ形の第１不純物ドーピング領域を前記セルアレー領域の前記半導体基板の表面部分に形成する段階と、
    前記第１不純物ドーピング領域上にＥＥＰＲＯＭセルを形成する段階と、
    前記周辺回路領域の前記半導体基板の第１表面部分にＰ形の第３不純物ドーピング領域を形成する段階と、
    前記第３不純物ドーピング領域上に第１ゲート電極とＮ形の第１ソース領域および第１ドレイン領域とを形成して第１ＮＭＯＳトランジスタを形成する段階と、
    前記周辺回路領域の半導体基板の第２表面部分に第２ゲート電極とＮ形の第２ソース領域および第２ドレイン領域とを形成して高電圧用の第２ＮＭＯＳトランジスタを形成する段階と、
    前記周辺回路領域の前記半導体基板の第３表面部分にＮ形の第４不純物ドーピング領域を形成する段階と、
    前記第４不純物ドーピング領域上に第３ゲート電極とＰ形の第１ソース領域および第１ドレイン領域とを形成してＰＭＯＳトランジスタを形成する段階と、
    を含むことを特徴とする半導体メモリ装置の製造方法。
  12. セルアレー領域と周辺回路領域とに分けられたＰ形半導体基板を提供する段階と、
    前記セルアレー領域の前記Ｐ形半導体基板の表面部分に第１Ｎウェルを形成し、前記周辺回路領域の前記Ｐ形半導体基板の第１表面部分に第２Ｎウェルを形成する段階と、
    前記第１Ｎウェルおよび前記第２Ｎウェルの形成される部分を除いた前記Ｐ形半導体基板の一部分に第１酸化膜および酸化防止膜を形成する段階と、
    前記第１Ｎウェルおよび前記第２Ｎウェル上に前記第１酸化膜より厚い第２酸化膜を形成する段階と、
    前記酸化防止膜および前記第２酸化膜上に、前記酸化防止膜の一部および前記第２酸化膜の一部を露出させるフォトレジストパターンを形成する段階と、
    前記Ｐ形半導体基板内にＰ形不純物を注入する段階と、
    注入された不純物を活性化し前記第１Ｎウェルで取り囲まれた第１Ｐウェルおよび前記周辺回路領域の前記Ｐ形半導体基板の第３表面部分に第２Ｐウェルを形成する段階と、
    前記第１Ｐウェル上にＥＥＰＲＯＭメモリセルを形成する段階と、
    前記第２Ｐウェル上に第１ＮＭＯＳトランジスタを形成する段階と、
    前記周辺回路領域の前記Ｐ形半導体基板の第２表面部分に第２ＮＭＯＳトランジスタを形成する段階と、
    前記第２Ｎウェル上にＰＭＯＳトランジスタを形成する段階と、
    を含み、
    前記第２ＮＭＯＳトランジスタは、ウェルを含まない前記Ｐ形半導体基板上に形成されることを特徴とする半導体メモリ装置の製造方法。
JP2004107403A 1992-08-18 2004-03-31 不揮発性半導体メモリ装置およびその製造方法 Pending JP2004235663A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920014810A KR960012303B1 (ko) 1992-08-18 1992-08-18 불휘발성 반도체메모리장치 및 그 제조방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP20435493A Division JP3830540B2 (ja) 1992-08-18 1993-08-18 不揮発性半導体メモリ装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008000017A Division JP4660560B2 (ja) 1992-08-18 2008-01-04 不揮発性半導体メモリ装置の製造方法

Publications (1)

Publication Number Publication Date
JP2004235663A true JP2004235663A (ja) 2004-08-19

Family

ID=19338109

Family Applications (3)

Application Number Title Priority Date Filing Date
JP20435493A Expired - Fee Related JP3830540B2 (ja) 1992-08-18 1993-08-18 不揮発性半導体メモリ装置の製造方法
JP2004107403A Pending JP2004235663A (ja) 1992-08-18 2004-03-31 不揮発性半導体メモリ装置およびその製造方法
JP2008000017A Expired - Lifetime JP4660560B2 (ja) 1992-08-18 2008-01-04 不揮発性半導体メモリ装置の製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP20435493A Expired - Fee Related JP3830540B2 (ja) 1992-08-18 1993-08-18 不揮発性半導体メモリ装置の製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2008000017A Expired - Lifetime JP4660560B2 (ja) 1992-08-18 2008-01-04 不揮発性半導体メモリ装置の製造方法

Country Status (3)

Country Link
US (2) US5514889A (ja)
JP (3) JP3830540B2 (ja)
KR (1) KR960012303B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069795A (ja) * 2010-09-24 2012-04-05 Lapis Semiconductor Co Ltd 半導体集積回路装置の製造方法
JP2014140069A (ja) * 2014-04-14 2014-07-31 Renesas Electronics Corp 半導体装置の製造方法

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012303B1 (ko) * 1992-08-18 1996-09-18 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
JP3002371B2 (ja) * 1993-11-22 2000-01-24 富士通株式会社 半導体装置とその製造方法
JP3290827B2 (ja) * 1994-09-01 2002-06-10 東芝マイクロエレクトロニクス株式会社 半導体装置とその製造方法
JP3601612B2 (ja) * 1994-09-22 2004-12-15 富士通株式会社 半導体装置及びその製造方法
KR0170285B1 (ko) * 1995-05-12 1999-03-30 김광호 반도체 장치의 소자 분리 방법
DE69528971D1 (de) * 1995-06-30 2003-01-09 St Microelectronics Srl Herstellungsverfahren eines Schaltkreises, der nichtflüchtige Speicherzellen und Randtransistoren von mindestens zwei unterschiedlichen Typen enthält, und entsprechender IC
US5674762A (en) * 1995-08-28 1997-10-07 Motorola, Inc. Method of fabricating an EPROM with high voltage transistors
US5687118A (en) * 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing
MY130465A (en) * 1996-05-30 2007-06-29 Hyundai Electronics America Triple well flash memory cell and fabrication process
US6043123A (en) * 1996-05-30 2000-03-28 Hyundai Electronics America, Inc. Triple well flash memory fabrication process
US6330190B1 (en) 1996-05-30 2001-12-11 Hyundai Electronics America Semiconductor structure for flash memory enabling low operating potentials
SG91872A1 (en) * 1996-05-30 2002-10-15 Hyundai Electronics America Triple well flash memory cell and fabrication process
US6750527B1 (en) * 1996-05-30 2004-06-15 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method
JPH104182A (ja) * 1996-06-14 1998-01-06 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
KR100199382B1 (ko) * 1996-06-27 1999-06-15 김영환 플래쉬 메모리 소자의 제조방법
US5908311A (en) * 1996-07-25 1999-06-01 National Semiconductor Corporation Method for forming a mixed-signal CMOS circuit that includes non-volatile memory cells
JP3777000B2 (ja) * 1996-12-20 2006-05-24 富士通株式会社 半導体装置とその製造方法
US5913122A (en) * 1997-01-27 1999-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making high breakdown voltage twin well device with source/drain regions widely spaced from FOX regions
US5872378A (en) * 1997-04-07 1999-02-16 International Business Machines Corporation Dual thin oxide ESD network for nonvolatile memory applications
US6027974A (en) * 1997-04-11 2000-02-22 Programmable Silicon Solutions Nonvolatile memory
US5896315A (en) * 1997-04-11 1999-04-20 Programmable Silicon Solutions Nonvolatile memory
US5856222A (en) * 1997-05-05 1999-01-05 National Semiconductor Corp. Method of fabricating a high density EEPROM cell
DE69739045D1 (de) * 1997-08-27 2008-11-27 St Microelectronics Srl Herstellungsverfahren für elektronische Speicherbauelemente mit virtueller Masse
AU735045B2 (en) * 1997-10-30 2001-06-28 Texas Instruments Incorporated A process flow to integrate high and low voltage peripheral transistors with a floating gate array
JP3244037B2 (ja) * 1997-10-31 2002-01-07 日本電気株式会社 半導体装置及びその製造方法
US5930613A (en) * 1997-11-03 1999-07-27 Delco Electronics Corporation Method of making EPROM in high density CMOS having metallization capacitor
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US5956271A (en) * 1997-12-12 1999-09-21 Texas Instruments Incorporated Channel hot electron programmed memory device having improved reliability and operability
US6005804A (en) * 1997-12-18 1999-12-21 Advanced Micro Devices, Inc. Split voltage for NAND flash
JPH11265987A (ja) * 1998-01-16 1999-09-28 Oki Electric Ind Co Ltd 不揮発性メモリ及びその製造方法
TW420874B (en) * 1998-05-04 2001-02-01 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device
KR100265225B1 (ko) 1998-06-05 2000-09-15 김영환 반도체 소자의 제조 방법
KR100270958B1 (ko) * 1998-07-10 2000-11-01 윤종용 비휘발성 반도체 소자 및 그 제조방법
EP2034518A3 (en) * 1998-07-22 2009-06-03 STMicroelectronics S.r.l. Electronic devices comprising HV transistors and LV transistors, with salicided junctions
US6649128B1 (en) * 1998-09-23 2003-11-18 Randox Laboratories Ltd Assay device processing instrument
EP1001466A1 (en) * 1998-11-10 2000-05-17 STMicroelectronics S.r.l. High-voltage transistor structure for handling high-voltages in CMOS integrated circuits
JP3536693B2 (ja) * 1998-11-24 2004-06-14 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
US6362049B1 (en) 1998-12-04 2002-03-26 Advanced Micro Devices, Inc. High yield performance semiconductor process flow for NAND flash memory products
TW428287B (en) * 1998-12-21 2001-04-01 United Microelectronics Corp Manufacturing method for flash memory and the operation method for its erasure
US6214675B1 (en) * 1999-02-08 2001-04-10 Lucent Technologies Inc. Method for fabricating a merged integrated circuit device
JP3743486B2 (ja) * 1999-06-23 2006-02-08 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
JP2001007227A (ja) 1999-06-23 2001-01-12 Seiko Epson Corp 不揮発性半導体記憶装置
US6522587B1 (en) 1999-06-23 2003-02-18 Seiko Epson Corporation Non-volatile semiconductor memory devices
US6204159B1 (en) * 1999-07-09 2001-03-20 Advanced Micro Devices, Inc. Method of forming select gate to improve reliability and performance for NAND type flash memory devices
US6190979B1 (en) * 1999-07-12 2001-02-20 International Business Machines Corporation Method for fabricating dual workfunction devices on a semiconductor substrate using counter-doping and gapfill
US6133079A (en) * 1999-07-22 2000-10-17 Chartered Semiconductor Manufacturing Ltd. Method for reducing substrate capacitive coupling of a thin film inductor by reverse P/N junctions
JP2001060674A (ja) 1999-08-20 2001-03-06 Seiko Epson Corp 不揮発性メモリトランジスタを含む半導体装置
JP3587100B2 (ja) 1999-09-17 2004-11-10 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
JP3430084B2 (ja) * 1999-10-22 2003-07-28 富士通株式会社 不揮発性半導体記憶装置の製造方法
JP2002009183A (ja) * 2000-06-26 2002-01-11 Nec Corp 半導体記憶装置およびその製造方法
JP4149644B2 (ja) * 2000-08-11 2008-09-10 株式会社東芝 不揮発性半導体記憶装置
KR100414211B1 (ko) * 2001-03-17 2004-01-07 삼성전자주식회사 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법
JP3921363B2 (ja) * 2001-08-20 2007-05-30 松下電器産業株式会社 不揮発性半導体記憶装置の製造方法
US6743674B2 (en) * 2001-09-18 2004-06-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells and strap regions, and a memory array and strap regions made thereby
JP4225728B2 (ja) * 2002-01-08 2009-02-18 株式会社ルネサステクノロジ 不揮発性半導体記憶装置の製造方法
JP2003258120A (ja) * 2002-03-07 2003-09-12 Seiko Epson Corp 半導体装置の製造方法
US20040229948A1 (en) * 2002-04-12 2004-11-18 Summar Marshall L. Method for preventing hepatic encephalopathic episodes
KR100437453B1 (ko) * 2002-05-23 2004-06-23 삼성전자주식회사 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법
KR100518577B1 (ko) * 2003-05-26 2005-10-04 삼성전자주식회사 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법
DE10326330A1 (de) * 2003-06-11 2005-01-05 Infineon Technologies Ag Verfahren und Hilfstransistorstruktur zur Herstellung einer Halbleiterspeichereinrichtung
KR100542395B1 (ko) * 2003-11-13 2006-01-11 주식회사 하이닉스반도체 낸드 플래시 소자의 제조 방법
KR100559715B1 (ko) * 2004-02-25 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 소거 방법
KR100626378B1 (ko) * 2004-06-25 2006-09-20 삼성전자주식회사 반도체 장치의 배선 구조체 및 그 형성 방법
KR100596851B1 (ko) * 2004-09-02 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 셀 채널 이온 주입 방법
JP4551795B2 (ja) * 2005-03-15 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4718894B2 (ja) * 2005-05-19 2011-07-06 株式会社東芝 半導体装置の製造方法
US7560335B2 (en) * 2005-08-30 2009-07-14 Micron Technology, Inc. Memory device transistors
US7250654B2 (en) * 2005-11-07 2007-07-31 Ememory Technology Inc. Non-volatile memory device
US7651915B2 (en) * 2006-10-12 2010-01-26 Infineon Technologies Ag Strained semiconductor device and method of making same
US20080150011A1 (en) * 2006-12-21 2008-06-26 Spansion Llc Integrated circuit system with memory system
JP2010535410A (ja) * 2007-08-01 2010-11-18 フリースケール セミコンダクター インコーポレイテッド 半導体デバイスの製造方法およびそれによって得られる半導体デバイス
KR20100002832A (ko) * 2008-06-30 2010-01-07 삼성전자주식회사 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의제조 방법
JP5443814B2 (ja) * 2009-04-14 2014-03-19 株式会社東芝 半導体記憶装置の製造方法
CN102110655B (zh) * 2009-12-24 2013-09-11 上海华虹Nec电子有限公司 Eeprom器件的制作方法
KR101591531B1 (ko) * 2009-12-31 2016-02-03 주식회사 동부하이텍 반도체 메모리 소자, 반도체 메모리 소자의 제조 방법 및 반도체 메모리 소자의 셀어레이
KR20130104270A (ko) * 2012-03-13 2013-09-25 삼성전자주식회사 스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치
US9466373B2 (en) * 2013-12-27 2016-10-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device
CN104269409B (zh) * 2014-10-16 2017-02-15 上海新储集成电路有限公司 一种nand闪存及制备方法
KR102608543B1 (ko) * 2021-12-28 2023-12-04 한전원자력연료 주식회사 핵연료 집합체의 상단고정체 조립 및 분해 장비
CN114171589B (zh) * 2022-02-11 2022-04-29 晶芯成(北京)科技有限公司 半导体器件结构

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62183161A (ja) * 1986-02-07 1987-08-11 Hitachi Ltd 半導体集積回路装置
JP3059442B2 (ja) * 1988-11-09 2000-07-04 株式会社日立製作所 半導体記憶装置
FR2616953B1 (fr) * 1987-06-16 1989-08-25 Thomson Semiconducteurs Memoire eprom effacable par impulsions
JPS6410656A (en) * 1987-07-03 1989-01-13 Hitachi Ltd Complementary type semiconductor device
JP2664685B2 (ja) * 1987-07-31 1997-10-15 株式会社東芝 半導体装置の製造方法
IT1225873B (it) * 1987-07-31 1990-12-07 Sgs Microelettrica S P A Catan Procedimento per la fabbricazione di celle di memoria eprom cmos con riduzione del numero di fasi di mascheratura.
US4859619A (en) * 1988-07-15 1989-08-22 Atmel Corporation EPROM fabrication process forming tub regions for high voltage devices
JP2825585B2 (ja) * 1990-01-29 1998-11-18 株式会社日立製作所 半導体集積回路装置及びその製造方法
JPH03228377A (ja) * 1990-02-02 1991-10-09 Toshiba Corp 半導体装置
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
US5283203A (en) * 1992-02-28 1994-02-01 Texas Instruments Incorporated Self-aligned contact process for complementary field-effect integrated circuits
KR960012303B1 (ko) * 1992-08-18 1996-09-18 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
US5341342A (en) * 1992-12-18 1994-08-23 National Semiconductor Corporation Flash memory cell structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069795A (ja) * 2010-09-24 2012-04-05 Lapis Semiconductor Co Ltd 半導体集積回路装置の製造方法
JP2014140069A (ja) * 2014-04-14 2014-07-31 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH06163926A (ja) 1994-06-10
JP4660560B2 (ja) 2011-03-30
JP2008098677A (ja) 2008-04-24
KR940004831A (ko) 1994-03-16
JP3830540B2 (ja) 2006-10-04
KR960012303B1 (ko) 1996-09-18
US5712178A (en) 1998-01-27
US5514889A (en) 1996-05-07

Similar Documents

Publication Publication Date Title
JP4660560B2 (ja) 不揮発性半導体メモリ装置の製造方法
US5175120A (en) Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors
US5292681A (en) Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors
JP4463954B2 (ja) セルアレー領域内にバルクバイアスコンタクト構造を備える不揮発性メモリ素子
US6184088B1 (en) Method for manufacturing a split game type transistor
US7920424B2 (en) Scalable electrically eraseable and programmable memory (EEPROM) cell array
US6667511B1 (en) NAND type core cell structure for a high density flash memory device having a unique select gate transistor configuration
US6060360A (en) Method of manufacture of P-channel EEprom and flash EEprom devices
US6365457B1 (en) Method for manufacturing nonvolatile memory device using self-aligned source process
KR19990016013A (ko) 불휘발성 반도체 메모리 장치의 셀 어레이 구조 및 그 제조방법
US6368914B1 (en) Well structure in non-volatile memory device and method for fabricating the same
US5841174A (en) Semiconductor apparatus including semiconductor devices operated by plural power supplies
US6703298B2 (en) Self-aligned process for fabricating memory cells with two isolated floating gates
KR100743513B1 (ko) 반도체장치 및 그 제조방법
US5844270A (en) Flash memory device and manufacturing method therefor
US20070012990A1 (en) Nonvolatile semiconductor memory with transistor whose gate electrode has bird's beak
US6084283A (en) Semiconductor device and method of manufacturing the same
US6025229A (en) Method of fabricating split-gate source side injection flash memory array
KR100273705B1 (ko) 불휘발성반도체메모리장치의웰구조및그에따른제조방법
US6228782B1 (en) Core field isolation for a NAND flash memory
JP2003046062A (ja) 半導体メモリ装置の製造方法
US6770925B2 (en) Flush memory having source and drain edges in contact with the stacked gate structure
US20050106817A1 (en) Embedded eeprom cell and method of forming the same
JPH11204762A (ja) 半導体不揮発性記憶装置およびその製造方法
KR0185637B1 (ko) 불휘발성 반도체 메모리 장치의 제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070501

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070731

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070813

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071228

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080123

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080404

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081003

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090105