JPH06163926A - 不揮発性半導体装置およびその製造方法 - Google Patents
不揮発性半導体装置およびその製造方法Info
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- JPH06163926A JPH06163926A JP5204354A JP20435493A JPH06163926A JP H06163926 A JPH06163926 A JP H06163926A JP 5204354 A JP5204354 A JP 5204354A JP 20435493 A JP20435493 A JP 20435493A JP H06163926 A JPH06163926 A JP H06163926A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 122
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 239000012535 impurity Substances 0.000 claims abstract description 137
- 239000000758 substrate Substances 0.000 claims abstract description 97
- 230000002093 peripheral effect Effects 0.000 claims abstract description 81
- 238000000034 method Methods 0.000 claims abstract description 38
- 229920002120 photoresistant polymer Polymers 0.000 claims description 45
- 239000003963 antioxidant agent Substances 0.000 claims description 24
- 230000003078 antioxidant effect Effects 0.000 claims description 24
- 230000001133 acceleration Effects 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 14
- 230000003064 anti-oxidating effect Effects 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 33
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 14
- 229910052796 boron Inorganic materials 0.000 description 14
- 239000003870 refractory metal Substances 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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Abstract
(57)【要約】
【目的】 メモリセルの動作の際に高電圧がチップに印
加されるＥＥＰＲＯＭ装置およびその製造方法を提供す
る。 【構成】 Ｐ形半導体基板１０上に、第１Ｎウェル１１
がセルアレー領域の基板の表面部分に形成され、第２Ｎ
ウェル１２が周辺回路領域の基板の第３表面部分に形成
される。ＥＥＰＲＯＭメモリセルが第１Ｐウェル１３の
上に形成され、第１ＮＭＯＳトランジスタが第２Ｐウェ
ル１４上に形成される。また、第２ＮＭＯＳトランジス
タは周辺回路領域内のＰ形半導体基板１０の第２表面部
分に形成され、ＰＭＯＳトランジスタは第２Ｎウェル１
２上に形成される。前記第１Ｐウェル１３および第２Ｐ
ウェル１４の不純物の濃度は形成されるＭＯＳトランジ
スタの特性により制御される。それに、高電圧に対し内
圧を有する第２ＮＭＯＳトランジスタがＰ形基板上に直
接形成される。 【効果】 これにより、ＥＥＰＲＯＭ装置の電気的特性
が向上される。
加されるＥＥＰＲＯＭ装置およびその製造方法を提供す
る。 【構成】 Ｐ形半導体基板１０上に、第１Ｎウェル１１
がセルアレー領域の基板の表面部分に形成され、第２Ｎ
ウェル１２が周辺回路領域の基板の第３表面部分に形成
される。ＥＥＰＲＯＭメモリセルが第１Ｐウェル１３の
上に形成され、第１ＮＭＯＳトランジスタが第２Ｐウェ
ル１４上に形成される。また、第２ＮＭＯＳトランジス
タは周辺回路領域内のＰ形半導体基板１０の第２表面部
分に形成され、ＰＭＯＳトランジスタは第２Ｎウェル１
２上に形成される。前記第１Ｐウェル１３および第２Ｐ
ウェル１４の不純物の濃度は形成されるＭＯＳトランジ
スタの特性により制御される。それに、高電圧に対し内
圧を有する第２ＮＭＯＳトランジスタがＰ形基板上に直
接形成される。 【効果】 これにより、ＥＥＰＲＯＭ装置の電気的特性
が向上される。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリ装
置である電気的にプログラム／消去可能なＲＯＭ（Elec
trically Erasable & Programmable Read Only Memory,
EEPROM ）およびその製造方法に係り、特にメモリセル
動作の際、高い電圧がチップ内で使用されるＥＥＰＲＯ
Ｍおよびその製造方法に関する。
置である電気的にプログラム／消去可能なＲＯＭ（Elec
trically Erasable & Programmable Read Only Memory,
EEPROM ）およびその製造方法に係り、特にメモリセル
動作の際、高い電圧がチップ内で使用されるＥＥＰＲＯ
Ｍおよびその製造方法に関する。
【０００２】
【従来の技術】コンピューターシステムの進歩により、
メモリカードのような大容量でありながら高速動作の可
能な不揮発性メモリに対する需要が増加している。この
中でも浮遊ゲートと制御ゲートから構成され、電気的に
データを消去しプログラムできるＥＥＰＲＯＭの需要は
さらに増大しており、これに従いより高集積、大容量化
と高速動作を実現するための様々なセル構造のＥＥＰＲ
ＯＭが提案されてきた。
メモリカードのような大容量でありながら高速動作の可
能な不揮発性メモリに対する需要が増加している。この
中でも浮遊ゲートと制御ゲートから構成され、電気的に
データを消去しプログラムできるＥＥＰＲＯＭの需要は
さらに増大しており、これに従いより高集積、大容量化
と高速動作を実現するための様々なセル構造のＥＥＰＲ
ＯＭが提案されてきた。
【０００３】製造技術に圧迫を加えずセル面積を減少さ
せるためにＮＡＮＤ構造のメモリセルが開発され、シロ
タ等は改良されたＮＡＮＤ構造のフラッシュ（flash ）
ＥＥＰＲＯＭを提示した（参照文献："A 2.3μm2 Memor
y Cell Structure For NANDEEPROMs" by R.Shirota et
al. IEDM, 1990, pp 103-106 ）。図１は前記ＮＡＮＤ
形ＥＥＰＲＯＭを示す断面図であり次のように製造す
る。まず、Ｎ形半導体基板１の上部に第１Ｐウェル２
（P-well）（セルアレー領域）および第２Ｐウェル３
（周辺回路領域）を形成した後、第１Ｐウェル２にはＥ
ＥＰＲＯＭから構成されたセルアレー（Cell array）を
形成し、第２Ｐウェル３には周辺回路のＮＭＯＳを形成
し、第２Ｐウェル３の一部には周辺回路のＰＭＯＳの形
成されるＮウェル４を形成する。前記ＥＥＰＲＯＭを製
造するためには、三つの不純物領域（または、バルク）
すなわち、セルアレーの形成される第１Ｐウェル２、周
辺回路のＮＭＯＳの形成される第２Ｐウェル３および周
辺回路のＰＭＯＳの形成されるＮウェル４を形成するた
めにイオンが３回注入される。
せるためにＮＡＮＤ構造のメモリセルが開発され、シロ
タ等は改良されたＮＡＮＤ構造のフラッシュ（flash ）
ＥＥＰＲＯＭを提示した（参照文献："A 2.3μm2 Memor
y Cell Structure For NANDEEPROMs" by R.Shirota et
al. IEDM, 1990, pp 103-106 ）。図１は前記ＮＡＮＤ
形ＥＥＰＲＯＭを示す断面図であり次のように製造す
る。まず、Ｎ形半導体基板１の上部に第１Ｐウェル２
（P-well）（セルアレー領域）および第２Ｐウェル３
（周辺回路領域）を形成した後、第１Ｐウェル２にはＥ
ＥＰＲＯＭから構成されたセルアレー（Cell array）を
形成し、第２Ｐウェル３には周辺回路のＮＭＯＳを形成
し、第２Ｐウェル３の一部には周辺回路のＰＭＯＳの形
成されるＮウェル４を形成する。前記ＥＥＰＲＯＭを製
造するためには、三つの不純物領域（または、バルク）
すなわち、セルアレーの形成される第１Ｐウェル２、周
辺回路のＮＭＯＳの形成される第２Ｐウェル３および周
辺回路のＰＭＯＳの形成されるＮウェル４を形成するた
めにイオンが３回注入される。
【０００４】図２は前記従来のＥＥＰＲＯＭセルを使用
したＥＥＰＲＯＭ装置の一部等価回路図と消去および書
き込み（プログラム）動作を示す。浮遊ゲート（Floati
ng gate ）内に電子を注入しセルのしきい電圧（thresh
old voltage ）を（＋）値に移動させる選択されたセル
のプログラム動作は、セルアレーの選択されたビットラ
インＢＬ１に０．３Ｖ、セルアレーの非選択ビットライ
ンＢＬ２にプログラム防止用電圧７Ｖを加え非選択制御
ゲートに１０Ｖ、選択制御ゲートに１８Ｖをそれぞれ印
加することによりなる。選択されたセルの制御ゲートに
加えられた１８Ｖの電圧がカップリング（Coupling）さ
れ浮遊ゲートに約１０Ｖの電圧が誘導され選択されたセ
ルのチャネルに０．３Ｖの電圧が伝達されるようになり
チャネルと浮遊ゲートの間の約１００Å位のトンネル酸
化膜の両端間にかかる約１０ＭｅＶ位のフィールド（Fi
eld ）により浮遊ゲート内にＦ−Ｎ（Fowler-Nordheim
）トンネリング効果により電子が充填（charge）され
る。従って、データが選択されたメモリセルに書き込ま
れる。
したＥＥＰＲＯＭ装置の一部等価回路図と消去および書
き込み（プログラム）動作を示す。浮遊ゲート（Floati
ng gate ）内に電子を注入しセルのしきい電圧（thresh
old voltage ）を（＋）値に移動させる選択されたセル
のプログラム動作は、セルアレーの選択されたビットラ
インＢＬ１に０．３Ｖ、セルアレーの非選択ビットライ
ンＢＬ２にプログラム防止用電圧７Ｖを加え非選択制御
ゲートに１０Ｖ、選択制御ゲートに１８Ｖをそれぞれ印
加することによりなる。選択されたセルの制御ゲートに
加えられた１８Ｖの電圧がカップリング（Coupling）さ
れ浮遊ゲートに約１０Ｖの電圧が誘導され選択されたセ
ルのチャネルに０．３Ｖの電圧が伝達されるようになり
チャネルと浮遊ゲートの間の約１００Å位のトンネル酸
化膜の両端間にかかる約１０ＭｅＶ位のフィールド（Fi
eld ）により浮遊ゲート内にＦ−Ｎ（Fowler-Nordheim
）トンネリング効果により電子が充填（charge）され
る。従って、データが選択されたメモリセルに書き込ま
れる。
【０００５】反対に、浮遊ゲート内の電子を放出しセル
のしきい電圧を（−）値に移動させる消去（Erase ）動
作は、セルアレーの形成されているＰウェルに２０Ｖの
電圧を加えビットラインとソースラインは開放し、制御
ゲートを接地させ遂行する。そうして、トンネル酸化膜
の両端間のフィールドにより浮遊ゲート内の電子が放出
される。この際、消去動作の中にセルアレーのＰウェル
に加えられた２０Ｖ内外の電位（Potential ）から、Ｖ
ｃｃ５Ｖに動作される周辺回路のトランジスタを保護す
るために、周辺回路のトランジスタはセルアレーのＰウ
ェルとは電気的に独立した他のＰウェルに形成する。
のしきい電圧を（−）値に移動させる消去（Erase ）動
作は、セルアレーの形成されているＰウェルに２０Ｖの
電圧を加えビットラインとソースラインは開放し、制御
ゲートを接地させ遂行する。そうして、トンネル酸化膜
の両端間のフィールドにより浮遊ゲート内の電子が放出
される。この際、消去動作の中にセルアレーのＰウェル
に加えられた２０Ｖ内外の電位（Potential ）から、Ｖ
ｃｃ５Ｖに動作される周辺回路のトランジスタを保護す
るために、周辺回路のトランジスタはセルアレーのＰウ
ェルとは電気的に独立した他のＰウェルに形成する。
【０００６】セルの読み出し動作はデータ判断により遂
行され、データは選択されたセルのしきい電圧が（＋）
あるいは（−）によりビットライン電流経路（Path）が
オンおよびオフ状態を変動することにより判断される。
前記従来のＮＡＮＤ形ＥＥＰＲＯＭの製造においては、
２回のバルク形成用すなわち、Ｎ形半導体基板に、セル
アレーの形成される第１Ｐウェルと周辺回路のＮＭＯＳ
の形成される第２Ｐウェルおよび第２Ｐウェル内に位置
する周辺回路のＰＭＯＳの形成されるＮウェル形成のた
めに２回のフォトリソグラフィー工程を遂行する。
行され、データは選択されたセルのしきい電圧が（＋）
あるいは（−）によりビットライン電流経路（Path）が
オンおよびオフ状態を変動することにより判断される。
前記従来のＮＡＮＤ形ＥＥＰＲＯＭの製造においては、
２回のバルク形成用すなわち、Ｎ形半導体基板に、セル
アレーの形成される第１Ｐウェルと周辺回路のＮＭＯＳ
の形成される第２Ｐウェルおよび第２Ｐウェル内に位置
する周辺回路のＰＭＯＳの形成されるＮウェル形成のた
めに２回のフォトリソグラフィー工程を遂行する。
【０００７】
【発明が解決しようとする課題】しかしながら、前記従
来技術のバルク形成方法は次のような短所を有する。第
１に、セル消去の際セルアレーの存するＰウェルに２０
Ｖを印加するとき、Ｎ形基板に同時に高圧がかかるので
Ｎ形基板の上には直接トランジスタを形成することがで
きない。第２に、周辺回路のトランジスタがＰウェルお
よびＰウェル内に形成されたＮウェル上に形成されるこ
とによりバルク抵抗が増加しこれによりメモリ素子のラ
ッチアップ（Latch up）および他の電気的特性が低下す
る。
来技術のバルク形成方法は次のような短所を有する。第
１に、セル消去の際セルアレーの存するＰウェルに２０
Ｖを印加するとき、Ｎ形基板に同時に高圧がかかるので
Ｎ形基板の上には直接トランジスタを形成することがで
きない。第２に、周辺回路のトランジスタがＰウェルお
よびＰウェル内に形成されたＮウェル上に形成されるこ
とによりバルク抵抗が増加しこれによりメモリ素子のラ
ッチアップ（Latch up）および他の電気的特性が低下す
る。
【０００８】本発明の目的はセルアレーおよびその周辺
回路領域で使用されるバルクを独立的に制御し製造でき
る不揮発性メモリ装置を提供することである。本発明の
他の目的は本発明による不揮発性半導体装置の製造に適
した不揮発性半導体メモリ装置の製造方法を提供するこ
とである。
回路領域で使用されるバルクを独立的に制御し製造でき
る不揮発性メモリ装置を提供することである。本発明の
他の目的は本発明による不揮発性半導体装置の製造に適
した不揮発性半導体メモリ装置の製造方法を提供するこ
とである。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明はセルアレー領域および周辺回路に分けられ
た第１導電形の半導体基板と、前記セルアレー領域の半
導体基板の表面部分に形成された第１導電形の第１不純
物ドーピング領域と、前記セルアレー領域の半導体基板
の表面部分に形成され前記第１不純物ドーピング領域を
包む第２導電形の第２不純物ドーピング領域と、前記第
１不純物ドーピング領域の表面部に形成された第４ソー
ス領域および第４ドレイン領域と前記第１不純物ドーピ
ング領域上に形成された浮遊電極と前記浮遊電極上に形
成された制御電極とから構成されたメモリセルとを備え
たことを特徴とする半導体メモリ装置を提供する。
に、本発明はセルアレー領域および周辺回路に分けられ
た第１導電形の半導体基板と、前記セルアレー領域の半
導体基板の表面部分に形成された第１導電形の第１不純
物ドーピング領域と、前記セルアレー領域の半導体基板
の表面部分に形成され前記第１不純物ドーピング領域を
包む第２導電形の第２不純物ドーピング領域と、前記第
１不純物ドーピング領域の表面部に形成された第４ソー
ス領域および第４ドレイン領域と前記第１不純物ドーピ
ング領域上に形成された浮遊電極と前記浮遊電極上に形
成された制御電極とから構成されたメモリセルとを備え
たことを特徴とする半導体メモリ装置を提供する。
【００１０】前記半導体メモリ装置は、前記周辺回路領
域の半導体基板の第１表面部分に形成された第１導電形
の第３不純物ドーピング領域と、前記第３不純物ドーピ
ング領域上に形成された第１ゲート電極と前記第３不純
物ドーピング領域の表面部分に形成された第１ソース領
域および第１ドレイン領域とより構成された第１ＭＯＳ
トランジスタと、前記周辺回路領域の半導体基板の第２
表面部分に形成された第２ソース領域および第２ドレイ
ン領域と前記半導体基板上に形成された第２ゲート電極
とより構成された第２ＭＯＳトランジスタと、前記周辺
回路領域の半導体基板の第３表面部分に形成された第２
導電形の第４不純物ドーピング領域と、第４不純物ドー
ピング領域の表面部分に形成された第３ソース領域およ
び第３ドレイン領域と前記第４不純物ドーピング領域上
に形成された第３ゲート電極とより構成された第３ＭＯ
Ｓトランジスタとをさらに備えたことを特徴とする。
域の半導体基板の第１表面部分に形成された第１導電形
の第３不純物ドーピング領域と、前記第３不純物ドーピ
ング領域上に形成された第１ゲート電極と前記第３不純
物ドーピング領域の表面部分に形成された第１ソース領
域および第１ドレイン領域とより構成された第１ＭＯＳ
トランジスタと、前記周辺回路領域の半導体基板の第２
表面部分に形成された第２ソース領域および第２ドレイ
ン領域と前記半導体基板上に形成された第２ゲート電極
とより構成された第２ＭＯＳトランジスタと、前記周辺
回路領域の半導体基板の第３表面部分に形成された第２
導電形の第４不純物ドーピング領域と、第４不純物ドー
ピング領域の表面部分に形成された第３ソース領域およ
び第３ドレイン領域と前記第４不純物ドーピング領域上
に形成された第３ゲート電極とより構成された第３ＭＯ
Ｓトランジスタとをさらに備えたことを特徴とする。
【００１１】他の目的を達成するために、本発明はセル
アレー領域と周辺回路領域に限定された第１導電形の半
導体基板を提供する段階と、第２導電形の第２不純物ド
ーピング領域を前記セルアレー領域の前記半導体基板の
表面部分に形成する段階と、前記第２不純物ドーピング
領域により取り囲まれる前記第１導電形の第１不純物ド
ーピング領域を形成する段階と、前記第１不純物ドーピ
ング領域上にメモリ装置を形成する段階と、を備えたこ
とを特徴とする半導体メモリ装置の製造方法を提供す
る。
アレー領域と周辺回路領域に限定された第１導電形の半
導体基板を提供する段階と、第２導電形の第２不純物ド
ーピング領域を前記セルアレー領域の前記半導体基板の
表面部分に形成する段階と、前記第２不純物ドーピング
領域により取り囲まれる前記第１導電形の第１不純物ド
ーピング領域を形成する段階と、前記第１不純物ドーピ
ング領域上にメモリ装置を形成する段階と、を備えたこ
とを特徴とする半導体メモリ装置の製造方法を提供す
る。
【００１２】前記メモリ装置を形成する段階は、前記第
１不純物ドーピング領域上に第１導電層パターンを形成
する段階と、前記第１導電層パターンを覆う絶縁層パタ
ーンを形成する段階と、前記絶縁層パターン上に第２導
電層パターンを形成する段階と、前記第２導電層パター
ン、前記絶縁層パターンおよび前記第１導電層パターン
を順次的にパタニングして制御ゲート電極と浮遊ゲート
電極を形成する段階と、不純物を前記第１不純物ドーピ
ング領域内に注入し前記メモリ装置のソース領域および
ドレイン領域を形成する段階とにより形成される。
１不純物ドーピング領域上に第１導電層パターンを形成
する段階と、前記第１導電層パターンを覆う絶縁層パタ
ーンを形成する段階と、前記絶縁層パターン上に第２導
電層パターンを形成する段階と、前記第２導電層パター
ン、前記絶縁層パターンおよび前記第１導電層パターン
を順次的にパタニングして制御ゲート電極と浮遊ゲート
電極を形成する段階と、不純物を前記第１不純物ドーピ
ング領域内に注入し前記メモリ装置のソース領域および
ドレイン領域を形成する段階とにより形成される。
【００１３】前記半導体メモリ装置の製造方法では、前
記周辺回路領域内の前記半導体基板の第１表面部分に第
１導電形の第３不純物ドーピング領域が形成され、前記
半導体基板の第３表面部分内に第２導電形の第４不純物
ドーピング領域が形成され得る。前記第２不純物ドーピ
ング領域および第４不純物ドーピング領域は、半導体基
板上に第１酸化膜を形成し、前記第１酸化膜上に酸化防
止膜を形成し、前記第２不純物ドーピング領域および前
記第４不純物ドーピング領域の形成される前記酸化防止
膜の一部を露出させるフォトレジストパターンを前記酸
化防止膜上に形成し、前記酸化防止膜の露出された部分
を蝕刻し、第２導電形の不純物を前記酸化防止膜の蝕刻
された部分を通じて前記半導体基板の表面部分に注入す
る段階により形成することが望ましい。
記周辺回路領域内の前記半導体基板の第１表面部分に第
１導電形の第３不純物ドーピング領域が形成され、前記
半導体基板の第３表面部分内に第２導電形の第４不純物
ドーピング領域が形成され得る。前記第２不純物ドーピ
ング領域および第４不純物ドーピング領域は、半導体基
板上に第１酸化膜を形成し、前記第１酸化膜上に酸化防
止膜を形成し、前記第２不純物ドーピング領域および前
記第４不純物ドーピング領域の形成される前記酸化防止
膜の一部を露出させるフォトレジストパターンを前記酸
化防止膜上に形成し、前記酸化防止膜の露出された部分
を蝕刻し、第２導電形の不純物を前記酸化防止膜の蝕刻
された部分を通じて前記半導体基板の表面部分に注入す
る段階により形成することが望ましい。
【００１４】前記第１不純物ドーピング領域および前記
第３不純物ドーピング領域は、前記第２不純物ドーピン
グ領域の形成された部分を除いた前記半導体基板上に第
１酸化膜および酸化防止膜を形成し、前記第２不純物ド
ーピング領域上に第２酸化膜を形成し、前記第１不純物
ドーピング領域が形成される第２酸化膜の一部分と第３
不純物ドーピング領域の形成される酸化防止膜の一部分
を露出させるフォトレジストパターンを形成した後、半
導体基板に第１導電形不純物を注入させ形成できる。
第３不純物ドーピング領域は、前記第２不純物ドーピン
グ領域の形成された部分を除いた前記半導体基板上に第
１酸化膜および酸化防止膜を形成し、前記第２不純物ド
ーピング領域上に第２酸化膜を形成し、前記第１不純物
ドーピング領域が形成される第２酸化膜の一部分と第３
不純物ドーピング領域の形成される酸化防止膜の一部分
を露出させるフォトレジストパターンを形成した後、半
導体基板に第１導電形不純物を注入させ形成できる。
【００１５】本発明によれば、前記第１導電形不純物
は、１次に前記第１導電形不純物が第２酸化膜および酸
化防止膜を通過するようにする第１加速エネルギーで注
入され、２次に前記第１導電形の不純物を前記酸化防止
膜にのみ通過し第２酸化膜は通過しないようにする第２
加速エネルギーで注入される。本発明の他の実施例によ
れば、前記フォトレジストパターンを蝕刻マスクに利用
して前記第２酸化膜を蝕刻し第１不純物ドーピング領域
の形成される前記半導体基板の表面部分を露出させる。
前記第１導電形不純物は１次に前記第１導電形不純物が
前記酸化防止膜を通過できない第１加速エネルギーで注
入され、２次に前記第１導電形不純物が酸化防止膜を通
過する第２加速エネルギーで注入される。
は、１次に前記第１導電形不純物が第２酸化膜および酸
化防止膜を通過するようにする第１加速エネルギーで注
入され、２次に前記第１導電形の不純物を前記酸化防止
膜にのみ通過し第２酸化膜は通過しないようにする第２
加速エネルギーで注入される。本発明の他の実施例によ
れば、前記フォトレジストパターンを蝕刻マスクに利用
して前記第２酸化膜を蝕刻し第１不純物ドーピング領域
の形成される前記半導体基板の表面部分を露出させる。
前記第１導電形不純物は１次に前記第１導電形不純物が
前記酸化防止膜を通過できない第１加速エネルギーで注
入され、２次に前記第１導電形不純物が酸化防止膜を通
過する第２加速エネルギーで注入される。
【００１６】本発明のまた他の実施例によれば、前記第
１導電形不純物は、１次に第１導電形不純物が前記酸化
防止膜は通過するが第２酸化膜は通過できない第１加速
エネルギーで注入され、前記フォトレジストパターンを
蝕刻マスクに利用して前記第２酸化膜を蝕刻することに
より前記第１不純物ドーピング領域の形成される前記半
導体基板の表面部分を露出させ、次いで２次に前記第１
導電形不純物を前記第１導電形不純物が前記酸化防止膜
を貫通できる第２加速エネルギーで注入する。
１導電形不純物は、１次に第１導電形不純物が前記酸化
防止膜は通過するが第２酸化膜は通過できない第１加速
エネルギーで注入され、前記フォトレジストパターンを
蝕刻マスクに利用して前記第２酸化膜を蝕刻することに
より前記第１不純物ドーピング領域の形成される前記半
導体基板の表面部分を露出させ、次いで２次に前記第１
導電形不純物を前記第１導電形不純物が前記酸化防止膜
を貫通できる第２加速エネルギーで注入する。
【００１７】
【作用】本発明によるＮＡＮＤ構造ＥＥＰＲＯＭはポケ
ットＰウェルに形成されたＥＥＰＲＯＭセルを備える。
ポケットＰウェルの不純物の濃度は周辺回路領域に形成
されたＰウェルとは独立的に調節され得る。よって、セ
ルアレー領域と周辺回路領域に二つのＰウェルを有し、
その濃度は装置の特性により互いに独立的に形成できる
ＥＥＰＲＯＭ装置が得られる。
ットＰウェルに形成されたＥＥＰＲＯＭセルを備える。
ポケットＰウェルの不純物の濃度は周辺回路領域に形成
されたＰウェルとは独立的に調節され得る。よって、セ
ルアレー領域と周辺回路領域に二つのＰウェルを有し、
その濃度は装置の特性により互いに独立的に形成できる
ＥＥＰＲＯＭ装置が得られる。
【００１８】また、高電圧で動作する周辺回路領域のＮ
ＭＯＳトランジスタはＰ形半導体基板に直接形成して高
電圧に対する耐性を向上させる。反面、Ｖｃｃの電圧で
動作する周辺回路領域のＮＭＯＳトランジスタは周辺回
路領域のＰウェル上に形成しパンチスルー特性を向上さ
せる。
ＭＯＳトランジスタはＰ形半導体基板に直接形成して高
電圧に対する耐性を向上させる。反面、Ｖｃｃの電圧で
動作する周辺回路領域のＮＭＯＳトランジスタは周辺回
路領域のＰウェル上に形成しパンチスルー特性を向上さ
せる。
【００１９】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図３は本発明の一実施例によるＮＡＮＤ構造
形のＥＥＰＲＯＭ装置の断面図である。第１導電形（低
濃度）の半導体基板、例えばＰ形半導体基板１０に第２
導電形不純物（イオン）が注入され複数の第２導電形不
純物ドーピング領域、すなわち、Ｎウェルを形成する。
このＮウェルは、セルアレー領域内に形成された（第２
導電形の）第２不純物ドーピング領域として第１Ｎウェ
ル１１と周辺回路領域のＰ形半導体基板１０の第３表面
部分に（第２導電形の）第４不純物ドーピング領域とし
て第２Ｎウェル１２とを含む。
説明する。図３は本発明の一実施例によるＮＡＮＤ構造
形のＥＥＰＲＯＭ装置の断面図である。第１導電形（低
濃度）の半導体基板、例えばＰ形半導体基板１０に第２
導電形不純物（イオン）が注入され複数の第２導電形不
純物ドーピング領域、すなわち、Ｎウェルを形成する。
このＮウェルは、セルアレー領域内に形成された（第２
導電形の）第２不純物ドーピング領域として第１Ｎウェ
ル１１と周辺回路領域のＰ形半導体基板１０の第３表面
部分に（第２導電形の）第４不純物ドーピング領域とし
て第２Ｎウェル１２とを含む。
【００２０】第１導電形不純物がセルアレー領域の第１
Ｎウェル１１内に注入されセルアレー領域内に第１導電
形の第１不純物ドーピング領域として第１Ｐウェル１３
を形成する。第１Ｐウェル１３上に（第１Ｐウェル１３
の表面部分に形成された）、第４ソース領域および第４
ドレイン領域を備え第１Ｐウェル１３上に形成された浮
遊ゲートと前記浮遊ゲート上に形成された制御ゲートを
備えたＥＥＰＲＯＭ装置が形成されている。第１Ｎウェ
ル１１が第１Ｐウェル１３を包んでいるので、前記第１
Ｐウェル１３は一般的にポケットＰウェルという。
Ｎウェル１１内に注入されセルアレー領域内に第１導電
形の第１不純物ドーピング領域として第１Ｐウェル１３
を形成する。第１Ｐウェル１３上に（第１Ｐウェル１３
の表面部分に形成された）、第４ソース領域および第４
ドレイン領域を備え第１Ｐウェル１３上に形成された浮
遊ゲートと前記浮遊ゲート上に形成された制御ゲートを
備えたＥＥＰＲＯＭ装置が形成されている。第１Ｎウェ
ル１１が第１Ｐウェル１３を包んでいるので、前記第１
Ｐウェル１３は一般的にポケットＰウェルという。
【００２１】Ｐ形半導体基板１０の（セルをもたず第２
Ｎウェル１２を含む）周辺回路領域に、セルアレーを動
作させるため、第２Ｎウェル１２の形成されている部分
を除いたＰ形半導体基板１０の周辺回路領域の第１表面
部分に（Ｐ形半導体基板１０のような導電形の）第１導
電形の不純物を注入しＰ形半導体基板１０の第１表面部
分に第１導電形の第３不純物領域として第２Ｐウェル１
４を形成する。
Ｎウェル１２を含む）周辺回路領域に、セルアレーを動
作させるため、第２Ｎウェル１２の形成されている部分
を除いたＰ形半導体基板１０の周辺回路領域の第１表面
部分に（Ｐ形半導体基板１０のような導電形の）第１導
電形の不純物を注入しＰ形半導体基板１０の第１表面部
分に第１導電形の第３不純物領域として第２Ｐウェル１
４を形成する。
【００２２】第２Ｐウェル１４上には、第２Ｐウェル１
４上に形成された第１ゲート電極と、第２Ｐウェル１４
の表面部分に形成された第１ソース領域および第１ドレ
イン領域とから構成された第１ＭＯＳトランジスタ（す
なわち、第１ＮＭＯＳトランジスタ）が形成されてい
る。（第２Ｎウェル１２と第２Ｐウェル１４の形成され
ている部分を除いた）Ｐ形半導体基板１０の周辺回路領
域の第２表面部分に、高電圧に対する耐性を有する第２
ＭＯＳトランジスタ（第２ＮＭＯＳトランジスタ）が第
２Ｎウェル１２と第２Ｐウェル１４の間に形成されてい
る。第２ＭＯＳトランジスタは、Ｐ形半導体基板１０の
第２表面部分に形成された第２ソース領域および第２ド
レイン領域とＰ形半導体基板１０上に形成された第２ゲ
ート電極とを含む。
４上に形成された第１ゲート電極と、第２Ｐウェル１４
の表面部分に形成された第１ソース領域および第１ドレ
イン領域とから構成された第１ＭＯＳトランジスタ（す
なわち、第１ＮＭＯＳトランジスタ）が形成されてい
る。（第２Ｎウェル１２と第２Ｐウェル１４の形成され
ている部分を除いた）Ｐ形半導体基板１０の周辺回路領
域の第２表面部分に、高電圧に対する耐性を有する第２
ＭＯＳトランジスタ（第２ＮＭＯＳトランジスタ）が第
２Ｎウェル１２と第２Ｐウェル１４の間に形成されてい
る。第２ＭＯＳトランジスタは、Ｐ形半導体基板１０の
第２表面部分に形成された第２ソース領域および第２ド
レイン領域とＰ形半導体基板１０上に形成された第２ゲ
ート電極とを含む。
【００２３】第２Ｎウェル上１２には、第２Ｎウェル１
２上に形成された第３ゲート電極と第２Ｎウェル１２の
表面部分に形成された第３ソース領域および第３ドレイ
ン領域とを含む第３ＭＯＳトランジスタが形成されてい
る。第２ＮＭＯＳトランジスタはＰ形半導体基板１０上
に直接形成されるので、ＮＭＯＳトランジスタのＮ+ ド
ーピング領域と低不純物濃度を有するＰ形半導体基板１
０間の逆バイアス特性が改善される。第２ＮＭＯＳトラ
ンジスタのゲート絶縁膜は第１ＮＭＯＳトランジスタの
ゲート絶縁膜より厚い。また、低い不純物濃度を有する
Ｐ形半導体基板１０を使用することにより、ボディー効
果（Body effect ）特性を改善させる。高電圧に対する
耐性を必要としない周辺回路のＮＭＯＳは第２Ｐウェル
１４に形成させショートチャネル（Short channel ）の
パンチスルー（Punchthrough）特性を改善させる。
２上に形成された第３ゲート電極と第２Ｎウェル１２の
表面部分に形成された第３ソース領域および第３ドレイ
ン領域とを含む第３ＭＯＳトランジスタが形成されてい
る。第２ＮＭＯＳトランジスタはＰ形半導体基板１０上
に直接形成されるので、ＮＭＯＳトランジスタのＮ+ ド
ーピング領域と低不純物濃度を有するＰ形半導体基板１
０間の逆バイアス特性が改善される。第２ＮＭＯＳトラ
ンジスタのゲート絶縁膜は第１ＮＭＯＳトランジスタの
ゲート絶縁膜より厚い。また、低い不純物濃度を有する
Ｐ形半導体基板１０を使用することにより、ボディー効
果（Body effect ）特性を改善させる。高電圧に対する
耐性を必要としない周辺回路のＮＭＯＳは第２Ｐウェル
１４に形成させショートチャネル（Short channel ）の
パンチスルー（Punchthrough）特性を改善させる。
【００２４】周辺回路のＰＭＯＳの形成される第２Ｎウ
ェル１２の特性はＰＭＯＳ特性およびアイソレーション
（Isolation ）特性に合うように調節されるべきであ
る。第２Ｎウェル１２は第１Ｐウェル１３（ポケットＰ
ウェル）の形成される第１Ｎウェル１１と同時に形成さ
れるので、第２Ｎウェル１２の特性変更は第１Ｎウェル
１１の特性変更を随伴しなければならないから第１Ｐウ
ェル１３も同様に変更する。第１Ｐウェル１３および第
２Ｐウェル１４を同一のフォトマスクと同一のイオン注
入工程とで形成する場合、第１Ｎウェル１１の特性変更
による第１Ｐウェル１３の最適化のために第２Ｐウェル
１４の特性が望ましくないように変化する。この問題を
解決するために、１回のフォトリソグラフィー工程を追
加させ第１Ｐウェル１３と第２Ｐウェル１４を分離させ
形成すべきであるが、これは好ましくない。
ェル１２の特性はＰＭＯＳ特性およびアイソレーション
（Isolation ）特性に合うように調節されるべきであ
る。第２Ｎウェル１２は第１Ｐウェル１３（ポケットＰ
ウェル）の形成される第１Ｎウェル１１と同時に形成さ
れるので、第２Ｎウェル１２の特性変更は第１Ｎウェル
１１の特性変更を随伴しなければならないから第１Ｐウ
ェル１３も同様に変更する。第１Ｐウェル１３および第
２Ｐウェル１４を同一のフォトマスクと同一のイオン注
入工程とで形成する場合、第１Ｎウェル１１の特性変更
による第１Ｐウェル１３の最適化のために第２Ｐウェル
１４の特性が望ましくないように変化する。この問題を
解決するために、１回のフォトリソグラフィー工程を追
加させ第１Ｐウェル１３と第２Ｐウェル１４を分離させ
形成すべきであるが、これは好ましくない。
【００２５】本発明では、フォトマスク工程の追加をせ
ずに前記ＥＥＰＲＯＭを製造する方法が提供される。以
下、後述する各実施例により前記ＥＥＰＲＯＭを製造す
る方法を詳細に説明する。 （第１実施例）図４〜図１２は本発明の第１実施例によ
るＮＡＮＤ構造形ＥＥＰＲＯＭ装置を製造する方法を説
明するための断面図である。
ずに前記ＥＥＰＲＯＭを製造する方法が提供される。以
下、後述する各実施例により前記ＥＥＰＲＯＭを製造す
る方法を詳細に説明する。 （第１実施例）図４〜図１２は本発明の第１実施例によ
るＮＡＮＤ構造形ＥＥＰＲＯＭ装置を製造する方法を説
明するための断面図である。
【００２６】図４はＰ形半導体基板２０の表面部分に第
２不純物ドーピング領域の第１Ｎウェル２４と第４不純
物ドーピング領域の第２Ｎウェル２４Ａを形成する段階
を示す断面図である。具体的には、第１導電形の半導体
基板、例えば１８Ω・ｃｍ2の抵抗をもち、＜１００＞
方向性のＰ形半導体基板２０に通常のＮウェル形成工程
の場合のように第１酸化膜２１を３８０Åの厚さで形成
させる。次に、前記第１酸化膜２１の上に窒化シリコン
を通常の化学蒸着方法により２，０００Åの厚さで沈積
し酸化防止膜のシリコン窒化膜２２を形成する。前記シ
リコン窒化膜２２の上にフォトレジストを塗布しフォト
レジスト膜（図示せず）を形成した後、これを第１Ｎウ
ェル２４および第２Ｎウェル２４Ａ形成用フォトマスク
を使用して露光した後、現像して第１フォトレジストパ
ターン（図示せず）を形成する。第１フォトレジストパ
ターンをエッチングマスクに使用しシリコン窒化膜２２
の所定の部分を蝕刻しセルアレー領域の第１Ｎウェル２
４と周辺回路領域の第２Ｎウェル２４Ａの形成される部
分のＰ形半導体基板２０の表面部分を露出させる。次
に、第２導電形不純物（Ｎ形不純物）として、例えば燐
Ｐをドウス量１．７Ｅ１３原子／ｃｍ2 、加速電圧１５
０ＫｅＶでイオン注入した後、前記第１フォトレジスト
パターンを取り除く。次いで１，１５０℃で１７時間の
間Ｐ形半導体基板２０を熱処理し前記注入されたＮ形不
純物を活性化させると同時にＰ形半導体基板２０内に拡
散させ、その結果セルアレー領域の第１Ｎウェル２４と
周辺回路領域の第２Ｎウェル２４Ａを形成する。
２不純物ドーピング領域の第１Ｎウェル２４と第４不純
物ドーピング領域の第２Ｎウェル２４Ａを形成する段階
を示す断面図である。具体的には、第１導電形の半導体
基板、例えば１８Ω・ｃｍ2の抵抗をもち、＜１００＞
方向性のＰ形半導体基板２０に通常のＮウェル形成工程
の場合のように第１酸化膜２１を３８０Åの厚さで形成
させる。次に、前記第１酸化膜２１の上に窒化シリコン
を通常の化学蒸着方法により２，０００Åの厚さで沈積
し酸化防止膜のシリコン窒化膜２２を形成する。前記シ
リコン窒化膜２２の上にフォトレジストを塗布しフォト
レジスト膜（図示せず）を形成した後、これを第１Ｎウ
ェル２４および第２Ｎウェル２４Ａ形成用フォトマスク
を使用して露光した後、現像して第１フォトレジストパ
ターン（図示せず）を形成する。第１フォトレジストパ
ターンをエッチングマスクに使用しシリコン窒化膜２２
の所定の部分を蝕刻しセルアレー領域の第１Ｎウェル２
４と周辺回路領域の第２Ｎウェル２４Ａの形成される部
分のＰ形半導体基板２０の表面部分を露出させる。次
に、第２導電形不純物（Ｎ形不純物）として、例えば燐
Ｐをドウス量１．７Ｅ１３原子／ｃｍ2 、加速電圧１５
０ＫｅＶでイオン注入した後、前記第１フォトレジスト
パターンを取り除く。次いで１，１５０℃で１７時間の
間Ｐ形半導体基板２０を熱処理し前記注入されたＮ形不
純物を活性化させると同時にＰ形半導体基板２０内に拡
散させ、その結果セルアレー領域の第１Ｎウェル２４と
周辺回路領域の第２Ｎウェル２４Ａを形成する。
【００２７】この際、熱処理過程の間、前記シリコン窒
化膜２２の蝕刻された部分にセルアレー領域および周辺
回路領域の第２酸化膜２３および２３Ａが４，５００Å
の厚さで成長する。図５は第１不純物ドーピング領域の
第１Ｐウェルおよび第３不純物ドーピング領域の第２Ｐ
ウェル形成のための第２フォトレジストパターン２６を
形成した後、１次に第１導電形不純物を注入する段階を
示す断面図である。図４の段階後、結果物上に第２フォ
トレジストを塗布し第２フォトレジスト膜を形成した
後、第１および第２Ｐウェル形成のためのフォトマスク
を使用して露光した後、現像してセルアレー領域の第２
酸化膜２３の（周辺部分を除いた）一部と第２Ｐウェル
の形成されるシリコン窒化膜２２の一部を露出させる第
１および第２Ｐウェル形成用の第２フォトレジストパタ
ーンを形成する。次に、第１Ｎウェル上に形成されてい
るセルアレー領域の第２酸化膜２３の（周囲の周辺部を
除いた）一部を酸化物蝕刻液を使用して湿式蝕刻し、第
１Ｎウェルの形成されているＰ形半導体基板２０の表面
部分を露出させる。この際、シリコン窒化膜２２は前記
湿式蝕刻の中に用いられる酸化物蝕刻液に対して第２酸
化膜２３に比べ低い蝕刻選択比を有するので、シリコン
窒化膜２２の露出された部分は蝕刻されない。セルアレ
ー領域のポケットＰウェル形成のために第１導電形不純
物（Ｐ形不純物）で、例えばボロン（Boron ）をドウス
量０．９Ｅ１３原子／ｃｍ2 、加速電圧５０ＫｅＶで１
次にイオン注入する。前記条件では、シリコン窒化膜２
２の露出された部分はイオンが半導体基板に注入される
ことを防止する。従って、Ｐ形半導体基板２０の露出さ
れた表面部分を通じて第１Ｎウェル２４の一部がＰ形不
純物でドーピングされる。
化膜２２の蝕刻された部分にセルアレー領域および周辺
回路領域の第２酸化膜２３および２３Ａが４，５００Å
の厚さで成長する。図５は第１不純物ドーピング領域の
第１Ｐウェルおよび第３不純物ドーピング領域の第２Ｐ
ウェル形成のための第２フォトレジストパターン２６を
形成した後、１次に第１導電形不純物を注入する段階を
示す断面図である。図４の段階後、結果物上に第２フォ
トレジストを塗布し第２フォトレジスト膜を形成した
後、第１および第２Ｐウェル形成のためのフォトマスク
を使用して露光した後、現像してセルアレー領域の第２
酸化膜２３の（周辺部分を除いた）一部と第２Ｐウェル
の形成されるシリコン窒化膜２２の一部を露出させる第
１および第２Ｐウェル形成用の第２フォトレジストパタ
ーンを形成する。次に、第１Ｎウェル上に形成されてい
るセルアレー領域の第２酸化膜２３の（周囲の周辺部を
除いた）一部を酸化物蝕刻液を使用して湿式蝕刻し、第
１Ｎウェルの形成されているＰ形半導体基板２０の表面
部分を露出させる。この際、シリコン窒化膜２２は前記
湿式蝕刻の中に用いられる酸化物蝕刻液に対して第２酸
化膜２３に比べ低い蝕刻選択比を有するので、シリコン
窒化膜２２の露出された部分は蝕刻されない。セルアレ
ー領域のポケットＰウェル形成のために第１導電形不純
物（Ｐ形不純物）で、例えばボロン（Boron ）をドウス
量０．９Ｅ１３原子／ｃｍ2 、加速電圧５０ＫｅＶで１
次にイオン注入する。前記条件では、シリコン窒化膜２
２の露出された部分はイオンが半導体基板に注入される
ことを防止する。従って、Ｐ形半導体基板２０の露出さ
れた表面部分を通じて第１Ｎウェル２４の一部がＰ形不
純物でドーピングされる。
【００２８】図６は第１導電形不純物を２次に注入し図
７に示す第１Ｐウェル２７および第２Ｐウェル２７Ａを
形成する段階を示す断面図である。低エネルギーで第１
導電形不純物をイオン注入した後、周辺回路領域の第２
Ｐウェル２７Ａを形成するために前記第２フォトレジス
トパターン２６の取り除かれない状態で（前記シリコン
窒化膜２２（厚さ２，０００Å）が透過できるエネルギ
ーの）、１次に注入された不純物のような不純物を１３
０ＫｅＶで１．５Ｅ１３原子／ｃｍ2 ドウス量で注入す
る。以後、フォトレジストパターン２６を取り除き１，
１５０℃で８時間の間ドライブイン（Drive-In）工程を
行いセルアレー領域の第１（ポケット）Ｐウェル２７
（第１不純物ドーピング領域）と周辺回路領域の第２Ｐ
ウェル２７Ａ（第３不純物ドーピング領域）を形成す
る。第２Ｐウェル２７Ａは周辺回路領域のＰ形半導体基
板２０の第１表面部分に形成される。
７に示す第１Ｐウェル２７および第２Ｐウェル２７Ａを
形成する段階を示す断面図である。低エネルギーで第１
導電形不純物をイオン注入した後、周辺回路領域の第２
Ｐウェル２７Ａを形成するために前記第２フォトレジス
トパターン２６の取り除かれない状態で（前記シリコン
窒化膜２２（厚さ２，０００Å）が透過できるエネルギ
ーの）、１次に注入された不純物のような不純物を１３
０ＫｅＶで１．５Ｅ１３原子／ｃｍ2 ドウス量で注入す
る。以後、フォトレジストパターン２６を取り除き１，
１５０℃で８時間の間ドライブイン（Drive-In）工程を
行いセルアレー領域の第１（ポケット）Ｐウェル２７
（第１不純物ドーピング領域）と周辺回路領域の第２Ｐ
ウェル２７Ａ（第３不純物ドーピング領域）を形成す
る。第２Ｐウェル２７Ａは周辺回路領域のＰ形半導体基
板２０の第１表面部分に形成される。
【００２９】図７は多数のフィールド酸化膜２８、周辺
回路領域の第１ゲート酸化膜２９、セルアレー領域のト
ンネル酸化膜３０およびセルアレー領域のＮＡＮＤ構造
のＥＥＰＲＯＭセルの第１ポリシリコンパターン３１を
形成する段階を示す断面図である。具体的には、図６の
ドライブイン段階の後、シリコン窒化膜２２、残留する
第２酸化膜２３、２３Ａおよび第１酸化膜を取り除いた
後、通常のＬＯＣＯＳ工程を通じて多数の素子分離用の
フィールド酸化膜２８を形成し次いでフィールド酸化膜
２８の形成された部分を除いたＰ形半導体基板２０の全
面に、２００Åの厚さで第１ゲート酸化膜２９を形成す
る。次に、セルアレー領域に第１ゲート酸化膜２９より
薄いトンネル酸化膜を選択的に形成させるために、通常
の写真蝕刻工程を通じてセルアレー領域の前記第１ゲー
ト酸化膜２９の一部を取り除き写真蝕刻工程の際使用さ
れたフォトレジストパターンを取り除いた後セルアレー
領域の第１Ｐウェル２７上に１００Åの厚さでトンネル
酸化膜３０を形成する。次いで、ＥＥＰＲＯＭ装置の浮
遊ゲート形成のための第１導電層として、第１多結晶シ
リコンを１，５００Åの厚さで沈積させ第１ポリシリコ
ン層を形成し、これを燐Ｐでドーピングし面抵抗１００
Ω／ｃｍ2 をもたせ浮遊ゲート電極を形成するための第
１導電層を形成する。通常の写真蝕刻工程を通じて前記
第１導電層をパタニングしてセルアレー領域に第１ポリ
シリコンパターン３１を形成する。
回路領域の第１ゲート酸化膜２９、セルアレー領域のト
ンネル酸化膜３０およびセルアレー領域のＮＡＮＤ構造
のＥＥＰＲＯＭセルの第１ポリシリコンパターン３１を
形成する段階を示す断面図である。具体的には、図６の
ドライブイン段階の後、シリコン窒化膜２２、残留する
第２酸化膜２３、２３Ａおよび第１酸化膜を取り除いた
後、通常のＬＯＣＯＳ工程を通じて多数の素子分離用の
フィールド酸化膜２８を形成し次いでフィールド酸化膜
２８の形成された部分を除いたＰ形半導体基板２０の全
面に、２００Åの厚さで第１ゲート酸化膜２９を形成す
る。次に、セルアレー領域に第１ゲート酸化膜２９より
薄いトンネル酸化膜を選択的に形成させるために、通常
の写真蝕刻工程を通じてセルアレー領域の前記第１ゲー
ト酸化膜２９の一部を取り除き写真蝕刻工程の際使用さ
れたフォトレジストパターンを取り除いた後セルアレー
領域の第１Ｐウェル２７上に１００Åの厚さでトンネル
酸化膜３０を形成する。次いで、ＥＥＰＲＯＭ装置の浮
遊ゲート形成のための第１導電層として、第１多結晶シ
リコンを１，５００Åの厚さで沈積させ第１ポリシリコ
ン層を形成し、これを燐Ｐでドーピングし面抵抗１００
Ω／ｃｍ2 をもたせ浮遊ゲート電極を形成するための第
１導電層を形成する。通常の写真蝕刻工程を通じて前記
第１導電層をパタニングしてセルアレー領域に第１ポリ
シリコンパターン３１を形成する。
【００３０】図８は第１ポリシリコンパターン３１を覆
う絶縁膜パターン３２を形成し、周辺回路領域のしきい
電圧を調節するためにイオンを注入する段階を示す断面
図である。図７の段階の後、前記結果物上に絶縁膜とし
てＯＮＯ膜（Oxide/Nitride/Oxide:３２）を１６０Å／
２００Å／３０Åの厚さで形成した後、セルアレー領域
を覆い、周辺回路領域を露出させる第３フォトレジスト
パターン３３を形成する。第３フォトレジストパターン
３３を蝕刻マスクに使用して前記ＯＮＯ膜をエッチング
し第１ポリシリコンパターンを覆う絶縁膜パターン３２
を形成する。この際、周辺回路領域上に形成された第１
ゲート酸化膜２９も取り除かれ、周辺回路領域のＰ形半
導体基板２０を露出させる。
う絶縁膜パターン３２を形成し、周辺回路領域のしきい
電圧を調節するためにイオンを注入する段階を示す断面
図である。図７の段階の後、前記結果物上に絶縁膜とし
てＯＮＯ膜（Oxide/Nitride/Oxide:３２）を１６０Å／
２００Å／３０Åの厚さで形成した後、セルアレー領域
を覆い、周辺回路領域を露出させる第３フォトレジスト
パターン３３を形成する。第３フォトレジストパターン
３３を蝕刻マスクに使用して前記ＯＮＯ膜をエッチング
し第１ポリシリコンパターンを覆う絶縁膜パターン３２
を形成する。この際、周辺回路領域上に形成された第１
ゲート酸化膜２９も取り除かれ、周辺回路領域のＰ形半
導体基板２０を露出させる。
【００３１】次に、第３フォトレジストパターン３３を
取り除かない状態で、周辺回路領域のしきい電圧を調節
するために、ボロンのような第１導電形Ｐ形不純物をド
ウス量２．０Ｅ１１原子／ｃｍ2 、加速電圧５０ＫｅＶ
でＰ形半導体基板２０の露出された表面を通じてイオン
注入した後、前記フォトレジストパターン３３を取り除
く。
取り除かない状態で、周辺回路領域のしきい電圧を調節
するために、ボロンのような第１導電形Ｐ形不純物をド
ウス量２．０Ｅ１１原子／ｃｍ2 、加速電圧５０ＫｅＶ
でＰ形半導体基板２０の露出された表面を通じてイオン
注入した後、前記フォトレジストパターン３３を取り除
く。
【００３２】次に、周辺回路のＮＭＯＳトランジスタの
しきい電圧を差別化させるためのイオン注入工程を遂行
する。具体的には、周辺回路のＮＭＯＳの形成される領
域、すなわち、前記第２Ｐウェル２７Ａを第４フォトレ
ジストパターン（図示せず）を形成して露出させ、次に
露出された領域を通じて第１導電形Ｐ形不純物として、
例えばボロンをドウス量６．０Ｅ１１原子／ｃｍ2 、加
速電圧５０ＫｅＶでイオン注入した後、前記第４フォト
レジストパターンを取り除く。
しきい電圧を差別化させるためのイオン注入工程を遂行
する。具体的には、周辺回路のＮＭＯＳの形成される領
域、すなわち、前記第２Ｐウェル２７Ａを第４フォトレ
ジストパターン（図示せず）を形成して露出させ、次に
露出された領域を通じて第１導電形Ｐ形不純物として、
例えばボロンをドウス量６．０Ｅ１１原子／ｃｍ2 、加
速電圧５０ＫｅＶでイオン注入した後、前記第４フォト
レジストパターンを取り除く。
【００３３】次いで、周辺回路が正常的に作動するＮＭ
ＯＳを形成するために、第５フォトレジストパターン
（図示せず）を形成し前記周辺回路領域の第２Ｐウェル
２７Ａと第２Ｎウェル２４Ａの間のＰ形半導体基板２０
を露出させた後、露出された部分を通じて第２導電形Ｎ
形不純物として、例えば砒素Ａｓをドウス量２．２Ｅ１
２原子／ｃｍ2 、加速電圧３０ＫｅＶでイオン注入した
後、前記第５フォトレジストパターンを取り除く。
ＯＳを形成するために、第５フォトレジストパターン
（図示せず）を形成し前記周辺回路領域の第２Ｐウェル
２７Ａと第２Ｎウェル２４Ａの間のＰ形半導体基板２０
を露出させた後、露出された部分を通じて第２導電形Ｎ
形不純物として、例えば砒素Ａｓをドウス量２．２Ｅ１
２原子／ｃｍ2 、加速電圧３０ＫｅＶでイオン注入した
後、前記第５フォトレジストパターンを取り除く。
【００３４】図９は第２ゲート酸化膜３４を形成し、第
２Ｎウェル２４Ａおよび第２Ｐウェル２７Ａ上の第２ゲ
ート酸化膜３４を部分的に取り除く段階を示す断面図で
ある。第５フォトレジストパターンを取り除いた後、絶
縁膜パターン３２の覆うセルアレー領域を除いた結果物
の全面に熱酸化方法により第２ゲート酸化膜３４を２０
０Åの厚さで成長させる。次に、結果物上にフォトレジ
ストを塗布しフォトレジスト膜を形成した後、これをフ
ォトマスクを使用し露光した後、現像して第２Ｎウェル
２４Ａおよび第２Ｐウェル２７Ａ上に形成された第２ゲ
ート酸化膜３４の一部を露出させる第６フォトレジスト
パターン３５を形成する。第６フォトレジストパターン
３５をエッチングマスクに使用し第２Ｎウェル２４Ａお
よび第２Ｐウェル２７Ａ上の第２ゲート酸化膜３４の露
出された部分（ＰＭＯＳトランジスタと高電圧に対する
耐性を有するＮＭＯＳトランジスタの形成される部分を
除いた周辺回路領域に形成された部分）を通常のエッチ
ング方法により取り除く。
２Ｎウェル２４Ａおよび第２Ｐウェル２７Ａ上の第２ゲ
ート酸化膜３４を部分的に取り除く段階を示す断面図で
ある。第５フォトレジストパターンを取り除いた後、絶
縁膜パターン３２の覆うセルアレー領域を除いた結果物
の全面に熱酸化方法により第２ゲート酸化膜３４を２０
０Åの厚さで成長させる。次に、結果物上にフォトレジ
ストを塗布しフォトレジスト膜を形成した後、これをフ
ォトマスクを使用し露光した後、現像して第２Ｎウェル
２４Ａおよび第２Ｐウェル２７Ａ上に形成された第２ゲ
ート酸化膜３４の一部を露出させる第６フォトレジスト
パターン３５を形成する。第６フォトレジストパターン
３５をエッチングマスクに使用し第２Ｎウェル２４Ａお
よび第２Ｐウェル２７Ａ上の第２ゲート酸化膜３４の露
出された部分（ＰＭＯＳトランジスタと高電圧に対する
耐性を有するＮＭＯＳトランジスタの形成される部分を
除いた周辺回路領域に形成された部分）を通常のエッチ
ング方法により取り除く。
【００３５】図１０は第３ゲート酸化膜を形成し、周辺
回路トランジスタの第１ゲート電極３９ａ、第２ゲート
電極３９ｂおよび第３ゲート電極３９ｃとセルアレーＥ
ＥＰＲＯＭの制御ゲート電極形成のための複合導電性パ
ターン３９ｄを形成する段階を示す断面図である。図９
の第６フォトレジストパターン３５を取り除いた後、
（前記第２ゲート酸化膜３４の蝕刻された）第２Ｐウェ
ル２７Ａおよび第２Ｎウェル２４Ａの表面領域に通常の
熱酸化方法により、第３ゲート酸化膜３６を１８０Åの
厚さで成長させる。この際の前記第３ゲート酸化膜３６
を形成するための熱酸化工程で（前記図９で蝕刻され
ず、第２Ｐウェル２７Ａと第２Ｎウェル２４Ａとの間に
形成された）、図９の第２ゲート酸化膜３４は最初の厚
さの２００Å以上に成長した第２ゲート酸化膜３４’に
なる。
回路トランジスタの第１ゲート電極３９ａ、第２ゲート
電極３９ｂおよび第３ゲート電極３９ｃとセルアレーＥ
ＥＰＲＯＭの制御ゲート電極形成のための複合導電性パ
ターン３９ｄを形成する段階を示す断面図である。図９
の第６フォトレジストパターン３５を取り除いた後、
（前記第２ゲート酸化膜３４の蝕刻された）第２Ｐウェ
ル２７Ａおよび第２Ｎウェル２４Ａの表面領域に通常の
熱酸化方法により、第３ゲート酸化膜３６を１８０Åの
厚さで成長させる。この際の前記第３ゲート酸化膜３６
を形成するための熱酸化工程で（前記図９で蝕刻され
ず、第２Ｐウェル２７Ａと第２Ｎウェル２４Ａとの間に
形成された）、図９の第２ゲート酸化膜３４は最初の厚
さの２００Å以上に成長した第２ゲート酸化膜３４’に
なる。
【００３６】次に、結果物の全面にセルアレーの制御ゲ
ート電極と周辺回路のトランジスタのゲート電極形成の
ための第２導電層として、第２ポリシリコンを蒸着し
１，５００Å位の厚さの第２ポリシリコン層を形成した
後、燐Ｐをドーピングし第２ポリシリコン層に１００Ω
／ｃｍ2 の面抵抗をもたせる。次に、第２ポリシリコン
層の上に（ＷＳｉのような）耐火金属シリサイドを１，
５００Åの厚さで蒸着し耐火金属シリサイド層を形成す
る。次いで、第２ポリシリコン層と耐火金属シリサイド
層より構成された複合層を第７フォトレジストパターン
４０を使用し写真蝕刻工程によりパタニングする。従っ
て、第２ポリシリコン層の第１パターン３７ａ、第２パ
ターン３７ｂおよび第３パターン３７ｃと第１耐火金属
シリサイドパターン３８ａ、第２耐火金属シリサイドパ
ターン３８ｂおよび第３耐火金属シリサイドパターン３
８ｃとから構成された周辺回路の第１、第２および第３
ＭＯＳトランジスタの第１ゲート電極３９ａ、第２ゲー
ト電極３９ｂおよび第３ゲート電極３９ｃを形成する。
また、第２ポリシリコン層の第４パターン３７ｄと第４
耐火金属シリサイドパターン３８ｄとからなるセルアレ
ーの制御ゲート形成用の（絶縁膜パターン３２を覆う）
複合導電性パターン３９ｄが形成される。
ート電極と周辺回路のトランジスタのゲート電極形成の
ための第２導電層として、第２ポリシリコンを蒸着し
１，５００Å位の厚さの第２ポリシリコン層を形成した
後、燐Ｐをドーピングし第２ポリシリコン層に１００Ω
／ｃｍ2 の面抵抗をもたせる。次に、第２ポリシリコン
層の上に（ＷＳｉのような）耐火金属シリサイドを１，
５００Åの厚さで蒸着し耐火金属シリサイド層を形成す
る。次いで、第２ポリシリコン層と耐火金属シリサイド
層より構成された複合層を第７フォトレジストパターン
４０を使用し写真蝕刻工程によりパタニングする。従っ
て、第２ポリシリコン層の第１パターン３７ａ、第２パ
ターン３７ｂおよび第３パターン３７ｃと第１耐火金属
シリサイドパターン３８ａ、第２耐火金属シリサイドパ
ターン３８ｂおよび第３耐火金属シリサイドパターン３
８ｃとから構成された周辺回路の第１、第２および第３
ＭＯＳトランジスタの第１ゲート電極３９ａ、第２ゲー
ト電極３９ｂおよび第３ゲート電極３９ｃを形成する。
また、第２ポリシリコン層の第４パターン３７ｄと第４
耐火金属シリサイドパターン３８ｄとからなるセルアレ
ーの制御ゲート形成用の（絶縁膜パターン３２を覆う）
複合導電性パターン３９ｄが形成される。
【００３７】前記方法によれば、セルのプログラム／消
去の際使用される２０Ｖ内外の高い電圧で動作するＰ形
Ｐ形半導体基板２０上に直接形成されたＮＭＯＳトラン
ジスタのゲートは厚く成長した第２ゲート酸化膜３４′
をゲート絶縁膜として使用することにより高電圧に対す
る耐性が強化する。一方、低電圧のＶｃｃで動作する第
２Ｐウェル２７Ａ上に形成されたＮＭＯＳトランジスタ
は（Ｐ形半導体基板２０上に直接形成されたＮＭＯＳト
ランジスタのゲート酸化膜に比べ薄い）第３ゲート酸化
膜３６をゲート絶縁膜として使用することによりＮＭＯ
Ｓトランジスタのパンチスルー特性が強化する。
去の際使用される２０Ｖ内外の高い電圧で動作するＰ形
Ｐ形半導体基板２０上に直接形成されたＮＭＯＳトラン
ジスタのゲートは厚く成長した第２ゲート酸化膜３４′
をゲート絶縁膜として使用することにより高電圧に対す
る耐性が強化する。一方、低電圧のＶｃｃで動作する第
２Ｐウェル２７Ａ上に形成されたＮＭＯＳトランジスタ
は（Ｐ形半導体基板２０上に直接形成されたＮＭＯＳト
ランジスタのゲート酸化膜に比べ薄い）第３ゲート酸化
膜３６をゲート絶縁膜として使用することによりＮＭＯ
Ｓトランジスタのパンチスルー特性が強化する。
【００３８】図１１はセルアレーの制御ゲート電極４２
と浮遊ゲート電極３１Ａを形成する段階を示す断面図で
ある。図１０の第６フォトレジストパターン４０を取り
除いた後、結果物上に再び周辺回路領域を覆うＥＥＰＲ
ＯＭの制御ゲートと浮遊ゲートを形成するための第７フ
ォトレジストパターン４３を形成する。第７フォトレジ
ストパターン４３を蝕刻マスクに使用し第４耐火金属シ
リサイドパターン３８ｄ、第２ポリシリコン層の第４パ
ターン３７ｄ、絶縁膜パターン３２および第１ポリシリ
コンパターン３１を順にエッチングしセルアレーの浮遊
ゲート電極３１Ａと（第５ポリシリコン層パターン３７
ｅおよび第５耐火金属シリサイドパターン３８ｅから構
成された）制御ゲート電極４２を形成する。
と浮遊ゲート電極３１Ａを形成する段階を示す断面図で
ある。図１０の第６フォトレジストパターン４０を取り
除いた後、結果物上に再び周辺回路領域を覆うＥＥＰＲ
ＯＭの制御ゲートと浮遊ゲートを形成するための第７フ
ォトレジストパターン４３を形成する。第７フォトレジ
ストパターン４３を蝕刻マスクに使用し第４耐火金属シ
リサイドパターン３８ｄ、第２ポリシリコン層の第４パ
ターン３７ｄ、絶縁膜パターン３２および第１ポリシリ
コンパターン３１を順にエッチングしセルアレーの浮遊
ゲート電極３１Ａと（第５ポリシリコン層パターン３７
ｅおよび第５耐火金属シリサイドパターン３８ｅから構
成された）制御ゲート電極４２を形成する。
【００３９】図１２はＥＥＰＲＯＭセルと周辺回路の第
１、第２および第３ＭＯＳトランジスタを完成する段階
を示す断面図である。図１０の第７フォトレジストパタ
ーン４３を取り除いた後、通常のＭＯＳトランジスタの
形成工程により結果物にＮ形およびＰ形不純物をイオン
注入し注入されたイオンの拡散と活性化のための熱処理
工程を行う。従って、第１Ｐウェル２７上に形成された
浮遊ゲート電極３１Ａ、浮遊ゲート電極３１Ａ上に形成
された制御ゲート電極４２と４４ｄの示す第４ソース領
域および第４ドレイン領域とより構成されたＥＥＰＲＯ
Ｍセルが形成される。周辺回路領域には、第２Ｐウェル
２７Ａ上に形成された第１ゲート電極３９ａと第２Ｐウ
ェル２７Ａの表面部分に形成された第１ソース領域およ
び第１ドレイン領域とより構成された第１ＭＯＳトラン
ジスタ（第１ＮＭＯＳトランジスタ）が形成される。ま
た、周辺回路領域のＰ形半導体基板２０の第２部分に
は、第２ゲート電極３９ｂと周辺回路領域のＰ形半導体
基板２０の第２表面部分に形成された第２ソース領域お
よび第２ドレイン領域とから構成された第２ＭＯＳトラ
ンジスタ（第２ＮＭＯＳトランジスタ）が形成される。
第２Ｎウェル２４Ａ上には、第２Ｎウェル２４Ａ上に形
成された第３ゲート電極３９ｃと第２Ｎウェル２４Ａの
表面部分に形成された第３ソース領域および第３ドレイ
ン領域より構成された第３ＭＯＳトランジスタ（周辺回
路のＰＭＯＳトランジスタ）が形成される。そうして周
辺回路領域に周辺回路の二つのＮＭＯＳおよび一つのＰ
ＭＯＳが形成される。
１、第２および第３ＭＯＳトランジスタを完成する段階
を示す断面図である。図１０の第７フォトレジストパタ
ーン４３を取り除いた後、通常のＭＯＳトランジスタの
形成工程により結果物にＮ形およびＰ形不純物をイオン
注入し注入されたイオンの拡散と活性化のための熱処理
工程を行う。従って、第１Ｐウェル２７上に形成された
浮遊ゲート電極３１Ａ、浮遊ゲート電極３１Ａ上に形成
された制御ゲート電極４２と４４ｄの示す第４ソース領
域および第４ドレイン領域とより構成されたＥＥＰＲＯ
Ｍセルが形成される。周辺回路領域には、第２Ｐウェル
２７Ａ上に形成された第１ゲート電極３９ａと第２Ｐウ
ェル２７Ａの表面部分に形成された第１ソース領域およ
び第１ドレイン領域とより構成された第１ＭＯＳトラン
ジスタ（第１ＮＭＯＳトランジスタ）が形成される。ま
た、周辺回路領域のＰ形半導体基板２０の第２部分に
は、第２ゲート電極３９ｂと周辺回路領域のＰ形半導体
基板２０の第２表面部分に形成された第２ソース領域お
よび第２ドレイン領域とから構成された第２ＭＯＳトラ
ンジスタ（第２ＮＭＯＳトランジスタ）が形成される。
第２Ｎウェル２４Ａ上には、第２Ｎウェル２４Ａ上に形
成された第３ゲート電極３９ｃと第２Ｎウェル２４Ａの
表面部分に形成された第３ソース領域および第３ドレイ
ン領域より構成された第３ＭＯＳトランジスタ（周辺回
路のＰＭＯＳトランジスタ）が形成される。そうして周
辺回路領域に周辺回路の二つのＮＭＯＳおよび一つのＰ
ＭＯＳが形成される。
【００４０】通常のメモリ装置の場合と同一の方法で金
属工程、層間絶縁膜形成工程および平坦化工程のような
以後の工程（図示せず）を遂行し本発明のＥＥＰＲＯＭ
装置を完成する。従って、その説明は略する。 （第２実施例）図１３および図１４は本発明の第２実施
例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する
方法を示す断面図である。
属工程、層間絶縁膜形成工程および平坦化工程のような
以後の工程（図示せず）を遂行し本発明のＥＥＰＲＯＭ
装置を完成する。従って、その説明は略する。 （第２実施例）図１３および図１４は本発明の第２実施
例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する
方法を示す断面図である。
【００４１】図１３は第１導電形の不純物を１次に注入
する段階を示す断面図である。第１実施例の図４に示し
た通り同一の手続きを遂行する。第１実施例の場合と同
一の方法で第２フォトレジストパターン２６を形成した
後、第１酸化膜２１および第２酸化膜２３とシリコン窒
化膜２２とを透過できるエネルギー、例えば、加速電圧
２４０ＫｅＶでドウス量１．５Ｅ１３原子／ｃｍ2 でボ
ロンをイオン注入する。
する段階を示す断面図である。第１実施例の図４に示し
た通り同一の手続きを遂行する。第１実施例の場合と同
一の方法で第２フォトレジストパターン２６を形成した
後、第１酸化膜２１および第２酸化膜２３とシリコン窒
化膜２２とを透過できるエネルギー、例えば、加速電圧
２４０ＫｅＶでドウス量１．５Ｅ１３原子／ｃｍ2 でボ
ロンをイオン注入する。
【００４２】図１４は第１導電形不純物を２次に注入す
る段階を示す断面図である。図１３の段階後、ボロンが
前記第２酸化膜２３は透過せずシリコン窒化膜２２は透
過できるエネルギー、すなわち加速電圧１３０ＫｅＶ
で、ドウス量０．５Ｅ１３原子／ｃｍ2 でボロンをイオ
ン注入する。次に、実施例１の場合と同一の方法で、第
２フォトレジストパターン２６を取り除いた後、ドライ
ブイン工程を遂行しセルアレー領域の第１（ポケット）
Ｐウェル２７と周辺回路領域の第２Ｐウェル２７Ａを形
成する。
る段階を示す断面図である。図１３の段階後、ボロンが
前記第２酸化膜２３は透過せずシリコン窒化膜２２は透
過できるエネルギー、すなわち加速電圧１３０ＫｅＶ
で、ドウス量０．５Ｅ１３原子／ｃｍ2 でボロンをイオ
ン注入する。次に、実施例１の場合と同一の方法で、第
２フォトレジストパターン２６を取り除いた後、ドライ
ブイン工程を遂行しセルアレー領域の第１（ポケット）
Ｐウェル２７と周辺回路領域の第２Ｐウェル２７Ａを形
成する。
【００４３】以後の工程は第１実施例の図７〜図１２の
工程と同一なので説明を略する。 （第３実施例）図１５は本発明の第３実施例によるＮＡ
ＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断
面図である。図１５は第１導電形不純物を注入する段階
を示す。第１実施例および第２実施例で、第１導電形不
純物は２段階の注入工程で注入されたが、本実施例では
ただ１回で第１導電形不純物を注入する。
工程と同一なので説明を略する。 （第３実施例）図１５は本発明の第３実施例によるＮＡ
ＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断
面図である。図１５は第１導電形不純物を注入する段階
を示す。第１実施例および第２実施例で、第１導電形不
純物は２段階の注入工程で注入されたが、本実施例では
ただ１回で第１導電形不純物を注入する。
【００４４】第１実施例の場合と同一の方法で第２フォ
トレジストパターン２６を形成し、露出された第２酸化
膜２３を取り除いた後、第１Ｐウェル２７および第２Ｐ
ウェル２７Ａを形成するために、ボロンが前記シリコン
窒化膜２２が透過できるエネルギー、例えば加速電圧２
４０ＫｅＶで、ドウス量１．５Ｅ１３原子／ｃｍ2 でボ
ロンをイオン注入する。
トレジストパターン２６を形成し、露出された第２酸化
膜２３を取り除いた後、第１Ｐウェル２７および第２Ｐ
ウェル２７Ａを形成するために、ボロンが前記シリコン
窒化膜２２が透過できるエネルギー、例えば加速電圧２
４０ＫｅＶで、ドウス量１．５Ｅ１３原子／ｃｍ2 でボ
ロンをイオン注入する。
【００４５】前記シリコン窒化膜２２の厚さを変化させ
ることにより、前記第２Ｐウェル２７Ａを形成する不純
物の注入量が調節できる。以後の工程は前記第１実施例
の第７〜第１２の工程と同一なので説明を略する。 （第４実施例）図１６および図１７は本発明の第４実施
例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する
方法を示す断面図である。
ることにより、前記第２Ｐウェル２７Ａを形成する不純
物の注入量が調節できる。以後の工程は前記第１実施例
の第７〜第１２の工程と同一なので説明を略する。 （第４実施例）図１６および図１７は本発明の第４実施
例によるＮＡＮＤ構造形のＥＥＰＲＯＭ装置を製造する
方法を示す断面図である。
【００４６】図１６は第１導電形不純物を１次に注入す
る段階を示す断面図である。第１実施例の図４の段階を
遂行した後、第１実施例の場合と同一の方法で第２フォ
トレジストパターン２６を形成する。次に、ボロンがシ
リコン酸化膜２２は透過できるが第２酸化膜２３は透過
できないエネルギー、例えば２４０ＫｅＶの加速電圧
で、ドウス量０．５Ｅ１３原子／ｃｍ2 でボロンをイオ
ン注入する。
る段階を示す断面図である。第１実施例の図４の段階を
遂行した後、第１実施例の場合と同一の方法で第２フォ
トレジストパターン２６を形成する。次に、ボロンがシ
リコン酸化膜２２は透過できるが第２酸化膜２３は透過
できないエネルギー、例えば２４０ＫｅＶの加速電圧
で、ドウス量０．５Ｅ１３原子／ｃｍ2 でボロンをイオ
ン注入する。
【００４７】図１７は第１導電形不純物を２次に注入す
る段階を示す断面図である。図１６の段階後、第２酸化
膜２３の露出された部分を湿式蝕刻により取り除いた
後、ボロンがシリコン窒化膜２２を通過できるエネルギ
ー、例えば２４０ＫｅＶの加速電圧で、ドウス量１．０
Ｅ１３原子／ｃｍ2 でボロンをイオン注入し第１Ｐウェ
ル２７と第２Ｐウェル２７Ａを形成する。
る段階を示す断面図である。図１６の段階後、第２酸化
膜２３の露出された部分を湿式蝕刻により取り除いた
後、ボロンがシリコン窒化膜２２を通過できるエネルギ
ー、例えば２４０ＫｅＶの加速電圧で、ドウス量１．０
Ｅ１３原子／ｃｍ2 でボロンをイオン注入し第１Ｐウェ
ル２７と第２Ｐウェル２７Ａを形成する。
【００４８】以後の工程は前記第１実施例の図７〜図１
２の工程と同一なので説明を略する。 （第５実施例）図１８は本発明の第５実施例によるＮＡ
ＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断
面図である。
２の工程と同一なので説明を略する。 （第５実施例）図１８は本発明の第５実施例によるＮＡ
ＮＤ構造形のＥＥＰＲＯＭ装置を製造する方法を示す断
面図である。
【００４９】本実施例では第１Ｐウェル２７および第２
Ｐウェル２７Ａの形成のための不純物の濃度を分離して
独立的に調節することが不必要である。図１８は第１導
電性不純物を注入する段階を示す。第１実施例の図４の
段階を遂行した後、図４における（酸化防止膜に使用さ
れる）シリコン窒化膜２２および第１酸化膜２１を湿式
蝕刻により取り除きＰ形半導体基板２０の全面を露出さ
せる。次に、通常の熱酸化法により酸化膜２３Ｂを約５
００Åの厚さで成長させる。以後、第２フォトレジスト
パターン２６を第１実施例の場合と同一の方法で形成
し、第１Ｐウェル２７および第２Ｐウェル２７Ａの形成
される部分の酸化膜２３Ｂの一部を露出させる。
Ｐウェル２７Ａの形成のための不純物の濃度を分離して
独立的に調節することが不必要である。図１８は第１導
電性不純物を注入する段階を示す。第１実施例の図４の
段階を遂行した後、図４における（酸化防止膜に使用さ
れる）シリコン窒化膜２２および第１酸化膜２１を湿式
蝕刻により取り除きＰ形半導体基板２０の全面を露出さ
せる。次に、通常の熱酸化法により酸化膜２３Ｂを約５
００Åの厚さで成長させる。以後、第２フォトレジスト
パターン２６を第１実施例の場合と同一の方法で形成
し、第１Ｐウェル２７および第２Ｐウェル２７Ａの形成
される部分の酸化膜２３Ｂの一部を露出させる。
【００５０】次に、ボロンを１．５Ｅ１３原子／ｃｍ2
のドウス量でボロンが酸化膜２３Ｂを通過できる加速エ
ネルギーで注入する。以後の工程は前記第１実施例の図
７〜図１２の工程と同一なので、詳細な説明は略する。
のドウス量でボロンが酸化膜２３Ｂを通過できる加速エ
ネルギーで注入する。以後の工程は前記第１実施例の図
７〜図１２の工程と同一なので、詳細な説明は略する。
【００５１】
【発明の効果】本発明によるＮＡＮＤ構造のＥＥＰＲＯ
Ｍ装置はポケットＰウェルに形成されたＥＥＰＲＯＭセ
ルを備える。ポケットＰウェルの不純物濃度は周辺回路
領域に形成されるＰウェルとは独立的に調節される。従
って、装置の特性により互いに独立的にその濃度が調節
できるセルアレー領域と周辺回路領域の二つのＰウェル
を有するＥＥＰＲＯＭ装置が得られる。
Ｍ装置はポケットＰウェルに形成されたＥＥＰＲＯＭセ
ルを備える。ポケットＰウェルの不純物濃度は周辺回路
領域に形成されるＰウェルとは独立的に調節される。従
って、装置の特性により互いに独立的にその濃度が調節
できるセルアレー領域と周辺回路領域の二つのＰウェル
を有するＥＥＰＲＯＭ装置が得られる。
【００５２】本発明の一実施例によれば、高電圧で動作
する周辺回路領域のＮＭＯＳトランジスタはＰ形半導体
基板上に直接形成される。従って、高電圧に対する耐性
が強化する。また、Ｖｃｃで動作する周辺回路領域のＮ
ＭＯＳトランジスタはセルアレー領域のＰウェルとはそ
の特性を独立的に調節できるＰウェル上に形成される。
これはパンチスルー特性を向上させる。
する周辺回路領域のＮＭＯＳトランジスタはＰ形半導体
基板上に直接形成される。従って、高電圧に対する耐性
が強化する。また、Ｖｃｃで動作する周辺回路領域のＮ
ＭＯＳトランジスタはセルアレー領域のＰウェルとはそ
の特性を独立的に調節できるＰウェル上に形成される。
これはパンチスルー特性を向上させる。
【００５３】また、本発明によるＮＡＮＤ形のＥＥＰＲ
ＯＭの製造方法においては、２回のバルク形成用のフォ
トリソグラフィー工程で独立的にセルアレー領域と周辺
回路領域の特性調節が可能である。Ｐウェルの特性を差
別化させこれにより形成される周辺回路のトランジスタ
の特性も差別化させ得る。以上前述のように本発明によ
ると、短縮された工程により特性の優れた不揮発性半導
体メモリ装置が製造できる。
ＯＭの製造方法においては、２回のバルク形成用のフォ
トリソグラフィー工程で独立的にセルアレー領域と周辺
回路領域の特性調節が可能である。Ｐウェルの特性を差
別化させこれにより形成される周辺回路のトランジスタ
の特性も差別化させ得る。以上前述のように本発明によ
ると、短縮された工程により特性の優れた不揮発性半導
体メモリ装置が製造できる。
【図１】従来のＮＡＮＤ構造形のＥＥＰＲＯＭセルを示
す断面図である。
す断面図である。
【図２】従来のＮＡＮＤ構造形のＥＥＰＲＯＭを使用し
たＥＥＰＲＯＭ装置の等価回路図の一部と、その消去お
よび記録（あるいはプログラム）を示す図面である。
たＥＥＰＲＯＭ装置の等価回路図の一部と、その消去お
よび記録（あるいはプログラム）を示す図面である。
【図３】本発明の一実施例によるＮＡＮＤ構造形のＥＥ
ＰＲＯＭの構造を示す断面図である。
ＰＲＯＭの構造を示す断面図である。
【図４】本発明の第１実施例によるＮＡＮＤ構造形のＥ
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図５】本発明の第１実施例によるＮＡＮＤ構造形のＥ
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図６】本発明の第１実施例によるＮＡＮＤ構造形のＥ
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図７】本発明の第１実施例によるＮＡＮＤ構造形のＥ
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図８】本発明の第１実施例によるＮＡＮＤ構造形のＥ
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図９】本発明の第１実施例によるＮＡＮＤ構造形のＥ
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図１０】本発明の第１実施例によるＮＡＮＤ構造形の
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図１１】本発明の第１実施例によるＮＡＮＤ構造形の
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図１２】本発明の第１実施例によるＮＡＮＤ構造形の
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図１３】本発明の第２実施例によるＮＡＮＤ構造形の
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図１４】本発明の第２実施例によるＮＡＮＤ構造形の
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図１５】本発明の第３実施例によるＮＡＮＤ構造形の
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図１６】本発明の第４実施例によるＮＡＮＤ構造形の
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図１７】本発明の第４実施例によるＮＡＮＤ構造形の
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
【図１８】本発明の第５実施例によるＮＡＮＤ構造形の
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
ＥＥＰＲＯＭ装置を製造する方法を示す断面図である。
１０ Ｐ形半導体基板（半導体基板） １１ 第１Ｎウェル（第２不純物ドーピング領域） １２ 第２Ｎウェル（第４不純物ドーピング領域） １３ 第１Ｐウェル（第１不純物ドーピング領域） １４ 第２Ｐウェル（第３不純物ドーピング領域） ２４ 第１Ｎウェル（第２不純物ドーピング領域） ２４Ａ 第２Ｎウェル（第４不純物ドーピング領域） ２７ 第１Ｐウェル（第１不純物ドーピング領域） ２７Ａ 第２Ｐウェル（第３不純物ドーピング領域） ３１ 第１ポリシリコンパターン（第１導電層パター
ン） ３１Ａ 浮遊ゲート電極（浮遊電極） ３２ 絶縁膜パターン（絶縁層パターン） ４２ 制御ゲート電極
ン） ３１Ａ 浮遊ゲート電極（浮遊電極） ３２ 絶縁膜パターン（絶縁層パターン） ４２ 制御ゲート電極
Claims (20)
- 【請求項１】 セルアレー領域および周辺回路領域に分
けられた第１導電形の半導体基板と、 前記セルアレー領域の半導体基板の表面部分に形成され
た第１導電形の第１不純物ドーピング領域と、 前記セルアレー領域の半導体基板の表面部分に形成され
前記第１不純物ドーピング領域を包む第２導電形の第２
不純物ドーピング領域と、 前記第１不純物ドーピング領域の表面部に形成された第
４ソース領域および第４ドレイン領域と前記第１不純物
ドーピング領域上に形成された浮遊電極と前記浮遊電極
上に形成された制御電極とから構成されたメモリセル
と、 を備えたことを特徴とする半導体メモリ装置。 - 【請求項２】 前記周辺回路領域の半導体基板の第１表
面部分に形成された第１導電形の第３不純物ドーピング
領域と、 前記第３不純物ドーピング領域上に形成された第１ゲー
ト電極と前記第３不純物ドーピング領域の表面部分に形
成された第１ソース領域および第１ドレイン領域より構
成された第１ＭＯＳトランジスタと、 前記周辺回路領域の半導体基板の第２表面部分に形成さ
れた第２ソース領域および第２ドレイン領域と前記半導
体基板上に形成された第２ゲート電極とより構成された
第２ＭＯＳトランジスタと、 前記周辺回路領域の半導体基板の第３表面部分に形成さ
れた第２導電形の第４不純物ドーピング領域と、 第４不純物ドーピング領域の表面部分に形成された第３
ソース領域および第３ドレイン領域と前記第４不純物ド
ーピング領域上に形成された第３ゲート電極とより構成
された第３ＭＯＳトランジスタと、 を備えたことを特徴とする請求項１記載の半導体メモリ
装置。 - 【請求項３】 前記第１ＭＯＳトランジスタおよび第２
ＭＯＳトランジスタはＮＭＯＳトランジスタであり、前
記第３ＭＯＳトランジスタはＰＭＯＳトランジスタであ
ることを特徴とする請求項２記載の半導体メモリ装置。 - 【請求項４】 前記第２ＭＯＳトランジスタのゲート絶
縁膜は前記第１ＭＯＳトランジスタのゲート絶縁膜より
厚いことを特徴とする請求項２記載の半導体メモリ装
置。 - 【請求項５】 前記第２ＭＯＳトランジスタは前記第１
ＭＯＳトランジスタおよび前記第３ＭＯＳトランジスタ
の間に形成されることを特徴とする請求項２記載の半導
体メモリ装置。 - 【請求項６】 前記第１不純物ドーピング領域の第１不
純物の濃度は前記第３不純物ドーピング領域の第１不純
物の濃度とは独立的に制御されることを特徴とする請求
項２記載の半導体メモリ装置。 - 【請求項７】 前記第１導電形はＰ形であり、前記第２
導電形はＮ形であることを特徴とする請求項１記載の半
導体メモリ装置。 - 【請求項８】 セルアレー領域と周辺回路領域に分けら
れるＰ形半導体基板と、 前記セルアレー領域内の前記Ｐ形半導体基板の表面部分
内に形成された第１Ｐウェルと、 前記セルアレー領域内の前記Ｐ形半導体基板の表面部分
に形成され前記第１Ｐウェルを包む第１Ｎウェルと、 前記第１Ｐウェルの表面部分に形成された第４ソース領
域および第４ドレイン領域から構成され、前記第１Ｐウ
ェル上に形成された浮遊電極および前記浮遊電極上に形
成された制御電極より構成されたメモリセルと、 前記周辺回路領域内の前記Ｐ形半導体基板の第１表面部
分に形成された第２Ｐウェルと、 前記第２Ｐウェルの上に形成された第１ゲート電極およ
び前記第２Ｐウェルの表面部分に形成された第１ソース
領域および第１ドレイン領域より構成された第１ＮＭＯ
Ｓトランジスタと、 前記周辺回路領域の前記Ｐ形半導体基板の第２表面部分
に形成された第２ソース領域および第２ドレイン領域と
前記Ｐ形半導体基板の上に形成された第２ゲート電極と
より構成された第２ＮＭＯＳトランジスタと、 前記周辺回路領域内の前記Ｐ形半導体基板の第３表面部
分内に形成された第２Ｎウェルと、 前記第２Ｎウェルの表面部分に形成された第３ソース領
域および第３ドレイン領域と前記第２Ｎウェル上に形成
された第３ゲート電極とより構成されたＰＭＯＳトラン
ジスタと、 を備えたことを特徴とする半導体メモリ装置。 - 【請求項９】 セルアレー領域と周辺回路領域とに分け
られた第１導電形の半導体基板を提供する段階と、 前記セルアレー領域内の前記半導体基板の表面部分内に
第２導電形の第２不純物ドーピング領域を形成する段階
と、 前記第２不純物ドーピング領域に取り囲まれる前記第１
導電形の第１不純物ドーピング領域を形成する段階と、 前記第１不純物ドーピング領域上にメモリ装置を形成す
る段階と、 を備えたことを特徴とする半導体メモリ装置の製造方
法。 - 【請求項１０】 前記メモリ装置を形成する段階は、 前記第１不純物ドーピング領域上に第１導電層パターン
を形成する段階と、 前記第１導電層パターンを覆う絶縁層パターンを形成す
る段階と、 前記絶縁層パターン上に第２導電層パターンを形成する
段階と、 前記第２導電層パターン、前記絶縁層パターンおよび前
記第１導電層パターンを順次的にパタニングして制御ゲ
ート電極および浮遊電極を形成する段階と、 前記第１不純物ドーピング領域内に不純物を注入し前記
メモリ装置のソース領域およびドレイン領域を形成する
段階と、 を備えたことを特徴とする請求項９記載の半導体メモリ
装置の製造方法。 - 【請求項１１】 前記周辺回路領域内の前記半導体基板
の第１表面領域内に前記第１導電形の第３不純物ドーピ
ング領域を形成する段階と、 前記周辺回路領域内の前記半導体基板の第３表面部分内
に前記第２導電形の第４不純物ドーピング領域を形成す
る段階と、 を備えたことを特徴とする請求項９記載の半導体メモリ
装置の製造方法。 - 【請求項１２】 前記第３不純物ドーピング領域上に第
１ＭＯＳトランジスタを形成する段階と、 前記周辺回路領域内の前記半導体基板の第２表面部分上
に第２ＭＯＳトランジスタを形成する段階と、 前記第４不純物ドーピング領域上に第３ＭＯＳトランジ
スタを形成する段階と、 を備えたことを特徴とする請求項１１記載の半導体メモ
リ装置の製造方法。 - 【請求項１３】 前記第２不純物ドーピング領域および
第４不純物ドーピング領域を形成する段階は、 前記半導体基板上に第１酸化膜を形成する段階と、 前記第１酸化膜上に酸化防止膜を形成する段階と、 前記酸化防止膜上に前記第２不純物ドーピング領域およ
び第４不純物ドーピング領域の形成される前記酸化防止
膜の一部を露出させるフォトレジストパターンを形成す
る段階と、 前記酸化防止膜の前記露出された部分を蝕刻する段階
と、 前記酸化防止膜の蝕刻された部分を通じて前記半導体基
板の表面部分で第２導電形の不純物を注入する段階と、 で構成された方法により遂行されることを特徴とする請
求項１１記載の半導体メモリ装置の製造方法。 - 【請求項１４】 前記第１不純物ドーピング領域および
第３不純物ドーピング領域を形成する段階は、 前記第２不純物ドーピング領域の形成された部分を除い
た前記半導体基板上に第１酸化膜および酸化防止膜を形
成する段階と、 前記第２不純物ドーピング領域上に第２酸化膜を形成す
る段階と、 前記第１不純物ドーピング領域が形成され前記酸化防止
膜の一部が形成される前記第２酸化膜の一部を露出させ
るフォトレジストパターンを形成する段階と、 前記半導体基板内に第１導電形不純物を注入する段階
と、 から構成された方法により遂行されることを特徴とする
請求項１１記載の半導体メモリ装置の製造方法。 - 【請求項１５】 前記第１導電形不純物を１次に、前記
第１導電形不純物が前記第２酸化膜および前記酸化防止
膜が通過できる第１加速エネルギーで注入し、２次に前
記第１導電形不純物が前記酸化防止膜を貫通し前記第２
酸化膜は貫通できない第２加速エネルギーで注入するこ
とを特徴とする請求項１４記載の半導体メモリ装置の製
造方法。 - 【請求項１６】 前記フォトレジストパターンを蝕刻マ
スクに利用して前記第２酸化膜を蝕刻することにより、
前記第１不純物ドーピング領域の形成される前記半導体
基板の表面部分を露出させる段階をさらに備えたことを
特徴とする請求項１４記載の半導体メモリ装置の製造方
法。 - 【請求項１７】 前記第１導電形不純物を１次に、前記
第１導電形不純物が前記酸化防止膜の通過できない第１
加速エネルギーで注入し、２次に前記第１導電形不純物
が前記酸化防止膜を通過できない第２加速エネルギーで
注入することを特徴とする請求項１６記載の半導体メモ
リ装置の製造方法。 - 【請求項１８】 前記第１導電形不純物を１次に、前記
第１導電形不純物が前記酸化防止膜を通過し前記第２酸
化膜を通過できない第１加速エネルギーで注入する段階
と、 前記フォトレジストパターンを蝕刻マスクに利用して前
記第２酸化膜を蝕刻することにより、前記第１不純物ド
ーピング領域の形成される前記半導体基板の表面部分を
露出させる段階と、 ２次に前記第１導電形不純物を前記第１導電形不純物が
前記酸化防止膜を通過できない第２加速エネルギーで注
入する段階と、 を備えたことを特徴とする請求項１４記載の半導体メモ
リ装置の製造方法。 - 【請求項１９】 前記第１不純物領域および第３不純物
領域は半導体基板の全面に第１酸化膜を形成し、前記第
１および第３不純物領域の形成される部分の前記第１酸
化膜を露出するフォトレジストパターンを形成し、前記
半導体基板に第１導電形不純物を注入し形成することを
特徴とする請求項１１記載の半導体メモリ装置の製造方
法。 - 【請求項２０】 セルアレー領域と周辺回路領域とに分
けられたＰ形半導体基板を提供する段階と、 前記セルアレー領域の前記Ｐ形半導体基板の表面部分に
第１Ｎウェルを形成し、前記周辺回路領域の前記Ｐ形半
導体基板の第１表面部分に第２Ｎウェルを形成する段階
と、 前記第１Ｎウェルおよび前記第２Ｎウェルの形成される
部分を除いた前記Ｐ形半導体基板の一部分に第１酸化膜
および酸化防止膜を形成する段階と、 前記第１Ｎウェルおよび前記第２Ｎウェル上に前記第１
酸化膜より厚い第２酸化膜を形成する段階と、 前記酸化防止膜および前記第２酸化膜上に、前記酸化防
止膜の一部分を露出させるフォトレジストパターンを形
成する段階と、 前記Ｐ形半導体基板内にＰ形不純物を注入する段階と、 注入された不純物を活性化し前記第１Ｎウェルで取り囲
まれた第１Ｐウェルおよび前記Ｐ形半導体基板の第３表
面部分に第２Ｐウェルを形成する段階と、 前記第１Ｐウェル上にＥＥＰＲＯＭメモリセルを形成す
る段階と、 前記第２Ｐウェル上に第１ＮＭＯＳトランジスタを形成
する段階と、 前記周辺回路領域内の前記Ｐ形半導体基板の第２表面部
分に第２ＮＭＯＳトランジスタを形成する段階と、 前記第２Ｎウェル上にＰＭＯＳを形成する段階と、 を備えたことを特徴とする半導体メモリ装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920014810A KR960012303B1 (ko) | 1992-08-18 | 1992-08-18 | 불휘발성 반도체메모리장치 및 그 제조방법 |
| KR1992P14810 | 1992-08-18 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004107403A Division JP2004235663A (ja) | 1992-08-18 | 2004-03-31 | 不揮発性半導体メモリ装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163926A true JPH06163926A (ja) | 1994-06-10 |
| JP3830540B2 JP3830540B2 (ja) | 2006-10-04 |
Family
ID=19338109
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20435493A Expired - Fee Related JP3830540B2 (ja) | 1992-08-18 | 1993-08-18 | 不揮発性半導体メモリ装置の製造方法 |
| JP2004107403A Pending JP2004235663A (ja) | 1992-08-18 | 2004-03-31 | 不揮発性半導体メモリ装置およびその製造方法 |
| JP2008000017A Expired - Lifetime JP4660560B2 (ja) | 1992-08-18 | 2008-01-04 | 不揮発性半導体メモリ装置の製造方法 |
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|---|---|
| US (2) | US5514889A (ja) |
| JP (3) | JP3830540B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3290827B2 (ja) * | 1994-09-01 | 2002-06-10 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置とその製造方法 |
| JP3601612B2 (ja) * | 1994-09-22 | 2004-12-15 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR0170285B1 (ko) * | 1995-05-12 | 1999-03-30 | 김광호 | 반도체 장치의 소자 분리 방법 |
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| US5712178A (en) | 1998-01-27 |
| KR940004831A (ko) | 1994-03-16 |
| KR960012303B1 (ko) | 1996-09-18 |
| JP2008098677A (ja) | 2008-04-24 |
| US5514889A (en) | 1996-05-07 |
| JP2004235663A (ja) | 2004-08-19 |
| JP4660560B2 (ja) | 2011-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040105 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040421 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040528 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040730 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060605 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |