JP4588819B2 - 不揮発性メモリ装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に電気的な素子分離特性を改善した不揮発性メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置のうち不揮発性メモリ装置は、電源供給が中断されても貯蔵された内容が持続される。一般に、不揮発性メモリ装置のメモリセルは浮遊ゲート及びコントロールゲートからなるゲート電極と、ゲート電極に隣接するドレインまたはソース領域とからなる。
【０００３】
不揮発性メモリ装置中にはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）装置があり、ＥＥＰＲＯＭ装置としては複数個のトランジスタが一つのビットラインに直列に連結されるように構成されるＮＡＮＤ型が代表的である。このようなＮＡＮＤ型ＥＥＰＲＯＭ装置は高集積化に有利であるという長所がある。
【０００４】
以下、ＮＡＮＤ型不揮発性メモリ装置を例として従来の不揮発性メモリ装置の製造方法を説明する。
図１は従来の不揮発性メモリ装置のコントロールゲートを形成する段階以降の素子分離領域を概略的に示す断面図である。
半導体基板１０上に活性領域を設定する素子分離層２０を形成し、半導体基板１０上に浮遊ゲートパターンを形成する。次に、浮遊ゲートパターンを覆う層間絶縁層を形成した後、コントロールゲート層を形成する。コントロールゲート層、層間絶縁層及び浮遊ゲートパターンをセルフアライン方式で共にパタニングしてゲート部を形成する。浮遊ゲートに隣接して露出する半導体基板１０の活性領域に不純物、例えば、燐などを注入してドレイン領域またはソース領域３０などを形成する。
【０００５】
このような工程においてゲート部に隣接する素子分離層２０はセルフアラインパタニング工程によって浸食されることがある。
パタニングされる前の層間絶縁層は浮遊ゲートパターンの一側壁を覆っており、コントロールゲート層は素子分離層２０上に延びて素子分離層２０を覆っている。これにより、層間絶縁層の浮遊ゲートパターンを覆う一部を除去して浮遊ゲートパターンの側壁を露出させるためには、浮遊ゲートパターンの厚さだけ、またはそれ以上の過度蝕刻がセルフアラインパタニング工程で行う必要がある。これは、浮遊ゲートパターンの側壁を覆う層間絶縁層の一部は垂直方向から見て浮遊ゲートパターン以上の厚さを有するからである。
【０００６】
しかし、浮遊ゲートパターンから露出する素子分離層２０の一部には、層間絶縁層及びコントロールゲート層のみが覆われているだけである。従って、このような過度蝕刻によって浮遊ゲート層の厚さだけ、またはそれ以上に素子分離層２０が蝕刻される可能性がある。
【０００７】
このような素子分離層２０の過度蝕刻は不活性メモリ装置の高集積化につれてさらに深刻となり、様々な問題の要因となる。例えば、不活性メモリ装置の高集積化はセルサイズの縮小を要求し、これにより活性領域間に形成される素子分離層２０の大きさも縮小が要求される。そのため、素子分離層２０の大きさの減少は、活性領域の幅を確保するためにバーズビークなどの減少を要し、これにより素子分離層２０の厚さも大幅に薄くなる。
【０００８】
さらに、不活性メモリ装置の高集積化はデザインルールの減少を必要とする、これにより、浮遊ゲートは素子分離層２０の縁部に非常に短く積層される。従って、素子分離層２０の相対的に薄い縁部、例えばバーズビーク部分などが浮遊ゲート等から露出することがある。これにより、過度蝕刻後に残留する素子分離層２０の厚さは極薄となる。
【０００９】
前述したようなセルフアラインパタニング工程による素子分離層２０の薄肉化は後続工程における工程マージンの確保を難しくする。例えば、イオン注入工程において前記素子分離層２０はイオン注入マスクとして用いられる。しかし、前述したように素子分離層２０が薄肉化される、特に縁部が薄くなると、イオンが透過される距離以上の素子分離層２０の厚さを保持することができない場合がある。これにより、イオン注入工程において注入される不純物が素子分離層２０の下に透過されることがある。
【００１０】
前述したような素子分離層２０下への不純物の透過は、素子分離層２０の下に不純物がチャネリングされる結果を招く。このようなチャネリング現象は素子分離層２０の下部に形成されたチャンネル阻止層の濃度を低めて不揮発性メモリ装置の動作特性を劣化させる心配がある。
さらに、素子分離層２０の縁部における薄肉化は部材符号Aに示されたようにドレインまたはソース領域３０間の電気的な離隔距離を短縮することがある。即ち、ドレインまたはソース領域３０を延長させ素子分離特性を劣化させる恐れがある。
【００１１】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、素子分離層の薄肉化を防止し、素子分離層の薄肉化によるイオン注入工程における素子分離層の電気的な特性劣化を防止することができる不揮発性メモリ装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記技術的課題を達成するために本発明は、セルアレー部及び周辺回路部を有する半導体基板上に素子分離層を形成する。セルアレー部及び周辺回路部の露出する半導体基板上にトンネル酸化層を介して浮遊ゲート層を形成し、前記セルアレー部の前記浮遊ゲート層をパタニングして浮遊ゲートパターンを形成した後、周辺回路部の浮遊ゲート層及びセルアレー部の浮遊ゲートパターンを覆う層間絶縁層を形成する。周辺回路部の層間絶縁層、前記浮遊ゲート層及び前記トンネル酸化層を除去し、前記周辺回路部の露出した半導体基板上にゲート酸化層を形成した後、セルアレー部及び周辺回路部の全面にコントロールゲート層を形成する。周辺回路部をレジストパターンで覆った後、セルアレー部のコントロールゲート層、層間絶縁層及び浮遊ゲートパターンを順次パタニングし、セルアレー部にコントロールゲート、層間絶縁層パターン及び浮遊ゲートを形成する。コントロールゲート及び周辺回路部を覆うコントロールゲート層をイオン注入マスクとして浮遊ゲートに隣接する半導体基板に第１不純物を第１イオン注入し、低濃度の第１不純物層を形成する。セルアレー部を遮蔽するフォトレジストパターンを形成した後、周辺回路部のコントロールゲート層をパタニングし、周辺回路部にゲートを形成する。フォトレジストパターンをイオン注入マスクとしてゲートに隣接する半導体基板に第２不純物を第２イオン注入し、低濃度の第２不純物層を形成する。セルアレー部の浮遊ゲート及びコントロールゲートの側壁を覆い、かつ周辺回路部のゲートの側壁を覆い半導体基板が露出するようなスペーサを形成する。スペーサをイオン注入マスクとして露出している半導体基板に第３不純物を第３イオン注入し、セルアレー部の第１不純物層及び周辺回路部の第２不純物層にそれぞれに隣接する相対的に高濃度の第３不純物層を形成する。
ここで、第１イオン注入及び第３イオン注入は、第１不純物及び第３不純物としてヒ素を用い、層間絶縁層パターンを形成した際に薄肉化されたセルアレー部の素子分離層の下部にヒ素イオンが透過しない条件で行うことを特徴とする。
望ましくは、コントロールゲート層を形成する段階以降にコントロールゲート層上にマスク層をさらに形成する。マスク層は後続の第１イオン注入段階または第３イオン注入段階でイオン注入マスクとして用いられる。
【００１３】
望ましくは、第１イオン注入段階は３０ＫｅＶ〜６０ＫｅＶのエネルギー条件でヒ素をイオン注入することで行われる。特に、第１イオン注入段階は３０ＫｅＶ〜４５ＫｅＶのエネルギー条件でヒ素をイオン注入することが望ましい。
望ましくは、第１不純物層は、濃度が５×１０ 12 〜５×１０ 13 ドーズ数／ｃｍ 2 である。特に、第１不純物層は、濃度が１×１０ 13 〜２×１０ 13 ドーズ数／ｃｍ 2 であることが望ましい。
【００１４】
望ましくは、第３イオン注入段階は、３０ＫｅＶ〜６０ＫｅＶでヒ素をイオン注入する。特に、第３イオン注入段階は、３０ＫｅＶ〜４５ＫｅＶでヒ素をイオン注入することが望ましい。
【００１５】
望ましくは、第２不純物は燐である。
また、望ましくは、第２イオン注入段階は、３０ＫｅＶ〜７０ＫｅＶで燐をイオン注入する。特に、第２イオン注入段階は、３０ＫｅＶ〜４５ＫｅＶで燐をイオン注入することが望ましい。
また、望ましくは、第２不純物層は、濃度が５×１０ 12 〜５×１０ 13 ドーズ数／ｃｍ 2 である。特に、第２不純物層は、濃度が１×１０ 13 〜２×１０ 13 ドーズ数／ｃｍ 2 であることが望ましい。
【００１６】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施例を詳しく説明する。しかし、本発明の実施例は多様な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されることではない。本発明の実施例は当業者に本発明をさらに完全に説明するために提供されるものである。従って、図面における層の厚さはさらに明確な説明を強調するために誇張されたものであり、図面上同じ番号で表された要素は同じ要素を意味する。また、何れの層が他の層または半導体基板の上にある、或いは接触していると記載される場合、何れの層は他の層または半導体基板に直接接触して存在しても、またはその間に第３の層を介在しても良い。
【００１７】
本発明の不揮発性メモリ装置は、周辺回路部及びセルアレー部で相異なる不純物を用いるイオン注入工程が別に行われて形成されることを特徴とする。こうして素子分離層の薄肉化による素子分離特性の劣化を防止することができる以下、本発明の不揮発性メモリ装置の製造方法の実施例をＮＡＮＤ型不揮発性メモリ装置を例として図面に基づいて具体的に説明するが、本発明はこれに限定されない。
【００１８】
図２は本発明の実施例に係る不揮発性メモリ装置を示す回路図であり、図３は図２のレイアウト図である。
図２及び図３は不揮発性メモリ装置のうちＮＡＮＤ型不揮発性メモリ装置の回路図及びレイアウト図である。活性領域によってメモリセルが形成される領域と素子分離領域とが区分される。そして、活性領域に垂直に多数のワードラインＷ１、Ｗ２、Ｗ３、〜Ｗ１６と選択ラインＳＳＬ、ＧＳＬが形成される。ワードラインはセル毎にそれぞれ一つずつの浮遊ゲートを有し、このようなワードラインは複数で形成されている。
それぞれの活性領域はワードラインに垂直に重ねて形成するビットラインＢＬ１、ＢＬ２を動作させるためにコンタクトを通じてビットラインとＳＳＬとの間で電気的に連結されるように形成される。
【００１９】
図４〜図２７に基づき本発明の実施例に係る不揮発性メモリ装置の製造方法を説明する。
図４〜図６は、半導体基板１００上に素子分離層２１０、２５０を形成する段階を概略的に示している。
図４及び図５に示すようにセルアレー部Ｂならびに図６に示した周辺回路部Ｃを備える半導体基板１００に活性領域を設定する素子分離層２１０、２５０を形成する。半導体基板１００としては第１導電型、例えばＰ型不純物がドーピングされているシリコン基板が使用される。半導体基板１００には第２導電型、例えばＮ型またはＰ型の不純物がイオン注入及び拡散工程等でドーピングされてウェルなどが形成される。
【００２０】
このように前処理された半導体基板１００に選択的シリコン酸化方法のような素子分離形成方法で素子分離層２１０、２５０を形成する。このような素子分離層２１０、２５０の素子分離特性またはフィールドスレショルド電圧Ｖｔｈを改善するため、素子分離層２１０、２５０の形成前後にチャンネル阻止イオン注入工程が実施される。この際、注入される不純物としてはウェルまたはポケットＰ−ウェルにドーピングされた不純物と同種を用いる。例えば、ホウ素などを用いる。
【００２１】
素子分離層２１０、２５０は半導体装置の集積度に応じて変わるが、約４０００Åの厚さを有するように設定されている。しかし、セルアレー部Ｂでは臨界線幅の制限により、素子分離層２１０の成長が制限されている。即ち、セルアレー部Ｂでは約０．７μｍ以下のピッチのデザインルールが適用され、素子分離層２１０が実質的に約３０００Åの厚さに制限されている。これに対し、周辺回路部Ｃでは臨界線幅がセルアレー部Ｂに比べて大きく確保されているので、素子分離層２５０が約４０００Åの厚さに成長する。
【００２２】
このように成長した素子分離層２１０、２５０は犠牲酸化層の形成及び除去工程またはトンネル酸化層１５０の形成の前処理工程などを経ながら薄肉化される。これにより、図４に示されたようにセルアレー部Ｂでは約２０００Åに薄くなる。この際、素子分離層２１０の縁部、即ちバーズビーク発生部は約０．１μｍ程度で、素子分離層２１０において２０００Å程度が保たれる中間部は約０．２５μｍとなる。一方、図６に示すように周辺回路部Ｃにおける素子分離層２５０は約３０００Åまで薄層化される。
【００２３】
このように素子分離層２１０、２５０を形成した後、露出した半導体基板１００上、即ち活性領域の半導体基板１００上に熱酸化工程などを用いてトンネル酸化層１５０を成長させる。この際、トンネル酸化層１５０は約９０Åまたはそれ以下の薄さとなるように形成する。
【００２４】
図７〜図９はトンネル酸化層１５０上に浮遊ゲートパターン３１０を形成する段階を概略的に示した図である。
半導体基板１００上に導電物質で浮遊ゲート層３００を形成する。例えば、導電性の多結晶質シリコン層を半導体基板１００の全面に約１０００Å程度の厚さに形成し浮遊ゲート層として用いる。
【００２５】
次いで、浮遊ゲート層のうち半導体基板１００のセルアレー部Ｂに位置する一部のみを写真蝕刻工程でパタニングする。例えば、図９に示すように周辺回路部Ｃを覆い、図７及び図８に示すように、セルアレー部Ｂの浮遊ゲート層の一部が露出する第１フォトレジストパターン５１０を形成する。この際、第１フォトレジストパターン５１０は図３のＹ−Ｙ’方向に長くなるように浮遊ゲート層の一部、例えば素子分離層２１０上を覆う一部に露出する。従って、図３のＸ２−Ｘ２’方向の切断面も図７と同一な形状となる。
【００２６】
その後、第１フォトレジストパターン５１０を蝕刻マスクとして、露出した浮遊ゲート層を蝕刻し、セルアレー部Ｂに浮遊ゲートパターン３１０を形成する。このように周辺回路部Ｃには浮遊ゲート層３００がパタニングされずに残ることとなる。
【００２７】
浮遊ゲート層が導電性多結晶質シリコン層で形成される。一方、多結晶質シリコン層は、酸化層との間に優れた蝕刻選択比を有するので、このような浮遊ゲート層のパタニング工程において素子分離層２１０はほとんど損失されない。これにより、前述したような素子分離層２１０は約２０００Åの厚さに保たれる。
【００２８】
図１０〜図１２は浮遊ゲートパターン３１０を覆う層間絶縁層４００を形成する段階を概略的に示す図である。
セルアレー部Ｂ及び周辺回路部Ｃの半導体基板１００の全面に浮遊ゲートパターン３１０及び浮遊ゲート層３００が覆われるように絶縁物質をデポジットし、層間絶縁層４００として用いる。例えば、酸化シリコン層、窒化シリコン層または酸化シリコン層及び窒化シリコン層の複合層などを蒸着する。望ましくは、ＯＮＯ（酸化膜／窒化膜／酸化膜）層を約２０００Å程度の厚さに形成し層間絶縁層４００として用いる。
【００２９】
その後、図１２に示すように周辺回路部Ｃに位置する浮遊ゲート層３００及び層間絶縁層４００の一部を除去する。例えば、図１０及び図１１に示すようにセルアレー部Ｂを覆って遮蔽し、周辺回路部Ｃが露出する第２フォトレジストパターン５３０を形成する。次いで、第２フォトレジストパターン５３０を蝕刻マスクとして、露出した周辺回路部Ｃの層間絶縁層４００及び浮遊ゲート層３００を蝕刻し、除去する。
【００３０】
図１３〜図１５はセルアレー部Ｂ及び周辺回路部Ｃに半導体基板１００上を覆うコントロールゲート層６００を形成する段階を概略的に示す図である。
前述したような周辺回路部Ｃにおいて層間絶縁層４００及び浮遊ゲート層３００を除去する工程の後、下部のトンネル酸化層１５０を除去し半導体基板１００の表面を露出させる。次いで、露出した半導体基板１００に熱酸化工程を再実行し周辺回路部Ｃにおいて要求されるゲート酸化層１５５を形成する。
【００３１】
次いで、図１３及び図１４に示すようにセルアレー部Ｂの層間絶縁層４００を覆うコントロールゲート層６００を形成する。このようなコントロールゲート層６００は図１５に示すように周辺回路部Ｃの半導体基板１００上にも形成される。
例えば、導電性多結晶質シリコン層、例えば不純物がドーピングされた多結晶質シリコン層などの第１導電層を形成する。この際、第１導電層は約１０００Å程度の厚さに形成される。そして、第１導電層上にさらに低抵抗の導電物質、例えばタングステンシリサイド層のような導電物質を用いて第２導電層を形成する。この際、第２導電層は約１０００Å程度の厚さに形成される。このように形成された二重層をコントロールゲート層６００として用いる。
【００３２】
一方、コントロールゲート層６００上に後続の蝕刻工程またはイオン注入工程において蝕刻マスクまたはイオン注入マスクとして用いられるマスク層７００がさらに形成される。マスク層７００は後続のイオン注入工程においてイオン注入マスクとして用いられる。例えば、化学気相蒸着法により形成される約３０００Åの厚さを有する酸化層をマスク層７００として用いる。
また、前述したようにコントロールゲート層６００及びマスク層７００が半導体基板１００の全面に形成されるので、図３のＸ２−Ｘ２’方向への切断面も図１３と類似した形態を有することになる。
【００３３】
図１６〜図１９はコントロールゲート６１０をパタニングする段階を概略的に示す図である。
周辺回路部Ｃのコントロールゲート層６００及び／またはマスク層７００を覆う第３フォトレジストパターン５５０を形成する。第３フォトレジストパターン５５０はセルアレー部Ｂのコントロールゲート層６００またはマスク層７００の一部をさらに露出させる。また、第３フォトレジストパターン５５０は図１９に示すように周辺回路部Ｃのコントロールゲート層６００またはマスク層７００を遮蔽するように形成される。
【００３４】
その後、第３フォトレジストパターン５５０を蝕刻マスクとして、露出したマスク層７００またはコントロールゲート層６００を蝕刻する。これにより、図１６〜１８に示すように第１マスクパターン７１０またはコントロールゲート６１０が形成される。即ち、Ｘ２−Ｘ２’方向に活性領域の半導体基板１００が露出する第１マスクパターン７１０及びコントロールゲート６１０をパタニングする。
【００３５】
コントロールゲート６１０を形成した後、セルフアライン蝕刻方法を用いて下部に露出する層間絶縁層４００及び浮遊ゲートパターン３１０の蝕刻を継続する。これにより、図１６及び図１８に示すようにコントロールゲート６１０に整列された浮遊ゲート３３０及び層間絶縁層パターン４１０が形成される。
一方、前述したようにセルフアライン方式で層間絶縁層パターン４１０を形成することにより、セルアレー部Ｂの素子分離層２１０の活性領域に隣接する一部は図１７に示されたようにパタニングされる。
【００３６】
詳しく説明すると、図１３に示すように浮遊ゲートパターン３１０によって積層されずに露出したセルアレー部Ｂの素子分離層２１０上にはコントロールゲート層６００及び層間絶縁層４００が被覆される。これにより、層間絶縁層４００は浮遊ゲートパターン３１０の高さ分の段差を有し、浮遊ゲートパターン３１０の側壁は層間絶縁層４００によって覆われる。従って、浮遊ゲートパターン３１０の側壁を覆う層間絶縁層４００の一部は浮遊ゲートパターン３１０の高さ以上の厚さを有する。
【００３７】
このような半導体基板１００上の露出部、即ち活性領域に隣接する浮遊ゲートパターン３１０の側壁は露出されるべきである。従って、層間絶縁層４００のうち浮遊ゲートパターン３１０の側壁を覆う一部を除去する蝕刻工程が必要となる。このため、前述したようなセルフアライン方式のパタニング工程において層間絶縁層４００の一部を除去する過度蝕刻が要求される。
【００３８】
このような過度蝕刻によって層間絶縁層４００の段差だけ素子分離層２１０も図１７に示すようにパタニングされる。即ち、浮遊ゲートパターン３１０の高さだけの層間絶縁層４００の段差によって素子分離層２１０も蝕刻される。
【００３９】
これにより、前述したように約２０００Åの厚さを有する素子分離層２１０の活性領域に隣接する一部はセルフアライン方式でパタニングする蝕刻工程によって約１０００Å程度に薄くなる。即ち、図１７に示されたように素子分離層２１０がパタニングされて薄肉化される。
【００４０】
図２０〜図２３は浮遊ゲート３３０から露出する半導体基板１００に第１不純物層８１０を形成する段階を概略的に示す図である。
周辺回路部Ｃがマスク層７００またはコントロールゲート層６００で遮蔽された状態で、セルアレー部Ｂが露出した半導体基板１００にヒ素の第１不純物を第１イオン注入し、第１不純物層８１０を形成する。望ましくは、マスク層７００がパタニングされて形成された第１マスクパターン７１０をイオン注入マスクとして利用して第１イオン注入し、第１不純物層８１０を形成する。この際、第１不純物層８１０はＬＤＤ構造の低濃度不純物層が形成される。
【００４１】
ヒ素は３０ＫｅＶ〜６０ＫｅＶのエネルギー条件で半導体基板１００に注入される。望ましくは３０ＫｅＶ〜４５ＫｅＶのエネルギー条件で注入される。この際、注入されるドーズ量は５×１０12〜５×１０13ドーズ数／ｃｍ2、または１×１０13〜２×１０13ドーズ数／ｃｍ2になるようにヒ素が注入される。例えば、ヒ素を４０ＫｅＶのエネルギー条件でイオン注入する場合、イオン透過範囲（Ｒｐ）は約２１７Åであり、イオン透過範囲の標準偏差（ΔＲｐ）は約７２Åである。これにより、注入されるヒ素イオンが浸透する深さはＲｐ＋３ΔＲｐである。即ち、約４３３Åである。
【００４２】
一方、前述したようなドレインまたはソース領域を形成するイオン注入工程において注入される不純物として一般に用いられる燐の場合、４０ＫｅＶのエネルギーでイオン注入する場合、約３８８ÅのＲｐとなり、１５２Å程度のΔＲｐとなる。従って、燐イオンが浸透する深さは、Ｒｐ＋Δ３Ｒｐで約８４４Åとなる。
【００４３】
従って、前述したような第１イオン注入工程において燐を不純物として用いる場合、前述したような薄肉化された素子分離層（図１７の２１０）の下部に燐イオンが浸透する可能性がある。即ち、素子分離層（図１７の２１０）は約１０００Åに薄くなりイオン注入の工程マージンが減少された効果を発生させる。
【００４４】
特に、素子分離層（図１７の２１０）の縁部は初期の厚さも中間部に比べて小さな値を有する。従って、浮遊ゲートパターン３１０が整列不良によって縁部の端部に重なる場合、前述したような過度蝕刻によって縁部が薄肉化される。例えば、図１に示されたように約１０００Å以下に薄くなることもある。これにより、イオン注入される燐が素子分離層の下部に透過することがある。即ち、素子分離層の下部の半導体基板１００に燐イオンが浸透し素子分離層の下部のチャンネル阻止層の濃度を変化させる。また、図１の部材符号Ａに示されたようにドレイン領域またはソース領域の範囲が変化され拡大される。即ち、ドレイン領域またはソース領域間の離隔距離が狭くなる場合がある。
【００４５】
このような不良によって素子分離特性の不良が招かれる。素子分離特性の不良が不揮発性メモリ装置の動作に影響を及ぼす。例えば、不揮発性メモリ装置のプログラム、消去及び読出動作を説明すれば次の通りである。
消去動作はセルのＶthを負（−）の値を有すると設定されたブロックの全てのワードライン、例えばコントロールゲート６１０を０Ｖとし、半導体基板１００を２１Ｖすることにより、半導体基板１００とコントロールゲート６１０間の電圧を２１Ｖとする。これにより、ファウラノードハイムトンネリング（Fowler Nordheim Tunneling：以下「ＦＮトンネリング」）によって浮遊ゲート３３０にある電子が半導体基板１００に抜け出て約３Ｖ程度のＶthとなる。
【００４６】
プログラム動作は選択的に浮遊ゲート３３０に電子を注入し、Ｖthを正（＋）の値とする。このためにＦＮトンネリングが発生するように半導体基板１００と選択ビットライン及びグラウンド選択ラインを０Ｖとする。選択ワードラインには１８Ｖ〜２０Ｖを印加し、非選択ワードラインには１０Ｖを印加し、ソース選択ライン（ＳＳＬ）にはＶccを印加する。この際、選択ビットラインはＳＳＬに加えたＶccによりチャンネル領域の電圧が０Ｖに保たれる。
【００４７】
従って、選択ワードラインに加えた１８Ｖ〜２０Ｖの電圧とチャンネル電圧との差により浮遊ゲート３３０にＦＮトンネリングが発生し、半導体基板１００の電子が注入されることによってセルＶthが＋値を有することになる。
この際、選択されないワードラインに連結されるセルはＶthが変化してはならない。従って、非選択ワードラインに１０Ｖのパス電圧を印加することもある。特に、プログラム化されてはならないビットラインの場合、ビットラインに０ＶではないＶccを印加し、プログラム電圧が印加されたワードラインのチャンネル電圧を約８Ｖに昇圧させＦＮトンネリングの発生を抑制する。これにより、セルがプログラムされない。
【００４８】
または、非選択ビットラインに約８Ｖ、ＳＳＬに約１０Ｖを印加することにより、直接的に非選択セルのチャンネル電圧を非選択ビットラインに印加した８Ｖを伝達する。この場合にも実質的に浮遊ゲート３３０とチャンネルとの電圧差はＦＮトンネリングを発生させず最初のＶthを保つ。
【００４９】
つまり、プログラム動作は非選択セル、即ちワードラインにプログラム電圧が印加されてもプログラムされない場合のセルに対するチャンネル電圧を一定に、例えば約８Ｖに保たなければプログラムエラーの発生を防止できない。この場合、チャンネル電圧が８Ｖより低い場合、選択されたワードラインに印加されたプログラム電圧との差によってＦＮトンネリングが発生し非選択セルのＶthが変化する。
【００５０】
従って、プログラム動作時選択ビットラインのチャンネル電圧は約０Ｖ、非選択ビットラインのチャンネル電圧は約８Ｖに一定に保たれるべきである。このようなチャンネル電圧の維持は素子分離特性により大きな影響を与える。例えば、素子分離層の下部に不純物イオンが注入されると、チャンネル阻止層の濃度が薄くなる。このような効果は素子分離特性を劣化させる。従って、プログラム動作時非選択セルのＶthが変化される。
【００５１】
しかし、本発明の実施例では前述したようにイオンが到達する浸透深さの小さい条件で第１不純物層８１０を形成する。即ち、４０ＫｅＶのエネルギー条件でイオン浸透深さが約４３３Åのヒ素を不純物としてイオン注入する。こうすれば、同じ条件で燐を不純物としてイオン注入する場合に比べて約４００Å以上の素子分離層に対したイオン注入工程マージンが確保される。
【００５２】
従って、前述したような素子分離層の薄肉化が発生しても素子分離層の下部にイオンが透過されるという不良の発生を防止することができる。即ち、約１０００Åまたはその以下の素子分離層が残存しても、ヒ素は素子分離層の下部に透過しない。
ヒ素を不純物としてイオン注入することにより、素子分離層の厚さに対するイオン注入工程マージンをさらに確保される。これにより、素子分離特性の劣化が防止される。
【００５３】
図２４及び図２５は周辺回路部Ｃにゲート６３０を形成する段階を概略的に示す図である。
前述したようにセルアレー部Ｂに第１不純物層８１０を形成した後、図２４に示すようにセルアレー部Ｂを覆う第４フォトレジストパターン５７０を形成する。第４フォトレジストパターン５７０は図２５に示すように周辺回路部Ｃのコントロールゲート層６００またはマスク層７００の一部を露出させる。
【００５４】
第４フォトレジストパターン５７０を蝕刻マスクとして、図２５に示すように露出したマスク層７００またはコントロールゲート層６００を蝕刻する。これにより、半導体基板１００から露出するゲート６３０が周辺回路部Ｃに形成される。
次いで、第４フォトレジストパターン５７０をイオン注入マスクとして用いて露出した半導体基板１００に第２不純物を第２イオン注入する。これにより周辺回路部Ｃに第２不純物層８１５が形成される。第２不純物層８１５はＬＤＤ構造の低濃度不純物層として用いられる。
【００５５】
この際、第２イオン注入される第２不純物としては燐を用いる。例えば、第２イオン注入段階は３０ＫｅＶ〜７０ＫｅＶのエネルギー条件で燐をイオン注入する。望ましくは、３０ＫｅＶ〜４５ＫｅＶのエネルギー条件で燐をイオン注入する。この際、イオン注入される燐のドーズ量は５×１０12〜５×１０13ドーズ数／ｃｍ2に保持される。望ましくは、ドーズ数が１×１０13〜２×１０13ドーズ数／ｃｍ2となるように燐をイオン注入する。
【００５６】
本実施例によれば、周辺回路部Ｃの素子分離層２５０はセルアレー部Ｂのコントロールゲート６１０を形成するパタニング工程から保護されている。さらに、コントロールゲート６１０の形成に続くセルフアライン蝕刻工程からも保護されている。従って、セルアレー部Ｂの素子分離層に比べて厚く、約３０００Åの厚さが保てる。
【００５７】
従って、前述したようなヒ素の場合よりイオンの浸透距離の長い燐を不純物としてイオン注入して第２不純物層８１５を形成しうる。例えば、エネルギーが４０ＫｅＶで、ドーズ数が１×１０13〜２×１０13ドーズ数／ｃｍ2という条件では、素子分離層２５０の下部への燐イオンの透過は防止される。
【００５８】
図２６及び図２７は露出した半導体基板１００に第３不純物層８３０、８３５を形成する段階を概略的に示す図である。
コントロールゲート６１０、浮遊ゲート３３０または第１マスクパターン７１０の側壁を覆うスペーサ９００を形成する。この際、ゲート６３０または第２マスクパターン７３０の側壁を覆うスペーサ９００を共に形成する。例えば、第１不純物層８１０または第２不純物層８１５が形成された結果物上に化学気相蒸着法による酸化層を形成した後、蝕刻してスペーサ９００を形成する。
【００５９】
次いで、スペーサ９００をイオン注入マスクとして露出した半導体基板１００に不純物を第３イオン注入し、第３不純物層８３０、８３５を形成する。この際、第１マスクパターン７１０及び第２マスクパターン７３０またイオン注入マスクとして用いられる。第３不純物層はＬＤＤ構造の高濃度不純物層として用いられる。不純物としてはヒ素または燐が利用される。
【００６０】
しかし、セルアレー部Ｂの素子分離層、前述したように約１０００Åの厚さを考慮してさらに高いイオン注入マージンを確保しうる不純物を用いる。例えば、ヒ素などの不純物をエネルギー条件が３０ＫｅＶ〜６０ＫｅＶで、ドーズ量の条件が５×１０14〜５×１０16ドーズ数／ｃｍ2となるようにヒ素をイオン注入する。望ましくは、エネルギー条件が４０ＫｅＶで、ドーズ量の条件が５×１０15ドーズ数／ｃｍ2となるようにヒ素をイオン注入する。
こうして高濃度の不純物層及び低濃度の不純物層よりなるＬＤＤ構造を形成する。次いで、平坦化工程、コンタクトまたは金属配線工程などを進行する。
【００６１】
【発明の効果】
本発明によれば、素子分離層の薄肉化に伴うイオン注入工程において素子分離層の下部への不純物の浸透を防止することができる。これにより、チャンネリング現象を防止して不揮発性メモリ装置の動作特性を改善することができる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリ装置を示す断面図である。
【図２】本発明の実施例による不揮発性メモリ装置の回路を示す概略図である。
【図３】本発明の実施例による不揮発性メモリ装置のレイアウトを示す模式図である。
【図４】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図５】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図６】本発明の実施例に係る不揮発性メモリ装置の製造方法において、半導体基板上に素子分離層を形成する段階を説明するために概略的に示した断面図である。
【図７】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図８】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図９】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１０】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１１】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１２】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１３】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１４】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１５】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１６】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１７】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１８】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１９】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２０】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２１】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２２】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２３】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２４】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２５】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２６】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２７】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【符号の説明】
１００ 半導体基板
１５０ トンネル酸化層
２１０、２５０ 素子分離層
４００ 層間絶縁層
５５０ フォトレジストパターン
６００ コントロールゲート層
８１０ 第１不純物層
８１５ 第２不純物層
８３０、８３５ 第３不純物層
９００ スペーサ
【発明の属する技術分野】
本発明は半導体装置に関し、特に電気的な素子分離特性を改善した不揮発性メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置のうち不揮発性メモリ装置は、電源供給が中断されても貯蔵された内容が持続される。一般に、不揮発性メモリ装置のメモリセルは浮遊ゲート及びコントロールゲートからなるゲート電極と、ゲート電極に隣接するドレインまたはソース領域とからなる。
【０００３】
不揮発性メモリ装置中にはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）装置があり、ＥＥＰＲＯＭ装置としては複数個のトランジスタが一つのビットラインに直列に連結されるように構成されるＮＡＮＤ型が代表的である。このようなＮＡＮＤ型ＥＥＰＲＯＭ装置は高集積化に有利であるという長所がある。
【０００４】
以下、ＮＡＮＤ型不揮発性メモリ装置を例として従来の不揮発性メモリ装置の製造方法を説明する。
図１は従来の不揮発性メモリ装置のコントロールゲートを形成する段階以降の素子分離領域を概略的に示す断面図である。
半導体基板１０上に活性領域を設定する素子分離層２０を形成し、半導体基板１０上に浮遊ゲートパターンを形成する。次に、浮遊ゲートパターンを覆う層間絶縁層を形成した後、コントロールゲート層を形成する。コントロールゲート層、層間絶縁層及び浮遊ゲートパターンをセルフアライン方式で共にパタニングしてゲート部を形成する。浮遊ゲートに隣接して露出する半導体基板１０の活性領域に不純物、例えば、燐などを注入してドレイン領域またはソース領域３０などを形成する。
【０００５】
このような工程においてゲート部に隣接する素子分離層２０はセルフアラインパタニング工程によって浸食されることがある。
パタニングされる前の層間絶縁層は浮遊ゲートパターンの一側壁を覆っており、コントロールゲート層は素子分離層２０上に延びて素子分離層２０を覆っている。これにより、層間絶縁層の浮遊ゲートパターンを覆う一部を除去して浮遊ゲートパターンの側壁を露出させるためには、浮遊ゲートパターンの厚さだけ、またはそれ以上の過度蝕刻がセルフアラインパタニング工程で行う必要がある。これは、浮遊ゲートパターンの側壁を覆う層間絶縁層の一部は垂直方向から見て浮遊ゲートパターン以上の厚さを有するからである。
【０００６】
しかし、浮遊ゲートパターンから露出する素子分離層２０の一部には、層間絶縁層及びコントロールゲート層のみが覆われているだけである。従って、このような過度蝕刻によって浮遊ゲート層の厚さだけ、またはそれ以上に素子分離層２０が蝕刻される可能性がある。
【０００７】
このような素子分離層２０の過度蝕刻は不活性メモリ装置の高集積化につれてさらに深刻となり、様々な問題の要因となる。例えば、不活性メモリ装置の高集積化はセルサイズの縮小を要求し、これにより活性領域間に形成される素子分離層２０の大きさも縮小が要求される。そのため、素子分離層２０の大きさの減少は、活性領域の幅を確保するためにバーズビークなどの減少を要し、これにより素子分離層２０の厚さも大幅に薄くなる。
【０００８】
さらに、不活性メモリ装置の高集積化はデザインルールの減少を必要とする、これにより、浮遊ゲートは素子分離層２０の縁部に非常に短く積層される。従って、素子分離層２０の相対的に薄い縁部、例えばバーズビーク部分などが浮遊ゲート等から露出することがある。これにより、過度蝕刻後に残留する素子分離層２０の厚さは極薄となる。
【０００９】
前述したようなセルフアラインパタニング工程による素子分離層２０の薄肉化は後続工程における工程マージンの確保を難しくする。例えば、イオン注入工程において前記素子分離層２０はイオン注入マスクとして用いられる。しかし、前述したように素子分離層２０が薄肉化される、特に縁部が薄くなると、イオンが透過される距離以上の素子分離層２０の厚さを保持することができない場合がある。これにより、イオン注入工程において注入される不純物が素子分離層２０の下に透過されることがある。
【００１０】
前述したような素子分離層２０下への不純物の透過は、素子分離層２０の下に不純物がチャネリングされる結果を招く。このようなチャネリング現象は素子分離層２０の下部に形成されたチャンネル阻止層の濃度を低めて不揮発性メモリ装置の動作特性を劣化させる心配がある。
さらに、素子分離層２０の縁部における薄肉化は部材符号Aに示されたようにドレインまたはソース領域３０間の電気的な離隔距離を短縮することがある。即ち、ドレインまたはソース領域３０を延長させ素子分離特性を劣化させる恐れがある。
【００１１】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、素子分離層の薄肉化を防止し、素子分離層の薄肉化によるイオン注入工程における素子分離層の電気的な特性劣化を防止することができる不揮発性メモリ装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記技術的課題を達成するために本発明は、セルアレー部及び周辺回路部を有する半導体基板上に素子分離層を形成する。セルアレー部及び周辺回路部の露出する半導体基板上にトンネル酸化層を介して浮遊ゲート層を形成し、前記セルアレー部の前記浮遊ゲート層をパタニングして浮遊ゲートパターンを形成した後、周辺回路部の浮遊ゲート層及びセルアレー部の浮遊ゲートパターンを覆う層間絶縁層を形成する。周辺回路部の層間絶縁層、前記浮遊ゲート層及び前記トンネル酸化層を除去し、前記周辺回路部の露出した半導体基板上にゲート酸化層を形成した後、セルアレー部及び周辺回路部の全面にコントロールゲート層を形成する。周辺回路部をレジストパターンで覆った後、セルアレー部のコントロールゲート層、層間絶縁層及び浮遊ゲートパターンを順次パタニングし、セルアレー部にコントロールゲート、層間絶縁層パターン及び浮遊ゲートを形成する。コントロールゲート及び周辺回路部を覆うコントロールゲート層をイオン注入マスクとして浮遊ゲートに隣接する半導体基板に第１不純物を第１イオン注入し、低濃度の第１不純物層を形成する。セルアレー部を遮蔽するフォトレジストパターンを形成した後、周辺回路部のコントロールゲート層をパタニングし、周辺回路部にゲートを形成する。フォトレジストパターンをイオン注入マスクとしてゲートに隣接する半導体基板に第２不純物を第２イオン注入し、低濃度の第２不純物層を形成する。セルアレー部の浮遊ゲート及びコントロールゲートの側壁を覆い、かつ周辺回路部のゲートの側壁を覆い半導体基板が露出するようなスペーサを形成する。スペーサをイオン注入マスクとして露出している半導体基板に第３不純物を第３イオン注入し、セルアレー部の第１不純物層及び周辺回路部の第２不純物層にそれぞれに隣接する相対的に高濃度の第３不純物層を形成する。
ここで、第１イオン注入及び第３イオン注入は、第１不純物及び第３不純物としてヒ素を用い、層間絶縁層パターンを形成した際に薄肉化されたセルアレー部の素子分離層の下部にヒ素イオンが透過しない条件で行うことを特徴とする。
望ましくは、コントロールゲート層を形成する段階以降にコントロールゲート層上にマスク層をさらに形成する。マスク層は後続の第１イオン注入段階または第３イオン注入段階でイオン注入マスクとして用いられる。
【００１３】
望ましくは、第１イオン注入段階は３０ＫｅＶ〜６０ＫｅＶのエネルギー条件でヒ素をイオン注入することで行われる。特に、第１イオン注入段階は３０ＫｅＶ〜４５ＫｅＶのエネルギー条件でヒ素をイオン注入することが望ましい。
望ましくは、第１不純物層は、濃度が５×１０ 12 〜５×１０ 13 ドーズ数／ｃｍ 2 である。特に、第１不純物層は、濃度が１×１０ 13 〜２×１０ 13 ドーズ数／ｃｍ 2 であることが望ましい。
【００１４】
望ましくは、第３イオン注入段階は、３０ＫｅＶ〜６０ＫｅＶでヒ素をイオン注入する。特に、第３イオン注入段階は、３０ＫｅＶ〜４５ＫｅＶでヒ素をイオン注入することが望ましい。
【００１５】
望ましくは、第２不純物は燐である。
また、望ましくは、第２イオン注入段階は、３０ＫｅＶ〜７０ＫｅＶで燐をイオン注入する。特に、第２イオン注入段階は、３０ＫｅＶ〜４５ＫｅＶで燐をイオン注入することが望ましい。
また、望ましくは、第２不純物層は、濃度が５×１０ 12 〜５×１０ 13 ドーズ数／ｃｍ 2 である。特に、第２不純物層は、濃度が１×１０ 13 〜２×１０ 13 ドーズ数／ｃｍ 2 であることが望ましい。
【００１６】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施例を詳しく説明する。しかし、本発明の実施例は多様な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されることではない。本発明の実施例は当業者に本発明をさらに完全に説明するために提供されるものである。従って、図面における層の厚さはさらに明確な説明を強調するために誇張されたものであり、図面上同じ番号で表された要素は同じ要素を意味する。また、何れの層が他の層または半導体基板の上にある、或いは接触していると記載される場合、何れの層は他の層または半導体基板に直接接触して存在しても、またはその間に第３の層を介在しても良い。
【００１７】
本発明の不揮発性メモリ装置は、周辺回路部及びセルアレー部で相異なる不純物を用いるイオン注入工程が別に行われて形成されることを特徴とする。こうして素子分離層の薄肉化による素子分離特性の劣化を防止することができる以下、本発明の不揮発性メモリ装置の製造方法の実施例をＮＡＮＤ型不揮発性メモリ装置を例として図面に基づいて具体的に説明するが、本発明はこれに限定されない。
【００１８】
図２は本発明の実施例に係る不揮発性メモリ装置を示す回路図であり、図３は図２のレイアウト図である。
図２及び図３は不揮発性メモリ装置のうちＮＡＮＤ型不揮発性メモリ装置の回路図及びレイアウト図である。活性領域によってメモリセルが形成される領域と素子分離領域とが区分される。そして、活性領域に垂直に多数のワードラインＷ１、Ｗ２、Ｗ３、〜Ｗ１６と選択ラインＳＳＬ、ＧＳＬが形成される。ワードラインはセル毎にそれぞれ一つずつの浮遊ゲートを有し、このようなワードラインは複数で形成されている。
それぞれの活性領域はワードラインに垂直に重ねて形成するビットラインＢＬ１、ＢＬ２を動作させるためにコンタクトを通じてビットラインとＳＳＬとの間で電気的に連結されるように形成される。
【００１９】
図４〜図２７に基づき本発明の実施例に係る不揮発性メモリ装置の製造方法を説明する。
図４〜図６は、半導体基板１００上に素子分離層２１０、２５０を形成する段階を概略的に示している。
図４及び図５に示すようにセルアレー部Ｂならびに図６に示した周辺回路部Ｃを備える半導体基板１００に活性領域を設定する素子分離層２１０、２５０を形成する。半導体基板１００としては第１導電型、例えばＰ型不純物がドーピングされているシリコン基板が使用される。半導体基板１００には第２導電型、例えばＮ型またはＰ型の不純物がイオン注入及び拡散工程等でドーピングされてウェルなどが形成される。
【００２０】
このように前処理された半導体基板１００に選択的シリコン酸化方法のような素子分離形成方法で素子分離層２１０、２５０を形成する。このような素子分離層２１０、２５０の素子分離特性またはフィールドスレショルド電圧Ｖｔｈを改善するため、素子分離層２１０、２５０の形成前後にチャンネル阻止イオン注入工程が実施される。この際、注入される不純物としてはウェルまたはポケットＰ−ウェルにドーピングされた不純物と同種を用いる。例えば、ホウ素などを用いる。
【００２１】
素子分離層２１０、２５０は半導体装置の集積度に応じて変わるが、約４０００Åの厚さを有するように設定されている。しかし、セルアレー部Ｂでは臨界線幅の制限により、素子分離層２１０の成長が制限されている。即ち、セルアレー部Ｂでは約０．７μｍ以下のピッチのデザインルールが適用され、素子分離層２１０が実質的に約３０００Åの厚さに制限されている。これに対し、周辺回路部Ｃでは臨界線幅がセルアレー部Ｂに比べて大きく確保されているので、素子分離層２５０が約４０００Åの厚さに成長する。
【００２２】
このように成長した素子分離層２１０、２５０は犠牲酸化層の形成及び除去工程またはトンネル酸化層１５０の形成の前処理工程などを経ながら薄肉化される。これにより、図４に示されたようにセルアレー部Ｂでは約２０００Åに薄くなる。この際、素子分離層２１０の縁部、即ちバーズビーク発生部は約０．１μｍ程度で、素子分離層２１０において２０００Å程度が保たれる中間部は約０．２５μｍとなる。一方、図６に示すように周辺回路部Ｃにおける素子分離層２５０は約３０００Åまで薄層化される。
【００２３】
このように素子分離層２１０、２５０を形成した後、露出した半導体基板１００上、即ち活性領域の半導体基板１００上に熱酸化工程などを用いてトンネル酸化層１５０を成長させる。この際、トンネル酸化層１５０は約９０Åまたはそれ以下の薄さとなるように形成する。
【００２４】
図７〜図９はトンネル酸化層１５０上に浮遊ゲートパターン３１０を形成する段階を概略的に示した図である。
半導体基板１００上に導電物質で浮遊ゲート層３００を形成する。例えば、導電性の多結晶質シリコン層を半導体基板１００の全面に約１０００Å程度の厚さに形成し浮遊ゲート層として用いる。
【００２５】
次いで、浮遊ゲート層のうち半導体基板１００のセルアレー部Ｂに位置する一部のみを写真蝕刻工程でパタニングする。例えば、図９に示すように周辺回路部Ｃを覆い、図７及び図８に示すように、セルアレー部Ｂの浮遊ゲート層の一部が露出する第１フォトレジストパターン５１０を形成する。この際、第１フォトレジストパターン５１０は図３のＹ−Ｙ’方向に長くなるように浮遊ゲート層の一部、例えば素子分離層２１０上を覆う一部に露出する。従って、図３のＸ２−Ｘ２’方向の切断面も図７と同一な形状となる。
【００２６】
その後、第１フォトレジストパターン５１０を蝕刻マスクとして、露出した浮遊ゲート層を蝕刻し、セルアレー部Ｂに浮遊ゲートパターン３１０を形成する。このように周辺回路部Ｃには浮遊ゲート層３００がパタニングされずに残ることとなる。
【００２７】
浮遊ゲート層が導電性多結晶質シリコン層で形成される。一方、多結晶質シリコン層は、酸化層との間に優れた蝕刻選択比を有するので、このような浮遊ゲート層のパタニング工程において素子分離層２１０はほとんど損失されない。これにより、前述したような素子分離層２１０は約２０００Åの厚さに保たれる。
【００２８】
図１０〜図１２は浮遊ゲートパターン３１０を覆う層間絶縁層４００を形成する段階を概略的に示す図である。
セルアレー部Ｂ及び周辺回路部Ｃの半導体基板１００の全面に浮遊ゲートパターン３１０及び浮遊ゲート層３００が覆われるように絶縁物質をデポジットし、層間絶縁層４００として用いる。例えば、酸化シリコン層、窒化シリコン層または酸化シリコン層及び窒化シリコン層の複合層などを蒸着する。望ましくは、ＯＮＯ（酸化膜／窒化膜／酸化膜）層を約２０００Å程度の厚さに形成し層間絶縁層４００として用いる。
【００２９】
その後、図１２に示すように周辺回路部Ｃに位置する浮遊ゲート層３００及び層間絶縁層４００の一部を除去する。例えば、図１０及び図１１に示すようにセルアレー部Ｂを覆って遮蔽し、周辺回路部Ｃが露出する第２フォトレジストパターン５３０を形成する。次いで、第２フォトレジストパターン５３０を蝕刻マスクとして、露出した周辺回路部Ｃの層間絶縁層４００及び浮遊ゲート層３００を蝕刻し、除去する。
【００３０】
図１３〜図１５はセルアレー部Ｂ及び周辺回路部Ｃに半導体基板１００上を覆うコントロールゲート層６００を形成する段階を概略的に示す図である。
前述したような周辺回路部Ｃにおいて層間絶縁層４００及び浮遊ゲート層３００を除去する工程の後、下部のトンネル酸化層１５０を除去し半導体基板１００の表面を露出させる。次いで、露出した半導体基板１００に熱酸化工程を再実行し周辺回路部Ｃにおいて要求されるゲート酸化層１５５を形成する。
【００３１】
次いで、図１３及び図１４に示すようにセルアレー部Ｂの層間絶縁層４００を覆うコントロールゲート層６００を形成する。このようなコントロールゲート層６００は図１５に示すように周辺回路部Ｃの半導体基板１００上にも形成される。
例えば、導電性多結晶質シリコン層、例えば不純物がドーピングされた多結晶質シリコン層などの第１導電層を形成する。この際、第１導電層は約１０００Å程度の厚さに形成される。そして、第１導電層上にさらに低抵抗の導電物質、例えばタングステンシリサイド層のような導電物質を用いて第２導電層を形成する。この際、第２導電層は約１０００Å程度の厚さに形成される。このように形成された二重層をコントロールゲート層６００として用いる。
【００３２】
一方、コントロールゲート層６００上に後続の蝕刻工程またはイオン注入工程において蝕刻マスクまたはイオン注入マスクとして用いられるマスク層７００がさらに形成される。マスク層７００は後続のイオン注入工程においてイオン注入マスクとして用いられる。例えば、化学気相蒸着法により形成される約３０００Åの厚さを有する酸化層をマスク層７００として用いる。
また、前述したようにコントロールゲート層６００及びマスク層７００が半導体基板１００の全面に形成されるので、図３のＸ２−Ｘ２’方向への切断面も図１３と類似した形態を有することになる。
【００３３】
図１６〜図１９はコントロールゲート６１０をパタニングする段階を概略的に示す図である。
周辺回路部Ｃのコントロールゲート層６００及び／またはマスク層７００を覆う第３フォトレジストパターン５５０を形成する。第３フォトレジストパターン５５０はセルアレー部Ｂのコントロールゲート層６００またはマスク層７００の一部をさらに露出させる。また、第３フォトレジストパターン５５０は図１９に示すように周辺回路部Ｃのコントロールゲート層６００またはマスク層７００を遮蔽するように形成される。
【００３４】
その後、第３フォトレジストパターン５５０を蝕刻マスクとして、露出したマスク層７００またはコントロールゲート層６００を蝕刻する。これにより、図１６〜１８に示すように第１マスクパターン７１０またはコントロールゲート６１０が形成される。即ち、Ｘ２−Ｘ２’方向に活性領域の半導体基板１００が露出する第１マスクパターン７１０及びコントロールゲート６１０をパタニングする。
【００３５】
コントロールゲート６１０を形成した後、セルフアライン蝕刻方法を用いて下部に露出する層間絶縁層４００及び浮遊ゲートパターン３１０の蝕刻を継続する。これにより、図１６及び図１８に示すようにコントロールゲート６１０に整列された浮遊ゲート３３０及び層間絶縁層パターン４１０が形成される。
一方、前述したようにセルフアライン方式で層間絶縁層パターン４１０を形成することにより、セルアレー部Ｂの素子分離層２１０の活性領域に隣接する一部は図１７に示されたようにパタニングされる。
【００３６】
詳しく説明すると、図１３に示すように浮遊ゲートパターン３１０によって積層されずに露出したセルアレー部Ｂの素子分離層２１０上にはコントロールゲート層６００及び層間絶縁層４００が被覆される。これにより、層間絶縁層４００は浮遊ゲートパターン３１０の高さ分の段差を有し、浮遊ゲートパターン３１０の側壁は層間絶縁層４００によって覆われる。従って、浮遊ゲートパターン３１０の側壁を覆う層間絶縁層４００の一部は浮遊ゲートパターン３１０の高さ以上の厚さを有する。
【００３７】
このような半導体基板１００上の露出部、即ち活性領域に隣接する浮遊ゲートパターン３１０の側壁は露出されるべきである。従って、層間絶縁層４００のうち浮遊ゲートパターン３１０の側壁を覆う一部を除去する蝕刻工程が必要となる。このため、前述したようなセルフアライン方式のパタニング工程において層間絶縁層４００の一部を除去する過度蝕刻が要求される。
【００３８】
このような過度蝕刻によって層間絶縁層４００の段差だけ素子分離層２１０も図１７に示すようにパタニングされる。即ち、浮遊ゲートパターン３１０の高さだけの層間絶縁層４００の段差によって素子分離層２１０も蝕刻される。
【００３９】
これにより、前述したように約２０００Åの厚さを有する素子分離層２１０の活性領域に隣接する一部はセルフアライン方式でパタニングする蝕刻工程によって約１０００Å程度に薄くなる。即ち、図１７に示されたように素子分離層２１０がパタニングされて薄肉化される。
【００４０】
図２０〜図２３は浮遊ゲート３３０から露出する半導体基板１００に第１不純物層８１０を形成する段階を概略的に示す図である。
周辺回路部Ｃがマスク層７００またはコントロールゲート層６００で遮蔽された状態で、セルアレー部Ｂが露出した半導体基板１００にヒ素の第１不純物を第１イオン注入し、第１不純物層８１０を形成する。望ましくは、マスク層７００がパタニングされて形成された第１マスクパターン７１０をイオン注入マスクとして利用して第１イオン注入し、第１不純物層８１０を形成する。この際、第１不純物層８１０はＬＤＤ構造の低濃度不純物層が形成される。
【００４１】
ヒ素は３０ＫｅＶ〜６０ＫｅＶのエネルギー条件で半導体基板１００に注入される。望ましくは３０ＫｅＶ〜４５ＫｅＶのエネルギー条件で注入される。この際、注入されるドーズ量は５×１０12〜５×１０13ドーズ数／ｃｍ2、または１×１０13〜２×１０13ドーズ数／ｃｍ2になるようにヒ素が注入される。例えば、ヒ素を４０ＫｅＶのエネルギー条件でイオン注入する場合、イオン透過範囲（Ｒｐ）は約２１７Åであり、イオン透過範囲の標準偏差（ΔＲｐ）は約７２Åである。これにより、注入されるヒ素イオンが浸透する深さはＲｐ＋３ΔＲｐである。即ち、約４３３Åである。
【００４２】
一方、前述したようなドレインまたはソース領域を形成するイオン注入工程において注入される不純物として一般に用いられる燐の場合、４０ＫｅＶのエネルギーでイオン注入する場合、約３８８ÅのＲｐとなり、１５２Å程度のΔＲｐとなる。従って、燐イオンが浸透する深さは、Ｒｐ＋Δ３Ｒｐで約８４４Åとなる。
【００４３】
従って、前述したような第１イオン注入工程において燐を不純物として用いる場合、前述したような薄肉化された素子分離層（図１７の２１０）の下部に燐イオンが浸透する可能性がある。即ち、素子分離層（図１７の２１０）は約１０００Åに薄くなりイオン注入の工程マージンが減少された効果を発生させる。
【００４４】
特に、素子分離層（図１７の２１０）の縁部は初期の厚さも中間部に比べて小さな値を有する。従って、浮遊ゲートパターン３１０が整列不良によって縁部の端部に重なる場合、前述したような過度蝕刻によって縁部が薄肉化される。例えば、図１に示されたように約１０００Å以下に薄くなることもある。これにより、イオン注入される燐が素子分離層の下部に透過することがある。即ち、素子分離層の下部の半導体基板１００に燐イオンが浸透し素子分離層の下部のチャンネル阻止層の濃度を変化させる。また、図１の部材符号Ａに示されたようにドレイン領域またはソース領域の範囲が変化され拡大される。即ち、ドレイン領域またはソース領域間の離隔距離が狭くなる場合がある。
【００４５】
このような不良によって素子分離特性の不良が招かれる。素子分離特性の不良が不揮発性メモリ装置の動作に影響を及ぼす。例えば、不揮発性メモリ装置のプログラム、消去及び読出動作を説明すれば次の通りである。
消去動作はセルのＶthを負（−）の値を有すると設定されたブロックの全てのワードライン、例えばコントロールゲート６１０を０Ｖとし、半導体基板１００を２１Ｖすることにより、半導体基板１００とコントロールゲート６１０間の電圧を２１Ｖとする。これにより、ファウラノードハイムトンネリング（Fowler Nordheim Tunneling：以下「ＦＮトンネリング」）によって浮遊ゲート３３０にある電子が半導体基板１００に抜け出て約３Ｖ程度のＶthとなる。
【００４６】
プログラム動作は選択的に浮遊ゲート３３０に電子を注入し、Ｖthを正（＋）の値とする。このためにＦＮトンネリングが発生するように半導体基板１００と選択ビットライン及びグラウンド選択ラインを０Ｖとする。選択ワードラインには１８Ｖ〜２０Ｖを印加し、非選択ワードラインには１０Ｖを印加し、ソース選択ライン（ＳＳＬ）にはＶccを印加する。この際、選択ビットラインはＳＳＬに加えたＶccによりチャンネル領域の電圧が０Ｖに保たれる。
【００４７】
従って、選択ワードラインに加えた１８Ｖ〜２０Ｖの電圧とチャンネル電圧との差により浮遊ゲート３３０にＦＮトンネリングが発生し、半導体基板１００の電子が注入されることによってセルＶthが＋値を有することになる。
この際、選択されないワードラインに連結されるセルはＶthが変化してはならない。従って、非選択ワードラインに１０Ｖのパス電圧を印加することもある。特に、プログラム化されてはならないビットラインの場合、ビットラインに０ＶではないＶccを印加し、プログラム電圧が印加されたワードラインのチャンネル電圧を約８Ｖに昇圧させＦＮトンネリングの発生を抑制する。これにより、セルがプログラムされない。
【００４８】
または、非選択ビットラインに約８Ｖ、ＳＳＬに約１０Ｖを印加することにより、直接的に非選択セルのチャンネル電圧を非選択ビットラインに印加した８Ｖを伝達する。この場合にも実質的に浮遊ゲート３３０とチャンネルとの電圧差はＦＮトンネリングを発生させず最初のＶthを保つ。
【００４９】
つまり、プログラム動作は非選択セル、即ちワードラインにプログラム電圧が印加されてもプログラムされない場合のセルに対するチャンネル電圧を一定に、例えば約８Ｖに保たなければプログラムエラーの発生を防止できない。この場合、チャンネル電圧が８Ｖより低い場合、選択されたワードラインに印加されたプログラム電圧との差によってＦＮトンネリングが発生し非選択セルのＶthが変化する。
【００５０】
従って、プログラム動作時選択ビットラインのチャンネル電圧は約０Ｖ、非選択ビットラインのチャンネル電圧は約８Ｖに一定に保たれるべきである。このようなチャンネル電圧の維持は素子分離特性により大きな影響を与える。例えば、素子分離層の下部に不純物イオンが注入されると、チャンネル阻止層の濃度が薄くなる。このような効果は素子分離特性を劣化させる。従って、プログラム動作時非選択セルのＶthが変化される。
【００５１】
しかし、本発明の実施例では前述したようにイオンが到達する浸透深さの小さい条件で第１不純物層８１０を形成する。即ち、４０ＫｅＶのエネルギー条件でイオン浸透深さが約４３３Åのヒ素を不純物としてイオン注入する。こうすれば、同じ条件で燐を不純物としてイオン注入する場合に比べて約４００Å以上の素子分離層に対したイオン注入工程マージンが確保される。
【００５２】
従って、前述したような素子分離層の薄肉化が発生しても素子分離層の下部にイオンが透過されるという不良の発生を防止することができる。即ち、約１０００Åまたはその以下の素子分離層が残存しても、ヒ素は素子分離層の下部に透過しない。
ヒ素を不純物としてイオン注入することにより、素子分離層の厚さに対するイオン注入工程マージンをさらに確保される。これにより、素子分離特性の劣化が防止される。
【００５３】
図２４及び図２５は周辺回路部Ｃにゲート６３０を形成する段階を概略的に示す図である。
前述したようにセルアレー部Ｂに第１不純物層８１０を形成した後、図２４に示すようにセルアレー部Ｂを覆う第４フォトレジストパターン５７０を形成する。第４フォトレジストパターン５７０は図２５に示すように周辺回路部Ｃのコントロールゲート層６００またはマスク層７００の一部を露出させる。
【００５４】
第４フォトレジストパターン５７０を蝕刻マスクとして、図２５に示すように露出したマスク層７００またはコントロールゲート層６００を蝕刻する。これにより、半導体基板１００から露出するゲート６３０が周辺回路部Ｃに形成される。
次いで、第４フォトレジストパターン５７０をイオン注入マスクとして用いて露出した半導体基板１００に第２不純物を第２イオン注入する。これにより周辺回路部Ｃに第２不純物層８１５が形成される。第２不純物層８１５はＬＤＤ構造の低濃度不純物層として用いられる。
【００５５】
この際、第２イオン注入される第２不純物としては燐を用いる。例えば、第２イオン注入段階は３０ＫｅＶ〜７０ＫｅＶのエネルギー条件で燐をイオン注入する。望ましくは、３０ＫｅＶ〜４５ＫｅＶのエネルギー条件で燐をイオン注入する。この際、イオン注入される燐のドーズ量は５×１０12〜５×１０13ドーズ数／ｃｍ2に保持される。望ましくは、ドーズ数が１×１０13〜２×１０13ドーズ数／ｃｍ2となるように燐をイオン注入する。
【００５６】
本実施例によれば、周辺回路部Ｃの素子分離層２５０はセルアレー部Ｂのコントロールゲート６１０を形成するパタニング工程から保護されている。さらに、コントロールゲート６１０の形成に続くセルフアライン蝕刻工程からも保護されている。従って、セルアレー部Ｂの素子分離層に比べて厚く、約３０００Åの厚さが保てる。
【００５７】
従って、前述したようなヒ素の場合よりイオンの浸透距離の長い燐を不純物としてイオン注入して第２不純物層８１５を形成しうる。例えば、エネルギーが４０ＫｅＶで、ドーズ数が１×１０13〜２×１０13ドーズ数／ｃｍ2という条件では、素子分離層２５０の下部への燐イオンの透過は防止される。
【００５８】
図２６及び図２７は露出した半導体基板１００に第３不純物層８３０、８３５を形成する段階を概略的に示す図である。
コントロールゲート６１０、浮遊ゲート３３０または第１マスクパターン７１０の側壁を覆うスペーサ９００を形成する。この際、ゲート６３０または第２マスクパターン７３０の側壁を覆うスペーサ９００を共に形成する。例えば、第１不純物層８１０または第２不純物層８１５が形成された結果物上に化学気相蒸着法による酸化層を形成した後、蝕刻してスペーサ９００を形成する。
【００５９】
次いで、スペーサ９００をイオン注入マスクとして露出した半導体基板１００に不純物を第３イオン注入し、第３不純物層８３０、８３５を形成する。この際、第１マスクパターン７１０及び第２マスクパターン７３０またイオン注入マスクとして用いられる。第３不純物層はＬＤＤ構造の高濃度不純物層として用いられる。不純物としてはヒ素または燐が利用される。
【００６０】
しかし、セルアレー部Ｂの素子分離層、前述したように約１０００Åの厚さを考慮してさらに高いイオン注入マージンを確保しうる不純物を用いる。例えば、ヒ素などの不純物をエネルギー条件が３０ＫｅＶ〜６０ＫｅＶで、ドーズ量の条件が５×１０14〜５×１０16ドーズ数／ｃｍ2となるようにヒ素をイオン注入する。望ましくは、エネルギー条件が４０ＫｅＶで、ドーズ量の条件が５×１０15ドーズ数／ｃｍ2となるようにヒ素をイオン注入する。
こうして高濃度の不純物層及び低濃度の不純物層よりなるＬＤＤ構造を形成する。次いで、平坦化工程、コンタクトまたは金属配線工程などを進行する。
【００６１】
【発明の効果】
本発明によれば、素子分離層の薄肉化に伴うイオン注入工程において素子分離層の下部への不純物の浸透を防止することができる。これにより、チャンネリング現象を防止して不揮発性メモリ装置の動作特性を改善することができる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリ装置を示す断面図である。
【図２】本発明の実施例による不揮発性メモリ装置の回路を示す概略図である。
【図３】本発明の実施例による不揮発性メモリ装置のレイアウトを示す模式図である。
【図４】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図５】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図６】本発明の実施例に係る不揮発性メモリ装置の製造方法において、半導体基板上に素子分離層を形成する段階を説明するために概略的に示した断面図である。
【図７】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図８】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図９】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１０】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１１】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１２】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１３】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１４】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１５】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１６】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１７】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１８】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図１９】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２０】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２１】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２２】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２３】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２４】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２５】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２６】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【図２７】本発明の実施例による不揮発性メモリ装置の製造方法を説明するために示す断面図である。
【符号の説明】
１００ 半導体基板
１５０ トンネル酸化層
２１０、２５０ 素子分離層
４００ 層間絶縁層
５５０ フォトレジストパターン
６００ コントロールゲート層
８１０ 第１不純物層
８１５ 第２不純物層
８３０、８３５ 第３不純物層
９００ スペーサ
Claims (11)
- セルアレー部及び周辺回路部を有する半導体基板上に素子分離層を形成する段階と、
前記セルアレー部及び前記周辺回路部の露出する前記半導体基板上にトンネル酸化層を介して浮遊ゲート層を形成し、前記セルアレー部の前記浮遊ゲート層をパタニングして浮遊ゲートパターンを形成した後、前記周辺回路部の前記浮遊ゲート層及び前記セルアレー部の前記浮遊ゲートパターンを覆う層間絶縁層を形成する段階と、
前記周辺回路部の前記層間絶縁層、前記浮遊ゲート層及び前記トンネル酸化層を除去し、前記周辺回路部の露出した前記半導体基板上にゲート酸化層を形成した後、前記セルアレー部及び前記周辺回路部の全面にコントロールゲート層を形成する段階と、
前記周辺回路部をレジストパターンで覆った後、前記セルアレー部の前記コントロールゲート層、前記層間絶縁層及び前記浮遊ゲートパターンを順次パタニングし、前記セルアレー部にコントロールゲート、層間絶縁層パターン及び浮遊ゲートを形成する段階と、
前記コントロールゲート及び前記周辺回路部を覆う前記コントロールゲート層をイオン注入マスクとして前記浮遊ゲートに隣接する前記半導体基板に第１不純物を第１イオン注入し、低濃度の第１不純物層を形成する段階と、
前記セルアレー部を遮蔽するフォトレジストパターンを形成した後、前記周辺回路部の前記コントロールゲート層をパタニングし、前記周辺回路部にゲートを形成する段階と、
前記フォトレジストパターンをイオン注入マスクとして前記ゲートに隣接する前記半導体基板に第２不純物を第２イオン注入し、低濃度の第２不純物層を形成する段階と、
前記セルアレー部の前記浮遊ゲート及び前記コントロールゲートの側壁を覆い、かつ前記周辺回路部の前記ゲートの側壁を覆い前記半導体基板が露出するようなスペーサを形成する段階と、
前記スペーサをイオン注入マスクとして露出している前記半導体基板に第３不純物を第３イオン注入し、前記セルアレー部の前記第１不純物層及び前記周辺回路部の前記第２不純物層にそれぞれに隣接する相対的に高濃度の第３不純物層を形成する段階と、
を含み、
前記第１イオン注入及び前記第３イオン注入は、前記第１不純物及び前記第３不純物としてヒ素を用い、前記第１のイオン注入においてヒ素は、３０ＫｅＶ〜６０ＫｅＶのエネルギー条件、及び５×１０12〜５×１０13ドーズ数／ｃｍ2のドーズ量で前記半導体基板に注入され、前記第３のイオン注入においてヒ素は、３０ＫｅＶ〜６０ＫｅＶのエネルギー条件、及び５×１０14〜５×１０16ドーズ数／ｃｍ2のドーズ量で前記半導体基板で注入されることを特徴とする不揮発性メモリ装置の製造方法。 - 前記第１イオン注入段階は、３０ＫｅＶ〜４５ＫｅＶで前記ヒ素をイオン注入することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
- 前記第１イオン注入におけるドーズ量は、１×１０ 13 〜２×１０ 13 ドーズ数／ｃｍ 2 であることを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
- 前記第３イオン注入段階は、３０ＫｅＶ〜４５ＫｅＶで前記ヒ素をイオン注入することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
- 前記第２不純物は燐であることを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
- 前記第２イオン注入段階は、３０ＫｅＶ〜７０ＫｅＶで前記燐をイオン注入することを特徴とする請求項５に記載の不揮発性メモリ装置の製造方法。
- 前記第２イオン注入段階は、３０ＫｅＶ〜４５ＫｅＶで前記燐をイオン注入することを特徴とする請求項６に記載の不揮発性メモリ装置の製造方法。
- 前記第２イオン注入におけるドーズ量は、５×１０ 12 〜５×１０ 13 ドーズ数／ｃｍ 2 であることを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
- 前記第２イオン注入におけるドーズ量は、１×１０ 13 〜２×１０ 13 ドーズ数／ｃｍ 2 であることを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
- 前記コントロールゲート層を形成する段階以降に、
前記コントロールゲート層上にマスク層を形成する段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。 - 前記マスク層は、
前記第１イオン注入段階または第３イオン注入段階でイオン注入マスクとして用いられることを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
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