KR20000021043A - 불휘발성 메모리장치 제조방법 - Google Patents

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Abstract

불휘발성 메모리 장치 제조 방법을 개시한다. 본 발명의 일 관점은 셀 어레이부(cell array part) 및 주변 회로부(peripheral circuit part)를 구비하는 반도체 기판 상에 소자 분리층을 형성한다. 주변 회로부의 반도체 기판을 노출하며 셀 어레이부의 반도체 기판 상에 터널(tunnel) 산화층을 개재하는 플로팅 게이트(floating gate) 패턴 및 플로팅 게이트 패턴을 덮는 층간 절연층을 형성한다. 층간 절연층을 덮고 주변 회로부의 반도체 기판 상을 게이트 산화층을 개재하며 덮는 컨트롤 게이트(control gate)층을 형성한다. 컨트롤 게이트층의 주변 회로부를 덮는 일부를 잔존하여 주변 회로부의 소자 분리층을 보호하며 셀 어레이부의 컨트롤 게이트층, 층간 절연층 및 플로팅 게이트 패턴을 순차적으로 패터닝하여 셀 어레이부에 컨트롤 게이트, 층간 절연층 패턴 및 플로팅 게이트를 형성한다. 컨트롤 게이트 및 주변 회로부를 덮는 컨트롤 게이트층을 이온 주입 마스크로 플로팅 게이트에 인접하는 반도체 기판에 비소를 제1불순물로 제1이온 주입하여 저농도의 제1불순물층을 형성한다. 셀 어레이부를 가려주는 포토레지스트 패턴을 이용하여 주변 회로부의 컨트롤 게이트층을 패터닝하여 주변 회로부에 게이트를 형성한다. 이와 같은 포토레지스트 패턴을 이온 주입 마스크로 이용하여 게이트에 인접하는 반도체 기판에 인을 제2불순물 제2이온 주입하여 저농도의 제2불순물층을 형성한다.

Description

불휘발성 메모리 장치 제조 방법
본 발명은 반도체 장치에 관한 것으로, 특히 전기적인 소자 분리 특성을 개선한 불휘발성 메모리 장치(non-volatile memory device)의 제조 방법에 관한 것이다.
반도체 장치 중 메모리 장치는 전원 공급이 중단되면 메모리된 내용을 손실하는 휘발성 메모리 장치와 메모리 내용의 저장이 지속되는 불휘발성 메모리 장치로 대별될 수 있다. 이러한 불휘발성 메모리 장치는 크게 입력된 신호를 읽는 롬(ROM;Read Only Memory) 장치와 전기적 방법을 이용하여 신호 입력 또는 소거가 가능한 이이피롬(EEPROM;Electrically Erasable and Programmable Read Only Memory) 장치로 대별된다. 또한, 일반적으로 불휘발성 메모리 장치의 메모리 셀(memory cell)은 플로팅 게이트(floating gate) 및 컨트롤 게이트(control gate) 등으로 이루어지는 게이트 전극과 상기 게이트 전극에 인접하는 드레인 또는 소오스 영역 등으로 이루어진다.
상기 이이피롬 장치는 셀 트랜지스터(cell transistor) 간의 연결 형태에 따라 노아(NOR)형과 낸드(NAND)형으로 대별된다. 낸드형 불휘발성 메모리 장치는 하나의 비트 라인(bit line)에 복수개의 셀 트랜지스터가 직렬로 연결되게 구성된다. 이에 따라 고집적화에 유리한 장점이 있다. 이하, 낸드형 불휘발성 메모리 장치를 예로 들어 종래의 불휘발성 메모리 장치의 제조 방법을 설명한다.
도 1은 종래의 불휘발성 메모리 장치의 컨트롤 게이트를 형성하는 단계 이후의 소자 분리 영역의 단면을 개략적으로 나타낸다.
구체적으로, 반도체 기판(10) 상에 활성 영역을 설정하는 소자 분리층(20)을 형성한다. 이후에, 반도체 기판(10) 상에 플로팅 게이트 패턴을 형성한다. 다음에, 플로팅 게이트 패턴을 덮는 층간 절연층을 형성한 후 컨트롤 게이트층을 형성한다. 이후에, 상기 컨트롤 게이트층을 패터닝하여 컨트롤 게이트를 형성한다.
이때, 컨트롤 게이트층을 패터닝하는 공정을 계속 진행하여 하부의 층간 절연층 및 플로팅 게이트 패턴을 자기 정렬(self alignment) 방식으로 함께 패터닝한다. 이에 따라, 자기 정렬된 플로팅 게이트, 층간 절연층 패턴 및 컨트롤 게이트 등으로 이루어지는 게이트부가 형성된다. 이후에, 상기 플로팅 게이트 등에 인접하여 노출되는 반도체 기판(10)의 활성 영역에 불순물, 예컨대, 인(Ph) 등을 주입하여 드레인 영역 또는 소오스 영역(drain or source region;30) 등을 형성한다.
이와 같은 공정에서 플로팅 게이트 패턴이 형성되지 않는 영역, 예컨대, 소자 분리 영역의 반도체 기판(10) 상에 위치하는 소자 분리층(20)은 상기 컨트롤 게이트, 층간 절연층 및 플로팅 게이트를 형성하는 자기 정렬 패터닝 공정에 의해서 침해될 수 있다.
상세하게 설명하면, 중간 공정 단계로 플로팅 게이트층의 측벽을 상기 층간 절연층이 덮고 있고, 상기 층간 절연층 및 컨트롤 게이트층은 상기 소자 분리층(20) 상에 연장되어 있다. 이에 따라, 컨트롤 게이트, 층간 절연층 및 플로팅 게이트를 자기 정렬 방식으로 형성하는 패터닝 공정에서 상기 층간 절연층의 플로팅 게이트층을 덮는 일부를 제거해야 할 필요가 도출된다.
이때, 상기 플로팅 게이트층의 측벽을 덮는 층간 절연층의 일부는 상기 플로팅 게이트층의 높이 이상의 국부 두께를 갖는다. 따라서, 층간 절연층으로 덮이는 플로팅 게이트층의 측벽을 노출하기 위해서는, 플로팅 게이트층 높이 만큼 또는 그 이상의 과도 식각(over etch)이 상기 자기 정렬 패터닝 공정에 요구된다. 이에 따라, 소자 분리층(20)이 이러한 과도 식각에 의해서 상기 플로팅 게이트층 높이 정도 또는 그 이상으로 식각되어 소자 분리층(20)의 두께 감소가 일어날 수 있다.
이와 같은 소자 분리층(20)의 원하지 않는 패터닝은 불활성 메모리 장치가 고집적화됨에 따라 심화되어 여러 가지 문제를 일으킬 수 있다. 즉, 불활성 메모리 장치가 고집적화는 셀 크기의 감소를 요구하고, 이에 따라 활성 영역간에 형성되는 소자 분리층(20)의 크기 감소가 요구된다. 소자 분리층(20)의 크기가 감소됨에 따라, 버즈 비크(bird's beak) 등의 감소를 유도하여 활성 영역의 폭을 확보하기 위해서 소자 분리층(20)의 두께 또한 감소된다.
더욱이, 불활성 메모리 장치가 고집적화는 디자인 룰(design rule)의 감소가 요구되고 있다. 이에 따라, 플로팅 게이트 등은 상기 소자 분리층(20)의 가장 자리부에 매우 작은 길이 정도만이 겹쳐지게 된다. 따라서, 소자 분리층(20)의 상대적으로 작은 두께를 가지는 가장 자리 부분, 예컨대, 버즈 비크 부분 등이 상기 플로팅 게이트 등에 의해 노출된다. 이에 따라, 상기한 과도 식각이 상기한 바와 같은 가장 자리 부분에서 수행되게 되어, 잔류하는 소자 분리층(20)의 두께를 더욱 작아 유도할 수 있다.
상술한 바와 같은 자기 정렬 패터닝 공정에 의한 소자 분리층(20)의 두께 감소는 후속 공정에서의 공정 마진의 확보를 어렵게 한다. 예를 들어, 이온 주입 공정 등에서 상기 소자 분리층(20)은 이온 주입 마스크(mask)로 이용된다. 그러나, 상기한 바와 같이 소자 분리층(20)의 두께가 감소하면, 특히, 가장 자리부의 두께가 감소하면, 즉, 이온이 투사되는 거리 이상으로 상기 소자 분리층(20)의 두께가 유지되지 못할 수 있다. 이에 따라, 상기 이온 주입 공정에서 주입되는 불순물이 상기 소자 분리층(20) 아래로 투사될 수 있다.
상기한 바와 같은 소자 분리층(20) 아래로의 불순물의 투사는 상기 소자 분리층(20)의 아래에 불순물이 채널링(channeling)되는 결과를 초래할 수 있다. 이와 같은 채널링 현상은 상기 소자 분리층(20) 아래에 형성된 채널 저지층(channel stop layer)의 농도를 낮추어 불휘발성 메모리 장치의 동작 특성을 열화시키는 효과를 발생시킬 수 있다.
더욱이, 소자 분리층(20)의 가장 자리부에서의 두께 감소는 참조 부호 A에 도시된 바와 같이 드레인 또는 소오스 영역(30) 간의 전기적인 이격 거리를 감소시키는 효과를 발생시킬 수 있다. 즉, 드레인 또는 소오스 영역(30)의 연장을 초래하여 소자 분리 특성을 열화시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 소자 분리층의 두께 감소를 방지할 수 있으며 소자 분리층의 두께 감소에 따른 이온 주입 공정에서의 소자 분리층의 전기적인 특성 열화를 방지할 수 있는 불휘발성 메모리 장치 제조 방법을 제공하는 데 있다.
도 1은 종래의 불휘발성 메모리 장치 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2는 본 발명의 실시예에 의한 불휘발성 메모리 장치를 설명하기 위해서 개략적으로 도시한 회로도이다.
도 3은 도 2에 따른 본 발명의 실시예에 의한 불휘발성 메모리 장치를 설명하기 위한 레이 아웃도이다.
도 4, 도 5 및 도 6는 본 발명의 실시예에 의한 불휘발성 메모리 장치 제조 방법의 반도체 기판 상에 소자 분리층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 7, 도 8 및 도 9는 본 발명의 실시예에 의한 불휘발성 메모리 장치 제조 방법의 터널 산화층 상에 플로팅 게이트 패턴을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 10, 도 11 및 도 12는 본 발명의 실시예에 의한 불휘발성 메모리 장치 제조 방법의 플로팅 게이트 패턴을 덮는 층간 절연층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 13, 도 14 및 도 15는 본 발명의 실시예에 의한 불휘발성 메모리 장치 제조 방법의 셀 어레이부 및 주변 회로부에 덮는 컨트롤 게이트층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 16, 도 17, 도 18 및 도 19는 본 발명의 실시예에 의한 불휘발성 메모리 장치 제조 방법의 컨트롤 게이트를 패터닝하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 20, 도 21, 도 22 및 도 23는 본 발명의 실시예에 의한 불휘발성 메모리 장치 제조 방법의 플로팅 게이트에 의해서 노출되는 반도체 기판에 제1불순물층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 24 및 도 25는 본 발명의 실시예에 의한 불휘발성 메모리 장치 제조 방법의 주변 회로부에 게이트를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 26 및 도 27는 본 발명의 실시예에 의한 불휘발성 메모리 장치 제조 방법의 노출되는 반도체 기판에 제3불순물층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도들이다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 관점은, 셀 어레이부 및 주변 회로부를 구비하는 반도체 기판 상에 소자 분리층을 형성한다. 상기 주변 회로부의 상기 반도체 기판을 노출하며 상기 셀 어레이부에 상기 반도체 기판 상에 터널 산화층을 개재하는 플로팅 게이트 패턴 및 상기 플로팅 게이트 패턴을 덮는 층간 절연층을 형성한다. 상기 층간 절연층을 덮고 상기 주변 회로부의 반도체 기판 상을 게이트 산화층을 개재하며 덮는 컨트롤 게이트층을 형성한다. 상기 컨트롤 게이트층을 형성하는 단계 이후에, 상기 컨트롤 게이트층 상에 마스크층을 더 형성한다. 상기 마스크층은 후속의 제1이온 주입 단계 또는 제3이온 주입 단계에서 이온 주입 마스크로 이용된다.
상기 컨트롤 게이트층의 상기 주변 회로부를 덮는 일부를 잔존하여 상기 주변 회로부의 상기 소자 분리층을 보호하며 상기 셀 어레이부의 상기 컨트롤 게이트층, 층간 절연층 및 플로팅 게이트 패턴을 순차적으로 패터닝하여 상기 셀 어레이부에 컨트롤 게이트, 층간 절연층 패턴 및 플로팅 게이트를 형성한다. 상기 컨트롤 게이트 및 상기 주변 회로부를 덮는 상기 컨트롤 게이트층을 이온 주입 마스크로 상기 플로팅 게이트에 인접하는 상기 반도체 기판에 제1불순물을 제1이온 주입하여 저농도의 제1불순물층을 형성한다. 바람직하게는, 상기 컨트롤 게이트층을 덮는 상기 마스크층을 이온 주입 마스크로 이용한다. 상기 제1불순물로는 비소를 이용하며 상기 제1이온 주입 단계는 대략 30KeV 내지 60KeV의 에너지 조건으로 상기 비소를 이온 주입하여 수행된다. 상기 제1이온 주입 단계는 대략 30KeV 내지 45KeV의 에너지 조건으로 상기 비소를 이온 주입하는 것이 바람직하다.
셀 어레이부를 가려주는 포토레지스트 패턴을 개재하여 상기 주변 회로부의 상기 컨트롤 게이트층을 패터닝하여 상기 주변 회로부에 게이트를 형성한다. 이때, 상기 셀 어레이부은 상기 포토레지스트 패턴에 의해서 덮혀 있도록 하여 상기 주변 회로부의 이온 주입시 불순물이 주입되는 것을 방지한다. 상기 포토레지스트 패턴을 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판에 제2불순물을 제2이온 주입하여 저농도의 제2불순물층을 형성한다. 바람직하게는 상기 게이트를 덮는 상기 마스크층을 이온 주입 마스크로 이용한다. 상기 제2불순물로는 인을 이용하며 상기 제2이온 주입 단계는 대략 30KeV 내지 70KeV의 에너지 조건으로 상기 인을 이온 주입하여 수행된다. 상기 제2이온 주입 단계는 대략 30KeV 내지 45KeV의 에너지 조건으로 상기 인을 이온 주입하는 것이 바람직하다.
상기 제1불순물층 또는 제2불순물층은 대략 5×1012내지 5×1013도즈/㎠의 농도를 가진다. 바람직하게는 상기 제1불순물층 또는 제2불순물층은 대략 1×1013내지 2×1013도즈/㎠의 농도를 가져 LDD(lightly doped drain) 구조의 저농도 불순물층의 역할을 한다.
상기 셀 어레이부의 상기 플로팅 게이트 및 상기 컨트롤 게이트의 측벽을 덮고 상기 주변 회로부의 상기 게이트의 측벽을 덮어 상기 반도체 기판 상을 노출하는 스페이서를 형성한다. 상기 스페이서를 이온 주입 마스크로 하여 노출되는 상기 반도체 기판에 제3불순물을 제3이온 주입하여 상기 제1불순물층 및 상기 제2불순물층에 겹쳐지는 고농도의 제3불순물층을 형성한다. 상기 제3불순물로는 비소를 이용하며, 상기 제3이온 주입 단계는 대략 30KeV 내지 60KeV의 에너지 조건으로 상기 비소를 이온 주입하여 수행된다. 상기 제3이온 주입 단계는 대략 30KeV 내지 45KeV의 에너지 조건으로 상기 비소를 이온 주입하는 것이 바람직하다. 이와 같이 형성되는 제3불순물층은 LDD 구조의 고농도 불순물층의 역할을 한다.
본 발명에 따르면, 소자 분리층의 두께 감소에 따른 이온 주입 공정에서의 소자 분리층 하부로의 불순물 침투 현상을 방지할 수 있다. 이에 따라, 채널링 현상 등을 방지할 수 있어 불휘발성 메모리 장치의 동작 특성을 개선할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 층의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 층이 개재되어질 수도 있다.
도 2는 본 발명의 실시예에 의한 불휘발성 메모리 장치를 나타내는 회로도이고, 도 3은 도 2에 따른 레이 아웃도이다.
구체적으로, 도 2 및 도 3은 불휘발성 메모리 장치 중에서 낸드형 불휘발성 메모리 장치의 회로도 및 레이 아웃도를 예로 들어 도시한 것이다. 활성 영역에 의해서 메모리 셀이 형성될 영역과 소자 분리 영역이 구분된다. 그리고, 활성 영역에 수직하게 다수의 워드 라인(W1, W2, W3, …, W16)과 선택 라인(SSL, GSL) 등이 형성된다. 워드 라인은 셀 마다 각기 하나씩의 플로팅 게이트를 갖도록 구성되어 있고, 이러한 워드 라인은 복수로 형성되어 있다. 각각의 활성 영역은 워드 라인에 수직으로 겹치게 형성되는 비트 라인(BL1, BL2) 등을 동작시키기 위해서 콘택을 통해서 비트 라인과 SSL(String Select Line)의 사이에서 전기적으로 연결되도록 형성된다.
도 4 내지 도 27을 참조하여 본 발명의 실시예에 의한 불휘발성 메모리 장치 제조 방법을 설명한다. 도 4, 도 7, 도 10, 도 13 및 도 16도 20은 공정 단계에 따라 도 3의 X1-X1´의 절단선을 따르는 셀 어레이부의 단면도이고, 도 17 및 도 21는 공정 단계에 따라 도 3의 X2-X2´의 절단선을 따르는 셀 어레이부의 단면도이고, 도 5, 도 8, 도 11,도 14, 도 18, 도 22, 도 24 및 도 26은 공정 단계에 따라 도 3의 Y-Y´의 절단선을 따르는 셀 어레이부의 단면도이고, 도 6, 도 9, 도 12, 도 15, 도 19, 도 23, 도 25 및 도 27은 주변 회로부의 단면도이다. 이와 같이 도시되는 본 발명의 실시예에 의한 불휘발성 메모리 장치 제조 방법은 낸드형 불휘발성 메모리 장치를 예로 들었으나 이에 본 발명이 한정되게 해석되어져서는 안 된다.
도 4, 5 및 6는 반도체 기판(100) 상에 소자 분리층(200)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 도 4 및 도 5에 도시된 바와 같은 셀 어레이부(B) 및 도 6에 도시된 바와 같은 주변 회로부(C) 등으로 구비되는 반도체 기판(100)에 활성 영역을 설정하는 소자 분리층(210, 250)을 형성한다. 반도체 기판(100)으로는 제1도전형, 예컨대, P형 불순물이 도핑(doping)되어 있는 실리콘 기판을 이용할 수 있다. 반도체 기판(100)에는 제2도전형, 예컨대, N형 또는 P형의 불순물이 이온 주입 및 확산 공정 등으로 도핑되어 웰(well) 등이 형성되어 있을 수 있다.
이와 같이 전(前) 공정 처리된 반도체 기판(100)에 선택적 실리콘 산화(LOCal Oxidation of Silicon) 방법 등과 같은 소자 분리 형성 방법으로 소자 분리층(210, 250)을 형성한다. 이와 같은 소자 분리층(210, 250)의 소자 분리 특성 또는 필드 문턱 전압(field threshold voltage;Vth) 등을 개선하기 위해서, 상기 소자 분리층(200) 형성 이전 또는 이후에 채널 저지 이온 주입(channel stop ion implantation) 공정을 수행할 수 있다. 이때, 주입되는 불순물로는 상기 웰 또는 포킷 피 웰(pocket p-well) 등에 도핑된 불순물과 동일한 종류를 이용한다. 예컨대, 보론(boron) 등을 이용한다.
소자 분리층(210, 250)은 반도체 장치의 집적화 정도에 따라 달라지겠지만 대략 4000Å 정도의 두께를 가지도록 설정된다. 그러나, 셀 어레이부(B)에서는 임계 선폭의 제한에 의해서 소자 분리층(210)의 성장이 제한된다. 즉, 셀 어레이부(B)에서는 대략 0.7㎛ 이하의 피치(pitch)의 디자인 룰이 적용되어, 소자 분리층(210)이 실질적으로 대략 3000Å의 두께로 제한된다. 반면에, 주변 회로부(C)에서는 임계 선폭이 셀 어레이부(B)에 비해 크게 확보되므로 소자 분리층(250)이 대략 4000Å 정도의 두께로 성장한다.
이와 같이 성장된 소자 분리층(210, 250)은 희생 산화층 형성 및 제거 공정 또는 터널 산화층(150) 형성의 전 공정 등을 거치며 두께의 소모를 받는다. 이에 따라, 도 4에 도시된 바와 같이 셀 어레이부(B)에서는 대략 2000Å 정도의 두께로 감소된다. 이때, 소자 분리층(210)의 가장 자리 부분, 즉, 버즈 비크가 발생한 부분은 대략 0.1㎛ 정도이고, 소자 분리층(200)에서 상기 2000Å 정도가 유지되는 가운데 부분은 대략 0.25㎛ 정도가 된다. 한편, 도 6에 도시된 바와 같은 주변 회로부(C)에서의 소자 분리층(250)은 대략 3000Å 정도의 두께로 감소된다.
이와 같이 소자 분리층(210, 250)을 형성한 후, 노출되는 반도체 기판(100) 상, 즉, 활성 영역의 반도체 기판(100) 상에 열산화 공정 등을 이용하여 터널 산화층(150) 등을 성장시킨다. 이때, 상기 터널 산화층(150) 등은 대략 90Å 또는 그 이하로 얇게 형성한다.
도 7, 도 8 및 도 9는 터널 산화층(150) 상에 플로팅 게이트 패턴(300)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상에 도전 물질로 플로팅 게이트층(300)을 형성한다. 예컨대, 도전성의 다결정질 실리콘층(polycrystalline silicon layer) 등을 상기 반도체 기판(100) 전면에 대략 1000Å 정도의 두께로 형성하여 플로팅 게이트층으로 이용한다.
다음에, 플로팅 게이트층 중에서 반도체 기판(100)의 셀 어레이부(B)에 위치하는 일부만을 사진 식각 공정 등으로 패터닝한다. 예컨대, 도 9에 도시된 바와 같이 상기 주변 회로부(C)를 덮고, 도 7 및 도 8에 도시된 바와 같이, 상기 셀 어레이부(B)의 플로팅 게이트층의 일부를 노출하는 제1포토레지스트 패턴(510)을 형성한다. 이때, 제1포토레지스트 패턴(510)은 도 3의 Y-Y´방향으로 길게 상기 플로팅 게이트층의 일부, 예를 들어 소자 분리층(210) 상을 덮는 일부를 노출한다. 따라서, 도 3의 X2-X2´방향의 절단면 또한 도 7와 동일한 형상을 나타내게 된다.
이후에, 상기 제1포토레지스트 패턴(510)을 식각 마스크로 노출되는 플로팅 게이트층을 식각하여 셀 어레이부(B)에 플로팅 게이트 패턴(310)을 형성한다. 이와 함께 상기 주변 회로부(C)에는 플로팅 게이트층(300)이 패터닝되지 않고 잔존한다.
플로팅 게이트층이 도전성 다결정질 실리콘층 등으로 형성된다. 한편, 다결정질 실리콘층은 산화층과 우수한 식각 선택비를 가지므로, 이와 같은 플로팅 게이트층의 패터닝 공정에서 상기 소자 분리층(210)은 거의 손실되지 않는다. 이에 따라, 상기한 바와 같은 소자 분리층(210)은 대략 2000Å의 두께로 유지될 수 있다.
도 10, 도 11 및 도 12는 플로팅 게이트 패턴(310)을 덮는 층간 절연층(400)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 셀 어레이부(B) 및 주변 회로부(C)의 반도체 기판(100) 전면에 상기 플로팅 게이트 패턴(310) 및 플로팅 게이트층(300)을 덮도록 절연 물질을 침적하여 층간 절연층(400)으로 이용한다. 예컨대, 산화 실리콘층, 질화 실리콘층 또는 산화 실리콘층 및 질화 실리콘층의 복합층 등을 증착한다. 바람직하게는 ONO층(Oxide/Nitrde/Oxide layer) 등을 대략 2000Å 정도의 두께로 형성하여 상기 층간 절연층(400)으로 이용한다.
이후에, 도 12에 도시된 바와 같이 주변 회로부(C)에 위치하는 상기 플로팅 게이트층(300) 및 상기 층간 절연층(400)의 일부를 제거한다. 예컨대, 도 10 및 도 11에 도시된 바와 같이 셀 어레이부(B)를 덮어 차폐하며 주변 회로부(C)를 노출하는 제2포토레지스트 패턴(530)을 형성한다. 이후에, 상기 제2포토레지스트 패턴(530)을 식각 마스크로 노출되는 주변 회로부(C)의 층간 절연층(400) 및 플로팅 게이트층(300)을 식각하여 제거한다.
도 13, 도 14 및 도 15는 셀 어레이부(B) 및 주변 회로부(C)에 반도체 기판(100) 상을 덮는 컨트롤 게이트층(600)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 상기한 바와 같은 주변 회로부(C)에서 층간 절연층(400) 및 플로팅 게이트층(300)을 제거하는 공정 이후 하부의 터널 산화층(150)을 제거하여 반도체 기판(100)의 표면을 노출시킨다. 이어서, 노출되는 반도체 기판(100)에 열산화 공정 등을 재수행하여 주변 회로부(C)에서 요구되는 게이트 산화층(155)을 형성한다.
다음에, 도 13 및 도 14에서 도시된 바와 같이 셀 어레이부(B)의 층간 절연층(400)을 덮는 컨트롤 게이트층(600)을 형성한다. 이와 같은 컨트롤 게이트층(600)은 도 15에 도시된 바와 같이 주변 회로부(C)의 반도체 기판(100) 상에도 형성된다.
예컨대, 도전성 다결정질 실리콘층, 예를 들어, 불순물이 도핑된 다결정질 실리콘층 등과 같은 제1도전층을 형성한다. 이때, 상기 제1도전층은 대략 1000Å 정도의 두께로 형성된다. 이후에, 상기 제1도전층 상에 보다 낮은 저항을 가지는 도전 물질, 예컨대, 텅스텐 실리사이드(WSi2)층 등과 같은 도전 물질을 이용하여 제2도전층을 형성한다. 이때, 상기 제2도전층 등은 대략 1000Å 정도의 두께로 형성된다. 이와 같이 형성된 이중층을 컨트롤 게이트층(600)으로 이용한다.
한편, 상기 컨트롤 게이트층(600) 상에 후속의 식각 공정 또는 이온 주입 공정 등에서 식각 마스크 또는 이온 주입 마스크로 이용되는 마스크층(700)이 더 형성될 수 있다. 바람직하게는. 상기 마스크층(700)은 후속의 이온 주입 공정에서 이온 주입 마스크로 이용된다. 예컨대, 화학 기상 증착(chemical vapour deposition)법 등에 의해 형성되는 대략 3000Å 정도 두께의 산화층 등을 상기 마스크층(700)으로 이용한다.
또한, 상기한 바와 같이 컨트롤 게이트층(600) 및 마스크층(700) 등이 반도체 기판(100)의 전면에 걸쳐 형성되므로, 도 3의 X2-X2´방향으로의 절단면 또한 도 13와 유사한 형태를 가지게 된다.
도 16, 도 17, 도 18 및 도 19는 컨트롤 게이트(610)를 패터닝하는 단계를 개략적으로 나타낸다.
구체적으로, 주변 회로부(C)의 컨트롤 게이트층(600) 또는/및 마스크층(700)을 덮는 제3포토레지스트 패턴(550)을 형성한다. 상기 제3포토레지스트 패턴(550)은 셀 어레이부(B)의 상기 컨트롤 게이트층(600) 또는 마스크층(700)의 일부를 또한 노출한다. 또한, 상기 제3포토레지스트 패턴(550)은 도 19에 도시된 바와 같이 주변 회로부(C)의 컨트롤 게이트층(600) 또는 마스크층(700)을 차폐하도록 형성된다.
이후에, 상기 제3포토레지스트 패턴(550)을 식각 마스크로 상기 노출되는 마스크층(700) 또는 컨트롤 게이트층(600)을 식각한다. 이에 따라, 도 16, 도 17 및 18에 도시되듯이 제1마스크 패턴(710) 또는 컨트롤 게이트(610)를 형성한다. 즉, X2-X2´방향으로 활성 영역의 반도체 기판(100)이 노출하는 제1마스크 패턴(710) 및 컨트롤 게이트(610)를 패터닝한다.
컨트롤 게이트(610)를 형성한 후 자기 정렬 식각 방법을 이용하여 하부의 노출되는 층간 절연층(400) 및 플로팅 게이트 패턴(310)을 계속하여 식각한다. 이에 따라, 도 16 및 도 18에 도시된 바와 같이 상기 컨트롤 게이트(610)에 자기 정렬되는 플로팅 게이트(330) 및 층간 절연층 패턴(410)이 형성된다.
한편, 상기한 바와 같이 자기 정렬 방식으로 층간 절연층 패턴(410)을 형성함으로 인해서, 셀 어레이부(B)의 소자 분리층(210)의 활성 영역에 인접하는 일부는 도 17에 도시된 바와 같이 패터닝될 수 있다.
상세하게 설명하면, 도 13에 도시된 바와 같이 상기 플로팅 게이트 패턴(310)에 의해서 겹쳐지지 않고 노출되는 셀 어레이부(B)의 소자 분리층(210) 상에는 상기 컨트롤 게이트층(600) 및 층간 절연층(400)이 덮고 있게 된다. 이에 따라, 층간 절연층(400)은 상기 플로팅 게이트 패턴(310)의 높이 만큼의 단차를 가지게 되고, 플로팅 게이트 패턴(310)의 측벽은 상기 층간 절연층(400)에 의해서 덮이게 된다. 따라서, 상기 플로팅 게이트 패턴(310)의 측벽을 덮는 층간 절연층(400)의 일부는 상기 플로팅 게이트 패턴(310)의 높이 이상의 두께를 가진다.
이와 같은 반도체 기판(100) 상이 노출되어야 할 부분, 즉, 활성 영역에 인접하는 플로팅 게이트 패턴(310)의 측벽은 노출되어야 한다. 따라서, 상기 층간 절연층(400)의 상기 플로팅 게이트 패턴(310)의 측벽을 덮는 일부를 제거하는 식각 공정이 요구된다. 이를 위해서, 상기한 바와 같은 자기 정렬 방식의 패터닝 공정에서 상기 층간 절연층(400)의 일부를 제거할 수 있는 과도 식각이 요구된다.
이와 같은 과도 식각에 의해서 상기 층간 절연층(400)의 단차만큼 상기 소자 분리층(210) 또한 도 17에 도시된 바와 같이 패터닝된다. 즉, 상기 플로팅 게이트 패턴(310)의 높이 만큼의 층간 절연층(400)의 단차에 의해서 소자 분리층(210) 또한 식각된다.
이에 따라, 상술한 바와 같이 대략 2000Å 정도의 두께를 가지는 소자 분리층(210)의 활성 영역에 인접하는 일부는 자기 정렬 방식으로 패터닝하는 식각 공정에 의해서 대략 1000Å 정도의 두께로 감소할 수 있다. 즉, 도 17에 도시한 바와 같이 소자 분리층(210)이 패터닝되어 그 두께가 매우 감소될 수 있다.
도 20, 도 21, 도 22 및 도 23는 플로팅 게이트(330)에 의해서 노출되는 반도체 기판(100)에 제1불순물층(810)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 주변 회로부(C) 상이 상기 마스크층(700) 또는 컨트롤 게이트층(600) 등으로 차폐된 상태에서, 셀 어레이부(B)의 노출되는 반도체 기판(100)에 비소(As) 등의 제1불순물을 제1이온 주입하여 제1불순물층(810)을 형성한다. 바람직하게는, 상기 마스크층(700)이 패터닝되어 형성된 제1마스크 패턴(710)을 이온 주입 마스크로 이용하여 제1이온 주입하여 제1불순물층(810)을 형성한다. 이때, 상기 제1불순물층(810)은 LDD(Lightly Doped Drain) 구조의 저농도 불순물층을 구현할 수 있다.
상기 비소는 대략 30KeV 내지 60KeV의 에너지 조건(energy condition)으로 상기 반도체 기판(100)에 주입된다. 바람직하게는 대략 30KeV 내지 45KeV의 에너지 조건으로 주입된다. 이때 주입되는 도즈 량은 대략 5×1012내지 5×1013도즈(doze)수/㎠ 또는 대략 1×1013내지 2×1013도즈수/㎠ 정도가 되도록 상기 비소를 이온 주입한다.
예를 들어, 비소를 대략 40KeV의 에너지로 이온 주입할 경우에 이온 투사 범위(Rp)는 대략 217Å 정도이며, 이온 투사 범위 표준 편차(ΔRp)는 대략 72Å 정도이다. 이에 따라, 주입되는 비소 이온이 침투하는 깊이는 대략 Rp+3ΔRp로 주어진다. 즉, 대략 433Å 정도로 주어진다.
한편, 상기한 바와 같은 드레인 또는 소오스 영역을 형성하는 이온 주입 공정에서 주입되는 불순물로 일반적으로 이용되는 인(Ph)의 경우에는 40KeV의 에너지로 이온 주입할 경우에 대략 388Å 정도의 Rp를 나타내고, 152Å 정도의 ΔRp를 나타낸다. 따라서, 인 이온이 침투하는 깊이는 대략 844Å 정도로 된다.
따라서, 상기한 바와 같은 제1이온 주입 공정에서 인을 불순물로 이용할 경우에는 상술한 바와 같은 그 두께가 매우 감소된 소자 분리층(도 17의 210)의 하부로 상기 인 이온이 침투될 수 있다. 즉, 상기한 바와 같이 상기 소자 분리층(도 17의 210)은 대략 1000Å 정도의 두께로 감소될 수 있어 이온 주입의 공정 마진이 감소된 효과를 발생시킨다.
특히, 소자 분리층(도 17의 210)의 가장 자리부는 초기의 두께 또한 가운데 부분에 비해 작은 값을 가진다. 따라서, 플로팅 게이트 패턴(310)이 정렬 불량 등에 의해서 상기 가장 자리부의 끝단에 걸쳐질 경우, 상기한 바와 같은 과도 식각에 의해서 상기 가장 자리부의 두께가 매우 감소할 수 있다. 예를 들어, 도 1에 도시된 바와 같이 대략 1000Å 이하로 크게 감소할 수 있다. 이에 따라, 상기 이온 주입되는 인이 상기 소자 분리층의 아래로 투사될 수 있다. 즉, 소자 분리층 아래의 반도체 기판(100)에 상기 인 이온 등이 침투되어 소자 분리층 하부의 채널 저지층 등의 농도를 변화시킬 수 있다. 또한, 도 1의 참조 부호 A에 도시한 바와 같이 드레인 영역 또는 소오스 영역의 범위가 변화되어 확대될 수 있다. 즉, 상기 드레인 영역 또는 소오스 영역간의 이격 거리가 좁아질 수 있다.
이와 같은 불량이 발생하면 소자 분리 특성의 불량이 초래된다. 상기 소자 분리 특성의 불량의 불휘발성 메모리 장치의 동작에 영향을 미친다. 예를 들어, 불휘발성 메모리 장치의 프로그램(program), 소거(erase) 및 독출(read) 동작 등을 살펴보면 다음과 같다.
소거 동작은 셀의 Vth를 음(-)의 값을 갖도록 하는 것으로 선택된 블록(block)의 모든 워드 라인, 예컨대, 컨트롤 게이트(610)에 대략 0V를 인가한다. 다음에, 반도체 기판(100)에 대략 21V를 인가하여 반도체 기판(100)과 컨트롤 게이트(610) 간의 대략 21V의 전압차를 유도한다. 이에 따라, 파울러 노드하임 터널링(Fowler-Nordheim tunneling;이하 "F-N 터널링"이라 한다)에 의해서 플로팅 게이트(330)에 있는 전자가 반도체 기판(100)으로 빠져 대략 -3V 정도의 Vth을 갖도록 한다.
프로그램 동작은 선택적으로 플로팅 게이트(330)에 전자를 주입하여 Vth을 양(+)의 값을 갖도록 하는 것이다. 이를 위해 F-N 터널링을 일으킬 수 있도록 반도체 기판(100)과 선택 비트 라인 및 그라운드 선택 라인(Ground Selection Line;이하 "GSL"이라 한다)에 0V를 인가한다. 선택 워드 라인에는 대략 18V 내지 대략 20V를 인가하고, 비선택 워드 라인에는 대략 10V를 인가하고 소오스 선택 라인(Source Selection Line:이하 "SSL"이라 한다)에는 Vcc를 인가한다. 이때, 선택 비트 라인은 SSL에 가한 Vcc에 의해 채널 영역의 전압이 0V로 유지된다.
따라서, 선택 워드 라인에 가해진 대략 18V 내지 20V의 전압과 채널의 )V의 전압 차이에 의해 플로팅 게이트(330)로 F-N 터널링이 발생하여 반도체 기판(100)의 전자가 주입됨으로써 셀 Vth가 (+)값을 가지게 된다.
이때, 선택되지 않은 워드 라인에 연결되는 셀 들은 Vth가 변화되지 않아야 한다. 따라서, 비선택 워드 라인에 대략 10V 정도의 패스(pass) 전압 등을 인가하기도 한다. 특히, 프로그램 되지 않아야 하는 비트 라인의 경우는 비트 라인에 0V가 아닌 Vcc를 인가하며 프로그램 전압이 인가된 워드 라인의 채널 전압이 8V 정도로 승압되도록 하며 F-N 터널링의 발생을 억제한다. 이에 따라 셀이 프로그램되지 않는다.
또는, 비선택 비트 라인에 대략 8V를, SSL에 대략 10V를 인가함으로써 직접적으로 비선택 셀의 채널 전압을 비선택 비트 라인에 인가한 8V가 전달되도록 한다. 이 경우에도 실질적으로 플로팅 게이트(330)와 채널간의 전압 차이는 F-N 터널링을 발생시킬 수 없어 처음의 Vth을 유지한다.
결론적으로, 상기 프로그램 동작은 비선택 셀, 즉, 워드 라인에 프로그램 전압이 인가되어도 프로그램되지 않는 경우의 셀에 대한 채널 전압을 일정하게, 예컨대, 대략 8V 정도로 일정하게 유지하여야 프로그램 오류의 발생을 배제할 수 있다. 이보다 채널 전압이 낮을 경우는 선택된 워드 라인에 인가된 프로그램 전압과의 차이에 의해서 F-N 터널링이 발생하여 비선택 셀의 Vth가 변하게 된다.
따라서, 프로그램 동작시 선택 비트 라인의 채널 전압 등은 대략 0V로, 비선택 비트 라인의 채널 전압은 대략 8V로 일정하게 유지되어야 한다. 이와 같은 채널 전압의 유지에 상기 소자 분리 특성의 큰 영향을 미치게 된다. 예컨대, 소자 분리층의 하부로 불순물 이온이 주입되면, 채널 저지층의 농도가 감소되는 효과가 발생된다. 이와 같은 효과는 소자 분리 특성을 악화시킨다. 따라서, 프로그램 동작시 비선택 셀의 Vth가 변화될 수 있다.
그러나, 본 발명의 실시예에서는 상술한 바와 같이 이온이 도달하는 침투 깊이가 작은 조건으로 제1불순물층(810)을 형성한다. 즉, 대략 40KeV의 에너지 조건에서 이온 침투 깊이가 대략 433Å 정도가 가능한 비소를 불순물로 이온 주입한다. 이와 같이 하면, 동일한 조건에서 인을 불순물로 이온 주입하는 경우에 비해 대략 400Å 정도 이상의 소자 분리층에 대한 이온 주입 공정 마진을 확보할 수 있다.
따라서, 상술한 바와 같은 소자 분리층의 두께 감소가 발생하더라도 상기 소자 분리층 하부로의 이온이 투과되는 불량의 발생을 방지할 수 있다. 즉, 대략 1000Å 두께 정도 또는 그 이하의 소자 분리층이 잔존하더라도, 상기 비소는 상기 소자 분리층의 아래로 투과되지 않는다. 이와 같이 비소를 이온 주입의 불순물로 이용함으로써 소자 분리층의 두께에 대한 이온 주입 공정 마진을 더 확보할 수 있다. 이에 따라, 소자 분리 특성의 열화를 방지할 수 있음을 알 수 있다.
도 24 및 도 25는 주변 회로부(C)에 게이트(630)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 상술한 바와 같이 셀 어레이부(B)에 제1불순물층(810)을 형성한 후, 도 24에서 도시된 바와 같이 상기 셀 어레이부(B)를 덮는 제4포토레지스트 패턴(570)을 형성한다. 상기 제4포토레지스트 패턴(570)은 도 25에 도시된 바와 같이 주변 회로부(C)의 컨트롤 게이트층(600) 또는 마스크층(700)의 일부를 노출한다.
제4포토레지스트 패턴(570)을 식각 마스크로 도 25에 도시된 바와 같이 상기 노출되는 마스크층(700) 또는 컨트롤 게이트층(600)을 식각한다. 이에 따라, 반도체 기판(100)을 노출하는 게이트(630)가 주변 회로부(C)에 형성된다.
이후에, 상기 제4포토레지스트 패턴(570)을 이온 주입 마스크 등으로 이용하여 노출되는 반도체 기판(100)에 제2불순물을 제2이온 주입한다. 이에 따라 주변 회로부(C)에 제2불순물층(815)이 형성된다. 상기 제2불순물층(815)은 LDD 구조의 저농도 불순물층으로 이용된다.
이때, 상기 제2이온 주입되는 제2불순물로는 인을 이용할 수 있다. 예컨대, 상기 제2이온 주입 단계는 대략 30KeV 내지 70KeV의 에너지 조건으로 상기 인을 이온 주입할 수 있다. 바람직하게는 대략 30KeV 내지 45KeV의 에너지 조건으로 상기 인을 이온 주입한다. 이때, 이온 주입되는 상기 인의 도즈량은 대략 5×1012내지 5×1013도즈수/㎠으로 유지될 수 있다. 바람직하게는 대략 1×1013내지 2×1013도즈수/㎠의 도즈량을 구현하는 조건으로 상기 인을 이온 주입할 수 있다.
본 발명의 실시예에 따르면, 상기 주변 회로부(C)의 소자 분리층(200)은 셀 어레이부(B)의 컨트롤 게이트(610) 등을 형성하는 패터닝 공정으로부터 보호되고 있다. 더욱이, 컨트롤 게이트(610) 형성에 이은 자기 정렬 식각 공정으로부터도 보호되고 있다. 따라서, 셀 어레이부(B)의 소자 분리층에 비해 두꺼운 두께, 대략 3000Å 정도의 두께를 유지할 수 있다.
따라서, 상술한 바와 같은 비소의 경우에서 보다 이온 침투 거리가 긴 인을 불순물로 이온 주입하여 상기 제2불순물층(815)을 형성할 수 있다. 예컨대, 대략 40KeV 정도의 에너지 및 대략 1×1013내지 2×1013도즈수/㎠의 도즈량 조건의 경우에도 소자 분리층(200)의 하부로의 상기 인 이온의 투과를 방지할 수 있다.
도 26 및 도 27은 노출되는 반도체 기판(100)에 제3불순물층(830, 835)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 컨트롤 게이트(610), 플로팅 게이트(430) 또는 제1마스크 패턴(710) 등의 측벽을 덮는 스페이서(spacer;900)를 형성한다. 이때, 게이트(630) 또는 제2마스크 패턴(730) 등의 측벽을 덮는 스페이서(900)를 함께 형성한다. 예컨대, 제1불순물층(810) 또는 제2불순물층(850)이 형성된 결과물 상에 화학 기상 증착법 등에 의한 산화층 등을 형성한 후 식각하여 상기 스페이서(900)를 형성한다.
이후에, 상기 스페이서(900)를 이온 주입 마스크로 노출되는 반도체 기판(100)에 불순물을 제3이온 주입하여 제3불순물층(830, 835)을 형성한다. 이때, 제1마스크 패턴(710) 및 제2마스크 패턴(730) 또한 이온 주입 마스크로 이용된다. 상기 제3불순물층은 LDD 구조의 고농도 불순물층으로 이용된다. 상기 불순물로는 비소 또는 인을 이용할 수 있다.
그러나, 셀 어레이부(B)의 소자 분리층의 두께, 상술한 바와 같이 대략 1000Å 정도의 두께를 고려하여 보다 높은 이온 주입 마진을 확보할 수 있는 불순물을 이용한다. 예컨대, 비소 등의 불순물을 대략 30KeV 내지 60KeV의 에너지 조건 및 대략 5×1014내지 5×1016개/㎠ 도즈량 조건으로 상기 비소를 이온 주입한다. 바람직하게는 대략 40KeV의 에너지 조건 및 대략 5×1015도즈/㎠의 도즈량 조건으로 상기 비소를 이온 주입한다.
이와 같이 하여 고농도의 불순물층 및 저농도의 불순물층 등으로 이루어지는 LDD 구조를 형성한다. 다음에, 평탄화 공정, 콘택 또는 금속 배선 공정 등을 진행한다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 컨트롤 게이트 및 플로팅 게이트 등을 이온 주입 마스크로 노출되는 반도체 기판에 제1불순물을 제1이온 주입할 때 상기 제1불순물로 비소 등을 이용한다. 이에 따라, 상기 플로팅 게이트 및 컨트롤 게이트 등을 패터닝하는 공정 또는 고집적화 등에 의해서 그 두께가 감소된 소자 분리층의 아래로 상기 제1불순물이 투과되어 침투되는 것을 방지할 수 있다. 상기 비소를 불순물로 이용할 경우 대략 40KeV 정도의 이온 주입 에너지 조건에서 이온 침투 깊이가 대략 433Å 정도이므로, 인을 불순물로 이용하는 경우에 비해 소자 분리층의 두께에 대해 높은 이온 주입 마진을 확보할 수 있다.
또한, 플로팅 게이트 및 컨트롤 게이트를 셀 어레이부에 형성할 때, 주변 회로부는 컨트롤 게이트층 또는 마스크층 등으로 보호되고 있다. 따라서, 주변 회로부의 소자 분리층은 상기 플로팅 게이트 및 컨트롤 게이트 등을 형성하는 패터닝 공정으로부터 보호될 수 있다. 이에 따라, 상기 패터닝 공정 등에 의한 소자 분리층의 두께 감소를 방지할 수 있다.
이에 따라, 게이트 등을 이온 주입 마스크로 노출되는 반도체 기판에 제2불순물을 제2이온 주입할 때, 주변 회로부의 소자 분리층은 셀 어레이부의 소자 분리층에 비해 높은 두께로 유지될 수 있다. 따라서, 상기 제2불순물로 이온 침투 깊이가 상기 비소 보다 깊어 대략 40KeV의 이온 주입 에너지 조건에서 대략 844Å 정도인 인을 이용할 수 있다.
이와 같이 주변 회로부와 셀 어레이부의 이온 주입 공정을 별도의 불순물을 이용하는 별도의 이온 주입 공정을 이용함으로써, 소자 분리층의 두께 감소에 따른 소자 분리 특성 열화를 방지할 수 있다. 예컨대, 소자 분리층의 두께 감소에 따른 채널링 현상 등을 방지할 수 있다. 이에 따라, 불휘발성 메모리 장치의 동작 특성을 개선할 수 있다.

Claims (14)

  1. 셀 어레이부 및 주변 회로부를 구비하는 반도체 기판 상에 소자 분리층을 형성하는 단계;
    상기 주변 회로부의 상기 반도체 기판을 노출하며 상기 셀 어레이부에 상기 반도체 기판 상에 터널 산화층을 개재하는 플로팅 게이트 패턴 및 상기 플로팅 게이트 패턴을 덮는 층간 절연층을 형성하는 단계;
    상기 층간 절연층을 덮고 상기 주변 회로부의 반도체 기판 상을 게이트 산화층을 개재하며 덮는 컨트롤 게이트층을 형성하는 단계;
    상기 컨트롤 게이트층의 상기 주변 회로부를 덮는 일부를 잔존하여 상기 주변 회로부를 보호하며 상기 셀 어레이부의 상기 컨트롤 게이트층, 층간 절연층 및 플로팅 게이트 패턴을 순차적으로 패터닝하여 상기 셀 어레이부에 컨트롤 게이트, 층간 절연층 패턴 및 플로팅 게이트를 형성하는 단계;
    상기 컨트롤 게이트 및 상기 주변 회로부를 덮는 상기 컨트롤 게이트층을 이온 주입 마스크로 상기 플로팅 게이트에 인접하는 상기 반도체 기판에 제1불순물을 제1이온 주입하여 저농도의 제1불순물층을 형성하는 단계;
    상기 셀 어레이부를 가려주는 포토레지스트 패턴을 개재하여 상기 주변 회로부의 상기 컨트롤 게이트층을 패터닝하여 상기 주변 회로부에 게이트를 형성하는 단계;
    상기 포토레지스트 패턴을 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판에 제2불순물을 제2이온 주입하여 저농도의 제2불순물층을 형성하는 단계;
    상기 셀 어레이부의 상기 플로팅 게이트 및 상기 컨트롤 게이트의 측벽을 덮고 상기 주변 회로부의 상기 게이트의 측벽을 덮어 상기 반도체 기판 상을 노출하는 스페이서를 형성하는 단계; 및
    상기 스페이서를 이온 주입 마스크로 하여 노출되는 상기 반도체 기판에 제3불순물을 제3이온 주입하여 상기 제1불순물층 및 상기 제2불순물층에 겹쳐지는 고농도의 제3불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  2. 제1항에 있어서, 상기 컨트롤 게이트층을 형성하는 단계 이후에,
    상기 컨트롤 게이트층 상에 마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  3. 제2항에 있어서, 상기 마스크층은
    상기 제1이온 주입 단계 또는 제3이온 주입 단계에서 이온 주입 마스크로 이용되는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  4. 제1항에 있어서, 상기 제1불순물은
    비소인 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  5. 제4항에 있어서, 상기 제1이온 주입 단계는
    대략 30KeV 내지 60KeV의 에너지 조건으로 상기 비소를 이온 주입하는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  6. 제5항에 있어서, 상기 제1이온 주입 단계는
    대략 30KeV 내지 45KeV의 에너지 조건으로 상기 비소를 이온 주입하는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  7. 제1항에 있어서, 상기 제2불순물은
    인인 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  8. 제7항에 있어서, 상기 제2이온 주입 단계는
    대략 30KeV 내지 70KeV의 에너지 조건으로 상기 인을 이온 주입하는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  9. 제8항에 있어서, 상기 제1이온 주입 단계는
    대략 30KeV 내지 45KeV의 에너지 조건 상기 인을 이온 주입하는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  10. 제1항에 있어서, 상기 제1불순물층 또는 제2불순물층은
    대략 5×1012내지 5×1013도즈수/㎠의 농도를 가지는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  11. 제10항에 있어서, 상기 제1불순물층 또는 제2불순물층은
    대략 1×1013내지 2×1013도즈수/㎠의 농도를 가지는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  12. 제1항에 있어서, 상기 제3불순물은
    비소인 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  13. 제12항에 있어서, 상기 제3이온 주입 단계는
    대략 30KeV 내지 60KeV의 에너지 조건으로 상기 비소를 이온 주입하는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
  14. 제5항에 있어서, 상기 제3이온 주입 단계는
    대략 30KeV 내지 45KeV의 에너지 조건으로 상기 비소를 이온 주입하는 것을 특징으로 하는 불휘발성 메모리 장치 제조 방법.
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