JP3002371B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に種々の半導体素子を同一半導体チップ上に集積化した
半導体装置に関する。
に種々の半導体素子を同一半導体チップ上に集積化した
半導体装置に関する。
【０００２】
【従来の技術】同一半導体チップ上にＣＭＯＳ（comple
mentary metal-oxide-semiconductor）回路を形成しよ
うとすると、１導電型の半導体チップ内に少なくとも逆
導電型のウェルを作る必要が生じる。
mentary metal-oxide-semiconductor）回路を形成しよ
うとすると、１導電型の半導体チップ内に少なくとも逆
導電型のウェルを作る必要が生じる。
【０００３】また、半導体装置の高集積化に伴う微細素
子分離等の条件を満足させるため、１導電型の半導体基
板上に同導電型のウェルと逆導電型のウェルを形成する
ことも行なわれている。
子分離等の条件を満足させるため、１導電型の半導体基
板上に同導電型のウェルと逆導電型のウェルを形成する
ことも行なわれている。
【０００４】図９、１０は、このような２種類のウェル
（ツインウェル）を形成する製造技術の例を示す。図９
（Ａ）、（Ｂ）、（Ｃ）は、同一半導体基板上にｎ型ウ
ェルとｐ型ウェルを作成するための製造技術の例を示
す。例として、ｐ型基板を用いる場合を説明する。
（ツインウェル）を形成する製造技術の例を示す。図９
（Ａ）、（Ｂ）、（Ｃ）は、同一半導体基板上にｎ型ウ
ェルとｐ型ウェルを作成するための製造技術の例を示
す。例として、ｐ型基板を用いる場合を説明する。
【０００５】図９（Ａ）において、ｐ型シリコン基板１
０１の上に、シリコン酸化膜１０３を熱酸化により形成
し、その上に化学気相堆積（ＣＶＤ）によりシリコン窒
化膜１０５を形成する。シリコン窒化膜１０５の上に、
レジスト層を形成し、露光、現像することにより、レジ
ストマスク１０７を作成する。
０１の上に、シリコン酸化膜１０３を熱酸化により形成
し、その上に化学気相堆積（ＣＶＤ）によりシリコン窒
化膜１０５を形成する。シリコン窒化膜１０５の上に、
レジスト層を形成し、露光、現像することにより、レジ
ストマスク１０７を作成する。
【０００６】このレジストマスク１０７をエッチングマ
スクとしてドライエッチングを行なうことにより、シリ
コン窒化膜１０５を選択的にエッチングし、シリコン酸
化膜１０３を露出する。
スクとしてドライエッチングを行なうことにより、シリ
コン窒化膜１０５を選択的にエッチングし、シリコン酸
化膜１０３を露出する。
【０００７】パターニングしたレジストマスク１０７、
シリコン窒化膜１０５をマスクとしてボロン（Ｂ）のイ
オン注入を行ない、シリコン酸化膜１０３が露出した領
域にボロンをイオン注入し、ボロン注入領域１２１ａを
作成する。この状態までに必要とする工程数は、酸化膜
形成、窒化膜形成、マスク形成、エッチング、ボロンイ
オン注入の５工程である。
シリコン窒化膜１０５をマスクとしてボロン（Ｂ）のイ
オン注入を行ない、シリコン酸化膜１０３が露出した領
域にボロンをイオン注入し、ボロン注入領域１２１ａを
作成する。この状態までに必要とする工程数は、酸化膜
形成、窒化膜形成、マスク形成、エッチング、ボロンイ
オン注入の５工程である。
【０００８】次に、図９（Ｂ）に示すように、まずレジ
ストマスク１０７を除去し、シリコン窒化膜１０５をマ
スクとした局部シリコン酸化（ＬＯＣＯＳ local oxid
ation of silicon）を行なって、シリコン酸化膜１０３
が露出した領域に厚いシリコン酸化膜１０９を作成す
る。
ストマスク１０７を除去し、シリコン窒化膜１０５をマ
スクとした局部シリコン酸化（ＬＯＣＯＳ local oxid
ation of silicon）を行なって、シリコン酸化膜１０３
が露出した領域に厚いシリコン酸化膜１０９を作成す
る。
【０００９】ＬＯＣＯＳ工程の後、酸化マスクとして用
いたシリコン窒化膜１０５を除去し、燐（Ｐ）のイオン
注入を行なう。このイオン注入は、シリコン酸化膜１０
３は通過するが、厚いシリコン酸化膜１０９は通過しな
い条件で行なう。このため、薄いシリコン酸化膜１０３
が露出した領域にのみ燐（Ｐ）のイオン注入領域１２２
ａが作成される。図９（Ｂ）に示す状態に到るまでの製
造工程は、レジストマスク除去、酸化膜形成、窒化膜除
去、燐（Ｐ）イオン注入の４工程である。
いたシリコン窒化膜１０５を除去し、燐（Ｐ）のイオン
注入を行なう。このイオン注入は、シリコン酸化膜１０
３は通過するが、厚いシリコン酸化膜１０９は通過しな
い条件で行なう。このため、薄いシリコン酸化膜１０３
が露出した領域にのみ燐（Ｐ）のイオン注入領域１２２
ａが作成される。図９（Ｂ）に示す状態に到るまでの製
造工程は、レジストマスク除去、酸化膜形成、窒化膜除
去、燐（Ｐ）イオン注入の４工程である。
【００１０】次に、図９（Ｃ）に示すように、ｐ型Ｓｉ
基板１０１に熱処理を行ない、イオン注入した不純物の
ドライブイン工程を行なう。ドライブイン工程の後、薄
いシリコン酸化膜１０３および厚いシリコン酸化膜１０
９の除去を行なう。この酸化膜除去工程により、シリコ
ン表面が露出する。露出したシリコン表面に対し、軽い
熱酸化工程を行ない、シリコン表面に薄いシリコン酸化
膜１１１を作成する。
基板１０１に熱処理を行ない、イオン注入した不純物の
ドライブイン工程を行なう。ドライブイン工程の後、薄
いシリコン酸化膜１０３および厚いシリコン酸化膜１０
９の除去を行なう。この酸化膜除去工程により、シリコ
ン表面が露出する。露出したシリコン表面に対し、軽い
熱酸化工程を行ない、シリコン表面に薄いシリコン酸化
膜１１１を作成する。
【００１１】続いて、ＣＶＤによりシリコン窒化膜を形
成し、その上にレジスト層を作成する。レジスト層を露
光、現像し、レジストマスクを形成し、このレジストマ
スクをエッチングマスクとして下のシリコン窒化膜を選
択的にエッチングし、パターニングしたシリコン窒化膜
１１３を作成する。その後、レジストマスクは除去す
る。
成し、その上にレジスト層を作成する。レジスト層を露
光、現像し、レジストマスクを形成し、このレジストマ
スクをエッチングマスクとして下のシリコン窒化膜を選
択的にエッチングし、パターニングしたシリコン窒化膜
１１３を作成する。その後、レジストマスクは除去す
る。
【００１２】この状態に到るまでの工程は、イオン注入
不純物のドライブイン、酸化膜除去、酸化、窒化膜形
成、レジストマスク形成、エッチング、レジストマスク
除去の７工程である。したがって、図９（Ｃ）に示す状
態に到るまでの工程は、合計で１６工程である。
不純物のドライブイン、酸化膜除去、酸化、窒化膜形
成、レジストマスク形成、エッチング、レジストマスク
除去の７工程である。したがって、図９（Ｃ）に示す状
態に到るまでの工程は、合計で１６工程である。
【００１３】なお、図９（Ｃ）に示す状態の後、酸化工
程を行なえば、シリコン窒化膜１１３に覆われていない
領域に選択的に厚いシリコン酸化膜が形成され、ＬＯＣ
ＯＳ工程が行なわれる。
程を行なえば、シリコン窒化膜１１３に覆われていない
領域に選択的に厚いシリコン酸化膜が形成され、ＬＯＣ
ＯＳ工程が行なわれる。
【００１４】図１０（Ａ）〜（Ｄ）に示す製造技術は、
従来技術による他のツインウェルを作成する技術を示
す。図１０（Ａ）に示すように、ｐ型シリコン基板１０
１の表面上に、シリコン酸化膜１１２を形成し、その上
にシリコン窒化膜、レジスト層を形成し、レジスト層を
選択的に露光、現像してレジストマスクを作成する。
従来技術による他のツインウェルを作成する技術を示
す。図１０（Ａ）に示すように、ｐ型シリコン基板１０
１の表面上に、シリコン酸化膜１１２を形成し、その上
にシリコン窒化膜、レジスト層を形成し、レジスト層を
選択的に露光、現像してレジストマスクを作成する。
【００１５】このレジストマスクをエッチングマスクと
してシリコン窒化膜を選択的にエッチングすることによ
り、シリコン窒化膜１１３を作成する。その後、レジス
トマスクは除去する。この図１０（Ａ）に示す状態に到
るまでの製造工程は、酸化膜形成、窒化膜形成、マスク
作成、選択エッチング、レジスト除去の５工程である。
してシリコン窒化膜を選択的にエッチングすることによ
り、シリコン窒化膜１１３を作成する。その後、レジス
トマスクは除去する。この図１０（Ａ）に示す状態に到
るまでの製造工程は、酸化膜形成、窒化膜形成、マスク
作成、選択エッチング、レジスト除去の５工程である。
【００１６】次に、図１０（Ｂ）に示すように、シリコ
ン基板１０１表面にレジスト層を作成し、露光、現像す
ることにより、レジストマスク１０８を形成する。この
レジストマスク１０８をイオン注入に対するマスクとし
て用い、ボロン（Ｂ）のイオン注入を行なう。
ン基板１０１表面にレジスト層を作成し、露光、現像す
ることにより、レジストマスク１０８を形成する。この
レジストマスク１０８をイオン注入に対するマスクとし
て用い、ボロン（Ｂ）のイオン注入を行なう。
【００１７】このイオン注入により、レジストマスク１
０８によって覆われていない領域に、ボロン（Ｂ）が注
入されたボロン（Ｂ）イオン注入領域１２１ａが作成さ
れる。
０８によって覆われていない領域に、ボロン（Ｂ）が注
入されたボロン（Ｂ）イオン注入領域１２１ａが作成さ
れる。
【００１８】図１０（Ｂ）の状態に到るまでの工程は、
レジストマスク形成、ボロンイオン注入の２工程であ
る。次に、図１０（Ｃ）に示すように、ボロンイオン注
入領域１２１ａを作成するためのレジストマスク１０８
は除去し、新たにホトレジスト層を作成し、露光、現像
することにより、レジストマスク１０９を作成する。
レジストマスク形成、ボロンイオン注入の２工程であ
る。次に、図１０（Ｃ）に示すように、ボロンイオン注
入領域１２１ａを作成するためのレジストマスク１０８
は除去し、新たにホトレジスト層を作成し、露光、現像
することにより、レジストマスク１０９を作成する。
【００１９】このレジストマスク１０９をイオン注入マ
スクとして用い、燐（Ｐ）のイオン注入を行なうことに
より、燐（Ｐ）イオン注入領域１２２ａの作成を行な
う。この図１０（Ｃ）に示す状態に到るまでの工程は、
レジストマスク除去、レジストマスク形成、燐（Ｐ）イ
オン注入の３工程である。
スクとして用い、燐（Ｐ）のイオン注入を行なうことに
より、燐（Ｐ）イオン注入領域１２２ａの作成を行な
う。この図１０（Ｃ）に示す状態に到るまでの工程は、
レジストマスク除去、レジストマスク形成、燐（Ｐ）イ
オン注入の３工程である。
【００２０】次に、図１０（Ｄ）に示すように、レジス
トマスク１０９を除去し、シリコン基板１０１を加熱し
てイオン注入した不純物のドライブイン拡散を行なう。
図１０（Ｂ）、（Ｃ）の工程でイオン注入された不純物
が拡散し、活性化されてｐ型ウェル１２１、ｎ型ウェル
１２２を形成する。
トマスク１０９を除去し、シリコン基板１０１を加熱し
てイオン注入した不純物のドライブイン拡散を行なう。
図１０（Ｂ）、（Ｃ）の工程でイオン注入された不純物
が拡散し、活性化されてｐ型ウェル１２１、ｎ型ウェル
１２２を形成する。
【００２１】図１０（Ｄ）に到るまでの工程は、レジス
トマスク除去、ドライブイン拡散（ウェルランニング）
の２工程である。図１０（Ａ）〜（Ｄ）に示す工程は、
合計１２工程となる。
トマスク除去、ドライブイン拡散（ウェルランニング）
の２工程である。図１０（Ａ）〜（Ｄ）に示す工程は、
合計１２工程となる。
【００２２】図９、図１０に示すような工程により、特
性の揃ったｐ型ウェルとｎ型ウェルを半導体基板内に形
成することができる。このように、特性の揃ったｐ型ウ
ェルとｎ型ウェルと基板内に作成しても、目的とする半
導体装置の要求を満たすには不十分なこともある。たと
えば、半導体基板と電気的に分離されたｐ型ウェルとｎ
型ウェルが望まれる場合もある。
性の揃ったｐ型ウェルとｎ型ウェルを半導体基板内に形
成することができる。このように、特性の揃ったｐ型ウ
ェルとｎ型ウェルと基板内に作成しても、目的とする半
導体装置の要求を満たすには不十分なこともある。たと
えば、半導体基板と電気的に分離されたｐ型ウェルとｎ
型ウェルが望まれる場合もある。
【００２３】このように、基板と電気的に分離したウェ
ルを作成できれば、ウェル毎にバイアス条件を独立に設
定できる利点が生じる。基板と同一導電型で電気的に分
離されたウェルを提供するため、トリプルウェル構造が
提案されている。
ルを作成できれば、ウェル毎にバイアス条件を独立に設
定できる利点が生じる。基板と同一導電型で電気的に分
離されたウェルを提供するため、トリプルウェル構造が
提案されている。
【００２４】すなわち、一導電型、たとえばｐ型の基板
にｎ型ウェルとｐ型ウェルを作成し、ｎ型ウェル中にさ
らにｐ型ウェルを作成する構成である。このような構成
とすれば、ｎ型ウェル内のｐ型ウェルとｐ型基板とは電
気的に分離される。
にｎ型ウェルとｐ型ウェルを作成し、ｎ型ウェル中にさ
らにｐ型ウェルを作成する構成である。このような構成
とすれば、ｎ型ウェル内のｐ型ウェルとｐ型基板とは電
気的に分離される。
【００２５】このようなトリプルウェルを作成するため
には、図９、図１０に示したような工程にさらにマスク
作成、イオン注入、マスク除去の工程を追加すればよ
い。特開平２−７７１５３号公報は、ｎ型基板中に基板
と電気的に分離したｎ型ウェルを作成し、さらに周辺回
路用に不純物濃度を設定したｐ型ウェルとトレンチキャ
パシタ間のリーク電流を抑圧するために、不純物濃度を
高く設定したｐ型ウェルを有するトリプルウェル構造を
提案している。
には、図９、図１０に示したような工程にさらにマスク
作成、イオン注入、マスク除去の工程を追加すればよ
い。特開平２−７７１５３号公報は、ｎ型基板中に基板
と電気的に分離したｎ型ウェルを作成し、さらに周辺回
路用に不純物濃度を設定したｐ型ウェルとトレンチキャ
パシタ間のリーク電流を抑圧するために、不純物濃度を
高く設定したｐ型ウェルを有するトリプルウェル構造を
提案している。
【００２６】ところで、半導体集積回路装置に集積化す
る半導体素子に望まれる特性は、同一ではない。たとえ
ば、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）
においては、情報を記憶するためのメモリセルと、メモ
リセルから情報を検出、増幅するためのセンスアンプ
と、メモリセルおよびセンスアンプを制御するため、外
部インタフェイスから論理回路を構成する周辺回路を含
んで構成される。これらに使用されるトランジスタ、特
にｎチャネルトランジスタの満たすべき要件は少しずつ
異なっている。
る半導体素子に望まれる特性は、同一ではない。たとえ
ば、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）
においては、情報を記憶するためのメモリセルと、メモ
リセルから情報を検出、増幅するためのセンスアンプ
と、メモリセルおよびセンスアンプを制御するため、外
部インタフェイスから論理回路を構成する周辺回路を含
んで構成される。これらに使用されるトランジスタ、特
にｎチャネルトランジスタの満たすべき要件は少しずつ
異なっている。
【００２７】周辺回路トランジスタは、その閾値電圧が
低ければ低いほど、またチャネル長は短ければ短いほ
ど、高速動作が可能になる。しかし、閾値電圧があまり
低いと、オフ状態でのリーク電流が増大してしまう。
低ければ低いほど、またチャネル長は短ければ短いほ
ど、高速動作が可能になる。しかし、閾値電圧があまり
低いと、オフ状態でのリーク電流が増大してしまう。
【００２８】周辺回路には、待機時にもスタンバイ電流
が供給されるため、オフ状態でのリーク電流が半導体集
積回路装置の消費電力を支配する。ハンドヘルドコンピ
ュータ等においては、消費電力の低減が大きな課題とな
っている。
が供給されるため、オフ状態でのリーク電流が半導体集
積回路装置の消費電力を支配する。ハンドヘルドコンピ
ュータ等においては、消費電力の低減が大きな課題とな
っている。
【００２９】このため、周辺回路トランジスタに対して
は、全体のリーク電流を１００μＡ程度に抑制すること
が要求される。すなわち、閾値電圧はリーク電流を抑制
するためにある程度高く、チャネル長は高速動作を実現
するために短いことが望ましい。
は、全体のリーク電流を１００μＡ程度に抑制すること
が要求される。すなわち、閾値電圧はリーク電流を抑制
するためにある程度高く、チャネル長は高速動作を実現
するために短いことが望ましい。
【００３０】センスアンプ回路は、通常フリップフロッ
プ回路で構成される。センスアンプを構成するトランジ
スタは、閾値電圧が低いほど検出増幅の感度が増大す
る。センスアンプは、待機時には電圧が供給されない。
このため、周辺回路トランジスタに比べ、センスアンプ
等のリーク電流に対する要求は緩く、周辺回路トランジ
スタのたとえば１００倍程度までリーク電流を許容でき
る。したがって、その分だけ閾値電圧を低く設定するこ
とが可能である。
プ回路で構成される。センスアンプを構成するトランジ
スタは、閾値電圧が低いほど検出増幅の感度が増大す
る。センスアンプは、待機時には電圧が供給されない。
このため、周辺回路トランジスタに比べ、センスアンプ
等のリーク電流に対する要求は緩く、周辺回路トランジ
スタのたとえば１００倍程度までリーク電流を許容でき
る。したがって、その分だけ閾値電圧を低く設定するこ
とが可能である。
【００３１】一方、フリップフロップ回路のトランジス
タ対は、バランスが極めて重要である。プロセスのばら
つきの影響を抑えるためには、チャネル長は最小値（最
小加工パターン幅）よりも若干大きく形成したほうがよ
い。
タ対は、バランスが極めて重要である。プロセスのばら
つきの影響を抑えるためには、チャネル長は最小値（最
小加工パターン幅）よりも若干大きく形成したほうがよ
い。
【００３２】メモリセルトランジスタは、記憶電荷保持
の必要からリーク電流は低ければ低いほどよく、閾値電
圧は高めに設定される。これらの要求をまとめると、周
辺回路を構成するトランジスタは、閾値電圧が約０．５
Ｖ、センスアンプを構成するトランジスタは、閾値電圧
が約０．３Ｖ、メモリセルを構成するトランジスタは、
閾値電圧が約１Ｖ程度に設定することが望ましい。さら
に、センスアンプを構成するトランジスタのチャネル長
は、周辺回路を構成するトランジスタのチャネル長より
も１０％以上大きいことが望ましい。
の必要からリーク電流は低ければ低いほどよく、閾値電
圧は高めに設定される。これらの要求をまとめると、周
辺回路を構成するトランジスタは、閾値電圧が約０．５
Ｖ、センスアンプを構成するトランジスタは、閾値電圧
が約０．３Ｖ、メモリセルを構成するトランジスタは、
閾値電圧が約１Ｖ程度に設定することが望ましい。さら
に、センスアンプを構成するトランジスタのチャネル長
は、周辺回路を構成するトランジスタのチャネル長より
も１０％以上大きいことが望ましい。
【００３３】メモリ素子等の半導体集積回路装置におい
て、冗長回路等を構成するためにヒューズ回路を作成す
る場合がある。ヒューズ素子は、たとえば半導体基板上
に絶縁膜を形成し、その絶縁膜上に、たとえば多結晶シ
リコンで形成したヒューズを作成し、その上を層間絶縁
膜等で覆った構成を有する。
て、冗長回路等を構成するためにヒューズ回路を作成す
る場合がある。ヒューズ素子は、たとえば半導体基板上
に絶縁膜を形成し、その絶縁膜上に、たとえば多結晶シ
リコンで形成したヒューズを作成し、その上を層間絶縁
膜等で覆った構成を有する。
【００３４】ヒューズを切断する場合には、ヒューズに
過電流を流して切断する電気的方式と、ヒューズにレー
ザ光を照射し、この光エネルギをヒューズに吸収させ、
ヒューズを溶断するレーザ方式とが多く用いられてい
る。
過電流を流して切断する電気的方式と、ヒューズにレー
ザ光を照射し、この光エネルギをヒューズに吸収させ、
ヒューズを溶断するレーザ方式とが多く用いられてい
る。
【００３５】電気的方式においては、切断するヒューズ
本数に応じて溶断用に過電流を供給する回路が増加して
しまうため、最近は多数ヒューズにも容易に対応できる
レーザ方式が主流となっている。ヒューズを溶断する際
には、ヒューズが瞬間的に極めて高温にまで熱せられる
ため、ヒューズを囲む絶縁膜等に少なからず損傷が入
る。
本数に応じて溶断用に過電流を供給する回路が増加して
しまうため、最近は多数ヒューズにも容易に対応できる
レーザ方式が主流となっている。ヒューズを溶断する際
には、ヒューズが瞬間的に極めて高温にまで熱せられる
ため、ヒューズを囲む絶縁膜等に少なからず損傷が入
る。
【００３６】一導電型の半導体基板上に、薄い絶縁膜を
設け、その上にヒューズを配置してレーザ方式で切断し
た場合、ヒューズ下の絶縁膜に損傷が入ると、いずれの
ヒューズも半導体基板と導通する可能性が生じる。すな
わち、異なるヒューズが互いに導通してしまい、チップ
の電気的不良に至ってしまう。
設け、その上にヒューズを配置してレーザ方式で切断し
た場合、ヒューズ下の絶縁膜に損傷が入ると、いずれの
ヒューズも半導体基板と導通する可能性が生じる。すな
わち、異なるヒューズが互いに導通してしまい、チップ
の電気的不良に至ってしまう。
【００３７】このようなチップの電気的不良を防止する
ために、ヒューズ下の絶縁膜を厚く設計し、かつヒュー
ズを溶断するためのレーザのパワーを調整することが行
なわれている。
ために、ヒューズ下の絶縁膜を厚く設計し、かつヒュー
ズを溶断するためのレーザのパワーを調整することが行
なわれている。
【００３８】半導体集積回路装置におけるヒューズ素子
の上には、酸化シリコン系の層間絶縁膜とその上に配置
された窒化シリコン系のカバー膜を有する場合が多い。
窒化シリコン膜をそのまま残しておくと、レーザ光を強
く吸収するため、ヒューズ素子の上では窒化膜を除去す
ることが望まれる。しかしながら、窒化膜を除去するた
めのドライエッチング工程は、酸化膜もエッチングする
機能を有する。
の上には、酸化シリコン系の層間絶縁膜とその上に配置
された窒化シリコン系のカバー膜を有する場合が多い。
窒化シリコン膜をそのまま残しておくと、レーザ光を強
く吸収するため、ヒューズ素子の上では窒化膜を除去す
ることが望まれる。しかしながら、窒化膜を除去するた
めのドライエッチング工程は、酸化膜もエッチングする
機能を有する。
【００３９】層間絶縁膜上に配置されたボンディングパ
ッドの露出のためのカバー膜除去の工程と共に、ヒュー
ズ素子の上の窒化膜除去を行なうような場合、窒化膜除
去のドライエッチングは十分行なう必要がある。
ッドの露出のためのカバー膜除去の工程と共に、ヒュー
ズ素子の上の窒化膜除去を行なうような場合、窒化膜除
去のドライエッチングは十分行なう必要がある。
【００４０】このような場合、窒化膜下の層間絶縁膜も
エッチングされてしまうことになる。結果として、層間
絶縁膜に膜厚の不均一が生じる。このような構成におい
て、ヒューズ素子を最小のレーザパワーで切断すること
は容易ではない。
エッチングされてしまうことになる。結果として、層間
絶縁膜に膜厚の不均一が生じる。このような構成におい
て、ヒューズ素子を最小のレーザパワーで切断すること
は容易ではない。
【００４１】ヒューズ下の絶縁膜に損傷が入っても、異
なるヒューズが導通することを防止するため、半導体基
板表面に拡散層を形成する構成も提案されている。ヒュ
ーズ下の絶縁膜に損傷が入り、ヒューズが下の半導体領
域と導通しても、拡散層が電気的に分離されていれば、
ヒューズ間の導通を防止することができる。この場合、
ヒューズ素子の集積密度は、ヒューズ下に配置する拡散
層の集積密度に支配されることになる。
なるヒューズが導通することを防止するため、半導体基
板表面に拡散層を形成する構成も提案されている。ヒュ
ーズ下の絶縁膜に損傷が入り、ヒューズが下の半導体領
域と導通しても、拡散層が電気的に分離されていれば、
ヒューズ間の導通を防止することができる。この場合、
ヒューズ素子の集積密度は、ヒューズ下に配置する拡散
層の集積密度に支配されることになる。
【００４２】
【発明が解決しようとする課題】以上説明したように、
半導体集積回路装置においては、集積化される半導体素
子の要求は様々である。これらの要求を満足させるため
に、種々の特性を有するウェル領域を半導体基板内に作
成しようとすると、製造工程が複雑化し、半導体集積回
路装置の製造コストが上昇してしまう。
半導体集積回路装置においては、集積化される半導体素
子の要求は様々である。これらの要求を満足させるため
に、種々の特性を有するウェル領域を半導体基板内に作
成しようとすると、製造工程が複雑化し、半導体集積回
路装置の製造コストが上昇してしまう。
【００４３】本発明の目的は、半導体集積回路装置を構
成する種々の半導体素子の要求を満足でき、かつ製造コ
ストの上昇を防止することのできる半導体集積回路装置
を提供することである。
成する種々の半導体素子の要求を満足でき、かつ製造コ
ストの上昇を防止することのできる半導体集積回路装置
を提供することである。
【００４４】本発明の他の目的は、製造コストの上昇を
防止しつつ、種々の半導体素子の要求を満足することが
できるウェル構造を有する半導体装置の製造方法を提供
することである。
防止しつつ、種々の半導体素子の要求を満足することが
できるウェル構造を有する半導体装置の製造方法を提供
することである。
【００４５】
【課題を解決するための手段】本発明の半導体装置は、
情報を記憶するメモリセルと、メモリセル情報を検出増
幅するセンスアンプ回路と、メモリセルおよびセンスア
ンプ回路を制御する周辺回路とを含む半導体装置であっ
て、主表面を有する第１導電型の半導体基板と、 前記
半導体基板の主表面に形成され、前記第１導電型と逆の
第２導電型を有する第１のウェル領域と、前記半導体基
板の主表面の第１のウェル外に形成され、第１の導電型
を有する第２のウェル領域と、前記半導体基板の主表面
の第１のウェル内に形成され、第１の導電型を有し、前
記第２のウェルよりほぼ前記第１ウェルの不純物濃度分
低い実効不純物濃度を有する第３のウェル領域と、前記
第２のウェル内に形成されたＭＩＳトランジスタを含む
第１周辺回路部と、前記第３のウェル内に形成されたＭ
ＩＳトランジスタを含むセンスアンプ回路とを有する。
情報を記憶するメモリセルと、メモリセル情報を検出増
幅するセンスアンプ回路と、メモリセルおよびセンスア
ンプ回路を制御する周辺回路とを含む半導体装置であっ
て、主表面を有する第１導電型の半導体基板と、 前記
半導体基板の主表面に形成され、前記第１導電型と逆の
第２導電型を有する第１のウェル領域と、前記半導体基
板の主表面の第１のウェル外に形成され、第１の導電型
を有する第２のウェル領域と、前記半導体基板の主表面
の第１のウェル内に形成され、第１の導電型を有し、前
記第２のウェルよりほぼ前記第１ウェルの不純物濃度分
低い実効不純物濃度を有する第３のウェル領域と、前記
第２のウェル内に形成されたＭＩＳトランジスタを含む
第１周辺回路部と、前記第３のウェル内に形成されたＭ
ＩＳトランジスタを含むセンスアンプ回路とを有する。
【００４６】また、本発明の他の半導体装置は、主表面
を有する第１導電型の半導体基板と、前記半導体基板の
主表面に形成され、前記第１導電型と逆の第２の導電型
を有する第１のウェルと、前記第１のウェル内に形成さ
れ、前記第１の導電型を有する複数の第２のウェルと、
前記半導体基板の主表面において、前記第１のウェル外
に形成され、前記第１導電型を有する第３のウェルと、
前記半導体基板の主表面の前記第１のウェル上に形成さ
れた絶縁膜と、前記絶縁膜上で少なくとも一部の前記第
２のウェルの上方に形成されたヒューズとを有する。
を有する第１導電型の半導体基板と、前記半導体基板の
主表面に形成され、前記第１導電型と逆の第２の導電型
を有する第１のウェルと、前記第１のウェル内に形成さ
れ、前記第１の導電型を有する複数の第２のウェルと、
前記半導体基板の主表面において、前記第１のウェル外
に形成され、前記第１導電型を有する第３のウェルと、
前記半導体基板の主表面の前記第１のウェル上に形成さ
れた絶縁膜と、前記絶縁膜上で少なくとも一部の前記第
２のウェルの上方に形成されたヒューズとを有する。
【００４７】また、本発明の半導体装置の製造方法は、
情報を記憶するメモリセルと、メモリセル情報を検出増
幅するセンスアンプ回路と、メモリセルおよびセンスア
ンプ回路を制御する周辺回路とを含む半導体装置の製造
方法であって、第１の導電型を有する半導体基板の主表
面上に第１の開口を有する第１の不純物導入用マスクを
形成する工程と、前記第１の不純物導入用マスクを用
い、第１の開口下の主表面内に前記第１の導電型と逆の
第２の導電型の不純物を導入し、第２の導電型の第１の
ウェル領域を形成する工程と、前記第１の開口外と第１
の開口内に対応する位置に第２と第３の開口を有する第
２の不純物導入用マスクを前記主表面上に形成する工程
と、前記第２の不純物導入用マスクを用い、第２および
第３の開口下の主表面内に前記第１の導電型の不純物を
導入し、第１の導電型の第２のウェル領域と、前記第２
のウェルよりほぼ前記第１ウェルの不純物濃度分低い実
効不純物濃度を有する第３のウェル領域を形成する工程
と、前記第２のウェル内にＭＩＳトランジスタを含む第
１周辺回路部を形成する工程と、前記第３のウェル内に
ＭＩＳトランジスタを含むセンスアンプ回路を形成する
工程とを有する。
情報を記憶するメモリセルと、メモリセル情報を検出増
幅するセンスアンプ回路と、メモリセルおよびセンスア
ンプ回路を制御する周辺回路とを含む半導体装置の製造
方法であって、第１の導電型を有する半導体基板の主表
面上に第１の開口を有する第１の不純物導入用マスクを
形成する工程と、前記第１の不純物導入用マスクを用
い、第１の開口下の主表面内に前記第１の導電型と逆の
第２の導電型の不純物を導入し、第２の導電型の第１の
ウェル領域を形成する工程と、前記第１の開口外と第１
の開口内に対応する位置に第２と第３の開口を有する第
２の不純物導入用マスクを前記主表面上に形成する工程
と、前記第２の不純物導入用マスクを用い、第２および
第３の開口下の主表面内に前記第１の導電型の不純物を
導入し、第１の導電型の第２のウェル領域と、前記第２
のウェルよりほぼ前記第１ウェルの不純物濃度分低い実
効不純物濃度を有する第３のウェル領域を形成する工程
と、前記第２のウェル内にＭＩＳトランジスタを含む第
１周辺回路部を形成する工程と、前記第３のウェル内に
ＭＩＳトランジスタを含むセンスアンプ回路を形成する
工程とを有する。
【００４８】
【作用】第２のウェルと第３のウェルとは同一工程で製
造することができる。このとき、第３のウェル内の実効
不純物濃度は、第１のウェル形成のために用いられた不
純物の濃度分布が低くなるため、第３のウェルは第２の
ウェルよりも低い不純物濃度を有する。
造することができる。このとき、第３のウェル内の実効
不純物濃度は、第１のウェル形成のために用いられた不
純物の濃度分布が低くなるため、第３のウェルは第２の
ウェルよりも低い不純物濃度を有する。
【００４９】第２のウェルと第３のウェルに同一工程に
よってＭＯＳトランジスタを作成した場合、第３のウェ
ル内に形成されたＭＯＳトランジスタは、第２のウェル
内に形成されたＭＯＳトランジスタよりも低い閾値電圧
を有する。
よってＭＯＳトランジスタを作成した場合、第３のウェ
ル内に形成されたＭＯＳトランジスタは、第２のウェル
内に形成されたＭＯＳトランジスタよりも低い閾値電圧
を有する。
【００５０】第２のウェルと第３のウェルは同一工程で
製造できるため、製造工程を複雑化することなく、異な
った特性のＭＯＳトランジスタを作成することが可能と
なる。
製造できるため、製造工程を複雑化することなく、異な
った特性のＭＯＳトランジスタを作成することが可能と
なる。
【００５１】また、第１のウェル内の第２のウェル上に
ヒューズを形成する場合は、ヒューズの下に配置される
第２のウェルを小さな寸法で形成することができる。ま
た、同一寸法の場合、半導体基板内に直接作成したウェ
ルよりも第２のウェルの方が高いウェル間耐圧を提供す
る。
ヒューズを形成する場合は、ヒューズの下に配置される
第２のウェルを小さな寸法で形成することができる。ま
た、同一寸法の場合、半導体基板内に直接作成したウェ
ルよりも第２のウェルの方が高いウェル間耐圧を提供す
る。
【００５２】
【実施例】以下、本発明の実施例による半導体装置を説
明する。図１（Ａ）は、半導体装置のチップの上面図を
示す。半導体基板ＳＵＢは、たとえば１０Ωｃｍのｐ型
シリコンで形成される。
明する。図１（Ａ）は、半導体装置のチップの上面図を
示す。半導体基板ＳＵＢは、たとえば１０Ωｃｍのｐ型
シリコンで形成される。
【００５３】半導体基板ＳＵＢの中央部には、周辺ロジ
ック回路ＰＬを形成するｐ型ウェルとｎ型ウェルを含む
相補型ウェル領域ＣＷ１が縦長に配置され、チップ周辺
部にはパッドＰが配置されている。
ック回路ＰＬを形成するｐ型ウェルとｎ型ウェルを含む
相補型ウェル領域ＣＷ１が縦長に配置され、チップ周辺
部にはパッドＰが配置されている。
【００５４】半導体基板ＳＵＢの左右の領域の中央部に
も、ローデコーダ等のデコーダ回路ＤＣを構成するｐ型
ウェル、ｎ型ウェルを含む相補型ウェル領域ＣＷ２、Ｃ
Ｗ３が配置されている。
も、ローデコーダ等のデコーダ回路ＤＣを構成するｐ型
ウェル、ｎ型ウェルを含む相補型ウェル領域ＣＷ２、Ｃ
Ｗ３が配置されている。
【００５５】半導体基板ＳＵＢの右側および左側の上下
の領域には、大きなｎ型ウェルの中に必要に応じてｐ型
ウェルが配置された二重ウェル領域ＤＷ１、ＤＷ２、Ｄ
Ｗ３、ＤＷ４が配置されている。
の領域には、大きなｎ型ウェルの中に必要に応じてｐ型
ウェルが配置された二重ウェル領域ＤＷ１、ＤＷ２、Ｄ
Ｗ３、ＤＷ４が配置されている。
【００５６】二重ウェル領域ＤＷ３を例にとって説明す
ると、ｎ型ウェル中に形成されたｐ型ウェルにメモリセ
ルが形成されたメモリセル領域ＭＣと、ｎ型ウェル中に
形成されたｐ型ウェル上に、ヒューズ素子が配置された
ヒューズ領域Ｆと、ｎ型ウェルとその中に形成されたｐ
型ウェルを用いてＣＭＯＳ回路を構成し、センスアンプ
回路を構成するセンスアンプ領域ＳＡが配置されてい
る。
ると、ｎ型ウェル中に形成されたｐ型ウェルにメモリセ
ルが形成されたメモリセル領域ＭＣと、ｎ型ウェル中に
形成されたｐ型ウェル上に、ヒューズ素子が配置された
ヒューズ領域Ｆと、ｎ型ウェルとその中に形成されたｐ
型ウェルを用いてＣＭＯＳ回路を構成し、センスアンプ
回路を構成するセンスアンプ領域ＳＡが配置されてい
る。
【００５７】二重ウェルＤＷ内のｐ型ウェルと、相補型
ウェル領域ＣＷ内のｐ型ウェルとは同一工程で形成され
る。このため、相補型ウェル領域ＣＷのｐ型ウェルと比
べ、二重ウェル領域ＤＷ内のセンスアンプ領域ＳＡに形
成されるｐ型ウェルは、不純物濃度が低く深さが浅い。
不純物濃度が低いことにより、低い閾値電圧を有するＭ
ＯＳトランジスタを形成することができる。
ウェル領域ＣＷ内のｐ型ウェルとは同一工程で形成され
る。このため、相補型ウェル領域ＣＷのｐ型ウェルと比
べ、二重ウェル領域ＤＷ内のセンスアンプ領域ＳＡに形
成されるｐ型ウェルは、不純物濃度が低く深さが浅い。
不純物濃度が低いことにより、低い閾値電圧を有するＭ
ＯＳトランジスタを形成することができる。
【００５８】また、ヒューズ領域Ｆ内のｐ型ウェルは、
その深さを浅く、その寸法を小さくできることにより、
高密度に配置でき、その上に作成するヒューズ素子を高
集積化できる。
その深さを浅く、その寸法を小さくできることにより、
高密度に配置でき、その上に作成するヒューズ素子を高
集積化できる。
【００５９】図１（Ｂ）は、ｐ型基板内に直接形成した
ｐ型ウェル内のトランジスタのチャネル長対閾値電圧の
関係と、ｐ型基板内に形成したｎ型ウェルの中に、さら
に形成したｐ型ウェル内のトランジスタのチャネル長対
閾値電圧の関係を示す。図中、横軸はチャネル長をμｍ
で示し、縦軸はＭＯＳトランジスタの閾値電圧Ｖｔｈを
Ｖで示す。
ｐ型ウェル内のトランジスタのチャネル長対閾値電圧の
関係と、ｐ型基板内に形成したｎ型ウェルの中に、さら
に形成したｐ型ウェル内のトランジスタのチャネル長対
閾値電圧の関係を示す。図中、横軸はチャネル長をμｍ
で示し、縦軸はＭＯＳトランジスタの閾値電圧Ｖｔｈを
Ｖで示す。
【００６０】曲線ｃｗは、ｐ型基板に直接形成したｐ型
ウェル内のトランジスタの閾値電圧を示す。曲線ｄｗ
は、ｐ型基板内に形成したｎ型ウェルの内部に、さらに
形成したｐ型ウェル内のトランジスタの閾値電圧を示
す。ｎ型ウェル内のｐ型ウェルは、ｎ型ウェルの不純物
濃度濃度分低いｐ型不純物を持つため、曲線ｄｗは曲線
ｃｗよりも下に配置されている。
ウェル内のトランジスタの閾値電圧を示す。曲線ｄｗ
は、ｐ型基板内に形成したｎ型ウェルの内部に、さらに
形成したｐ型ウェル内のトランジスタの閾値電圧を示
す。ｎ型ウェル内のｐ型ウェルは、ｎ型ウェルの不純物
濃度濃度分低いｐ型不純物を持つため、曲線ｄｗは曲線
ｃｗよりも下に配置されている。
【００６１】不純物濃度が一定であれば、ＭＯＳトラン
ジスタの閾値電圧とチャネル長の関係は一定の関係を示
し、チャネル長を長くすれば閾値電圧も高くなる性質を
有する。周辺回路トランジスタは、リーク電流を抑圧す
るだけの閾値電圧と、できるだけ短いチャネル長を有す
ることが望ましい。
ジスタの閾値電圧とチャネル長の関係は一定の関係を示
し、チャネル長を長くすれば閾値電圧も高くなる性質を
有する。周辺回路トランジスタは、リーク電流を抑圧す
るだけの閾値電圧と、できるだけ短いチャネル長を有す
ることが望ましい。
【００６２】そこで、周辺回路トランジスタのチャネル
長を適当な長さ、たとえば最小加工線幅に選択すると、
センスアンプ回路のトランジスタはより長いチャネル長
を有することになる。このとき、不純物濃度が一定の曲
線にしたがうと、チャネル長を長くするとこにより、Ｍ
ＯＳトランジスタの閾値電圧も高くなってしまう。
長を適当な長さ、たとえば最小加工線幅に選択すると、
センスアンプ回路のトランジスタはより長いチャネル長
を有することになる。このとき、不純物濃度が一定の曲
線にしたがうと、チャネル長を長くするとこにより、Ｍ
ＯＳトランジスタの閾値電圧も高くなってしまう。
【００６３】センスアンプ回路のトランジスタは、リー
ク電流に対する要求は周辺回路トランジスタよりも緩い
ため、周辺回路トランジスタよりも低い閾値電圧を有す
ることが望ましい。しかしながら、均一の濃度を有する
ウェル領域を利用する限り、この条件を満足することは
できず、かえって逆の結果を生じてしまう。
ク電流に対する要求は周辺回路トランジスタよりも緩い
ため、周辺回路トランジスタよりも低い閾値電圧を有す
ることが望ましい。しかしながら、均一の濃度を有する
ウェル領域を利用する限り、この条件を満足することは
できず、かえって逆の結果を生じてしまう。
【００６４】図１（Ａ）に示すように、ｐ型基板内に直
接形成したｐ型ウェルと、ｐ型基板内のｎ型ウェル内に
形成したｐ型ウェルとを用いることにより、工程数を増
加させることなく、不純物濃度の異なる２種類のｐ型ウ
ェルを得ることができる。
接形成したｐ型ウェルと、ｐ型基板内のｎ型ウェル内に
形成したｐ型ウェルとを用いることにより、工程数を増
加させることなく、不純物濃度の異なる２種類のｐ型ウ
ェルを得ることができる。
【００６５】不純物濃度の高いｐ型ウェルを周辺回路に
用い、不純物濃度の低いｐ型ウェルをセンスアンプ回路
のｎチャネル用に用いることにより、２種類の特性にし
たがってセンスアンプ回路のトランジスタと周辺回路の
トランジスタを最適に設計することが可能となる。
用い、不純物濃度の低いｐ型ウェルをセンスアンプ回路
のｎチャネル用に用いることにより、２種類の特性にし
たがってセンスアンプ回路のトランジスタと周辺回路の
トランジスタを最適に設計することが可能となる。
【００６６】すなわち、図１（Ｂ）において曲線ｃｗに
従って周辺回路のｎチャネルトランジスタのチャネル長
を十分な閾値電圧を有するように定め、このチャネル長
よりも長いチャネル長を有するセンスアンプ内のｎチャ
ネルトランジスタを曲線ｄｗに従って設計することによ
り、センスアンプ回路のｎチャネルトランジスタの閾値
電圧を周辺回路ｎチャネルトランジスタの閾値電圧より
も低くすることが可能となる。
従って周辺回路のｎチャネルトランジスタのチャネル長
を十分な閾値電圧を有するように定め、このチャネル長
よりも長いチャネル長を有するセンスアンプ内のｎチャ
ネルトランジスタを曲線ｄｗに従って設計することによ
り、センスアンプ回路のｎチャネルトランジスタの閾値
電圧を周辺回路ｎチャネルトランジスタの閾値電圧より
も低くすることが可能となる。
【００６７】また、ヒューズ領域Ｆにおいては、できる
だけ小さなｐ型ウェルを作成することが望まれる。ヒュ
ーズ領域Ｆの各ヒューズ素子下に配置されるｐ型ウェル
を、ｎ型ウェル内のｐ型ウェルで構成することにより、
ｐ型ウェルの大きさを小さくすることが可能となる。
だけ小さなｐ型ウェルを作成することが望まれる。ヒュ
ーズ領域Ｆの各ヒューズ素子下に配置されるｐ型ウェル
を、ｎ型ウェル内のｐ型ウェルで構成することにより、
ｐ型ウェルの大きさを小さくすることが可能となる。
【００６８】図２は、図１（Ａ）に示す半導体メモリ装
置内の断面構成例を概略的に示す。説明の簡単化のた
め、周辺回路領域ＰＬ内の代表的構成と、センスアンプ
領域ＳＡ内の代表的構成と、メモリセル領域ＭＣ内の代
表的構成を隣接させて図示してある。
置内の断面構成例を概略的に示す。説明の簡単化のた
め、周辺回路領域ＰＬ内の代表的構成と、センスアンプ
領域ＳＡ内の代表的構成と、メモリセル領域ＭＣ内の代
表的構成を隣接させて図示してある。
【００６９】ｐ型シリコン基板１１の主表面に、ｎ型ウ
ェル１２、１３が形成されている。ｎ型ウェル１２、１
３の外部にｐ型ウェル１４が形成され、ｎ型ウェル１２
の内部にｐ型ウェル１６、１７が形成されている。ここ
で、ｐ型ウェル１４、１６、１７は、同一工程によって
形成される。
ェル１２、１３が形成されている。ｎ型ウェル１２、１
３の外部にｐ型ウェル１４が形成され、ｎ型ウェル１２
の内部にｐ型ウェル１６、１７が形成されている。ここ
で、ｐ型ウェル１４、１６、１７は、同一工程によって
形成される。
【００７０】ｐ型ウェル１６、１７においては、ｎ型不
純物とｐ型不純物の補償が生じ、ｐ型ウェル１６、１７
内の実効不純物濃度は、ｐ型ウェル１４の実効不純物濃
度よりも低くなる。このため、ｐ型ウェル１６、１７
は、ｐ型ウェル１４と比べ、深さが浅く、同一マスクを
用いて作成した場合の寸法が小さい。
純物とｐ型不純物の補償が生じ、ｐ型ウェル１６、１７
内の実効不純物濃度は、ｐ型ウェル１４の実効不純物濃
度よりも低くなる。このため、ｐ型ウェル１６、１７
は、ｐ型ウェル１４と比べ、深さが浅く、同一マスクを
用いて作成した場合の寸法が小さい。
【００７１】各ウェルの周辺部は、フィールド酸化膜２
１によって覆われている。ｐ型ウェル１４のフィールド
酸化膜２１下の部分には、チャネルストップ領域となる
不純物濃度の高いｐ型領域２２が形成されている。同
様、ｎ型ウェル１２内のｐ型ウェル１６、１７において
もフィールド酸化膜２１下の部分にはチャネルストップ
領域となる不純物濃度の高いｐ型領域２３が形成されて
いる。
１によって覆われている。ｐ型ウェル１４のフィールド
酸化膜２１下の部分には、チャネルストップ領域となる
不純物濃度の高いｐ型領域２２が形成されている。同
様、ｎ型ウェル１２内のｐ型ウェル１６、１７において
もフィールド酸化膜２１下の部分にはチャネルストップ
領域となる不純物濃度の高いｐ型領域２３が形成されて
いる。
【００７２】各ウェル領域１３、１４、１６、１７の表
面上には、ゲート酸化膜を介して多結晶シリコン等のゲ
ート電極３４、３５、３６、３７が形成されている。こ
れらゲート電極の両側には、イオン注入によって作成し
たソース／ドレイン領域２５、２６、２７、２８、２
９、３０、３２、３３が形成されている。ｐ型ウェル１
４、１６内のソース／ドレイン領域２７、２８、２９、
３０は、ＬＤＤ（lightly doped drain ）構造とされて
いる。
面上には、ゲート酸化膜を介して多結晶シリコン等のゲ
ート電極３４、３５、３６、３７が形成されている。こ
れらゲート電極の両側には、イオン注入によって作成し
たソース／ドレイン領域２５、２６、２７、２８、２
９、３０、３２、３３が形成されている。ｐ型ウェル１
４、１６内のソース／ドレイン領域２７、２８、２９、
３０は、ＬＤＤ（lightly doped drain ）構造とされて
いる。
【００７３】メモリセル領域ＭＣのソース領域３２に
は、ビット線４７が配置されている。ビット線４７は、
多結晶シリコン層上にタングステンシリサイド層を重ね
た積層構造で形成される。
は、ビット線４７が配置されている。ビット線４７は、
多結晶シリコン層上にタングステンシリサイド層を重ね
た積層構造で形成される。
【００７４】また、メモリセル領域のトランジスタのド
レイン領域３３には、蓄積キャパシタの電極４８が接続
され、対向電極４９と薄い絶縁膜を介して対向配置され
ている。これらの電極４８、４９は、たとえば多結晶シ
リコンにより形成される。
レイン領域３３には、蓄積キャパシタの電極４８が接続
され、対向電極４９と薄い絶縁膜を介して対向配置され
ている。これらの電極４８、４９は、たとえば多結晶シ
リコンにより形成される。
【００７５】半導体基板１１の表面には、ゲート電極や
ビット線、蓄積キャパシタを埋め込んで層間絶縁膜３９
が形成されている。層間絶縁膜３９は、たとえばホスホ
シリケートガラス（ＰＳＧ）、ボロンシリケートガラス
（ＢＳＧ）、ボロンホスホシリケートガラス（ＢＰＳ
Ｇ）等で形成される。
ビット線、蓄積キャパシタを埋め込んで層間絶縁膜３９
が形成されている。層間絶縁膜３９は、たとえばホスホ
シリケートガラス（ＰＳＧ）、ボロンシリケートガラス
（ＢＳＧ）、ボロンホスホシリケートガラス（ＢＰＳ
Ｇ）等で形成される。
【００７６】これら層間絶縁膜の所望箇所には、半導体
基板表面に達する開口が形成され、開口内に電極４１、
４２、４３、４４、４５、４６が形成されている。これ
らの電極４１〜４６は、それぞれ下に配置されるＭＯＳ
トランジスタのソース／ドレイン領域２５〜３０にオー
ミックに接続される。また、メモリセル領域ＭＣの層間
絶縁膜上には配線が示されている。
基板表面に達する開口が形成され、開口内に電極４１、
４２、４３、４４、４５、４６が形成されている。これ
らの電極４１〜４６は、それぞれ下に配置されるＭＯＳ
トランジスタのソース／ドレイン領域２５〜３０にオー
ミックに接続される。また、メモリセル領域ＭＣの層間
絶縁膜上には配線が示されている。
【００７７】このような構成により、ｐ型ウェル１６に
ｐ型ウェル１４内のＭＯＳトランジスタと比べ、閾値電
圧が低く、ゲート長の長いＭＯＳトランジスタを形成す
ることができる。
ｐ型ウェル１４内のＭＯＳトランジスタと比べ、閾値電
圧が低く、ゲート長の長いＭＯＳトランジスタを形成す
ることができる。
【００７８】図２に示す構成の製造プロセスの例を、図
３〜図５を参照して説明する。図３（Ａ）に示すよう
に、比抵抗１０Ωｃｍのｐ型シリコン基板１１表面に、
熱酸化によってＳｉＯ2 膜５１を厚さ約５ｎｍ成長す
る。
３〜図５を参照して説明する。図３（Ａ）に示すよう
に、比抵抗１０Ωｃｍのｐ型シリコン基板１１表面に、
熱酸化によってＳｉＯ2 膜５１を厚さ約５ｎｍ成長す
る。
【００７９】次いで、ＣＶＤ（chemical vapor deposit
ion ）でＳｉ3 Ｎ4 膜５２を厚さ約１１５ｎｍ成長す
る。これらの膜の上にホトレジスト層を形成し、ホトリ
ソグラフィによりホトレジストのマスクパターンを作成
する。
ion ）でＳｉ3 Ｎ4 膜５２を厚さ約１１５ｎｍ成長す
る。これらの膜の上にホトレジスト層を形成し、ホトリ
ソグラフィによりホトレジストのマスクパターンを作成
する。
【００８０】このレジストマスクをエッチングマスクと
し、ＣＨＦ3 ＋ＣＦ4 ＋Ａｒをエッチングガスとするリ
アクティブイオンエッチング（ＲＩＥ）を行ない、Ｓｉ
3 Ｎ 4 膜５２とＳｉＯ2 膜５１を同時にパターニングし
て除去する。
し、ＣＨＦ3 ＋ＣＦ4 ＋Ａｒをエッチングガスとするリ
アクティブイオンエッチング（ＲＩＥ）を行ない、Ｓｉ
3 Ｎ 4 膜５２とＳｉＯ2 膜５１を同時にパターニングし
て除去する。
【００８１】その後、露出したシリコン表面にＳｉＯ2
膜５１ａを厚さ約１０ｎｍ程度形成してもよい。このＳ
ｉＯ2 膜５１ａを作成する場合は、熱酸化によって作成
する。
膜５１ａを厚さ約１０ｎｍ程度形成してもよい。このＳ
ｉＯ2 膜５１ａを作成する場合は、熱酸化によって作成
する。
【００８２】図３（Ｂ）に示すように、パターニングし
たＳｉ3 Ｎ4 膜５２を有するシリコン基板１１上にレジ
スト層を塗布し、露光、現像することにより、ｎ型ウェ
ルを形成すべき予定領域以外を覆うようにレジストマス
ク５３を形成する。
たＳｉ3 Ｎ4 膜５２を有するシリコン基板１１上にレジ
スト層を塗布し、露光、現像することにより、ｎ型ウェ
ルを形成すべき予定領域以外を覆うようにレジストマス
ク５３を形成する。
【００８３】このレジストマスク５３をイオン注入マス
クとして用い、Ｐイオンを加速電圧１５０ｋｅＶ、ドー
ズ量約１．７×１０13ｃｍ-2でシリコン基板１１に注入
する。この注入エネルギは、Ｓｉ3 Ｎ4 膜５２およびＳ
ｉＯ2 膜５１を貫くように設定されている。
クとして用い、Ｐイオンを加速電圧１５０ｋｅＶ、ドー
ズ量約１．７×１０13ｃｍ-2でシリコン基板１１に注入
する。この注入エネルギは、Ｓｉ3 Ｎ4 膜５２およびＳ
ｉＯ2 膜５１を貫くように設定されている。
【００８４】Ｐイオンのイオン注入の結果、レジストマ
スク５３によって覆われていない領域にはＰ注入領域１
２ａ、１３ａが形成される。イオン注入の後、レジスト
マスク５３は除去する。
スク５３によって覆われていない領域にはＰ注入領域１
２ａ、１３ａが形成される。イオン注入の後、レジスト
マスク５３は除去する。
【００８５】図３（Ｃ）に示すように、１１５０℃の窒
素雰囲気中でシリコン基板１１を約３００分熱処理し、
イオン注入したＰを拡散し、ｎ型ウェル１２、１３を形
成する。このドライブイン拡散工程の後、シリコン基板
１１表面上に再びレジスト層を形成し、露光、現像する
ことにより、ｐ型ウェル形成予定領域以外を覆うように
レジストマスク５４を作成する。
素雰囲気中でシリコン基板１１を約３００分熱処理し、
イオン注入したＰを拡散し、ｎ型ウェル１２、１３を形
成する。このドライブイン拡散工程の後、シリコン基板
１１表面上に再びレジスト層を形成し、露光、現像する
ことにより、ｐ型ウェル形成予定領域以外を覆うように
レジストマスク５４を作成する。
【００８６】次いで、Ｂイオンを加速電圧１５０ｋｅ
Ｖ、ドーズ量１．６×１０13ｃｍ-2でイオン注入する。
この注入エネルギは、Ｓｉ3 Ｎ4 膜、ＳｉＯ2 膜をも貫
通するように設定されている。このため、レジストマス
ク５４で覆われていない領域には、Ｂ注入領域１４ａ、
１６ａ、１７ａが形成される。Ｂイオン注入工程の後、
レジストマスク５４は除去する。
Ｖ、ドーズ量１．６×１０13ｃｍ-2でイオン注入する。
この注入エネルギは、Ｓｉ3 Ｎ4 膜、ＳｉＯ2 膜をも貫
通するように設定されている。このため、レジストマス
ク５４で覆われていない領域には、Ｂ注入領域１４ａ、
１６ａ、１７ａが形成される。Ｂイオン注入工程の後、
レジストマスク５４は除去する。
【００８７】図４（Ａ）に示すように、Ｂイオンを注入
したシリコン基板１１を、１１５０℃の窒素雰囲気中で
約６０分間熱処理し、Ｂを拡散してｐ型ウェル１４、１
６、１７を形成する。
したシリコン基板１１を、１１５０℃の窒素雰囲気中で
約６０分間熱処理し、Ｂを拡散してｐ型ウェル１４、１
６、１７を形成する。
【００８８】このようにして、周辺回路のｐチャネルト
ランジスタを形成するためのｎ型ウェル１３（ワード線
選択回路のｐチャネルトランジスタを形成する同様のｎ
型ウェル）、周辺回路のｎチャネルトランジスタを形成
するためのｐ型ウェル１４、センスアンプ回路のｎチャ
ネルトランジスタを形成するためのｐ型ウェル１６、メ
モリセルを形成するためのｐ型ウェル１７、ｐ型ウェル
１６、１７を含む広いｎ型ウェル１２等が作成される。
ランジスタを形成するためのｎ型ウェル１３（ワード線
選択回路のｐチャネルトランジスタを形成する同様のｎ
型ウェル）、周辺回路のｎチャネルトランジスタを形成
するためのｐ型ウェル１４、センスアンプ回路のｎチャ
ネルトランジスタを形成するためのｐ型ウェル１６、メ
モリセルを形成するためのｐ型ウェル１７、ｐ型ウェル
１６、１７を含む広いｎ型ウェル１２等が作成される。
【００８９】なお、ｎ型ウェル１２を作成する際のＰイ
オン注入の表面ドーズ量約１．７×１０13ｃｍ-2は、そ
の内部に形成するｐ型ウェル１６、１７を形成するため
のＢイオン注入の表面ドーズ量約１．６×１０13ｃｍ-2
よりも高いが、先立って行なわれるドライブイン拡散に
よりその濃度が低下するため、Ｂ注入領域にはｐ型ウェ
ル１６、１７が形成される。
オン注入の表面ドーズ量約１．７×１０13ｃｍ-2は、そ
の内部に形成するｐ型ウェル１６、１７を形成するため
のＢイオン注入の表面ドーズ量約１．６×１０13ｃｍ-2
よりも高いが、先立って行なわれるドライブイン拡散に
よりその濃度が低下するため、Ｂ注入領域にはｐ型ウェ
ル１６、１７が形成される。
【００９０】ここで、ｐ型ウェル１６、１７の濃度とｎ
型ウェル１２の不純物濃度を適当に選択することによ
り、ｐ型ウェル１６、１７の不純物濃度を下げ、ｐ型ウ
ェル１６、１７の深さをｐ型ウェル１４よりも浅く、か
つその寸法をマスク開口と比べ、小さめにすることがで
きる。
型ウェル１２の不純物濃度を適当に選択することによ
り、ｐ型ウェル１６、１７の不純物濃度を下げ、ｐ型ウ
ェル１６、１７の深さをｐ型ウェル１４よりも浅く、か
つその寸法をマスク開口と比べ、小さめにすることがで
きる。
【００９１】以上の製造プロセスに用いたマスクは２枚
であり、従来のツインウェル製造プロセスに比べ、マス
ク枚数は増加せず、ウェル拡散用の熱処理工程が１回増
加しているにすぎない。
であり、従来のツインウェル製造プロセスに比べ、マス
ク枚数は増加せず、ウェル拡散用の熱処理工程が１回増
加しているにすぎない。
【００９２】次に、図４（Ｂ）に示すように、シリコン
基板１１表面上にレジスト層を形成し、露光、現像する
ことにより、ｐ型ウェル領域を露出するようにレジスト
マスク５６を作成する。
基板１１表面上にレジスト層を形成し、露光、現像する
ことにより、ｐ型ウェル領域を露出するようにレジスト
マスク５６を作成する。
【００９３】このレジストマスク５６をイオン注入マス
クとして用い、Ｂイオンを加速電圧１８ｋｅＶ、ドーズ
量約５×１０13ｃｍ-2でイオン注入する。この加速エネ
ルギは、窒化膜５２を貫通しないように設定されてい
る。
クとして用い、Ｂイオンを加速電圧１８ｋｅＶ、ドーズ
量約５×１０13ｃｍ-2でイオン注入する。この加速エネ
ルギは、窒化膜５２を貫通しないように設定されてい
る。
【００９４】このイオン注入による不純物は、いわゆる
チャネルストップ不純物である。このようにしてＢ注入
領域２３ａを作成する。イオン注入工程の後、レジスト
マスク５６は除去する。
チャネルストップ不純物である。このようにしてＢ注入
領域２３ａを作成する。イオン注入工程の後、レジスト
マスク５６は除去する。
【００９５】図５（Ａ）に示すように、シリコン基板１
１を９００℃のウエット雰囲気中で熱酸化する。この熱
酸化により、厚さ約３５０ｎｍのフィールド酸化膜２１
を作成する。
１を９００℃のウエット雰囲気中で熱酸化する。この熱
酸化により、厚さ約３５０ｎｍのフィールド酸化膜２１
を作成する。
【００９６】フィールド酸化膜作成工程において、イオ
ン注入したＢイオンが拡散、活性化し、チャネルストッ
プ領域２３を形成する。その後、酸化工程にマスクとし
て用いたＳｉ3 Ｎ4 膜５２、その下のＳｉＯ2 膜５１を
除去する。その後、露出したシリコン基板全面を熱酸化
し、厚さ約１０ｎｍのＳｉＯ2 膜５１ｂを成長する。
ン注入したＢイオンが拡散、活性化し、チャネルストッ
プ領域２３を形成する。その後、酸化工程にマスクとし
て用いたＳｉ3 Ｎ4 膜５２、その下のＳｉＯ2 膜５１を
除去する。その後、露出したシリコン基板全面を熱酸化
し、厚さ約１０ｎｍのＳｉＯ2 膜５１ｂを成長する。
【００９７】次に、シリコン基板１１全表面に、ＭＯＳ
トランジスタの閾値電圧制御用のＢイオンを加速電圧約
１８ｋｅＶ、ドーズ約１．８×１０12ｃｍ-2で注入す
る。イオン注入後、薄いＳｉＯ2 膜５１ｂは除去する。
トランジスタの閾値電圧制御用のＢイオンを加速電圧約
１８ｋｅＶ、ドーズ約１．８×１０12ｃｍ-2で注入す
る。イオン注入後、薄いＳｉＯ2 膜５１ｂは除去する。
【００９８】次に、図５（Ｂ）に示すように、シリコン
基板１１を１０５０℃のＡｒ＋ＨＣｌ＋Ｏ2 雰囲気中で
酸化することにより、厚さ約１２ｎｍのゲート酸化膜５
１ｃを成長する。
基板１１を１０５０℃のＡｒ＋ＨＣｌ＋Ｏ2 雰囲気中で
酸化することにより、厚さ約１２ｎｍのゲート酸化膜５
１ｃを成長する。
【００９９】その後、表面上にＰドープのアモルファス
シリコン層を厚さ約１５０ｎｍＣＶＤで成長する。アモ
ルファスシリコン層の上にレジスト層を形成し、露光現
像することにより、レジストマスクを作成し、リアクテ
ィブイオンエッチング（ＲＩＥ）によりアモルファスシ
リコン層を選択的に除去し、ゲート電極３４〜３７をパ
ターニングする。このようにして、ＭＯＳトランジスタ
のゲート電極およびその下のチャネル領域が形成され
る。
シリコン層を厚さ約１５０ｎｍＣＶＤで成長する。アモ
ルファスシリコン層の上にレジスト層を形成し、露光現
像することにより、レジストマスクを作成し、リアクテ
ィブイオンエッチング（ＲＩＥ）によりアモルファスシ
リコン層を選択的に除去し、ゲート電極３４〜３７をパ
ターニングする。このようにして、ＭＯＳトランジスタ
のゲート電極およびその下のチャネル領域が形成され
る。
【０１００】その後、ゲート電極３４〜３７、フィール
ド酸化膜２１をマスクとしてイオン注入を行なうことに
より、ＭＯＳトランジスタのソース／ドレイン領域を形
成することができる。
ド酸化膜２１をマスクとしてイオン注入を行なうことに
より、ＭＯＳトランジスタのソース／ドレイン領域を形
成することができる。
【０１０１】なお、ゲート電極側壁に側壁酸化物をＣＶ
ＤとＲＩＥにより作成し、さらにイオン注入を行なうこ
とにより、ＬＤＤトランジスタ構造とすることもでき
る。また、メモリセル領域においては、ドレイン領域上
にスタック型メモリキャパシタを形成するための絶縁膜
で分離された多結晶シリコン領域を形成する。
ＤとＲＩＥにより作成し、さらにイオン注入を行なうこ
とにより、ＬＤＤトランジスタ構造とすることもでき
る。また、メモリセル領域においては、ドレイン領域上
にスタック型メモリキャパシタを形成するための絶縁膜
で分離された多結晶シリコン領域を形成する。
【０１０２】このような製造プロセスについては、従来
公知の製造プロセスを利用することができる。このよう
にして、図２に示すような半導体装置の構成を作成す
る。完成した半導体記憶装置に対しては、ｎ型ウェル１
２、１３に外部ＶＣＣ電圧（５Ｖ）、図２には表れてい
ないワード線選択用トランジスタを含むｎ型ウェルには
内部発生ＶＰＰ電圧、ｐ型ウェル１４には外部ＶＳＳ電
圧（０Ｖ）、センスアンプを構成するｐ型ウェル１６に
は外部ＶＳＳ電圧、メモリセルを構成するｐ型ウェル１
７には内部発生ＶＢＢ電圧（−２Ｖ）をそれぞれ印加す
る。
公知の製造プロセスを利用することができる。このよう
にして、図２に示すような半導体装置の構成を作成す
る。完成した半導体記憶装置に対しては、ｎ型ウェル１
２、１３に外部ＶＣＣ電圧（５Ｖ）、図２には表れてい
ないワード線選択用トランジスタを含むｎ型ウェルには
内部発生ＶＰＰ電圧、ｐ型ウェル１４には外部ＶＳＳ電
圧（０Ｖ）、センスアンプを構成するｐ型ウェル１６に
は外部ＶＳＳ電圧、メモリセルを構成するｐ型ウェル１
７には内部発生ＶＢＢ電圧（−２Ｖ）をそれぞれ印加す
る。
【０１０３】上述の製造プロセスにおいて用いたイオン
注入ドーズ量は、以下のように設定している。まず、ｎ
型ウェル濃度に関しては、あまり濃度が薄いと寄生ＭＯ
Ｓトランジスタが発生し、ｐチャネルストップ不純物を
追加する必要が生じてしまう。このため、寄生トランジ
スタを防止するように最小ドーズ量が決定される。
注入ドーズ量は、以下のように設定している。まず、ｎ
型ウェル濃度に関しては、あまり濃度が薄いと寄生ＭＯ
Ｓトランジスタが発生し、ｐチャネルストップ不純物を
追加する必要が生じてしまう。このため、寄生トランジ
スタを防止するように最小ドーズ量が決定される。
【０１０４】このドーズ量は、素子分離幅やトランジス
タのソース／ドレイン形成後の熱処理にも影響を受け、
１〜２×１０13ｃｍ-2程度である。６４メガビットＤＲ
ＡＭの場合には、ドーズ量１．５×１０13ｃｍ-2が最小
値であった。１６メガビットＤＲＡＭの場合には、この
最小ドーズ量が約１×１０13ｃｍ-2程度となる。
タのソース／ドレイン形成後の熱処理にも影響を受け、
１〜２×１０13ｃｍ-2程度である。６４メガビットＤＲ
ＡＭの場合には、ドーズ量１．５×１０13ｃｍ-2が最小
値であった。１６メガビットＤＲＡＭの場合には、この
最小ドーズ量が約１×１０13ｃｍ-2程度となる。
【０１０５】ｎ型ウェルの不純物ドーズ量は、この最小
値に対してある程度の余裕を見込んで選択する。この結
果、実施例における１．７×１０13ｃｍ-2が決定され
た。次いで、全ＭＯＳトランジスタの閾値電圧制御用の
チャネル不純物イオン注入は１回で済ませることが好ま
しい。このため、ｐチャネルトランジスタの閾値電圧が
所望の０．８Ｖとなるようにチャネル不純物イオン注入
量を選択した。
値に対してある程度の余裕を見込んで選択する。この結
果、実施例における１．７×１０13ｃｍ-2が決定され
た。次いで、全ＭＯＳトランジスタの閾値電圧制御用の
チャネル不純物イオン注入は１回で済ませることが好ま
しい。このため、ｐチャネルトランジスタの閾値電圧が
所望の０．８Ｖとなるようにチャネル不純物イオン注入
量を選択した。
【０１０６】このようにして、チャネル不純物イオン注
入量１．８×１０12ｃｍ-2が決定された。なお、チャネ
ル不純物イオン注入は、ゲート酸化膜の作成前または後
に行なうことができる。
入量１．８×１０12ｃｍ-2が決定された。なお、チャネ
ル不純物イオン注入は、ゲート酸化膜の作成前または後
に行なうことができる。
【０１０７】次に、チャネル不純物イオン注入量が１．
８×１０12ｃｍ-2の条件下において、ｐ型ウェルのドー
ズ量を０．４μｍのゲート長を有するＭＯＳトランジス
タが所望の閾値電圧０．５Ｖを有するように選択する。
このようにして、ｐ型ウェルのドーズ量１．６×１０13
ｃｍ-2が決定された。
８×１０12ｃｍ-2の条件下において、ｐ型ウェルのドー
ズ量を０．４μｍのゲート長を有するＭＯＳトランジス
タが所望の閾値電圧０．５Ｖを有するように選択する。
このようにして、ｐ型ウェルのドーズ量１．６×１０13
ｃｍ-2が決定された。
【０１０８】このように、ｎ型ウェルとｐ型ウェルのド
ーズ量を決定した後、ｎ型ウェル内に作成したｐ型ウェ
ルにゲート長の異なる複数のトランジスタを作成し、そ
の閾値電圧を調べた。
ーズ量を決定した後、ｎ型ウェル内に作成したｐ型ウェ
ルにゲート長の異なる複数のトランジスタを作成し、そ
の閾値電圧を調べた。
【０１０９】所望の閾値電圧０．３Ｖを実現するトラン
ジスタを求め、そのゲート長をｎ型ウェル内のｐ型ウェ
ルに作成するセンスアンプ回路用のｎチャネルトランジ
スタのゲート長とした。その結果、周辺回路のｎチャネ
ルトランジスタのゲート長よりも０．１μｍ大きいゲー
ト長０．５μｍが決定された。
ジスタを求め、そのゲート長をｎ型ウェル内のｐ型ウェ
ルに作成するセンスアンプ回路用のｎチャネルトランジ
スタのゲート長とした。その結果、周辺回路のｎチャネ
ルトランジスタのゲート長よりも０．１μｍ大きいゲー
ト長０．５μｍが決定された。
【０１１０】メモリセルトランジスタは、チャネルスト
ップ不純物の横方向拡散によるナローチャネル効果、寄
生トランジスタのリーク抑制や外部雑音による情報破壊
防止を目的とした負の基板バイアス電圧印加によるバッ
クバイアス効果とにより、所望の閾値電圧を実現した。
このようにして、チャネルストップドーズ量５×１０ 13
ｃｍ-2、基板バイアス電圧−２Ｖが決定された。
ップ不純物の横方向拡散によるナローチャネル効果、寄
生トランジスタのリーク抑制や外部雑音による情報破壊
防止を目的とした負の基板バイアス電圧印加によるバッ
クバイアス効果とにより、所望の閾値電圧を実現した。
このようにして、チャネルストップドーズ量５×１０ 13
ｃｍ-2、基板バイアス電圧−２Ｖが決定された。
【０１１１】なお、ｎ型ウェルのドーズ量を決定する要
因として、ｐチャネル寄生トランジスタの閾値電圧と、
周辺回路ｎチャネルトランジスタとセンスアンプｎチャ
ネルトランジスタの閾値電圧の差とがある。単純にプロ
セス設計を行なったのでは、前者から決まるドーズ量と
後者から要求されるｎ型ウェルドーズ量とが必ずしも合
致するとは限らない。
因として、ｐチャネル寄生トランジスタの閾値電圧と、
周辺回路ｎチャネルトランジスタとセンスアンプｎチャ
ネルトランジスタの閾値電圧の差とがある。単純にプロ
セス設計を行なったのでは、前者から決まるドーズ量と
後者から要求されるｎ型ウェルドーズ量とが必ずしも合
致するとは限らない。
【０１１２】特に、トランジスタのチャネル長が小さく
なった時に問題となるショートチャネル効果は、ウェル
およびチャネル不純物濃度に敏感であり、実質的に不純
物濃度の薄いセンスアンプトランジスタのショートチャ
ネル効果が厳しいものとなる。これらを補償するため
に、周辺回路トランジスタのチャネル長とセンスアンプ
トランジスタのチャネル長とを異なった値に設定するの
が好ましい。
なった時に問題となるショートチャネル効果は、ウェル
およびチャネル不純物濃度に敏感であり、実質的に不純
物濃度の薄いセンスアンプトランジスタのショートチャ
ネル効果が厳しいものとなる。これらを補償するため
に、周辺回路トランジスタのチャネル長とセンスアンプ
トランジスタのチャネル長とを異なった値に設定するの
が好ましい。
【０１１３】すなわち、センスアンプトランジスタのチ
ャネル長を周辺回路トランジスタのチャネル長よりも大
きく設定するのがよく、これはフリップフロップ回路の
対を構成するトランジスタの閾値電圧のばらつきを抑制
するという要請にも合致する。
ャネル長を周辺回路トランジスタのチャネル長よりも大
きく設定するのがよく、これはフリップフロップ回路の
対を構成するトランジスタの閾値電圧のばらつきを抑制
するという要請にも合致する。
【０１１４】以上の説明においては、ヒューズ回路の説
明を省略した。図６は、ヒューズ回路を含む半導体装置
の断面構成例を示す。図２に示した構成と同様にして、
ｐ型シリコン基板１１の主表面に、ｎ型ウェル１２、１
８およびｐ型ウェル１４が形成されている。さらに、ｎ
型ウェル１２内にはメモリセルを形成するためのｐ型ウ
ェル１６が形成されている。
明を省略した。図６は、ヒューズ回路を含む半導体装置
の断面構成例を示す。図２に示した構成と同様にして、
ｐ型シリコン基板１１の主表面に、ｎ型ウェル１２、１
８およびｐ型ウェル１４が形成されている。さらに、ｎ
型ウェル１２内にはメモリセルを形成するためのｐ型ウ
ェル１６が形成されている。
【０１１５】本構成においては、ｎ型ウェル１８内に小
さな表面積を有するｐ型ウェル１９が複数個形成されて
いる。これらのｐ型ウェル１９は、ヒューズ素子のショ
ート防止のための領域である。
さな表面積を有するｐ型ウェル１９が複数個形成されて
いる。これらのｐ型ウェル１９は、ヒューズ素子のショ
ート防止のための領域である。
【０１１６】ｐ型ウェル１４の表面には、ゲート電極３
５、ソース／ドレイン領域２７、２８が、図２の構成と
同様に形成されている。また、ｎ型ウェル１２内のｐ型
ウェル１６内には、ゲート電極３７ａ、３７ｂおよびソ
ース領域３２、ドレイン領域３３が図２の構成と同様に
形成されている。
５、ソース／ドレイン領域２７、２８が、図２の構成と
同様に形成されている。また、ｎ型ウェル１２内のｐ型
ウェル１６内には、ゲート電極３７ａ、３７ｂおよびソ
ース領域３２、ドレイン領域３３が図２の構成と同様に
形成されている。
【０１１７】ソース領域３２上にオーミックに接続され
たビット線４７は、多結晶シリコン層上にタングステン
シリサイド層を積層した構成を有する。ｎ型ウェル１８
表面上においては、フィールド酸化膜２１が形成され、
その上に第１層間絶縁膜３９ａが配置され、その上にヒ
ューズ素子７０が形成されている。各ヒューズ素子７０
は、ビット線と同様の多結晶シリコン層７１の上に、タ
ングステンシリサイド層７３を積層した構成を有する。
たビット線４７は、多結晶シリコン層上にタングステン
シリサイド層を積層した構成を有する。ｎ型ウェル１８
表面上においては、フィールド酸化膜２１が形成され、
その上に第１層間絶縁膜３９ａが配置され、その上にヒ
ューズ素子７０が形成されている。各ヒューズ素子７０
は、ビット線と同様の多結晶シリコン層７１の上に、タ
ングステンシリサイド層７３を積層した構成を有する。
【０１１８】この第２レベルの多結晶シリコン層の上に
は、第２層間絶縁膜３９ｂが形成され、その上にメモリ
セルの蓄積キャパシタの対向電極４８、４９が配置され
ている。なお、図６では２枚のフィンを持つ電極４８を
示しており、図１の１枚のフィンを持つ電極４８と構成
が異なるが、同一メモリ装置内ではいずれか一方を採用
する。
は、第２層間絶縁膜３９ｂが形成され、その上にメモリ
セルの蓄積キャパシタの対向電極４８、４９が配置され
ている。なお、図６では２枚のフィンを持つ電極４８を
示しており、図１の１枚のフィンを持つ電極４８と構成
が異なるが、同一メモリ装置内ではいずれか一方を採用
する。
【０１１９】対向電極４８、４９の上には第３層間絶縁
膜３９ｃが形成され、第１、第２、第３層間絶縁膜を貫
通してソース／ドレイン領域２７、２８に達するソース
／ドレイン電極４３、４４がタングステンによって形成
されている。なお、メモリセル領域においては、同様の
タングステン層により配線６３が形成されている。
膜３９ｃが形成され、第１、第２、第３層間絶縁膜を貫
通してソース／ドレイン領域２７、２８に達するソース
／ドレイン電極４３、４４がタングステンによって形成
されている。なお、メモリセル領域においては、同様の
タングステン層により配線６３が形成されている。
【０１２０】これらのタングステン配線層を覆って第４
層間絶縁膜３９ｄが形成され、その上にＡｌ配線層６５
が形成されている。Ａｌ配線層の上には、窒化膜とホス
ホシリケートガラス膜の積層構造を有するカバー膜６７
が形成される。カバー膜６７は、ヒューズ領域において
は除去されている。
層間絶縁膜３９ｄが形成され、その上にＡｌ配線層６５
が形成されている。Ａｌ配線層の上には、窒化膜とホス
ホシリケートガラス膜の積層構造を有するカバー膜６７
が形成される。カバー膜６７は、ヒューズ領域において
は除去されている。
【０１２１】本構成において、各ウェルのドーズ量は、
図２の構成例で決定したものをそのまま用いる。本構成
においては、各ヒューズ素子７０の下には厚いフィール
ド酸化膜２１が配置されているため、熱的損傷を受けて
もヒューズ領域７０が半導体表面と電気的に接続される
ことが少ない。
図２の構成例で決定したものをそのまま用いる。本構成
においては、各ヒューズ素子７０の下には厚いフィール
ド酸化膜２１が配置されているため、熱的損傷を受けて
もヒューズ領域７０が半導体表面と電気的に接続される
ことが少ない。
【０１２２】たとえ、ヒューズ素子下の絶縁層が損傷さ
れても、その下には電気的に分離したｐ型ウェル１９が
配置されているため、各ヒューズ素子間の電気的分離が
達成されている。
れても、その下には電気的に分離したｐ型ウェル１９が
配置されているため、各ヒューズ素子間の電気的分離が
達成されている。
【０１２３】図７を参照してヒューズ領域の製造プロセ
スを概略的に説明する。図７（Ａ）は、図３（Ｃ）に対
応する状態を示す。すなわち、ｐ型シリコン基板１１内
にｎ型ウェル１２、１８が形成された後、表面上にレジ
ストマスク５４が形成されている。
スを概略的に説明する。図７（Ａ）は、図３（Ｃ）に対
応する状態を示す。すなわち、ｐ型シリコン基板１１内
にｎ型ウェル１２、１８が形成された後、表面上にレジ
ストマスク５４が形成されている。
【０１２４】このレジストマスク５４をイオン注入マス
クとし、Ｂイオンの注入が行なわれる。Ｂイオン注入に
より、Ｂ注入領域１４ａ、１７ａ、１９ａが形成され
る。イオン注入後、レジストマスク５４は除去される。
クとし、Ｂイオンの注入が行なわれる。Ｂイオン注入に
より、Ｂ注入領域１４ａ、１７ａ、１９ａが形成され
る。イオン注入後、レジストマスク５４は除去される。
【０１２５】次に、図７（Ｂ）に示すように、シリコン
基板１１を１１５０℃の窒素雰囲気中で６０分間熱処理
することにより、イオン注入したＢを拡散し、ｐ型ウェ
ル１４、１７、１９を作成する。
基板１１を１１５０℃の窒素雰囲気中で６０分間熱処理
することにより、イオン注入したＢを拡散し、ｐ型ウェ
ル１４、１７、１９を作成する。
【０１２６】なお、図７（Ａ）、（Ｂ）に示した製造プ
ロセスは、図３（Ｃ）と図４（Ａ）の製造プロセスと同
一プロセスで行なわれる。もちろん、ヒューズ素子を他
の種類の半導体装置に集積化する場合には、構成、製造
プロセスともその他の回路素子の要請と合わせて種々に
変更することができる。
ロセスは、図３（Ｃ）と図４（Ａ）の製造プロセスと同
一プロセスで行なわれる。もちろん、ヒューズ素子を他
の種類の半導体装置に集積化する場合には、構成、製造
プロセスともその他の回路素子の要請と合わせて種々に
変更することができる。
【０１２７】図８は、ｎ型ウェル内に形成したｐ型ウェ
ル間の耐圧をウェル間の間隔の関数として示すグラフで
ある。図８（Ａ）は、図６の構成により、ｎ型ウェル内
にｐ型ウェルを形成した場合の特性を示す。横軸はウェ
ル間隔をμｍで示し、縦軸は耐圧をＶで示す。
ル間の耐圧をウェル間の間隔の関数として示すグラフで
ある。図８（Ａ）は、図６の構成により、ｎ型ウェル内
にｐ型ウェルを形成した場合の特性を示す。横軸はウェ
ル間隔をμｍで示し、縦軸は耐圧をＶで示す。
【０１２８】図８（Ａ）の特性と比較するため、従来技
術による基板内に直接ｐ型ウェルを作成した場合の特性
を図８（Ｂ）に示す。図８（Ｂ）において横軸および縦
軸は図８（Ａ）と同様の量を示す。
術による基板内に直接ｐ型ウェルを作成した場合の特性
を図８（Ｂ）に示す。図８（Ｂ）において横軸および縦
軸は図８（Ａ）と同様の量を示す。
【０１２９】図８（Ａ）を図８（Ｂ）の特性と比べる
と、図６の構成により狭いウェル間隔で高い耐圧を得ら
れることが判る。たとえば、１２Ｖ程度の耐圧を得よう
とすると、従来は約４μｍ程度のウェル間隔が必要であ
ったのに対し、図６の構成によれば、約１．５μｍのウ
ェル間隔で進む。
と、図６の構成により狭いウェル間隔で高い耐圧を得ら
れることが判る。たとえば、１２Ｖ程度の耐圧を得よう
とすると、従来は約４μｍ程度のウェル間隔が必要であ
ったのに対し、図６の構成によれば、約１．５μｍのウ
ェル間隔で進む。
【０１３０】このように、基板に形成した二重ウェル構
造の上にヒューズ素子を配置することにより、耐圧を高
め、ヒューズ素子の集積密度を向上させることが可能と
なる。
造の上にヒューズ素子を配置することにより、耐圧を高
め、ヒューズ素子の集積密度を向上させることが可能と
なる。
【０１３１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【０１３２】
【発明の効果】以上説明したように、２枚のマスクを用
いてトリプルウェルを形成することにより、種々の要求
を満足する半導体素子を集積化することができる。
いてトリプルウェルを形成することにより、種々の要求
を満足する半導体素子を集積化することができる。
【０１３３】たとえば、ＤＲＡＭ装置においては、セン
スアンプ回路を構成するＭＯＳトランジスタを、周辺回
路を構成するＭＯＳトランジスタと比べ長いゲート長を
有し、かつ低い閾値電圧を有するように形成できる。
スアンプ回路を構成するＭＯＳトランジスタを、周辺回
路を構成するＭＯＳトランジスタと比べ長いゲート長を
有し、かつ低い閾値電圧を有するように形成できる。
【０１３４】また、ヒューズ回路においては、ヒューズ
素子間の耐圧を高め、かつ集積密度を向上させることが
できる。
素子間の耐圧を高め、かつ集積密度を向上させることが
できる。
【図１】本発明の実施例による半導体装置を説明するた
めの上面図およびグラフである。
めの上面図およびグラフである。
【図２】図１の半導体装置の断面構成例を示す断面図で
ある。
ある。
【図３】図２の構成を製造するためのプロセスを説明す
る断面図である。
る断面図である。
【図４】図２の構成を製造するためのプロセスを説明す
る断面図である。
る断面図である。
【図５】図２の構成を製造するためのプロセスを説明す
る断面図である。
る断面図である。
【図６】図１の半導体装置の断面構成例を示す断面図で
ある。
ある。
【図７】図６の構成を製造するためのプロセスを説明す
るための断面図である。
るための断面図である。
【図８】図６の構成の特性を説明するためのグラフであ
る。
る。
【図９】従来技術によるツインウェルの製造プロセスを
説明するための断面図である。
説明するための断面図である。
【図１０】従来技術によるツインウェルの製造プロセス
を説明するための断面図である。
を説明するための断面図である。
ＣＷ 相補型ウェル領域 ＤＷ 二重ウェル領域 ＰＬ 周辺ロジック回路 ＤＣ デコーダ回路 ＭＣ メモリセル領域 ＳＡ センスアンプ領域 Ｆ ヒューズ領域 １１ ｐ型シリコン基板 １２、１３、１８ ｎ型ウェル １４、１６、１７、１９ ｐ型ウェル ２５〜３０、３２、３３ ソース／ドレイン領域 ３４〜３７ ゲート電極 ７０ ヒューズ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 筒井 立美 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 片山 雅也 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 浅野 正義 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 金澤 賢一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平３−276673（ＪＰ，Ａ) 特開 平２−77153（ＪＰ，Ａ) 特開 平６−85200（ＪＰ，Ａ) 特開 平３−83361（ＪＰ，Ａ) 特開 平２−154460（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8238 H01L 21/8242 H01L 27/092
Claims (17)
- 【請求項１】 情報を記憶するメモリセルと、メモリセ
ル情報を検出増幅するセンスアンプ回路と、メモリセル
およびセンスアンプ回路を制御する周辺回路とを含む半
導体装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面に形成され、前記第１導電型と
逆の第２導電型を有する第１のウェル領域と、 前記半導体基板の主表面の第１のウェル外に形成され、
第１の導電型を有する第２のウェル領域と、 前記半導体基板の主表面の第１のウェル内に形成され、
第１の導電型を有し、前記第２のウェルよりほぼ前記第
１ウェルの不純物濃度分低い実効不純物濃度を有する第
３のウェル領域と、 前記第２のウェル内に形成されたＭＩＳトランジスタを
含む第１周辺回路部と、 前記第３のウェル内に形成されたＭＩＳトランジスタを
含むセンスアンプ回路とを有する半導体装置。 - 【請求項２】 情報を記憶するメモリセルと、メモリセ
ル情報を検出増幅するセンスアンプ回路と、メモリセル
およびセンスアンプ回路を制御する周辺回路とを含む半
導体装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面に形成され、前記第１導電型と
逆の第２導電型を有する第１のウェル領域と、 前記半導体基板の主表面の第１のウェル外に形成され、
第１の導電型を有する第２のウェル領域と、 前記半導体基板の主表面の第１のウェル内に形成され、
第１の導電型を有し、前記第２のウェルよりも浅い第３
のウェル領域と、 前記第２のウェル内に形成されたＭＩＳトランジスタを
含む第１周辺回路部と、 前記第３のウェル内に形成されたＭＩＳトランジスタを
含むセンスアンプ回路とを有する半導体装置。 - 【請求項３】 情報を記憶するメモリセルと、メモリセ
ル情報を検出増幅するセンスアンプ回路と、メモリセル
およびセンスアンプ回路を制御する周辺回路とを含む半
導体装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面に形成され、前記第１導電型と
逆の第２導電型を有する第１のウェル領域と、 前記半導体基板の主表面の第１のウェル外に形成され、
第１の導電型を有する第２のウェル領域と、 前記半導体基板の主表面の第１のウェル内に形成され、
第１の導電型を有する第３のウェル領域と、 前記半導体基板表面の主表面の第１のウェル内に形成さ
れ、前記第３のウェルとほぼ等しい不純物濃度とほぼ等
しい深さを有する前記第１導電型の第４のウェルと、 前記第２のウェル内に形成されたＭＩＳトランジスタを
含む第１周辺回路部と、 前記第３のウェル内に形成されたＭＩＳトランジスタを
含むセンスアンプ回路とを有する半導体装置。 - 【請求項４】 さらに、前記第４のウェル内に形成され
たＭＩＳトランジスタを含む複数のメモリセルを有する
請求項３記載の半導体装置。 - 【請求項５】 さらに、前記半導体基板の主表面におい
て、前記第１および第２のウェル外に形成され、前記第
１のウェルとほぼ等しい不純物濃度とほぼ等しい深さを
有する前記第２導電型の第５のウェルを有する請求項１
〜４のいずれかに記載の半導体装置。 - 【請求項６】 さらに、前記第５のウェル内に形成さ
れ、前記第３のウェルとほぼ等しい不純物濃度とほぼ等
しい深さを有する前記第１導電型の複数の第６のウェル
を有する請求項５記載の半導体装置。 - 【請求項７】 さらに、前記第５のウェル上に形成され
た絶縁膜と、 前記絶縁膜上で前記第６のウェルの各々の上方に形成さ
れたヒューズとを有する請求項６記載の半導体装置。 - 【請求項８】 さらに、前記半導体基板の主表面におい
て、前記第１および第２のウェル外に形成され、前記第
２の導電型を有する第７のウェルと、 前記第７のウェル内に形成されたＭＩＳトランジスタを
含む第２周辺回路部とを有する請求項１〜７のいずれか
に記載の半導体装置。 - 【請求項９】 前記第１周辺回路部と前記第２周辺回路
部とがＣＭＩＳ回路を形成する請求項８記載の半導体装
置。 - 【請求項１０】 前記センスアンプ回路のＭＩＳトラン
ジスタは前記周辺回路のＭＩＳトランジスタよりも長い
チャネル長を有する請求項１〜９のいずれかに記載の半
導体装置。 - 【請求項１１】 主表面を有する第１導電型の半導体基
板と、 前記半導体基板の主表面に形成され、前記第１導電型と
逆の第２の導電型を有する第１のウェルと、 前記第１のウェル内に形成され、前記第１の導電型を有
する複数の第２のウェルと、 前記半導体基板の主表面において、前記第１のウェル外
に形成され、前記第１導電型を有する第３のウェルと、 前記半導体基板の主表面の前記第１のウェル上に形成さ
れた絶縁膜と、 前記絶縁膜上で少なくとも一部の前記第２のウェルの上
方に形成されたヒューズとを有する半導体装置。 - 【請求項１２】 さらに、前記第１、第３のウェル外に
形成され、前記第２の導電型を有する第４のウェルと、 前記第３、第４のウェル内に形成されたＭＩＳトランジ
スタを含むＣＭＩＳ回路とを有する請求項１１記載の半
導体装置。 - 【請求項１３】 さらに、少なくとも一部の前記第２の
ウェル内に形成されたＭＩＳトランジスタを含むメモリ
セルを有する請求項１１または１２のいずれかに記載の
半導体装置。 - 【請求項１４】 情報を記憶するメモリセルと、メモリ
セル情報を検出増幅するセンスアンプ回路と、メモリセ
ルおよびセンスアンプ回路を制御する周辺回路とを含む
半導体装置の製造方法であって、 第１の導電型を有する半導体基板の主表面上に第１の開
口を有する第１の不純物導入用マスクを形成する工程
と、 前記第１の不純物導入用マスクを用い、第１の開口下の
主表面内に前記第１の導電型と逆の第２の導電型の不純
物を導入し、第２の導電型の第１のウェル領域を形成す
る工程と、 前記第１の開口外と第１の開口内に対応する位置に第２
と第３の開口を有する第２の不純物導入用マスクを前記
主表面上に形成する工程と、 前記第２の不純物導入用マスクを用い、第２および第３
の開口下の主表面内に前記第１の導電型の不純物を導入
し、第１の導電型の第２のウェル領域と、前記第２のウ
ェルよりほぼ前記第１ウェルの不純物濃度分低い実効不
純物濃度を有する第３のウェル領域を形成する工程と、 前記第２のウェル内にＭＩＳトランジスタを含む第１周
辺回路部を形成する工程と、 前記第３のウェル内にＭＩＳトランジスタを含むセンス
アンプ回路を形成する工程とを有する半導体装置の製造
方法。 - 【請求項１５】 情報を記憶するメモリセルと、メモリ
セル情報を検出増幅するセンスアンプ回路と、メモリセ
ルおよびセンスアンプ回路を制御する周辺回路とを含む
半導体装置の製造方法であって、 第１の導電型を有する半導体基板の主表面上に第１の開
口を有する第１の不純物導入用マスクを形成する工程
と、 前記第１の不純物導入用マスクを用い、第１の開口下の
主表面内に前記第１の導電型と逆の第２の導電型の不純
物を導入する工程と、 前記第１の開口外と第１の開口内に対応する位置に第２
と第３の開口を有する第２の不純物導入用マスクを前記
主表面上に形成する工程と、 前記第２の不純物導入用マスクを用い、第２および第３
の開口下の主表面内に前記第１の導電型の不純物を導入
する工程と、 導入した不純物を活性化して第１の開口の位置に第２導
電型の第１のウェル、第２の開口の位置に第１導電型の
第２のウェル、前記第１のウェル内の第３の開口の位置
に第１導電型の複数の第３のウェルを形成する工程と、 前記第２のウェル内にＭＩＳトランジスタを含む第１周
辺回路部を形成する工程と、 前記第３のウェル内にＭＩＳトランジスタを含むセンス
アンプ回路を形成する工程とを有する半導体装置の製造
方法。 - 【請求項１６】 前記第１のマスクが第７の開口も有
し、前記第２の導電型の不純物を導入する工程が同時に
第７の開口下の主表面内にも第２の導電型の不純物を導
入し、前記不純物を活性化する工程が第７の開口の位置
に第２導電型の第７のウェルを形成する請求項１５記載
の半導体装置の製造方法。 - 【請求項１７】 ｐ型半導体基板内にチャネルストップ
が不要となる濃度の第１、第２のｎ型ウェルを形成する
工程と、 該第１のｎ型ウェルの外側および内側に同時に第３、第
４のｐ型ウェルを形成する工程と、 前記第２、第３、第４のウェルに同一の閾値電圧制御用
の不純物を導入する工程と、 前記第２、第３、第４のウェル上にゲート酸化膜とゲー
ト電極を形成する工程とを含み、 前記閾値電圧制御用の不純物量は前記第２のｎ型ウェル
内のトランジスタの閾値電圧が所望の値となるように設
定し、第３、第４のｐ型ウェルを形成する不純物濃度
は、前記決められた閾値電圧制御用不純物量によって第
３のｐ型ウェル内のトランジスタが所望の閾値電圧とな
るように設定し、第４のｐ型ウェルに形成されるトラン
ジスタのチャネル長は、前記決定されたｐ型ウェル不純
物濃度およびｎ型ウェル不純物濃度および閾値電圧制御
用不純物濃度とによって所望の閾値電圧となるように設
定する半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292179A JP3002371B2 (ja) | 1993-11-22 | 1993-11-22 | 半導体装置とその製造方法 |
| KR1019940030281A KR100214172B1 (ko) | 1993-11-22 | 1994-11-17 | 3중웰을 갖는 반도체 장치 |
| US08/754,615 US5789788A (en) | 1993-11-22 | 1996-11-20 | Semiconductor device with first and second wells which have opposite conductivity types and a third well region formed on one of the first and second wells |
| US09/070,786 US6326254B1 (en) | 1993-11-22 | 1998-05-01 | Method of manufacturing semiconductor device |
| KR1019980059494A KR100214174B1 (ko) | 1993-11-22 | 1998-12-28 | 3중 웰을 갖는 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5292179A JP3002371B2 (ja) | 1993-11-22 | 1993-11-22 | 半導体装置とその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH07142605A JPH07142605A (ja) | 1995-06-02 |
| JP3002371B2 true JP3002371B2 (ja) | 2000-01-24 |
Family
ID=17778589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5292179A Expired - Lifetime JP3002371B2 (ja) | 1993-11-22 | 1993-11-22 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5789788A (ja) |
| JP (1) | JP3002371B2 (ja) |
| KR (1) | KR100214172B1 (ja) |
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