JP3519545B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、半導体集積回路装置を構成
する配線パターンの設計技術に適用して有効な技術に関
するものである。
置の製造技術に関し、特に、半導体集積回路装置を構成
する配線パターンの設計技術に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】本発明者は、半導体集積回路装置を構成
する配線パターンの設計技術、特に、配線パターンにお
いて接続孔が接続される配線幅広部におけるレイアウト
設計技術について検討した。以下は公知とされた技術で
はないが、本願発明者が検討した技術であり、その概要
は次の通りである。
する配線パターンの設計技術、特に、配線パターンにお
いて接続孔が接続される配線幅広部におけるレイアウト
設計技術について検討した。以下は公知とされた技術で
はないが、本願発明者が検討した技術であり、その概要
は次の通りである。
【０００３】すなわち、配線パターンの配線幅広部にお
ける接続孔の合わせ余裕は、その配線幅広部の形状、１
つのパターンに接続される接続孔の数、接続孔の断面形
状または周囲の配線の配置環境等にかかわらず一定であ
り、配線パターンの長手方向も幅方向も等しく、接続孔
の外周に均等にとるようにしている。
ける接続孔の合わせ余裕は、その配線幅広部の形状、１
つのパターンに接続される接続孔の数、接続孔の断面形
状または周囲の配線の配置環境等にかかわらず一定であ
り、配線パターンの長手方向も幅方向も等しく、接続孔
の外周に均等にとるようにしている。
【０００４】なお、半導体集積回路装置を構成する配線
パターンのレイアウト設計技術については、例えば日刊
工業新聞社、昭和６２年９月２９日発行、「ＣＭＯＳデ
バイスハンドブック」Ｐ１４９〜Ｐ１６８に記載があ
る。
パターンのレイアウト設計技術については、例えば日刊
工業新聞社、昭和６２年９月２９日発行、「ＣＭＯＳデ
バイスハンドブック」Ｐ１４９〜Ｐ１６８に記載があ
る。
【０００５】
【発明が解決しようとする課題】ところが、配線パター
ンの配線幅広部における接続孔の合わせ余裕を、その外
周において均等にとる上記技術においては、接続孔部分
において目あきや目はずれが生じ、異なる層間の配線の
接続に不良が生じる結果、半導体集積回路装置の歩留ま
りおよび信頼性が著しく低下する問題があり、このよう
な接続不良の問題は配線パターンの微細化に伴って益々
顕著となることを本発明者は見出した。
ンの配線幅広部における接続孔の合わせ余裕を、その外
周において均等にとる上記技術においては、接続孔部分
において目あきや目はずれが生じ、異なる層間の配線の
接続に不良が生じる結果、半導体集積回路装置の歩留ま
りおよび信頼性が著しく低下する問題があり、このよう
な接続不良の問題は配線パターンの微細化に伴って益々
顕著となることを本発明者は見出した。
【０００６】例えば配線パターンをフォトリソグラフィ
技術によってフォトレジスト膜に転写する場合に、転写
されるパターンが設計値よりも細る場合がある。特に、
配線パターンの長手方向端部の方が、配線パターンの幅
方向よりも大幅に縮む場合がある。
技術によってフォトレジスト膜に転写する場合に、転写
されるパターンが設計値よりも細る場合がある。特に、
配線パターンの長手方向端部の方が、配線パターンの幅
方向よりも大幅に縮む場合がある。
【０００７】しかし、上記技術の場合は、配線幅広部に
おける接続孔の合わせ余裕を配線幅広部の外周で均等に
しており、このような配線パターンの縮みを考慮してい
ないため、配線幅広部において配線の長手方向端部が接
続孔の配置位置まで充分に延びきれないまま形成されて
しまう場合が生じ、接続孔において目あきや目はずれが
生じてしまう場合がある。
おける接続孔の合わせ余裕を配線幅広部の外周で均等に
しており、このような配線パターンの縮みを考慮してい
ないため、配線幅広部において配線の長手方向端部が接
続孔の配置位置まで充分に延びきれないまま形成されて
しまう場合が生じ、接続孔において目あきや目はずれが
生じてしまう場合がある。
【０００８】また、例えば接続孔の底部と上部とでは孔
の径が異なり、その上部の径の方がその底部の径よりも
大きく形成される場合がある。しかし、上記技術の場合
は、このような接続孔の孔径が孔の底部と上部とで異な
ることを考慮していないため、接続孔部分で目あき等の
接続不良が生じてしまう場合がある。
の径が異なり、その上部の径の方がその底部の径よりも
大きく形成される場合がある。しかし、上記技術の場合
は、このような接続孔の孔径が孔の底部と上部とで異な
ることを考慮していないため、接続孔部分で目あき等の
接続不良が生じてしまう場合がある。
【０００９】本発明の目的は、半導体集積回路装置を構
成する接続孔の接続の信頼性を向上させることのできる
技術を提供することにある。
成する接続孔の接続の信頼性を向上させることのできる
技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の半導体集積回路装置の製造方法
は、半導体基板上に所定の集積回路を構成するための配
線パターンを有する半導体集積回路装置の製造方法であ
って、前記配線パターンを形成するためのフォトマスク
の設計において、前記配線パターンにおける接続孔の接
続領域であって帯状の配線本体部の先端に設けられ前記
配線本体部の幅よりも幅の広い配線幅広部のパターンを
設計する際に、前記配線幅広部において、前記配線パタ
ーンの長手方向の長さが幅方向の長さと同一、又は長い
場合に、前記配線幅広部の転写パターン部分において露
光処理により前記配線パターンの長手方向の端部が縮む
のを補うために、前記配線幅広部における接続孔の合わ
せ余裕において、前記配線パターンの長手方向における
合わせ余裕に、前記配線幅広部の縮みを補う分の補正量
を追加する工程を有するものである。
は、半導体基板上に所定の集積回路を構成するための配
線パターンを有する半導体集積回路装置の製造方法であ
って、前記配線パターンを形成するためのフォトマスク
の設計において、前記配線パターンにおける接続孔の接
続領域であって帯状の配線本体部の先端に設けられ前記
配線本体部の幅よりも幅の広い配線幅広部のパターンを
設計する際に、前記配線幅広部において、前記配線パタ
ーンの長手方向の長さが幅方向の長さと同一、又は長い
場合に、前記配線幅広部の転写パターン部分において露
光処理により前記配線パターンの長手方向の端部が縮む
のを補うために、前記配線幅広部における接続孔の合わ
せ余裕において、前記配線パターンの長手方向における
合わせ余裕に、前記配線幅広部の縮みを補う分の補正量
を追加する工程を有するものである。
【００１３】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上に所定の集積回路を構成するため
の配線パターンを有する半導体集積回路装置の製造方法
であって、前記配線パターンを形成するためのフォトマ
スクの設計において、前記配線パターンにおける接続孔
の接続領域であって帯状の配線本体部の先端に設けられ
前記配線本体部の幅よりも幅の広い配線幅広部のパター
ンを設計する際に、前記配線幅広部において、前記配線
パターンの長手方向の長さよりも幅方向の長さの方が長
い場合には、前記配線幅広部の転写パターンにおいて露
光処理により配線幅広部の幅方向の端部が縮むのを補う
ために、前記配線幅広部における接続孔の合わせ余裕に
おいて、前記配線幅広部の幅方向における合わせ余裕
に、前記配線幅広部の縮みを補う分の補正量を追加する
工程を有するものである。
方法は、半導体基板上に所定の集積回路を構成するため
の配線パターンを有する半導体集積回路装置の製造方法
であって、前記配線パターンを形成するためのフォトマ
スクの設計において、前記配線パターンにおける接続孔
の接続領域であって帯状の配線本体部の先端に設けられ
前記配線本体部の幅よりも幅の広い配線幅広部のパター
ンを設計する際に、前記配線幅広部において、前記配線
パターンの長手方向の長さよりも幅方向の長さの方が長
い場合には、前記配線幅広部の転写パターンにおいて露
光処理により配線幅広部の幅方向の端部が縮むのを補う
ために、前記配線幅広部における接続孔の合わせ余裕に
おいて、前記配線幅広部の幅方向における合わせ余裕
に、前記配線幅広部の縮みを補う分の補正量を追加する
工程を有するものである。
【００１４】また、本発明の半導体集積回路装置の製造
方法は、前記配線パターンを形成するためのフォトマス
クの設計に際して、前記配線幅広部の近傍に他の配線パ
ターンが配置される場合には、前記配線幅広部の転写パ
ターン部分が、前記他の配線パターンに接触しないよう
に、前記他の配線パターンとの間に少なくとも最小加工
寸法が確保されることを条件として、前記配線幅広部に
おける接続孔の合わせ余裕の補正量を設定する工程を有
するものである。
方法は、前記配線パターンを形成するためのフォトマス
クの設計に際して、前記配線幅広部の近傍に他の配線パ
ターンが配置される場合には、前記配線幅広部の転写パ
ターン部分が、前記他の配線パターンに接触しないよう
に、前記他の配線パターンとの間に少なくとも最小加工
寸法が確保されることを条件として、前記配線幅広部に
おける接続孔の合わせ余裕の補正量を設定する工程を有
するものである。
【００１５】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上に所定の集積回路を構成するため
の配線パターンを有する半導体集積回路装置の製造方法
であって、前記配線パターンを形成するためのフォトマ
スクの設計において、前記配線パターンにおける接続孔
の接続領域であって帯状の配線本体部の先端に設けられ
前記配線本体部の幅よりも幅の広い配線幅広部のパター
ンを設計する際に、前記接続孔の実際の孔径がその底部
と上部とで異なる場合には、前記接続孔の底部側に配置
される前記配線幅広部における接続孔の合わせ余裕と、
前記接続孔の上部側に配置される前記配線幅広部におけ
る接続孔の合わせ余裕とを各々に適した値になるように
異ならせたものである。
方法は、半導体基板上に所定の集積回路を構成するため
の配線パターンを有する半導体集積回路装置の製造方法
であって、前記配線パターンを形成するためのフォトマ
スクの設計において、前記配線パターンにおける接続孔
の接続領域であって帯状の配線本体部の先端に設けられ
前記配線本体部の幅よりも幅の広い配線幅広部のパター
ンを設計する際に、前記接続孔の実際の孔径がその底部
と上部とで異なる場合には、前記接続孔の底部側に配置
される前記配線幅広部における接続孔の合わせ余裕と、
前記接続孔の上部側に配置される前記配線幅広部におけ
る接続孔の合わせ余裕とを各々に適した値になるように
異ならせたものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置のメモリセル領域の要部
断面図、図２は図１の半導体集積回路装置の周辺回路領
域の要部断面図、図３は図１の半導体集積回路装置のメ
モリセル領域の要部平面図、図４は図１の半導体集積回
路装置のメモリセル領域の要部平面図、図５〜図２１お
よび図２３〜図３２は図１の半導体集積回路装置の製造
工程中における要部断面図、図２２は図１の半導体集積
回路装置の図２１の製造工程中における要部平面図, 図
３３〜図５３は図１の半導体集積回路装置を構成する配
線パターンの設計データの作成方法を説明するための説
明図である。
形態である半導体集積回路装置のメモリセル領域の要部
断面図、図２は図１の半導体集積回路装置の周辺回路領
域の要部断面図、図３は図１の半導体集積回路装置のメ
モリセル領域の要部平面図、図４は図１の半導体集積回
路装置のメモリセル領域の要部平面図、図５〜図２１お
よび図２３〜図３２は図１の半導体集積回路装置の製造
工程中における要部断面図、図２２は図１の半導体集積
回路装置の図２１の製造工程中における要部平面図, 図
３３〜図５３は図１の半導体集積回路装置を構成する配
線パターンの設計データの作成方法を説明するための説
明図である。
【００１８】本実施の形態１の半導体集積回路装置は、
例えば６４ＭビットＤＲＡＭである。ただし、本発明
は、６４ＭビットＤＲＡＭに適用することに限定される
ものではなく種々適用可能である。
例えば６４ＭビットＤＲＡＭである。ただし、本発明
は、６４ＭビットＤＲＡＭに適用することに限定される
ものではなく種々適用可能である。
【００１９】このＤＲＡＭを図１〜図４によって説明す
る。なお、図１は図４のＩーＩ線の断面図を示してい
る。
る。なお、図１は図４のＩーＩ線の断面図を示してい
る。
【００２０】ＤＲＡＭを構成する半導体基板１ｓは、例
えばｐ- 形のシリコン（Ｓｉ）単結晶からなり、その上
部には、例えば二酸化シリコン（ＳｉＯ2)からなる素子
分離用のフィールド絶縁膜２が形成されている。
えばｐ- 形のシリコン（Ｓｉ）単結晶からなり、その上
部には、例えば二酸化シリコン（ＳｉＯ2)からなる素子
分離用のフィールド絶縁膜２が形成されている。
【００２１】メモリセル領域Ｍにおける半導体基板１ｓ
の上部には、ｐウエル３ｐが形成されている。このｐウ
エル３ｐには、例えばｐ形不純物のホウ素が導入されて
いる。そして、このｐウエル３ｐ上には、メモリセルＭ
Ｃが形成されている。このメモリセルＭＣは、１つのメ
モリセル選択ＭＯＳ・ＦＥＴ（以下、選択ＭＯＳとい
う）４と１つのキャパシタ５とから構成されている。こ
の１個のメモリセルＭＣのサイズは、例えば1.０〜2.０
μｍ2 程度である。
の上部には、ｐウエル３ｐが形成されている。このｐウ
エル３ｐには、例えばｐ形不純物のホウ素が導入されて
いる。そして、このｐウエル３ｐ上には、メモリセルＭ
Ｃが形成されている。このメモリセルＭＣは、１つのメ
モリセル選択ＭＯＳ・ＦＥＴ（以下、選択ＭＯＳとい
う）４と１つのキャパシタ５とから構成されている。こ
の１個のメモリセルＭＣのサイズは、例えば1.０〜2.０
μｍ2 程度である。
【００２２】選択ＭＯＳ４は、半導体基板１ｓの上部に
互いに離間して形成された一対の半導体領域４ａ, ４ｂ
と、半導体基板１ｓ上に形成されたゲート絶縁膜４ｃ
と、ゲート絶縁膜４ｃ上に形成されたゲート電極４ｄと
を有している。
互いに離間して形成された一対の半導体領域４ａ, ４ｂ
と、半導体基板１ｓ上に形成されたゲート絶縁膜４ｃ
と、ゲート絶縁膜４ｃ上に形成されたゲート電極４ｄと
を有している。
【００２３】半導体領域４ａ, ４ｂは、選択ＭＯＳ４の
ソース領域およびドレイン領域を形成するための領域で
あり、この半導体領域４ａ, ４ｂには、例えばｎ形不純
物のリンまたはヒ素（Ａｓ）が導入されている。なお、
この半導体領域４ａ, ４ｂの間に選択ＭＯＳ４のチャネ
ル領域が形成されている。
ソース領域およびドレイン領域を形成するための領域で
あり、この半導体領域４ａ, ４ｂには、例えばｎ形不純
物のリンまたはヒ素（Ａｓ）が導入されている。なお、
この半導体領域４ａ, ４ｂの間に選択ＭＯＳ４のチャネ
ル領域が形成されている。
【００２４】この半導体領域４ａ, ４ｂおよび２個のチ
ャネル領域からなる１個の活性領域は、その平面形状が
フィールド絶縁膜２によって囲まれて規定されており、
半導体領域４ａを中心にして左右対称の形状に形成され
ている（図３参照）。
ャネル領域からなる１個の活性領域は、その平面形状が
フィールド絶縁膜２によって囲まれて規定されており、
半導体領域４ａを中心にして左右対称の形状に形成され
ている（図３参照）。
【００２５】なお、選択ＭＯＳ４のゲート電極４ｄ下の
チャネル領域は、平面で見たときに屈折した上辺と下辺
とを有しているが、その屈折角度は１３５°以上に設計
されているので、チャネル領域の上辺と下辺でほぼ同じ
バーズビークの伸びおよびフィールド絶縁膜２の端部の
形状が得られるようになっている。
チャネル領域は、平面で見たときに屈折した上辺と下辺
とを有しているが、その屈折角度は１３５°以上に設計
されているので、チャネル領域の上辺と下辺でほぼ同じ
バーズビークの伸びおよびフィールド絶縁膜２の端部の
形状が得られるようになっている。
【００２６】これにより、本実施の形態１によれば、選
択ＭＯＳ４のチャネル領域の表面に段差が形成され難く
なるので、チャネル領域の全面にほぼ同じ深さに不純物
をイオン注入により導入することが可能となっている。
このため、均一な不純物濃度分布を有するチャネル領域
を得ることができるので、選択ＭＯＳ４のしきい値電圧
の変動を防ぐことが可能となっている。
択ＭＯＳ４のチャネル領域の表面に段差が形成され難く
なるので、チャネル領域の全面にほぼ同じ深さに不純物
をイオン注入により導入することが可能となっている。
このため、均一な不純物濃度分布を有するチャネル領域
を得ることができるので、選択ＭＯＳ４のしきい値電圧
の変動を防ぐことが可能となっている。
【００２７】ゲート絶縁膜４ｃは、例えばＳｉＯ2 から
なる。また、ゲート電極４ｄは、例えば低抵抗ポリシリ
コン膜からなる導体膜４ｄ1 上に、例えばタングステン
シリサイド（ＷＳｉ2)からなる導体膜４ｄ2 を堆積して
形成されている。この導体膜４ｄ2 により、ゲート電極
４ｄの低抵抗化を図っている。ただし、ゲート電極４ｄ
は、低抵抗ポリシリコンの単体膜で形成しても良く、タ
ングステン等のような所定の金属でも良い。
なる。また、ゲート電極４ｄは、例えば低抵抗ポリシリ
コン膜からなる導体膜４ｄ1 上に、例えばタングステン
シリサイド（ＷＳｉ2)からなる導体膜４ｄ2 を堆積して
形成されている。この導体膜４ｄ2 により、ゲート電極
４ｄの低抵抗化を図っている。ただし、ゲート電極４ｄ
は、低抵抗ポリシリコンの単体膜で形成しても良く、タ
ングステン等のような所定の金属でも良い。
【００２８】このゲート電極４ｄは、ワード線ＷＬの一
部でもある。ワード線ＷＬは、上記した活性領域が延在
する方向に対して直交する方向に延在しており、選択Ｍ
ＯＳ４のしきい値電圧を得るために必要な一定の幅（Ｌ
ｇ）を有している（図３参照）。この互いに隣接するワ
ード線ＷＬの間隔は、例えば0.５〜1.０μｍ程度であ
る。
部でもある。ワード線ＷＬは、上記した活性領域が延在
する方向に対して直交する方向に延在しており、選択Ｍ
ＯＳ４のしきい値電圧を得るために必要な一定の幅（Ｌ
ｇ）を有している（図３参照）。この互いに隣接するワ
ード線ＷＬの間隔は、例えば0.５〜1.０μｍ程度であ
る。
【００２９】なお、Ｌｇの寸法を有するワード線ＷＬの
領域は、少なくとも製造プロセスにおけるマスク合わせ
余裕寸法に相当する分、活性領域の幅よりも広く設けら
れている。
領域は、少なくとも製造プロセスにおけるマスク合わせ
余裕寸法に相当する分、活性領域の幅よりも広く設けら
れている。
【００３０】このゲート電極４ｄ（ワード線ＷＬ）の上
面および側面は、絶縁膜６ａ, ６ｂを介してキャップ絶
縁膜（第１キャップ絶縁膜）７ａおよびサイドウォール
（第１側壁絶縁膜）７ｂによって被覆されている。これ
らのキャップ絶縁膜７ａおよびサイドウォール７ｂは、
層間絶縁膜８ａ〜８ｃによって被覆されている。そし
て、層間絶縁膜８ａ〜８ｃには、半導体基板１ｓの上層
部の半導体領域４ａが露出するような接続孔９ａ1 が形
成され、層間絶縁膜８ａ, ８ｂには、半導体基板１ｓの
上層部の半導体領域４ｂが露出するような接続孔９ｂ1
が形成されている。これら接続孔９ａ1,９ｂ1 の直径
は、例えば0.３〜0.４μｍ程度である。
面および側面は、絶縁膜６ａ, ６ｂを介してキャップ絶
縁膜（第１キャップ絶縁膜）７ａおよびサイドウォール
（第１側壁絶縁膜）７ｂによって被覆されている。これ
らのキャップ絶縁膜７ａおよびサイドウォール７ｂは、
層間絶縁膜８ａ〜８ｃによって被覆されている。そし
て、層間絶縁膜８ａ〜８ｃには、半導体基板１ｓの上層
部の半導体領域４ａが露出するような接続孔９ａ1 が形
成され、層間絶縁膜８ａ, ８ｂには、半導体基板１ｓの
上層部の半導体領域４ｂが露出するような接続孔９ｂ1
が形成されている。これら接続孔９ａ1,９ｂ1 の直径
は、例えば0.３〜0.４μｍ程度である。
【００３１】絶縁膜６ａ, ６ｂは、例えばＳｉＯ2 から
なる。また、本実施の形態１においては、キャップ絶縁
膜７ａおよびサイドウォール７ｂが、例えば窒化シリコ
ンからなる。
なる。また、本実施の形態１においては、キャップ絶縁
膜７ａおよびサイドウォール７ｂが、例えば窒化シリコ
ンからなる。
【００３２】絶縁膜６ａ, ６ｂは、例えば次の２つの機
能を有している。すなわち、第１は、キャップ絶縁膜７
ａおよびサイドウォール７ｂを形成する際にその成膜処
理装置内が導体膜４ｄ2 の構成金属元素で汚染されるの
を防止する機能である。第２は、半導体集積回路装置の
製造工程における熱処理等に際し、熱膨張差に起因して
キャップ絶縁膜７ａおよびサイドウォール７ｂに加わる
ストレスを緩和する機能である。
能を有している。すなわち、第１は、キャップ絶縁膜７
ａおよびサイドウォール７ｂを形成する際にその成膜処
理装置内が導体膜４ｄ2 の構成金属元素で汚染されるの
を防止する機能である。第２は、半導体集積回路装置の
製造工程における熱処理等に際し、熱膨張差に起因して
キャップ絶縁膜７ａおよびサイドウォール７ｂに加わる
ストレスを緩和する機能である。
【００３３】キャップ絶縁膜７ａおよびサイドウォール
７ｂは、層間絶縁膜８ａ, ８ｂに接続孔９ａ1,９ｂ１を
形成する際にエッチングストッパとして機能し、互いに
隣接するワード線ＷＬ間に接続孔９ａ1,９ｂ１を自己整
合的に形成するための膜として機能している。すなわ
ち、キャップ絶縁膜７ａおよびサイドウォール７ｂは、
ワード線ＷＬの幅方向における接続孔９ａ1,９ｂ１の寸
法を規定している。
７ｂは、層間絶縁膜８ａ, ８ｂに接続孔９ａ1,９ｂ１を
形成する際にエッチングストッパとして機能し、互いに
隣接するワード線ＷＬ間に接続孔９ａ1,９ｂ１を自己整
合的に形成するための膜として機能している。すなわ
ち、キャップ絶縁膜７ａおよびサイドウォール７ｂは、
ワード線ＷＬの幅方向における接続孔９ａ1,９ｂ１の寸
法を規定している。
【００３４】このため、例えば接続孔９ａ1,９ｂ１がワ
ード線ＷＬの幅方向（図３の左右方向）に多少ずれたと
しても、キャップ絶縁膜７ａおよびサイドウォール７ｂ
がエッチングストッパとして機能するので、その接続孔
９ａ1,９ｂ１からワード線ＷＬの一部が露出するような
こともない。したがって、接続孔９ａ1,９ｂ1 の位置合
わせ余裕を小さくすることができる。
ード線ＷＬの幅方向（図３の左右方向）に多少ずれたと
しても、キャップ絶縁膜７ａおよびサイドウォール７ｂ
がエッチングストッパとして機能するので、その接続孔
９ａ1,９ｂ１からワード線ＷＬの一部が露出するような
こともない。したがって、接続孔９ａ1,９ｂ1 の位置合
わせ余裕を小さくすることができる。
【００３５】なお、接続孔９ａ1,９ｂ１がワード線ＷＬ
の長手方向（図３の上下方向）にずれたとしても、ここ
では層間絶縁膜８ａ, ８ｂの厚さがある程度確保されて
いるので、接続孔９ａ1,９ｂ1 から半導体基板１ｓの上
面が露出することもない。
の長手方向（図３の上下方向）にずれたとしても、ここ
では層間絶縁膜８ａ, ８ｂの厚さがある程度確保されて
いるので、接続孔９ａ1,９ｂ1 から半導体基板１ｓの上
面が露出することもない。
【００３６】層間絶縁膜８ａは、例えばＳｉＯ2 からな
り、層間絶縁膜８ｂは、例えばＢＰＳＧ（Boro Phospho
Silicate Glass)からなる。この層間絶縁膜８ａは、そ
の上層の層間絶縁膜８ｂ中のホウ素またはリンが下層の
半導体基板１ｓに拡散するのを防止する機能を有してい
る。
り、層間絶縁膜８ｂは、例えばＢＰＳＧ（Boro Phospho
Silicate Glass)からなる。この層間絶縁膜８ａは、そ
の上層の層間絶縁膜８ｂ中のホウ素またはリンが下層の
半導体基板１ｓに拡散するのを防止する機能を有してい
る。
【００３７】また、層間絶縁膜８ｂは、配線層の下地を
平坦にする機能を有している。これにより、フォトリソ
グラフィのマージンを確保することができ、接続孔９ａ
1,９ｂ1 や配線のパターン転写精度を向上させることが
できるようになっている。
平坦にする機能を有している。これにより、フォトリソ
グラフィのマージンを確保することができ、接続孔９ａ
1,９ｂ1 や配線のパターン転写精度を向上させることが
できるようになっている。
【００３８】層間絶縁膜８ｂ上には、例えばＳｉＯ2 か
らなる層間絶縁膜８ｃが形成されている。この層間絶縁
膜８ｃは、後述するビット線形成工程時等において、層
間絶縁膜８ｂからキャップ絶縁膜７ａの一部が露出して
いると、その露出部分がエッチングされてワード線ＷＬ
が露出してしまう場合があるので、それを防止するため
の膜である。したがって、そのような問題が生じない場
合には、設けなくても良い。
らなる層間絶縁膜８ｃが形成されている。この層間絶縁
膜８ｃは、後述するビット線形成工程時等において、層
間絶縁膜８ｂからキャップ絶縁膜７ａの一部が露出して
いると、その露出部分がエッチングされてワード線ＷＬ
が露出してしまう場合があるので、それを防止するため
の膜である。したがって、そのような問題が生じない場
合には、設けなくても良い。
【００３９】層間絶縁膜８ｃ上には、ビット線ＢＬが形
成されている。このビット線ＢＬは、例えば低抵抗ポリ
シリコンからなる導体膜（第２導体膜）ＢＬ1 の上層
に、例えばＷＳｉ2 からなる導体膜（第２導体膜）ＢＬ
2 が堆積されてなり、接続孔９ａ1 を介して半導体領域
４ａと電気的に接続されている。この互いに隣接するビ
ット線ＢＬの間隔は、例えば0.５〜1.０μｍ程度であ
る。
成されている。このビット線ＢＬは、例えば低抵抗ポリ
シリコンからなる導体膜（第２導体膜）ＢＬ1 の上層
に、例えばＷＳｉ2 からなる導体膜（第２導体膜）ＢＬ
2 が堆積されてなり、接続孔９ａ1 を介して半導体領域
４ａと電気的に接続されている。この互いに隣接するビ
ット線ＢＬの間隔は、例えば0.５〜1.０μｍ程度であ
る。
【００４０】導体膜ＢＬ1 と層間絶縁膜８ｃとの間に
は、接続孔９ａ1 を形成する際にエッチングマスクとな
ったマスク膜（第２マスク膜）１０ｂが残されている。
このマスク膜１０ｂは、接続孔９ａ1 形成時におけるエ
ッチング選択比を高くするための膜で、例えば低抵抗ポ
リシリコンからなり、ビット線ＢＬの一部でもある。
は、接続孔９ａ1 を形成する際にエッチングマスクとな
ったマスク膜（第２マスク膜）１０ｂが残されている。
このマスク膜１０ｂは、接続孔９ａ1 形成時におけるエ
ッチング選択比を高くするための膜で、例えば低抵抗ポ
リシリコンからなり、ビット線ＢＬの一部でもある。
【００４１】このビット線ＢＬは、上記したワード線Ｗ
Ｌと直交するように配置されている（図４参照）。ビッ
ト線ＢＬの中心線は、ビット線用の接続孔９ａ1 の中心
に必ずしも一致させる必要はないが、この場合、ビット
線ＢＬはキャパシタ用の接続孔９ｂ1,９ｂ2 を完全に囲
むための突出部を必要とする。
Ｌと直交するように配置されている（図４参照）。ビッ
ト線ＢＬの中心線は、ビット線用の接続孔９ａ1 の中心
に必ずしも一致させる必要はないが、この場合、ビット
線ＢＬはキャパシタ用の接続孔９ｂ1,９ｂ2 を完全に囲
むための突出部を必要とする。
【００４２】なお、ビット線ＢＬに上記突出部を形成す
ると、隣接するビット線ＢＬと突出部との短絡不良が生
じる可能性があるため、その突出部に隣接するビット線
ＢＬ部分を突出部から離れるように少し屈曲してある。
ると、隣接するビット線ＢＬと突出部との短絡不良が生
じる可能性があるため、その突出部に隣接するビット線
ＢＬ部分を突出部から離れるように少し屈曲してある。
【００４３】ビット線ＢＬの上面および側面は、絶縁膜
６ｃ, ６ｄを介してキャップ絶縁膜（第２キャップ絶縁
膜）１１ａおよびサイドウォール（第２側壁絶縁膜）１
１ｂによって被覆されている。このキャップ絶縁膜１１
ａおよびサイドウォール１１ｂは、層間絶縁膜８ｃ等に
接続孔９ｂ2 を形成する際にエッチングストッパとして
機能し、互いに隣接するビット線ＢＬ間に接続孔９ｂ2
を自己整合的に形成するための膜として機能している。
すなわち、キャップ絶縁膜１１ａおよびサイドウォール
１１ｂは、ビット線ＢＬの幅方向における接続孔９ｂ1,
９ｂ2 の寸法を規定している。
６ｃ, ６ｄを介してキャップ絶縁膜（第２キャップ絶縁
膜）１１ａおよびサイドウォール（第２側壁絶縁膜）１
１ｂによって被覆されている。このキャップ絶縁膜１１
ａおよびサイドウォール１１ｂは、層間絶縁膜８ｃ等に
接続孔９ｂ2 を形成する際にエッチングストッパとして
機能し、互いに隣接するビット線ＢＬ間に接続孔９ｂ2
を自己整合的に形成するための膜として機能している。
すなわち、キャップ絶縁膜１１ａおよびサイドウォール
１１ｂは、ビット線ＢＬの幅方向における接続孔９ｂ1,
９ｂ2 の寸法を規定している。
【００４４】したがって、例えば接続孔９ｂ1,９ｂ2 が
ビット線ＢＬの幅方向（図４の上下方向）に多少ずれた
としても、キャップ絶縁膜１１ａおよびサイドウォール
１１ｂがエッチングストッパとして機能するので、その
接続孔９ｂ1,９ｂ2 が素子分離領域に入り込み過ぎるこ
ともない。このため、接続孔９ｂ1,９ｂ2 の位置合わせ
余裕を小さくすることができる。
ビット線ＢＬの幅方向（図４の上下方向）に多少ずれた
としても、キャップ絶縁膜１１ａおよびサイドウォール
１１ｂがエッチングストッパとして機能するので、その
接続孔９ｂ1,９ｂ2 が素子分離領域に入り込み過ぎるこ
ともない。このため、接続孔９ｂ1,９ｂ2 の位置合わせ
余裕を小さくすることができる。
【００４５】さらに、このキャップ絶縁膜１１ａおよび
サイドウォール１１ｂは、絶縁膜１２によって被覆され
ている。この絶縁膜１２は、キャパシタ５を形成した後
の下地の絶縁膜を除去する際にエッチングストッパとし
て機能する膜であり、例えば窒化シリコンからなる。
サイドウォール１１ｂは、絶縁膜１２によって被覆され
ている。この絶縁膜１２は、キャパシタ５を形成した後
の下地の絶縁膜を除去する際にエッチングストッパとし
て機能する膜であり、例えば窒化シリコンからなる。
【００４６】この絶縁膜１２の厚さは、例えば１００〜
５００Å、好ましくは２５０Å程度に設定されている。
これ以上厚いと、ダングリングボンドを終端するための
最終的な水素アニール処理時に、水素が窒化シリコン膜
で捕縛されてしまい、充分な終端効果が得られなくなっ
てしまうからである。
５００Å、好ましくは２５０Å程度に設定されている。
これ以上厚いと、ダングリングボンドを終端するための
最終的な水素アニール処理時に、水素が窒化シリコン膜
で捕縛されてしまい、充分な終端効果が得られなくなっ
てしまうからである。
【００４７】このビット線ＢＬの上層には、例えば円筒
形のキャパシタ５が形成されている。すなわち、本実施
の形態１のＤＲＡＭは、ＣＯＢ構造となっている。キャ
パシタ５は、第１電極（第３導体膜）５ａ表面にキャパ
シタ絶縁膜５ｂを介して第２電極５ｃが被覆され構成さ
れている。すなわち、本実施の形態１では、第１電極５
ａの下面側およびキャパシタ５の軸部側面にも容量部が
形成されており、これにより大きな容量を確保すること
が可能となっている。
形のキャパシタ５が形成されている。すなわち、本実施
の形態１のＤＲＡＭは、ＣＯＢ構造となっている。キャ
パシタ５は、第１電極（第３導体膜）５ａ表面にキャパ
シタ絶縁膜５ｂを介して第２電極５ｃが被覆され構成さ
れている。すなわち、本実施の形態１では、第１電極５
ａの下面側およびキャパシタ５の軸部側面にも容量部が
形成されており、これにより大きな容量を確保すること
が可能となっている。
【００４８】第１電極５ａは、例えば低抵抗ポリシリコ
ンからなり、接続孔９ｂ1 内に埋め込まれた導体膜（第
１導体膜）１３を通じて選択ＭＯＳ４の一方の半導体領
域４ｂと電気的に接続されている。導体膜１３は、例え
ば低抵抗ポリシリコンからなる。
ンからなり、接続孔９ｂ1 内に埋め込まれた導体膜（第
１導体膜）１３を通じて選択ＭＯＳ４の一方の半導体領
域４ｂと電気的に接続されている。導体膜１３は、例え
ば低抵抗ポリシリコンからなる。
【００４９】キャパシタ絶縁膜５ｂは、例えば窒化シリ
コン膜上にＳｉＯ2 膜が堆積されて形成されている。ま
た、第２電極５ｃは、例えば低抵抗ポリシリコンからな
り、所定の配線と電気的に接続されている。
コン膜上にＳｉＯ2 膜が堆積されて形成されている。ま
た、第２電極５ｃは、例えば低抵抗ポリシリコンからな
り、所定の配線と電気的に接続されている。
【００５０】なお、キャパシタ５の第１電極５ａの下部
のマスク膜（第３マスク膜）１０ｃは、接続孔９ｂ2 を
穿孔する際にマスクとして用いた膜である。このマスク
膜１０ｃは、例えば低抵抗ポリシリコンからなり、キャ
パシタ５の第１電極５ａの一部となっている。
のマスク膜（第３マスク膜）１０ｃは、接続孔９ｂ2 を
穿孔する際にマスクとして用いた膜である。このマスク
膜１０ｃは、例えば低抵抗ポリシリコンからなり、キャ
パシタ５の第１電極５ａの一部となっている。
【００５１】一方、周辺回路領域Ｐにおける半導体基板
１ｓの上部には、ｐウエル３ｐおよびｎウエル３ｎが形
成されている。このｐウエル３ｐには、例えばｐ形不純
物のホウ素が導入されている。また、ｎウエル３ｎに
は、例えばｎ形不純物のリンまたはＡｓが導入されてい
る。そして、このｐウエル３ｐ上およびｎウエル３ｎ上
には、例えばｎＭＯＳ１４およびｐＭＯＳ１５が形成さ
れている。
１ｓの上部には、ｐウエル３ｐおよびｎウエル３ｎが形
成されている。このｐウエル３ｐには、例えばｐ形不純
物のホウ素が導入されている。また、ｎウエル３ｎに
は、例えばｎ形不純物のリンまたはＡｓが導入されてい
る。そして、このｐウエル３ｐ上およびｎウエル３ｎ上
には、例えばｎＭＯＳ１４およびｐＭＯＳ１５が形成さ
れている。
【００５２】これらのｎＭＯＳ１４およびｐＭＯＳ１５
によって、ＤＲＡＭのセンスアンプ回路、カラムデコー
ダ回路、カラムドライバ回路、ロウデコーダ回路、ロウ
ドライバ回路、Ｉ／Ｏセレクタ回路、データ入力バッフ
ァ回路、データ出力バッファ回路および電源回路等のよ
うな周辺回路が形成されている。
によって、ＤＲＡＭのセンスアンプ回路、カラムデコー
ダ回路、カラムドライバ回路、ロウデコーダ回路、ロウ
ドライバ回路、Ｉ／Ｏセレクタ回路、データ入力バッフ
ァ回路、データ出力バッファ回路および電源回路等のよ
うな周辺回路が形成されている。
【００５３】ｎＭＯＳ１４は、ｐウエル３ｐの上部に互
いに離間して形成された一対の半導体領域１４ａ, １４
ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１４
ｃと、ゲート絶縁膜１４ｃ上に形成されたゲート電極１
４ｄとを有している。
いに離間して形成された一対の半導体領域１４ａ, １４
ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１４
ｃと、ゲート絶縁膜１４ｃ上に形成されたゲート電極１
４ｄとを有している。
【００５４】半導体領域１４ａ, １４ｂは、ｎＭＯＳ１
４のソース領域およびドレイン領域を形成するための領
域であり、この半導体領域１４ａ, １４ｂには、例えば
ｎ形不純物のリンまたはＡｓが導入されている。なお、
この半導体領域１４ａ, １４ｂの間にｎＭＯＳ１４のチ
ャネル領域が形成されている。
４のソース領域およびドレイン領域を形成するための領
域であり、この半導体領域１４ａ, １４ｂには、例えば
ｎ形不純物のリンまたはＡｓが導入されている。なお、
この半導体領域１４ａ, １４ｂの間にｎＭＯＳ１４のチ
ャネル領域が形成されている。
【００５５】ゲート絶縁膜１４ｃは、例えばＳｉＯ2 か
らなる。また、ゲート電極１４ｄは、例えば低抵抗ポリ
シリコンからなる導体膜１４ｄ1 上にＷＳｉ2 からなる
導体膜１４ｄ2 が堆積されてなる。ただし、ゲート電極
１４ｄは、例えば低抵抗ポリシリコンの単体膜で形成し
ても良いし、金属で形成しても良い。
らなる。また、ゲート電極１４ｄは、例えば低抵抗ポリ
シリコンからなる導体膜１４ｄ1 上にＷＳｉ2 からなる
導体膜１４ｄ2 が堆積されてなる。ただし、ゲート電極
１４ｄは、例えば低抵抗ポリシリコンの単体膜で形成し
ても良いし、金属で形成しても良い。
【００５６】ゲート電極１４ｄの上面および側面には、
絶縁膜６ａ, ６ｂを介してキャップ絶縁膜７ａおよびサ
イドウォール７ｂが形成されている。絶縁膜６ａ, ６ｂ
は、上記したメモリセル領域Ｍの絶縁膜６ａ, ６ｂと同
一の機能を有しており、例えばＳｉＯ2 からなる。
絶縁膜６ａ, ６ｂを介してキャップ絶縁膜７ａおよびサ
イドウォール７ｂが形成されている。絶縁膜６ａ, ６ｂ
は、上記したメモリセル領域Ｍの絶縁膜６ａ, ６ｂと同
一の機能を有しており、例えばＳｉＯ2 からなる。
【００５７】また、キャップ絶縁膜７ａおよびサイドウ
ォール７ｂは、例えば窒化シリコンからなる。ただし、
この場合のサイドウォール７ｂは、主としてＬＤＤ（Li
ghtly Doped Drain)構造を構成するための膜である。
ォール７ｂは、例えば窒化シリコンからなる。ただし、
この場合のサイドウォール７ｂは、主としてＬＤＤ（Li
ghtly Doped Drain)構造を構成するための膜である。
【００５８】ｐＭＯＳ１５は、ｎウエル３ｎの上部に互
いに離間して形成された一対の半導体領域１５ａ, １５
ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１５
ｃと、ゲート絶縁膜１５ｃ上に形成されたゲート電極１
５ｄとを有している。
いに離間して形成された一対の半導体領域１５ａ, １５
ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１５
ｃと、ゲート絶縁膜１５ｃ上に形成されたゲート電極１
５ｄとを有している。
【００５９】半導体領域１５ａ, １５ｂは、ｐＭＯＳ１
５のソース領域およびドレイン領域を形成するための領
域であり、この半導体領域１５ａ, １５ｂには、例えば
ｐ形不純物のホウ素が導入されている。なお、この半導
体領域１５ａ, １５ｂの間にｐＭＯＳ１５のチャネル領
域が形成されている。
５のソース領域およびドレイン領域を形成するための領
域であり、この半導体領域１５ａ, １５ｂには、例えば
ｐ形不純物のホウ素が導入されている。なお、この半導
体領域１５ａ, １５ｂの間にｐＭＯＳ１５のチャネル領
域が形成されている。
【００６０】ゲート絶縁膜１５ｃは、例えばＳｉＯ2 か
らなる。また、ゲート電極１５ｄは、例えば低抵抗ポリ
シリコンからなる導体膜１５ｄ1 上にＷＳｉ2 からなる
導体膜１５ｄ2 が堆積されてなる。ただし、ゲート電極
１５ｄは、例えば低抵抗ポリシリコンの単体膜で形成し
ても良いし、金属で形成しても良い。
らなる。また、ゲート電極１５ｄは、例えば低抵抗ポリ
シリコンからなる導体膜１５ｄ1 上にＷＳｉ2 からなる
導体膜１５ｄ2 が堆積されてなる。ただし、ゲート電極
１５ｄは、例えば低抵抗ポリシリコンの単体膜で形成し
ても良いし、金属で形成しても良い。
【００６１】ゲート電極１５ｄの上面および側面には、
絶縁膜６ａ, ６ｂを介してキャップ絶縁膜７ａおよびサ
イドウォール７ｂが形成されている。絶縁膜６ａ, ６ｂ
は、上記したメモリセル領域Ｍの絶縁膜６ａ, ６ｂと同
一の機能を有しており、例えばＳｉＯ2 からなる。
絶縁膜６ａ, ６ｂを介してキャップ絶縁膜７ａおよびサ
イドウォール７ｂが形成されている。絶縁膜６ａ, ６ｂ
は、上記したメモリセル領域Ｍの絶縁膜６ａ, ６ｂと同
一の機能を有しており、例えばＳｉＯ2 からなる。
【００６２】また、キャップ絶縁膜７ａおよびサイドウ
ォール７ｂは、例えば窒化シリコンからなる。ただし、
この場合のサイドウォール７ｂは、主としてＬＤＤ構造
を構成するための膜である。
ォール７ｂは、例えば窒化シリコンからなる。ただし、
この場合のサイドウォール７ｂは、主としてＬＤＤ構造
を構成するための膜である。
【００６３】このｎＭＯＳ１４およびｐＭＯＳ１５は、
上記した層間絶縁膜８ａ〜８ｃによって被覆されてお
り、その層間絶縁膜８ｃ上には、上記した絶縁膜１２が
堆積されている。さらに、このようなメモリセル領域Ｍ
および周辺回路領域Ｐにおいて、絶縁膜１２上には、層
間絶縁膜８ｄが形成されており、これによってキャパシ
タ５の第２電極５ｃが被覆されている。
上記した層間絶縁膜８ａ〜８ｃによって被覆されてお
り、その層間絶縁膜８ｃ上には、上記した絶縁膜１２が
堆積されている。さらに、このようなメモリセル領域Ｍ
および周辺回路領域Ｐにおいて、絶縁膜１２上には、層
間絶縁膜８ｄが形成されており、これによってキャパシ
タ５の第２電極５ｃが被覆されている。
【００６４】層間絶縁膜８ｄは、例えばＳｉＯ2 からな
る絶縁膜８ｄ1 上に、例えばＢＰＳＧからなる絶縁膜８
ｄ2 が堆積されて形成されている。絶縁膜８ｄ1 は、そ
の上層の絶縁膜８ｄ2 中のホウ素またはリンがキャパシ
タ５の第２電極５ｃ側等に拡散するのを防止する機能を
有している。
る絶縁膜８ｄ1 上に、例えばＢＰＳＧからなる絶縁膜８
ｄ2 が堆積されて形成されている。絶縁膜８ｄ1 は、そ
の上層の絶縁膜８ｄ2 中のホウ素またはリンがキャパシ
タ５の第２電極５ｃ側等に拡散するのを防止する機能を
有している。
【００６５】次に、本実施の形態１の半導体集積回路装
置の製造方法を図５〜図３２によって説明する。
置の製造方法を図５〜図３２によって説明する。
【００６６】まず、図５に示すように、ｐ- 形Ｓｉ単結
晶からなる半導体基板１ｓの表面に熱酸化処理を施し
て、例えば厚さ１３５Å程度のＳｉＯ2 からなる絶縁膜
１６を形成した後、その上面に、例えば厚さ１４００Å
程度の窒化シリコンからなる絶縁膜１７をＣＶＤ法等に
より堆積する。
晶からなる半導体基板１ｓの表面に熱酸化処理を施し
て、例えば厚さ１３５Å程度のＳｉＯ2 からなる絶縁膜
１６を形成した後、その上面に、例えば厚さ１４００Å
程度の窒化シリコンからなる絶縁膜１７をＣＶＤ法等に
より堆積する。
【００６７】続いて、絶縁膜１７のうち、素子分離領域
に位置する部分をフォトリソグラフィ技術およびドライ
エッチング技術によって除去した後、このパターニング
された絶縁膜１７をマスクにして選択酸化処理を施すこ
とにより、図６に示すように、半導体基板１ｓの主面に
素子分離用のフィールド絶縁膜２を形成する。このフィ
ールド絶縁膜２は、例えばＳｉＯ2 からなり、その膜厚
は約４０００Åである。
に位置する部分をフォトリソグラフィ技術およびドライ
エッチング技術によって除去した後、このパターニング
された絶縁膜１７をマスクにして選択酸化処理を施すこ
とにより、図６に示すように、半導体基板１ｓの主面に
素子分離用のフィールド絶縁膜２を形成する。このフィ
ールド絶縁膜２は、例えばＳｉＯ2 からなり、その膜厚
は約４０００Åである。
【００６８】その後、絶縁膜１７を熱リン酸溶液等によ
り除去した後、フォトレジストをマスクにして、例えば
ｐ形不純物のホウ素をイオン注入により半導体基板１ｓ
の所定位置に導入し、そのフォトレジストを除去した後
に、半導体基板１ｓに熱拡散処理を施すことによりｐウ
エル３ｐを形成する。
り除去した後、フォトレジストをマスクにして、例えば
ｐ形不純物のホウ素をイオン注入により半導体基板１ｓ
の所定位置に導入し、そのフォトレジストを除去した後
に、半導体基板１ｓに熱拡散処理を施すことによりｐウ
エル３ｐを形成する。
【００６９】また、フォトレジストをマスクにして、例
えばｎ形不純物のリンをイオン注入により半導体基板１
ｓの所定位置に導入し、そのフォトレジストを除去した
後に、半導体基板１ｓに熱拡散処理を施すことによりｎ
ウエル３ｎを形成する。
えばｎ形不純物のリンをイオン注入により半導体基板１
ｓの所定位置に導入し、そのフォトレジストを除去した
後に、半導体基板１ｓに熱拡散処理を施すことによりｎ
ウエル３ｎを形成する。
【００７０】次いで、半導体基板１ｓの表面の絶縁膜１
６をフッ酸溶液でエッチング除去した後に、半導体基板
１ｓの表面に、例えば厚さ約１００Å程度のＳｉＯ2 か
らなる絶縁膜（図示せず）を形成する。
６をフッ酸溶液でエッチング除去した後に、半導体基板
１ｓの表面に、例えば厚さ約１００Å程度のＳｉＯ2 か
らなる絶縁膜（図示せず）を形成する。
【００７１】その後、チャネル領域での不純物濃度を最
適化することで、各ＭＯＳのしきい値電圧を得るため
に、活性領域の主面に、所定の不純物をイオン注入す
る。
適化することで、各ＭＯＳのしきい値電圧を得るため
に、活性領域の主面に、所定の不純物をイオン注入す
る。
【００７２】次いで、図７に示すように、半導体基板１
ｓの表面の絶縁膜をフッ酸溶液でエッチング除去した後
に、半導体基板１ｓの表面に選択ＭＯＳのゲート絶縁膜
４ｃおよび周辺回路を構成するＭＯＳのゲート絶縁膜１
４ｃ, １５ｃを形成する。このゲート絶縁膜４ｃは、例
えば熱酸化法で形成され、その膜厚は約９０Åである。
ｓの表面の絶縁膜をフッ酸溶液でエッチング除去した後
に、半導体基板１ｓの表面に選択ＭＯＳのゲート絶縁膜
４ｃおよび周辺回路を構成するＭＯＳのゲート絶縁膜１
４ｃ, １５ｃを形成する。このゲート絶縁膜４ｃは、例
えば熱酸化法で形成され、その膜厚は約９０Åである。
【００７３】続いて、図８に示すように、半導体基板１
の上面に、例えばリンが導入された低抵抗ポリシリコン
からなる導体膜１８ｄ1 およびＷＳｉ2 からなる導体膜
１８ｄ2 を順次堆積する。この導体膜１８ｄ1,１８ｄ2
は、例えばＣＶＤ法で形成され、これらの膜厚は、例え
ばそれぞれ７００Åおよび１５００Åである。
の上面に、例えばリンが導入された低抵抗ポリシリコン
からなる導体膜１８ｄ1 およびＷＳｉ2 からなる導体膜
１８ｄ2 を順次堆積する。この導体膜１８ｄ1,１８ｄ2
は、例えばＣＶＤ法で形成され、これらの膜厚は、例え
ばそれぞれ７００Åおよび１５００Åである。
【００７４】その後、上層の導体膜１８ｄ2 上に、例え
ばＳｉＯ2 からなる絶縁膜６ａおよび窒化シリコンから
なるキャップ絶縁膜７ａを順次堆積する。この絶縁膜６
ａおよびキャップ絶縁膜７ａは、例えばＣＶＤ法で形成
される。
ばＳｉＯ2 からなる絶縁膜６ａおよび窒化シリコンから
なるキャップ絶縁膜７ａを順次堆積する。この絶縁膜６
ａおよびキャップ絶縁膜７ａは、例えばＣＶＤ法で形成
される。
【００７５】絶縁膜６ａは、キャップ絶縁膜７ａ形成に
際してその成膜装置内が導体膜１８ｄ2 の構成金属で汚
染されるのを防止するとともに、熱処理等に際してキャ
ップ絶縁膜７ａに加わる応力を緩和するための膜であ
り、その厚さは、例えば１００〜５００Å程度である。
際してその成膜装置内が導体膜１８ｄ2 の構成金属で汚
染されるのを防止するとともに、熱処理等に際してキャ
ップ絶縁膜７ａに加わる応力を緩和するための膜であ
り、その厚さは、例えば１００〜５００Å程度である。
【００７６】また、キャップ絶縁膜７ａは、後述する接
続孔形成工程に際して、エッチングストッパとして機能
する膜であり、その厚さは、例えば２０００Å程度であ
る。
続孔形成工程に際して、エッチングストッパとして機能
する膜であり、その厚さは、例えば２０００Å程度であ
る。
【００７７】次いで、図９に示すように、フォトレジス
トをマスクにして、そのフォトレジストから露出するキ
ャップ絶縁膜７ａ、絶縁膜６ａおよび導体膜１８ｄ2,１
８ｄ1 を順次エッチング除去することにより、メモリセ
ル領域Ｍおよび周辺回路領域Ｐにゲート電極４ｄ（ワー
ド線ＷＬ）, １４ｄ, １５ｄを形成する。
トをマスクにして、そのフォトレジストから露出するキ
ャップ絶縁膜７ａ、絶縁膜６ａおよび導体膜１８ｄ2,１
８ｄ1 を順次エッチング除去することにより、メモリセ
ル領域Ｍおよび周辺回路領域Ｐにゲート電極４ｄ（ワー
ド線ＷＬ）, １４ｄ, １５ｄを形成する。
【００７８】続いて、上記したフォトレジストを除去し
た後、半導体基板１ｓに熱酸化処理を施すことにより、
ゲート電極４ｄ, １４ｄ, １５ｄの側面に、例えばＳｉ
Ｏ2からなる薄い絶縁膜６ｂを形成する。
た後、半導体基板１ｓに熱酸化処理を施すことにより、
ゲート電極４ｄ, １４ｄ, １５ｄの側面に、例えばＳｉ
Ｏ2からなる薄い絶縁膜６ｂを形成する。
【００７９】その後、図１０に示すように、周辺回路領
域ＰのｎＭＯＳ形成領域およびｐＭＯＳ形成領域にそれ
ぞれｎ形不純物のリンおよびｐ形不純物のホウ素をゲー
ト電極１４ｄ, １５ｄをマスクとしてイオン注入するこ
とにより、低不純物濃度の半導体領域１４ａ1,１４ｂ1,
１５ａ1,１５ｂ1 を形成する。
域ＰのｎＭＯＳ形成領域およびｐＭＯＳ形成領域にそれ
ぞれｎ形不純物のリンおよびｐ形不純物のホウ素をゲー
ト電極１４ｄ, １５ｄをマスクとしてイオン注入するこ
とにより、低不純物濃度の半導体領域１４ａ1,１４ｂ1,
１５ａ1,１５ｂ1 を形成する。
【００８０】次いで、メモリセル領域Ｍの選択ＭＯＳ形
成領域にｎ形不純物のリンをゲート電極４ｄをマスクと
してイオン注入し、このｎ形不純物を引き伸ばし拡散す
ることにより、選択ＭＯＳ４のソース領域およびドレイ
ン領域を構成する半導体領域４ａ, ４ｂを形成する。半
導体領域４ａ, ４ｂは、それぞれ後にビット線およびキ
ャパシタが接続される。
成領域にｎ形不純物のリンをゲート電極４ｄをマスクと
してイオン注入し、このｎ形不純物を引き伸ばし拡散す
ることにより、選択ＭＯＳ４のソース領域およびドレイ
ン領域を構成する半導体領域４ａ, ４ｂを形成する。半
導体領域４ａ, ４ｂは、それぞれ後にビット線およびキ
ャパシタが接続される。
【００８１】続いて、半導体基板１ｓ上に、例えば窒化
シリコンからなる絶縁膜をＣＶＤ法により堆積した後、
その絶縁膜をＲＩＥ（Reactive Ion Etching）等のよう
な異方性ドライエッチング法によってエッチバックする
ことにより、選択ＭＯＳ４のゲート電極４ｄの側面にサ
イドウォール７ｂを形成する。
シリコンからなる絶縁膜をＣＶＤ法により堆積した後、
その絶縁膜をＲＩＥ（Reactive Ion Etching）等のよう
な異方性ドライエッチング法によってエッチバックする
ことにより、選択ＭＯＳ４のゲート電極４ｄの側面にサ
イドウォール７ｂを形成する。
【００８２】なお、このようなサイドウォール７ｂを形
成した後、ｐウエル３ｐの主面に、上記したｎ形不純物
のリンよりも高濃度にヒ素（Ａｓ）をイオン注入するこ
とにより、選択ＭＯＳ４のソース領域およびドレイン領
域をＬＤＤ（Lightly DopedDrain)構造としても良い。
成した後、ｐウエル３ｐの主面に、上記したｎ形不純物
のリンよりも高濃度にヒ素（Ａｓ）をイオン注入するこ
とにより、選択ＭＯＳ４のソース領域およびドレイン領
域をＬＤＤ（Lightly DopedDrain)構造としても良い。
【００８３】その後、周辺回路領域ＰのｎＭＯＳ形成領
域およびｐＭＯＳ形成領域にそれぞれｎ形不純物のリン
およびｐ形不純物のホウ素をサイドウォール７ｂをマス
クとしてイオン注入することにより、高不純物濃度の半
導体領域１４ａ2,１４ｂ2,１５ａ2,１５ｂ2 を形成す
る。これにより、周辺回路領域ＰのｎＭＯＳ１４および
ｐＭＯＳ１５の半導体領域１４ａ, １４ｂ, １５ａ, １
５ｂを形成する。
域およびｐＭＯＳ形成領域にそれぞれｎ形不純物のリン
およびｐ形不純物のホウ素をサイドウォール７ｂをマス
クとしてイオン注入することにより、高不純物濃度の半
導体領域１４ａ2,１４ｂ2,１５ａ2,１５ｂ2 を形成す
る。これにより、周辺回路領域ＰのｎＭＯＳ１４および
ｐＭＯＳ１５の半導体領域１４ａ, １４ｂ, １５ａ, １
５ｂを形成する。
【００８４】次いで、図１１に示すように、半導体基板
１ｓ上に、例えばＳｉＯ2 からなる層間絶縁膜８ａをＣ
ＶＤ法等で堆積した後、その層間絶縁膜８ａ上に、例え
ばＢＰＳＧ等からなる層間絶縁膜８ｂをＣＶＤ法等によ
って堆積する。
１ｓ上に、例えばＳｉＯ2 からなる層間絶縁膜８ａをＣ
ＶＤ法等で堆積した後、その層間絶縁膜８ａ上に、例え
ばＢＰＳＧ等からなる層間絶縁膜８ｂをＣＶＤ法等によ
って堆積する。
【００８５】続いて、その層間絶縁膜８ｂの上面を化学
的機械研磨（Chemical MechanicalPolishing ；ＣＭ
Ｐ）法によって平坦化した後、その層間絶縁膜８ｂ上
に、例えばリンが導入された低抵抗ポリシリコンからな
るマスク膜（第１マスク膜）１０ａをＣＶＤ法等によっ
て堆積する。
的機械研磨（Chemical MechanicalPolishing ；ＣＭ
Ｐ）法によって平坦化した後、その層間絶縁膜８ｂ上
に、例えばリンが導入された低抵抗ポリシリコンからな
るマスク膜（第１マスク膜）１０ａをＣＶＤ法等によっ
て堆積する。
【００８６】その後、フォトレジストをマスクにして、
マスク膜１０ａをドライエッチング法等によってパター
ニングすることにより、選択ＭＯＳ４の一方の半導体領
域４ｂの上方が開口するようなマスク膜１０ａのパター
ンを形成する。
マスク膜１０ａをドライエッチング法等によってパター
ニングすることにより、選択ＭＯＳ４の一方の半導体領
域４ｂの上方が開口するようなマスク膜１０ａのパター
ンを形成する。
【００８７】この際、本実施の形態１においては、マス
ク膜１０ａの下地の層間絶縁膜８ｂの上面を平坦にして
いるので、充分なフォトリソグラフィマージンを確保す
ることができ、良好なパターン転写が可能である。な
お、周辺回路領域Ｐにおいては、層間絶縁膜８ｂ上面の
全面がマスク膜１０ａによって覆われている。
ク膜１０ａの下地の層間絶縁膜８ｂの上面を平坦にして
いるので、充分なフォトリソグラフィマージンを確保す
ることができ、良好なパターン転写が可能である。な
お、周辺回路領域Ｐにおいては、層間絶縁膜８ｂ上面の
全面がマスク膜１０ａによって覆われている。
【００８８】ここで、マスク膜１０ａとして低抵抗ポリ
シリコンを用いたのは、以下の理由からである。第１
に、後述するキャパシタ５用の接続孔形成工程に際し
て、窒化シリコン膜とのエッチング選択比を高くできる
からである。第２に、その接続孔内に導体膜を埋め込ん
だ後、その導体膜のエッチバック処理に際して下層のマ
スク膜１０ａも同時に除去してしまうことができるから
である。
シリコンを用いたのは、以下の理由からである。第１
に、後述するキャパシタ５用の接続孔形成工程に際し
て、窒化シリコン膜とのエッチング選択比を高くできる
からである。第２に、その接続孔内に導体膜を埋め込ん
だ後、その導体膜のエッチバック処理に際して下層のマ
スク膜１０ａも同時に除去してしまうことができるから
である。
【００８９】ただし、マスク膜１０ａの構成材料は、ポ
リシリコンに限定されるものではなく種々変更可能であ
り、例えば窒化シリコンでも良い。
リシリコンに限定されるものではなく種々変更可能であ
り、例えば窒化シリコンでも良い。
【００９０】次いで、そのマスク膜１０ａをエッチング
マスクとして、マスク膜１０ａから露出する層間絶縁膜
８ａ, ８ｂを、例えばドライエッチング法によって除去
することにより、図１２に示すように、選択ＭＯＳ４の
半導体領域４ｂが露出するような接続孔（第１キャパシ
タ用接続孔）９ｂ1 を形成する。接続孔９ｂ1 の直径
は、例えば0.３〜0.４μｍ程度である。
マスクとして、マスク膜１０ａから露出する層間絶縁膜
８ａ, ８ｂを、例えばドライエッチング法によって除去
することにより、図１２に示すように、選択ＭＯＳ４の
半導体領域４ｂが露出するような接続孔（第１キャパシ
タ用接続孔）９ｂ1 を形成する。接続孔９ｂ1 の直径
は、例えば0.３〜0.４μｍ程度である。
【００９１】この際、本実施の形態１においては、キャ
ップ絶縁膜７ａおよびサイドウォール７ｂを窒化シリコ
ンで形成しているので、ドライエッチング処理における
窒化シリコンに対する選択比を高く設定することで、キ
ャップ絶縁膜７ａおよびサイドウォール７ｂがエッチン
グストッパとなり、微細な接続孔９ｂ1 を自己整合的に
高い位置合わせ精度で形成することができる。
ップ絶縁膜７ａおよびサイドウォール７ｂを窒化シリコ
ンで形成しているので、ドライエッチング処理における
窒化シリコンに対する選択比を高く設定することで、キ
ャップ絶縁膜７ａおよびサイドウォール７ｂがエッチン
グストッパとなり、微細な接続孔９ｂ1 を自己整合的に
高い位置合わせ精度で形成することができる。
【００９２】例えばマスク膜１０ａの開口部の位置が多
少ワード線ＷＬの幅方向（図１２の左右方向）にずれた
としても、キャップ絶縁膜７ａおよびサイドウォール７
ｂが窒化シリコンからなりエッチングストッパとして機
能するようになっているので、そのマスク膜をエッチン
グマスクとして形成した接続孔からワード線ＷＬの一部
が露出することもない。
少ワード線ＷＬの幅方向（図１２の左右方向）にずれた
としても、キャップ絶縁膜７ａおよびサイドウォール７
ｂが窒化シリコンからなりエッチングストッパとして機
能するようになっているので、そのマスク膜をエッチン
グマスクとして形成した接続孔からワード線ＷＬの一部
が露出することもない。
【００９３】また、マスク膜１０ａの開口部の位置がワ
ード線ＷＬの延在する方向にずれたとしても、その場合
は、下層のフィールド絶縁膜２の厚さが充分厚いので、
そのマスク膜をエッチングマスクとして形成した接続孔
が半導体基板１ｓの上部にまで到達することもない。
ード線ＷＬの延在する方向にずれたとしても、その場合
は、下層のフィールド絶縁膜２の厚さが充分厚いので、
そのマスク膜をエッチングマスクとして形成した接続孔
が半導体基板１ｓの上部にまで到達することもない。
【００９４】したがって、本実施の形態１においては、
位置合わせずれを考慮して多めに確保していた接続孔９
ｂ1 の位置合わせ余裕を小さくすることができるので、
メモリセル領域Ｍの面積を縮小することが可能になって
いる。
位置合わせずれを考慮して多めに確保していた接続孔９
ｂ1 の位置合わせ余裕を小さくすることができるので、
メモリセル領域Ｍの面積を縮小することが可能になって
いる。
【００９５】この際のドライエッチング条件は、例えば
以下の通りである。選択比は、例えば１０〜１５程度で
ある。反応ガスは、例えばＣ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａ
ｒガスで、それぞれ例えば３／５／２００／５５０sccm
程度である。圧力は、例えば１００mTorr 程度、高周波
電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００watts程
度である。処理温度は、上部電極／壁面／下部電極にお
いてそれぞれ、例えば２０／６０／−１０℃程度であ
る。
以下の通りである。選択比は、例えば１０〜１５程度で
ある。反応ガスは、例えばＣ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａ
ｒガスで、それぞれ例えば３／５／２００／５５０sccm
程度である。圧力は、例えば１００mTorr 程度、高周波
電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００watts程
度である。処理温度は、上部電極／壁面／下部電極にお
いてそれぞれ、例えば２０／６０／−１０℃程度であ
る。
【００９６】続いて、図１３に示すように、半導体基板
１ｓ上に、例えばリンが導入された低抵抗ポリシリコン
からなる導体膜１３をＣＶＤ法等によって堆積した後、
その導体膜１３をドライエッチング法等によってエッチ
バックすることにより、図１４に示すように、接続孔９
ｂ1 内のみに導体膜１３を埋め込む。このエッチバック
処理の際に、下層のマスク膜１０ａ（図１３参照）も除
去してしまう。
１ｓ上に、例えばリンが導入された低抵抗ポリシリコン
からなる導体膜１３をＣＶＤ法等によって堆積した後、
その導体膜１３をドライエッチング法等によってエッチ
バックすることにより、図１４に示すように、接続孔９
ｂ1 内のみに導体膜１３を埋め込む。このエッチバック
処理の際に、下層のマスク膜１０ａ（図１３参照）も除
去してしまう。
【００９７】その後、図１５に示すように、半導体基板
１ｓ上に、例えばＳｉＯ2 からなる層間絶縁膜８ｃをＣ
ＶＤ法等によって堆積する。この層間絶縁膜８ｃの厚さ
は、例えば５００〜１０００Å程度である。
１ｓ上に、例えばＳｉＯ2 からなる層間絶縁膜８ｃをＣ
ＶＤ法等によって堆積する。この層間絶縁膜８ｃの厚さ
は、例えば５００〜１０００Å程度である。
【００９８】次いで、その層間絶縁膜８ｃ上に、例えば
低抵抗ポリシリコンからなるマスク膜１０ｂをＣＶＤ法
等によって堆積する。このマスク膜１０ｂの厚さは、例
えば３０００〜６０００Å程度である。
低抵抗ポリシリコンからなるマスク膜１０ｂをＣＶＤ法
等によって堆積する。このマスク膜１０ｂの厚さは、例
えば３０００〜６０００Å程度である。
【００９９】続いて、フォトレジストをマスクとして、
そのマスク膜１０ｂをドライエッチング処理によってパ
ターニングすることにより、マスク膜１０ｂにおいて半
導体領域４ａの上方を開口した後、その開口部から露出
する領域の層間絶縁膜８ａ〜８ｃをドライエッチング処
理によってエッチング除去する。
そのマスク膜１０ｂをドライエッチング処理によってパ
ターニングすることにより、マスク膜１０ｂにおいて半
導体領域４ａの上方を開口した後、その開口部から露出
する領域の層間絶縁膜８ａ〜８ｃをドライエッチング処
理によってエッチング除去する。
【０１００】これにより、図１６に示すように、選択Ｍ
ＯＳ４の半導体領域４ａが露出するような接続孔９ａ1
を穿孔する。この接続孔９ａ1 の直径は、例えば0.３〜
0.４μｍ程度である。
ＯＳ４の半導体領域４ａが露出するような接続孔９ａ1
を穿孔する。この接続孔９ａ1 の直径は、例えば0.３〜
0.４μｍ程度である。
【０１０１】この際、本実施の形態１においては、キャ
ップ絶縁膜７ａおよびサイドウォール７ｂを窒化シリコ
ンで形成しているので、ドライエッチング処理における
窒化シリコンに対する選択比を高く設定することで、キ
ャップ絶縁膜７ａおよびサイドウォール７ｂがエッチン
グストッパとなり、微細な接続孔９ａ1 を自己整合的に
高い位置合わせ精度で形成することができる。
ップ絶縁膜７ａおよびサイドウォール７ｂを窒化シリコ
ンで形成しているので、ドライエッチング処理における
窒化シリコンに対する選択比を高く設定することで、キ
ャップ絶縁膜７ａおよびサイドウォール７ｂがエッチン
グストッパとなり、微細な接続孔９ａ1 を自己整合的に
高い位置合わせ精度で形成することができる。
【０１０２】例えばマスク膜１０ｂの開口部の位置が多
少ワード線ＷＬの幅方向（図１６の左右方向）にずれた
としても、キャップ絶縁膜７ａおよびサイドウォール７
ｂが窒化シリコンからなりエッチングストッパとして機
能するようになっているので、そのマスク膜をエッチン
グマスクとして形成した接続孔からワード線ＷＬの一部
が露出することもない。
少ワード線ＷＬの幅方向（図１６の左右方向）にずれた
としても、キャップ絶縁膜７ａおよびサイドウォール７
ｂが窒化シリコンからなりエッチングストッパとして機
能するようになっているので、そのマスク膜をエッチン
グマスクとして形成した接続孔からワード線ＷＬの一部
が露出することもない。
【０１０３】また、マスク膜１０ｂの開口部の位置がワ
ード線ＷＬの延在する方向にずれたとしても、その場合
は、下層のフィールド絶縁膜２の厚さが充分厚いので、
そのマスク膜をエッチングマスクとして形成した接続孔
が半導体基板１ｓの上部にまで到達することもない。
ード線ＷＬの延在する方向にずれたとしても、その場合
は、下層のフィールド絶縁膜２の厚さが充分厚いので、
そのマスク膜をエッチングマスクとして形成した接続孔
が半導体基板１ｓの上部にまで到達することもない。
【０１０４】したがって、本実施の形態１においては、
位置合わせずれを考慮して多めに確保していた接続孔９
ａ1 の位置合わせ余裕を小さくすることができるので、
メモリセル領域Ｍの面積を縮小することが可能になって
いる。
位置合わせずれを考慮して多めに確保していた接続孔９
ａ1 の位置合わせ余裕を小さくすることができるので、
メモリセル領域Ｍの面積を縮小することが可能になって
いる。
【０１０５】この際のドライエッチング条件は、例えば
以下の通りである。選択比は、例えば１０〜１５程度で
ある。反応ガスは、例えばＣ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａ
ｒガスで、それぞれ例えば３／５／２００／５５０sccm
程度である。圧力は、例えば１００mTorr 程度、高周波
電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００watts程
度である。処理温度は、上部電極／壁面／下部電極にお
いてそれぞれ、例えば２０／６０／−１０℃程度であ
る。
以下の通りである。選択比は、例えば１０〜１５程度で
ある。反応ガスは、例えばＣ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａ
ｒガスで、それぞれ例えば３／５／２００／５５０sccm
程度である。圧力は、例えば１００mTorr 程度、高周波
電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００watts程
度である。処理温度は、上部電極／壁面／下部電極にお
いてそれぞれ、例えば２０／６０／−１０℃程度であ
る。
【０１０６】その後、図１７に示すように、半導体基板
１ｓ上に、例えばリンが導入された低抵抗ポリシリコン
からなる導体膜ＢＬ1 およびＷｓｉ2 からなる導体膜Ｂ
Ｌ2をＣＶＤ法等によって順次堆積し、続いて、その導
体膜ＢＬ2 上にＳｉＯ2 からなる絶縁膜６ｃおよび窒化
シリコンからなるキャップ絶縁膜１１ａをＣＶＤ法等に
よって順次堆積する。このキャップ絶縁膜１１ａの厚さ
は、例えば２０００Å程度である。
１ｓ上に、例えばリンが導入された低抵抗ポリシリコン
からなる導体膜ＢＬ1 およびＷｓｉ2 からなる導体膜Ｂ
Ｌ2をＣＶＤ法等によって順次堆積し、続いて、その導
体膜ＢＬ2 上にＳｉＯ2 からなる絶縁膜６ｃおよび窒化
シリコンからなるキャップ絶縁膜１１ａをＣＶＤ法等に
よって順次堆積する。このキャップ絶縁膜１１ａの厚さ
は、例えば２０００Å程度である。
【０１０７】次いで、キャップ絶縁膜１１ａ上に、ビッ
ト線形成領域を被覆するようなフォトレジスト１９ａを
形成した後、そのフォトレジスト１９ａをエッチングマ
スクとして、そのマスクから露出するキャップ絶縁膜１
１ａ、絶縁膜６ｃ、導体膜ＢＬ2,ＢＬ1 およびマスク膜
１０ｂを順次エッチング除去する。
ト線形成領域を被覆するようなフォトレジスト１９ａを
形成した後、そのフォトレジスト１９ａをエッチングマ
スクとして、そのマスクから露出するキャップ絶縁膜１
１ａ、絶縁膜６ｃ、導体膜ＢＬ2,ＢＬ1 およびマスク膜
１０ｂを順次エッチング除去する。
【０１０８】これにより、図１８に示すように、導体膜
ＢＬ1,ＢＬ2 、マスク膜１０ｂからなるビット線ＢＬを
形成する。ビット線ＢＬは、接続孔９ａ1 を通じて選択
ＭＯＳ４の一方の半導体領域４ａと電気的に接続されて
いる。
ＢＬ1,ＢＬ2 、マスク膜１０ｂからなるビット線ＢＬを
形成する。ビット線ＢＬは、接続孔９ａ1 を通じて選択
ＭＯＳ４の一方の半導体領域４ａと電気的に接続されて
いる。
【０１０９】続いて、フォトレジスト１９ａ（図１７参
照）を除去した後、半導体基板１に対して熱酸化処理を
施すことによリ、図１９に示すように、ビット線ＢＬを
構成する導体膜ＢＬ1,ＢＬ2 およびマスク膜１０ｂの側
面に、例えばＳｉＯ2 からなる薄い絶縁膜６ｄを形成す
る。
照）を除去した後、半導体基板１に対して熱酸化処理を
施すことによリ、図１９に示すように、ビット線ＢＬを
構成する導体膜ＢＬ1,ＢＬ2 およびマスク膜１０ｂの側
面に、例えばＳｉＯ2 からなる薄い絶縁膜６ｄを形成す
る。
【０１１０】その後、半導体基板１ｓ上に、例えば窒化
シリコンからなる絶縁膜をＣＶＤ法で堆積した後、その
絶縁膜をＲＩＥ等の異方性ドライエッチング法でエッチ
ング除去することにより、ビット線ＢＬの側面にサイド
ウォール１１ｂを形成する。
シリコンからなる絶縁膜をＣＶＤ法で堆積した後、その
絶縁膜をＲＩＥ等の異方性ドライエッチング法でエッチ
ング除去することにより、ビット線ＢＬの側面にサイド
ウォール１１ｂを形成する。
【０１１１】次いで、半導体基板１ｓ上に、例えば厚さ
１００〜５００Å程度、好ましくは２５０Å程度の窒化
シリコン等からなる絶縁膜１２をＣＶＤ法で堆積する。
この絶縁膜１２は、後述するキャパシタ形成処理後の下
地絶縁膜のウエットエッチング除去工程におけるエッチ
ングストッパとしての機能を有している。
１００〜５００Å程度、好ましくは２５０Å程度の窒化
シリコン等からなる絶縁膜１２をＣＶＤ法で堆積する。
この絶縁膜１２は、後述するキャパシタ形成処理後の下
地絶縁膜のウエットエッチング除去工程におけるエッチ
ングストッパとしての機能を有している。
【０１１２】続いて、図２０に示すように、半導体基板
１ｓ上に、例えばＳｉＯ2 からなる絶縁膜２０をＣＶＤ
法で堆積した後、その絶縁膜２０の上面を、例えばＣＭ
Ｐ法によって平坦化する。
１ｓ上に、例えばＳｉＯ2 からなる絶縁膜２０をＣＶＤ
法で堆積した後、その絶縁膜２０の上面を、例えばＣＭ
Ｐ法によって平坦化する。
【０１１３】その後、半導体基板１ｓ上に、例えばリン
が導入された低抵抗ポリシリコンからなるマスク膜１０
ｃをＣＶＤ法で堆積する。この場合のマスク膜１０ｃの
厚さは、例えば５００〜２０００Å程度である。
が導入された低抵抗ポリシリコンからなるマスク膜１０
ｃをＣＶＤ法で堆積する。この場合のマスク膜１０ｃの
厚さは、例えば５００〜２０００Å程度である。
【０１１４】次いで、このマスク膜１０ｃにおいてキャ
パシタ用接続部形成領域をフォトリソグラフィ技術およ
びドライエッチング技術によって開口した後、そのマス
ク膜１０ｃをエッチングマスクとして、そのマスク膜１
０ｃから露出する領域の絶縁膜２０、絶縁膜１２および
層間絶縁膜８ｂをエッチング除去することにより、図２
１に示すように、導体膜１３に達するような接続孔９ｂ
2 を形成する。この接続孔９ｂ2 の直径は、例えば0.３
〜0.４μｍ程度である。
パシタ用接続部形成領域をフォトリソグラフィ技術およ
びドライエッチング技術によって開口した後、そのマス
ク膜１０ｃをエッチングマスクとして、そのマスク膜１
０ｃから露出する領域の絶縁膜２０、絶縁膜１２および
層間絶縁膜８ｂをエッチング除去することにより、図２
１に示すように、導体膜１３に達するような接続孔９ｂ
2 を形成する。この接続孔９ｂ2 の直径は、例えば0.３
〜0.４μｍ程度である。
【０１１５】この際、本実施の形態１においては、ビッ
ト線ＢＬを被覆するキャップ絶縁膜１１ａおよびサイド
ウォール１１ｂを窒化シリコンで形成しているので、ド
ライエッチング処理における窒化シリコンに対する選択
比を高く設定することで、キャップ絶縁膜１１ａおよび
サイドウォール１１ｂがエッチングストッパとなり、微
細な接続孔（第２キャパシタ用接続孔）９ｂ２を自己整
合的に高い位置合わせ精度で形成することができる。
ト線ＢＬを被覆するキャップ絶縁膜１１ａおよびサイド
ウォール１１ｂを窒化シリコンで形成しているので、ド
ライエッチング処理における窒化シリコンに対する選択
比を高く設定することで、キャップ絶縁膜１１ａおよび
サイドウォール１１ｂがエッチングストッパとなり、微
細な接続孔（第２キャパシタ用接続孔）９ｂ２を自己整
合的に高い位置合わせ精度で形成することができる。
【０１１６】ここで、この段階におけるメモリセル領域
Ｍの要部平面図を図２２に示し、そのXXIII −XXIII 線
およびXXIV−XXIV線の断面図を図２３および図２４に示
す。
Ｍの要部平面図を図２２に示し、そのXXIII −XXIII 線
およびXXIV−XXIV線の断面図を図２３および図２４に示
す。
【０１１７】本実施の形態１の場合、例えばマスク膜１
０ｃ（図２１参照）の開口部の位置が多少ビット線ＢＬ
の幅方向（図２２の上下方向）にずれたとしても、図２
４から判るように、キャップ絶縁膜１１ａおよびサイド
ウォール１１ｂが窒化シリコンからなりエッチングスト
ッパとして機能するので、そのマスク膜をエッチングマ
スクとして形成した接続孔からビット線ＢＬの一部が露
出することもない。
０ｃ（図２１参照）の開口部の位置が多少ビット線ＢＬ
の幅方向（図２２の上下方向）にずれたとしても、図２
４から判るように、キャップ絶縁膜１１ａおよびサイド
ウォール１１ｂが窒化シリコンからなりエッチングスト
ッパとして機能するので、そのマスク膜をエッチングマ
スクとして形成した接続孔からビット線ＢＬの一部が露
出することもない。
【０１１８】また、マスク膜１０ｃ（図２１参照）の開
口部の位置がビット線ＢＬの延在する方向（図２２の左
右方向）にずれたとしても、その場合は、図２３から判
るように、下層のワード線ＷＬを被覆するキャップ絶縁
膜７ａおよびサイドウォール７ｂが窒化シリコンからな
りエッチングストッパとして機能するので、そのマスク
膜をエッチングマスクとして形成した接続孔からワード
線ＷＬが露出してしまうこともない。
口部の位置がビット線ＢＬの延在する方向（図２２の左
右方向）にずれたとしても、その場合は、図２３から判
るように、下層のワード線ＷＬを被覆するキャップ絶縁
膜７ａおよびサイドウォール７ｂが窒化シリコンからな
りエッチングストッパとして機能するので、そのマスク
膜をエッチングマスクとして形成した接続孔からワード
線ＷＬが露出してしまうこともない。
【０１１９】すなわち、本実施の形態１においては、図
２２に示すように、キャパシタ用の接続孔９ｂ1,９ｂ2
は、ワード線ＷＬとビット線ＢＬで囲まれた領域Ａの範
囲内に位置決めされて形成されるようになっている。な
お、図２２の領域Ｂは、素子分離領域との合わせを考慮
した合わせ余裕範囲等のような他の合わせ余裕を考慮し
た接続孔９ｂ1,９ｂ2 の形成範囲を示している。
２２に示すように、キャパシタ用の接続孔９ｂ1,９ｂ2
は、ワード線ＷＬとビット線ＢＬで囲まれた領域Ａの範
囲内に位置決めされて形成されるようになっている。な
お、図２２の領域Ｂは、素子分離領域との合わせを考慮
した合わせ余裕範囲等のような他の合わせ余裕を考慮し
た接続孔９ｂ1,９ｂ2 の形成範囲を示している。
【０１２０】この際のドライエッチング条件は、例えば
以下の通りである。選択比は、例えば１０〜１５程度で
ある。反応ガスは、例えばＣ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａ
ｒガスで、それぞれ例えば３／５／２００／５５０sccm
程度である。圧力は、例えば１００mTorr 程度、高周波
電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００watts程
度である。処理温度は、上部電極／壁面／下部電極にお
いてそれぞれ、例えば２０／６０／−１０℃程度であ
る。
以下の通りである。選択比は、例えば１０〜１５程度で
ある。反応ガスは、例えばＣ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａ
ｒガスで、それぞれ例えば３／５／２００／５５０sccm
程度である。圧力は、例えば１００mTorr 程度、高周波
電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００watts程
度である。処理温度は、上部電極／壁面／下部電極にお
いてそれぞれ、例えば２０／６０／−１０℃程度であ
る。
【０１２１】次いで、マスク膜１０ｃ上に、例えばリン
が導入された低抵抗ポリシリコンからなる厚さ５００〜
１０００Å程度の導体膜を堆積した後、その上面に、例
えばＳｉＯ2 からなる厚さ３０００〜６０００Å程度の
絶縁膜をプラズマＣＶＤ法等によって堆積する。
が導入された低抵抗ポリシリコンからなる厚さ５００〜
１０００Å程度の導体膜を堆積した後、その上面に、例
えばＳｉＯ2 からなる厚さ３０００〜６０００Å程度の
絶縁膜をプラズマＣＶＤ法等によって堆積する。
【０１２２】なお、この導体膜は接続孔９ｂ1,９ｂ2 内
にも堆積されて、導体膜１３を通じて選択ＭＯＳ４の他
方の半導体領域４ｂと電気的に接続されている。
にも堆積されて、導体膜１３を通じて選択ＭＯＳ４の他
方の半導体領域４ｂと電気的に接続されている。
【０１２３】また、この導体膜上の絶縁膜は、下層のＢ
ＰＳＧからなる絶縁膜２０よりもウエットエッチング処
理におけるエッチレートの高い絶縁膜で形成されてい
る。これは、この絶縁膜のエッチングレートが絶縁膜２
０よりも低いと、後の工程でその絶縁膜と絶縁膜２０と
を同時に除去する際に、その絶縁膜が第１電極５ａの中
央の狭い窪みの中にも埋設されていることから、その絶
縁膜が充分除去されないうちに、絶縁膜２０が除去され
てしまい、下層の素子に悪影響を与える場合があるから
である。
ＰＳＧからなる絶縁膜２０よりもウエットエッチング処
理におけるエッチレートの高い絶縁膜で形成されてい
る。これは、この絶縁膜のエッチングレートが絶縁膜２
０よりも低いと、後の工程でその絶縁膜と絶縁膜２０と
を同時に除去する際に、その絶縁膜が第１電極５ａの中
央の狭い窪みの中にも埋設されていることから、その絶
縁膜が充分除去されないうちに、絶縁膜２０が除去され
てしまい、下層の素子に悪影響を与える場合があるから
である。
【０１２４】続いて、その絶縁膜、導体膜およびマスク
膜１０ｃにおいて、フォトレジストから露出する部分を
ドライエッチング法等によってエッチング除去すること
により、図２５に示すように、キャパシタの第１電極５
ａの下部５ａ1 および絶縁膜２１を形成する。
膜１０ｃにおいて、フォトレジストから露出する部分を
ドライエッチング法等によってエッチング除去すること
により、図２５に示すように、キャパシタの第１電極５
ａの下部５ａ1 および絶縁膜２１を形成する。
【０１２５】その後、半導体基板１ｓ上に、低抵抗ポリ
シリコンからなる導体膜をＣＶＤ法で堆積した後、その
導体膜をＲＩＥなどの異方性ドライエッチング法によっ
てエッチバックすることにより、図２６に示すように、
絶縁膜２１の側面にキャパシタの第１電極５ａの側部５
ａ2 を形成する。
シリコンからなる導体膜をＣＶＤ法で堆積した後、その
導体膜をＲＩＥなどの異方性ドライエッチング法によっ
てエッチバックすることにより、図２６に示すように、
絶縁膜２１の側面にキャパシタの第１電極５ａの側部５
ａ2 を形成する。
【０１２６】次いで、例えばフッ酸溶液を用いたウエッ
トエッチングにより、絶縁膜２０,２１を除去すること
により、図２７に示すように、円筒形のキャパシタの第
１電極５ａを形成する。この際、層間絶縁膜８ｃ上に形
成された絶縁膜１２がウエットエッチングのストッパと
して機能するため、その下層の層間絶縁膜８c は除去さ
れない。
トエッチングにより、絶縁膜２０,２１を除去すること
により、図２７に示すように、円筒形のキャパシタの第
１電極５ａを形成する。この際、層間絶縁膜８ｃ上に形
成された絶縁膜１２がウエットエッチングのストッパと
して機能するため、その下層の層間絶縁膜８c は除去さ
れない。
【０１２７】続いて、図２８に示すように、半導体基板
１ｓ上に窒化シリコン膜（図示せず）をＣＶＤ法で堆積
した後、その窒化シリコン膜に対して酸化処理を施すこ
とにより、窒化シリコン膜の表面にＳｉＯ2 膜を形成し
て、窒化シリコン膜およびＳｉＯ2 膜からなるキャパシ
タ絶縁膜５ｂを形成する。
１ｓ上に窒化シリコン膜（図示せず）をＣＶＤ法で堆積
した後、その窒化シリコン膜に対して酸化処理を施すこ
とにより、窒化シリコン膜の表面にＳｉＯ2 膜を形成し
て、窒化シリコン膜およびＳｉＯ2 膜からなるキャパシ
タ絶縁膜５ｂを形成する。
【０１２８】その後、半導体基板１ｓ上に、例えば低抵
抗ポリシリコンからなる導体膜をＣＶＤ法で堆積し、こ
の導体膜をフォトレジストをマスクにしてエッチングす
ることにより、キャパシタ５の第２電極５ｃを形成し、
キャパシタ５を形成する。
抗ポリシリコンからなる導体膜をＣＶＤ法で堆積し、こ
の導体膜をフォトレジストをマスクにしてエッチングす
ることにより、キャパシタ５の第２電極５ｃを形成し、
キャパシタ５を形成する。
【０１２９】次いで、半導体基板１ｓ上に、例えばＳｉ
Ｏ2 からなる絶縁膜８ｄ1 をＣＶＤ法等によって堆積し
た後、その絶縁膜８ｄ1 上に、例えばＢＰＳＧ等からな
る絶縁膜８ｄ2 を堆積し、この絶縁膜８ｄ2 の上面を、
例えばＣＭＰ法によって平坦化する。
Ｏ2 からなる絶縁膜８ｄ1 をＣＶＤ法等によって堆積し
た後、その絶縁膜８ｄ1 上に、例えばＢＰＳＧ等からな
る絶縁膜８ｄ2 を堆積し、この絶縁膜８ｄ2 の上面を、
例えばＣＭＰ法によって平坦化する。
【０１３０】続いて、配線形成工程に移行する。この配
線形成工程を図２９〜図３２によって説明する。なお、
図２９〜図３２は配線形成工程を説明するために、図５
〜図２８とは異なる部分の断面を示しているが、同じＤ
ＲＡＭの要部断面図である。
線形成工程を図２９〜図３２によって説明する。なお、
図２９〜図３２は配線形成工程を説明するために、図５
〜図２８とは異なる部分の断面を示しているが、同じＤ
ＲＡＭの要部断面図である。
【０１３１】まず、図２９に示すように、半導体基板１
ｓ上に、例えばＳｉＯ2 からなる層間絶縁膜８ｅをＣＶ
Ｄ法等によって堆積する。これにより、キャパシタ５を
被覆する。
ｓ上に、例えばＳｉＯ2 からなる層間絶縁膜８ｅをＣＶ
Ｄ法等によって堆積する。これにより、キャパシタ５を
被覆する。
【０１３２】続いて、その層間絶縁膜８ｅに、フォトレ
ジストをマスクとして、キャパシタ５の第２電極５ｃの
パッド部が露出するような接続孔２２ａを形成するとと
もに、周辺回路領域ＰにおけるＭＯＳ・ＦＥＴ２３の一
方の半導体領域２３ａが露出するような接続孔２２ｂを
ドライエッチング処理によって形成する。
ジストをマスクとして、キャパシタ５の第２電極５ｃの
パッド部が露出するような接続孔２２ａを形成するとと
もに、周辺回路領域ＰにおけるＭＯＳ・ＦＥＴ２３の一
方の半導体領域２３ａが露出するような接続孔２２ｂを
ドライエッチング処理によって形成する。
【０１３３】その後、半導体基板１ｓ上に、例えばチタ
ン（Ｔｉ）からなる導体膜をスパッタリング法等によっ
て堆積した後、その上面に、例えばタングステン等から
なる導体膜をＣＶＤ法等によって堆積し、さらに、その
上面に、例えば窒化チタン（ＴｉＮ）等からなる導体膜
をスパッタリング法等によって堆積する。
ン（Ｔｉ）からなる導体膜をスパッタリング法等によっ
て堆積した後、その上面に、例えばタングステン等から
なる導体膜をＣＶＤ法等によって堆積し、さらに、その
上面に、例えば窒化チタン（ＴｉＮ）等からなる導体膜
をスパッタリング法等によって堆積する。
【０１３４】次いで、その積層導体膜を、フォトレジス
トをマスクとしてドライエッチング法等によってパター
ニングすることにより、図３０に示すように、第１層配
線２４ａを形成する。
トをマスクとしてドライエッチング法等によってパター
ニングすることにより、図３０に示すように、第１層配
線２４ａを形成する。
【０１３５】続いて、半導体基板１ｓ上に、例えばＳｉ
Ｏ2 からなる層間絶縁膜８ｆをＣＶＤ法等によって堆積
して第１層配線２４ａを被覆した後、その層間絶縁膜８
ｆにフォトレジストをマスクにしてドライエッチング処
理を施すことにより、第１層配線２４ａの一部が露出す
るような接続孔２２ｃを形成する。
Ｏ2 からなる層間絶縁膜８ｆをＣＶＤ法等によって堆積
して第１層配線２４ａを被覆した後、その層間絶縁膜８
ｆにフォトレジストをマスクにしてドライエッチング処
理を施すことにより、第１層配線２４ａの一部が露出す
るような接続孔２２ｃを形成する。
【０１３６】その後、図３１に示すように、層間絶縁膜
８ｆ上に第２層配線２４ｂを形成する。この第２層配線
２４ｂは、例えば次のようにして形成されている。
８ｆ上に第２層配線２４ｂを形成する。この第２層配線
２４ｂは、例えば次のようにして形成されている。
【０１３７】まず、例えばタングステン等からなる導体
膜をＣＶＤ法等によって堆積した後、その上面に、例え
ばアルミニウム（Ａｌ）等からなる導体膜をスパッタリ
ング法によって堆積し、さらに、その上面に、例えばＴ
ｉＮ等からなる導体膜をスパッタリング法によって堆積
する。その後、その積層導体膜を第１層配線２４ａと同
様にパターニングすることによって形成する。
膜をＣＶＤ法等によって堆積した後、その上面に、例え
ばアルミニウム（Ａｌ）等からなる導体膜をスパッタリ
ング法によって堆積し、さらに、その上面に、例えばＴ
ｉＮ等からなる導体膜をスパッタリング法によって堆積
する。その後、その積層導体膜を第１層配線２４ａと同
様にパターニングすることによって形成する。
【０１３８】次いで、層間絶縁膜８ｆ上に、例えばＳｉ
Ｏ2 からなる層間絶縁膜８ｇをＣＶＤ法等によって堆積
して第２層配線２４ｂを被覆した後、その層間絶縁膜８
ｇにフォトレジストをマスクにしてドライエッチング処
理を施すことにより、第２層配線２４ｂが露出するよう
な接続孔２２ｄを形成する。
Ｏ2 からなる層間絶縁膜８ｇをＣＶＤ法等によって堆積
して第２層配線２４ｂを被覆した後、その層間絶縁膜８
ｇにフォトレジストをマスクにしてドライエッチング処
理を施すことにより、第２層配線２４ｂが露出するよう
な接続孔２２ｄを形成する。
【０１３９】続いて、図３２に示すように、層間絶縁膜
８ｇ上に第３層配線２４ｃを形成する。第３層配線２４
ｃは第２層配線２４ｂと同一材料で同一方法で形成され
ている。
８ｇ上に第３層配線２４ｃを形成する。第３層配線２４
ｃは第２層配線２４ｂと同一材料で同一方法で形成され
ている。
【０１４０】最後に、半導体基板１ｓ上に、例えばＳｉ
Ｏ2 からなる表面保護膜２５をＣＶＤ法等によって堆積
し、第３層配線２４ｃを被覆することにより、本実施の
形態１のＤＲＡＭのウエハプロセスを終了する。
Ｏ2 からなる表面保護膜２５をＣＶＤ法等によって堆積
し、第３層配線２４ｃを被覆することにより、本実施の
形態１のＤＲＡＭのウエハプロセスを終了する。
【０１４１】次に、本実施の形態１における配線パター
ンの設計データの作成方法を図３３〜図５３によって説
明する。
ンの設計データの作成方法を図３３〜図５３によって説
明する。
【０１４２】図３３は、本発明の基になった参考技術を
示す図であり、設計上の配線パターンＬ0 の要部および
接続孔パターンＣＴのレイアウトパターンが模式的に示
されている。
示す図であり、設計上の配線パターンＬ0 の要部および
接続孔パターンＣＴのレイアウトパターンが模式的に示
されている。
【０１４３】配線パターンＬ0 は、帯状の配線本体部Ｌ
0aと、配線本体部Ｌ0aの先端に幅広に形成された正方形
状の配線幅広部Ｌ0bとを有している。この配線幅広部Ｌ
0bは、接続孔を配置するための部分であり、その内側に
接続孔パターンＣＴが配置されている。
0aと、配線本体部Ｌ0aの先端に幅広に形成された正方形
状の配線幅広部Ｌ0bとを有している。この配線幅広部Ｌ
0bは、接続孔を配置するための部分であり、その内側に
接続孔パターンＣＴが配置されている。
【０１４４】ところで、この技術では、配線幅広部Ｌ0b
における接続孔の合わせ余裕（接続孔パターンＣＴの一
辺から配線幅広部Ｌ0bまでの長さ）ＡX0, ＡY0が全体的
に均一になっている。すなわち、配線パターンＬ0 の長
手方向の合わせ余裕ＡX0と、配線パターンＬ0 の幅方向
の合わせ余裕ＡY0とが等しい。
における接続孔の合わせ余裕（接続孔パターンＣＴの一
辺から配線幅広部Ｌ0bまでの長さ）ＡX0, ＡY0が全体的
に均一になっている。すなわち、配線パターンＬ0 の長
手方向の合わせ余裕ＡX0と、配線パターンＬ0 の幅方向
の合わせ余裕ＡY0とが等しい。
【０１４５】しかし、このようにして得られた配線パタ
ーンの設計データを用いてフォトマスクを作成し、その
フォトマスクを用いて露光処理を施した場合、図３３の
破線で示すように、転写されるフォトレジストパターン
ＰＲ0 の長手方向の先端が幅方向に比べて大幅に設計値
よりも縮んでしまう場合が生じ、接続孔の目あきまたは
目はずれが生じる場合がある。
ーンの設計データを用いてフォトマスクを作成し、その
フォトマスクを用いて露光処理を施した場合、図３３の
破線で示すように、転写されるフォトレジストパターン
ＰＲ0 の長手方向の先端が幅方向に比べて大幅に設計値
よりも縮んでしまう場合が生じ、接続孔の目あきまたは
目はずれが生じる場合がある。
【０１４６】そこで、本実施の形態１においては、図３
４に示すように、配線パターンＬ１の配線幅広部Ｌ１
ｂにおける接続孔の合わせ余裕を設定する場合に、配線
パターンＬ1 の配線本体部Ｌ1aの長手方向の合わせ余裕
ＡY0に、露光処理によって縮んでしまう分の長さを補う
ための補正量ＡY1を追加する。
４に示すように、配線パターンＬ１の配線幅広部Ｌ１
ｂにおける接続孔の合わせ余裕を設定する場合に、配線
パターンＬ1 の配線本体部Ｌ1aの長手方向の合わせ余裕
ＡY0に、露光処理によって縮んでしまう分の長さを補う
ための補正量ＡY1を追加する。
【０１４７】したがって、本実施の形態１においては、
図３５に示すように、配線幅広部Ｌ1aにおいて配線本体
部Ｌ1aの長手方向の合わせ余裕ＡY が、配線本体部Ｌ1a
の幅方向の合わせ余裕ＡX0と異なっており、幅方向の合
わせ余裕ＡX0よりも長くなっている。
図３５に示すように、配線幅広部Ｌ1aにおいて配線本体
部Ｌ1aの長手方向の合わせ余裕ＡY が、配線本体部Ｌ1a
の幅方向の合わせ余裕ＡX0と異なっており、幅方向の合
わせ余裕ＡX0よりも長くなっている。
【０１４８】このようにして得られた設計データによっ
て作成されたフォトマスクを用いて露光処理を施した場
合を図３６に模式的に示す。露光処理は、通常の縮小投
影露光処理を用いている。すなわち、露光光源から放射
されたｉ線等のような露光光をフォトマスクおよび投影
レンズ等を介して半導体ウエハ上に塗布されたフォトレ
ジスト膜に照射する。
て作成されたフォトマスクを用いて露光処理を施した場
合を図３６に模式的に示す。露光処理は、通常の縮小投
影露光処理を用いている。すなわち、露光光源から放射
されたｉ線等のような露光光をフォトマスクおよび投影
レンズ等を介して半導体ウエハ上に塗布されたフォトレ
ジスト膜に照射する。
【０１４９】実線は露光によって転写されたフォトレジ
スト膜上の配線パターンＰＲ1 を示している。この配線
パターンＰＲ1 は、配線本体部ＰＲ1aと、配線幅広部Ｐ
Ｒ1bとを有している。破線は上記した設計上の配線パタ
ーンＬ1 （すなわち、フォトマスク上のパターン）を示
している。
スト膜上の配線パターンＰＲ1 を示している。この配線
パターンＰＲ1 は、配線本体部ＰＲ1aと、配線幅広部Ｐ
Ｒ1bとを有している。破線は上記した設計上の配線パタ
ーンＬ1 （すなわち、フォトマスク上のパターン）を示
している。
【０１５０】本実施の形態１においても、フォトレジス
ト膜に転写された配線パターンＰＲ1 （実線）の配線幅
広部ＰＲ1bは、設計上の配線パターンＬ1 （破線）の配
線幅広部Ｌ1bの角部が欠けた状態になり、ほぼ円形状に
形成されている。
ト膜に転写された配線パターンＰＲ1 （実線）の配線幅
広部ＰＲ1bは、設計上の配線パターンＬ1 （破線）の配
線幅広部Ｌ1bの角部が欠けた状態になり、ほぼ円形状に
形成されている。
【０１５１】しかし、本実施の形態１では、上記したよ
うにフォトレジスト膜に転写される配線パターンＰＲ1
の長手方向における先端部の欠けを考慮して設計上の配
線パターンＬ1 の配線幅広部Ｌ1bにおける長手方向の合
わせ余裕ＡY （図３５参照）が設定してある。
うにフォトレジスト膜に転写される配線パターンＰＲ1
の長手方向における先端部の欠けを考慮して設計上の配
線パターンＬ1 の配線幅広部Ｌ1bにおける長手方向の合
わせ余裕ＡY （図３５参照）が設定してある。
【０１５２】これにより、フォトレジスト膜に転写され
た配線パターンＰＲ1 （実線）の長手方向の先端部は、
設計上の配線パターンＬ1 （破線）の長手方向の先端部
よりも欠けて短くなっているが、その欠けが実際の接続
孔パターンＣＴ1 の位置にまで延びないようにすること
ができるので、接続孔での目あきまたは目はずれを防止
することが可能となっている。
た配線パターンＰＲ1 （実線）の長手方向の先端部は、
設計上の配線パターンＬ1 （破線）の長手方向の先端部
よりも欠けて短くなっているが、その欠けが実際の接続
孔パターンＣＴ1 の位置にまで延びないようにすること
ができるので、接続孔での目あきまたは目はずれを防止
することが可能となっている。
【０１５３】また、図３７は本発明の他の適用部分の基
になった参考技術を示す図であり、配線幅広部Ｌ0bにお
いて配線パターンＬ0 の長手方向の長さの方が、配線パ
ターンＬ0 の幅方向よりも長い場合を示してる。
になった参考技術を示す図であり、配線幅広部Ｌ0bにお
いて配線パターンＬ0 の長手方向の長さの方が、配線パ
ターンＬ0 の幅方向よりも長い場合を示してる。
【０１５４】この場合も配線幅広部Ｌ0bにおける接続孔
の合わせ余裕ＡX0, ＡY0を全体的に均一にしてしまう
と、破線で示すように、転写されるフォトレジストパタ
ーンＰＲ0 の長手方向の先端が、幅方向に比べて大幅に
設計値よりも短くなってしまう場合がある。
の合わせ余裕ＡX0, ＡY0を全体的に均一にしてしまう
と、破線で示すように、転写されるフォトレジストパタ
ーンＰＲ0 の長手方向の先端が、幅方向に比べて大幅に
設計値よりも短くなってしまう場合がある。
【０１５５】そこで、この場合も、図３８に示すよう
に、配線パターンＬ1 の配線幅広部Ｌ1bにおける接続孔
の合わせ余裕を設定する場合に、配線パターンＬ1 の長
手方向の合わせ余裕ＡY0に、露光処理によって欠けてし
まう分の長さを補うための補正量ＡY1を追加する。
に、配線パターンＬ1 の配線幅広部Ｌ1bにおける接続孔
の合わせ余裕を設定する場合に、配線パターンＬ1 の長
手方向の合わせ余裕ＡY0に、露光処理によって欠けてし
まう分の長さを補うための補正量ＡY1を追加する。
【０１５６】したがって、本実施の形態１においては、
図３９に示すように、配線幅広部Ｌ1bにおいて長手方向
の合わせ余裕ＡY が、幅方向の合わせ余裕ＡX0と異なっ
ており、幅方向の合わせ余裕ＡX0よりも長くなってい
る。
図３９に示すように、配線幅広部Ｌ1bにおいて長手方向
の合わせ余裕ＡY が、幅方向の合わせ余裕ＡX0と異なっ
ており、幅方向の合わせ余裕ＡX0よりも長くなってい
る。
【０１５７】このようにして得られた設計データによっ
て作成されたフォトマスクを用いて露光処理を施した場
合を図４０に模式的に示す。露光処理は、上記したのと
同じである。
て作成されたフォトマスクを用いて露光処理を施した場
合を図４０に模式的に示す。露光処理は、上記したのと
同じである。
【０１５８】実線は露光によって転写されたフォトレジ
スト膜上の配線パターンＰＲ1 を示し、破線は設計上の
配線パターンＬ1 を示している。
スト膜上の配線パターンＰＲ1 を示し、破線は設計上の
配線パターンＬ1 を示している。
【０１５９】この場合も、フォトレジスト膜に転写され
た配線パターン（実線）ＰＲ1 の配線幅広部ＰＲ1bは、
設計上の配線パターンＰＲ1 （破線）の配線幅広部Ｌ1b
の角部が欠けた状態になり、配線パターンＰＲ1 の長手
方向に長い楕円形状に形成されている。
た配線パターン（実線）ＰＲ1 の配線幅広部ＰＲ1bは、
設計上の配線パターンＰＲ1 （破線）の配線幅広部Ｌ1b
の角部が欠けた状態になり、配線パターンＰＲ1 の長手
方向に長い楕円形状に形成されている。
【０１６０】この場合も、フォトレジスト膜に転写され
た配線パターンＰＲ1 （実線）の長手方向の先端部は、
設計上の配線パターンＬ1 （破線）の長手方向の先端部
よりも縮んで短くなっているが、その縮みが実際の接続
孔パターンＣＴ1 の位置にまで延びないようにすること
ができるので、接続孔の目あきまたは目はずれを防止す
ることが可能となっている。
た配線パターンＰＲ1 （実線）の長手方向の先端部は、
設計上の配線パターンＬ1 （破線）の長手方向の先端部
よりも縮んで短くなっているが、その縮みが実際の接続
孔パターンＣＴ1 の位置にまで延びないようにすること
ができるので、接続孔の目あきまたは目はずれを防止す
ることが可能となっている。
【０１６１】また、図４１は本発明の他の適用部分の基
になった参考技術を示す図であり、配線パターンＬ1 の
配線幅広部Ｌ1bにおいて、配線本体部Ｌ1aの幅方向の長
さの方が、配線本体部Ｌ1aの長手方向の長さよりも長い
場合を示してる。なお、ここには、一例として配線幅広
部Ｌ1b内に接続孔パターンＣＴが２つ配置されている場
合が示されている。
になった参考技術を示す図であり、配線パターンＬ1 の
配線幅広部Ｌ1bにおいて、配線本体部Ｌ1aの幅方向の長
さの方が、配線本体部Ｌ1aの長手方向の長さよりも長い
場合を示してる。なお、ここには、一例として配線幅広
部Ｌ1b内に接続孔パターンＣＴが２つ配置されている場
合が示されている。
【０１６２】この場合も配線幅広部Ｌ1bにおける接続孔
の合わせ余裕ＡX0, ＡY0を全体的に均一にしてしまう
と、破線で示すように、配線幅広部Ｌ1bの転写パターン
部分の長手方向の両端が、配線幅広部Ｌ1bの幅方向に比
べて大幅に設計値よりも短くなってしまう場合がある。
の合わせ余裕ＡX0, ＡY0を全体的に均一にしてしまう
と、破線で示すように、配線幅広部Ｌ1bの転写パターン
部分の長手方向の両端が、配線幅広部Ｌ1bの幅方向に比
べて大幅に設計値よりも短くなってしまう場合がある。
【０１６３】そこで、この場合も、配線パターンＬ1 の
配線幅広部Ｌ1bにおける接続孔の合わせ余裕を設定する
場合に、配線幅広部Ｌ1bの長手方向の合わせ余裕ＡX0
に、露光処理によって欠けてしまう分の長さを補うため
の補正量を追加する。
配線幅広部Ｌ1bにおける接続孔の合わせ余裕を設定する
場合に、配線幅広部Ｌ1bの長手方向の合わせ余裕ＡX0
に、露光処理によって欠けてしまう分の長さを補うため
の補正量を追加する。
【０１６４】したがって、本実施の形態１においては、
図４２に示すように、配線幅広部Ｌ1bにおいて長手方向
の合わせ余裕ＡX が、配線幅広部Ｌ1bの幅方向の合わせ
余裕ＡY0と異なっており、幅方向の合わせ余裕ＡY0より
も長くなっている。
図４２に示すように、配線幅広部Ｌ1bにおいて長手方向
の合わせ余裕ＡX が、配線幅広部Ｌ1bの幅方向の合わせ
余裕ＡY0と異なっており、幅方向の合わせ余裕ＡY0より
も長くなっている。
【０１６５】このようにして得られた設計データによっ
て作成されたフォトマスクを用いて露光処理を施した場
合を図４３に模式的に示す。露光処理は、上記したのと
同じである。
て作成されたフォトマスクを用いて露光処理を施した場
合を図４３に模式的に示す。露光処理は、上記したのと
同じである。
【０１６６】実線は露光によって転写されたフォトレジ
スト膜上の配線パターンＰＲ1 を示し、破線は設計上の
配線パターンＬ1 を示している。
スト膜上の配線パターンＰＲ1 を示し、破線は設計上の
配線パターンＬ1 を示している。
【０１６７】この場合も、フォトレジスト膜に転写され
た配線パターンＰＲ1 （実線）の配線幅広部ＰＲ1bは、
設計上の配線パターンＬ1 （破線）の配線幅広部Ｌ1bの
角部が欠けた状態になり、配線パターンＬ1 の幅方向に
長い楕円形状に形成されている。
た配線パターンＰＲ1 （実線）の配線幅広部ＰＲ1bは、
設計上の配線パターンＬ1 （破線）の配線幅広部Ｌ1bの
角部が欠けた状態になり、配線パターンＬ1 の幅方向に
長い楕円形状に形成されている。
【０１６８】この場合も、フォトレジスト膜に転写され
た配線幅広部ＰＲ1b（実線）の長手方向の両端部は、設
計上の配線幅広部Ｌ1b（破線）の長手方向の先端部より
も縮み短くなっているが、その縮みが実際の接続孔パタ
ーンＣＴ1 の位置にまで延びないようにすることができ
るので、接続孔の目あきまたは目はずれを防止すること
が可能となっている。
た配線幅広部ＰＲ1b（実線）の長手方向の両端部は、設
計上の配線幅広部Ｌ1b（破線）の長手方向の先端部より
も縮み短くなっているが、その縮みが実際の接続孔パタ
ーンＣＴ1 の位置にまで延びないようにすることができ
るので、接続孔の目あきまたは目はずれを防止すること
が可能となっている。
【０１６９】ところで、上記した例は、所定の配線パタ
ーンの配線幅広部における接続孔の合わせ余裕を設定す
る場合に、所定の配線パターンの周囲に、他の配線パタ
ーンが無い場合について説明したものである。
ーンの配線幅広部における接続孔の合わせ余裕を設定す
る場合に、所定の配線パターンの周囲に、他の配線パタ
ーンが無い場合について説明したものである。
【０１７０】しかし、場合によっては、所定の配線パタ
ーンの周囲に他の配線パターンが配置される場合もあ
る。この場合の例を図４４〜図５２によって説明する。
ーンの周囲に他の配線パターンが配置される場合もあ
る。この場合の例を図４４〜図５２によって説明する。
【０１７１】図４４は、図３３で説明した配線パターン
Ｌ0 の周囲に、他の配線パターンＬ2 が配置されている
場合の例である。すなわち、配線幅広部Ｌ0bの縦寸法Ｄ
1 と、横寸法Ｄ2 とが等しい場合である。
Ｌ0 の周囲に、他の配線パターンＬ2 が配置されている
場合の例である。すなわち、配線幅広部Ｌ0bの縦寸法Ｄ
1 と、横寸法Ｄ2 とが等しい場合である。
【０１７２】この場合も基本的には、配線パターンＬ0
の長手方向の合わせ余裕にパターン縮みを補うための補
正量を追加するが、その周囲に他の配線パターンＬ2 が
無い場合と同じように補正量を追加して配線パターンＬ
0 の長手方向の合わせ余裕を長くしてしまうと、露光処
理で転写された配線パターンと、他の配線パターンとが
短絡してしまう場合がある。
の長手方向の合わせ余裕にパターン縮みを補うための補
正量を追加するが、その周囲に他の配線パターンＬ2 が
無い場合と同じように補正量を追加して配線パターンＬ
0 の長手方向の合わせ余裕を長くしてしまうと、露光処
理で転写された配線パターンと、他の配線パターンとが
短絡してしまう場合がある。
【０１７３】これは、配線パターンＬ0 の端部近傍に他
の配線パターンＬ2 があると、露光処理の際に、上記し
たパターンの縮みが生じ難くなるからである。
の配線パターンＬ2 があると、露光処理の際に、上記し
たパターンの縮みが生じ難くなるからである。
【０１７４】そこで、この場合には、配線パターンＬ0
の長手方向の合わせ余裕の設定に際して、合わせ余裕設
定後の配線パターンＬ0 と他の配線パターンＬ2 との間
に最小間隔（最小加工寸法）が確保されるようにする。
例えば次のようにする。
の長手方向の合わせ余裕の設定に際して、合わせ余裕設
定後の配線パターンＬ0 と他の配線パターンＬ2 との間
に最小間隔（最小加工寸法）が確保されるようにする。
例えば次のようにする。
【０１７５】まず、配線パターンＬ0 と他の配線パター
ンＬ2 との間隔Ｄ3 が最小間隔よりも大きいか否かを判
断し、大きい場合には、合わせ余裕をとった後の配線パ
ターンＬ0 と、他の配線パターンＬ2 との間隔Ｄ4 が最
小間隔以上となるように、合わせ余裕ＡY （合わせ余裕
ＡY0と補正量ＡY1との和）をとる。
ンＬ2 との間隔Ｄ3 が最小間隔よりも大きいか否かを判
断し、大きい場合には、合わせ余裕をとった後の配線パ
ターンＬ0 と、他の配線パターンＬ2 との間隔Ｄ4 が最
小間隔以上となるように、合わせ余裕ＡY （合わせ余裕
ＡY0と補正量ＡY1との和）をとる。
【０１７６】本実施の形態１の半導体集積回路装置にお
いては、場所によって異なるので一概には言えないが、
例えば補正量ＡY1は、他の配線パターンＬ2 が無けれ
ば、0（零）より大きく0.30μｍよりも小さい範囲とで
きるが、他の配線パターンＬ2がある場合は、0 より大
きく0.30μｍより小さい範囲で対向する配線パターンと
の最小スペースまで補正するように設定されている。
いては、場所によって異なるので一概には言えないが、
例えば補正量ＡY1は、他の配線パターンＬ2 が無けれ
ば、0（零）より大きく0.30μｍよりも小さい範囲とで
きるが、他の配線パターンＬ2がある場合は、0 より大
きく0.30μｍより小さい範囲で対向する配線パターンと
の最小スペースまで補正するように設定されている。
【０１７７】このようにして得られた配線パターンＬ0
の設計データを図４５に模式的に示す。配線パターンＬ
1 が図４４の配線パターンＬ0 の合わせ余裕設定処理後
の設計データである。配線幅広部Ｌ1bの合わせ余裕ＡY
は、配線パターンＬ1 の長手方向の方が長くなっている
が、他の配線パターンＬ2 との間の間隔Ｄ4 は最小間隔
が確保されている。
の設計データを図４５に模式的に示す。配線パターンＬ
1 が図４４の配線パターンＬ0 の合わせ余裕設定処理後
の設計データである。配線幅広部Ｌ1bの合わせ余裕ＡY
は、配線パターンＬ1 の長手方向の方が長くなっている
が、他の配線パターンＬ2 との間の間隔Ｄ4 は最小間隔
が確保されている。
【０１７８】このようにして得られた設計データによっ
て作成されたフォトマスクを用いて露光処理を施した場
合を図４６に模式的に示す。露光処理は、上記したのと
同じである。
て作成されたフォトマスクを用いて露光処理を施した場
合を図４６に模式的に示す。露光処理は、上記したのと
同じである。
【０１７９】実線は配線パターンＬ1,Ｌ2 （図４５参
照）がそれぞれ露光によってフォトレジスト膜に転写さ
れた配線パターンＰＲ1,ＰＲ2 を示し、破線は設計上の
配線パターンＬ1 を示している。
照）がそれぞれ露光によってフォトレジスト膜に転写さ
れた配線パターンＰＲ1,ＰＲ2 を示し、破線は設計上の
配線パターンＬ1 を示している。
【０１８０】この場合も、フォトレジスト膜に転写され
た配線パターンＰＲ1 （実線）の配線幅広部ＰＲ1bは、
設計上の配線パターンＬ1 （破線）の配線幅広部Ｌ1bの
角部が欠けた状態になり、ほぼ円形状に形成されてい
る。
た配線パターンＰＲ1 （実線）の配線幅広部ＰＲ1bは、
設計上の配線パターンＬ1 （破線）の配線幅広部Ｌ1bの
角部が欠けた状態になり、ほぼ円形状に形成されてい
る。
【０１８１】この場合も、フォトレジスト膜に転写され
た配線パターンＰＲ1 （実線）の長手方向の端部は、設
計上の配線パターンＬ1 （破線）の長手方向の先端部よ
りも縮み短くなっているが、その縮みが実際の接続孔パ
ターンＣＴ1 の位置にまで延びないようにすることがで
きるので、接続孔の目あきまたは目はずれを防止するこ
とが可能となっている。
た配線パターンＰＲ1 （実線）の長手方向の端部は、設
計上の配線パターンＬ1 （破線）の長手方向の先端部よ
りも縮み短くなっているが、その縮みが実際の接続孔パ
ターンＣＴ1 の位置にまで延びないようにすることがで
きるので、接続孔の目あきまたは目はずれを防止するこ
とが可能となっている。
【０１８２】また、本実施の形態１では、合わせ余裕設
定後の配線パターンＬ1 と他の配線パターンＬ2 との間
に最小間隔を確保しているので、露光処理によってフォ
トレジスト膜に転写された配線パターンＰＲ1 と他の配
線パターンＰＲ2 とが接触してしまうのを防止すること
が可能となっている。
定後の配線パターンＬ1 と他の配線パターンＬ2 との間
に最小間隔を確保しているので、露光処理によってフォ
トレジスト膜に転写された配線パターンＰＲ1 と他の配
線パターンＰＲ2 とが接触してしまうのを防止すること
が可能となっている。
【０１８３】図４７は、図４１で説明した配線パターン
Ｌ0 の周囲に、他の配線パターンＬ2 が配置されている
場合の例である。すなわち、配線幅広部Ｌ0bの縦寸法Ｄ
1 よりも横寸法Ｄ2 の方が長い場合である。
Ｌ0 の周囲に、他の配線パターンＬ2 が配置されている
場合の例である。すなわち、配線幅広部Ｌ0bの縦寸法Ｄ
1 よりも横寸法Ｄ2 の方が長い場合である。
【０１８４】この場合も基本的には、配線幅広部Ｌ0bの
長手方向の合わせ余裕にパターン縮みを補うための補正
量を追加するが、その周囲に他の配線パターンＬ2 が無
い場合と同じように補正量を追加して配線幅広部Ｌ0bの
長手方向の合わせ余裕を長くしてしまうと、上記したの
と同様に、露光処理で転写された配線パターンと、他の
配線パターンとが短絡してしまう場合がある。
長手方向の合わせ余裕にパターン縮みを補うための補正
量を追加するが、その周囲に他の配線パターンＬ2 が無
い場合と同じように補正量を追加して配線幅広部Ｌ0bの
長手方向の合わせ余裕を長くしてしまうと、上記したの
と同様に、露光処理で転写された配線パターンと、他の
配線パターンとが短絡してしまう場合がある。
【０１８５】そこで、この場合には、配線幅広部Ｌ0bの
長手方向の合わせ余裕の設定に際して、合わせ余裕設定
後の配線パターンＬ0 と他の配線パターンＬ2 との間に
最小間隔（最小加工寸法）が確保されるようにする。例
えば次のようにする。
長手方向の合わせ余裕の設定に際して、合わせ余裕設定
後の配線パターンＬ0 と他の配線パターンＬ2 との間に
最小間隔（最小加工寸法）が確保されるようにする。例
えば次のようにする。
【０１８６】まず、配線パターンＬ0 と他の配線パター
ンＬ2 との間隔Ｄ3 が最小間隔よりも大きいか否かを判
断し、大きい場合には、合わせ余裕をとった後の配線パ
ターンＬ0 と、他の配線パターンＬ2 との間隔Ｄ4 が最
小間隔以上となるように、合わせ余裕ＡX （合わせ余裕
ＡX0と補正量ＡX1との和）をとる。
ンＬ2 との間隔Ｄ3 が最小間隔よりも大きいか否かを判
断し、大きい場合には、合わせ余裕をとった後の配線パ
ターンＬ0 と、他の配線パターンＬ2 との間隔Ｄ4 が最
小間隔以上となるように、合わせ余裕ＡX （合わせ余裕
ＡX0と補正量ＡX1との和）をとる。
【０１８７】本実施の形態１の半導体集積回路装置にお
いては、場所によって異なるので一概には言えないが、
例えば補正量ＡX1は、他の配線パターンＬ2 が無けれ
ば、0（零）より大きく0.30μｍよりも小さい範囲とで
きるが、他の配線パターンＬ2がある場合は、0 より大
きく0.30μｍより小さい範囲で、対向する配線パターン
との最小スペースまで補正するように設定されている。
いては、場所によって異なるので一概には言えないが、
例えば補正量ＡX1は、他の配線パターンＬ2 が無けれ
ば、0（零）より大きく0.30μｍよりも小さい範囲とで
きるが、他の配線パターンＬ2がある場合は、0 より大
きく0.30μｍより小さい範囲で、対向する配線パターン
との最小スペースまで補正するように設定されている。
【０１８８】このようにして得られた配線パターンＬ0
の設計データを図４８に模式的に示す。配線パターンＬ
1 が図４７の配線パターンＬ0 の合わせ余裕設定処理後
の設計データである。配線幅広部Ｌ1bの合わせ余裕ＡX
は、配線幅広部Ｌ1bの長手方向の方が長くなっている
が、他の配線パターンＬ2 との間の間隔Ｄ4 は最小間隔
が確保されている。
の設計データを図４８に模式的に示す。配線パターンＬ
1 が図４７の配線パターンＬ0 の合わせ余裕設定処理後
の設計データである。配線幅広部Ｌ1bの合わせ余裕ＡX
は、配線幅広部Ｌ1bの長手方向の方が長くなっている
が、他の配線パターンＬ2 との間の間隔Ｄ4 は最小間隔
が確保されている。
【０１８９】このようにして得られた設計データによっ
て作成されたフォトマスクを用いて露光処理を施した場
合を図４９に模式的に示す。露光処理は、上記したのと
同じである。
て作成されたフォトマスクを用いて露光処理を施した場
合を図４９に模式的に示す。露光処理は、上記したのと
同じである。
【０１９０】実線は配線パターンＬ1,Ｌ2 （図４５参
照）がそれぞれ露光によってフォトレジスト膜に転写さ
れた配線パターンＰＲ1,ＰＲ2 を示し、破線は設計上の
配線パターンＬ1 を示している。
照）がそれぞれ露光によってフォトレジスト膜に転写さ
れた配線パターンＰＲ1,ＰＲ2 を示し、破線は設計上の
配線パターンＬ1 を示している。
【０１９１】この場合も、フォトレジスト膜に転写され
た配線パターンＰＲ1 （実線）の配線幅広部ＰＲ1bは、
設計上の配線パターンＬ1 （破線）の配線幅広部Ｌ1bの
角部が欠けた状態になり、配線幅広部Ｌ1bの長手方向に
長い楕円形状に形成されている。
た配線パターンＰＲ1 （実線）の配線幅広部ＰＲ1bは、
設計上の配線パターンＬ1 （破線）の配線幅広部Ｌ1bの
角部が欠けた状態になり、配線幅広部Ｌ1bの長手方向に
長い楕円形状に形成されている。
【０１９２】この場合も、フォトレジスト膜に転写され
た配線幅広部ＰＲ1b（実線）の長手方向の両端部は、設
計上の配線幅広部Ｌ1b（破線）の長手方向の両端部より
も縮み短くなっているが、その縮みが実際の接続孔パタ
ーンＣＴ1 の位置にまで延びないようにすることができ
るので、接続孔の目あきまたは目はずれを防止すること
が可能となっている。
た配線幅広部ＰＲ1b（実線）の長手方向の両端部は、設
計上の配線幅広部Ｌ1b（破線）の長手方向の両端部より
も縮み短くなっているが、その縮みが実際の接続孔パタ
ーンＣＴ1 の位置にまで延びないようにすることができ
るので、接続孔の目あきまたは目はずれを防止すること
が可能となっている。
【０１９３】また、本実施の形態１では、合わせ余裕設
定後の配線パターンＬ1 と他の配線パターンＬ2 との間
に最小間隔を確保しているので、露光処理後の配線パタ
ーンＰＲ1 と他の配線パターンＰＲ2 とが接触してしま
うのを防止することが可能となっている。
定後の配線パターンＬ1 と他の配線パターンＬ2 との間
に最小間隔を確保しているので、露光処理後の配線パタ
ーンＰＲ1 と他の配線パターンＰＲ2 とが接触してしま
うのを防止することが可能となっている。
【０１９４】図５０は、図４１で説明した配線パターン
Ｌ0 の配線幅広部Ｌ0bの一方の長手方向端の近傍のみ
に、他の配線パターンＬ2 が配置されている場合の例で
ある。なお、この配線幅広部Ｌ0bの縦寸法Ｄ1 よりも横
寸法Ｄ2 の方が長い場合である。
Ｌ0 の配線幅広部Ｌ0bの一方の長手方向端の近傍のみ
に、他の配線パターンＬ2 が配置されている場合の例で
ある。なお、この配線幅広部Ｌ0bの縦寸法Ｄ1 よりも横
寸法Ｄ2 の方が長い場合である。
【０１９５】この場合も基本的には、配線幅広部Ｌ0bの
長手方向の合わせ余裕にパターン縮みを補うための補正
量を追加する。ただし、この場合は、配線パターンＬ0
の近傍に他の配線パターンＬ2 が存在する側では、合わ
せ余裕ＡＹに最小間隔を考慮した上限を設定し、配線パ
ターンＬ0 の近傍に他の配線パターンＬ2 が無い側で
は、合わせ余裕ＡＹに最小間隔を考慮した上限を設定し
ないようにする。
長手方向の合わせ余裕にパターン縮みを補うための補正
量を追加する。ただし、この場合は、配線パターンＬ0
の近傍に他の配線パターンＬ2 が存在する側では、合わ
せ余裕ＡＹに最小間隔を考慮した上限を設定し、配線パ
ターンＬ0 の近傍に他の配線パターンＬ2 が無い側で
は、合わせ余裕ＡＹに最小間隔を考慮した上限を設定し
ないようにする。
【０１９６】例えば他の配線パターンＬ2 が近傍に存在
する箇所では、配線パターンＬ0 と他の配線パターンＬ
2 との間隔Ｄ3 が最小間隔よりも大きいか否かを判断
し、大きい場合には、合わせ余裕をとった後の配線パタ
ーンＬ0 と、他の配線パターンＬ2 との間隔Ｄ4 が最小
間隔以上となるように、合わせ余裕ＡX （合わせ余裕Ａ
X0と補正量ＡX1a との和）をとる。
する箇所では、配線パターンＬ0 と他の配線パターンＬ
2 との間隔Ｄ3 が最小間隔よりも大きいか否かを判断
し、大きい場合には、合わせ余裕をとった後の配線パタ
ーンＬ0 と、他の配線パターンＬ2 との間隔Ｄ4 が最小
間隔以上となるように、合わせ余裕ＡX （合わせ余裕Ａ
X0と補正量ＡX1a との和）をとる。
【０１９７】本実施の形態１の半導体集積回路装置にお
いては、場所によって異なるので一概には言えないが、
例えば補正量ＡX1a は、0 より大きく0.15μｍ以下に設
定されている。
いては、場所によって異なるので一概には言えないが、
例えば補正量ＡX1a は、0 より大きく0.15μｍ以下に設
定されている。
【０１９８】一方、例えば他の配線パターンＬ2 が近傍
に存在しない箇所では、配線幅広部Ｌ1bの長手方向の合
わせ余裕ＡX0に、露光処理によって欠けてしまう分の長
さを補うための補正量ＡX1b を追加する。
に存在しない箇所では、配線幅広部Ｌ1bの長手方向の合
わせ余裕ＡX0に、露光処理によって欠けてしまう分の長
さを補うための補正量ＡX1b を追加する。
【０１９９】すなわち、この場合は、同じ配線幅広部Ｌ
0 ｂの長手方向の合わせ余裕であっても、その周囲に他
の配線パターンＬ2 が存在するか否かで、追加する補正
量ＡX1a,ＡX1b が異なる。
0 ｂの長手方向の合わせ余裕であっても、その周囲に他
の配線パターンＬ2 が存在するか否かで、追加する補正
量ＡX1a,ＡX1b が異なる。
【０２００】このようにして得られた配線パターンＬ0
の設計データを図５１に模式的に示す。配線パターンＬ
1 が図５０の配線パターンＬ0 の合わせ余裕設定処理後
の設計データである。
の設計データを図５１に模式的に示す。配線パターンＬ
1 が図５０の配線パターンＬ0 の合わせ余裕設定処理後
の設計データである。
【０２０１】配線幅広部Ｌ1bの合わせ余裕ＡX が他の配
線パターンＬ2 が近傍に存在する場合と存在しない場合
とで異なっており、存在しない側の方が長くなってい
る。間隔Ｄ4 は、最小間隔が確保されている。
線パターンＬ2 が近傍に存在する場合と存在しない場合
とで異なっており、存在しない側の方が長くなってい
る。間隔Ｄ4 は、最小間隔が確保されている。
【０２０２】このようにして得られた設計データによっ
て作成されたフォトマスクを用いて露光処理を施した場
合を図５２に模式的に示す。露光処理は、上記したのと
同じである。
て作成されたフォトマスクを用いて露光処理を施した場
合を図５２に模式的に示す。露光処理は、上記したのと
同じである。
【０２０３】実線は配線パターンＬ1,Ｌ2 （図５１参
照）がそれぞれ露光によってフォトレジスト膜に転写さ
れた配線パターンＰＲ1,ＰＲ2 を示し、破線は設計上の
配線パターンＬ1 を示している。
照）がそれぞれ露光によってフォトレジスト膜に転写さ
れた配線パターンＰＲ1,ＰＲ2 を示し、破線は設計上の
配線パターンＬ1 を示している。
【０２０４】この場合も、フォトレジスト膜に転写され
た配線パターンＰＲ1 （実線）の配線幅広部ＰＲ1bは、
設計上の配線パターンＬ1 （破線）の配線幅広部Ｌ1bの
角部が欠けた状態になり、配線幅広部Ｌ1bの長手方向に
長い楕円形状に形成されている。
た配線パターンＰＲ1 （実線）の配線幅広部ＰＲ1bは、
設計上の配線パターンＬ1 （破線）の配線幅広部Ｌ1bの
角部が欠けた状態になり、配線幅広部Ｌ1bの長手方向に
長い楕円形状に形成されている。
【０２０５】この場合も、フォトレジスト膜に転写され
た配線幅広部ＰＲ1b（実線）の長手方向の両端部は、設
計上の配線幅広部Ｌ1b（破線）の長手方向の両端部より
も縮み短くなっているが、その縮みが実際の接続孔パタ
ーンＣＴ1 の位置にまで延びないようにすることができ
るので、接続孔の目あきまたは目はずれを防止すること
が可能となっている。
た配線幅広部ＰＲ1b（実線）の長手方向の両端部は、設
計上の配線幅広部Ｌ1b（破線）の長手方向の両端部より
も縮み短くなっているが、その縮みが実際の接続孔パタ
ーンＣＴ1 の位置にまで延びないようにすることができ
るので、接続孔の目あきまたは目はずれを防止すること
が可能となっている。
【０２０６】また、本実施の形態１では、合わせ余裕設
定後の配線パターンＬ1 と他の配線パターンＬ2 との間
に最小間隔を確保しているので、露光処理後の配線パタ
ーンＰＲ1 と他の配線パターンＰＲ2 とが接触してしま
うのを防止することが可能となっている。
定後の配線パターンＬ1 と他の配線パターンＬ2 との間
に最小間隔を確保しているので、露光処理後の配線パタ
ーンＰＲ1 と他の配線パターンＰＲ2 とが接触してしま
うのを防止することが可能となっている。
【０２０７】以上のような合わせ余裕の設計方法は、１
つの配線層を対象として行っても良いし、または複数の
配線層を対象にして行っても良い。
つの配線層を対象として行っても良いし、または複数の
配線層を対象にして行っても良い。
【０２０８】また、この際、接続孔の底部と上部とで、
各々の配線層の配線パターンの合わせ余裕を変えるよう
にしても良い。これは、図５３に示すように、接続孔２
６の底部と上部とでは孔の径が異なり、その底部の径よ
りも上部の径の方が大径となる場合があるが、その場合
に、接続孔２６の底部と上部とで孔の径が同じとして配
線パターンの設計データを作成すると、データと実際の
寸法とが異なるために、接続孔２６で目あきが生じる場
合があるからである。なお、符号の２７は配線を示し、
符号の２８は絶縁膜を示している。
各々の配線層の配線パターンの合わせ余裕を変えるよう
にしても良い。これは、図５３に示すように、接続孔２
６の底部と上部とでは孔の径が異なり、その底部の径よ
りも上部の径の方が大径となる場合があるが、その場合
に、接続孔２６の底部と上部とで孔の径が同じとして配
線パターンの設計データを作成すると、データと実際の
寸法とが異なるために、接続孔２６で目あきが生じる場
合があるからである。なお、符号の２７は配線を示し、
符号の２８は絶縁膜を示している。
【０２０９】そこで、本実施の形態１においては、接続
孔２６の上部側の配線層の配線パターンの配線幅広部に
おける合わせ余裕を設定する際に、上記した設定方法に
加えて、接続孔２６の底部と上部とで孔径が異なるのを
考慮してそれを補うような補正量を追加する。これによ
り、接続孔２６の底部と上部との孔径の違いに起因する
接続孔２６部分での目あきを防止することが可能とな
る。
孔２６の上部側の配線層の配線パターンの配線幅広部に
おける合わせ余裕を設定する際に、上記した設定方法に
加えて、接続孔２６の底部と上部とで孔径が異なるのを
考慮してそれを補うような補正量を追加する。これによ
り、接続孔２６の底部と上部との孔径の違いに起因する
接続孔２６部分での目あきを防止することが可能とな
る。
【０２１０】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。
下の効果を得ることが可能となる。
【０２１１】(1).ビット線接続用の接続孔９ａ1 および
キャパシタ接続用の接続孔９ｂ1,９ｂ2 を自己整合的に
形成することができるので、それらの接続孔９ａ1,９ｂ
1,９ｂ2 と各層とのフォトリソグラフィでの合わせを不
要にすることが可能となる。
キャパシタ接続用の接続孔９ｂ1,９ｂ2 を自己整合的に
形成することができるので、それらの接続孔９ａ1,９ｂ
1,９ｂ2 と各層とのフォトリソグラフィでの合わせを不
要にすることが可能となる。
【０２１２】(2).ビット線接続用の接続孔９ａ1 および
キャパシタ接続用の接続孔９ｂ1,９ｂ2 を形成する際の
下地絶縁膜の上面を平坦にすることができるので、それ
らの接続孔９ａ1,９ｂ1,９ｂ2 を形成するためのフォト
リソグラフィでのマージンを向上させることができ、パ
ターン転写精度を向上させることが可能となる。
キャパシタ接続用の接続孔９ｂ1,９ｂ2 を形成する際の
下地絶縁膜の上面を平坦にすることができるので、それ
らの接続孔９ａ1,９ｂ1,９ｂ2 を形成するためのフォト
リソグラフィでのマージンを向上させることができ、パ
ターン転写精度を向上させることが可能となる。
【０２１３】(3).上記(1),(2) により、ビット線接続用
の接続孔９ａ1 およびキャパシタ接続用の接続孔９ｂ1,
９ｂ2 の位置合わせ余裕を小さくすることができるの
で、メモリセルＭＣのサイズを縮小することができる。
このため、半導体チップのサイズを縮小することが可能
となる。
の接続孔９ａ1 およびキャパシタ接続用の接続孔９ｂ1,
９ｂ2 の位置合わせ余裕を小さくすることができるの
で、メモリセルＭＣのサイズを縮小することができる。
このため、半導体チップのサイズを縮小することが可能
となる。
【０２１４】(4).上記(1),(2) により、ビット線接続用
の接続孔９ａ1 およびキャパシタ接続用の接続孔９ｂ1,
９ｂ2 での接続不良を低減することができるので、ＤＲ
ＡＭの歩留まりおよび信頼性を向上させることが可能と
なる。
の接続孔９ａ1 およびキャパシタ接続用の接続孔９ｂ1,
９ｂ2 での接続不良を低減することができるので、ＤＲ
ＡＭの歩留まりおよび信頼性を向上させることが可能と
なる。
【０２１５】(5).設計上の配線パターンＬ1 の配線幅広
部Ｌ1bにおける長手方向の合わせ余裕ＡX,ＡY を、フォ
トレジスト膜に転写される配線幅広部ＰＲ1bの長手方向
における先端部の縮みを考慮して設定したことにより、
フォトレジスト膜に転写された配線幅広部ＰＲ1bの長手
方向の先端部の縮みが実際の接続孔パターンＣＴ1 の位
置にまで延びないようにすることができるので、接続孔
の目あきまたは目はずれを防止することが可能となる。
部Ｌ1bにおける長手方向の合わせ余裕ＡX,ＡY を、フォ
トレジスト膜に転写される配線幅広部ＰＲ1bの長手方向
における先端部の縮みを考慮して設定したことにより、
フォトレジスト膜に転写された配線幅広部ＰＲ1bの長手
方向の先端部の縮みが実際の接続孔パターンＣＴ1 の位
置にまで延びないようにすることができるので、接続孔
の目あきまたは目はずれを防止することが可能となる。
【０２１６】(6).設計上の配線パターンＬ1 の配線幅広
部Ｌ1bにおける長手方向の合わせ余裕ＡX,ＡY をフォト
レジスト膜に転写される配線幅広部Ｌ1bの長手方向にお
ける先端部の縮みを考慮して設定する際に、その配線パ
ターンＬ1 の周囲に他の配線パターンＬ2 が存在する場
合には、その配線パターンＬ1 と他の配線パターンＬ2
との間に、配線の最小間隔が確保されるように合わせ余
裕を設定することにより、接続孔の目あきまたは目はず
れを防止できるとともに、その配線パターンＰＲ1 がそ
の周囲の他の配線パターンＰＲ2 に接触してしまうのを
防止することが可能となる。
部Ｌ1bにおける長手方向の合わせ余裕ＡX,ＡY をフォト
レジスト膜に転写される配線幅広部Ｌ1bの長手方向にお
ける先端部の縮みを考慮して設定する際に、その配線パ
ターンＬ1 の周囲に他の配線パターンＬ2 が存在する場
合には、その配線パターンＬ1 と他の配線パターンＬ2
との間に、配線の最小間隔が確保されるように合わせ余
裕を設定することにより、接続孔の目あきまたは目はず
れを防止できるとともに、その配線パターンＰＲ1 がそ
の周囲の他の配線パターンＰＲ2 に接触してしまうのを
防止することが可能となる。
【０２１７】(7).接続孔の上部側の配線層の配線パター
ンの配線幅広部における合わせ余裕を設定する際に、上
記した方法に加えて接続孔の底部と上部とで孔径が異な
るのを考慮してそれを補うような補正量を追加すること
により、接続孔の底部と上部との孔径の違いに起因する
接続孔部分での目あきを防止することが可能となる。
ンの配線幅広部における合わせ余裕を設定する際に、上
記した方法に加えて接続孔の底部と上部とで孔径が異な
るのを考慮してそれを補うような補正量を追加すること
により、接続孔の底部と上部との孔径の違いに起因する
接続孔部分での目あきを防止することが可能となる。
【０２１８】(8).上記(5) 〜(7) により、ＤＲＡＭの接
続孔部分での接続信頼性を向上させることが可能となる
ので、ＤＲＡＭの歩留まりおよび信頼性を向上させるこ
とが可能となる。
続孔部分での接続信頼性を向上させることが可能となる
ので、ＤＲＡＭの歩留まりおよび信頼性を向上させるこ
とが可能となる。
【０２１９】(9).上記(1),(2) により、ビット線接続用
の接続孔９ａ1 およびキャパシタ接続用の接続孔９ｂ1,
９ｂ2 を形成するのに、高度な合わせ技術や工程管理が
必要ない。また、転写パターンの解像度を上げるべく位
相シフト技術等のような高度で高価なフォトリソグラフ
ィ技術を導入する必要もない。
の接続孔９ａ1 およびキャパシタ接続用の接続孔９ｂ1,
９ｂ2 を形成するのに、高度な合わせ技術や工程管理が
必要ない。また、転写パターンの解像度を上げるべく位
相シフト技術等のような高度で高価なフォトリソグラフ
ィ技術を導入する必要もない。
【０２２０】(10). メモリセル領域Ｍのキャップ絶縁膜
７ａおよびサイドウォール７ｂは、周辺回路領域ＰのＭ
ＯＳ・ＦＥＴのＬＤＤ構造を構成するためのキャップ絶
縁膜７ａおよびサイドウォール７ｂと同時に形成できる
ので、製造工程の大幅な増大を招かない。
７ａおよびサイドウォール７ｂは、周辺回路領域ＰのＭ
ＯＳ・ＦＥＴのＬＤＤ構造を構成するためのキャップ絶
縁膜７ａおよびサイドウォール７ｂと同時に形成できる
ので、製造工程の大幅な増大を招かない。
【０２２１】(11). 上記(9),(10) により、ＤＲＡＭを
有する半導体集積回路装置の開発期間を短縮することが
可能となる。
有する半導体集積回路装置の開発期間を短縮することが
可能となる。
【０２２２】（実施の形態２）図５４は本発明の他の実
施の形態である半導体集積回路装置のメモリセル領域の
要部断面図である。
施の形態である半導体集積回路装置のメモリセル領域の
要部断面図である。
【０２２３】図５４に示す本実施の形態２の半導体集積
回路装置は、キャパシタ５用の接続孔９ｂ1 内に前記実
施の形態１で示した埋め込み用の導体膜が設けられてい
ない場合を示している。
回路装置は、キャパシタ５用の接続孔９ｂ1 内に前記実
施の形態１で示した埋め込み用の導体膜が設けられてい
ない場合を示している。
【０２２４】この場合の接続孔９ｂ1 は、例えば次のよ
うに形成する。まず、前記実施の形態１と同様に、ビッ
ト線ＢＬおよびこれを被覆する絶縁膜６ｃ, ６ｄ、キャ
ップ絶縁膜１１ａ、サイドウォール１１ｂおよび絶縁膜
１２を形成する。
うに形成する。まず、前記実施の形態１と同様に、ビッ
ト線ＢＬおよびこれを被覆する絶縁膜６ｃ, ６ｄ、キャ
ップ絶縁膜１１ａ、サイドウォール１１ｂおよび絶縁膜
１２を形成する。
【０２２５】続いて、その絶縁膜１２上に、絶縁膜で被
覆した後、その絶縁膜の上面を平坦化する。その後、そ
の絶縁膜上に、例えば低抵抗ポリシリコンからなるマス
ク膜１０ｂを形成し、これをマスクとして、その絶縁
膜、絶縁膜１２および層間絶縁膜８ａ〜８ｃに、半導体
基板１ｓ上の半導体領域４ｂが露出するような接続孔９
ｂ1 をドライエッチング法によって穿孔する。
覆した後、その絶縁膜の上面を平坦化する。その後、そ
の絶縁膜上に、例えば低抵抗ポリシリコンからなるマス
ク膜１０ｂを形成し、これをマスクとして、その絶縁
膜、絶縁膜１２および層間絶縁膜８ａ〜８ｃに、半導体
基板１ｓ上の半導体領域４ｂが露出するような接続孔９
ｂ1 をドライエッチング法によって穿孔する。
【０２２６】この際、本実施の形態２においても、ワー
ド線ＷＬを被覆するキャップ絶縁膜７ａおよびサイドウ
ォール７ｂと、ビット線ＢＬを被覆するキャップ絶縁膜
１１ａおよびサイドウォール１１ｂを窒化シリコンで形
成することにより、接続孔９ｂ1 を自己整合的に形成す
ることができる。
ド線ＷＬを被覆するキャップ絶縁膜７ａおよびサイドウ
ォール７ｂと、ビット線ＢＬを被覆するキャップ絶縁膜
１１ａおよびサイドウォール１１ｂを窒化シリコンで形
成することにより、接続孔９ｂ1 を自己整合的に形成す
ることができる。
【０２２７】したがって、本実施の形態２でも前記実施
の形態１と同じ効果を得ることが可能となっている。
の形態１と同じ効果を得ることが可能となっている。
【０２２８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１, ２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１, ２に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０２２９】例えば前記実施の形態１, ２においては、
メモリセルのキャパシタを円筒形とした場合について説
明したが、これに限定されるものではなく種々変更可能
であり、例えばフィン形としても良い。
メモリセルのキャパシタを円筒形とした場合について説
明したが、これに限定されるものではなく種々変更可能
であり、例えばフィン形としても良い。
【０２３０】また、前記実施の形態１, ２においては、
ビット線を低抵抗ポリシリコン上にシリサイド層を設け
て構成した場合について説明したが、これに限定される
ものではなく、例えばシリサイド層のみで形成しても良
い。この場合、ビット線ＢＬを薄くすることが可能とな
る。
ビット線を低抵抗ポリシリコン上にシリサイド層を設け
て構成した場合について説明したが、これに限定される
ものではなく、例えばシリサイド層のみで形成しても良
い。この場合、ビット線ＢＬを薄くすることが可能とな
る。
【０２３１】また、前記実施の形態１，２においては、
ワード線およびビット線の両方を窒化シリコンからなる
キャップ絶縁膜およびサイドウォールで被覆した場合に
ついて説明したが、これに限定されるものではなく種々
変更可能であり、例えばワード線のみを窒化シリコンか
らなるキャップ絶縁膜およびサイドウォールで被覆して
も良いし、ビット線のみを窒化シリコンからなるキャッ
プ絶縁膜およびサイドウォールで被覆しても良い。
ワード線およびビット線の両方を窒化シリコンからなる
キャップ絶縁膜およびサイドウォールで被覆した場合に
ついて説明したが、これに限定されるものではなく種々
変更可能であり、例えばワード線のみを窒化シリコンか
らなるキャップ絶縁膜およびサイドウォールで被覆して
も良いし、ビット線のみを窒化シリコンからなるキャッ
プ絶縁膜およびサイドウォールで被覆しても良い。
【０２３２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく種々適用可能であり、例えばＳＲＡＭ、
ＲＯＭ、論理回路または半導体メモリ回路と論理回路と
を同一半導体基板上に設けた他の半導体集積回路装置等
に適用できる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく種々適用可能であり、例えばＳＲＡＭ、
ＲＯＭ、論理回路または半導体メモリ回路と論理回路と
を同一半導体基板上に設けた他の半導体集積回路装置等
に適用できる。
【０２３３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０２３４】(1).本発明の半導体集積回路装置の製造方
法によれば、配線パターンの配線幅広部の設計におい
て、接続孔の合わせ余裕に、フォトリソグラフィ工程の
際に、前記配線幅広部において、前記配線パターンの長
手方向の長さが幅方向の長さと同一、又は長い場合に、
前記配線幅広部の転写パターン部分において露光処理に
より前記配線パターンの長手方向が縮むのを考慮してそ
の縮みを補うための補正量を追加することにより、配線
幅広部の転写パターンにおいて配線パターン長手方向の
端部が配線パターンの長手方向に縮んだとしても、その
縮みが接続孔位置まで達しないようにすることができる
ので、配線幅広部での接続孔の目あきおよび目はずれを
防止することが可能となる。したがって、半導体集積回
路装置の歩留まりおよび信頼性を向上させることが可能
となる。
法によれば、配線パターンの配線幅広部の設計におい
て、接続孔の合わせ余裕に、フォトリソグラフィ工程の
際に、前記配線幅広部において、前記配線パターンの長
手方向の長さが幅方向の長さと同一、又は長い場合に、
前記配線幅広部の転写パターン部分において露光処理に
より前記配線パターンの長手方向が縮むのを考慮してそ
の縮みを補うための補正量を追加することにより、配線
幅広部の転写パターンにおいて配線パターン長手方向の
端部が配線パターンの長手方向に縮んだとしても、その
縮みが接続孔位置まで達しないようにすることができる
ので、配線幅広部での接続孔の目あきおよび目はずれを
防止することが可能となる。したがって、半導体集積回
路装置の歩留まりおよび信頼性を向上させることが可能
となる。
【０２３５】(2).本発明の半導体集積回路装置の製造方
法によれば、配線パターンの配線幅広部の設計におい
て、接続孔の合わせ余裕に、フォトリソグラフィ工程の
際に配線幅広部の幅方向が縮むのを考慮してその縮みを
補うための補正量を追加することにより、配線幅広部の
転写パターンにおいて、配線幅広部の幅方向の端部が配
線幅広部の幅方向に縮んだとしても、その縮みが接続孔
位置まで達しないようにすることができるので、配線幅
広部での接続孔の目あきおよび目はずれを防止すること
が可能となる。したがって、半導体集積回路装置の歩留
まりおよび信頼性を向上させることが可能となる。
法によれば、配線パターンの配線幅広部の設計におい
て、接続孔の合わせ余裕に、フォトリソグラフィ工程の
際に配線幅広部の幅方向が縮むのを考慮してその縮みを
補うための補正量を追加することにより、配線幅広部の
転写パターンにおいて、配線幅広部の幅方向の端部が配
線幅広部の幅方向に縮んだとしても、その縮みが接続孔
位置まで達しないようにすることができるので、配線幅
広部での接続孔の目あきおよび目はずれを防止すること
が可能となる。したがって、半導体集積回路装置の歩留
まりおよび信頼性を向上させることが可能となる。
【０２３６】(3).本発明の半導体集積回路装置の製造方
法によれば、配線パターンの周囲に他の配線パターンが
存在する場合には、配線幅広部の転写パターン部分が、
他の配線パターンに接触しないように、他の配線パター
ンとの間に少なくとも最小加工寸法が確保されることを
条件として、配線幅広部における接続孔の合わせ余裕の
補正量を設定することにより、接続孔の目あきまたは目
はずれを防止できるとともに、その配線がその周囲の他
の配線に短絡してしまうのを防止することが可能とな
る。したがって、半導体集積回路装置の歩留まりおよび
信頼性を向上させることが可能となる。
法によれば、配線パターンの周囲に他の配線パターンが
存在する場合には、配線幅広部の転写パターン部分が、
他の配線パターンに接触しないように、他の配線パター
ンとの間に少なくとも最小加工寸法が確保されることを
条件として、配線幅広部における接続孔の合わせ余裕の
補正量を設定することにより、接続孔の目あきまたは目
はずれを防止できるとともに、その配線がその周囲の他
の配線に短絡してしまうのを防止することが可能とな
る。したがって、半導体集積回路装置の歩留まりおよび
信頼性を向上させることが可能となる。
【０２３７】(4).本発明の半導体集積回路装置の製造方
法によれば、接続孔の底部と上部とで配線パターンにお
ける接続孔の合わせ余裕を変えたことにより、接続孔の
底部と上部との孔径の違いに起因する接続孔部分での目
あきを防止することが可能となる。したがって、半導体
集積回路装置の歩留まりおよび信頼性を向上させること
が可能となる。
法によれば、接続孔の底部と上部とで配線パターンにお
ける接続孔の合わせ余裕を変えたことにより、接続孔の
底部と上部との孔径の違いに起因する接続孔部分での目
あきを防止することが可能となる。したがって、半導体
集積回路装置の歩留まりおよび信頼性を向上させること
が可能となる。
【図１】本発明の一実施の形態である半導体集積回路装
置のメモリセル領域の要部断面図である。
置のメモリセル領域の要部断面図である。
【図２】図１の半導体集積回路装置の周辺回路領域の要
部断面図である。
部断面図である。
【図３】図１の半導体集積回路装置のメモリセル領域の
要部平面図である。
要部平面図である。
【図４】図１の半導体集積回路装置のメモリセル領域の
要部平面図である。
要部平面図である。
【図５】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。
工程中における要部断面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１３】図１の半導体集積回路装置の図１２に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１４】図１の半導体集積回路装置の図１３に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１５】図１の半導体集積回路装置の図１４に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１６】図１の半導体集積回路装置の図１５に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１７】図１の半導体集積回路装置の図１６に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１８】図１の半導体集積回路装置の図１７に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１９】図１の半導体集積回路装置の図１８に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図２０】図１の半導体集積回路装置の図１９に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図２１】図１の半導体集積回路装置の図２０に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図２２】図１の半導体集積回路装置の図２１の製造工
程中における要部平面図である。
程中における要部平面図である。
【図２３】図２２のXXIII −XXIII 線の断面図である。
【図２４】図２２のXXIV−XXIV線の断面図である。
【図２５】図１の半導体集積回路装置の図２１に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図２６】図１の半導体集積回路装置の図２５に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図２７】図１の半導体集積回路装置の図２６に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図２８】図１の半導体集積回路装置の図２７に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図２９】図１の半導体集積回路装置の図２８に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図３０】図１の半導体集積回路装置の図２９に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図３１】図１の半導体集積回路装置の図３０に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図３２】図１の半導体集積回路装置の図３１に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図３３】図１の半導体集積回路装置の配線パターンの
設計技術の基となった参考技術の説明図である。
設計技術の基となった参考技術の説明図である。
【図３４】図１の半導体集積回路装置の配線パターンの
設計技術の説明図である。
設計技術の説明図である。
【図３５】図１の半導体集積回路装置の配線パターンの
設計技術の説明図である。
設計技術の説明図である。
【図３６】図３５の設計データを用いて製造されたフォ
トマスクによって形成したフォトレジストパターンの要
部平面図である。
トマスクによって形成したフォトレジストパターンの要
部平面図である。
【図３７】図１の半導体集積回路装置の配線パターンの
設計技術の基となった参考技術の説明図である。
設計技術の基となった参考技術の説明図である。
【図３８】図１の半導体集積回路装置の配線パターンの
設計技術の説明図である。
設計技術の説明図である。
【図３９】図１の半導体集積回路装置の配線パターンの
設計技術の説明図である。
設計技術の説明図である。
【図４０】図３９の設計データを用いて製造されたフォ
トマスクによって形成したフォトレジストパターンの要
部平面図である。
トマスクによって形成したフォトレジストパターンの要
部平面図である。
【図４１】図１の半導体集積回路装置の配線パターンの
設計技術の基となった参考技術の説明図である。
設計技術の基となった参考技術の説明図である。
【図４２】図１の半導体集積回路装置の配線パターンの
設計技術の説明図である。
設計技術の説明図である。
【図４３】図４２の設計データを用いて製造されたフォ
トマスクによって形成したフォトレジストパターンの要
部平面図である。
トマスクによって形成したフォトレジストパターンの要
部平面図である。
【図４４】図１の半導体集積回路装置の配線パターンの
設計技術の説明図である。
設計技術の説明図である。
【図４５】図１の半導体集積回路装置の配線パターンの
設計技術の説明図である。
設計技術の説明図である。
【図４６】図４５の設計データを用いて製造されたフォ
トマスクによって形成したフォトレジストパターンの要
部平面図である。
トマスクによって形成したフォトレジストパターンの要
部平面図である。
【図４７】図１の半導体集積回路装置の配線パターンの
設計技術の説明図である。
設計技術の説明図である。
【図４８】図１の半導体集積回路装置の配線パターンの
設計技術の説明図である。
設計技術の説明図である。
【図４９】図４８の設計データを用いて製造されたフォ
トマスクによって形成したフォトレジストパターンの要
部平面図である。
トマスクによって形成したフォトレジストパターンの要
部平面図である。
【図５０】図１の半導体集積回路装置の配線パターンの
設計技術の説明図である。
設計技術の説明図である。
【図５１】図１の半導体集積回路装置の配線パターンの
設計技術の説明図である。
設計技術の説明図である。
【図５２】図５１の設計データを用いて製造されたフォ
トマスクによって形成したフォトレジストパターンの要
部平面図である。
トマスクによって形成したフォトレジストパターンの要
部平面図である。
【図５３】半導体集積回路装置の接続孔の底部と上部と
で孔径が異なるのを説明するための説明図である。
で孔径が異なるのを説明するための説明図である。
【図５４】本発明の他の実施の形態である半導体集積回
路装置のメモリセル領域の要部断面図である。
路装置のメモリセル領域の要部断面図である。
１ｓ 半導体基板
２ フィールド絶縁膜
３ｐ ｐウエル
３ｎ ｎウエル
４ メモリセル選択ＭＯＳ・ＦＥＴ
４ａ, ４ｂ 半導体領域
４ｃ ゲート絶縁膜
４ｄ ゲート電極
４ｄ1,４ｄ2 導体膜
５ キャパシタ
５ａ 第１電極（第３導体膜）
５ｂ キャパシタ絶縁膜
５ｃ 第２電極
６ａ〜６ｄ 絶縁膜
７ａ キャップ絶縁膜（第１キャップ絶縁膜）
７ｂ サイドウォール（第１側壁絶縁膜）
８ａ〜８ｇ 層間絶縁膜
８ｄ1,８ｄ2 絶縁膜
９ａ1 接続孔
９ｂ1 接続孔（第１キャパシタ用接続孔）
９ｂ2 接続孔（第２キャパシタ用接続孔）
１０ａ マスク膜（第１マスク膜）
１０ｂ マスク膜（第２マスク膜）
１０ｃ マスク膜（第３マスク膜）
１１ａ キャップ絶縁膜（第２キャップ絶縁膜）
１１ｂ サイドウォール（第２側壁絶縁膜）
１２ 絶縁膜
１３ 導体膜（第１導体膜）
１４ ｎチャネル形のＭＯＳ・ＦＥＴ
１５ ｐチャネル形のＭＯＳ・ＦＥＴ
１６ 絶縁膜
１７ 絶縁膜
１８ｄ1,１８ｄ2 導体膜
１９ａ フォトレジスト
２０ 絶縁膜
２１ 絶縁膜
２２ａ〜２２ｄ 接続孔
２３ ＭＯＳ・ＦＥＴ
２３ａ 半導体領域
２４ａ 第１層配線
２４ｂ 第２層配線
２４ｃ 第３層配線
２５ 表面保護膜
２６ 接続孔
２７ 配線
２８ 絶縁膜
Ｍ メモリセル領域
Ｐ 周辺回路領域
ＭＣ メモリセル
ＷＬ ワード線
ＢＬ ビット線
ＢＬ1,ＢＬ2 導体膜（第２導体膜）
Ｌ1 配線パターン
Ｌ1a 配線本体部
Ｌ1b 配線幅広部
ＡY0 合わせ余裕
ＡX0 合わせ余裕
ＡY1 補正量
ＡX1 補正量
ＡX1a,ＡX1b 補正量
ＡY 合わせ余裕
ＰＲ1 配線パターン
ＰＲ1a 配線本体部
ＰＲ1b 配線幅広部
ＣＴ 接続孔パターン
ＣＴ1 接続孔パターン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 荒井 公司
東京都小平市上水本町５丁目20番１号
日立超エル・エス・アイ・エンジニアリ
ング株式会社内
(72)発明者 只木 ▲芳▼▲隆▼
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(56)参考文献 特開 昭60−208845（ＪＰ，Ａ)
特開 平６−35170（ＪＰ，Ａ)
特開 平５−218334（ＪＰ，Ａ)
特開 平６−163535（ＪＰ，Ａ)
特開 平６−208968（ＪＰ，Ａ)
特開 平７−273217（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
H01L 21/3205
H01L 21/82
H01L 21/8242
H01L 27/108
Claims (8)
- 【請求項１】 半導体基板上に所定の集積回路を構成す
るための配線パターンを有する半導体集積回路装置の製
造方法であって、 前記配線パターンを形成するためのフォトマスクの設計
において、前記配線パターンにおける接続孔の接続領域
であって帯状の配線本体部の先端に設けられ前記配線本
体部の幅よりも幅の広い配線幅広部のパターンを設計す
る際に、前記配線幅広部において、前記配線パターンの
長手方向の長さが幅方向の長さと同一、又は長い場合
に、前記配線幅広部の転写パターン部分において露光処
理により前記配線パターンの長手方向の端部が縮むのを
補うために、 前記配線幅広部における接続孔の合わせ余裕において、
前記配線パターンの長手方向における合わせ余裕に、前
記配線幅広部の縮みを補う分の補正量を追加する工程を
有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２】 半導体基板上に所定の集積回路を構成す
るための配線パターンを有する半導体集積回路装置の製
造方法であって、 前記配線パターンを形成するためのフォトマスクの設計
において、前記配線パターンにおける接続孔の接続領域
であって帯状の配線本体部の先端に設けられ前記配線本
体部の幅よりも幅の広い配線幅広部のパターンを設計す
る際に、前記配線幅広部において、前記配線パターンの
長手方向の長さよりも幅方向の長さの方が長い場合に
は、 前記配線幅広部の転写パターンにおいて露光処理により
配線幅広部の幅方向の端部が縮むのを補うために、 前記配線幅広部における接続孔の合わせ余裕において、
前記配線幅広部の幅方向における合わせ余裕に、前記配
線幅広部の縮みを補う分の補正量を追加する工程を有す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法において、 前記配線パターンを形成するためのフォトマスクの設計
に際して、 前記配線幅広部の近傍に他の配線パターンが配置される
場合には、 前記配線幅広部の転写パターン部分が、前記他の配線パ
ターンに接触しないように、前記他の配線パターンとの
間に少なくとも最小加工寸法が確保されることを条件と
して、 前記配線幅広部における接続孔の合わせ余裕の補正量を
設定する工程を有することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置の製造方法において、前記配線幅広部における接続
孔の合わせ余裕の設定処理は、所定の配線層、所定の配
線層とその上層の配線層、所定の配線層とその下層の配
線層または所定の配線層とその上下の配線層とで行われ
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 半導体基板上に所定の集積回路を構成す
るための配線パターンを有する半導体集積回路装置の製
造方法であって、 前記配線パターンを形成するためのフォトマスクの設計
において、前記配線パターンにおける接続孔の接続領域
であって帯状の配線本体部の先端に設けられ前記配線本
体部の幅よりも幅の広い配線幅広部のパターンを設計す
る際に、前記接続孔の実際の孔径がその底部と上部とで
異なる場合には、 前記接続孔の底部側に配置される前記配線幅広部におけ
る接続孔の合わせ余裕と、前記接続孔の上部側に配置さ
れる前記配線幅広部における接続孔の合わせ余裕とを各
々に適した値になるように異ならせたことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体集積回路装置の製造方法において、 （ａ）半導体基板上に互いに隣接する複数の配線を形成
する工程と、 （ｂ）前記配線の上面および側面を窒化シリコンからな
るキャップ絶縁膜および側壁絶縁膜によって被覆する工
程と、 （ｃ）前記半導体基板上に、前記窒化シリコンよりもエ
ッチング速度の速い材料からなる上面の平坦な絶縁膜を
形成して、前記キャップ絶縁膜および側壁絶縁膜を被覆
する工程と、 （ｄ）前記絶縁膜の上面に、その絶縁膜よりもエッチン
グ速度の遅い材料からなるマスク膜を堆積した後、その
マスク膜のうち、前記互いに隣接する複数の配線間に位
置する接続孔形成領域を開口する工程と、 （ｅ）前記マスク膜の開口領域から露出する前記絶縁膜
をエッチング除去することにより、前記キャップ絶縁膜
および側壁絶縁膜によって自己整合的に規定される接続
孔を形成する工程とを有し、 （ｆ）前記半導体集積回路装置の集積回路を構成する所
定の配線パターンの形成に際して、 前記半導体基板上に配線形成用の導体膜を堆積する工程
と、 前記配線形成用の導体膜上にフォトレジスト膜を堆積す
る工程と、 露光光源から放射された露光光を、前記配線パターンの
設計処理で作成された設計データを用いて製造されたフ
ォトマスクを介して前記フォトレジスト膜に照射するこ
とにより、そのフォトレジスト膜に前記配線パターンを
転写する工程と、 前記フォトレジスト膜を現像してフォトレジストパター
ンを形成した後、前記フォトレジストパターンをエッチ
ングマスクとして、そのフォトレジストパターンから露
出する前記配線形成用の導体膜をエッチング除去するこ
とにより前記所定の配線パターンを形成する工程とを有
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項１〜５のいずれか１項に記載の半
導体集積回路装置の製造方法において、 （ａ）前記半導体基板上に形成したメモリセル選択ＭＩ
ＳＦＥＴのゲート電極を構成するワード線と、前記ワー
ド線の上層に前記ワード線の延在方向に交差するように
延在されて配置されたビット線とを備え、前記ビット線
の上層に情報蓄積用のキャパシタを設けてなるキャパシ
タ・オーバー・ビットライン構造のＤＲＡＭのメモリセ
ルを備え、 （ｂ）前記ワード線の上面および側面を窒化シリコンか
らなる第１キャップ絶縁膜および第１側壁絶縁膜によっ
て被覆する工程と、 （ｃ）前記半導体基板上に、前記窒化シリコンよりもエ
ッチング速度の速い材料からなる上面の平坦な第１絶縁
膜を形成して、前記第１キャップ絶縁膜および第１側壁
絶縁膜を被覆する工程と、 （ｄ）前記第１絶縁膜の上面に、その第１絶縁膜よりも
エッチング速度の遅い材料からなる第１マスク膜を堆積
した後、その第１マスク膜のうち、互いに隣接するワー
ド線間に位置する第１キャパシタ用接続孔形成領域を開
口する工程と、 （ｅ）前記第１マスク膜の開口領域から露出する第１絶
縁膜部分をエッチング除去することにより、前記メモリ
セル選択ＭＩＳＦＥＴの一方の半導体領域が露出するよ
うな第１キャパシタ用接続孔を、前記第１キャップ絶縁
膜および第１側壁絶縁膜によって自己整合的に規定した
状態で穿孔する工程とを有し、 （ｆ）前記半導体集積回路装置の集積回路を構成する所
定の配線パターンの形成に際して、 前記半導体基板上に配線形成用の導体膜を堆積する工程
と、 前記配線形成用導体膜上にフォトレジスト膜を堆積する
工程と、 露光光源から放射された露光光を、前記配線パターンの
設計処理で作成された設計データを用いて製造されたフ
ォトマスクを介して前記フォトレジスト膜に照射するこ
とにより、そのフォトレジスト膜に前記配線パターンを
転写する工程と、 前記フォトレジスト膜を現像してフォトレジストパター
ンを形成した後、前記フォトレジストパターンをエッチ
ングマスクとして、そのフォトレジストパターンから露
出する前記配線形成用の導体膜をエッチング除去するこ
とにより前記所定の配線パターンを形成する工程とを有
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項１〜５のいずれか１項に記載の半
導体集積回路装置の製造方法において、 （ａ）前記半導体基板上に形成したメモリセル選択ＭＩ
ＳＦＥＴのゲート電極を構成するワード線と、前記ワー
ド線の上層に前記ワード線の延在方向に直交するように
延在されて配置されたビット線とを備え、前記ビット線
の上層に情報蓄積用のキャパシタを設けてなるキャパシ
タ・オーバー・ビットライン構造のＤＲＡＭのメモリセ
ルを備え、 （ｂ）前記ワード線の上面および側面を窒化シリコンか
らなる第１キャップ絶縁膜および第１側壁絶縁膜によっ
て被覆する工程と、 （ｃ）前記半導体基板上に、前記窒化シリコンよりもエ
ッチング速度の速い材料からなる上面の平坦な第１絶縁
膜を形成して、前記第１キャップ絶縁膜および第１側壁
絶縁膜を被覆する工程と、 （ｄ）前記第１絶縁膜の上面に、その第１絶縁膜よりも
エッチング速度の遅い材料からなる第２マスク膜を堆積
した後、その第２マスク膜のうち、互いに隣接するワー
ド線間に位置するビット線用接続孔の形成領域を開口す
る工程と、 （ｅ）前記第２マスク膜の開口領域から露出する第１絶
縁膜部分をエッチング除去することにより、前記メモリ
セル選択ＭＩＳＦＥＴの一方の半導体領域が露出するよ
うなビット線用接続孔を、前記第１キャップ絶縁膜およ
び第１側壁絶縁膜によって自己整合的に規定した状態で
穿孔する工程と、 （ｆ）前記ビット線用接続孔を形成した後の半導体基板
上に、第２導体膜を堆積した後、その第２導体膜をパタ
ーニングすることにより、前記ビット線を形成する工程
とを有し、 （ｇ）前記半導体集積回路装置の集積回路を構成する所
定の配線パターンの形成に際して、 前記半導体基板上に配線形成用の導体膜を堆積する工程
と、 前記配線形成用導体膜上にフォトレジスト膜を堆積する
工程と、 露光光源から放射された露光光を、前記配線パターンの
設計処理で作成された設計データを用いて製造されたフ
ォトマスクを介して前記フォトレジスト膜に照射するこ
とにより、そのフォトレジスト膜に前記配線パターンを
転写する工程と、 前記フォトレジスト膜を現像してフォトレジストパター
ンを形成した後、前記フォトレジストパターンをエッチ
ングマスクとして、そのフォトレジストパターンから露
出する前記配線形成用の導体膜をエッチング除去するこ
とにより前記所定の配線パターンを形成する工程とを有
することを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13883596A JP3519545B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体集積回路装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13883596A JP3519545B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体集積回路装置の製造方法 |
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| JPH09321140A JPH09321140A (ja) | 1997-12-12 |
| JP3519545B2 true JP3519545B2 (ja) | 2004-04-19 |
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|---|---|---|---|
| JP13883596A Expired - Fee Related JP3519545B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体集積回路装置の製造方法 |
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|---|---|---|---|---|
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| KR100502410B1 (ko) * | 2002-07-08 | 2005-07-19 | 삼성전자주식회사 | 디램 셀들 |
-
1996
- 1996-05-31 JP JP13883596A patent/JP3519545B2/ja not_active Expired - Fee Related
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