JPH10303297A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 リーク電流の発生が抑制される半導体装置と
その製造方法とを提供する。 【解決手段】 シリコン基板１の表面に設けられた素子
分離酸化膜３ａ、３ｂとソース・ドレイン領域４ａ、４
ｂを覆うように、ダミーのゲート電極６ｂ、６ｃ、シリ
コン窒化膜８ｂ、８ｃ、サイドウォール７が形成されて
いる。これらを覆うようにさらにシリコン酸化膜９が形
成されている。ソース・ドレイン領域４ａ、４ｂの表面
を露出するコンタクトホール１０ａ、１０ｂが、シリコ
ン酸化膜９に自己整合的に形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、リーク電流の低減が図られる
半導体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】従来の半導体装置の一例について図を用
いて説明する。図１０は、従来の半導体装置の一断面図
であり、図１１はその平面図を示す。なお、図１０は図
１１に示すＡ−Ａ線における断面を示す。

【０００３】図１０および図１１を参照して、シリコン
基板１表面の素子分離酸化膜３ａ、３ｂによって挟まれ
た領域に、所定の導電型のウェル２が形成されている。
ウェル２の上には、ゲート酸化膜１４ａを介在させてゲ
ート電極６ａが形成されている。ゲート電極６ａを覆う
ように、シリコン窒化膜８ａおよびサイドウォール７が
形成されている。ウェル２には、ゲート電極６ａ、ゲー
ト電極６ａおよびサイドウォール７をそれぞれマスクと
して、イオン注入法により１対のソース・ドレイン領域
４ａ、４ｂが形成されている。

【０００４】シリコン窒化膜８ａおよびサイドウォール
７を覆うように、シリコン酸化膜９が形成されている。
シリコン酸化膜９には、ソース・ドレイン領域４ａ、４
ｂの表面をそれぞれ露出するコンタクトホール１０ａ、
１０ｂが形成されている。そのコンタクトホール１０
ａ、１０ｂをそれぞれ埋込むようにタングステンプラグ
１１ａ、１１ｂが形成されている。

【０００５】タングステンプラグ１１ａ、１１ｂとソー
ス・ドレイン領域４ａ、４ｂとの界面には、オーミック
な低抵抗の電気的接続を目的として、シリサイド領域５
が形成されている。このシリサイド領域５は、コンタク
トホール１０ａ、１０ｂの底にチタン等を成膜し、自己
整合的にシリコンと反応させることによって形成され
る。シリコン酸化膜９上には、タングステンプラグ１１
ａ、１１ｂと電気的に接続されるアルミ配線１２が形成
されている。ゲート電極６ａ、１対のソース・ドレイン
領域４ａ、４ｂによりＭＯＳトランジスタＴが構成され
る。

【０００６】上述したＭＯＳトランジスタＴを含む半導
体装置は、たとえばダイナミック・ランダム・アクセス
・メモリ（以下「ＤＲＡＭ」と記す）等に用いられる。

【０００７】次に、上述した半導体装置の製造方法の一
例について図を用いて説明する。まず図１２を参照し
て、シリコン基板の所定領域にイオン注入法により所定
導電型の不純物を注入し、ウェル２を形成する。次に、
ＬＯＣＯＳ法により所定領域に素子分離酸化膜３ａ、３
ｂを形成する。

【０００８】次に図１３を参照して、シリコン基板１上
に熱酸化法により薄いゲート酸化膜１４を形成する。そ
のゲート酸化膜１４上にＣＶＤ法によりポリシリコン膜
６を形成する。その後、そのポリシリコン膜６上にＣＶ
Ｄ法によりシリコン窒化膜８を形成する。

【０００９】次に図１４を参照して、シリコン窒化膜８
上に形成された所定のフォトレジストパターン（図示せ
ず）をマスクとして、シリコン窒化膜８とポリシリコン
膜６とに異方性エッチングを施し、ゲート電極６ａおよ
びそのゲート電極６ａの上面を覆うシリコン窒化膜８ａ
を形成する。

【００１０】次に図１５を参照して、ゲート電極６ａお
よびシリコン窒化膜８ａをマスクとしてイオン注入法に
より、ウェル２の導電型とは反対の導電型の不純物をウ
ェル２へ注入する。その後、ゲート電極６ａおよびシリ
コン窒化膜８ａを覆うようにシリコン基板１上にシリコ
ン窒化膜を形成する。そのシリコン窒化膜の全面に異方
性エッチングを施すことにより、ゲート電極６ａおよび
シリコン窒化膜８ａの両側面にサイドウォール７を形成
する。

【００１１】そのサイドウォール７とシリコン窒化膜８
ａとをマスクとして、イオン注入法により所定導電型の
不純物をウェル２へ注入する。これら２回の不純物の注
入により、ウェル２の表面にはゲート電極６ａを挟んで
１対のソース・ドレイン領域４ａ、４ｂが形成される。

【００１２】次に図１６を参照して、ゲート電極６ａ、
サイドウォール７およびシリコン窒化膜８ａを覆うよう
に、シリコン基板１上にＣＶＤ法によりシリコン酸化膜
９を形成する。

【００１３】次に図１７を参照して、シリコン酸化膜９
上に形成された所定のフォトレジストパターン（図示せ
ず）をマスクとしてシリコン酸化膜９に異方性エッチン
グを施し、ソース・ドレイン領域４ａ、４ｂの表面を露
出するコンタクトホール１０ａ、１０ｂをそれぞれ形成
する。

【００１４】この後図１０を参照して、コンタクトホー
ル１０ａ、１０ｂ内にＣＶＤ法によりタングステンプラ
グ１１ａ、１１ｂを形成する。さらにシリコン酸化膜９
上にタングステンプラグ１１ａ、１１ｂに接続されるア
ルミ配線１２を形成する。以上のようにして図１０に示
す半導体装置が完成する。

【００１５】

【発明が解決しようとする課題】ＤＲＡＭなどの半導体
装置においては、高集積化が求められている。ＤＲＡＭ
は、メモリセル領域とそのメモリセル領域を制御する周
辺回路領域とから主に構成されている。そのメモリセル
領域はＤＲＡＭ全体の領域の大部分を占めている。この
ため、メモリセル領域には高集積化のためのさまざまな
工夫がなされてきている。

【００１６】メモリセル領域には、１つのＭＯＳトラン
ジスタと１つのキャパシタを含むメモリセルが複数形成
されている。このＭＯＳトランジスタとキャパシタとを
電気的に接続するためのコンタクトホールを形成するた
めに、セルフアラインコンタクト開口プロセスが提案さ
れている。これは、たとえばＭＯＳトランジスタのゲー
ト電極を覆うシリコン窒化膜とそのシリコン窒化膜を覆
うシリコン酸化膜のエッチングレートの違いを利用し
て、ＭＯＳトランジスタのソース・ドレイン領域の表面
を露出するコンタクトホールを自己整合的に形成するプ
ロセスである。このプロセスでは、ゲート電極とコンタ
クトホールに埋込まれる導電体（ストレージノードの一
部）とのショートを防ぐことを主な目的としている。

【００１７】しかしさらに高集積化を図るために、メモ
リセル領域だけでなく周辺回路領域にも微細化が求めら
れている。このような状況の下では、コンタクトホール
に埋込まれる導電体とゲート電極とのショートを防ぐ一
方で、素子分離酸化膜に対してコンタクトホールを形成
するためのマスクのアライメントずれのマージンが減少
している。

【００１８】すなわち、図１７に示す工程において、た
とえばシリコン酸化膜９にコンタクトホール１０ａを形
成するための写真製版にマスクずれが生じることがあ
る。この場合には、図１８に示すように、素子分離酸化
膜３ａの一部がエッチングされてコンタクトホール１０
ａが形成される。このため、タングステンプラグ１１ａ
からウェル２へ電流がリークするという現象が発生し
た。その結果、半導体装置の電気的特性が悪化するとい
う問題が発生した。

【００１９】本発明は、上記問題点を解決するためにな
されたものであり、リーク電流の発生を抑制して、電気
的特性の良好な半導体装置とその製造方法とを提供する
ことを目的とする。

【００２０】

【課題を解決するための手段】本発明の１つの局面にお
ける半導体装置は、素子分離絶縁膜と、不純物層と、保
護層と、層間絶縁膜と、コンタクトホールと、導電層と
を備えている。素子分離絶縁膜は、半導体基板の主表面
に形成されている。不純物層は、素子分離絶縁膜近傍の
半導体基板の主表面に形成されている。保護層は、素子
分離絶縁膜と不純物層とを覆うように主表面に形成さ
れ、少なくとも表面が第１の絶縁体材料からなる。層間
絶縁膜は、保護層を覆うように半導体基板上に形成され
ており、第１の絶縁体材料とはエッチング特性が異なる
第２の絶縁体材料からなる。コンタクトホールは層間絶
縁膜に形成され、不純物層の表面を露出している。導電
層は、コンタクトホールに埋込まれている。

【００２１】この構成によれば、第１の絶縁体材料と第
２の絶縁体材料とのエッチング特性が異なるため、保護
層が実質的にエッチングされることなく、コンタクトホ
ールが層間絶縁膜に自己整合的に形成されている。この
ため、たとえコンタクトホール形成のための写真製版が
アライメントのずれを起こしたとしても、保護層の下に
位置する素子分離絶縁膜がエッチングされてコンタクト
ホールが形成されることがなくなる。これにより、コン
タクトホールに埋込まれる導電層から半導体基板へ電流
がリークすることが抑制される。その結果、半導体装置
の電気的特性が向上する。

【００２２】好ましくは、ゲート電極とソース・ドレイ
ン領域をさらに備える。そのゲート電極は、半導体基板
の主表面上にゲート絶縁膜を介在させて形成されてい
る。ソース・ドレイン領域は、ゲート電極を挟んで半導
体基板の主表面に形成されている。ゲート電極は、第１
の絶縁体材料からなる絶縁膜によって被覆されている。
１対のソース・ドレイン領域のうち、少なくとも一方の
領域が不純物層を含んでいる。

【００２３】この場合には、半導体装置はソース・ドレ
イン領域とゲート電極とを含むＭＯＳトランジスタを備
える。そのソース・ドレイン領域は不純物層を含んでい
る。ゲート電極を覆うように形成された第１の絶縁体材
料からなる絶縁膜と表面が第１の絶縁体材料からなる保
護層とが実質的にエッチングされることなくコンタクト
ホールが第２絶縁膜に形成され、ソース・ドレイン領域
のうちの一方の領域を露出している。これにより、導電
層とソース・ドレイン領域との間を電流がリークするこ
となく流れる。その結果、ＭＯＳトランジスタの電気的
特性が向上する。

【００２４】また好ましくは、保護層がゲート電極と同
一の材質を含む。この場合には、ゲート電極を形成する
際に同時に保護層も形成される。その結果、工程数を増
加させることなく保護層を形成することができる。

【００２５】本発明の他の局面における半導体装置の製
造方法は、以下の工程を備えている。半導体基板の主表
面に素子分離絶縁膜を形成する。素子分離絶縁膜近傍の
半導体基板の主表面に不純物層を形成する。素子分離絶
縁膜と不純物層とを覆うように主表面に、少なくとも表
面が第１の絶縁体材料からなる保護層を形成する。その
保護層を覆うように、半導体基板上に第１の絶縁体材料
とはエッチング特性が異なる第２の絶縁体材料からなる
層間絶縁膜を形成する。層間絶縁膜に異方性エッチング
を施し、不純物層の表面を露出するコンタクトホールを
形成する。コンタクトホールに導電層を埋込む。

【００２６】この製造方法によれば、まず保護層は素子
分離絶縁膜と不純物層とを覆うように形成される。そし
て、少なくとも表面が第１の絶縁体材料からなる保護層
が実質的にエッチングされることなく、第１の絶縁体材
料とはエッチング特性が異なる第２の絶縁体材料からな
る層間絶縁膜に、コンタクトホールが自己整合的に形成
される。このため、コンタクトホール形成のための写真
製版がアライメントのずれを起こした状態で層間絶縁膜
にエッチングが施されたとしても、保護層の下に位置す
る素子分離絶縁膜をエッチングすることなく不純物層の
表面を露出するコンタクトホールが形成される。これに
より、コンタクトホールに埋込まれる導電層から半導体
基板へ電流がリークすることが抑制される。その結果、
電気的特性に優れた半導体装置を形成することができ
る。

【００２７】好ましくは、半導体基板の主表面に、ゲー
ト絶縁膜を介在させてゲート電極を形成する工程と、そ
のゲート電極を覆うように第１の絶縁体材料からなる絶
縁膜を形成する工程と、ゲート電極を挟んで、半導体基
板の主表面に１対のソース・ドレイン領域を形成する工
程とをさらに備える。また、１対のソース・ドレイン領
域を形成する工程と、不純物層を形成する工程とは同時
に行なわれる。

【００２８】この場合には、半導体基板の主表面にソー
ス・ドレイン領域とゲート電極とを含むＭＯＳトランジ
スタが形成される。しかも、ソース・ドレイン領域と不
純物層とが同時に形成される。ゲート電極を覆うように
形成された絶縁膜と保護層とが実質的にエッチングされ
ることなく、コンタクトホールが自己整合的に層間絶縁
膜に形成される。このため、コンタクトホール形成のた
めの写真製版がアライメントずれを起こした状態で層間
絶縁膜にエッチングが施されたとしても、保護層の下に
位置する素子分離絶縁膜をエッチングすることなくソー
ス・ドレイン領域の表面を露出するコンタクトホールが
容易に形成される。これにより、そのコンタクトホール
に埋込まれる導電層から半導体基板へ電流がリークする
ことが抑制される。その結果、電気的特性に優れたＭＯ
Ｓトランジスタを備えた半導体装置を容易に形成するこ
とができる。

【００２９】また好ましくは、保護層を形成する工程
は、ゲート電極および絶縁膜を形成する工程とそれぞれ
並行して行なわれる。

【００３０】この場合には、工程数を増やすことなく絶
縁膜によって被覆されたゲート電極と保護層とを形成す
ることができる。

【００３１】さらに好ましくは、ゲート電極および保護
層を形成する工程は、レベンソンマスクを用いて形成す
る工程を含んでいる。

【００３２】この場合、ゲート電極のパターンと保護層
のパターンとが隣接する。このため、露光の際に隣接す
るパターンをそれぞれ透過する透過光の位相を互いに反
転させることにより、露光光の解像度の向上が図られる
レベンソンマスクを用いることができる。これにより、
コンタクトホールの開口径を狭めることなく保護層とゲ
ート電極の間隔を縮めることができ、ひいては、素子分
離膜とゲート電極との間隔を縮めることができる。その
結果、高集積化が図られる半導体装置を容易に形成する
ことができる。

【００３３】

【発明の実施の形態】

実施の形態１ 本発明の実施の形態１に係る半導体装置の一例について
図を用いて説明する。図１は、本実施の形態に係る半導
体装置の一断面図であり、図２はその平面図を示す。な
お、図１は図２に示すＡ−Ａ線における断面を示してい
る。図１および図２を参照して、シリコン基板１表面に
は素子分離酸化膜３ａ、３ｂが形成されている。その素
子分離酸化膜３ａ、３ｂによって埋込まれた領域に、所
定の導電型のウェル２が形成されている。ウェル２の表
面には、ゲート電極６ａが形成されている。ウェル２に
は、ゲート電極６ａを挟んで１対のソース・ドレイン領
域４ａ、４ｂが形成されている。素子分離酸化膜３ａ、
３ｂとその素子分離酸化膜３ａ、３ｂ近傍のソース・ド
レイン領域４ａ、４ｂとを覆うように、保護層としての
ダミーのゲート電極６ｂ、６ｃ、サイドウォール７およ
びシリコン窒化膜８ｂ、８ｃがそれぞれ形成されてい
る。このダミーのゲート電極６ｂ、６ｃは、ゲート電極
６ａと違いゲート電極としての働きは有していない。ゲ
ート電極６ａを覆うようにシリコン窒化膜８ａ、サイド
ウォール７が形成されている。

【００３４】ゲート電極６ａ、ダミーのゲート電極６
ｂ、６ｃとを覆うように、シリコン基板１上に、第２絶
縁体材料からなる層間絶縁膜としてのシリコン酸化膜９
が形成されている。シリコン酸化膜９には、ソース・ド
レイン領域４ａ、４ｂの表面をそれぞれ露出するコンタ
クトホール１０ａ、１０ｂが形成されている。なお、こ
れ以外の構成については、従来の技術の項において説明
した図１０および図１１に示す半導体装置と同様なの
で、同一部材には同一番号を付しその詳しい説明を省略
する。

【００３５】この半導体装置によれば、特に素子分離酸
化膜３ａ、３ｂとソース・ドレイン領域４ａ、４ｂを覆
うように、ダミーのゲート電極６ｂ、６ｃ、シリコン窒
化膜８ｂ、８ｃ、サイドウォール７が形成されている。
コンタクトホール１０ａ、１０ｂを形成する際には、シ
リコン窒化膜は実質的にエッチングされることなくシリ
コン酸化膜９が異方性エッチングされる。これにより、
コンタクトホール１０ａ、１０ｂがシリコン酸化膜９に
自己整合的に形成される。

【００３６】このため、コンタクトホール１０ａ、１０
ｂを形成するためのマスクずれが起こったとしても、ダ
ミーのゲート電極６ｂ、６ｃ等の下に位置する素子分離
酸化膜３ａ、３ｂをエッチングすることなくそれぞれ形
成することができる。しかも、高集積化のためにゲート
電極６ａとダミーのゲート電極６ｂ、６ｃとの間隔がそ
れぞれ縮まったとしても、コンタクトホールの開口径を
縮めることなく形成することができる。

【００３７】なお、素子分離酸化膜３ａ、３ｂとその素
子分離酸化膜３ａ、３ｂ近傍のソース・ドレイン領域４
ａ、４ｂを覆う保護層としては、ダミーのゲート電極６
ｂ、６ｃとそれらを覆うシリコン窒素化膜８ｂ、８ｃお
よびサイドウォール７を例に挙げた。この場合、本来の
ゲート電極６ａとダミーのゲート電極６ｂ、６ｃ、シリ
コン窒化膜８ａとシリコン窒化膜８ｂ、８ｃおよびサイ
ドウォール７をそれぞれ同時に形成することができると
いう利点がある。しかしながら、少なくとも表面がシリ
コン窒化膜で被覆された保護層であればこれに限られ
ず、たとえば、シリコン窒化膜のみからなる保護層であ
ってもよい。また、第１の絶縁体材料としてシリコン窒
化膜を、第２の絶縁体材料としてシリコン酸化膜を例に
挙げたが、第２の絶縁体材料に対する第１の絶縁体材料
のエッチングレートが小さい膜であればこれに限られな
い。

【００３８】実施の形態２ 実施の形態１において説明した半導体装置の製造方法の
一例について図を用いて説明する。まず図３に示す工程
までは、従来の技術の項において説明した図１２から図
１３に示す工程までと同様なので詳しい説明は省略す
る。

【００３９】次に図４を参照して、シリコン窒化膜８上
に形成された所定のフォトレジストパターン（図示せ
ず）をマスクとして、シリコン窒化膜８およびポリシリ
コン膜６に異方性エッチングを施す。これにより、ゲー
ト電極６ａと素子分離酸化膜３ａ、３ｂとウェル２とを
覆うダミーのゲート電極６ｂ、６ｃを形成する。

【００４０】次に図５を参照して、シリコン窒化膜８
ａ、８ｂ、８ｃをマスクとしてイオン注入法によりウェ
ル２に所定の導電型の不純物をイオン注入する。その
後、シリコン窒化膜８ａ、８ｂ、８ｃを覆うようにシリ
コン基板１上にシリコン窒化膜（図示せず）を形成す
る。そのシリコン窒化膜全面に異方性エッチングを施す
ことにより、ゲート電極６ａ、シリコン窒化膜８ａの両
側面にサイドウォール７を形成する。また、ダミーのゲ
ート電極６ｂ、６ｃ、シリコン窒化膜８ｂ、８ｃの両側
面にサイドウォール７を同時に形成する。そのサイドウ
ォール７をマスクとして、イオン注入法により所定の導
電型の不純物をウェル２へ注入する。これらのイオン注
入により、ウェル２には１対のソース・ドレイン領域４
ａ、４ｂが形成される。

【００４１】次に図６を参照して、シリコン窒化膜８
ａ、８ｂ、８ｃ、サイドウォール７を覆うように、ＣＶ
Ｄ法によりシリコン酸化膜９を形成する。

【００４２】次に図７を参照して、シリコン酸化膜９上
に形成された所定のフォトレジストパターン（図示せ
ず）をマスクとしてシリコン酸化膜９に異方性エッチン
グを施し、ソース・ドレイン領域４ａ、４ｂの表面をそ
れぞれ露出するコンタクトホール１０ａ、１０ｂを形成
する。このとき、フルオロカーボン系のガスを用い、圧
力１ｍＴｏｒｒ〜１Ｔｏｒｒの範囲にてエッチングする
のが好ましい。

【００４３】この後図１を参照して、コンタクトホール
１０ａ、１０ｂ内にＣＶＤ法によりタングステンプラグ
１１ａ、１１ｂを形成する。さらにシリコン酸化膜９上
にタングステンプラグ１１ａ、１１ｂに接続されるアル
ミ配線１２を形成する。以上のようにして半導体装置が
完成する。

【００４４】この製造方法によれば、特に図７に示す工
程において、シリコン酸化膜９のエッチングレートが、
シリコン窒化膜７からなるサイドウォールのエッチング
レートよりも大きい（エッチング選択比が大きい）ため
に、実質的にサイドウォール７がエッチングされること
なくコンタクトホール１０ａ、１０ｂがそれぞれ自己整
合的に形成される。しかも、ダミーのゲート電極６ｂ、
６ｃ、シリコン窒化膜８ｂ、８ｃおよびサイドウォール
７が、素子分離酸化膜３ａ、３ｂとソース・ドレイン領
域４ａ、４ｂを覆うように形成されている。

【００４５】このため、コンタクトホール形成のための
アライメントのずれが発生したとしても、素子分離酸化
膜３ａ、３ｂがエッチングされてコンタクトホールが形
成されることがなくなる。その結果、コンタクトホール
１０ａ、１０ｂに埋込まれる導電層からウェル２へ電流
がリークすることが抑制される半導体装置を容易に形成
することができる。また、コンタクトホール１０ａ、１
０ｂはシリコン窒化膜からなるサイドウォール７に対し
て自己整合的に形成されることから、コンタクトホール
の開口径を狭めることなく微細化も図ることができる。

【００４６】実施の形態３ 実施の形態３に係る半導体装置の製造方法の他の例につ
いて、特に、ゲート電極６ａとダミーのゲート電極６
ｂ、６ｃの微細化が図られる製造方法の一例について説
明する。

【００４７】従来の半導体装置では、図１０または図１
１に示すように、ゲート電極６ａは孤立したパターンで
ある。本構造の場合、そのゲート電極６ａのパターンの
両隣にダミーのゲート電極パターン６ｂ、６ｃのパター
ンが位置する。これにより、露光の際にそれぞれのパタ
ーンを透過する透過光の位相を互いに反転させることに
よって、露光光の解像度の向上が図られるレベンソンマ
スクを用いることができる。

【００４８】たとえば本実施の形態に用いるレベンソン
マスクは、図８に示すように、ガラス基板２０の表面に
クロムマスクパターン２１が形成されている。クロムマ
スクパターンによって被覆された領域は、露光光を透過
させない遮光領域Ｓとなる。それ以外の領域は、露光光
を透過させる透過領域Ｄ１、Ｄ２となる。そのうち、透
過領域Ｄ１と透過領域Ｄ２とでは露光光が透過するガラ
ス基板の厚さが異なり、透過した露光光の位相がそれぞ
れ反転する。このため、互いに反転した露光光の重なり
合う部分において露光光が互いに打ち消し合うことにな
る。

【００４９】これにより、透過領域Ｄ１と透過領域Ｄ２
との間の露光光の強度が小さくなる。その結果、図９に
示すように、レジスト上の露光領域と遮光領域とにおけ
る露光光の強度を十分に確保することができ、解像度が
向上する。なお、図中πは位相のずれを示している。

【００５０】図４に示す工程において、たとえば、レジ
ストとしてネガ型レジストを使用した場合、透過領域Ｄ
１、Ｄ２を透過した露光光が照射された領域のレジスト
が残る。残ったレジストをマスクとしてシリコン窒素化
膜８およびポリシリコン膜６に異方性エッチングを施す
ことにより、ゲート電極６ａ、ダミーのゲート電極６
ｂ、６およびそれぞれの上面を被覆するシリコン窒化膜
８ａ〜８ｃが形成される。

【００５１】レベンソンマスクを用いることにより、コ
ンタクトホールの開口径を狭めることなく保護層とゲー
ト電極の間隔を縮めることができ、ひいては、素子分離
膜とゲート電極との間隔を縮めることができる。その結
果、高集積化が図られる半導体装置を容易に形成するこ
とができる。なお、同様の手法により、ポジ型レジスト
へも適用できることは言うまでもない。

【００５２】また、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
く、特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。

【００５３】

【発明の効果】本発明の１つの局面における半導体装置
によれば、第１の絶縁体材料と第２の絶縁体材料とのエ
ッチング特性が異なるため、保護層が実質的にエッチン
グされることなく、コンタクトホールが層間絶縁膜に自
己整合的に形成されている。このため、たとえコンタク
トホール形成のための写真製版がアライメントのずれを
起こしたとしても、保護層の下に位置する素子分離絶縁
膜がエッチングされてコンタクトホールが形成されるこ
とがなくなる。これにより、コンタクトホールに埋込ま
れる導電層から半導体基板へ電流がリークすることが抑
制される。その結果、半導体装置の電気的特性が向上す
る。

【００５４】好ましくは、ゲート電極とソース・ドレイ
ン領域をさらに備える。そのゲート電極は、半導体基板
の主表面上にゲート絶縁膜を介在させて形成されてい
る。ソース・ドレイン領域は、ゲート電極を挟んで半導
体基板の主表面に形成されている。ゲート電極は、第１
の絶縁体材料からなる絶縁膜によって被覆されている。
１対のソース・ドレイン領域のうち、少なくとも一方の
領域が不純物層を含んでいる。

【００５５】この場合には、半導体装置はソース・ドレ
イン領域とゲート電極とを含むＭＯＳトランジスタを備
える。そのソース・ドレイン領域は不純物層を含んでい
る。ゲート電極を覆うように形成された第１の絶縁体材
料からなる絶縁膜と表面が第１の絶縁体材料からなる保
護層とが実質的にエッチングされることなくコンタクト
ホールが第２絶縁膜に形成され、ソース・ドレイン領域
のうちの一方の領域を露出している。これにより、導電
層とソース・ドレイン領域との間を電流がリークするこ
となく流れる。その結果、ＭＯＳトランジスタの電気的
特性が向上する。

【００５６】また好ましくは、保護層がゲート電極と同
一の材質を含む。この場合には、ゲート電極を形成する
際に同時に保護層も形成される。その結果、工程数を増
加させることなく保護層を形成することができる。

【００５７】本発明の他の局面における半導体装置の製
造方法によれば、まず保護層は素子分離絶縁膜と不純物
層とを覆うように形成される。そして、少なくとも表面
が第１の絶縁体材料からなる保護層が実質的にエッチン
グされることなく、第１の絶縁体材料とはエッチング特
性が異なる第２の絶縁体材料からなる層間絶縁膜に、コ
ンタクトホールが自己整合的に形成される。このため、
コンタクトホール形成のための写真製版がアライメント
のずれを起こした状態で層間絶縁膜にエッチングが施さ
れたとしても、保護層の下に位置する素子分離絶縁膜を
エッチングすることなく不純物層の表面を露出するコン
タクトホールが形成される。これにより、コンタクトホ
ールに埋込まれる導電層から半導体基板へ電流がリーク
することが抑制される。その結果、電気的特性に優れた
半導体装置を形成することができる。

【００５８】好ましくは、半導体基板の主表面に、ゲー
ト絶縁膜を介在させてゲート電極を形成する工程と、そ
のゲート電極を覆うように第１の絶縁体材料からなる絶
縁膜を形成する工程と、ゲート電極を挟んで、半導体基
板の主表面に１対のソース・ドレイン領域を形成する工
程とをさらに備える。また、１対のソース・ドレイン領
域を形成する工程と、不純物層を形成する工程とは同時
に行なわれる。

【００５９】この場合には、半導体基板の主表面にソー
ス・ドレイン領域とゲート電極とを含むＭＯＳトランジ
スタが形成される。しかも、ソース・ドレイン領域と不
純物層とが同時に形成される。ゲート電極を覆うように
形成された絶縁膜と保護層とが実質的にエッチングされ
ることなく、コンタクトホールが自己整合的に層間絶縁
膜に形成される。このため、コンタクトホール形成のた
めの写真製版がアライメントずれを起こした状態で層間
絶縁膜にエッチングが施されたとしても、保護層の下に
位置する素子分離絶縁膜をエッチングすることなくソー
ス・ドレイン領域の表面を露出するコンタクトホールが
容易に形成される。これにより、そのコンタクトホール
に埋込まれる導電層から半導体基板へ電流がリークする
ことが抑制される。その結果、電気的特性に優れたＭＯ
Ｓトランジスタを備えた半導体装置を容易に形成するこ
とができる。

【００６０】また好ましくは、保護層を形成する工程
は、ゲート電極および絶縁膜を形成する工程とそれぞれ
並行して行なわれる。

【００６１】この場合には、工程数を増やすことなく絶
縁膜によって被覆されたゲート電極と保護層とを形成す
ることができる。

【００６２】さらに好ましくは、ゲート電極および保護
層を形成する工程は、レベンソンマスクを用いて形成す
る工程を含んでいる。

【００６３】この場合、ゲート電極のパターンと保護層
のパターンとが隣接する。このため、露光の際に隣接す
るパターンをそれぞれ透過する透過光の位相を互いに反
転させることにより、露光光の解像度の向上が図られる
レベンソンマスクを用いることができる。これにより、
コンタクトホールの開口径を狭めることなく保護層とゲ
ート電極の間隔を縮めることができ、ひいては、素子分
離膜とゲート電極との間隔を縮めることができる。その
結果、高集積化が図られる半導体装置を容易に形成する
ことができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係る半導体装置の一
断面図である。

【図２】 同実施の形態において、図１に示す半導体装
置の平面図である。

【図３】 本発明の実施の形態２に係る半導体装置の製
造方法の一工程を示す断面図である。

【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。

【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。

【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。

【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。

【図８】 本発明の実施の形態３に係る半導体装置の製
造方法の一工程において適用されるレベンソンマスクの
断面図である。

【図９】 同実施の形態において、図８に示すレベンソ
ンマスクを透過した露光光の光強度を示す図である。

【図１０】 従来の半導体装置の一断面図である。

【図１１】 図１０に示す半導体装置の平面図である。

【図１２】 従来の半導体装置の製造方法の一工程を示
す断面図である。

【図１３】 図１２に示す工程の後に行なわれる工程を
示す断面図である。

【図１４】 図１３に示す工程の後に行なわれる工程を
示す断面図である。

【図１５】 図１４に示す工程の後に行なわれる工程を
示す断面図である。

【図１６】 図１５に示す工程の後に行なわれる工程を
示す断面図である。

【図１７】 図１６に示す工程の後に行なわれる工程を
示す断面図である。

【図１８】 従来の半導体装置の問題点を説明するため
の一断面図である。

【符号の説明】

１ シリコン基板、２ ウェル、３ａ，３ｂ 素子分離
酸化膜、４ａ，４ｂソース・ドレイン領域、５ シリサ
イド形成領域、６ ポリシリコン膜、６ａゲート電極、
６ｂ，６ｃ ダミーのゲート電極、７ サイドウォー
ル、８ａ，８ｂ，８ｃ シリコン窒化膜、９ シリコン
酸化膜、１０ａ，１０ｂ コンタクトホール、１１ａ，
１１ｂ タングステンプラグ、１２ アルミ配線、Ｔ
ＭＯＳトランジスタ、１４ａ ゲート酸化膜。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面に形成された素子分
   離絶縁膜と、 前記素子分離絶縁膜近傍の前記半導体基板の前記主表面
   に形成された不純物層と、 前記素子分離絶縁膜と前記不純物層とを覆うように前記
   主表面に形成され、少なくとも表面が第１の絶縁体材料
   からなる保護層と、 前記保護層を覆うように前記半導体基板上に形成され
   た、前記第１の絶縁体材料とはエッチング特性が異なる
   第２の絶縁体材料からなる層間絶縁膜と、 前記層間絶縁膜に形成され、前記不純物層の表面を露出
   するコンタクトホールと、 前記コンタクトホールに埋込まれた導電層とを備えた半
   導体装置。
2. 【請求項２】 前記半導体基板の前記主表面上にゲート
   絶縁膜を介在させて形成されたゲート電極と、 前記ゲート電極を挟んで、前記半導体基板の前記主表面
   に形成された１対のソース・ドレイン領域とをさらに備
   え、 前記ゲート電極は前記第１の絶縁体材料からなる絶縁膜
   によって被覆され、 前記１対のソース・ドレイン領域のうち、少なくとも一
   方の領域が前記不純物層を含む、請求項１記載の半導体
   装置。
3. 【請求項３】 前記保護層が前記ゲート電極と同一の材
   質を含む、請求項２記載の半導体装置。
4. 【請求項４】 半導体基板の主表面に素子分離絶縁膜を
   形成する工程と、 前記素子分離絶縁膜近傍の前記半導体基板の前記主表面
   に不純物層を形成する工程と、 前記素子分離絶縁膜と前記不純物層とを覆うように前記
   主表面に、少なくとも表面が第１の絶縁体材料からなる
   保護層を形成する工程と、 前記保護層を覆うように前記半導体基板上に、前記第１
   の絶縁体材料とはエッチング特性が異なる第２の絶縁体
   材料からなる層間絶縁膜を形成する工程と、 前記層間絶縁膜に異方性エッチングを施し、前記不純物
   層の表面を露出するコンタクトホールを形成する工程
   と、 前記コンタクトホールに導電層を埋込む工程とを備え
   た、半導体装置の製造方法。
5. 【請求項５】 前記半導体基板の前記主表面に、ゲート
   絶縁膜を介在させてゲート電極を形成する工程と、 前記ゲート電極を覆うように、前記第１の絶縁体材料か
   らなる絶縁膜を形成する工程と、 前記ゲート電極を挟んで、前記半導体基板の前記主表面
   に１対のソース・ドレイン領域を形成する工程とをさら
   に備え、 前記１対のソース・ドレイン領域を形成する工程と、前
   記不純物層を形成する工程とは同時に行なわれる、請求
   項４記載の半導体装置の製造方法。
6. 【請求項６】 前記保護層を形成する工程は、前記ゲー
   ト電極および前記絶縁膜をそれぞれ形成する工程と並行
   して行なわれる、請求項５記載の半導体装置の製造方
   法。
7. 【請求項７】 前記ゲート電極、前記絶縁膜および前記
   保護層を形成する工程は、レベンソンマスクを用いて形
   成する工程を含む、請求項６記載の半導体装置の製造方
   法。