KR20020085068A - 엘디디형 소오스/드레인 영역을 갖는 반도체소자 및 그제조방법 - Google Patents

엘디디형 소오스/드레인 영역을 갖는 반도체소자 및 그제조방법 Download PDF

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Abstract

엘디디형 소오스/드레인 영역을 갖는 반도체소자 및 그 제조방법을 제공한다. 이 반도체소자는 반도체기판 상에 배치된 적어도 한 쌍의 게이트 패턴들 및 각 게이트 패턴의 양 옆의 반도체기판에 형성된 엘디디형 소오스/드레인 영역을 포함한다. 게이트 패턴들 및 엘디디형 소오스/드레인 영역을 갖는 반도체기판은 콘포말한 식각저지막에 의해 덮여진다. 식각저지막은 층간절연막에 의해 덮여진다. 엘디디형 소오스/드레인 영역은 층간절연막 및 식각저지막을 관통하는 콘택홀에 의해 노출된다. 엘디디형 소오스/드레인 영역 및 식각저지막을 형성하는 방법은 게이트 패턴들의 양 옆의 반도체기판에 저농도 소오스/드레인 영역을 형성하고, 저농도 소오스/드레인 영역을 갖는 반도체기판 전면에 콘포말한 식각저지막을 형성하는 것을 포함한다. 게이트 패턴들의 측벽 상의 식각저지막 상에 스페이서를 형성한다. 게이트 패턴들 및 스페이서를 이온주입 마스크로 사용하여 반도체기판에 불순물 이온을 주입하여 고농도 소오스/드레인 영역을 형성한다. 다음에, 스페이서를 선택적으로 제거한다. 스페이서가 제거된 결과물 전면에 층간절연막을 형성한다.

Description

엘디디형 소오스/드레인 영역을 갖는 반도체소자 및 그 제조방법{Semiconductor device having LDD-type source/drain regions and fabrication method thereof}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 엘디디형 소오스/드레인 영역을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라, 모스 트랜지스터의 신뢰성을 향상시키기 위하여 엘디디형 소오스/드레인 영역을 형성하는 기술이 널리 사용되고 있다.이러한 엘디디형 소오스/드레인 영역을 형성하기 위해서는 게이트 전극의 측벽에 게이트 스페이서를 형성하는 것이 필수적으로 요구된다.
상기 게이트 스페이서를 형성하기 위한 물질막으로는 실리콘 질화막이 널리 채택되고 있다. 이는 고집적 반도체소자에 적합한 자기정렬 콘택 기술을 구현하기 위해서는 상기 게이트 스페이서가 실리콘 산화막으로 형성되는 층간절연막에 대하여 식각 선택비를 가져야 하기 때문이다.
도 1 내지 도 3은 종래의 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(2)을 형성하여 활성영역을 한정한다. 상기 활성영역 상에 게이트 절연막(3)을 형성한 다음, 상기 게이트 절연막(3)을 포함하는 반도체기판 전면에 게이트 전극층 및 캐핑막을 차례로 형성한다. 상기 캐핑막 및 게이트 전극층을 연속적으로 패터닝하여 상기 게이트 절연막(3)의 소정영역의 상부를 가로지르는 한 쌍의 게이트 패턴(8)을 형성한다. 이때, 상기 게이트 절연막(3)이 과도식각될 수도 있다. 이에 따라, 상기 게이트 패턴(8)의 양 측의 활성영역이 노출될 수도 있다. 상기 각 게이트 패턴(8)은 차례로 적층된 게이트 전극(5) 및 캐핑막 패턴(7)을 포함한다.
상기 게이트 패턴들(8)을 이온주입 마스크로 사용하여 상기 활성영역에 1×1012내지 1×1014atoms/㎠의 도우즈로 불순물 이온을 주입한다. 이에 따라, 상기 각 게이트 패턴(8)의 양 옆에 위치한 활성영역에 저농도 소오스/드레인 영역(9)이형성된다. 이어서, 상기 게이트 패턴들(8)의 측벽에 실리콘 질화막으로 이루어진 게이트 스페이서(11)를 형성한다. 상기 게이트 스페이서(11) 및 상기 게이트 패턴들(8)을 이온주입 마스크로 사용하여 상기 저농도 소오스/드레인 영역(9)에 1×1015내지 5×1015atoms/㎠의 도우즈로 불순물 이온을 주입하여 상기 저농도 소오스/드레인 영역(9)보다 높은 불순물 농도를 갖는 고농도 소오스/드레인 영역(13)을 형성한다. 상기 저농도 소오스/드레인 영역(9) 및 고농도 소오스/드레인 영역(13)은 엘디디형 소오스/드레인 영역(15)을 구성한다.
도 2를 참조하면, 상기 엘디디형 소오스/드레인 영역(15)이 형성된 결과물 전면에 식각저지막(17)을 형성한다. 상기 식각저지막(17)은 실리콘 산화막에 대하여 식각 선택비를 갖는 실리콘 질화막으로 형성한다. 이에 따라, 상기 게이트 패턴들(8) 사이의 상기 식각저지막(17)에 의해 둘러싸여지는 영역의 폭(W1)은 상기 게이트 스페이서(11) 및 상기 식각저지막(17)에 기인하여 상기 게이트 패턴들(8) 사이의 간격에 비하여 현저히 감소된다. 결과적으로, 상기 게이트 패턴들(8) 사이의 상기 식각저지막(17)에 의해 둘러싸여지는 영역의 종횡비(aspect ratio)가 증가한다. 상기 식각저지막(17)을 포함하는 반도체기판 전면에 층간절연막(19)을 형성한다. 이때, 상기 게이트 패턴들(8) 사이의 상기 층간절연막(19) 내에 보이드(21)가 형성될 수 있다. 이는, 상기 게이트 패턴들(8) 사이의 상기 식각저지막(17)에 의해 둘러싸여지는 영역이 전술한 바와 같이 높은 종횡비(aspect ratio)를 갖기 때문이다. 이러한 보이드(21)는 반도체소자의 신뢰성을 저하시킨다.
도 3을 참조하면, 상기 층간절연막(19) 및 식각저지막(17)을 연속적으로 패터닝하여 상기 게이트 패턴들(8) 사이에 상기 엘디디형 소오스/드레인 영역(15)을 노출시키는 제1 콘택홀(23a)을 형성함과 동시에 상기 소자분리막(2)에 인접한 엘디디형 소오스/드레인 영역(15)을 노출시키는 제2 콘택홀(23b)을 형성한다. 상기 식각저지막(17)은 상기 소자분리막(2)이 리세스되는 것을 방지한다. 이때, 상기 게이트 스페이서(11)에 기인하여 상기 제1 및 제2 콘택홀들(23a, 23b)에 의해 노출되는 엘디디형 소오스/드레인 영역들(15)의 표면적을 극대화시키기가 어렵다. 특히, 도 3에 도시된 바와 같이, 상기 제1 및 제2 콘택홀들(23a, 23b)을 형성하기 위한 사진공정을 실시하는 동안 오정렬(mis-alignment)이 발생하는 경우에, 상기 제1 콘택홀(23a)에 의해 노출되는 엘디디형 소오스/드레인 영역(15)의 표면적은 더욱 감소된다.
상술한 바와 같이 종래기술에 따르면, 실리콘 질화막으로 이루어진 게이트 스페이서에 기인하여 콘택홀에 의해 노출되는 엘디디형 소오스/드레인 영역의 표면적을 극대화시키기가 어렵다. 이에 따라, 반도체소자의 콘택저항을 감소시키기가 어렵다. 이에 더하여, 층간절연막을 형성하기 전에 게이트 스페이서가 잔존하므로 층간절연막 내에 보이드가 형성될 수 있다. 따라서, 반도체소자의 신뢰성을 개선시키기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는 콘택저항을 최소화시킬 수 있음은 물론, 신뢰성을 개선시킬 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 극대화된 콘택면적을 갖고 보이드 없는 층간절연막을 갖는 반도체소자를 제공하는 데 있다.
도 1 내지 도 3은 종래의 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 4는 일반적인 완전 씨모스 에스램 셀(full CMOS SRAM cell)의 등가회로도이다.
도 5 내지 도 8은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 9는 본 발명에 따른 반도체소자를 설명하기 위한 단면도이다.
상기 기술적 과제를 이루기 위하여 본 발명은 엘디디형 소오스/드레인 영역을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 적어도 하나의 절연된 게이트 패턴을 형성하고, 상기 게이트 패턴의 양 옆에 위치하는 반도체기판에 저농도 소오스/드레인 영역을 형성하는 것을 포함한다. 상기 저농도 소오스/드레인 영역을 갖는 반도체기판 전면에 제1 식각저지막을 콘포말하게 형성한다. 상기 게이트 패턴의 측벽 상의 상기 제1 식각저지막 상에 스페이서를 형성한다. 상기 스페이서는 상기 제1 식각저지막에 대하여 식각선택비를 갖는 절연막으로 형성한다. 상기 게이트 패턴 및 상기 스페이서를 이온주입 마스크로 사용하여 상기 저농도 소오스/드레인 영역에 불순물 이온을 주입하여 상기 저농도 소오스/드레인 영역보다 높은 불순물 농도를 갖는 고농도 소오스/드레인 영역을 형성한다. 결과적으로, 상기 게이트 패턴의 양 옆에 상기 저농도 소오스/드레인 영역 및 고농도 소오스/드레인 영역으로 구성된 엘디디형 소오스/드레인 영역이 형성된다. 이어서, 상기 스페이서를 선택적으로 제거한다. 이에 따라, 상기 게이트 패턴들 사이의 상기 제1 식각저지막에 의해 둘러싸여진 영역의 종횡비는 감소한다. 상기 스페이서가 제거된 결과물 전면에 층간절연막을 형성한다. 이때, 상기 게이트 패턴의 측벽에 스페이서가 잔존하지 않으므로 상기 층간절연막 내부에 보이드가 형성되는 것을 현저히 억제시킬 수 있다.
상기 층간절연막 및 제1 식각저지막을 차례로 패터닝하여 상기 엘디디형 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 결과적으로, 상기 게이트 패턴의 측벽에 스페이서가 존재하지 않으므로 상기 콘택홀에 의해 노출되는 엘디디형 소오스/드레인의 표면적을 극대화시킬 수 있다.
바람직하게는, 상기 층간절연막을 형성하기 전에, 상기 스페이서가 제거된 결과물 전면에 제2 식각저지막을 추가로 형성한다.
상기 제1 및 제2 식각저지막은 상기 층간 절연막 및 상기 스페이서에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 좀 더 구체적으로, 상기 제1 및 제2 식각저지막은 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것이 바람직하고, 상기 스페이서는 실리콘 산화막으로 형성하는 것이 바람직하다. 또한, 상기 층간절연막은 실리콘 산화막, 예컨대 불순물을 함유하는 실리콘 산화막 또는 언도우프트 실리콘 산화막(undoped silicate glass; USG)으로 형성하는 것이 바람직하다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은 엘디디형 소오스/드레인 영역을 갖는 반도체소자를 제공한다. 이 반도체소자는 반도체기판 상에 배치된 적어도 하나의 절연된 게이트 패턴을 포함한다. 상기 게이트 패턴의 양 옆의 반도체기판에 엘디디형 소오스/드레인 영역이 형성된다. 상기 엘디디형 소오스/드레인 영역 및 상기 게이트 패턴을 갖는 반도체기판은 제1 식각저지막에 의해 덮여진다. 상기 제1 식각저지막의 표면 프로파일은 상기 게이트 패턴의 단차와 일치한다. 상기 제1 식각저지막은 층간절연막에 의해 덮여진다. 상기 엘디디형 소오스/드레인 영역은 상기 층간절연막 및 상기 제1 식각저지막을 관통하는 콘택홀에 의해 노출된다.
바람직하게는, 상기 제1 식각저지막 및 상기 층간절연막 사이에 제2 식각저지막이 개재된다. 상기 엘디디형 소오스/드레인 영역은 저농도 소오스/드레인 영역 및 고농도 소오스/드레인 영역을 포함한다. 상기 고농도 소오스/드레인 영역은 상기 게이트 패턴의 가장자리로부터 떨어져 있고, 상기 저농도 소오스/드레인 영역은 상기 고농도 소오스/드레인 영역으로부터 상기 게이트 패턴의 가장자리 하부까지 연장된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 에스램 셀과 관련하여 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 예를 들면, 본 발명은 DRAM과 같은 반도체 소자에도 적용하는 것이 가능하다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4는 일반적인 완전 씨모스 에스램 셀(full CMOS SRAM cell)의 등가회로도이다.
도 4를 참조하면, 완전 씨모스 에스램 셀은 한 쌍의 구동트랜지스터들(driver transistors; TD1, TD2), 한 쌍의 전송 트랜지스터들(access transistors; TA1, TA2) 및 한 쌍의 부하 트랜지스터들(load transistors; TL1, TL2)를 포함한다. 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 상기 한 쌍의 전송 트랜지스터들(TA1, TA2)은 NMOS 트랜지스터들이고, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들이다. 상기 제1 및 제2 구동 트랜지스터들(TD1, TD2)의 소오스 영역들은 접지선(Vss)에 접속되고, 상기 제1 및 제2 부하 트랜지스터들(TL1, TL2)의 소오스 영역들은 전원선(Vcc)에 접속된다. 또한, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역은 상기 제1 부하 트랜지스터(TL1)의 드레인 영역과 접속되어 제1 노드(N1)를 구성한다. 이와 마찬가지로, 상기 상기 제2 구동 트랜지스터(TD2)의 드레인 영역은 상기 제2 부하 트랜지스터(TL2)의 드레인 영역과 접속되어 제2 노드(N2)를 구성한다.
상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)와 접속되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제1 노드(N1)와 접속된다. 상기 제1 노드(N1)는 상기 제1 전송 트랜지스터(TA1)의 소오스 영역과 접속되고, 상기 제1 전송 트랜지스터(TA1)의 드레인 영역은 제1 비트라인(BL)과 접속된다. 또한, 상기 제2 노드(N2)는 상기 제2 전송 트랜지스터(TA2)의 소오스 영역과 접속되고, 상기 제2 전송 트랜지스터(TA2)의 드레인 영역은 제2 비트라인(/BL)과 접속된다. 상기 제1 비트라인(BL)은 항상 상기 제2 비트라인(/BL)과 반대의 데이타를 갖는다. 예를 들면, 상기 제1비트라인(BL)이 논리 "0"에 해당하는 데이타를 갖는 경우에, 상기 제2 비트라인(/BL)은 논리 "1"에 해당하는 데이타를 갖는다. 이에 더하여, 상기 제1 및 제2 전송 트랜지스터들(TA1, TA2)의 게이트 전극들은 워드라인(WL)과 접속된다. 실제로, 상기 워드라인(WL)은 상기 제1 및 제2 전송 트랜지스터들(TA1, TA2)의 게이트 전극들 역할을 한다.
상술한 완전 씨모스 에스램 셀의 동작원리에 대해서는 널리 알려져 있으므로 이에 대한 설명을 생략하기로 한다.
다음에, 도 5 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 에스램 셀 제조방법을 설명하기로 한다. 도면들에 있어서, 참조부호 "a" 및 "b"로 표시된 부분들은 각각 제1 콘택영역 및 제2 콘택영역을 나타낸다.
도 5를 참조하면, 제1 도전형의 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 활성영역을 한정한다. 이어서, 상기 제2 콘택영역(b)의 일 부분에 선택적으로 제2 도전형의 불순물 이온을 주입하여 제2 도전형의 웰(52)을 형성한다. 상기 제1 도전형 및 제2 도전형은 각각 p형 및 n형이다. 이와는 다르게, 상기 제1 도전형 및 제2 도전형은 각각 n형 및 p형일 수도 있다. 결과적으로, 상기 제2 콘택영역(b)에 제1 도전형의 활성영역 및 제2 도전형의 활성영역이 존재한다. 상기 소자분리막(53)은 상기 제2 도전형의 웰(52)을 형성한 후에 형성될 수도 있다.
상기 소자분리막(53) 및 상기 제2 도전형의 웰(52)을 형성한 후에, 상기 활성영역 상에 게이트 절연막(55)을 형성한다. 다음에, 상기 게이트 절연막(55)을 갖는 반도체기판 전면에 게이트 전극층 및 캐핑막을 차례로 형성한다. 상기 캐핑막은 층간절연막으로 널리 사용되는 실리콘 산화막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 캐핑막은 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것이 바람직하다.
상기 캐핑막 및 상기 게이트 전극층을 차례로 패터닝하여 상기 제1 콘택영역(a) 내의 활성영역 상부를 가로지르는 한 쌍의 제1 게이트 패턴들(60a)을 형성함과 동시에 상기 제2 콘택영역(b) 내의 활성영역들의 상부를 가로지르는 제2 게이트 패턴들(60n, 60p)을 형성한다. 이에 따라, 상기 제1 게이트 패턴(60a)의 각각은 차례로 적층된 제1 게이트 전극(57a) 및 캐핑막 패턴(59)을 포함하고, 상기 제2 게이트 패턴(60n)은 차례로 적층된 제2 게이트 전극(57n) 및 캐핑막 패턴(59)을 포함한다. 이와 마찬가지로, 상기 제2 게이트 패턴(60p)은 차례로 적층된 제2 게이트 전극(57p) 및 캐핑막 패턴(59)을 포함한다. 상기 제1 및 제2 게이트 패턴들(60a, 60n 및 60p)을 패터닝하기 위한 식각공정을 실시하는 동안 상기 게이트 절연막(55)이 과도식각되는 경우에, 상기 제1 도전형의 반도체기판(51)의 표면 및 상기 제2 도전형의 웰(52)의 표면이 노출될 수도 있다.
다음에, 상기 제1 및 제2 게이트 패턴들(60a, 60n, 60p)이 형성된 결과물에 열산화 공정을 적용할 수도 있다. 이러한 열산화 공정은 상기 제1 및 제2 게이트 패턴들(60a, 60n, 60p)을 형성하기 위한 식각 공정을 실시하는 동안 상기 반도체기판(51)에 가해진 식각손상을 치유하기 위하여 실시한다. 상기 제2 게이트 패턴(60n)은 상기 제2 콘택영역(b) 내의 제1 도전형의 활성영역 상부를 가로지르고, 상기 제2 게이트 패턴(60p)은 상기 제2 도전형의 웰(52) 내의 활성영역 상부를 가로지른다.
상기 제1 및 제2 게이트 패턴들(60a, 60n) 및 상기 소자분리막(53)을 이온주입 마스크로 사용하여 상기 반도체기판(51)에 선택적으로 제2 도전형의 불순물 이온을 1×1012내지 1×1014atoms/㎠의 낮은 도우즈로 주입한다. 이에 따라, 상기 제1 콘택영역(a) 내의 활성영역에 제1 저농도 소오스/드레인 영역(63)이 형성되고, 상기 제2 콘택영역(b) 내의 제1 도전형의 활성영역에 제2 저농도 소오스/드레인 영역(63')이 형성된다. 결과적으로, 상기 제1 및 제2 저농도 소오스/드레인 영역들(63, 63')은 동시에 형성된다.
계속해서, 상기 제2 게이트 패턴(60p) 및 상기 소자분리막(53)을 이온주입 마스크로 사용하여 상기 제2 도전형의 웰(52)에 선택적으로 제1 도전형의 불순물 이온을 1×1012내지 1×1014atoms/㎠의 낮은 도우즈로 주입한다. 이에 따라, 상기 제2 도전형의 웰(52) 내의 활성영역에 또 다른 제2 저농도 소오스/드레인 영역(65)이 형성된다.
도 6을 참조하면, 상기 제1 및 제2 저농도 소오스/드레인 영역들(63, 63', 65)을 포함하는 반도체기판 전면에 제1 식각저지막(67)을 콘포말하게 형성한다. 상기 제1 식각저지막(67)은 실리콘 산화막에 대하여 식각 선택비를 갖는 절연막, 예컨대 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것이 바람직하다. 상기 제1 식각저지막(67)을 갖는 반도체기판 전면에 CVD 산화막을 형성한다.다음에, 상기 CVD 산화막을 이방성 식각하여 상기 제1 및 제2 게이트 패턴들((60a, 60n 및 60p)의 측벽에 산화막 스페이서(69)를 형성한다.
상기 제1 게이트 패턴들(60a), 제2 게이트 패턴(60n), 산화막 스페이서(69) 및 소자분리막(53)을 이온주입 마스크로 사용하여 상기 제1 콘택영역(a)의 반도체기판(51) 및 상기 제2 콘택영역(b)의 반도체기판(51)에 선택적으로 제2 도전형의 불순물 이온을 1×1015내지 5×1015atoms/㎠의 높은 도우즈로 주입한다. 이에 따라, 상기 제1 저농도 소오스/드레인 영역(63) 및 제2 저농도 소오스/드레인 영역(63')에 각각 제1 고농도 소오스/드레인 영역(71) 및 제2 고농도 소오스/드레인 영역(71')이 형성된다. 결과적으로 상기 제1 및 제2 고농도 소오스/드레인 영역들(71, 71')은 동시에 형성된다. 상기 제1 콘택영역(a) 내에 형성된 상기 제1 저농도 소오스/드레인 영역(63) 및 상기 제1 고농도 소오스/드레인 영역(71)은 제1 엘디디형 소오스/드레인 영역(73)을 구성한다. 또한, 상기 제2 콘택영역(b) 내에 형성된 상기 제2 저농도 소오스/드레인 영역(63') 및 상기 제2 고농도 소오스/드레인 영역(71')은 제2 엘디디형 소오스/드레인 영역(73')을 구성한다. 상기 제1 엘디디형 소오스/드레인 영역(73)은 상기 제2 엘디디형 소오스/드레인 영역(73')과 동일한 도전형을 갖는다.
계속해서, 상기 제2 게이트 패턴(60p), 산화막 스페이서(69) 및 소자분리막(53)을 이온주입 마스크로 사용하여 상기 제2 도전형의 웰(52) 내에 선택적으로 제1 도전형의 불순물 이온을 1×1015내지 5×1015atoms/㎠의 높은 도우즈로 주입한다. 이에 따라, 상기 제2 저농도 소오스/드레인 영역(65)에 또 다른 제2 고농도 소오스/드레인 영역(75)이 형성된다. 상기 제2 도전형의 웰(52) 내에 형성된 상기 제2 저농도 소오스/드레인 영역(65) 및 상기 제2 고농도 소오스/드레인 영역(75)은 또 다른 제2 엘디디형 소오스/드레인 영역(77)을 구성한다. 상기 제2 엘디디형 소오스/드레인 영역(77)은 상기 제2 엘디디형 소오스/드레인 영역(73')과 다른 도전형을 갖는다.
도 7을 참조하면, 상기 산화막 스페이서(69)를 선택적으로 제거한다. 상기 산화막 스페이서(69)가 제거된 결과물 전면에 제2 식각저지막(79)을 추가로 형성할 수도 있다. 이는, 상기 제1 식각저지막(67)이 상기 산화막 스페이서(69)를 형성하기 위한 식각공정 또는 상기 산화막 스페이서(69)를 제거하기 위한 식각공정을 실시하는 동안 과도식각될 수 있기 때문이다. 상기 제2 식각저지막(79)은 상기 제1 식각저지막(67)과 동일한 물질막으로 형성하는 것이 바람직하다. 결과적으로, 상기 산화막 스페이서(69)가 상기 제1 및 제2 엘디디형 소오스/드레인 영역들(73, 73', 77)을 형성한 후에 제거되므로, 상기 게이트 패턴들 사이의 실질적인 간격(substantial space; W2)을 극대화시키는 것이 가능하다. 다시 말해서, 본 발명의 실시예에 따르면, 종래의 기술에 비하여 상기 게이트 패턴들 사이의 갭 영역의 종횡비를 감소시킬 수 있다. 또한, 상기 산화막 스페이서(69)의 폭은 상기 게이트 패턴들 사이의 갭 영역의 종횡비에 전혀 영향을 주지 않는다. 따라서, 상기 산화막 스페이서(69)의 폭을 적절히 조절함으로써 모스 트랜지스터의 전기적인 특성 및 신뢰성을 최적화시키는 것이 용이하다.
상기 제2 식각저지막(79)이 형성된 결과물의 전면에 층간절연막(81)을 형성한다. 이때, 상기 게이트 패턴들 사이의 갭 영역의 종횡비는 종래기술에 비하여 적은 값을 가지므로, 상기 층간절연막(81) 내에 보이드가 형성되는 것을 현저히 억제시킬 수 있다. 상기 층간절연막(81)은 불순물을 함유하는 실리콘산화막 또는 언도으프트 실리콘 산화막(undoped silicate glass; USG)으로 형성한다.
도 8을 참조하면, 상기 층간절연막(81) 및 제2 식각저지막(79) 및 제1 식각저지막(67)을 차례로 패터닝하여 상기 제1 엘디디형 소오스/드레인 영역(73)을 노출시키는 제1 콘택홀(82a) 및 상기 제2 엘디디형 소오스/드레인 영역들(73', 77)을 노출시키는 제2 콘택홀들(82b, 82c)을 형성한다. 여기서, 상기 반도체기판(51)이 p형이고 상기 제2 도전형의 웰(52)이 n형인 경우에, 상기 제1 콘택홀(82a)은 비트라인 콘택홀 또는 접지선 콘택홀에 해당하고, 상기 제2 콘택홀들(82b, 82c)은 노드 콘택홀들에 해당한다. 결과적으로, 상기 제1 게이트 전극들(57a)은 서로 이웃하는 2개의 에스램 셀들의 워드라인들(도 4의 WL) 또는 제1 및 제2 구동 트랜지스터들(도 4의 TD1 및 TD2)의 게이트 전극들에 해당하고, 상기 제2 게이트 전극(57n)은 상기 제1 또는 제2 구동 트랜지스터(TD1 또는 TD2)의 게이트 전극에 해당한다. 또한, 상기 제2 게이트 전극(57p)은 제1 또는 제2 부하 트랜지스터(도 4의 TL1 또는 TL2)의 게이트 전극에 해당한다.
한편, 상기 반도체기판(51)이 n형이고 상기 제2 도전형의 웰(52)이 p형인 경우에, 상기 제1 콘택홀(82a)은 전원선 콘택홀에 해당하고, 상기 제2 콘택홀들(82b, 82c)은 노드 콘택홀들에 해당한다. 결과적으로, 상기 제1 게이트 전극들(57a)은 에스램 셀의 제1 및 제2 부하 트랜지스터들(TL1, TL2)의 게이트 전극들에 해당하고, 상기 제2 게이트 전극(57n)은 상기 제1 또는 제2 부하 트랜지스터(TL1 또는 TL2)의 게이트 전극에 해당한다. 또한, 상기 제2 게이트 전극(57p)은 상기 제1 또는 제2 구동 트랜지스터(TD1 또는 TD2)의 게이트 전극에 해당하거나, 상기 워드라인(WL)에 해당한다.
다음에, 상기 제1 및 제2 콘택홀들(82a, 82b, 82c)이 형성된 결과물 전면에 도전막을 형성한다. 상기 도전막을 패터닝하여 상기 제1 콘택홀(82a)을 덮는 제1 배선(83a) 및 상기 제2 콘택홀들(82b, 82c)을 덮는 제2 배선(83b)을 형성한다. 상기 제1 배선(83a)은 에스램 셀의 비트라인(도 4의 BL 또는 /BL), 접지선(도 4의 Vss) 또는 전원선(도 4의 Vcc)에 해당하고, 상기 제2 배선(83b)은 제1 노드(도 4의 N1) 또는 제2 노드(도 4의 N2)를 덮는 국부배선(local interconnection)에 해당한다.
도 9는 본 발명에 따른 반도체소자의 단면도이다.
도 9를 참조하면, 제1 도전형의 반도체기판(51) 상에 절연된 한 쌍의 게이트 패턴들(60a)이 배치된다. 상기 한 쌍의 게이트 패턴들(60a) 및 상기 반도체기판(51) 사이에는 게이트 절연막(55)이 개재된다. 상기 게이트 패턴들(60a)의 각각은 차례로 적층된 게이트 전극(57a) 및 캐핑막 패턴(59)을 포함한다. 상기 게이트 전극(57a)들은 에스램 셀의 워드라인들(도 4의 WL), 구동 트랜지스터들(도 4의 TD1 및 TD2)의 게이트 전극들, 전송 트랜지스터들(도 4의 TA1 및 TA2)의 게이트 전극들, 또는 부하 트랜지스터들(도 4의 TL1 및 TL2)의 게이트 전극들에 해당한다. 상기 캐핑막 패턴(59)은 실리콘 산화막에 대하여 식각선택비를 갖는 절연막, 예컨대 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성된 것이 바람직하다.
상기 각 게이트 패턴(60a)의 양 옆의 반도체기판(51)에 제2 도전형의 엘디디형 소오스/드레인 영역(73)이 배치된다. 상기 엘디디형 소오스/드레인 영역(73)은 상기 각 게이트 패턴(60a)의 가장자리 아래에 위치한 저농도 소오스/드레인 영역(63) 및 상기 저농도 소오스/드레인 영역(63)과 인접한 고농도 소오스/드레인 영역(71)을 포함한다. 여기서, 상기 제2 도전형은 상기 제1 도전형과 반대되는 도전형이다. 예를 들면, 상기 제1 도전형이 p형인 경우에, 상기 제2 도전형은 n형이다. 이와 반대로, 상기 제1 도전형이 n형인 경우에, 상기 제2 도전형은 p형이다.
상기 엘디디형 소오스/드레인 영역(73) 및 상기 게이트 패턴들(60a)을 갖는 반도체기판은 제1 식각저지막(67)에 의해 덮여진다. 상기 제1 식각저지막(67)은 상기 게이트 패턴들(60a)의 표면단차와 일치하는 표면 프로파일을 갖는다. 또한, 상기 제1 식각저지막(67)은 실리콘 산화막에 대하여 식각선택비를 갖는 절연막으로 이루어진다. 예를 들면, 상기 제1 식각저지막(67)은 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 이루어진다. 상기 제1 식각저지막(67)은 층간절연막(81)에 의해 덮여진다. 상기 층간절연막(81)은 불순물을 포함하는 실리콘 산화막 또는 언도우프트 실리콘 산화막(USG; undoped silicate glass)으로 이루어진다. 상기 제1 식각저지막(67) 및 상기 층간절연막(81) 사이에 제2 식각저지막(79)이 개재될 수도 있다. 상기 제2 식각저지막(79)은 상기 제1 식각저지막(67)과 동일한 물질막인 것이 바람직하다.
상기 엘디디형 소오스/드레인 영역(73)은 상기 제1 및 제2 식각저지막(67, 79) 및 상기 층간절연막(81)을 관통하는 콘택홀(82a)에 의해 노출된다. 상기 콘택홀(82a)은 배선(83a)에 의해 덮여진다. 따라서, 상기 배선(83a)은 상기 엘디디형 소오스/드레인 영역(73)과 전기적으로 접속된다. 상기 배선(83a)은 에스램 셀의 전원선(도 4의 Vcc), 접지선(도 4의 Vss) 또는 비트라인(도 4의 BL 또는 /BL)에 해당한다. 또한, 상기 배선(83a)은 에스램 셀의 노드(도 4의 N1 또는 N2)를 덮는 국부배선에 해당할 수도 있다.
상술한 바와 같이 본 발명에 따르면, 상기 엘디디형 소오스/드레인 영역을 형성한 후에, 상기 게이트 패턴들의 측벽에 형성된 스페이서를 제거한다. 이에 따라, 게이트 패턴들 사이의 갭 영역의 종횡비를 증가시킬 수 있다. 결과적으로, 층간절연막을 형성하는 동안 층간절연막 내에 보이드가 형성되는 것을 현저히 억제시킬 수 있다. 또한, 상기 스페이서를 제거한 후에, 엘디디형 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 따라서, 상기 콘택홀을 형성하기 위한 사진공정을 실시하는 동안 오정렬이 발생할지라도, 상기 콘택홀에 의해 노출되는 엘디디형 소오스/드레인 영역의 표면적을 극대화시킬 수 있다. 결과적으로, 콘택저항을 현저히 감소시킬 수 있다.

Claims (29)

  1. 반도체기판 상에 절연된 게이트 패턴(insulated gate pattern)을 형성하는 단계;
    상기 게이트 패턴의 양 옆에 위치하는 반도체기판에 저농도 소오스/드레인 영역을 형성하는 단계;
    상기 저농도 소오스/드레인 영역을 갖는 반도체기판 전면에 제1 식각저지막을 콘포말하게(conformally) 형성하는 단계;
    상기 게이트 패턴의 측벽 상의 상기 제1 식각저지막 상에 스페이서를 형성하는 단계;
    상기 게이트 패턴 및 상기 스페이서를 이온주입 마스크로 사용하여 상기 저농도 소오스/드레인 영역을 포함하는 반도체기판에 불순물 이온을 주입하여 상기 저농도 소오스/드레인 영역보다 높은 불순물 농도를 갖는 고농도 소오스/드레인 영역을 형성하는 단계;
    상기 스페이서를 제거하는 단계; 및
    상기 스페이서가 제거된 결과물 전면에 층간절연막을 형성하는 단계를 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 식각저지막은 상기 스페이서 및 상기 층간 절연막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 식각저지막은 실리콘 질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 스페이서는 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 층간절연막을 형성하는 단계 전에
    상기 스페이서가 제거된 결과물 전면에 제2 식각저지막을 콘포말하게 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2 식각저지막은 상기 스페이서 및 상기 층간 절연막에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 층간절연막은 불순물을 함유하는 실리콘 산화막 또는 언도우프트 실리콘 산화막(undoped silicate glass; USG)으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 층간절연막을 형성하는 단계 후에,
    상기 층간절연막 및 상기 제1 식각저지막을 차례로 패터닝하여 상기 고농도 소오스/드레인 영역 및 상기 저농도 소오스/드레인 영역으로 구성된 엘디디형 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 층간절연막을 형성하는 단계 후에,
    상기 층간절연막, 상기 제2 식각저지막 및 상기 제1 식각저지막을 차례로 패터닝하여 상기 고농도 소오스/드레인 영역 및 상기 저농도 소오스/드레인 영역으로 구성된 엘디디형 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 반도체기판 상에 복수개의 제1 게이트 패턴들 및 복수개의 제2 게이트 패턴들을 형성하는 단계;
    상기 복수개의 제1 게이트 패턴들의 양 옆에 위치하는 반도체기판에 제1 저농도 소오스/드레인 영역들을 형성하는 단계;
    상기 복수개의 제2 게이트 패턴들의 양 옆에 위치하는 반도체기판에 제2 저농도 소오스/드레인 영역들을 형성하는 단계;
    상기 제1 및 제2 저농도 소오스/드레인 영역들을 갖는 반도체기판 전면에 제1 식각저지막을 콘포말하게 형성하는 단계;
    상기 제1 및 제2 게이트 패턴들의 측벽들 상의 상기 제1 식각저지막 상에 스페이서를 형성하는 단계;
    상기 복수개의 제1 게이트 패턴들 및 그 측벽들 상에 형성된 스페이서를 이온주입 마스크로 사용하여 상기 제1 저농도 소오스/드레인 영역들에 불순물 이온을 주입하여 상기 제1 저농도 소오스/드레인 영역들보다 높은 불순물 농도를 갖는 제1 고농도 소오스/드레인 영역을 형성하는 단계;
    상기 복수개의 제2 게이트 패턴들 및 그 측벽들 상에 형성된 스페이서를 이온주입 마스크로 사용하여 상기 제2 저농도 소오스/드레인 영역들에 불순물 이온을 주입하여 상기 제2 저농도 소오스/드레인 영역들보다 높은 불순물 농도를 갖는 제2 고농도 소오스/드레인 영역을 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 스페이서가 제거된 결과물 전면에 층간절연막을 형성하는 단계; 및
    상기 층간절연막 및 상기 제1 식각저지막을 연속적으로 패터닝하여 상기 제1 저농도 소오스/드레인 영역 및 상기 제1 고농도 소오스/드레인 영역으로 구성된제1 엘디디형 소오스/드레인 영역을 노출시키는 적어도 하나의 제1 콘택홀을 형성함과 동시에 상기 제2 저농도 소오스/드레인 영역 및 상기 제2 고농도 소오스/드레인 영역으로 구성된 제2 엘디디형 소오스/드레인 영역을 노출시키는 적어도 하나의 제2 콘택홀을 형성하는 단계를 포함하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 층간절연막을 형성하는 단계 전에,
    상기 스페이서가 제거된 결과물 전면에 제2 식각저지막을 콘포말하게 형성하는 단계를 더 포함하되, 상기 제1 및 제2 콘택홀들은 상기 층간절연막, 상기 제2 식각저지막 및 상기 제1 식각저지막을 연속적으로 패터닝하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제1 콘택영역 및 제2 콘택영역을 갖는 에스램 셀의 제조방법에 있어서,
    반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 제1 콘택영역 내의 상기 활성영역의 상부를 가로지르는 한 쌍의 제1 게이트 패턴 및 상기 제2 콘택영역 내의 상기 활성영역의 상부를 가로지르는 제2 게이트 패턴을 형성하는 단계;
    상기 제1 게이트 패턴들의 양 옆에 위치하는 상기 활성영역에 제1 저농도 소오스/드레인 영역을 형성하는 단계;
    상기 제2 게이트 패턴의 양 옆에 위치하는 상기 활성영역에 제2 저농도 소오스/드레인 영역을 형성하는 단계;
    상기 제1 및 제2 저농도 소오스/드레인 영역을 갖는 반도체기판 전면에 제1 식각저지막을 콘포말하게 형성하는 단계;
    상기 제1 및 제2 게이트 패턴들의 측벽 상의 상기 제1 식각저지막 상에 상기 제1 식각저지막에 대하여 식각선택비를 갖는 스페이서를 형성하는 단계;
    상기 제1 게이트 패턴들 및 상기 스페이서를 이온주입 마스크로 사용하여 상기 제1 저농도 소오스/드레인 영역에 불순물을 주입하여 상기 제1 저농도 소오스/드레인 영역보다 높은 불순물 농도를 갖는 제1 고농도 소오스/드레인 영역을 형성하는 단계;
    상기 제2 게이트 패턴 및 상기 스페이서를 이온주입 마스크로 사용하여 상기 제2 저농도 소오스/드레인 영역에 불순물을 주입하여 상기 제2 저농도 소오스/드레인 영역보다 높은 불순물 농도를 갖는 제2 고농도 소오스/드레인 영역을 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 스페이서가 제거된 결과물 전면에 층간절연막을 형성하는 단계; 및
    상기 층간절연막 및 상기 제1 식각저지막을 연속적으로 패터닝하여 상기 제1 게이트 패턴들 사이에 상기 제1 저농도 소오스/드레인 영역 및 상기 제1 고농도 소오스/드레인 영역으로 구성된 제1 엘디디형 소오스/드레인 영역을 노출시키는 제1 콘택홀을 형성함과 동시에 상기 제2 콘택영역 내에 상기 제2 저농도 소오스/드레인 영역 및 상기 제2 고농도 소오스/드레인 영역으로 구성된 제2 엘디디형 소오스/드레인 영역을 노출시키는 제2 콘택홀을 형성하는 단계를 포함하는 에스램 셀 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 콘택영역은 비트라인 콘택영역, 접지선 콘택영역 또는 전원선 콘택영역인 것을 특징으로 하는 에스램 셀 제조방법.
  14. 제 12 항에 있어서,
    상기 제1 게이트 패턴은 전송 트랜지스터(access transistor)의 게이트 패턴, 구동 트랜지스터(driver transistor)의 게이트 패턴 또는 부하 트랜지스터(load transistor)의 게이트 패턴인 것을 특징으로 하는 에스램 셀 제조방법.
  15. 제 12 항에 있어서,
    상기 제2 콘택영역은 노드 콘택영역인 것을 특징으로 하는 에스램 셀 제조방법.
  16. 제 12 항에 있어서,
    상기 제1 저농도 소오스/드레인 영역 및 상기 제1 고농도 소오스/드레인 영역은 n형 불순물 영역이고, 상기 제2 저농도 소오스/드레인 영역 및 상기 제2 고농도 소오스/드레인 영역은 p형 불순물 영역인 것을 특징으로 하는 에스램 셀 제조방법.
  17. 제 12 항에 있어서,
    상기 제1 저농도 소오스/드레인 영역 및 상기 제1 고농도 소오스/드레인 영역은 p형 불순물 영역이고, 상기 제2 저농도 소오스/드레인 영역 및 상기 제2 고농도 소오스/드레인 영역은 n형 불순물 영역인 것을 특징으로 하는 에스램 셀 제조방법.
  18. 제 12 항에 있어서,
    상기 제1 저농도 소오스/드레인 영역, 상기 제1 고농도 소오스/드레인 영역, 상기 제2 저농도 소오스/드레인 영역 및 상기 제2 고농도 소오스/드레인 영역은 n형 불순물 영역인 것을 특징으로 하는 에스램 셀 제조방법.
  19. 제 18 항에 있어서,
    상기 제1 저농도 소오스/드레인 영역 및 상기 제2 저농도 소오스/드레인 영역은 동시에 형성되고, 상기 제1 고농도 소오스/드레인 영역 및 상기 제2 고농도 소오스/드레인 영역은 동시에 형성되는 것을 특징으로 하는 에스램 셀 제조방법.
  20. 제 12 항에 있어서,
    상기 제1 저농도 소오스/드레인 영역, 상기 제1 고농도 소오스/드레인 영역, 상기 제2 저농도 소오스/드레인 영역 및 상기 제2 고농도 소오스/드레인 영역은 p형 불순물 영역인 것을 특징으로 하는 에스램 셀 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 저농도 소오스/드레인 영역 및 상기 제2 저농도 소오스/드레인 영역은 동시에 형성되고, 상기 제1 고농도 소오스/드레인 영역 및 상기 제2 고농도 소오스/드레인 영역은 동시에 형성되는 것을 특징으로 하는 에스램 셀 제조방법.
  22. 제 12 항에 있어서,
    상기 층간절연막을 형성하는 단계 전에,
    상기 스페이서가 제거된 결과물 전면에 상기 스페이서 및 상기 층간절연막에 대하여 식각선택비를 갖는 제2 식각저지막을 콘포말하게 형성하는 단계를 더 포함하되, 상기 제1 및 제2 콘택홀은 상기 층간절연막, 상기 제2 식각저지막 및 상기 제1 식각저지막을 연속적으로 패터닝하여 형성하는 것을 특징으로 하는 에스램 셀 제조방법.
  23. 반도체기판 상에 형성된 절연된 게이트 패턴;
    상기 게이트 패턴의 양 옆에 위치한 반도체기판에 형성된 엘디디형 소오스/드레인 영역;
    상기 게이트 패턴 및 상기 엘디디형 소오스/드레인 영역을 갖는 반도체기판의 전면에 콘포말하게 형성된 제1 식각저지막;
    상기 제1 식각저지막 상에 형성된 층간절연막; 및
    상기 층간절연막 및 상기 제1 식각저지막을 관통하는 콘택홀을 포함하되, 상기 콘택홀은 상기 엘디디형 소오스/드레인 영역을 노출시키는 것을 특징으로 하는 반도체소자.
  24. 제 23 항에 있어서,
    상기 제1 식각저지막은 실리콘 질화막 또는 실리콘 옥시나이트라이드막인 것을 특징으로 하는 반도체소자.
  25. 제 23 항에 있어서,
    상기 제1 식각저지막 및 상기 층간절연막 사이에 개재된 제2 식각저지막을 더 포함하는 것을 특징으로 하는 반도체소자.
  26. 제 25 항에 있어서,
    상기 제2 식각저지막은 상기 제1 식각저지막과 동일한 물질막인 것을 특징으로 하는 반도체소자.
  27. 제 23 항에 있어서,
    상기 콘택홀을 덮는 배선을 더 포함하는 것을 특징으로 하는 반도체소자.
  28. 반도체기판 상에 형성된 절연된 게이트 패턴;
    상기 게이트 패턴의 양 옆에 위치한 반도체기판에 형성된 저농도 소오스/드레인 영역들;
    상기 저농도 소오스/드레인 영역들 내에 형성되고, 상기 게이트 패턴의 가장자리로부터 이격된(spaced apart) 고농도 소오스/드레인 영역들;
    상기 게이트 패턴, 상기 저농도 소오스/드레인 영역들 및 상기 고농도 소오스/드레인 영역들을 갖는 반도체기판의 전면에 콘포말하게 형성된 식각저지막;
    상기 식각저지막 상에 형성된 층간절연막; 및
    상기 층간절연막 및 상기 식각저지막을 관통하는 적어도 하나의 콘택홀을 포함하되, 상기 콘택홀은 상기 저농도 소오스/드레인 영역 및 상기 고농도 소오스/드레인 영역으로 구성된 엘디디형 소오스/드레인 영역을 노출시키는 것을 특징으로 하는 반도체소자.
  29. 반도체기판 상에 형성된 복수개의 제1 게이트 패턴들 및 복수개의 제2 게이트 패턴들;
    상기 복수개의 제1 게이트 패턴들의 양 옆에 위치하는 반도체기판에 형성된 제1 엘디디형 소오스/드레인 영역들;
    상기 복수개의 제2 게이트 패턴들의 양 옆에 위치하는 반도체기판에 형성된제2 엘디디형 소오스/드레인 영역들;
    상기 제1 및 제2 엘디디형 소오스/드레인 영역들을 갖는 반도체기판의 전면에 콘포말하게 형성된 식각저지막;
    상기 식각저지막 상에 형성된 층간절연막; 및
    상기 층간절연막 및 상기 식각저지막을 관통하는 제1 및 제2 콘택홀들을 포함하되, 상기 제1 콘택홀은 상기 제1 엘디디형 소오스/드레인 영역을 노출시키고 상기 제2 콘택홀은 상기 제2 엘디형 소오스/드레인 영역을 노출시키는 것을 특징으로 하는 반도체소자.
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