KR100214174B1 - 3중 웰을 갖는 반도체 장치의 제조방법 - Google Patents

Abstract

n형과 p형의 웰을 p형 기판에 형성한다. p형 웰을 n형 웰에도 형성한다. 양 p형웰을 동시에 동일한 공정으로 형성하여 MOS트랜지스터의 한계전압을 다르게 한다. 게이트 길이가 길고 한계전압이 낮은 MOS트랜지스터를 n형 웰내의 p형 웰에 형성하며, 게이트 길이가 짧고 한게전압이 높은 MOS트랜지스터를 n형 웰의 외측에의 p형 웰내에 형성한다. n형 웰내의 p형 웰상에 고밀도로 퓨즈로 형성한다.

Description

3중 웰을 갖는 반도체 장치의 제조방법

본 발명은 각종의 반도체 소자를 단일 반도체 칩상에 집적화한 반도체 장치의 제조방법에 관한 것이다.

제 1도전형의 단일 반도체 칩상에 CMOS (Complementary metal-oxide- semiconductor) 회로는 적어도 제 1 도전형과 반대의 제 2 도전형의 웰을 필요로 한다.

반도체 장치의 고집적화에 수반하여 미세소자의 분리등의 조건을 만족시키기 위하여는, 제 1 도전형의 몇몇 반도체 기판들은 제 1 도전형의 웰과 제 1 도전형과 반대의 제 2 도전형의 웰을 갖는다.

도 7a - 도 7c 및 도 8a - 도 8d는 2종류의 웰(이중웰)을 형성하는 제조기술의 예를 도시한 것이다.

도 7a - 도 7c는 단일 반도체 기판상에 n과 p형 웰을 형성하는 제조기술의 예를 도시한 것이다. 이 예에 있어서는 p형 반도체 기판을 사용한다.

도 7a에 있어서, p형 실리콘 기판 101상에 실리콘 산화막 103을 열산화에 의해 형성한다. 실리콘 산화막 103상에 실리콘 질화막 105를 CVD (Chemical Vapor deposition)에 의해 형성한다. 실리콘 질화막 105상에 레지스트층을 형성하고, 노광 현상하여 레지스트 마스크 107을 형성한다.

레지스트 마스크 107을 에칭 마스크로서 사용하여, 실리콘 질화막 105를 건식 에칭(dry etching)에 의해 선택적으로 에칭하여 실리콘 산화막 103을 노출한다.

패턴화 레지스트 마스크 107과 실리콘 질화막 105를 이온주입 마스크로서 사용하여, 실리콘 산화막 103의 노출영역아래 실리콘 기판 101에 붕소(B)이온을 주입하여 붕소주입영역 121a를 형성한다. 이상태에 까지 필요로 하는 공정수는 산화막 형성공정, 질화막 형성공정, 마스크 형성공정, 에칭공정, 및 붕소이온 주입공정의 5개 공정이 있다.

다음에, 도 7b에 도시된 바와같이, 레지스트 마스크 107를 제거한다. 그 후에, 실리콘 질화막 105를 마스크로서 사용하여 실리콘 산화막 103의 노출영역에 두꺼운 실리콘 산화막 109를 LOCOS (Local oxidation of silicon)에 의해 형성한다.

LOCOS 공정후에, 산화마스크로서 사용된 실리콘 질화막 105를 제거한다. 다음에, 인(P)이온은 인이온이 실리콘 산화막 103을 통과하고 두꺼운 실리콘 산화막 109를 통과하지 않는 조건하에 주입된다. 그 결과, 얇은 실리콘 산화막 103의 노출영역하에만 인 이온 주입영역이 형성된다. 도 7b에 도시된 이 상태까지에 공정수는 레지스트 마스크 제거공정, 산화막 형성공정, 질화막 제거공정, 및 인(P) 이온 주입공정의 4개 공정이 있다.

다음에, 도 7c에 도시된 바와 같이, p형 Si기판 101을 열처리 하여 주입 불순물 이온의 드라이브-인(drive-in) 공정을 행한다. 드라이브-인 공정후에, 얇은 산화막 103과 두꺼운 실리콘 산화막 109를 제거하여 실리콘 표면을 노출한다.

노출된 실리콘 표면을 가벼운 열산화 공정을 행하여 실리콘 기판상에 얇은 실리콘 산화막 111을 형성한다.

다음에, 실리콘 산화막상에 CVD에 의해 실리콘 질화막을 형성하고, 실리콘 질화막상에 레지스트층을 형성한다. 그 다음에, 레지스트층을 노광현상하여 레지스트 마스크를 형성한다. 이 레지스트 마스크를 에칭 마스크로서 사용하여, 실리콘 질화막을 선택적으로 에칭하여서 패턴화된 실리콘 질화막 113을 형성한다. 그 후에, 레지스트 마스크를 제거한다.

이 상태까지의 공정수는 주입 불순물 이온의 드라이브-인 공정, 산화막 제거공정, 산화공정, 질화막 형성공정, 레지스트 마스크 형성공정, 에칭공정, 및 레지스트 마스크 제거공정의 7개 공정이 있다. 그러므로, 도 7a - 도 7c에 의해 설명된 공정의 전체수는 16개이다.

도 7c에 도시된 상태후에 산화공정을 행하면, 두꺼운 산화막은 실리콘 질화막 113으로 피복되지 않은 영역에 LOCOS에 의해 선택적으로 형성된다.

이중 웰을 형성하는 종래의 다른 제조기술을 도 8a - 도 8d에 의해 설명한다.

도 8a에 도시된 바와같이, p형 실리콘 기판 101의 표면상에 실리콘 산화막 112를 형성한다. 이 실리콘 산화막 112상에 실리콘 질화막과 레지스트층을 형성한다. 레지스트층을 선택적으로 노광현상하여 레지스트 마스크를 형성한다.

이 레지스트 마스크를 에칭 마스크로서 사용하여, 실리콘 질화막을 선택적으로 에칭하여서 패턴화된 실리콘 질화막 113을 형성하고, 그 후에 레지스트 마스크를 제거한다. 도 8a에 도시된 이 상태에까지 제조공정수는 산화막 형성공정, 질화막 형성공정, 마스크 형성공정, 선택적 에칭공정, 및 레지스트 제거공정의 5개 공정이 있다.

다음에, 도 8b에 도시된 바와같이, 실리콘 기판 101의 표면상에 레지스트층을 형성하고, 노광 현상하여 레지스트 마스크 108을 형성한다. 이 레지스트 마스크 108을 이온주입 마스크로서 사용하여, 레지스트 마스크 108로 피복되지 않은 영역에 실리콘 기판내에 붕소(B)이온을 주입하여서 붕소(B)이온 주입영역 121a를 형성한다.

도 8b에 도시된 이 상태까지의 공정수는 레지스트 마스크 형성공정과 붕소이온 주입 공정의 2개이다.

다음에, 도 8c에 도시된 바와같이, 붕소이온 주입영역 121a를 형성하는데 사용된 레지스트 마스크 108을 제거하고, 새로운 포토레지스트층을 형성하여, 노광 현상하여서 레지스트 마스크 109를 형성한다.

이 레지스트 마스크 109를 이온주입 마스크로서 사용하여, 인(P)이온을 주입하여서 인(P)이온주입 영역 122a를 형성한다. 도 8c에 도시된 이 상태까지의 공정수는 레지스트 마스크 형성공정과 인(P)이온주입 공정의 2개이다.

다음에, 도 8d에 도시된 바와같이, 레지스트 마스크 109를 제거하고, 실리콘 기판 101을 가열하여 주입된 불순물 이온의 드라이브-인(drive-in) 확산공정을 행한다. 도 8b와 도 8c에 설명된 공정으로 주입된 불순물 이온을 확장하고 활성화하여 p형 웰 121과 n형 웰 122를 형성한다.

도 8d에 도시된 상태까지의 공정수는 레지스트 마스크 제거공정과 드라이브-인 확산(웰 런닝 : well running) 공정의 2개이다. 그러므로, 도 8a - 도 8d에 설명된 전체 공정수는 11개이다.

도 7a - 도 7c 및 도 8a - 도 8d에 설명된 공정에 의해, 반도체 기판내에 특성이 균일한 p형과 n형 웰을 형성하는 것이 가능하다.

특성이 균일한 p형과 n형 웰을 반도체 기판내에 형성하더라도, 반도체 장치의 요구를 만족시키지 않는 경우가 있다. 이러한 경우는 반도체 기판과 전기적으로 분리된 p형과 n형 웰을 형성할때 발생한다.

3중웰 구조에 있어서는, 제 1 도전형의 기판상에 제 1 도전형의 대향측의 제 2 도전형의 웰을 형성하고 제 2 도전형의 몇개의 웰에 제 1도전형의 웰을 형성한다. 예를들면, p형 기판상에 n형 웰을 형성하고 몇개의 n형 웰에 p형 웰을 형성한다. 이러한 구조로, n형 웰에 p형 웰을 p형기판과 전기적으로 분리할 수가 있다. 기판에 전기접속된 p형 웰을 동일한 기판상에 형성할 수도 있다.

이러한 3중 웰 구조는 도 7a - 도 7c 및 도 8a - 도 8d에 설명된 공정이외에 마스크형성공정, 이온주입공정 및 마스크 제거공정을 사용하여 실현될 수가 있다.

일본 특허공개공보 제 2-77153 호에 제안된 3중 웰 구조는 n형 기판에 형성되고 기판과 전기적으로 분리된 n형 웰, 주변회로용에 적합한 불순물 농도를 갖는 p형 웰, 및 트렌치 캐퍼시터(trench capacitor)사이의 누출전류를 억압할 수 있는 높은 불순물 농도를 갖는 p형 웰을 갖는다.

반도체 집적회로 장치의 반도체 소자의 특성은 항상 동일하지는 않다. 예를들면, DRAM (dynamic random access)은 데이타를 기억하기 위한 메모리 캐퍼시터와 이들 캐퍼시터를 게이트 하기 위한 트랜지스터, 메모리 셀에서 데이타를 검색, 증폭하기 위한 감지 증폭기, 및 메모리 셀과 감지 증폭기를 제어하기 위한 외부 인터페이스 회로와 논리회로를 포함하는 주변회로로 구성된다. 상기 회로소자에 사용되는 트랜지스터, 특히 n채널 트랜지스터의 요구는 서로 약간 다르다.

주변회로 트랜지스터의 한계전압이 낮고 그 채널 길이가 짧을수록, 트랜지스터의 동작이 빨라진다. 그러나, 한계전압이 매우 낮으면, 오프 상태로의 누출 전류가 증대한다. 스탠바이(standby)전류는 대기시에 주변회로에 공급되어 진다. 오프상태로의 누출전류는 반도체 집적회로 장치의 총 소비전력을 지배한다. 휴대용 컴퓨터(hand-held computer)등에 있어서는 소비전력의 저감은 큰 과제로 된다.

그러므로, 주변회로 트랜지스터의 전체 누출전류를 100㎂정도로 억제하는 것이 요구되어 왔다. 따라서, 한계전압을 비교적 높게 설정하여 누출전류를 억제하고 채널길이를 짧게 설정하여 고속동작을 실현하는 것이 바람직하다.

감지 증폭기 회로는 통상 플립-플롭회로로 구성된다. 감지 증폭기를 구성하는 트랜지스터의 한계전압이 낮아지면 감지 증폭기의 검색과 증폭의 감도가 높게된다. 대기시에는 감지 증폭기에 전압이 인가되지 않는다. 그러므로, 감지 증폭기등의 낮은 누출전류의 요구는 주변회로 트랜지스터의 것보다 작다. 감지 증폭기의 누출전류는 주변회로 트랜지스터의 것보다 약 100배까지 허용되며, 감지 증폭기의 트랜지스터의 한계전압을 상당히 낮출수가 있다. 플립-플롭회로의 한쌍의 트랜지스터의 특성을 균형짓는것이 매우 중요하다. 공정변화의 역효과를 완화시키기 위하여는, 채널길이를 최소치(최소 패턴폭)보다 약간 길게 설정하는 것이 좋다.

메모리 셀 트랜지스터의 누출전류는 기억전하를 보유하기 위하여 가능한 낮게 설정된다. 그러므로, 한계전압은 상대적으로 높게 설정된다.

요약하면, 주변회로 트랜지스터의 한계전압을 약 0.5V로 설정하고, 감지 증폭기 트랜지스터의 한계전압을 약 0.3V로 설정하며, 메모리 셀 트랜지스터의 한계전압을 약 1V로 설정하는 것이 바람직하다. 감지 증폭기 트랜지스터의 채널길이는 약 10%이상까지 주변회로 트랜지스터의 것보다 길게 설정되는 것이 바람직하다.

메모리 소자등의 반도체 집적회로 장치에 있어서는, 용장회로등을 제공하기 위하여 퓨즈회로를 형성하는 경우가 있다. 퓨즈소자는 예를들면, 반도체 기판상에 절연막을 형성하고, 그 절연막상에 다결정 실리콘으로 된 퓨즈를 형성하여, 층간절연막등으로 피복하는 구성을 갖는다.

퓨즈를 절단하는 대부분의 방법들로는 퓨즈에 과전류를 흘려서 퓨즈를 절단하는 전기적 방법 또는 관련된 광에너지를 갖는 레이저빔을 퓨즈에 조사하여 퓨즈를 절단하는 레이저 방법 중 어느 한 방법이 있다.

전기적 방법으로는 절단되는 퓨즈수에 과전류를 공급하기 위하여 많은 회로를 필요로 한다. 그러므로, 최근에는 다수의 퓨즈를 용이하게 처리할 수 있는 레이저 방법이 사용되어 왔다.

퓨즈를 절단하기 위하여 퓨즈가 순간적으로 매우 높은 온도로 가열되기 때문에, 퓨즈를 둘러싸는 절연막등에 적지 않은 결함이 있다.

반도체 기판상에 형성된 얇은 절연막상에 배치된 퓨즈를 레이저방법으로 절단하는 경우, 절연막내에 결함을 형성하고 퓨즈를 반도체 기판에 전기접속하는 가능성이 있다. 그러므로, 다른 퓨즈가 전기접속되어 칩이 불량하게 된다.

이러한 전기적 불량을 방지하기 위하여, 퓨즈아래의 절연막을 두껍게 하도록 설계하여 퓨즈를 절단하기 위한 레이저의 전력을 제어하였다.

반도체 집적회로 장치의 퓨즈소자위에 산화 실리콘계 층간 절연막과 질화 실리콘계 커버막을 형성하는 경우가 있다. 질화 실리콘막은 레이저 빔을 상당히 흡수한다. 그러므로, 퓨즈소자 상에 질화막을 제거하는 것이 바람직하다. 그러나, 질화막을 제거하는 드라이 에칭공정이 산화막을 에칭한다.

층간 절연막상에 본딩패드(bonding pad)를 노출하기 위한 커버막을 제거하는 공정이 퓨즈소자상에 질화막을 제거할때와 동시에 행해지는 경우에, 퓨즈소자상에 질화막을 충분히 제거하기 위하여 이 드라이 에칭공정이 필요시 된다.

이러한 경우에 있어서, 질화막 아래의 층간 절연막을 부주위로 에칭하므로 층간 절연막의 두께가 불규칙하게 된다. 상술된 퓨즈소자 구성에 의해, 퓨즈소자를 최소의 레이저 전력으로 절단하는 것이 용이 하지가 않다.

또한, 퓨즈아래에 절연막에 결함이 형성되는 경우에도 다른 퓨즈를 전기적으로 접속하지 않게 하도록 반도체 기판의 표면상에 확산영역을 갖는 다른 퓨즈소자 구조가 제안되었다. 퓨즈아래에 절연막에 결함을 형성하고 퓨즈를 반도체 기판에 전기접속하는 경우에도, 확산영역을 반도체 기판과 전기적으로 분리된다. 이 경우에서, 퓨즈의 집적도는 퓨즈아래에 확산영역의 집적도에 의존한다.

상술된 바와같이, 반도체 집적회로 장치의 반도체 소자의 다양한 요구가 있다. 다양한 특성을 갖는 웰 영역을 형성하여 이러한 요구를 충족시키는 경우에, 제조공정이 복잡하게 되어, 반도체 집적회로 장치의 비용을 상승시킨다.

본 발명의 목적은 제조비용을 상승시키지 않고도 각종 반도체 소자의 요구를 충족시킬 수 있는 웰 구조를 갖는 반도체 장치의 제조방법을 제공하는데 있다.

본 발명의 양상에 따라, 제 1도전형의 반도체 기판의 주표면상에 제 1개구를 갖는 제 1 불순물 주입 마스크를 형성하고, 제 1불순물 주입마스크를 사용하여 제 1 개구 아래의 주표면내에 제 1 도전형과 반대의 제 2 도전형의 불순물을 주입하고, 제 1 개구의 외측과 내측에 대응하는 위치에 제 2와 제 3 개구를 갖는 제 2 불순물 주입마스크를 주표면상에 형성하며, 제 2 불순물 주입마스크를 사용하여 제 2와 제 3개구 아래의 주표면내에 제 1 도전형의 불순물을 주입하고, 다수의 제 1 개구 아래에 다수의 쩨 1 웰을 형성하고, 이 제 1 웰중 하나에 제 1 도전형의 MOSFET를 형성하는 단계로 구성되는 반도체 장치의 제조방법이 제공된다.

제 2와 제 3웰은 동일한 공정으로 형성될 수 있다. 제 3 웰의 실효 불순물 농도는 제 1웰의 불순물 농도에 대응하는 양만큼 낮아지므로 제 3웰은 제 2웰보다 낮은 불순물 농도를 갖는다.

동일한 공정에 의해 제 2와 제 3웰을 형성된 MOS트랜지스터들 중에서, 제 3웰내의 MOS트랜지스터는 제 2웰 내의 MOS트랜지스터 보다 낮은 한계전압을 갖는다.

동일한 공정에 의해 제 2와 제 3웰을 형성할 수 있으므로, 특성이 다른 MOS트랜지스터들을 복잡한 제조공정 없이 형성할 수 있다.

제 1웰내의 제 3 웰과 유사한 제 5웰내의 퓨즈아래의 제 6웰을 작은 크기로 형성할 수가 있다. 웰 치수가 동일한 경우, 반도체 기판내에 직접형성된 웰사이의것 보다도 제 6웰사이의 파괴전압을 상승시킬 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치의 구조예를 도시한 단면도.

도 2a - 도 2c, 도 3a, 도 3b, 도 4a 및 도 4b는 도 1에 도시된 구조를 실현하는 공정을 설명하는 단면도.

도 5는 도 1에 도시된 반도체 장치의 구조의 다른예를 도시한 단면도.

도 6a 및 도 6b는 도 5에 도시된 구조를 실현하는 공정을 설명하는 단면도.

도 7a - 도 7c는 이중웰(twin well)구조를 실현하는 종래의 공정을 설명하는 단면도.

도 8a - 도 8d는 이중웰 구조를 실현하는 종래의 다른 공정을 설명하는 단면도.

이제, 본 발명의 실시예에 따른 반도체 장치를 도면을 참조하여 설명한다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구조예를 도시한 개략 단면도이다. 설명의 편의상, 주변회로 영역 PL의 전형적인 구조, 감지 증폭기 영역 SA, 및 메모리 셀 영역 MC를 인접시켜서 도시하였다.

p형 실리콘 기판 11의 주표면상에, n형 웰 12와 13이 형성되어 있다. p형 웰 14는 n형 웰 12와 13의 외측에 형성되고, p형 웰 16과 17은 n형 웰 12의 내측에 형성된다.

p형 웰 16과 17, n형과 p형 불순물을 서로 혼합하여 p형 웰 16과 17의 실효 불순물 농도가 p형 웰 14의 것보다 낮게된다. 동일한 마스크를 사용하더라도, p형 웰 16과 17은 p형 웰 14보다 그 깊이가 얕고, 그 크기가 작다.

각 웰의 주변부는 필드 산화막 21로 피복된다. 불순물 농도가 높은 p형 영역 22는 p형 웰 14의 필드산화막 21아래의 채널 정지영역으로서 형성된다. 마찬가지로, 불순물 농도가 높은 p형 영역 23은 n형 웰 12내의 p형 웰 16과 17의 필드 산화막 21아래의 채널 정지영역으로서 형성된다.

웰 영역 13, 14, 16, 및 17의 표면상에는 게이트 산화막을 개재하여 다결정 실리콘등의 게이트 전극 34, 35, 36 및 37이 형성되어 있다. 소스/드레인 영역 25, 26, 27, 28, 29, 30, 32 및 33은 이온주입에 의하여 이들 게이트 전극의 양측에 형성된다. p형 웰 14와 16내의 소스/드레인 영역 27, 28, 29 및 30은 LDD(lightly doped drain)구조를 갖도록 형성된다.

비트선 47은 메모리 셀 영역 MC의 소스영역 32에 연결된다. 비트선은 다결정 실리콘층상에 형성된 텅스텐 실리사이드(silicide)층의 적층구조를 갖는다.

메모리 셀 캐퍼시터의 전극 48은 메모리 셀 영역의 트랜지스터의 드레인 영역 33에 연결되어, 얇은 절연막위에 대향 전극 49에 접한다. 전극 48과 49는 예를들면 다결정 실리콘으로 구성된다.

층간 절연막 39는 게이트 전극, 비트선 및 셀 캐퍼시터를 매립시켜서 반도체 기판 11의 표면상에 형성된다. 층간 절연막 39는 예를들면 포스포-실리케이트 글래스(phospho-silicate glass;PSG), 보론-실리케이트 글래스(born- silicate glass; BSG) 보론 포스포-실리케이트 글래스(boron phospho-silicate glass;BPSG)등으로 구성된다.

이 층간 절연막의 소정위치에 반도체 기판의 표면을 노출하기 위한 개구가 형성된다. 이 개구내에는 전극 41, 42, 43, 44, 45 및 46이 형성된다. 이들 전극 41-46은 전극아래의 MOS트랜지스터의 소스/드레인 영역 25-30과 옴(ohm)으로 접속하여 있다. 메모리 셀 영역 MC위의 층간 절연막상에는 배선이 형성되어 있다.

상기 구성에 의해, p형 웰 14내의 MOS트랜지스터 보다 낮은 한계전압과 긴 게이트(즉, 채널)길이를 갖는 MOS트랜지스터를 p형 웰 16내에 형성할 수가 있다.

다음에, 도 1에 도시된 구조를 실현시키는 공정의 예를 도 2a - 도 2c, 도 3a, 도 3b, 도 4a, 및 도 4b를 참조하여 설명한다.

도 2a에 도시된 바와같이, SiO₂막 51은 10Ω저항의 p형 실리콘 기판 11의 표면상에 열 산화에 의해 약 5㎚두께로 형성된다.

다음에, Si₃N₄막 52는 CVD(화학증착)에 의해 약 115㎚두께로 성장된다. 이들 막 51과 52위에 포토레지스트막을 형성하고 패턴화하여 포토리소그래피에 의해 포토레지스트 마스크를 형성한다.

이 레지스트 마스크를 에칭 마스크로서 사용하여, CHF₃+CF₄+Ar을 에칭가스로서 사용하여서 반응이온 에칭(RIE)에 의하여 Si₃N₄막 52와 SiO₂막 51을 동시에 패턴화 한다.

그 후에, 노출된 실리콘 표면상에 열 산화에 의해 SiO₂막 51a를 약 10㎚두께로 형성할 수도 있다.

도 2b에 도시된 바와같이, 패턴화된 Si₃N₄막 52를 갖는 실리콘 기판 11위에 레지스트 층을 도포하고 노광, 현상하여 n형 웰이 형성되는 영역을 제외한 영역을 피복하는 레지스트 마스크 53을 형성한다.

이 레지스트 마스크 53을 이온주입 마스크로서 사용하여, 인(P)이온을 가속전압 180kev와 도즈(dose)량 약 1.7×10¹³㎝^-2로 실리콘 기판 11에 주입한다. 주입 에너지는 이온 Si₃N₄막 52와 SiO₂막 51를 통과하도록 설정된다.

P이온의 주입으로, 레지스트 마스크 53으로 피복되지 않은 영역에 P주입영역 12a와 13a가 형성된다. 이온 주입후에, 레지스트 마스크 53이 제거된다.

도 2c에 도시된 바와같이, 실리콘 기판 11을 1150℃의 질소 분위기중에서 약 300분간 열처리하여, 주입된 P이온을 확산하여 n형 웰 12와 13을 형성한다. 이 드라이브-인 확산공정후에, 레지스트층을 실리콘 기판 11의 표면상에 다시 형성하고, 노광, 현상하여 P형 웰이 형성되는 영역을 제외한 영역을 피복하는 레지스트 마스크 54를 형성한다.

다음에, 붕소(B)이온을 가속전압 180kev와 도즈량 약 1.6×10¹³㎝^-2로 주입한다. 주입 에너지는 B이온이 Si₃N₄막과 SiO₂막을 통과하도록 설정된다. 그러므로, 레지스트 마스크 54로 피복되지 않은 영역에 B주입영역 14a, 16a 및 17a가 형성된다. 1B이온 주입후에, 레지스트 마스크 54가 제거된다.

도 3a에 도시된 바와같이, B이온 주입 실리콘 기판 11을 1150℃의 질소 분위기중에서 약 60분간 열처리하여, 주입된 B이온을 확산하여 p형 웰 14, 16 및 17을 형성한다.

이와같이하여, 주변회로의 p채널 트랜지스터를 형성하기 위한 n형 웰 13(워드선 선택회로의 p채널 트랜지스터를 형성하는 유사한 n형 웰), 주변회로의 n채널 트랜지스터를 형성하기 위한 p형 웰 14, 감지 증폭기 회로의 n채널 트랜지스터를 형성하기 위한 p형 웰, 메모리 셀을 형성하기 위한 p형 웰 17, p형 웰 16과 17을 포함하는 넓은 n형 웰 12등이 형성된다.

P이온을 주입하여 n형 웰 12를 형성하기 위한 표면 도즈량 약 1.7×10¹³㎝^-2는 B이온을 주입하여 n형 웰 12내에 p형 웰 16과 17을 형성하기 위한 표면 도즈량 약 1.6×10¹³㎝^-12보다 크다. 그러나, n형 웰 12내의 농도는 B이온 주입이전에 행하여진 드라이브-인 확산에 의해 낮아진다. 그러므로, B이온이 주입되는 영역에 p형 웰 16과 17이 형성된다.

p형 웰 16과 17의 불순물 농도와 n형 웰 12의 불순물 농도를 적당히 선택함으로써, p형 웰 16과 17의 불순물 농도를 낮추고 p형 웰 16과 17의 깊이를 마스크 개구보다 얕게하고 그 크기를 작게 하는 것이 가능하게 된다.

상술된 제조공정에 의해 2개의 마스크가 사용된다. 마스크의 수는 종래의 이중 웰 제조공정에서의 마스크수 이상으로 증가되지 않으며, 웰 확산을 위해 1개의 열처리만이 추가된다.

다음에, 도 3b에 도시된 바와같이, 실리콘 기판 11의 표면위에 레지스트층을 형성하고, 노광, 현상하여 p형 웰 영역을 노출하는 레지스트 마스크 56을 형성한다.

이 레지스트 마스크 56을 이온 주입마스크로서 사용함을써, B이온을 가속전압 18keV, 도즈량 약 5×10¹³㎝^-2로 주입한다. 이 가속에너지는 B이온이 질화막 52를 통과하지 않도록 설정된다.

이들 불순물 이온은 소위 채널 정지 불순물 이온이라고 한다. 따라서, B주입 영역 23a가 형성된다. 이온 주입후에, 레지스트 마스크 56이 제거된다.

도 4A에 도시된 바와같이, 실리콘 기판 11을 900℃의 습대기에서 열처리하여 필드 산화막 21을 약 350㎚두께로 형성한다.

필드 산화막 형성공정시에, 주입된 B이온을 확산하고 활성화하여 채널 정지영역 23을 형성한다. 그 후에, 산화막 형성공정시 마스크로서 사용된 Si₃N₄막 52와 그 아래의 SiO₂막 51을 제거한다. 실리콘 기판의 노출된 전표면을 열산화하여 SiO₂막 51b를 약 10㎚두께로 성장한다.

다음에, 실리콘 기판 11의 전표면 아래의 MOS트랜지스터의 한계전압을 제어하기 위한 B이온을 가속전압 약 18keV, 도즈량 약 1.8×10¹²㎝^-2로 주입한다. 이온 주입후에, 얇은 SiO₂막 51b를 제거한다.

다음에, 도 4b에 도시된 바와같이, 실리콘 기판 11을 1050℃의 Ar+HCl의 분위기중에 산화하여 게이트 산화막 51C를 약 12㎚두께로 성장한다.

그 후에, P이온으로 도포된 비정질 실리콘층을 실리콘 기판위에 CVD에 의해 약 150㎚두께로 성장한다. 비정질 실리콘층상에 레지스트층을 형성하고, 노광, 현상하여 레지스트 마스크를 형성한다. 비정질 실리콘층을 반응성 이온 에칭(RIE)에 의해 선택적으로 제거하여 게이트 전극 34-37를 패턴화한다. 이와같이하여, MOS트랜지스터의 게이트 전극 및 그 아래의 채널 영역이 형성된다.

그 후에, 게이트 전극 34-37과 필드 산화막 21를 마스크로서 사용하여, 이온을 주입하여 MOS트랜지스터의 소스/드레인 영역을 형성한다.

게이트 전극의 측벽에 CVD와 RIE에 의해 산화물을 형성하고 이온을 주입하여 LDD트랜지스터 구조를 형성한다.

메모리 셀 영역에 있어서는, 드레인 영역상에 스태크(stack)형 메모리 캐퍼시터를 형성하기 위해 절연막에 의해 분리된 다결정 실리콘 영역이 형성된다.

상기 제조공정은 종래 공지의 제조공정을 사용할 수 있다. 이와같이하여, 도 1에 도시된 반도체 구조를 실현할 수 있다.

제조공정에서 이온주입 도즈량은 다음과 같이 설정되었다. n형 웰의 농도가 매우 작은 경우에, p채널 정지 불순물의 추가를 필요로하는 기생 MOS트랜지스터가 형성된다. 그러므로, 기생 트랜지스터의 형성을 방지하는 최소 도즈량이 결정된다.이 최소 도즈량은 소자분리폭과 트랜지스터의 소스/드레인 영역을 형성하기 위한 열처리에 영향을 받고, 통상 약 1∼2×10¹³㎝^-2이다. 64Mb DRAM의 경우에는, 최소 도즈량은 1.5×10¹³㎝^-2였다. 16Mb DRAM의 경우에는, 최소 도즈량은 약 1×10¹³㎝^-2였다.

n형 웰의 불순물 도즈량은 최소 도즈량으로 부터 약간의 마진(margine)을고려하여 결정되었다. 그러므로, 실시예의 최소 도즈량은 1.7×10¹³㎝^-2로 결정되었다.

전 MOS트랜지스터에 대하여 한계전압을 제어하기 위한 채널 불순물 이온을 1회 주입하는 것이 바람직하다. 이점에서, p채널 트랜지스터의 한계전압을 소망의 0.8V로 설정되도록 채널 불순물 이온 도즈량을 결정하였다.

그러므로, 채널 불순물 이온 도즈량은 1.8×10¹²㎝^-2로 결정되었다. 채널 불순물 이온의 주입은 게이트 산화막의 형성전 또는 후에 행하여 질 수가 있다.

다음에, 채널 불순물 이온 도즈량이 1.8×10¹²㎝^-2인 조건하에, 0.4㎛의 게이트 길이를 갖는 MOS트랜지스터가 소망의 한계전압 0.5V를 갖도록 p형 웰 도즈량을 결정하였다. 그러므로, p형 웰 도즈량은 1.6×10¹³㎝^-2로 결정되었다.

n형과 p형 웰의 도즈량을 상기와 같이 결정한 후, n형 웰내의 p형 웰에 게이트 길이가 다른 다수개의 트랜지스터를 형성하여, 그 한계전압을 측정하였다.

소망의 한계전압 0.3V를 갖는 트랜지스터는 다수개의 트랜지스터로 부터 선택되었고, 그 게이트 길이는 n형 웰 내의 p형 웰에 형성되는 감지 증폭기 회로의 n채널 트랜지스터의 게이트 길이로 설정되었다. 그 결과, 감지 증폭기 회로의 n채널 트랜지스터의 게이트 길이는 주변회로의 n채널 트랜지스터의 것보다 0.1㎛ 만큼긴 0.5㎛로 결정되었다.

메모리 셀 트랜지스터의 소망의 한계전압은 채널 정지 불순물의 횡방향 확산에 의한 내로우(narrow)채널효과, 기생 트랜지스터의 누출전류를 억제하고 외부잡음에 의한 데이타 파괴를 방지하기 위한 기판에 음 바이어스 전압의 인가에 의한 백 바이러스(back bias)효과를 고려하여 결정되었다. 그러므로, 채널 정지 도즈량 5×10¹³㎝^-2와 기판 바이어스 전압 -2V가 결정되었다.

n형 웰 도즈량을 결정하는 요인중 하나로서는 p채널 기생 트랜지스터의 한계전압과 주변회로와 감지 증폭기회로의 n형 트랜지스터의 한계전압 사이의 차이다. 단순한 공정설계는 반드시 전자로 부터 결정된 도즈량이 후자로 부터 결정된 것과 동일하지는 않는다.

트랜지스터의 쇼트(short)채널효과는 웰과 채널 불순물 농도에 민감하다. 실제 낮은 불순물 농도를 갖는 감지 증폭기 트랜지스터의 쇼트 채널 효과는 엄격하게 된다. 이러한 효과를 완화하기 위하여, 주변회로 트랜지스터와 감지 증폭기 트랜지스터의 채널길이를 다르게 설정하는 것이 바람직하다.

구체적으로는, 감지 증폭기 트랜지스터의 채널길이를 주변회로 트랜지스터의 것보다 길게 설정하는 것이 바람직하다. 이러한 설정은 또한 플립-플롭회로를 구성하는 트랜지스터쌍의 한계전압 사이의 변화를 억제하는 요구를 충족시킨다.

이상의 설명에 있어서는 퓨즈회로의 설명을 생략하였다.

도 5는 퓨즈회로를 포함하는 반도체 장치의 구조예를 도시한 단면도이다. 도 1에 도시된 구조와 달리, p형 실리콘 기판 11의 주표면상에 n형 웰 12와 18 및 p형 웰 14를 형성한다. n형 웰 12 내에는 메모리 셀을 형성하는 p형 웰 16이 형성된다.

도 5에 도시된 이러한 구조에 있어서는, n형 웰 18내에 작은 표면적을 갖는 다수개의 p형 웰 19를 형성한다. 이들 p형 웰 19는 퓨즈소자의 단락을 방지하기 위해 사용된다.

도 1에 도시된 구조와 달리, p형 웰 14의 표면상에 게이트 전극 35 및 소스/드레인 영역 27과 28을 형성한다. n형 웰 12내의 p형 웰 16내에 게이트 전극 37a와 37b 및 소스영역 32와 드레인 영역 33을 형성한다.

소스영역 32에 옴으로 접속된 비트선 47은 그 위에 형성된 텅스텐 실리시드층과 다결정층의 적층구조를 갖는다.

필드 산화막 21은 n형 웰 18의 표면상에 형성된다. 필드 산화막 21상에 제 1 층 절연막 39a를 형성한다. 제 1층간 절연막 39a상에 퓨즈소자 70을 형성한다. 각 퓨즈소자 70은 비트선의 구조와 같이, 그 위에 형성된 텅스텐 실리시드층과 다결정 실리콘층 71의 적층구조를 갖는다.

제 2레벨 다결정 실리콘층상에 제 2층간 절연막 39b를 형성한다. 제 2 층간 절연막 39b상에 메모리 셀 캐퍼시터의 대향전극 48과 49를 형성한다. 도 5에 있어서, 전극 48은 2개의 핀(fin)을 갖고 제 1도의 1개의 핀만을 갖는 전극 48과 다르다. 전극구조중 하나는 각 메모리 장치에 사용된다.

대향 전극 48과 49상에 제 3층간 절연막 39C를 형성한다. 제 1∼제 3층간 절연막을 통과하여 소스/드레인 영역 27과 28에 도달하는 소스/드레인 전극 43과 44가 텅스텐에 의하여 형성되어 있다. 메모리 셀 영역에 있어서는 텅스텐으로된 배선패턴 63을 형성한다.

텅스텐 배선 패턴상에 제 4층간 절연막 39d를 형성한다. 제 4층간 절연막 39d상에 A1배선층 65를 형성한다. A1배선층 65상에 질화막과 포스포실리케이트 글래스막의 적층구조를 갖는 커버막 67를 형성한다. 퓨즈영역에서의 커버막 67은 제거되어 있다.

도 1에 도시된 구조에 사용된것과 동일한 도즈량이 도 5의 구조에 사용된다.

도 5에 도시된 이 구조에 의해, 두꺼운 필드 산화막 21은 퓨즈소자 70아래에 형성된다. 그러므로, 필드산화막 21이 열적손상을 받더라도, 반도체 표면에 퓨즈소자 70의 전기접속은 거의 없다.

퓨즈소자 아래의 필드 산화막 21이 손상되더라도, 전기적으로 분리된 p형 웰 19가 있으므로 퓨즈소자 사이의 전기적 분리가 달성될 수 있다.

퓨즈영역을 형성하는 공정에 대하여는 도 6a와 도 6b를 참조하여 개략적으로 설명한다. 도 6a는 도 2c에 대응한다. p형 실리콘 기판 11내에 n형 웰 12와 18를 형성한 후에, 기판 11상에 레지스트 마스크 54를 형성한다.

이 레지스트 마스크 54를 이온주입 마스크로서 사용하여, B이온을 주입하여서 B이온 주입영역 14a, 17a 및 19a를 형성한다. 이온주입후에, 레지스트 마스크 54를 제거한다.

다음에, 도 6b에 도시된 바와같이, 실리콘 기판 11을 1150℃의 질소 분위기중에 60분간 열처리하여서 주입된 B이온을 확산하여 p형 웰 14, 17 및 19를 형성한다.

도 6a와 도 6b에 도시된 공정은 도 2c와 도 3a에 도시된 것과 동일한 공정이다.

퓨즈소자를 다른 종류의 반도체 장치로 집적화하는 경우에는, 퓨즈소자의 구성, 제조공정이 반도체 장치의 다른 회로소자의 요구에 따라 변경될 수 있다는 것이 명백하다.

본 발명은 바람직한 실시예와 관련하여 설명되었지만, 상기 실시예에만 제한되지는 않는다. 첨부된 특허청구의 범위의 범위로 부터 벗어남이 없이 각종 변경, 개량, 조합등이 가능하다는 것은 당업자에게 명백하다.

상술된 바와같이, 2개의 마스크를 사용하여 이중웰을 형성함으로써 반도체 기판상에 각종 요구를 충족시키는 반도체 소자를 집적화할 수가 있다.

예를들면, DRAM장치에 있어서, 주변회로의 MOS트랜지스터의 것보다 긴 게이트 길이와 낮은 한계전압을 갖는 감지 증폭기회로의 MOS트랜지스터를 형성할 수가 있다.

퓨즈회로에 있어서, 퓨즈간의 파괴전압을 상승시킬 수 있고 퓨즈의 집적도를 향상시킬 수가 있다.

Claims (4)

1. 제 1도전형의 반도체 기판의 주표면상에 제 1 개구를 갖는 제 1 불순물 주입마스크를 형성하고, 상기 제 1 불순물 주입마스크를 사용하여 상기 제 1 개구 아래의 주표면내에 제 1 도전형과 반대의 제 2 도전형의 불순물을 주입하고, 상기 제 1 개구의 외측과 내측에 대응하는 위치에 제 2 및 제 3 개구를 갖는 제 2 불순물 주입마스크를 상기 주표면상에 형성하며, 상기 제 2 불순물 주입마스크를 사용하여 상기 제 2 및 제 3개구 아래의 주표면내에 제 1 도전형의 불순물을 주입하며, 다수의 제 1 개구 아래에 다수의 제 1 웰을 형성하고 이 제 1웰중 하나에 제 1 도전형의 MOSFET를 형성하는 단계로 구성되는 반도체 장치의 제조방법.
2. 제1항에 있어서,

   주입된 불순물을 활성화하여 상기 제 1개구에 대응하는 영역에 제 2 도전형의 제 1 웰, 상기 제 2 개구에 대응하는 영역에 제 1 도전형의 제 2웰, 및 상기 제 1웰내의 상기 제 3개구에 대응하는 영역에 제 1 도전형의 제 3웰을 형성하는 단계로 더 구성되는 반도체 장치의 제조방법.
3. 제2항에 있어서,

   상기 제 1 마스크가 제 7개구도 가져, 상기 제 2 도전형의 불순물을 주입하는 단계가 상기 제 7개구 아래의 주표면내에 제 2 도전형의 불순물을 주입하며, 주입된 불순물을 활성화하는 단계가 상기 제 7개구에 대응하는 영역에 제 2도전형의 제 7웰을 형성하는 반도체 장치의 제조방법.
4. p형 반도체 기판내에 채널정지 도핑(doping)이 불필요한 불순물 농도를 갖는 제 1 및 제 2 n형 웰을 형성하고, 상기 제 1 n형 웰의 외측과 내측에 동시에 제 3 및 제 4 p형 웰을 형성하고, 상기 제 2, 제 3 및 제 4웰내에 동일한 전도형의 불순물을 주입하여 한계전압을 제어하며, 상기 제 2, 제 3 및 제 4웰상에 게이트 산화막과 게이트 전극을 형성하는 단계로 구성되어, 한계전압을 제어하는 불순물양은 상기 제 2 n형 웰내의 트랜지스터의 한계전압이 소망의 값을 갖도록 결정되고, 상기 제 3 및 제 4 p형 웰의 불순물 농도는 상기 제 3 p형 웰내의 트랜지스터의 한계전압이 상기 결정된 한계전압을 제어하는 불순물양에 의하여 소망의 값을 갖도록 설정되며, 상기 제 4 p형 웰내의 트랜지스터의 채널길이는 상기 제 4 p형 웰 불순물 농도 및 상기 결정된 한계전압을 제어하는 불순물양에 의하여 소정의 값을 갖도록 설정되는 반도체 장치의 제조방법.