KR100951272B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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Abstract

제조 공정 수나 포토마스크의 매수를 늘리지 않고 DRAM의 2수준 게이트 절연막 프로세스를 실현 가능하게 한다. 반도체 기판(1)의 메모리 어레이 영역에 메모리 셀을 구성하는 MISFET의 게이트 전극(7A)을 형성한 후, 기판(1)을 열 처리(재산화 처리)한다. 이 때, 게이트 전극(7A)의 측벽 하부에 형성되는 두꺼운 게이트 절연막(6')의 버즈빅이 게이트 전극(7A)의 중심부에까지 들어가기 때문에, 게이트 전극(7A)의 중심부 바로 아래에는 재산화 처리 전의 게이트 절연막보다 두꺼운 게이트 절연막(6a)이 형성된다. 한편, 주변 회로 영역의 게이트 전극은 메모리 어레이 영역의 게이트 전극(7A)보다 게이트 길이가 길기 때문에, 그 중심부 바로 아래에서의 게이트 절연막의 막 두께는 재산화 처리 전과 거의 동일하다.
반도체 기판, MISFET, 게이트 전극, 게이트 절연막, 메모리 셀, 주변 회로

Description

반도체 집적 회로 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 2는 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 평면도.
도 3은 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 4는 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 5는 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 6은 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 9는 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 10은 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 평면도.
도 11은 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 12는 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 확대 단면도.
도 13은 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 확대 단면도.
도 14는 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 확대 단면도.
도 15는 게이트 전극의 중심부 바로 아래에 위치하는 게이트 절연막의 막 두께와 MISFET의 임계값 전압과의 관계를 시뮬레이션한 결과를 나타내는 그래프.
도 16은 도 15에 도시한 시뮬레이션에 이용한 MISFET의 게이트 길이를 설명하는 도면.
도 17은 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 18은 메모리 셀 선택용 MISFET의 채널 영역에 이온 주입하는 불순물의 도 우즈량과 확산층의 전계 및 리프레시 특성의 관계를 나타내는 그래프.
도 19는 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 20은 본 발명의 일 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 21은 본 발명의 다른 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 22는 본 발명의 다른 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 23은 본 발명의 다른 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 24는 본 발명의 다른 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 25는 본 발명의 다른 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 확대 단면도.
도 26은 본 발명의 다른 실시예인 DRAM의 제조 방법을 도시하는 반도체 기판의 주요부 확대 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 소자 분리 홈
3 : p형 웰
4 : n형 웰
5 : 산화 실리콘막
6, 6a, 6' : 게이트 절연막
7A, 7B, 7C : 게이트 전극
8 : 질화 실리콘막
10 : 다결정 실리콘막
11 : WN막
12 : W막
13 : n-형 반도체 영역
14 : p-형 반도체 영역
15 : 질화 실리콘막
15s : 측벽 스페이서
16 : n+형 반도체 영역(소스, 드레인)
17 : p+형 반도체 영역(소스, 드레인)
20, 21 : 절연막
30∼33 : 제1층 배선
34 : 산화 실리콘막
35 : 측벽 스페이서
46 : 층간 절연막
47 : 홈
48 : 하부 전극
49 : 용량 절연막
50 : 상부 전극
100∼103 : 포토레지스트막
BL : 비트선
L : 액티브 영역
C : 용량 소자
Qn : n 채널형 MISFET
Qp : p 채널형 MISFET
Qt : 메모리 셀 선택용 MISFET
WL : 워드선
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)을 갖는 반도체 집적 회로 장치에 적용함에 있어서 유효한 기술에 관한 것이다.
최근의 반도체 디바이스는 동일 반도체 칩 내에서의 다전원화가 진행되고 있기 때문에, 얇은 막 두께의 게이트 절연막과 두꺼운 막 두께의 게이트 절연막을 동일 반도체 칩 내에 구별하여 형성하는, 소위 2수준 게이트 절연막 프로세스가 실용화되어 있다.
상기 2수준 게이트 절연막의 표준 프로세스에서는, 우선 단결정 실리콘으로 이루어지는 반도체 기판(이하, 간단히 기판이라고 함)을 습식 산화하여 그 표면에 산화 실리콘막을 형성한다. 다음에, 두꺼운 게이트 절연막을 형성하고자 하는 영역(제1 영역)의 절연막을 포토레지스트막으로 덮고, 얇은 게이트 절연막을 형성하고자 하는 영역(제2 영역)의 절연막을 에칭으로 제거함으로써, 제2 영역의 기판 표면을 노출시킨다.
다음에, 상기 포토레지스트막을 제거한 후, 기판을 또 한번 습식 산화함으로써, 제2 영역의 기판 표면에 얇은 게이트 절연막을 형성한다. 이 때, 제1 영역의 절연막도 성장하여 그 막 두께가 두꺼워지므로, 제1 영역에는 두꺼운 게이트 절연막이 형성된다.
또한, 예를 들면 특개2000-188338호 공보는 기판의 제1 영역과 제2 영역에 산화 실리콘으로 이루어지는 게이트 절연막과 질화 실리콘으로 이루어지는 게이트 절연막을 구별하여 형성하는 2수준 게이트 절연막 프로세스를 개시하고 있다.
상기 공보에 기재된 프로세스에서는, 우선 제1 및 제2 영역의 기판 상에 제1 산화 실리콘막을 형성한 후, 제1 영역의 제1 산화 실리콘막을 에칭으로 선택적으로 제거하여, 제1 영역의 반도체 기판 표면을 노출시킨다. 다음에, 제1 영역의 기판 상과 제2 영역의 제1 산화 실리콘막 상에 질화 실리콘막을 형성한 후, 제2 질화 실리콘막과 제1 산화 실리콘막을 에칭으로 선택적으로 제거하여, 제2 영역의 기판 표면을 노출시킨다. 다음에, 기판을 열 산화하여, 제2 영역의 기판 표면에 제2 산화 실리콘막을 형성함으로써, 제1 영역의 기판 표면에는 질화 실리콘으로 이루어지는 제1 게이트 절연막이 형성되고, 제2 영역의 반도체 기판 표면에는 제2 산화 실리콘으로 이루어지는 제2 게이트 절연막이 형성된다.
대용량화가 진행되는 DRAM은 메모리 셀의 미세화를 실현하기 위해서, 메모리 셀을 구성하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 게이트 길이 및 게이트 전극간 피치의 협소화를 진행시키고 있다.
그러나, 메모리 셀을 구성하는 MISFET의 게이트 길이를 단순하게 짧게 해 가면, 임계값 전압이 저하되고, 나아가서는 메모리 셀의 동작 신뢰성이 저하된다. 따라서, 게이트 길이를 짧게 해도, 임계값 전압을 일정 수준 이상으로 유지하는 방법으로서, 채널 영역의 불순물 농도를 높게 하는 것이 일반적으로 행해지고 있다.
그런데, 메모리 셀을 구성하는 MISFET의 채널 불순물 농도를 높게 하면, 소스, 드레인 영역과 채널 영역과의 계면에서의 전계 강도가 높아지므로, 이 계면에서의 누설 전류가 증대하여, DRAM의 리프레시 특성이 저하된다고 하는 다른 문제를 야기한다.
또한, 메모리 셀을 구성하는 MISFET의 채널 불순물 농도를 낮은 수준으로 억제하면서, 임계값 전압을 일정 수준 이상으로 유지하는 방법으로서, MISFET의 게이 트 절연막을 후막화하는 것이 고려된다. 그러나, 한편 MISFET의 고성능화 및 저전압 동작을 실현하기 위해서는 MISFET의 미세화에 비례하여 게이트 절연막을 박막화할 필요가 있기 때문에, 주변 회로를 구성하는 MISFET의 게이트 절연막은, 메모리 셀을 구성하는 MISFET의 게이트 절연막보다 얇은 막 두께로 하는 것이 요구된다.
이와 같이 DRAM에서도 2수준 게이트 절연막 프로세스의 도입이 불가결하지만, 동일 기판 상에 막 두께가 다른 2종류의 게이트 절연막을 형성하는 종래의 2수준 게이트 절연막 프로세스는 포토마스크의 매수 및 제조 공정 수가 증가하기 때문에, DRAM의 제조 프로세스에 2수준 게이트 절연막 프로세스를 도입하면, DRAM의 제조 비용의 증대를 야기한다.
본 발명의 목적은 제조 공정 수나 포토마스크의 매수를 늘리지 않고 DRAM의 2수준 게이트 절연막 프로세스를 실현할 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면에서 분명하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 집적 회로 장치는, 반도체 기판의 주면의 제1 영역에 제1 게이트 전극을 갖는 복수의 제1 MISFET가 형성되고, 상기 반도체 기판의 주면의 제2 영역에 상기 제1 게이트 전극보다 게이트 길이가 긴 제2 게이트 전극을 갖는 복수의 제2 MISFET가 형성되고, 상기 제1 게이트 전극의 중심부의 바로 아래에 형 성된 게이트 절연막의 막 두께는 상기 제2 게이트 전극의 중심부의 바로 아래에 형성된 게이트 절연막의 막 두께보다 두껍고, 상기 제1 게이트 전극의 측벽부의 바로 아래에 형성된 게이트 절연막의 막 두께와, 상기 제2 게이트 전극의 측벽부의 바로 아래에 형성된 게이트 절연막의 막 두께는 같다.
본 발명의 반도체 집적 회로 장치의 제조 방법은, 이하의 공정을 포함하고 있다.
(a) 반도체 기판의 주면의 제1 및 제2 영역에 게이트 절연막을 형성하는 공정과,
(b) 상기 게이트 절연막 상에 도전막을 형성하는 공정과,
(c) 상기 도전막을 에칭함으로써, 상기 제1 영역의 상기 게이트 절연막 상에 제1 게이트 전극을 형성하고, 상기 제2 영역의 상기 게이트 절연막 상에 상기 제1 게이트 전극보다 게이트 길이가 긴 제2 게이트 전극을 형성하는 공정과,
(d) 상기 반도체 기판을 열 처리함으로써, 상기 제1 게이트 전극의 중심부의 바로 아래에 형성된 상기 게이트 절연막의 막 두께를, 상기 제2 게이트 전극의 중심부의 바로 아래에 형성된 상기 게이트 절연막의 막 두께보다 두껍게 하는 공정과,
(e) 상기 (d) 공정 후, 상기 제1 영역에 상기 제1 게이트 전극을 갖는 제1 MISFET를 형성하고, 상기 제2 영역에 상기 제2 게이트 전극을 갖는 제2 MISFET를 형성하는 공정.
반도체 기판 상에 막 두께가 같은 게이트 절연막을 사이에 두고, 게이트 길 이가 짧은 제1 게이트 전극 및 게이트 길이가 긴 제2 게이트 전극을 형성하고, 상기 제1 및 제2 게이트 전극의 각각의 단부에 위치하는 상기 게이트 절연막의 막 두께를 두껍게 하기 위해서, 상기 반도체 기판에 산화 처리를 실시함과 동시에, 상기 제1 게이트 전극의 게이트 길이가 짧은 것을 이용하여, 상기 제1 게이트 전극의 중심부에 위치하는 상기 게이트 절연막의 막 두께를 상기 제2 게이트 전극의 중심부에 위치하는 상기 게이트 절연막의 막 두께보다 두껍게 하는 것이다.
이에 의해, 복잡한 프로세스를 거치지 않고, 막 두께가 다른 게이트 절연막을 갖는 2종류의 MISFET를 용이하게 제공할 수 있다. 또한, 기판 농도를 높게 하지 않고, 임계값 전압이 높은 MISFET를 제공할 수 있다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 병기하고, 그 반복 설명은 생략한다.
〈제1 실시예〉
본 실시예는, 예를 들면 256Mbit(메가 비트)의 기억 용량을 갖는 DRAM에 적용된 것으로, 그 제조 공정은 다음과 같다.
우선, 도 1 및 도 2에 도시한 바와 같이 p형 단결정 실리콘으로 이루어지는 기판(1)의 주면에 소자 분리 홈(2)을 형성한다. 도 1에 도시한 바와 같이, 기판(1)은 주로 메모리 어레이 영역(도면의 좌측 부분 및 중앙 부분)과 주변 회로 영역(도면의 우측 부분)으로 구획되어 있으며, 메모리 어레이 영역에는 메모리 셀을 구성하는 복수의 MISFET(메모리 셀 선택용 MISFET) 및 정보 축적용 용량 소자가 형성되고, 주변 회로 영역에는 주변 회로를 구성하는 복수의 상보형 MISFET(n 채널형 MISFET 및 p 채널형 MISFET)가 형성된다.
기판(1)에 소자 분리 홈(2)을 형성하기 위해서는, 예를 들면 기판(1)을 에칭하여 깊이 350㎚ 정도의 홈을 형성하고, 계속해서 이 홈의 내부 및 기판(1) 상에 CVD(Chemical Vapor Deposition)법으로 산화 실리콘막(5)을 퇴적한 후, 홈의 외부의 불필요한 산화 실리콘막(5)을 화학적 기계 연마(Chemical Mechanical Polishing; CMP)법에 의해 제거한다. 도 2에 도시한 바와 같이, 기판(1)에 소자 분리 홈(2)을 형성하면, 메모리 어레이 영역의 기판(1)에는 주위를 소자 분리 홈(2)에 의해 둘러싸인 가늘고 긴 섬 형상의 평면 패턴을 갖는 다수의 액티브 영역 L이 형성된다. 메모리 셀은 이들 액티브 영역 L의 각각에 2개씩 형성된다. 또, 상기 도 1의 좌측 부분은 도 2의 A-A선을 따른 기판(1)의 단면도, 중앙 부분은 B-B선을 따른 기판(1)의 단면도이다.
다음에, 도 3에 도시한 바와 같이 메모리 어레이 영역의 기판(1)과 주변 회로 영역의 기판(1)의 일부에 B(붕소)를 이온 주입하고, 계속해서 주변 회로 영역의 기판(1)의 다른 일부에 P(인)를 이온 주입한 후, 기판(1)을 열 처리하여 이들 불순물(B, P)을 확산시킴으로써, 메모리 어레이 영역의 기판(1)에 p형 웰(3)을 형성하고, 주변 회로 영역의 기판(1)에 p형 웰(3)과 n형 웰(4)을 형성한다.
다음에, 도 4에 도시한 바와 같이 주변 회로 영역의 기판(1)의 표면을 포토레지스트막(100)으로 덮고, 메모리 어레이 영역의 p형 웰(3)에 B(또는 BF2)를 이온 주입한다. 이 불순물의 이온 주입은 메모리 셀의 일부를 구성하는 MISFET(메모리 셀 선택용 MISFET)의 임계값 전압을 제어하기 위한 것으로, 본 실시예에서는, 예를 들면 주입 에너지=45keV, 도우즈량=6.8×1012/㎠의 조건으로 실시한다.
다음에, 포토레지스트막(100)을 제거한 후, 도 5에 도시한 바와 같이 주변 회로 영역의 n형 웰(4)의 표면 및 메모리 어레이 영역의 p형 웰(3)의 표면을 포토레지스트막(101)으로 덮고, 주변 회로 영역의 p형 웰(3)에 BF2를 이온 주입한다. 이 때의 주입 에너지는, 예를 들면 45keV, 도우즈량은 1×1012/㎠이다. 계속해서, 포토레지스트막(101)을 제거한 후, 도 6에 도시한 바와 같이 주변 회로 영역의 p형 웰(3)의 표면 및 메모리 어레이 영역의 p형 웰(3)의 표면을 포토레지스트막(102)으로 덮고, 주변 회로 영역의 n형 웰(4)에 BF2를 이온 주입한다. 이 때의 주입 에너지는, 예를 들면 45keV, 도우즈량은 4.5×1012/㎠이다. 이들 불순물의 이온 주입은 주변 회로를 구성하는 상보형 MISFET(n 채널형 MISFET 및 p 채널형 MISFET)의 임계값 전압을 제어하기 위해서 행한다.
다음에, 포토레지스트막(102)을 제거하고, 계속해서 기판(1)의 표면을 불산으로 세정한 후, 도 7에 도시한 바와 같이 기판(1)을 약 800℃에서 습식 산화함으로써, 기판(1)(p형 웰(3) 및 n형 웰(4))의 표면에 산화 실리콘으로 이루어지는 게이트 절연막(6)을 형성한다. 게이트 절연막(6)의 막 두께는, 예를 들면 6.3㎚이고, 메모리 어레이 영역과 주변 회로 영역에서 동일한 막 두께로 되어 있다.
다음에, 도 8에 도시한 바와 같이 기판(1) 상에 CVD법으로 막 두께 70㎚ 정도의 다결정 실리콘막(10)을 퇴적하고, 계속해서 그 상부에 스퍼터링법으로 막 두께 5㎚ 정도의 WN(질화 텅스텐)막(11)과 막 두께 80㎚ 정도의 W(텅스텐)막(12)을 퇴적하고, 또한 그 상부에 CVD법으로 막 두께 100㎚ 정도의 질화 실리콘막(8)을 퇴적한다. 다결정 실리콘막(10)은 그 저항값을 낮추기 위해서, 성막 중에 P(인)를 도핑한다. WN막(11)은 다결정 실리콘막(10)과 W막(12)과의 계면에서의 양자의 반응(실리사이드화 반응)을 방지하는 배리어층으로서 기능한다.
상기 다결정 실리콘막(10)과 그 상부에 퇴적한 W막(12)은 MISFET의 게이트 전극 재료를 구성한다. 즉, 본 실시예의 DRAM은 MISFET의 게이트 전극의 저항값을 낮추기 위해서, 게이트 전극 재료를 다결정 실리콘막(10)과 W막(12)과의 적층막(폴리 메탈막)으로 구성한다.
다음에, 도 9에 도시한 바와 같이 질화 실리콘막(8)의 상부에 형성한 포토레지스트막(103)을 마스크로 하여 질화 실리콘막(8), W막(12), WN막(11) 및 다결정 실리콘막(10)을 드라이 에칭함으로써, 메모리 어레이 영역에 게이트 전극(7A)을 형성하고, 주변 회로 영역에 게이트 전극(7B, 7C)을 형성한다. 도 10에 도시한 바와 같이 메모리 어레이 영역에 형성된 게이트 전극(7A)은 액티브 영역 L의 긴 변과 직교하는 방향으로 연장하고, 액티브 영역 L 이외의 영역에서는 워드선 WL을 구성한다. 게이트 전극(7A)(워드선 WL)의 폭(게이트 길이)은 0.16㎛이고, 주변 회로 영역에 형성된 게이트 전극(7B, 7C)의 게이트 길이는 0.25㎛이다.
다음에, 도 11에 도시한 바와 같이 게이트 전극(7A, 7B, 7C)의 에칭에 이용 한 포토레지스트막(103)을 제거한다. 이 때, 기판(1)의 표면에는 게이트 전극 재료의 에칭 잔사나 포토레지스트 잔사 등의 이물이 부착되어 있기 때문에, 게이트 절연막(6)을 깊게 깎지 않을 정도로 얇게 희석한 불산을 사용하여 기판(1)의 표면을 세정한다.
도 12에 도시한 바와 같이 게이트 전극(7A, 7B, 7C)을 형성하기 위한 드라이 에칭 및 그 후의 불산 세정을 행하면, 게이트 전극(7A, 7B, 7C)의 측벽 하부나 주변 영역의 게이트 절연막(6)도 어느 정도 깎여 막 두께가 얇아지므로, 그 상태로는 게이트 내압이 저하되는 등의 문제점이 생긴다.
따라서, 상기 불산 세정 후, 기판(1)을 열 처리(재산화 처리)함으로써, 얇아진 게이트 절연막(6)을 후막화한다. 이 재산화 처리는 게이트 전극(7A, 7B, 7C)의 측벽에 노출된 W막(12)이 산화되어 고저항의 W 산화물이 생성되는 것을 방지하기 위해서, Si(실리콘)은 산화되지만, W은 산화되지 않는 분위기 속에서 행한다. 본 실시예에서는, 예를 들면 수소 90%, 수증기 10%의 혼합 가스로 이루어지는 800℃의 환원성 분위기 속에서 기판(1)을 약 20분간 열 처리한다.
도 13에 도시한 바와 같이 상기 재산화 처리를 행하면, 메모리 어레이 영역에 형성된 게이트 전극(7A)의 측벽 하부나 주변 영역의 게이트 절연막(6)이 성장하여 두꺼운 막 두께(약 9㎚)의 게이트 절연막(6')이 된다. 상술한 바와 같이 메모리 어레이 영역에 형성된 게이트 전극(7A)의 게이트 길이는 0.16㎛로 매우 짧다. 따라서, 게이트 전극(7A)의 측벽 하부에 두꺼운 막 두께의 게이트 절연막(6')이 형성되면, 그 버즈빅이 게이트 전극(7A)의 중심부에까지 들어가기 때문에, 게이트 전 극(7A)의 중심부 바로 아래에는 재산화 처리 전의 게이트 절연막(6)보다 두꺼운 막 두께(tox1=약 9㎚)를 갖는 게이트 절연막(6a)이 형성된다. 또, 여기서 「게이트 전극의 중심부」는, 게이트 전극의 게이트 길이 방향(채널 방향)에서의 중심부를 의미한다.
또한, 도 14에 도시한 바와 같이 상기 재산화 처리를 행함으로써, 주변 회로의 n형 웰(4) 상에 형성된 게이트 전극(7C)의 측벽 하부나 주변 영역의 게이트 절연막(6)도 성장하여 두꺼운 막 두께(약 9㎚)의 게이트 절연막(6')이 된다. 또한, 도시는 생략하지만, 주변 회로의 p형 웰(3) 상에 형성된 게이트 전극(7B)의 측벽 하부나 주변 영역의 게이트 절연막(6)도 성장하여 두꺼운 게이트 절연막(6')이 된다.
그런데, 주변 회로 영역에 형성된 게이트 전극(7B, 7C)의 게이트 길이는 메모리 어레이 영역에 형성된 게이트 전극(7A)의 게이트 길이보다 길기 때문에(0.25㎛), 게이트 전극(7B, 7C)의 측벽 하부에 두꺼운 게이트 절연막(6')이 형성되어도, 그 버즈빅이 게이트 전극(7B, 7C)의 중심부에까지 들어가지 않는다. 따라서, 게이트 전극(7B, 7C)의 중심부 바로 아래에서의 게이트 절연막(6)의 막 두께(tox2)는 재산화 처리 전과 거의 동일한 막 두께(약 6.3㎚)가 된다.
이와 같이 메모리 어레이 영역에 게이트 길이가 짧은 게이트 전극(7A)을 형성하고, 주변 회로 영역에 게이트 길이가 긴 게이트 전극(7B, 7C)을 형성한 후, 게이트 전극(7A, 7B, 7C)의 측벽 단부의 게이트 절연막(6)을 후막화하기 위한 재산화 처리를 행하면, 메모리 어레이 영역의 게이트 전극(7A)의 측벽 단부 및 중심부의 바로 아래에는 두꺼운 막 두께(tox1=약 9㎚)의 게이트 절연막(6', 6a)이 형성된다. 한편, 주변 회로 영역의 게이트 전극(7B, 7C)의 측벽 단부에도 두꺼운 막 두께(약 9㎚)의 게이트 절연막(6')이 형성되지만, 중심부의 바로 아래에는 재산화 처리 전과 거의 동일한 얇은 막 두께(tox2=약 6.3㎚)의 게이트 절연막(6)이 남는다. 즉, 상기 재산화 처리를 행하면, 게이트 전극(7A)의 중심부 바로 아래의 게이트 절연막(6a)과 측벽부 바로 아래의 게이트 절연막(6')과의 막 두께 차는 게이트 전극(7B, 7C)의 중심부 바로 아래의 게이트 절연막(6)과 측벽부 바로 아래의 게이트 절연막(6')과의 막 두께 차보다 작아진다.
도 15는 게이트 전극의 중심부 바로 아래에 위치하는 게이트 절연막의 막 두께(tox-a)와 MISFET의 임계값 전압(Vth)과의 관계를 시뮬레이션한 결과를 나타내는 그래프이다. MISFET는 도 16에 도시한 바와 같이 게이트 길이는 동일하지만(0.16㎛), 게이트 전극의 측벽 단부와 중심부 바로 아래에 위치하는 게이트 절연막의 막 두께가 다른 5종류의 MISFET(A∼E)를 준비하였다. 즉, MISFET(A)는 게이트 전극의 중심부 바로 아래에 위치하는 게이트 절연막의 막 두께(tox-a)가 7㎚, 게이트 전극 측벽 단부에 위치하는 게이트 절연막의 막 두께(tox-b)가 7㎚이다. 또한, MISFET(B)는 tox-a=10㎚, tox-b=10㎚, MISFET(C)는 tox-a=13㎚, tox-b=13㎚, MISFET(D)는 tox-a=7㎚, tox-b=9.4㎚, MlSFET(E)는 tox-a=10㎚, tox-b=12.4㎚이다. 여기서, MISFET(A)와 MISFET(D)는 tox-a가 동일하고(7㎚), tox-b가 다르다. 또한, MISFET(B)와 MISFET(E)도, tox-a가 동일하고(10㎚), tox-b가 다르다.
도 15에 도시한 바와 같이 tox-b는 다르지만, tox-a가 동일한(7㎚) 2종류의 MISFET(A), (D)는 이들의 임계값 전압(Vth)이 동일하였다. 또한, 동일하게 tox-b는 다르지만, tox-a가 동일한(10㎚) 2종류의 MISFET(B), (E)도, 이들의 임계값 전압(Vth)이 동일하다. 이로써, 일반적으로 MISFET의 임계값 전압(Vth)은 게이트 전극 측벽 단부에 위치하는 게이트 절연막의 막 두께(tox-b)가 아니라, 게이트 전극의 중심부 바로 아래에 위치하는 게이트 절연막의 막 두께(tox-a)에 의해 결정되는 것을 알 수 있다.
상기한 바와 같이 주변 회로 영역에 형성된 게이트 전극(7B, 7C)의 바로 아래에서의 게이트 절연막의 막 두께와, 메모리 어레이 영역에 형성된 게이트 전극(7A)의 바로 아래에서의 게이트 절연막의 막 두께를 비교한 경우, 게이트 전극 측벽 단부에서의 이들의 막 두께는 동일하다. 한편, 게이트 전극의 중심부 바로 아래에서의 막 두께는 메모리 어레이 영역에 형성된 게이트 절연막(6a)이 주변 회로 영역에 형성된 게이트 절연막(6)보다 두껍다. 따라서, 상기한 시뮬레이션 결과로부터, 메모리 어레이 영역에 형성되는 메모리 셀 선택용 MISFET의 임계값 전압은 주변 회로 영역에 형성되는 상보형 MISFET(n 채널형 MISFET 및 p 채널형 MISFET)의 임계값 전압보다 높아지는 것을 알 수 있다.
도 17은 상기 재산화 처리를 행한 후, 메모리 어레이 영역에 메모리 셀 선택용 MISFET(Qt)를 형성하고, 주변 회로 영역에 n 채널형 MISFET(Qn) 및 p 채널형 MISFET(Qp)를 형성한 상태를 나타내고 있다. 이들의 MISFET(Qt, Qn, Qp)를 형성하기 위해서는, 우선 p형 웰(3)에 As(비소)를 이온 주입함으로써, 게이트 전극(7A, 7B)의 양측의 p형 웰(3)에 n-형 반도체 영역(13)을 형성하고, n형 웰(4)에 B(붕소)를 이온 주입함으로써, 게이트 전극(7C)의 양측의 n형 웰(4)에 p-형 반도체 영역(14)을 형성한 후, 기판(1) 상에 CVD법으로 질화 실리콘막(15)을 퇴적한다. 그리고, 주변 회로 영역의 질화 실리콘막(15)을 이방적으로 에칭함으로써, 게이트 전극(7B, 7C)의 측벽에 측벽 스페이서(15s)를 형성한다. 계속해서, 주변 회로 영역의 p형 웰(3)에 As(비소) 또는 P(인)를 이온 주입함으로써, 게이트 전극(7B)의 양측의 p형 웰(3)에 고불순물 농도의 n+형 반도체 영역(소스, 드레인)(16)을 형성하고, n형 웰(4)에 B(붕소)를 이온 주입함으로써, 게이트 전극(7C)의 양측의 n형 웰(4)에 고불순물 농도의 p+형 반도체 영역(소스, 드레인)(17)을 형성한다.
도 18은 메모리 셀 선택용 MISFET의 채널 영역에 이온 주입하는 불순물의 도우즈량과 확산층(소스, 드레인)의 전계 및 리프레시 특성(상대 tREF)의 관계를 나타내는 그래프이다. 여기서, 도 18의 흑색 동그라미는 채널 영역에 이온 주입하는 불순물의 도우즈량을 나타내고 있으며, 흑색 동그라미(A)는 본 실시예의 불순물 도우즈량(=6.8×1012/㎠), 흑색 동그라미(B)는 본 실시예의 적용 전, 즉 임계값 전압을 일정 수준 이상으로 유지하기 위해서, 불순물 도우즈량을 1.3×1013/㎠까지 높게 한 경우이다. 또한, 도 18의 백색 동그라미는 확산층(소스, 드레인)의 전계를 나타내고 있다.
도시한 바와 같이 본 실시예에 따르면, 채널 영역의 불순물 도우즈량을 낮게 함으로써 확산층(소스, 드레인)의 전계 강도가 낮아지고, 그 결과 본 실시예의 적용 전에 비하여 메모리 셀의 리프레시 특성(상대 tREF)이 약 1.6배 정도 향상되었다.
이와 같이 본 실시예에 따르면, 메모리 셀 선택용 MISFET(Qt)의 게이트 절연막(6a)을 후막화하여 임계값 전압을 높게 함으로써, 채널 영역의 불순물 도우즈량을 낮출 수 있어, 메모리 셀의 리프레시 특성을 향상시킬 수 있다. 한편, 주변 회로를 구성하는 n 채널형 MISFET(Qn) 및 p 채널형 MISFET(Qp)의 게이트 절연막(6)을 박막화할 수 있기 때문에, 이들의 MISFET(Qn, Qp)의 고성능화 및 저전압 동작을 실현할 수 있다.
또한, 본 실시예에 따르면, 게이트 전극(7A, 7B, 7C)을 형성한 후의 재산화 처리 공정을 이용하여 막 두께가 다른 2종류의 게이트 절연막(6, 6a)을 형성하기 때문에, 제조 공정 수나 포토마스크의 매수를 늘리지 않고 DRAM의 2수준 게이트 절연막 프로세스를 실현할 수 있으며, 2수준 게이트 절연막 프로세스의 도입에 수반하는 제조 비용의 증대를 방지할 수 있다.
도 19 및 도 20은 상기 MISFET(Qt, Qn, Qp)를 형성한 후의 DRAM 프로세스를 간략화하여 도시한 것으로, 도 19는 MISFET(Qt, Qn, Qp)의 상부에 절연막(20, 21)을 통하여 비트선 BL 및 주변 회로의 제1층 배선(30∼33)을 형성한 단계를 나타내고 있다. 비트선 BL 및 제1층 배선(30∼33)은 절연막(21)의 상부에 퇴적한 W막을 패터닝함으로써 형성한다. 도 20은 비트선 BL의 상부에 메모리 셀의 정보 축적용 용량 소자 C를 형성한 단계를 나타내고 있다. 정보 축적용 용량 소자 C는 비트선 BL의 상부의 두꺼운 층간 절연막(46)에 홈(47)을 형성한 후, 이 홈(47)의 내부에 다결정 실리콘막으로 이루어지는 하부 전극(48), 산화 탄탈막으로 이루어지는 용량 절연막(49) 및 TiN(질화 티탄)막으로 이루어지는 상부 전극(50)을 적층함으로써 형성한다.
〈제2 실시예〉
본 실시예에 의한 DRAM의 제조 방법을 도 21∼도 25를 이용하여 설명한다. 우선, 도 21에 도시한 바와 같이 기판(1) 상에 게이트 전극 재료 및 질화 실리콘막(8)을 퇴적한 후, 포토레지스트막(103)을 마스크로 하여 질화 실리콘막(8) 및 게이트 전극 재료를 드라이 에칭함으로써, 메모리 어레이 영역에 게이트 전극(7A)을 형성하고, 주변 회로 영역에 게이트 전극(7B, 7C)을 형성한다. 여기까지의 공정은 상기 제1 실시예의 도 1∼도 9에 도시한 공정과 동일하다.
다음에, 포토레지스트막(103)을 제거한 후, 상기 제1 실시예에서는 재산화 처리를 행하였지만, 본 실시예에서는 도 22에 도시한 바와 같이 기판(1) 상에 CVD법으로 산화 실리콘막(34)을 퇴적하고, 계속해서 도 23에 도시한 바와 같이 메모리 어레이 영역을 포토레지스트막(도시 생략)으로 덮어, 주변 회로 영역의 산화 실리콘막(34)을 에칭하여 제거함으로써, 메모리 어레이 영역에만 산화 실리콘막(34)을 남긴다.
다음에, 도 24에 도시한 바와 같이 기판(1) 상에 CVD법으로 퇴적한 질화 실리콘막을 이방성 에칭함으로써, 게이트 전극(7A, 7B, 7C)의 측벽에 측벽 스페이서(35)를 형성한다. 도 25에 확대하여 도시한 바와 같이 상기 측벽 스페이서(35)를 형성하면, 메모리 어레이 영역에 형성한 게이트 전극(7A)의 측벽 하단부에는 CVD법으로 퇴적한 산화 실리콘막(34)의 일단이 노출된다. 한편, 주변 회로 영역은 미리 산화 실리콘막(34)이 제거되어 있기 때문에, 게이트 전극(7B, 7C)의 측벽은 그 하단부도 포함시켜, 질화 실리콘막으로 이루어지는 측벽 스페이서로 덮인다.
다음에, 이 상태에서 재산화 처리를 행한다. 재산화의 조건은 상기 제1 실시예와 동일해도 된다. 상술한 바와 같이 메모리 어레이 영역에 형성한 게이트 전극(7A)의 측벽 하단부에는 CVD법으로 퇴적한 산화 실리콘막(34)의 일단이 노출되어 있다. 일반적으로, CVD법으로 퇴적한 산화 실리콘막은 열 산화 처리에 의해 형성된 산화 실리콘막에 비하여 막 내에 공극이 많고, 치밀성이 낮다고 하는 특징이 있다. 그 때문에, 재산화 처리를 행하면, 도 26에 도시한 바와 같이 분위기 속의 산화종이 게이트 전극(7A)의 측벽 하단부에 노출된 산화 실리콘막(34)의 일단을 통하여 게이트 전극(7A)의 중심부에 침입한다. 그 때문에, 게이트 전극(7A)의 측벽 하부에 두꺼운 막 두께의 게이트 절연막(6')이 형성되면, 그 버즈빅이 게이트 전극(7A)의 중심부에까지 들어가, 게이트 전극(7A)의 중심부 바로 아래에 두꺼운 막 두께를 갖는 게이트 절연막(6a)이 형성된다.
한편, 주변 회로 영역에 형성된 게이트 전극(7B, 7C)의 측벽은 산화 실리콘막보다 치밀한 질화 실리콘막으로 이루어지는 측벽 스페이서(35)에 의해 덮여 있기 때문에, 분위기 속의 산화종이 게이트 전극(7A)의 하부에 침입하기 어렵다. 그 때 문에, 게이트 전극(7B, 7C)의 주변부에 두꺼운 게이트 절연막(6')이 형성되어도, 그 버즈빅이 게이트 전극(7B, 7C)의 중심부에까지 들어가지 않는다. 따라서, 게이트 전극(7B, 7C)의 중심부 바로 아래에서의 게이트 절연막(6)의 막 두께는 재산화 처리 전과 거의 동일한 막 두께가 된다.
이와 같이 본 실시예에 따르면, 포토마스크의 매수를 늘리지 않고 DRAM의 2수준 게이트 절연막 프로세스를 실현할 수 있기 때문에, 2수준 게이트 절연막 프로세스의 도입에 수반하는 제조 비용의 증대를 방지할 수 있다.
DRAM의 미세화가 더욱 진행되면, 메모리 어레이 영역에 형성되는 게이트 전극(7A)뿐만 아니라, 주변 회로 영역에 형성되는 게이트 전극(7B, 7C)의 게이트 길이도 매우 짧아진다. 이 경우에는 재산화 처리를 행하면 게이트 전극(7B, 7C)의 중심부 바로 아래의 게이트 절연막도 후막화하기 때문에, 상기 제1 실시예의 방법에서는 2수준 게이트 절연막 프로세스를 실현하는 것이 곤란하게 된다. 이에 대하여, 본 실시예의 방법에 따르면, 게이트 전극(7A, 7B, 7C)의 게이트 길이에 관계없이 2수준 게이트 절연막 프로세스를 실현할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
상기 실시예에서는 게이트 절연막을 산화 실리콘막으로 구성한 경우에 대해서 설명하였지만, 이에 한정되는 것이 아니라, 부분적으로 질화 처리된 산화 실리콘막이나, 산화 실리콘막과 다른 고유전체막과의 적층막으로 게이트 절연막을 구성 하는 경우에도 적용할 수 있다.
상기 실시예의 형태에서는 주변 회로를 구성하는 모든 MISFET가 동일한 막 두께의 게이트 절연막을 갖는 DRAM에 대하여 설명하였지만, 주변 회로를 구성하는 MISFET가 얇은 막 두께의 게이트 절연막을 갖는 MISFET와 두꺼운 막 두께의 게이트 절연막을 갖는 MISFET로 구성되어 있는 DRAM에도 적용할 수 있다. 이러한 DRAM에 본 발명을 적용한 경우에는, 메모리 셀을 구성하는 게이트 전극의 중심부의 바로 아래에 형성된 게이트 절연막의 막 두께는 주변 회로가 얇은 게이트 절연막을 갖는 MISFET의 게이트 전극의 중심부 바로 아래에 형성된 게이트 절연막의 막 두께보다 두껍게 되고, 또한 주변 회로가 두꺼운 게이트 절연막을 갖는 MISFET의 게이트 전극의 중심부 바로 아래에 형성된 게이트 절연막의 막 두께보다 두껍게 된다.
본 발명은 범용 DRAM뿐만 아니라 DRAM 로직 혼재 LSI에 적용할 수도 있다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.
제조 공정 수나 포토마스크의 매수를 늘리지 않고 DRAM의 2수준 게이트 절연막 프로세스를 실현할 수 있기 때문에, 제조 비용을 늘리지 않고 DRAM의 성능을 향상시킬 수 있다.

Claims (16)

  1. 삭제
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  3. 삭제
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  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면의 제1 및 제2 영역에 게이트 절연막을 형성하는 공정,
    (b) 상기 게이트 절연막 상에 도전막을 형성하는 공정,
    (c) 상기 도전막을 에칭함으로써, 상기 제1 영역의 상기 게이트 절연막 상에 제1 게이트 전극을 형성하고, 상기 제2 영역의 상기 게이트 절연막 상에 제2 게이트 전극을 형성하는 공정,
    (d) 상기 (c) 공정 후, 상기 반도체 기판 상에 CVD법으로 산화 실리콘막을 형성하고, 계속해서 상기 제2 영역의 상기 산화 실리콘막을 제거하는 공정,
    (e) 상기 (d) 공정 후, 상기 반도체 기판 상에 CVD법으로 질화 실리콘막을 형성하고, 계속해서 상기 질화 실리콘막과 상기 제1 영역의 상기 산화 실리콘막을 에칭함으로써, 상기 제1 게이트 전극의 측벽에 상기 산화 실리콘막과 상기 질화 실리콘막과의 적층막으로 이루어지는 제1 측벽 스페이서를 형성하고, 상기 제2 게이트 전극의 측벽에 상기 질화 실리콘막으로 이루어지는 제2 측벽 스페이서를 형성하는 공정,
    (f) 상기 (e) 공정 후, 상기 반도체 기판을 열 처리함으로써, 상기 제1 게이트 전극의 중심부의 바로 아래에 형성된 상기 게이트 절연막의 막 두께를, 상기 제2 게이트 전극의 중심부의 바로 아래에 형성된 상기 게이트 절연막의 막 두께보다 두껍게 하는 공정, 및
    (g) 상기 (f) 공정 후, 상기 제1 영역에 상기 제1 게이트 전극을 갖는 제1 MISFET를 형성하고, 상기 제2 영역에 상기 제2 게이트 전극을 갖는 제2 MISFET를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 MISFET는 DRAM의 메모리 셀을 구성하는 MISFET이고, 상기 제2 MISFET는 상기 DRAM의 주변 회로를 구성하는 MISFET인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 제1 및 제2 게이트 전극은 실리콘막과 메탈막의 적층 구조를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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