KR100361600B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

1회의 PR 공정으로, 깊은 N 웰 구조를 실현하고, 또한 셀 내에서의 N형 트랜지스터의 임계치 전압을 주변 회로에 있어서의 N형 트랜지스터의 임계치 전압보다도 높게 함으로써 반도체 기억 장치의 동작 안정성을 향상시킴과 함께 소프트 에러를 유효하게 억제할 수 있는 반도체 기억 장치 및 그 제조 방법을 제공한다.
메모리부 및 주변 회로부를 갖는 P형 반도체 기판에, 복수의 P 웰(도 9의 3), 및 복수의 N 웰(도 9의 2)을 형성한 후, 반도체 기판의 법선 방향으로부터 봤을 때, P 웰 영역과 대략 일치하는 개구를 갖고, 표면 개구 면적과 저면 개구 면적이 다른 레지스트 패턴(도 9의 17)을 형성하고, 이 레지스트 패턴을 마스크로 하여, 표면 개구 또는 저면 개구 중, 면적이 작은 개구와 대략 동일한 형상으로 P형 이온을 주입하고, 그 후 동일 레지스트 패턴을 마스크로 하여, 소정의 두께의 레지스트를 투과하는 에너지를 갖는 N형 이온을, 레지스트 패턴 개구 근방의 실효적인 레지스트의 두께가 얇은 영역을 투과시켜 P형 반도체 기판에 주입하고, P 웰 영역을 덮도록 깊은 N 웰(도 9의 4)을 형성한다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은, 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 SRAM(Static Random Access Memory)으로 이루어지는 반도체 기억 장치에 적합한 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
LSI(대규모 집적 회로)의 대표로서 알려져 있는 메모리는, SRAM과 DRAM(Dynamic Random Access Memory)으로 분류된다. 이들 메모리는 대부분이, 집적도의 점에서 우수한 MOS(Metal Oxide Semiconductor) 트랜지스터에 의해 구성되어 있다. 또한, SRAM은 DRAM에 비교하여 동작이 빠르다는 이점을 구비하고 있으므로, 특히 고속 동작이 요구되는 캐쉬 메모리 등의 용도로 널리 적용되고 있다.
SRAM은, 기본적으로 플립플롭 회로에 의해 구성되어 있다. 이 플립플롭 회로는, 한쌍의 구동용 MOS 트랜지스터를 이용하여 서로의 입력 전극과 출력 전극을 접속함과 함께, 각 출력 전극에 부하 소자(풀업 소자)를 접속한 것이다. 그리고,SRAM은 그 플립플롭 회로의 부하 소자로서 MOS 트랜지스터를 이용한 CMOS (Complementary Metal Oxide Semiconductor)형과, 동일 부하 소자로서 다결정 실리콘 등의 고저항 박막을 이용한 고저항 부하형으로 대별되고, 한쌍의 출력 전극에 각각 어드레스 선택용 MOS 트랜지스터를 접속함으로써, 1개의 메모리 셀이 구성된다.
여기서, CMOS형 SRAM은 6개의 MOS 트랜지스터로 1개의 메모리 셀이 구성되므로, 반도체 기판 내에서의 1개의 메모리 셀의 점유 면적이 커지는 결점이 있다. 이 점에서, 고저항 부하형 SRAM은 4개의 MOS 트랜지스터로 1개의 메모리 셀을 구성하고, 그 고저항 박막은 MOS 트랜지스터의 상부 위치에 형성할 수 있으므로, 셀 면적의 축소를 도모할 수 있지만, 폴리 실리콘 등으로 이루어지는 고저항 부하 소자를 메모리 셀이 한정된 스페이스에 적층 구조로 형성해야 하므로, 메모리 셀 구조가 복잡해지는 것을 피할 수 없고, 이 때문에 제조 공정이 증가하게 된다.
상술된 반도체 기억 장치에 있어서는, 셀의 축소화를 도모하여 집적도를 높이는 것, 공정을 간략화하여 제조 공정수의 삭감을 도모하는 것, 및 동작의 안정성을 확보하는 것이 중요하고, 이들 과제에 대해서는 이하에 나타나는 문제점이 있다.
우선, 셀의 축소화의 문제점에 대해 이하에 설명한다. 반도체 기억 장치의 셀 면적의 축소화를 실현하는 방법으로서, 본원 발명자의 선원(특원평10-109261호, 및 특원평10-346149호, 현재 특개평2000-12705, 그 모든 기재를 참조하여 본서에집어넣음)에는 하기에 나타낸 반도체 기억 장치가 기재되어 있다. 이 반도체 기억 장치는, P형 반도체 기판에 P형 MOS 트랜지스터로 이루어지는 한쌍의 어드레스 선택용 MOS 트랜지스터와, N형 MOS 트랜지스터로 이루어지는 한쌍의 구동용 MOS 트랜지스터를 형성하고, 고저항 부하 소자를 설치하는 대신에 한쌍의 구동용 MOS 트랜지스터의 채널 영역에,임계 전압치 조정층을 형성한다.
여기서, N형 MOS 트랜지스터로 이루어지는 한쌍의 구동용 MOS 트랜지스터의 임계 전압치 Vthn은, 일련의 공정(PR 공정 및 이온 주입 공정)을 새롭게 추가함으로써 동일 MOS 트랜지스터의 채널 영역에 임계 전압치 조정층이 형성됨으로써, P형 MOS 트랜지스터로 이루어지는 한쌍의 어드레스 선택용 MOS 트랜지스터의 임계 전압치 Vthp보다도, 절대치가 커지도록 설정되어 있다(｜Vthn｜>｜Vthp｜).
이와 같이 동일 MOS 트랜지스터의 임계 전압치를 설정하는 것은, 전원 전위와 접지 전위와의 2종류의 전위 이외의 제3 전위를 사용하지 않아도 메모리 셀에 기억되어 있는 데이터를 보유할 수 있도록 하기 위해서이다. 즉, 상술된 바와 같은 관계를 만족함으로써, 어드레스 선택용 MOS 트랜지스터의 누설 전류 ILp를, 구동용 MOS 트랜지스터의 누설 전류 ILn보다도 크게 할 수 있다(ILp>ILn).
이에 따라, 대기시에 어드레스 선택용 MOS 트랜지스터의 게이트 전극에 전원 전위를 제공했을 때, 동일 트랜지스터에 서브 임계 전류를 흘림에 따라 전하 소실을 보상할 수 있으므로, 구동용 트랜지스터의 출력 노드를 전원 전위로 유지할 수 있다. 이 결과, 메모리 셀의 전하 소실을 보상할 수 있어, 데이터를 보유할 수 있다.
한편, 특원평10-346149호에 기재되어 있듯이, Vthn을 Vthp에 비해 지나치게 높게 설정한 경우, 셀의 안정성(스태틱 노이즈 마진)이 악화되는 것을 알 수 있다.
이와 같이, 상술된 본원 발명자의 선원에 따른 반도체 기억 장치를 이용하면, 셀의 축소화를 달성할 수 있지만, 구동용 MOS 트랜지스터의 채널 영역에 형성한 임계 전압치 조정층에 의해, 메모리 셀의 안정성을 유지하면서 기억되고 있는 데이터를 보유하기 위해, 각 구동용 MOS 트랜지스터의 채널 영역의 불순물 농도를 제어하는 것이 필요하고, 이를 제조하기에 곤란하다는 문제가 있다. 이것이, 첫번째 문제점이다.
또한, 집적화된 반도체 기억 장치에 α 선이 입사하면, 도 16에 도시된 바와 같이, MOS 트랜지스터 내부에서 전자·정공쌍이 발생하고, 이 전하가 회로 오동작을 초래한다고 하는 소프트 에러가 발생한다. 이 소프트 에러를 피하기 위해 P 웰 영역을 N 웰 영역으로 둘러싸는 트리플 웰 구조의 트랜지스터를 형성하는 방법이 있고, 이 방법에 따르면, P 웰 영역으로 유입되는 전하를 억제할 수 있지만, 한편 깊은 N 웰 형성을 위한 일련의 공정(PR 공정 및 이온 주입 공정)을 새롭게 추가해야 하기 때문에, 제조 공정이 증가한다는 문제가 있다. 이것이 두번째 문제점이다.
본 발명은, 상기 문제점에 감안하여 이루어진 것으로서, 그 주된 목적은, 1회의 PR 공정으로, 깊은 N 웰 구조를 실현하고, 또한 셀 내에서의 N형 트랜지스터의 임계치 전압을 주변 회로에서의 N형 트랜지스터의 임계치 전압보다도 높게 함으로써 반도체 기억 장치의 동작 안정성을 향상시킴과 함께 소프트 에러를 유효하게억제하고, 또한 고저항 부하 소자가 없는 4 트랜지스터 SRAM의 경우에는, 임계 전압치의 제어를 가능하게 행할 수 있는 반도체 기억 장치 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명은, 제1 시점에서, 복수의 웰이 형성된 제1 도전형의 반도체 기판에 메모리부와 주변 회로부가 배치되고, 상기 메모리부에는 한쌍의 구동용 MOS 트랜지스터와 한쌍의 어드레스 선택용 MOS 트랜지스터가 형성되고, 상기 구동용 MOS 트랜지스터의 채널 영역에는 임계 전압치를 조정하기 위한 소정 농도의 불순물 주입층이 설치되어 이루어지는 부하 소자가 없는 4트랜지스터형 SRAM에 있어서, 상기 메모리부의 웰 하부에, 제2 도전형의 웰이 형성되어 있는 것이다.
본 발명은, 제2 시점에 있어서, 복수의 웰이 형성된 제1 도전형의 반도체 기판에 메모리부와 주변 회로부가 배치되고, 상기 메모리부의 제1 도전형 웰의 불순물 농도가 상기 주변 회로부의 제1 도전형 웰의 불순물 농도보다도 높게 설정되고, 또한 상기 메모리부의 웰의 하부에 제2 도전형의 웰이 구성되어 이루어지는 트리플 웰 구조의 반도체 기억 장치로서, 상기 메모리부의 웰의 하부에 설치된 제2 도전형의 웰이, 상기 메모리부의 제1 도전형 웰만을 덮도록 형성되는 것이다.
본 발명은, 제3 시점에 있어서, 반도체 기억 장치의 제조 방법을 제공한다. 상기 제조 방법은, 반도체 기판 상에 형성된 소정의 형상의 레지스트 패턴을 마스크로서 불순물 이온을 주입하는 반도체 기억 장치의 제조 방법에 있어서, 상기 불순물 이온이, 상기 레지스트 패턴 개구부 근방의, 상기 불순물 이온의 주입 방향에서의 레지스트의 실효적인 두께가 얇은 영역을 투과하고, 상기 반도체 기판에 주입되는 것이다.
또한, 본 발명의 반도체 기억 장치의 제조 방법은, 제4 시점에서, 반도체 기판 상에 형성된 소정의 형상의 레지스트 패턴을 마스크로서 불순물 이온을 주입하고, 상기 레지스트 패턴의 개구 형상과 대략 동일한 형상의 불순물 주입 영역을 형성하는 반도체 기억 장치의 제조 방법에 있어서, 상기 불순물 이온의 주입 방향을 소정의 각도로 설정함으로써, 상기 반도체 기판에 주입되는 불순물 영역의 형상을 바꾸는 것이다.
도 1은 본 발명의 반도체 기억 장치의 구성을 나타내는 평면도.
도 2는 본 발명의 반도체 기억 장치의 구조를 나타낸 도면으로서, 도 1의 X-X 선에서의 단면도.
도 3은 본 발명의 반도체 기억 장치의 구조를 도시한 도면으로서, 도 1의 Y-Y 선에서의 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 공정도.
도 5는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 공정도.
도 6은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 공정도.
도 7은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제조 방법의 일부를 모식적으로 나타내는 공정도.
도 8은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구조를 모식적으로 나타내는 단면도.
도 9는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 제조 방법의 일부를 모식적으로 도시하는 공정 단면도.
도 10은 본 발명의 제2 실시예에 따른 반도체 기억 장치의 구조를 모식적으로 나타내는 단면도.
도 11은 본 발명을 DRAM에 적용한 경우의 구조를 모식적으로 도시하는 단면도.
도 12는 본 발명의 제3 실시예에 따른 반도체 기억 장치의 제조 방법의 일부를 모식적으로 나타내는 공정 단면도.
도 13은 본 발명의 제4 실시예에 따른 반도체 기억 장치의 제조 방법의 일부를 모식적으로 나타내는 공정 단면도.
도 14는 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제조 방법의 일부를 모식적으로 나타내는 공정 단면도.
도 15는 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제조 방법의 일부를 모식적으로 나타내는 공정 단면도.
도 16은 종래의 반도체 기억 장치의 문제를 모식적으로 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P형 반도체 기판
2 : N 웰
3 : P 웰
4 : 깊은 N 웰
5 : 구동용 MOS 트랜지스터
6 : 어드레스 선택용 MOS 트랜지스터
7 : N형 소스 영역
8 : N형 드레인 영역
9 : 게이트 절연막
10 : 게이트 전극
11 : 절연막 스페이서
12 : 소자 분리 트렌치
13 : P형 소스 영역
14 : P형 드레인 영역
15 : 레지스트 패턴(P 웰 형성용)
16 : 레지스트 패턴(N 웰 형성용)
17 : 레지스트 패턴(P 웰 추가 주입용)
18 : 레지스트 패턴(깊은 N 웰 형성용)
19 : 임계 전압치 조정층
20 : 제1 층간 절연막
21 : 제2 층간 절연막
22 : 컨택트 홀
23 : W 플러그
24 : 산화막
25 : 제1 금속 배선
26 : 제2 금속 배선
27 : 제3 층간 절연막
28 : 비어 홀
29 : W 비어 플러그
30 : 마이너스 전압 발생 회로
본 발명에 따른 반도체 기억 장치는, 그 바람직한 1 실시의 형태에 있어서, 메모리부 및 주변 회로부를 갖는 P형 반도체 기판에, 복수의 P 웰(도 9의 3), 및, 복수의 N 웰(도 9의 2)을 형성한 후, 반도체 기판의 법선 방향으로부터 봤을 때, P 웰 영역과 대략 일치하는 개구를 갖고, 표면 개구 면적과 저면 개구 면적이 다른 레지스트 패턴(도 9의 17)을 형성하고, 이 레지스트 패턴을 마스크로 하여, 표면 개구 또는 저면 개구중, 면적이 작은 개구와 대략 동일한 형상으로 P형 이온을 주입하고, 그 후 동일 레지스트 패턴을 마스크로 하여, 소정의 두께의 레지스트를 투과하는 에너지를 갖는 N형 이온을, 레지스트 패턴 개구 근방의 실효적인 레지스트의 두께가 얇은 영역을 투과시켜 P형 반도체 기판에 주입하고, P 웰 영역을 덮도록 깊은 N 웰(도 9의 4)을 형성한다.
[실시예]
상기한 본 발명의 실시의 형태에 대해 더욱 상세히 설명하도록, 본 발명의 실시예에 대해 도면을 참조하여 이하에 설명한다.
[실시예 1]
본 발명의 제1 실시예에 따른 반도체 기억 장치에 대해, 도 1 내지 도 8을 참조하여 설명한다. 도 1은, 본 발명의 제1 실시예인 부하 소자가 없는 4트랜지스터 SRAM의 구성을 나타내는 평면도, 도 2는 도 1의 X-X 선에 있어서의 단면도, 도 3은 도 1의 Y-Y 선에 있어서의 단면도이다. 또한, 도 4 내지 도 6은 동일 반도체 기억 장치의 제조 방법을 공정순으로 나타내는 공정 단면도이다. 또, 도 4의 (a) 내지 도 6의 (g)는 일련의 제조 공정을 나타내는 것으로, 작도의 형편 상, 분도한 것이다. 또한, 도 7은 도 4의 (c) 및 도 5의 (d)의 공정을 SRAM 셀 영역을 중심으로 모식적으로 설명하기 위한 도면이다. 또한, 도 8은, 본 실시예 방법으로 형성한 무부하 SRAM의 기능을 설명하기 위한 도면이다.
우선, 본 실시예의 반도체 기억 장치의 구성에 대해 설명한다. 도 1 내지 도 3에 도시된 바와 같이, 예를 들면 Si 단결정으로 이루어지는 P형 반도체 기판(1)에 N 웰(2)이 형성되고, 이 N 웰(2)에는 P형 MOS 트랜지스터로 이루어지는 한쌍의 어드레스 선택용 MOS 트랜지스터(6)가 형성됨과 함께, P형 반도체 기판(1)에는 N형 MOS 트랜지스터로 이루어지는 한쌍의 구동용 MOS 트랜지스터(5)가 형성되어 있다. 그리고, 구동용 MOS 트랜지스터(5) 및 어드레스 선택용 MOS 트랜지스터(6)로 메모리 셀을 구성하고 있다.
구동용 MOS형 트랜지스터(5)는, 도 2에 도시한 바와 같이, N-형 영역과 N+형 영역으로 이루어지는 N형 소스 영역(7) 및 N형 드레인 영역(8)을 갖고, N형 소스 영역(7)과 N형 드레인 영역(8)사이의 P형 반도체 기판(1)의 표면에는, 산화막(SiO2) 등의 게이트 절연막(9)을 통해 게이트 전극(10)이 형성되어 있다. 또한, 게이트 절연막(9) 및 게이트 전극(10)의 측면은, 산화막 등의 절연막 스페이서(11)에 의해 피복되어 있다. 또한, P 웰 영역의 하부에는 본 실시예의 특징인 깊은 N 웰(4)이 형성되어 있다.
한편, 어드레스 선택용 MOS 트랜지스터(6)는, 도 3에 도시된 바와 같이, P-형 영역과 P+형 영역으로 이루어지는 P형 소스 영역(13) 및 P형 드레인 영역(14)을 갖고, P형 소스 영역(13)과 P형 드레인 영역(14)사이의 N 웰(2)의 표면에는, 산화막 등의 게이트 절연막(9)을 통해 게이트 전극(10)이 형성되어 있다. 또한, 게이트 절연막(9) 및 게이트 전극(10)의 측면은, 산화막 등의 절연막 스페이서(11)에 의해 피복되어 있다. 또한, P 웰 영역의 하부에는, 깊은 N 웰(4)이 형성되어 있다. 또, 도 2 및 도 3에서는, 지면상 1개의 MOS 트랜지스터만을 나타내고 있다.
그리고, 게이트 전극(10)은 N 웰(2)의 상면에서 연장되어 워드 라인을 구성하고 있고, 각 N-형 영역 및 각 P-형 영역은, 소위 LDD(Lightly Doped Drain) 영역을 구성하고 있다. 또한, N형 MOS 트랜지스터를 형성하는 P 웰(3)과, P형 MOS 트랜지스터를 형성하는 N 웰(2) 사이에는 소자 분리 트렌치(12)가 형성되어, 양자사이에는 전기적으로 절연되어 있다. 이 소자 분리 트렌치(12)는, P형 반도체 기판(1)의 표면에 에칭에 의해 형성된 트렌치 내에 산화막 등의 절연물이 매립되어 형성되고 있다.
게이트 전극(10) 등의 표면은, CVD법등으로 형성된 산화막, BSG(Boron-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boron-Phospho-Silicate Glass)막 등으로 이루어지는 제1 층간 절연막(20)으로 피복되어 있다. 이 제1 층간 절연막(20)의, 구동용 MOS 트랜지스터(5)의 N형 소스 영역(7) 및 어드레스 선택용 MOS 트랜지스터(6)의 P형 소스 영역(13)의 표면에는 각각 컨택트 홀(22)이 형성되고, 컨택트 홀(22) 내에는 각각 소스 전극이 되는 텅스텐(W) 플러그(23)가 형성되어 있다.
마찬가지로 함으로써, 제1 층간 절연막(20)의, 구동용 MOS 트랜지스터(5)의 N형 드레인 영역(8) 및 어드레스 선택용 MOS 트랜지스터(6)의 P형 드레인 영역(14)의 표면에도 각각 컨택트 홀(22) 및 W 플러그(23)가 형성되어 있다. 이 때, W 플러그(23)에 의해 게이트 전극(10)과 N형 드레인 영역(8) 또는 P형 드레인 영역(14)이 접속된다.
W 플러그(23) 등의 표면은, CVD법 등으로 형성된 산화막, BSG막, PSG막, BPSG막 등으로 이루어지는 제2 층간 절연막(21)으로 피복되어 있다. 그리고, 이 제2 층간 절연막(21)에는 비어 홀이 형성되고, 동일 비어 홀 내에는 각각 W 플러그(23)가 형성되어 있다. 제2 층간 절연막(21) 상에는, 접지 전위를 제공하는 제1 금속 배선(25)이 W 플러그(23)와 컨택트하도록 형성되어 있다.
제1 금속 배선(25) 등의 표면은, CVD법 등으로 형성된 산화막, BSG막, PSG막, BPSG막등으로 이루어지는 제3 층간 절연막(27)으로 피복되어 있다. 그리고, 이 제3 층간 절연막(27)에는 비어 홀(28)이 형성되어, 동일 홀(28) 내에는 제1 금속 배선(25)과 컨택트하도록 W 비어 플러그(29)가 형성되어 있다. 제3 층간 절연막(27) 상에는, 비트 라인을 구성하는 제2 금속 배선(26)이 W 비어 플러그(29)와 컨택트하도록 형성되어 있다.
이어서, 도 4 내지 도 6을 참조하여, 본 실시예의 반도체 기억 장치의 제조 방법에 대해 공정순으로 설명한다. 또, 본 공정도에서는 설명을 쉽게 하기 위해, 우측에 메모리 셀을 형성하고, 좌측에 주변 회로를 형성하는 경우에 대해 작도하고 있다.
우선, 도 4의 (a)에 도시된 바와 같이, 미리 소자 분리 트렌치(12)를 형성한 P형 반도체 기판(1)을 이용하여, 열 산화법에 따라 막 두께가 대략 15㎚의 산화막(24)을 형성한다. 계속해서, 메모리 셀의 한쌍의 어드레스 선택용 MOS 트랜지스터가 되는 P형 MOS 트랜지스터를 형성하는 영역, 및 주변 회로의 P형 MOS 트랜지스터를 형성하는 영역을 레지스트 패턴(15)으로 마스크하고, P형 불순물로서 붕소(B)를 이용하여, 우선 에너지가 대략 120Kev에서 도우즈량이 대략 4×1012/㎠의 조건으로 이온의 주입을 행한 후, 동일 불순물을 이용하여 에너지가 대략 30Kev로 도우즈량이 대략 5×1012/㎠의 조건으로 이온의 주입을 행하고, P 웰(3)을 형성한다.
이어서, 도 4의 (b)에 도시된 바와 같이, P형 반도체 기판(1)의 N형 MOS 트랜지스터를 형성하는 영역을 레지스트 패턴(16)으로 마스크하고, N형 불순물로서 인(P)을 이용하여, 에너지가 대략 300Kev에서 도우즈량이 대략 4×1012/㎠의 조건으로 이온을 주입한 후, N형 불순물로서 비소(As)를 이용하여, 에너지가 대략 100Kev로 도우즈량이 대략 5×1012/㎠의 조건으로 이온을 주입하고, N 웰(2)을 형성한다. 이 시점에서, P 웰(3)과 N 웰(2)의 불순물 농도는, 각 웰(2, 3) 내에 형성되는 N형 MOS 트랜지스터와 P형 MOS 트랜지스터의 임계 전압치가 대략 동일해지도록 설정한다.
이어서, 도 4의 (c)에 도시된 바와 같이, P형 반도체 기판(1)의 메모리 셀의 한쌍의 구동용 MOS 트랜지스터를 형성하는 영역에만 P형 불순물로서 붕소를 주입하고, 구동용 MOS 트랜지스터의 임계 전압치를 조정한 후, 도 5의 (d)에 도시된 바와 같이, 메모리 셀 영역보다 약간 넓은 영역에, N형 불순물로서 인을 주입하고, P 웰을 둘러싸도록 깊은 N 웰(4)을 형성한다. 또, 이 공정이 본 실시예의 특징적인 공정이고, 그 상세한 내용에 대해서는 후술한다.
이어서, 도 5의 (e)에 도시한 바와 같이, 게이트 절연막(9) 상에 CVD법 등으로 막 두께가 대략 200㎚의 다결정 실리콘막을 형성한 후, 공지의 포토리소그래피법으로 불필요부를 제거하여, N형 MOS 트랜지스터 및 P형 MOS 트랜지스터의 게이트 전극(10)을 형성하고, N형 MOS 트랜지스터의 N형 소스 영역 및 드레인 영역의 LDD 영역이 되는 N-형 영역, 및 P형 MOS 트랜지스터의 P형 소스 영역 및 드레인 영역의LDD 영역이 되는 P-형 영역을 형성하고, 전면에 CVD법 등으로 산화막 등의 절연막을 형성한 후, 포토리소그래피법으로 불필요부를 제거하여, 게이트 절연막(9), 게이트 전극(10)의 측면에 절연막 스페이서(11)를 형성한다(도 6의 (f) 참조).
이어서, 도 6의 (g)에 도시된 바와 같이, 이온 주입에 의해, N형 MOS 트랜지스터의 게이트 전극(10)의 양측에 N+형 영역, 및 P형 MOS 트랜지스터의 게이트 전극(10)의 양측에 P+형 영역을 형성하고, N형 MOS 트랜지스터로 이루어지는 한쌍의 구동용 MOS 트랜지스터(5) 및 P형 MOS 트랜지스터로 이루어지는 한쌍의 어드레스 선택용 MOS 트랜지스터(6)의 주요부가 형성된다.
그리고, 산화막, BSG막, PSG막, BPSG막 등으로 이루어지는 층간 절연막(20, 21, 27)의 성막, 컨택트 홀(22)의 형성, 텅스텐 플러그(23)의 매립, 및 금속 배선층(25, 26)의 형성을 순차 행함에 따라, 도 1 내지 도 3에 도시된 부하 소자가 없는 4트랜지스터 SRAM 형의 반도체 기억 장치가 제조된다.
이상, 설명한 부하 소자가 없는 4트랜지스터 SRAM 형의 반도체 기억 장치의 제조 공정 중, 본 실시예의 특징인 메모리 셀 영역의 P 웰의 불순물 농도 조정 공정(도 4의 (c)) 및 깊은 N 웰 형성 공정(도 5의 (d))에 대해, 도 7의 (a), (b)를 참조하여 상세히 설명한다.
우선, 도 7의 (a)는 도 4의 (c)에 대응하는 도면으로, SRAM의 메모리 셀 영역을 중심으로 도시한 것이다. 도면에 도시한 바와 같이, P형 반도체 기판(1)의 메모리 셀의 한쌍의 구동용 MOS 트랜지스터를 형성하는 P 웰(3) 영역만이 노출하도록 레지스트 패턴(17)을 형성하고, 이 레지스트 패턴(17)을 마스크로 하여, P형 불순물로서 붕소를, 에너지가 대략 10∼50Kev에서 도우즈량이 대략 2×1012/㎠의 조건으로 주입하고, 구동용 MOS 트랜지스터의 P 웰(3)의 불순물 농도를 주변 회로의 P 웰보다 높게 설정하고, 구동용 MOS 트랜지스터의 임계 전압치를 조정한다.
이어서, 도 5의 (d)에 대응하는 도 7의 (b)에 도시된 바와 같이, P형 반도체 기판(1)의 메모리 셀 영역 전체보다 약간 넓은 영역이 노출하도록 레지스트 패턴(18)을 형성하고, 이 레지스트 패턴(18)을 마스크로 하여, N형 불순물로서 인을, 에너지가 대략 600∼1500Kev로 도우즈량이 대략 1×1013/㎠의 조건으로 주입하고, 메모리 셀 영역 전체를 둘러싸도록 깊은 N 웰(4)을 형성한다. 즉, 본 실시예에서는, 부하 소자가 없는 4트랜지스터 SRAM의 메모리 셀 영역의 하층 전체에 깊은 N 웰(4)을 형성함으로써, 메모리 셀 영역을 P형 반도체 기판(1)으로부터 완전히 분리하는 것을 특징으로 한다.
종래의 부하 소자가 없는 4트랜지스터 SRAM에서는, 구동용 MOS 트랜지스터(5)의 채널 영역에 임계 전압치 조정층(19)을 설치하여, 불순물 농도를 정확하게 제어함으로써 오동작을 억제하고 있었다. 그러나, 본 실시예 방법으로 형성한 부하 소자가 없는 4트랜지스터 SRAM에서는, 구동용 MOS 트랜지스터(5)의 P 웰 영역은, 깊은 N 웰(4)에 의해 P형 반도체 기판(1)과 분리되어 있기 때문에, 도 8에 도시된 바와 같이 P웰 영역의 기준 전위를 외부에 설치한 마이너스 전압 발생 회로(30)에 의해 제어할 수 있기 때문에, 종래와 같이 임계 전압치 조정층(19)을정확하게 형성하지 않아도 P 웰 영역의 기준 전위를 임의의 마이너스 전위로 설정하는 것이 가능해지고, 고저항 부하 소자를 이용하지 않은 SRAM에서, 스태틱 노이즈 마진을 악화시키지 않고 메모리 셀에 기억되어 있는 데이터를 확실하게 보유할 수 있다.
즉, 상술한 바와 같은 관계를 만족함으로써, 어드레스 선택용 MOS 트랜지스터(6)의 누설 전류 ILp를, 구동용 MOS 트랜지스터(5)의 누설 전류 ILn보다도 크게할 수 있다(ILp>ILn). 이에 따라, 대기시에 어드레스 선택용 MOS 트랜지스터(6)의 게이트 전극에 전원 전위를 제공했을 때, 동일 트랜지스터(6)에 서브 임계 전류를 흘림에 따라 전하 소실을 보상할 수 있으므로, 구동용 트랜지스터(5)의 출력 노드를 전원 전위로 유지할 수 있다. 이 결과, 메모리 셀의 전하 소실을 보상할 수 있으므로, 데이터를 보유할 수 있다.
또한, 구동용 MOS 트랜지스터(5)의 P 웰 영역을 둘러싸도록 깊은 N 웰(4)을 형성함으로써, 외부로부터 입사하는 α선에 의해 발생하는 전하를 깊은 N 웰에서 흡수할 수 있기 때문에, 소프트 에러등의 문제를 피하는 것도 가능해진다.
[실시예 2]
이어서, 본 발명의 제2 실시예에 따른 반도체 기억 장치에 대해, 도 9 내지 도 11을 참조하여 설명한다. 도 9는, 본 실시예에 따른 반도체 기억 장치의 제조 방법의 공정의 일부를 모식적으로 나타내는 공정 단면도이다. 또한, 도 10은, 본 실시예의 반도체 기억 장치의 구성을 모식적으로 도시하는 단면도이고, 도 11은, 본 실시예의 깊은 N 웰 형성 방법을 DRAM에 적용한 경우의 단면도이다. 또, 본 실시예와 상기한 제1 실시예와의 상위점은, 본 실시예에서는 깊은 N 웰을 메모리 셀 중 P 웰의 하부만을 피복하도록 형성한 것으로, 다른 부분의 제조 방법 및 구성은 상기된 제1 실시예와 같다.
본 실시예의 특징인 깊은 N 웰의 형성 공정에 대해 설명하면, 상기된 제1 실시예와 동일한 방법으로, 도 4의 (b)의 P 웰 및 N 웰 형성까지 행한 후, 도 9의 (a)에 도시한 바와 같이, P웰 영역만이 노출하도록 레지스트 패턴(17)을 형성한다. 그 때, 본 실시예에서는 이 레지스트 패턴(17)을 다음 공정의 깊은 N 웰 형성에도 그대로 이용하기 위해 테이퍼 형상이 되도록 형성하는 것을 특징으로 한다.
형성 방법으로는, 예를 들면 THMR-ip2690(동경 응화(應化) 제조)의 레지스트를 이용하고, 우선 전면에 막 두께가 2.5㎛ 정도가 되도록 레지스트를 균일하게 도포하고, 베이킹을 행한 후, 소정의 패턴이 형성된 레티클을 이용하여, 파장 365㎚의 빛을 적산 광량이 200mJ 정도가 되도록 조사한다. 그 후, 통상보다도 약간 긴 조건으로 현상을 행한다. 그렇게 하면, 상술된 조건은 통상의 PR 조건보다도 노광량이 많고 또는 현상 시간이 길기 때문에, 레지스트 패턴 표면부의 엣지가 약간 후퇴한 테이퍼 형상의 레지스트 패턴을 형성할 수 있다.
이와 같이 형성한 레지스트 패턴(17)을 이용하여, P형 불순물로서 붕소를 에너지가 대략 10∼50Kev에서 도우즈량이 대략 2∼5×1012/㎠의 조건으로 이온을 주입하고, 메모리 셀의 P 웰 불순물 농도가 주변 회로보다도 높게 설정하지만, 붕소의 이온 에너지가 작기 때문에, 레지스트 패턴(17)에 입사한 이온은 레지스트패턴(17) 속에서 에너지를 소실하고, 그 하부의 P형 반도체 기판(1)에 주입되는 일은 없다. 즉, 불순물 이온의 주입은 레지스트 패턴(17)의 하부의 개구 형상대로 행해지게 된다.
이어서, 동일 레지스트 패턴(17)을 이용하여, N형 불순물로서 인을 에너지가대략 600∼1500Kev에서 도우즈량이 대략 1×1013/㎠의 조건으로 주입하고, 메모리 셀의 P 웰(3) 하부에만 깊은 N 웰(4)을 형성하지만, 이 주입으로는, 인의 이온 에너지가 크기 때문에, 레지스트 패턴(17) 측면의 테이퍼 부분에 입사한 이온 중의 일부는 레지스트 패턴(17)을 투과하고, 패턴 하부의 P형 반도체 기판(1)에 주입되게 된다.
본원 발명자가 행한 실험에 따르면, 상기 레지스트 패턴 형성 조건 및 이온 주입 조건에서는, 인 이온은 대략 1 내지 2㎛의 레지스트를 투과하기 때문에, 레지스트 패턴(17) 측면의 형상이 기판 평면에 대해 대략 85°의 각도가 되도록 패터닝 형성을 행한 경우, 도 9의 (b)에 도시된 바와 같이 레지스트 패턴 하부의 개구로부터 대략 0.1㎛ 이상의 넓이를 갖는 영역에 이온이 주입되는 것이 확인되고 있다. 또한, 주입한 이온이 그 후의 공정에서 확산되는 경우에는, 깊은 N 웰(4)의 넓이는 0.1㎛로부터 1㎛ 정도가 된다.
따라서, 종래와 같이 메모리 셀의 P 웰(3)의 주입과 깊은 N 웰(4) 형성을 위해 별개의 레지스트 패턴을 설치하지 않아도, 메모리 셀의 P 웰(3)의 불순물 농도 조정과, 깊은 N 웰(4)의 형성을 행하는 것이 가능해진다. 즉, 이온 에너지가 작은P 웰(3)의 불순물 농도 조정을 위한 이온 주입에서는, 이온은 레지스트 패턴(17)을 투과할 수 없기 때문에, 레지스트 패턴(17) 하부의 개구 형상대로 주입이 행해진다. 그러나, 이온 에너지가 큰 깊은 N 웰(4) 형성을 위한 주입에서는, 레지스트 패턴(17) 측면에 입사한 이온은 레지스트 패턴(17)을 투과하여 P형 반도체 기판(1)에 도달하기 때문에, 레지스트 패턴(17) 하부의 개구보다도 약간 넓게 P 웰(3)을 피복하는 형상으로 깊은 N 웰(4)을 형성할 수 있다. 따라서, 메모리 셀의 P 웰(3)의 불순물 농도를 주변 회로보다도 높게 설정하는 공정과, 깊은 N 웰(4)을 형성하는 공정과의 양자를 포함하는 반도체 기억 장치의 제조에 있어서, 레지스트 패턴 형성을 위한 공정을 삭감할 수 있다.
상기한 방법에 따라, 깊은 N 웰(4)을 형성한 경우에는, 도 10에 도시된 바와 같이, 상기된 제1 실시예와 마찬가지로, 구동용 MOS 트랜지스터(5)의 P 웰(3)은, 깊은 N 웰(4)에 의해 P형 반도체 기판(1)과 분리되어 있기 때문에, P 웰(3)의 기준 전위를 외부에 설치한 마이너스 전압 발생 회로(30)에 의해 제어할 수 있기 때문에, 종래와 같이 임계 전압치 조정층(19)을 설치하지 않아도 P 웰(3) 영역의 기준 전위를 임의로 설정하는 것이 가능해지고, 고저항 부하 소자를 이용하지 않은 SRAM에서, 메모리 셀에 기억되어 있는 데이터를 확실하게 보유할 수 있다.
또한, 상기한 제1 실시예와 달리, 메모리 셀의 N 웰(2) 하부에는 깊은 N 웰(4)이 형성되지 않기 때문에, N 웰(2)의 실효적인 두께가 증가함에 따라 소프트 에러의 영향이 커진다는 문제점을 방지할 수 있다. 또한, 메모리 셀 내의 N형 트랜지스터 영역에는 붕소를 추가 주입하고 있으므로, 지나친 마이너스 바이어스를인가함에 따른 단채널 특성의 악화를 방지할 수 있다.
또, 본 실시예는 상기 구성에 한정되는 것이 아니고, 메모리부와 주변 회로부를 구성 요소로 하는 반도체 기억 장치에서, 셀의 안정성 향상을 위해 구동 트랜지스터에 사용되는 P 웰의 불순물 농도를 주변 회로보다도 높게 설정하기 위한 이온 주입 공정을 갖는 것이면 되고, 예를 들면 6 트랜지스터 SRAM이나 도 11에 도시한 바와 같이 DRAM에 적용할 수 있는 것은 분명하다.
[실시예 3]
이어서, 본 발명의 제3 실시예에 따른 반도체 기억 장치에 대해, 도 12를 참조하여 설명한다. 도 12는, 본 실시예에 따른 반도체 기억 장치의 제조 방법의 공정의 일부를 모식적으로 나타내는 공정 단면도이다. 또, 본 실시예와 상기한 제2 실시예와의 상위점은, 본 실시예에서는 레지스트 패턴의 형상은 통상의 구형 형상으로 하고, 깊은 N 웰 형성 공정에서의 이온의 주입 각도를 90도보다 작은 각도로 설정한 것을 특징으로 하고, 다른 부분의 제조 방법 및 구성은 상기 제2 실시예와 동일하다.
본 실시예의 특징인 깊은 N 웰의 형성 공정에 대해, 도 12를 참조하여 설명하면, 상기한 제1 실시예와 동일한 방법으로, 도 4의 (b)의 웰 형성까지 행한 후, 도 12의 (a)에 도시된 바와 같이, 메모리 셀의 P 웰(3)만이 노출하도록 레지스트 패턴(17)을 형성한다. 그 때, 본 실시예에서는 이 레지스트 패턴을 다음 공정의 깊은 N 웰 형성에도 이용하지만, 그 형상은 통상의 구형 형상으로 하고 있기 때문에, 레지스트 패턴 형성은 통상의 조건으로 행하고 있다.
우선, 도 12의 (a)에 도시한 바와 같이, 이 레지스트 패턴(17)을 이용하여, P형 불순물로서 붕소를 에너지가 대략 10∼500Kev에서 도우즈량이 대략 2×1012/㎠의 조건으로 이온 주입하여, 메모리 셀의 P 웰(3)의 불순물 농도가 주변 회로보다도 높게 설정하지만, 붕소의 이온 에너지가 작기 때문에, 레지스트 패턴(17)에 입사한 이온은 레지스트 패턴(17) 속에서 에너지를 잃어버리고, 그 하부의 P형 반도체 기판(1)에는 주입되는 일은 없다. 즉, 제2 실시예와 마찬가지로, 불순물의 주입은 레지스트 패턴(17)의 개구 형상대로 행해지게 된다.
이어서, 도 12의 (b)에 도시한 바와 같이, 동일 레지스트 패턴(17)을 이용하여, N형 불순물로서 인을 에너지가 대략 600∼1500Kev에서 도우즈량이 대략 1×1013/㎠의 조건으로 주입하고, 메모리 셀의 P 웰(3) 하부에 깊은 N 웰(4)을 형성하지만, 이 주입시에, 이온의 주입 각도를 기판의 법선 방향에 대해 대략 5°기울도록 설정한다. 그렇게 하면 이 주입에서는, 레지스트 패턴 개구 단부에 입사한 이온은 P형 반도체 기판(1) 내를 비스듬히 진행하도록 개구 형상보다도 넓은 영역에 이온을 주입할 수 있음과 함께, 인의 이온 에너지가 크기 때문에, 레지스트 패턴(17) 측면에 비스듬히 입사한 이온 중 일부는, 레지스트 패턴(17)을 투과하고, 패턴 하부의 P형 반도체 기판(1)에 주입되게 된다.
상기한 레지스트 및 이온 주입 조건에서는, 상기한 제2 실시예와 마찬가지로이온은 대략 1 내지 2㎛의 레지스트를 투과하기 때문에, 이온의 주입 각도를 기판의 법선 방향에 대해 대략 5°기울도록 주입한 경우, 도 12의 (b)에 도시한 바와같이 레지스트 패턴(17) 하부의 개구로부터 대략 0.1㎛의 넓이를 갖는 영역에 이온이 주입된다.
따라서, 상기한 제2 실시예와 마찬가지로, 동일 레지스트 패턴(17)을 이용해도, P 웰(3)의 불순물 농도 조정을 위한 이온 주입에서는, 레지스트 패턴(17) 하부의 개구 형상대로의 주입이 행해지지만, 깊은 N 웰(4) 형성을 위한 주입에서는, 주입 에너지가 큰 이온을 경사로부터 입사시킴으로써, 레지스트 패턴(17) 개구 단부에 입사한 이온은 P형 반도체 기판(1) 내를 비스듬히 진행하고, 또한 레지스트 패턴(17) 측면에 입사한 이온의 일부는 레지스트 패턴(17)을 투과하여 P형 반도체 기판(1)에 도달하기 때문에, 레지스트 패턴(17) 하부의 개구보다도 약간 넓게 P 웰(3)을 덮는 형상으로 깊은 N 웰(4)을 형성할 수 있고, 레지스트 패턴 형성을 위한 공정을 삭감할 수 있다.
상기한 방법에 따라, 깊은 N 웰(4)을 형성한 경우에는, 상기한 제2 실시예와 마찬가지로, 구동용 MOS 트랜지스터(5)의 P 웰 영역은, 깊은 N 웰(4)에 의해 P형 반도체 기판(1)과 분리되어 있기 때문에, P 웰 영역의 기준 전위를 외부에 설치한 마이너스 전압 발생 회로에 의해 제어할 수 있기 때문에, 부하 소자가 없는 4트랜지스터 SRAM에 있어서, 메모리 셀에 기억되어 있는 데이터를 확실하게 보유할 수 있다. 또한, SRAM이나 DRAM 등의 반도체 기억 장치 전반에 있어서는, 메모리 셀의 N 웰 하부에는 깊은 N 웰(4)이 형성되지 않기 때문에, N 웰(2)의 실효적인 두께가 증가함에 따라 소프트 에러의 영향이 커진다고 하는 문제점을 방지할 수 있다.
[실시예 4]
이어서, 본 발명의 제4 실시예에 따른 반도체 기억 장치에 대해, 도 13을 참조하여 설명한다. 도 13은, 본 실시예에 따른 반도체 기억 장치의 제조 방법의 공정의 일부를 모식적으로 나타내는 공정 단면도이다. 또, 본 실시예와 상기한 제3 실시예와의 상위점은, 레지스트 패턴의 형상이 다른 것으로, 다른 부분의 제조 방법 및 구성은 상기한 제1 및 제2 실시예와 동일하다.
본 실시예의 특징인 깊은 N 웰의 형성 공정에 대해, 도 13을 참조하여 설명하면, 상기한 제1 실시예와 동일한 방법으로, 도 4의 (b)의 웰 형성까지 행한 후, 도 13의 (a)에 도시한 바와 같이, P형 반도체 기판(1)의 법선 방향으로부터 봤을 때, 레지스트 패턴(17)의 상부의 개구와 메모리 셀의 P 웰(3)이 일치하도록 레지스트 패턴을 형성한다. 그 때, 본 실시예에서는, 이 레지스트 패턴의 형상은 표면의 개구가 저면의 개구보다도 작아지는, 소위 역테이퍼 형상이 되도록 형성한다.
형성 방법으로는, 예를 들면 AZ5214E (헥스트 재팬 제조)의 레지스트를 이용하고, 우선 전면에 2.5㎛ 정도의 두께가 되도록 균일하게 도포하고, 베이킹을 행한 후, 소정의 패턴이 형성된 레티클을 이용하여 노광을 행한다. 그리고, 다시 베이킹을 행한 후, 전면에 빛을 조사하고나서 현상을 행하면, 패턴 바닥부의 엣지가 약간 후퇴한 역테이퍼 형상의 레지스트 패턴(17)이 형성된다.
이와 같이 형성한 레지스트 패턴(17)을 이용하여, P형 불순물의 붕소를 상기한 실시예와 동일한 조건으로 주입하지만, 붕소의 이온 에너지가 작기 때문에 레지스트 패턴(17)에 입사한 이온은, 레지스트 패턴(17) 내에서 에너지를 소실하고, 그 하부의 P형 반도체 기판(1)에는 주입되지 않고, 불순물의 주입은 레지스트패턴(17)의 상부의 개구 형상대로 행해진다.
이어서, 도 13의 (b)에 도시된 바와 같이, 동일 레지스트 패턴(17)을 이용하여, N형 불순물 인을 주입하지만, 이 주입에서는 인의 이온 에너지가 크기 때문에 레지스트 패턴(17)의 개구 단부에 입사한 이온 중 일부는, 레지스트 패턴(17)을 투과하고, 레지스트 패턴(17) 하부의 P형 반도체 기판(1)에 주입되게 된다.
따라서, 상기한 실시예와 마찬가지로, 동일 레지스트 패턴을 이용하여, P 웰(3)의 주입과 깊은 N 웰(4) 형성의 주입을 행할 수 있고, 레지스트 패턴 형성을 위한 공정을 삭감할 수 있다. 또한, 부하 소자가 없는 4트랜지스터 SRAM의 메모리 셀에서는, 외부에 설치한 마이너스 전압 발생 회로(30)에 의해 기준 전위를 최적의 값으로 설정할 수 있기 때문에, 메모리 셀의 데이터를 확실하게 보유할 수 있음과 함께, 반도체 기억 장치 전반에 대해, N 웰의 실효적인 두께가 증가하지 않기 때문에, N 웰 영역에서의 소프트 에러의 영향을 완화할 수 있다.
또한, 본 실시예의 형상의 레지스트 패턴을 이용하여, 상기한 제3 실시예에서 기재한 바와 같이, 깊은 N 웰(4) 형성시의 이온 주입 각도를 변경하는 방법을 병용할 수 있고, 그 경우에는 깊은 N 웰(4) 형성의 주입 이온이 레지스트를 투과하지 않아도 P웰(3)의 추가 주입 영역보다도 넓은 영역에 불순물을 주입할 수 있기 때문에, 주입 이온의 에너지를 가능하게 변경하여 깊은 N 웰(4)의 깊이를 임의로 설정할 수 있다.
[실시예 5]
다음에, 본 발명의 제5 실시예에 따른 반도체 기억 장치에 대해, 도 14 및도 15를 참조하여 설명한다. 도 14 및 도 15는, 본 실시예에 따른 반도체 기억 장치의 제조 방법의 공정의 일부를 모식적으로 도시하는 공정 단면도이다. 또, 본 실시예와 상기한 제4 실시예와의 상위점은, 레지스트 패턴의 형상을 변경한 것만이며, 다른 부분의 제조 방법 및 구성은 상기한 제1 및 제2 실시예와 동일하다.
본 실시예의 특징인 깊은 N 웰의 형성 공정에 대해, 도 14 및 도 15를 참조하여 설명하면, 상기된 제1 실시예와 동일한 방법으로, 도 4의 (b)의 웰 형성까지 행한 후, 도 14의 (a)에 도시한 바와 같이, P형 반도체 기판(1)의 법선 방향으로부터 봤을 때, 레지스트 패턴(17)의 상부의 개구와 P웰(3)이 일치하도록 레지스트 패턴(17)을 형성한다. 그 때, 본 실시예에서는 이 레지스트 패턴(17)의 형상을, 레지스트 표층부가 개구 내측으로 밀어낸 소위 차양을 붙인 형상이 되도록 형성한다.
형성 방법으로는, 예를 들면 THMR-ip2690 (동경 응화 제조)의 레지스트를 이용하여, 우선 전면에 2.5㎛ 정도의 두께가 되도록 균일하게 도포하고, 베이킹을 행한 후, 소정의 패턴이 형성된 레티클을 이용하여, 통상의 조건으로 노광을 행한다. 그리고, 모노크롬러벤젠 등의 약품에 P형 반도체 기판(1)을 침지하여 레지스트 표면을 변질시킨 후, 다시 베이킹하고 현상을 행하면, 패턴 표층부의 엣지가 돌출한 차양 형상의 레지스트 패턴(17)이 형성된다.
이와 같이 형성한 레지스트 패턴(17)을 이용하여, P형 불순물의 붕소를 추가 주입하지만, 붕소의 이온 에너지가 작기 때문에, 레지스트 패턴(17)에 입사한 이온은, 패턴 하부의 P형 반도체 기판(1)에는 주입되지 않고, 불순물의 주입은 레지스트 패턴(17)의 상부의 개구 형상대로 행해진다.
이어서, 도 14의 (b)에 도시한 바와 같이, 동일 레지스트 패턴(17)을 이용하여, N형 불순물의 인을 주입하여 깊은 N 웰(4)을 형성하지만, 이 주입에서는 인의 이온 에너지가 크기 때문에, 레지스트 패턴(17)의 개구 단부의 차양 부분에 입사한 이온은 레지스트 패턴(17)을 투과하고, 패턴 하부의 P형 반도체 기판(1)에 주입되게 된다.
따라서, 상기한 실시예와 마찬가지로, 동일 레지스트 패턴(17)을 이용해도, P 웰(3)의 추가 주입과 깊은 N 웰(4) 형성의 주입을 행할 수 있고, 레지스트 패턴 형성을 위한 공정을 삭감할 수 있다. 또한, 부하 소자가 없는 4트랜지스터 SRAM의 메모리 셀에서는, 외부에 설치한 마이너스 전압 발생 회로(30)에 의해 기준 전위를 최적의 값으로 설정할 수 있기 때문에, 메모리 셀의 데이터를 확실하게 보유할 수 있음과 함께, 반도체 기억 장치 전반에 대해 N 웰의 실효적인 두께가 증가하지 않기 때문에, N 웰 영역에서의 소프트 에러의 영향을 완화할 수 있다.
또한, 본 실시예의 형상의 레지스트 패턴을 이용하여, 상기한 제3 실시예에서 기재한 이온 주입 각도를 공정마다 변경하는 방법을 병용할 수도 있고, 깊은 N 웰의 깊이를 임의로 설정할 수가 있다. 또한, 차양 형상의 레지스트 패턴을 형성할 때에, 약품에 침지하는 시간을 조정함으로써 차양의 두께 및 돌출량을 조정할 수 있다. 예를 들면, 도 15의 (a)에 도시한 바와 같이 차양을 얇게 형성한 경우에는, 깊은 N 웰(4) 형성시의 이온 주입에 의해, 레지스트 표면의 온도가 상승하고, 차양 부분의 레지스트를 의식적으로 변형시킬 수 있다. 그렇게 하면, 도 15의 (b)에 도시된 바와 같이, 레지스트 패턴의 개구 부분이 확대되기 때문에, 확실하게 이온 주입 영역을 확대할 수 있다.
또, 본 발명은 상기 실시예에 한정되는 것이 아니라, 예를 들면 MOS 트랜지스터에 한하지 않고, 산화물(Oxide)을 대신하여, 질소물(Nitride) 또는 산화물과 질화물과의 이중막 등을 이용하도록 한 MIS (Metal Insulator Semiconductor) 트랜지스터에 적용할 수 있다.
또한, 반도체 기판 또는 각 반도체 영역의 도전형은, N형과 P형을 반대로 해도 좋다. 즉, 구동용 MOS 트랜지스터를 P형 MOS 트랜지스터에 의해 구성하고, 어드레스 선택용 MOS 트랜지스터를 N형 MOS 트랜지스터에 의해 구성하도록 해도 좋다. 이 경우에는, 메모리 셀의 데이터를 보유하기 위해서는, 구동용 MOS 트랜지스터의 출력 노드를 접지 전위로 유지하도록 한다. 또한, MOS 트랜지스터의 임계 전압치를 설정하는 방법 또는 공정은, 실시예에 나타낸 조건에 한하지 않고, 필요에 따라 변경이 가능하다.
이상 설명한 바와 같이, 본 발명의 구성에 따르면, 1개의 레지스트 패턴으로, 메모리 셀의 P 웰의 불순물 농도 조정과 깊은 N 웰 형성을 행할 수 있기 때문에, 외부로부터 입사하는 α 선에 의한 소프트 에러를 피하기 위한 깊은 N 웰 형성을 위한 PR 공정을 삭감할 수 있다는 효과를 갖는다.
그 이유는, 레지스트 패턴의 형상을 테이퍼 형상, 역테이퍼 형상 또는 차양 형상으로 함에 따라, 이온의 주입 방향에서의 레지스트의 실효적인 두께를 개구부 주변에서 얇게 할 수 있기 때문에, 에너지가 큰 깊은 N 웰 형성의 이온을 레지스트를 투과하여 주입할 수 있기 때문이다. 또한, 이온의 주입 방향을 공정에 따라 설정함으로써, 이온의 주입 영역을 바꿀 수 있기 때문이다.
또한, 본 발명에 따르면, 부하 소자가 없는 4트랜지스터 SRAM의 경우에는, 메모리 셀의 P 웰 영역의 기준 전위를 자유롭게 제어할 수 있기 때문에, 메모리 셀에 기억되어 있는 데이터를 확실하게 보유할 수 있다는 효과를 갖는다.
그 이유는, 깊은 N 웰에 의해, 구동용 MOS 트랜지스터의 P 웰 영역은, P형 반도체 기판과 분리되어 있기 때문에, 외부에 설치한 마이너스 전압 발생 회로에 의해, 용이하게 구동용 MOS 트랜지스터의 임계 전압치를 어드레스 선택용 MOS 트랜지스터의 임계 전압치보다도 커지도록 설정할 수 있기 때문이다.

Claims (26)

  1. 복수의 웰이 형성된 제1 도전형의 반도체 기판에 메모리부와 주변 회로부가 배치되고, 상기 메모리부에는 한쌍의 구동용 MOS 트랜지스터와 한쌍의 어드레스 선택용 MOS 트랜지스터가 형성되고, 상기 구동용 MOS 트랜지스터의 채널 영역에는 임계 전압치를 조정하기 위한 소정 농도의 불순물 주입층이 설치되어 이루어지는 부하 소자가 없는 4트랜지스터형 SRAM에 있어서,
    상기 메모리부의 웰 하부에, 제2 도전형의 웰이 형성되어 있는 것을 특징으로 하는 부하 소자가 없는 4트랜지스터형 SRAM.
  2. 복수의 웰이 형성된 제1 도전형의 반도체 기판에 메모리부와 주변 회로부가 배치되고, 상기 메모리부에는 한쌍의 구동용 MOS 트랜지스터와 한쌍의 어드레스 선택용 MOS 트랜지스터가 형성되고, 상기 구동용 MOS 트랜지스터의 채널 영역에는 임계 전압치를 조정하기 위한 소정 농도의 불순물 주입층이 설치되어 이루어지는 부하 소자가 없는 4트랜지스터형 SRAM에 있어서,
    상기 구동용 MOS 트랜지스터의 제1 도전형의 웰이 상기 반도체 기판으로부터 분리되도록, 상기 제1 도전형의 웰 하부에, 상기 웰을 적어도 피복하는 제2 도전형의 웰을 설치한 것을 특징으로 하는 부하 소자가 없는 4트랜지스터형 SRAM.
  3. 복수의 웰이 형성된 제1 도전형의 반도체 기판에 메모리부와 주변 회로부가배치되고, 상기 메모리부의 제1 도전형 웰의 불순물 농도가 상기 주변 회로부의 제1 도전형 웰의 불순물 농도보다도 높게 설정되고, 또한 상기 메모리부의 웰의 하부에 제2 도전형의 웰이 구성되어 이루어지는 트리플 웰 구조의 반도체 기억 장치에 있어서,
    상기 메모리부의 웰의 하부에 설치된 제2 도전형의 웰이, 상기 메모리부의 제1 도전형 웰만을 피복하도록 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 반도체 기판의 법선 방향으로부터 봤을 때, 상기 메모리부의 제1 도전형 웰만을 피복하도록 형성된 제2 도전형의 웰이, 상기 제1 도전형 웰보다도 대략 0.1㎛ 이상, 상기 반도체 기판의 평면 방향으로 넓어져 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 반도체 기판의 법선 방향으로부터 봤을 때, 상기 메모리부의 제1 도전형 웰만을 피복하도록 형성된 제2 도전형의 웰이, 상기 제1 도전형 웰보다도 대략 0.1㎛ 내지 1㎛, 상기 반도체 기판의 평면 방향으로 확대되어 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 반도체 기억 장치가 부하 소자가 없는 4트랜지스터 SRAM을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제3항 내지 제5항 중 어느 한항에 있어서,
    상기 반도체 기억 장치가 6 트랜지스터 SRAM을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제3항 내지 제5항 중 어느 한항에 있어서,
    상기 반도체 기억 장치가 DRAM을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  9. 반도체 기판 상에 형성된 소정의 형상의 레지스트 패턴을 마스크로 하여 불순물 이온을 주입하는 반도체 기억 장치의 제조 방법에 있어서,
    상기 불순물 이온을, 상기 레지스트 패턴 개구부 근방의, 상기 불순물 이온의 주입 방향에 있어서의 레지스트의 실효적인 두께가 얇은 영역에 투과시켜, 상기 반도체 기판에 주입하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  10. 반도체 기판 상에 형성된 소정의 형상의 레지스트 패턴을 마스크로 하여 불순물 이온을 주입하는 반도체 기억 장치의 제조 방법에 있어서,
    상기 레지스트 패턴의 표면 개구부의 폭이 저면 개구부의 폭보다도 크게 되도록 상기 레지스트 패턴을 형성하는 공정과,
    상기 불순물 이온의 주입 방향에 있어서의 레지스트의 실효적인 두께를 얇게 한 영역을 설치하는 공정과,
    소정의 에너지의 이온을 상기 영역에 투과시켜 상기 반도체 기판에 주입하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 레지스트 패턴 개구부 측벽이, 상기 반도체 기판의 법선 방향에 대해, 상기 개구부 중심을 향해 대략 5°이상 경사져 있는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  12. 반도체 기판 상에 형성된 소정의 형상의 레지스트 패턴을 마스크로 하여 불순물 이온을 주입하는 반도체 기억 장치의 제조 방법에 있어서,
    상기 레지스트 패턴의 표면 개구부의 폭이 저면 개구부의 폭보다도 작아지 도록 상기 레지스트 패턴을 형성하는 공정과,
    상기 불순물 이온의 주입 방향에 있어서의 레지스트의 실효적인 두께를 얇게 한 영역을 설치하는 공정과,
    소정의 에너지의 이온을 상기 영역에 투과시켜 상기 반도체 기판에 주입하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 레지스트 패턴 개구부 측벽이, 상기 반도체 기판의 법선 방향에 대해, 상기 개구부 외측을 향해 대략 5°이상 경사져 있는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  14. 반도체 기판 상에 형성된 소정의 형상의 레지스트 패턴을 마스크로 하여 불순물 이온을 주입하는 반도체 기억 장치의 제조 방법에 있어서,
    상기 레지스트 패턴의 표층부가 개구의 중심을 향해 돌출하도록 상기 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴 개구부 근방에, 상기 이온의 주입 방향에 있어서의 레지스트의 실효적인 두께를 얇게 한 영역을 설치하는 공정과,
    소정의 에너지의 이온을 상기 영역에 투과시켜 상기 반도체 기판에 주입하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  15. 제9항 내지 제14항 중 어느 한항에 있어서,
    상기 소정의 형상의 레지스트 패턴을 마스크로 하여, 이온 에너지가 작은 불순물 이온을 주입하고, 상기 레지스트 패턴의 개구 형상과 대략 동일한 형상의 제1 불순물 주입 영역을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로 하여, 이온 에너지가 큰 불순물 이온을 주입하고, 상기 불순물 이온을 상기 레지스트의 실효적인 두께를 얇게 한 영역을 투과시킴으로써, 상기 반도체 기판의 법선 방향으로부터 봤을 때, 상기 레지스트 패턴의 개구형상보다도 넓은 면적의 제2 불순물 주입 영역을 형성하는 공정을 포함하는것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  16. 반도체 기판 상에 형성된 소정의 형상의 레지스트 패턴을 마스크로 하여 불순물 이온을 주입하고, 상기 레지스트 패턴의 개구 형상과 대략 동일한 형상의 불순물 주입 영역을 형성하는 반도체 기억 장치의 제조 방법에 있어서,
    상기 불순물 이온의 주입 방향을 소정의 각도로 설정함으로써, 상기 반도체 기판에 주입되는 불순물 영역의 형상을 바꾸는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 소정의 형상의 레지스트 패턴을 마스크로 하여, 상기 반도체 기판의 법선 방향과 대략 동일한 방향으로부터 불순물 이온을 주입하고, 제1 불순물 주입 영역을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로 하여, 상기 반도체 기판의 법선 방향과 소정의 각도를 이루는 방향으로부터 불순물 이온을 주입함으로써, 상기 레지스트 패턴의 개구 형상보다도 넓은 영역에 불순물 이온을 주입하여, 제2 불순물 주입 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  18. 제1 도전형의 반도체 기판의 메모리부 형성 영역 및 주변 회로부 형성 영역에, 복수의 제1 도전형 웰을 형성하는 공정과,
    상기 반도체 기판의 상기 메모리부 형성 영역 및 상기 주변 회로부 형성 영역에, 복수의 제2 도전형 웰을 형성하는 공정과,
    상기 반도체 기판의 법선방향으로부터 봤을 때, 상기 메모리부 형성 영역의 제1 도전형 웰이 노출하는 개구를 포함하고, 상기 개구 근방에 레지스트의 실효적인 두께를 얇게 한 영역이 설치된 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로 하여, 상기 레지스트 패턴의 개구와 대략 같은 영역에 제1 도전형 이온을 주입하고, 제1 불순물 주입 영역을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로 하여, 상기 개구 근방의 실효적인 레지스트의 두께가 얇은 영역을 투과하는 에너지를 갖는 제2 도전형 이온을 상기 반도체 기판에 주입하고, 제2 불순물 주입 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 반도체 기판의 법선 방향으로부터 봤을 때,상기 제2 불순물 주입 영역이, 상기 제1 불순물 주입 영역보다도 0.1㎛ 이상, 상기 반도체 기판의 평면 방향으로 확대되어 형성되어 있는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  20. 제17항 또는 제18항에 있어서,
    상기 반도체 기판의 법선 방향으로부터 봤을 때,상기 제2 불순물 주입 영역이, 상기 제1 불순물 주입 영역보다도 대략 0.1㎛ 내지 1㎛, 상기 반도체 기판의평면 방향으로 확대되어 형성되어 있는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  21. 제15항에 있어서,
    상기 불순물 이온이 투과하는 상기 레지스트의 두께가, 대략 1㎛ 이상인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  22. 제18항에 있어서,
    상기 불순물 이온이 투과하는 상기 레지스트의 두께가 대략 1㎛ 내지 2㎛인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  23. 제17항에 있어서,
    상기 불순물 이온을 주입하는 상기 소정의 각도가 상기 반도체 기판의 법선 방향에 대해 대략 5°이상 경사져 있는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  24. 제9항, 제10항, 제12항, 제14항, 제16항 및 제18항 중 어느 한 항에 있어서,
    상기 반도체 기억 장치가 부하 소자가 없는 4트랜지스터 SRAM을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  25. 제9항, 제10항, 제12항, 제14항, 제16항 및 제18항 중 어느 한 항에 있어서,
    상기 반도체 기억 장치가 6 트랜지스터 SRAM을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  26. 제9항, 제10항, 제12항, 제14항, 제16항 및 제18항 중 어느 한 항에 있어서,
    상기 반도체 기억 장치가 DRAM을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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