TW503526B - Semiconductor memory device and method of manufacturing same - Google Patents

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TW503526B
TW503526B TW089104825A TW89104825A TW503526B TW 503526 B TW503526 B TW 503526B TW 089104825 A TW089104825 A TW 089104825A TW 89104825 A TW89104825 A TW 89104825A TW 503526 B TW503526 B TW 503526B
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resist
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semiconductor memory
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Kenji Noda
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Nippon Electric Co
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Description

經濟部智慧財產局員工消費合作社印製 503526 A7 B7 _ 五、發明說明（1 ) 〔發明所羼之技術領域〕 本發明有驪於半導龌記億裝置及其製造方法，尤其有 鼷於遽於使用在由 S E A M ( S t a t i e R a n d 〇 at A c e e s s M e _ 〇 r y) 構成之半導體記億裝置之半導體記憶裝置及其製造方法。 〔習知之技術〕 以LSI(大型積體電路）為代表之習知之記億器可以分 類成為 SRAM和 DEAM(Dyna_ie RandoBi Access Memory)。 該等之記億器不斷的進步，由密集度優良之M0S(Metal Oxide Semieonduetor)電晶體構成3外，SEAM因為具 備有動作比DEAM快逮之優點，所以被廣泛的應用在要求 高速動作之快取記億器等之用途β SR AM基本上由正反器電路構成。該正反器電路使用一 對之驅動用M0S電晶體互相以輸入電極和輸出電極連接， 在各傭輸出電極建接負載元件（提升元件 另外，SRAM 之正反器電駱之負賴元件大致分成為使用M 0S電晶體之 CMOS (Coipl eientary Metal Oxide Semiconductor)® ，和使用多結晶矽等之高電阻薄膜作為該負載元件之高 電阻負載型，經由在一對之輸出電極分別連接位址蘧擇 用M0S電晶體，用來構成1健之記億犟元0 其中，CMOS型SEAM因為以8傭之M0S電晶體構成1櫥 之記億犟元，所以半導體基板内之1傭之記億單元之佔 用面積變大為其缺點。在這方面，高電阻負載型SRAM以 4糎之M0S電晶體構成1儸之記億單元，因為其高電阻 薄膜可以形成在臨界M0S電晶體之上部位置，所以犟元 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁> ^3526 經濟部智慧財產局員JL消費合作社印製 A7 B7 i、發明說明（） 舉元面積可以繡小，但是因為必霈將由聚矽等構成之高 電阻負載元件，以積靥構造形成在記億犟元之有限空間 ，所以不可避免的，記懞犟元之構造變為複雜，因此製 造工程會增加。 〔發明所镦解決之問題〕 在上逑之半導體記億裝置中，重要之課題是縮小記億 單元藉以提高密集度，使工程簡化藉以削減製造工程數 ,和確保動作之穩定性，對於該等課題具有下面所逑之 間題。 下面首先說明單元之縮小之間題。用以實現半導釀記 億裝置之單元面積之縮小之方法，在本發明人之先前申 請案（日本國專利案特願平1卜109281號和特願平10-346 1 4 3號，現在特願平2 0 0 0- 1 2 7 0 5，引用其金部記載加 入本說明書）中，記載有下面所示之半導體記億裝置1 該半導體記億裝置在Ρ型半導體基板形成由Ρ型MOS電 晶體構成之一對之位址選擇用M0S電晶體，和由Ν型M0S 電晶體構成之一對之驅勳用M0S電晶體，代替設置高電 阻負載元件者，可以在一對應之驅動用H〇S電晶體之通 遒區域形成臨界電壓值調整層6 其中，由Ν型M0S電晶體構成之一對之驅動甩電晶體 之臨界電壓值Vthn,經由新追加一連貫之工程（PR工程 和離子注入工程），在該MOS電晶體之通遒匾域形成臨界 電壓值調整層*當輿由P型M0S電晶體構成之一對之位 址選擇用M0S電晶體之臨界電壓值Vthp比較時•將臨界 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） !! i ill ui·^ i ill·— ---!^φ (請先閱讀背面之注意事項再填寫本頁) 503526 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（） 電壓值Vthn設定成為絶對值較大（丨Vthnl > I Vthp| Κ * * 在依此方式設定該M0S電晶體之ιΐ界電_值_，即兪 不使用電源電位和接地電位之工程電位以外之第3電位 ，亦可以保持被記億在記億犟元中之資料β亦即，經由 _足上逑之簡僳，可以使位址選擇用M0S電晶體之洩漏 電流ILp大於驅動用M0S電晶體之洩漏電流ILnULpHLnh 利用遽種方式，在等待時當對位址選擇用MOS電晶體 之_極電極施加電源電位時，因為經由使副臨界電流在 該電晶體流動可以用來補償電荷之消失，所以驅動用電 晶體之輸出節黏可以保持在電源電位。其結果是可以補 償記憶犟元之電荷消失，籍以保持資料。 S外一方面，如特願平10- 3 4 6 1 4 9號之記載，在Vthn 被設定成比Vthp過高之情況時，單元之穩定性（靜態雜 訊餘裕）會劣化β 當使用此種方式之上逑本發明人之先前申請案之半導 體記億裝置時，可以達成單元之縮小，但是因為利用形 成在驅動用M0S電晶鱧之通常區域之臨界電壓值調整層 ，用來保持記憶單元之穩定性和用來保持被記憶之資料 ，所以霈要控制各個驅動用M 0S電晶體之通遒區域之不 純犓濃度，會有製造困難之閬題為其第1間題β S外，當α線射入到積體化之半導體記憶裝置時，如 第18鼷所示，在M0S電晶體之内部産生電子，電洞對偶， 該電荷造成電路之錯誤動作産生軟性誤差。用以避免該 軟性誤差之方法是以Ν阱區域包鼷Ρ阱區域，形成3餅 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --- - -----Il·喔----— άφ <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員Η消費合作社印製 503526 A7 ___B7____ 五、發明說明（4 ) 構造之電晶體，侬照此種方法時可以抑制電荷之流入到 P阱區域，但是在S外一方面，因為必霈新追加一連貫之 工程（PB工程和離子注入工程），所以會有製造工程增加 之藺題為其第2藺題。 本發明針對上逑之問題，其主要目的是提供半導體記 億裝置及其製造方法，可以以1次之PR工程實現溁Ν阱 構造，和經由使單元内之Ν型電晶體之臨界值電壓高於 周遴電路之Ν型電晶體之臨界值電壓，用來提高半導體 記億裝置之動作穩定性和有效的抑制軟性誤差，S外， 在沒有高電阻負載元件之4電晶體SRAM之倩況時，可以 自由的進行臨界鬣壓值之控制。 〔解決問題之手段〕 用以達成上逑目的之本發明之第1觀點是一種無負載 4電晶體型SRAM,在形成有多舾阱之第1導電型之半導 體基板配置記億器部和周邊電路部，在該記憶器部形成 一對之驅動用M0S電晶體和一對之位址選擇用M0S電晶體 ，在該驅動用M0S電晶體之通遒區域設置有用以調整臨界 電壓值之指定濃度之不純物注入層，其中在該記憶器部 之阱下部形成有第2導電型之阱。 本發明之第2觀點是一種半導體記億裝置，在形成有 多儲阱之第1導電·之半導體基板配置記億器部和周邊 電路部，該記憶器部之第1導電型阱之不純物濃度被設 定成高於該屬邊電路部之第1導電型阱之不鈍物濃度， 和在該記億器部之阱之下部構成有第2導電型之阱成為 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐〉 !!{1 費 i — l·---^訂 ί!線· (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 503526 A7 — _B7_ 五、發明說明（5 ) 3阱構造，其中被設在該記億器部之胼之下部之第2導 電型之阱形成為只覆蓋在該記憶器部之第1導電型爵之 n£r HP* 万3¾ 〇 本發明之第3觀點是提供一種半導體記億裝置之製造 方法^該製造方法是以形成在半導體基板上之指定形狀 之抗蝕劑圖型作為遮罩用來進行不純物離子之注入，其 中使該不純物離子透過該抗蝕劑圖型開口部近傍之在該 不純物離子之注入方向使抗蝕_之有效厚度變薄之區域 ，藉以注入到該半導體基板C» B外，本發明之半導體記億裝置之製造方法在第4觀 黠中是以形成在半導體基板上之揩定形狀之抗蝕劑鼸型 作為遮罩用來進行不純物離子之注入，藉以形成與該抗 蝕劑圖型之開口形狀大致相等形狀之不純檢注入區域， 其中經由將該不純物離子之注入方向設定在指定之角度 ，用來變化注入到該半導體基板之不純物區域之形狀。 〔發明之實施形態〕 本發明之半導體記億裝置在其一較佳實施形態中，在 具有記懞器部和周園電駱部之P 半導體基板，於形成 多値P阱（第9圓之3)和多個N阱（第9圓之2)之後，形 成從半導體基板之法線方向看，具有輿P餅區域大約一 致之開口之表面開口面積輿底面開口面積不同之抗蝕劑 鼸型（第S鼷之17),以該抗蝕劑圓型作為遮罩，以輿表 面開口或底面開口中之面稹較小之開口大約相等之形狀 ，注入Ρ型離子，然後，以相同之抗蝕麵鼷型作為遮罩 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 503526 A7 ____B7__ 五、發明說明（6) ，使具有能夠透過指定厚度之抗蝕麵之能量之N型離子 ,透遴抗_劑_型開口近傍之抗蝕劑有效厚度變薄之區 域，注入到P型半導體基板，以覆蓋P阱區域之方式形 成深N阱（第9圓之4)。 〔實施例〕 對於上逑之本發明之實施形態下面將更詳細的說明， 下面將參照圓面用來詳細的說明本發明之實施例。 〔實施例1〕 下面將參顚第1圓至第8鼷用來說明本發明之第1實 施例之半導體記億裝置。第1鼸是平面鼸，用來表示本 發明之第1實施例之無負電晶體SRAM之構造，第2 圓是第1鼷之X-X線之剖面鼸，第3圖是第1鼸之Y-Y線 之剖面圖〇另外，第4圖至第6圈是工程剖面圓，以工 程順序用來表示該半導體記億裝置之製造方法，B外， 第4(a)圖至第6(g)圖表示一連貫之製造工程，在作圖之 情涴，成為分圓者另外，第7圏以模式方式，以SRAM 犟元區域為主用來說明第4(e)圓和第5(c〇圓之工程。另 外，第8圓用來說明以本實施例之方法形成之無負載 S R A Μ之功能c 首先說明本實施倒之半導體記億裝置之構造。如第1 鼷至第3圖所示，例如在由Si犟結晶製成之Ρ型半導體 基板1形成N阱2，在該N阱2形成由P型M0S電晶體構 成之一對之位址選櫸用M0S電晶體6,和在P型半導體基 板1形成由N型M0S電晶體構成之一對之驅動用MDS電晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------1 — 1^^ --讓！ {請先閱讀背面之注意事項再填寫本頁) 503526 Α7 Β7 五、發明說明（） 體5。然後》以驅_用8〇8電晶體5和位址選擇用MOS電 晶體6構成記憶舉元。 驅動用MOS電晶釀5，如第2鼷所示，具有由卜型區域 和N +型區域構成之N型源極鼷域？和N型汲極區域8 ’ 在N型源極匾域7和®型汲極區域8之間之P型半導體 基板1之表面，經由氧化膜（S i 0 2 )等之闊極絶緣膜9 形成有蘭極電極100另外，蘭極絶緣膜9和蘭極電極10 之側面被覆蓋有钃化膜等之絶緣膜間隔樹S外，在 P阱區域之下部形成有本實施例之特徵之深N阱4α 另外一方面，位址選擇用MOS電晶體6，如第3圓所示 ，具有由卜型區域和Ρ +型匾域構成之Ρ型源極區域13和 Ρ型汲極區域14,在1^型源極區域^和1^型汲極區域14 之藺之Ν阱之表面，經由氣化膜等之蘭極絶緣膜9形成 有閜極電極HU S外，蘭極絶緣膜9和蘭極電極10之個I 面被覆蓋有氧化膜等之絶_膜間隔物U。另外，在Ρ肼 區域之下部形成有深N ❹另外，在第2圖和第3鼷 中，在紙面之情況只顯示1個之MOS電晶鱧c 另外，闊極電極1Q構成在N阱2之上面延伸之字線， 各傭N-型區域和各個卜型區域構成所諝之LDD(Ligthly Doped Drain)區域。S外，在用以形成N塑MOS電晶體 之Ρ阱3，和用以形成Ρ型M0S電晶體之Ν酔2之間，形 成有元件分離溝遒12用來使兩値之間電絶縐。該元件分 雌溝道12之形成是將氯化膜等之絶緣物埋入到ρ型半導 體基板1之表面之經由蝕刻所形成之溝遒内。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) br •了· -· tmm ϋ· I ft— law IB tmmmm』 、i mtmmw MB— ft— 線 經濟部智慧財產局員工消費合作社印製 503526 Α7 Β7 JL、發明說明（） 閘極電極10等之表面被第1層間絶緣膜20 (由以CVD法 (請先閱讀背面之注意事項再填寫本頁) 等形成之氧化膜》BS6(Boron-Silieate Glass)膜，PSS (Phospho-Silicate Glass)膜，BPSG (Boron-Phospho-Silicate Slass)膜等構成）覆蓋。在該第1層間絶綠膜 2 0之驅動用M0S電晶體5之N型源極區域7和位址選擇 用M0S電晶體6之P型源極區域13之表面，分別形成接觸 孔洞22,在接觴孔洞22内形成有作為源極電極之鎢（W) 插頭23。 同樣的，在第1層間絶繡膜20之驅動用M0S電晶體5 之N型汲極區域8和位址選擇用M0S電晶體6之P型艰 極區域14之表面亦分別形成接觸孔洞22和W插頭23。這 時，利用W插頭23用來連接蘭極電極1 0和N型汲極區域 8或P型汲極區域1 4 c !線一 冒插頭23等之表面被第2層_絶緣膜21(由以CVD法等 形成之氧化膜，BSG膜，PSG極，BPSG膜等構成）覆蓋c 另外，在該第2層間絶綠膜21形成有穿通孔洞，在該穿 通孔洞内分別形成有W插頭。在第2層間絶緣膜2 1上， 施加接地電位之第1金颶配線25形成與W插頭23接觸之 __"丨 m丨ππ!!»
万K C 經濟部智慧財產局員工消費合作社印製 第1金屬配線25等之表面被第3層間絶線膜27(由以 CVD法等形成之氣化膜，BS6膜，PSG膜等形成）覆蓋。9 外，在該第3層間絶緣膜27形成有穿通孔洞28,在該穿 通孔洞28内，W穿通插頭29形成與第1金屬配線25接觸 之方式。在第3層間絶緣膜27上，構成位元線之第2金 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 503526 A7 B7 五、發明說明（） 屬配線26形成輿W穿通插頭2 9接觸之方式β 下面將參照第4鼸至第6鼷，以工程順序用來說明本 實施例之半導體記億裝置之製造方法。另外*在本工程 圖中為箸易於説明，以右顧形成記億單元，左饀形成周 邊電路之倩況進行製圓。 首先，如第4(a)圓所示，使用預先形成有元件分離溝 遒12之Ρ型半導體基板1,利用熱氧化法形成膜厚度大 致為15ηι之氧化膜24β然後，對於用以形成記億單元之 一對位址選擇用MOS電晶體之Ρ型MOS電晶體之區域，和 用以形成周邊電路之Ρ型MOS電晶體之區域，以抗蝕麵 圖型15作為遮犟，使用作為Ρ型不純物之驪（Β)，首先 以大致120kev之能量，和大致‘XlOU/cm2之劑量之條 件•進行離子之打入後，使用相同之不純_以大致3()fcev 之能量，如大致SxiDU/eni2之劑量之條件*進行離子 之打入用來形成P胼3。 其次，如第4(b)圖所示，對於P型半導體基板1之N 型MOS電晶體之形成區域，以抗蝕劑圖型1β作為遮罩， 使用作為Ν型不純物之磷（Ρ> ,以大致3〇〇kev之能量， 和大致4父1〇以/0»12之_量之條件，進行離子之打入後 ，使用作為N型不純物之砷（As),以大致lflOkev之能量 ,和大致5¥10泣/(^2之_量之條件，進行離子之打入 用來形成N阱2。在這時刻，P胼3和W阱2之不純犓 濃度被設定成使形成在各健P2, 3内之N型M0S電晶體 和P型M0S電晶體之臨界電壓值大致相等❹ -11» 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 〈請先閲讀背面之注意事項再填寫本頁) > •線· 經濟部智慧財產局員工消費合作社印製 503526 Α7 Β7 10. 五、發明說明（） (請先閱讀背面之注意事項再填寫本頁) 其次，如第4(e)圓所示，只在用以形成P型半導體基 掘1之記億單元之一對驅動用M 0S電晶體之匾域，注入 作為Ρ型不純物之硼，在調整驅勳用M 0S電晶體之臨界 電壓值之後，如第5(d}鼷所示，在比記億單元區域穑廣 之區域，注入作為N型不純物之磷，以包圍P阱之方式 形成深N阱4。另外，此工程是本實施例之特徵工程， 有關之細節將於後面說明。 其次，如第5(e)圖所示，利用CVD法等在_極絶線膜 9上形成膜厚大約為2 0 0 ηιη之多結晶矽膜後，使用習知 之影印法除去不霈要之部份，用來形成Ν型M0S電晶體 和Ρ型M0S電晶體之闊極電極10 ,形成作為Ν型M0S電晶 體之Ν型源極區域和级極區域之LBD®域之I型區域，和 形成作為Ρ型M0S電晶體之Ρ型源極區域和綴極匾域之 LDD區域之Ρ-型匾域，使用CVD法等在全面形成氣化膜等 之絶緣膜之後，利用影印法除去不需要之部份，在_極 絶繡膜3,關極電極1D之側面形成絶緣膜間隔物11 (參照 第6(f)圈）。 經濟部智慧財產局員X消費合作社印製 然後，如第6(g)圓所示，利用離子注入用來在H型M0S 電晶體之蘭極電極1D之兩侧形成Ν +型區域，和在Ρ型M0S 電晶體之蘭極電極10之兩侧形成Ρ +型區域，和形成由Ν 型M0S電晶體構成之一對驅動用M0S電晶體5,和由Ρ型 MDS電晶體構成之一對位址蘧擇用M0S電晶體6之主要部 份〇 然後，經由順序的進行由氣化膜，BS6膜，PSG膜， -12- 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） 503526 A7 B7 1、發明說明（U) BPSG膜等構成之層間絶緣膜20, 21, 2?之成膜，接觸孔洞 22之形成，鎢插頭23之埋入，和金屬配線層2 5 , 2 6之形 成，用來製造第1圓至第3鼷所示之無負載4電晶體SRAM 型之半導醱記億裝置。 在以上所說明之無負載4電晶鼷SRAM型之半導體記億 裝置之製造工程中，對於本賓施例之特徽之記億單元區 域之P阱之不純鞠濃度諝整工程（第4(c)圓）和深N餅形 成工程（第5(d)圖 >，下面將參照第7(a), (b)鼷進行詳細 之說明。 首先，第7(a)圓是輿第4(e)鼷對應之鼷，鼷中之顯示 以SRAM之記億單元及區域為主。如圖所示，只有用以形 成P型半導體基板1之記億單元之一對驅動用M0S電晶體 之P W3區域露出，以此方式形成抗蝕劑鼷型17,以該 抗蝕劑鼷型17作為遮單，以大致10〜之能量和大 致2父1012/(^2之_量之條件，注入作為？型不純物之 硼，調整驅動用MGS電晶體之臨界罨壓值，藉以將驅動 用M0S電晶體之P阱3之不純_濃度設定成為高於周邊 電路之P阱。 其次，如同與第5 ((〇鼷對應之第7 ( b )圖所示，形成抗 錬劑圏型18使露出區域大於P型半導體基板1之記億犟 元區域金體，以該抗餘劑圖型18作為遮罩，以大致600 〜15DflkeV之能量，和大致lx 1013 /em2之劑量之條件 ，注入作為N型不純糍之磷，以包鼷記億單元區域全體 之方式形成深N爵4。亦卽，在本實施例中，其特徼是 -13- I紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) • ft— n §β n ϋ n ϋ ϋ —·^ Λ— 0 n immm {請先閱讀背面之注意事項再填寫本頁) 訂- 線‘ 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 503526 A7 B7 _ 五、發明說明（12) 經由在無負載4電晶體SEAM之記憶單元區域之下層全體 形成深N _4，可以用來使記億單元區域輿P型半導體 基板1完全分離。 在習知之無負載4電晶體SRAM中，在驅動用M0S電晶體 5之通遒區域設置臨界電壓值調整層19,經由正確的控 制不純物濃度可以用來抑制錯誤勳作。但是*在以本實 施例之方法所形成之無負載4電晶體SRAM中，因為驅動 用M0S電晶體5之P胼區域，經由深N阱4形成與P型 半導體基板1分離，所以如第8圖所示，因為利用設在 外部之負電壓産生電路30用來控制P肼區域之基準電位 ,所以即使如同習知之未確形成醮界電壓值調整靥1S時 ，亦可以將P阱區域之基準電位設定成為任意之負電位 ，在未使用有高電阻負載元件之SRAM中，不會使靜態訊 雑餘裕劣化，可以確實的保持被記億在記億單元之資料。 亦即，經由_足上逑之鼸僳，可以使位址選擇用M0S 電晶體6之洩漏電流ILp大於驅動用M0S電晶體5之洩漏 電流ILn《ILp>ILi〇。利用這種方式，雷等待時對位址選 擇用M0S電晶體6之闊極電極施加電源電位時，因為可以 利用在該電晶體6流動之副臨界電流用來補償電赭消失 ，所以驅動用電晶體5之輸出節黠可以保持電源電位。 其結果是因為可以補償記億單元之電赭消失，所以可以 保持資料^ S外，以包圍驩勳用H0S電晶體5之P阱區域之方式 形成滦H阱4,因為可以以該深B阱趿收從外部射入之 -14- 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） -----丨丨丨— — ·訂ί丨！丨線· {請先閱讀背面之注杳？事項再填寫本頁) 503526 Α7 Β7 , 13 五、發明說明（） α線所産生之電荷，所以可以避免軟性誤差等之問題e 〔實施例2〕 下面將參照第9圖至第11画用來説明本發明之第2實 施例之半導體記億裝置。第9鼷是工程剖面鼷，以模式 方式用來表示本實施例之半導體記憶裝置之製造方法之 工程之一部份。另外，第10國是剖面圖，以模式方式用 來表示本實施例之半導體記憶裝置之構造，第11圏是將 本實例之深Ν阱形成方法使用在DRAM之情涴時之剖面鼸 ^另外，本實施例輿上逑之第1實施例之不同部份是在 本實施例中溁N _形成只覆蓋在記億單元中之P阱之下 部，其他部份之製造方法和構造則與上逑之第1實施例 相同。 下面將說明本實施例之特徽之深N阱之形成工程，利 用與上逑之第1實施例相同之方法，進行至第4(b)圓之 P阱和N爵之形成，然後如第9(a)鼸所示，以只使P阱 區域露出之方式形成抗蝕劑鼷型17。遽時，在本實施例 中因為直接使用該抗蝕麵圓型17用在下一個工程之深N »之形成，所以形成傾斜形狀為其特徽。 形成方法是例如使用THMR-ip 2 6 9 0 (東京應化製）之抗 蝕劑，首先在全面均一的塗布抗蝕劑成為膜厚為2.5 #班 之程度，在進行烘烤後，使用形成有指定之鼷型之標度 線，賺射波長365hbi之光使積算光量成為之程度β 然後以比通常長之條件進行顯像β如此一來，上逑之條 件，當與通常之PR條件比較時，因為曝光量較多和顯像 -1 5 ~ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音W事項再填寫本頁) ! 訂------線- 經濟部智慧財產局員工消費合作社印製 503526 Α7 Β7 14 五、發明說明（) 時間較長，所以抗蝕離圖型表面部之遴鑤可以形成後退 之傾斜形狀之抗蝕劑鼷型。 使用侬此方式形成之抗蝕離國型以大致1D〜SflkeV 之能量和大致2〜Sxion/em2之劑量之條件，打入作為 P型不純犓之硼之離子，將記億單元之P胼不純物濃度 設定成為高於周邊電路，因為硼之離子能量較小，所以 射入到抗蝕_画型1?之離子在抗蝕蕹圖型17中失去能量 ，不會注入到其下部之P型半導體基板1。亦即，不純物 離子之注入依照抗蝕麵圖型17之下部之賭口形狀進行注 入〇 其次，使用相同之抗蝕爾圓型以大致6〇〇〜ISOOkeV 之能量和大致IX 10 13 /e® 2之劑量之條件*打入作為Η 型不純物之磷，只在記懞單元之Ρ阱3之下部形成深Ν 胼4,但是在該注入時因為磷之離子能量較大，所以射 入到抗蝕麵鼸型1?之禳面之傾斜部分之離子之一部份， 透邏該抗蝕劑圓型11注入到圖型下部之Ρ型半導體基 板1 〇 侬照本案之發明人進行之實驗，在該抗蝕_鼷型形成 條件和離子注入條件中，因為磷離子透過大致1至 之抗蝕劑，所以在進行鼷型形成使抗蝕爾圖型17側面之 形狀對基板平面成為大致85°之角度之情況時，可以確 認如第9(b)圓所示，注入有離子之區域具有從抗蝕麵圖 型下部之開口起大致0.1# m以上之寬度❹另外，注入之 離子在其後之工程産生擴散時，深N阱4之寬度從〇·1#ιη 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） <請先閱讀背面之注咅？事項再填寫本頁) 訂· ——線i 經濟部智慧財產局員工消費合作社印製 503526 A7 B7 經濟部智慧財產局員X消費合作社印製 五、發明說明（15) 到1 # m之程度〇 因此，即使未如同習知技術之個別設置抗蝕爾鼷型_ 以進行記億犟元之Ρ肼3之注入和溧Ν胼4之形成時， 亦可以進行記億犟元之Ρ阱3之不純樹濃度調整和深Ν 阱4之形成c亦即，在離子能量較小之Ρ _3之不純物 濃度調整用之離子注入時，因為離子不能透過抗蝕麵画 型17,所以進行侬照抗蝕劑鼷型1?下部之開口形狀之注 入。但是，在離子能量較大之深N阱4形成用之注入時 ，因為射入到抗蝕劑鼷型1?之侧面之離子，透過該抗蝕 爾鼷型17到達P型半導體基板1 ,所以可以以比抗蝕爾 圓型17之下部開口寬度之覆蓋P阱3之形狀，形成深N 胼4办因此，在包含設定工程L將記億單元之Ρ阱3之 不純物濃度設定成高於周遴電路，和形成工程（用來形成 深N阱4)兩者之半導體記憶裝置之製造時，可以削減抗 蝕劑鼷型形成用之工程。 依照上逑之方式形成溧N胼4之情況畤，如第1D圔所 示，與上逑之第1實施例同樣的，驅動用M0S電晶體5之 P阱3因為利用溧N阱4用來與P型半導體基板1分離 ,所以可以利用設在外部之負電壓産生電路30用來控制 P阱3之基準電位，因此即使未設置習知之臨界電壓值 諝整層19時，亦可以任意的設定P阱3區域之碁準電位 保 N 的之 實元 確犟 以憶 可記 » 在中， Μ 1/ Α 的 SR同 之不 件 c 伊 元料施7-載‘資實17 負之1 _ 阻元第 電單之 高億逑 有記上 用在與 使億 ， 未記外 在被另 ，持 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注音？事項再填寫本頁) #
訂if I 線· 經濟部智慧財產局員工消費合作社印製 503526 A7 B7_ , 16. 五、發明說明（） 阱2之下部因為未形成深N阱4,所以可以防止由於N 醉2之有效厚度之增加而對軟性誤差造成重大影響之間 題〇另外，因為在記億犟元内之N型電晶體匾域追加注 入硼，所以可以防止由於施加過度之負偏壓而造成之短 通遒特性之劣化。 另外，本實施例並不只限於上逑之構造，在以記億器 部和周邊電路部作為構成元件之半導體記億裝置中，為 箸提高犟元之穩定性，亦可以具有離子注入工程用來驅 動電晶齷所使用之Ρ阱之不純物濃度設定成為高於周 邊電駱，例如亦可以使用在6電晶體SRAM或第11鼷所示 之 DRAM0 〔實施例3〕 下面將參照第12圏用來說明本發明之第3實施例之半 導體記憶裝置^第12鼷是工程剖面鼷，用來以模式方式 表示本實施例之半導體記億裝置之製造方法之一部份〇 另外，本實施例與上逑之第2實施例之不同部份是在本 實施例中抗蝕_鼷型之形狀為通常之矩形狀，深N _形 成工程之離子之打入角度被設定成為小於90度之角度為 其特徵，其他部份之製造方法和構造與上逑之第2實施 例相同·。 對於本實施例之特徽之深N阱之形成工程，將#照第 12鼸進行說明，利用輿上逑之第1實施例闻樣之方法， 進行至第4(b)蹰之阱形成後，如第12U)圖所示，以只 使記億犟元之P阱3露出之方式，形成抗蝕麵圏型17。 -18- !| 会·！ L— 訂 _!線· (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 17 五、發明說明（ Μ時，在本實施例中，下一個工程之深N阱之形成亦使 用該抗蝕劑圖型，因為其形狀為通常之矩形形狀，所以 以通常之條件進行抗蝕麵画型之形成。 首先，如第12(a)圖所示，使用該抗蝕劑臛型17,以 大致10〜50keV之能量和大致2Χ 之爾量之條 件，注入作為P型不純物之囅之離子，將記億單元之P 阱3之不純物濃度設定成為高於周遴電路，因為驩之誰 子能量較小，所以射入到抗蝕麵圓型17之離子在抗銭劑 釀型17中失去能量，不會注入到其下部之P型半導體基 扳1。亦即，與第2實施例同樣的，不純_之注入依照 抗蝕劑圓型17之圈口形狀進行。 其次，如第12(b)鼸所示，使用相同之抗蝕劑鼷型17 ,以大致600〜lSBOkeV之能量和大致lxl〇s/em22_ 量之條件，打入作為N型不純物之磷，在記憶單元之P 阱3下部形成溧N肼4,在該注入時，將離子之打入角 度設定成為對基板之法線方向傾斜大約5β ^如此一來 ，在該注入時，因為射入到抗蝕麵鼷型開口端部之離子 在Ρ型半導體基板1内傾斜的行進，所以可以將離子注 入到比開口形狀寬廣之區域，和因為磷之離子能量較大 ，傾斜進入到抗蝕劑圖型17之側之離子中之一部份，透 過抗蝕離曙型17,注入到圓型下部之Ρ型半導體基板1。 在上逑之抗蝕劑和離子注入條件，輿上逑之第2實施 例同樣的，離子透過大約1至2 之抗蝕爾，在使離 子之注入角度成為對基板之法線方向傾斜大約5 β進行 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------II變 ii (請先閱讀背面之注音？事項再填寫本頁) 訂ί———線- 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 503526 A7 B7_ 五、發明說明（18) 注入之情況時，如第12(b)_所示，離子被注入到從抗 蝕雨鼸型17之下部開口鑛大大約之區域c 因此，輿上逑之第2實施例同樣的，在使用相同之抗 蝕劑鼸型17進行P阱3之不純物濃度調整用之離子注入 時，依照抗蝕麵圖型17之下部之開口形狀進行注入，但 是在深N爵4之形成角之注入時，經由使注入能量較大 之離子從傾斜方向注入，射入到抗蝕劑鼷型17之隨口端 部之離子在P型半導體基板1内傾斜的行進，而且射入 到抗蝕劑圖型17之侧面之離子之一部份，因為透過抗蝕 麵鼷型1?到達P型半導體基板1,所以可以以比抗蝕劑 _型1?之下部開口寬廣之覆蓋在P阱3之形狀，形成 溧N阱4,可以削減抗蝕麵鼸型形成用之工程。 利用上逑之方法，在形成深N阱4之情涴時，輿上逑 之第2實施例同樣的，驅動用M0S電晶體5之P阱區域 利用深N阱4用來與P型半導體基板1分離，所以利用 設在外部之負電壓産生電路可以用來控制P阱區域之基 準電位，因此在無負載4電晶體SRAM中可以確實的保持 被記億在記億犟元之資料。另外，在SRAM或DRAM等之半 導體記億裝置中，因為在記憶犟元之N阱下部未形戚有 深N阱4,所以可以防止由於N 之有效厚度之增加 所造成之軟性誤差之重大影響之問題。 〔實施例4〕 下面將參照第13圓用來說明本發明之第3實施例之半 導體記億裝置。第13鼷是工程剖面圖，用來以模式方式 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I----------1®^ :— l· — ! ^^1!^-----ΜΦ <請先閱讀背面之注意事項再填寫本頁) 503526 A7 B7 五、發明說明（1S) 表示本實施例之半導體記億裝置之製造方法之工程之一 部份。S外，本實施例輿上逑之第2實施例之不同部份 是抗蝕劑鼷型之形狀成為不画，其他部份之製造方法和 構造與上逑之第1和第2實施例相同6 對於本實施例之特徵之深N阱之形成工程，下面將參 照第13圓進行說明，利用與上逑之第1實施例同樣之方 法，進行至第4(b)鼷之爵之形成後，如第13(a)圖所示 從P型半導體基板1之法線方向看，使抗蝕爾圓型17之 上部之開口和記億犟元之P阱3 —致之方式形成抗蝕_ 圖型這時在本實施例中，該抗蝕_圓型之形狀成為表 面之開口小於底面之隨口，形成所諝之倒傾斜形狀。 形成方法是例如使用AZ5214E(荷克斯特Jap an)之抗錬 蘭，首先在金面均一的塗布2.5# m程度之厚度，在進行 烘烤後，使用形成有指定之鼷型之檫度線進行曝光。然 後，在進行再度烘烤後，當將光藤射在全面進行顯像時 ，鼸型底部之邊緣稍後後退形成倒倾斜形狀之抗蝕_鼸 型17〇 使用侬此方式形成之抗蝕劑圓型17,以與上逑之實施 例同樣之條件，注入P型不純物之«，因為硼之離子能 量較小，所以射入到抗蝕劑圖型1 7之離子，在抗蝕麵鼷 型1?中失去能量，不會注入到其下部之P型半導體基板 1 ,不純物之注入依照抗蝕攤圖型17之上部開口形狀進 行〇 其次，如第13(b)圓所示，使用相同之抗蝕麵圏型17 -2 1- 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁} 訂： --線一 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 503526 Α7 Β7 五、發明說明（2 ) ，注入N型不純物之磷，在該注入時因為磷之離子能量 較大，所以射入到抗蝕劑圏型I7之開口端部之離子中之 一部份，透過抗蝕劑隱型17，注入到抗蝕劑鼷型17之下 部之p型半導體基板 因此，舆上逑之實施例_樣的，使用相同之抗蝕__ 型，可以進行P阱3之注入和深N _4之形成之注入， 可以削減抗蝕劑鼸型形成用之工程。另外，在無負載4 電晶體SRAM之記億犟元中，因為可以利用設在外部之負 電壓産生電路3D用來將基準電位設定在最佳之值，所以 可以確實的保持記憶單元之資料，和對於半導體記億裝 置金體，因為不會有N阱之有效厚度之増加，所以可以 緩和N阱區域之軟性誤差之影轡。 S外，使用本實施例之形狀之抗蝕劑圔型，可以併用 如上逑之第3實施例所逑之在溁N阱4之形成畤變更 離子注入角度之方法，在這種情況，深N阱4之形成用 之注入離子，即使未透邋抗蝕劑，亦可以將不純犓注入 到比P阱3之追加注入區域寬度之區域，所以可以自由 的變更注入離子之能量，可以任意的設定溧N之深度。 〔實施例5〕 下面將參照第14圓和第15圖用來說明本發明之第5實 施例之半導體記懞裝置β第14圓和第15_是工程剖面鼷 ，用來以模式方式表示本實施例之半導體記億裝置之製 造方法之工程之一部份❹另外，本實施例之輿上逑之第 4實施例之不同部份是只在於變更抗蝕_鼷型之形狀， -2 2 - 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐) — 應！ -----• — — l·!资 (請先閱讀背面之注意事項再填寫本頁) 503526 A7 JB7_ 五、發明說明（21) 其他部份之製造方法和構造與上逑之第1和第2實施例 相同β (請先閲讀背面之注音？事項再填寫本頁} 對於本實施例之特嫩之深Ν阱之形成工程，下面將參 照第14圓和第15鼸進行說明，利用與上逑之第1實施俩 同樣之方法，進行至第4(b)圖之阱之形成後，如第14(a) 鼷所示，從Ρ型半導體基板1之法線方向看，以抗蝕劑 國型1?之上部開口和Ρ阱3 一致之方式形成抗蝕劑鼷型 17。癦時，在本實施例中使該抗蝕劑鼸型17成為抗蝕劑 表層擠出到開口内餾，形成具有_遮之形狀。 其形成方法是使用THMR-ip 2690(東京應化製）之抗餽 麵，首先在金面均一的塗佈2.5#®程度之厚度，在進行 烘烤後，使用形成有指定之鼸型之標度線，以通常之條 件進行曝光。然後，將P型半導體基板1浸漬到犟氯苯 等之藥品，使抗蝕劑表面變質後，再度的進行烘烤和顯 像，用來形成鼷型表層部之邊緣成為突出之轄遮形狀之 抗蝕劑圔型17。 經濟部智慧財產局員工消費合作社印製 使用依此方式形成之抗蝕劑圓型17,追加注入Ρ型不 純物之硼，因為硼之離子能量較小，所以射入到抗蝕劑 圓型17之離子，不會注入到圖型下部之Ρ型半導體基板 1,不純物之注入依照抗蝕劑斷型U之上部之_口形成 進行。 其次，如第14(b)圏所示，使用相同之抗__鼷型17 ，注入Ν型不純物之磷藉以形成溧Ν阱4,在該注入時 因為磷之離子能量較大，所以射入到抗蝕劑圓型17之開 _ 2 3 _ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公β " 經濟部智慧財產局員工消費合作社印製 503526 A7 B7__ 2 2 五、發明說明（） 口端部之_遮部份之離子透過該抗蝕_圖型17,注入到 圓型下部之P型半導體基板1。 因此，與上逑之實施例同樣的，_使使用相同之抗蝕 劑鼷型17亦可以進行P阱3之追加注入和深N胼4之形 成之注入，可以削減抗蝕麵圖型形成用之工程。另外， 在無負載4電晶體SK AM之記億單元中，因為可以利用設 在外部之負電壓産生電路3D用來將基準電位設定在最佳 之值，所以可以確實的探持記億犟元之資料，和對於半 導體記憶裝置全體，因為不會增加8阱之有效厚度，所 以可以緩和N餅區域之軟性誤差之影轡。 另外，使用本實施例之形狀之抗蝕劑圖型，可以併用 上逑之第3實施例所逑之在每一儀工程變更離子注入角 度之方法，可以任意的設定深Ν胼之深度^另外，在彤 成轄遮形狀之抗蝕爾鼷型時，經由諝整浸漬在藥品之時 間可以用來譌整轜遮之厚度和突出量。例如，如第1 5 ( a > 鼸所示，在使帽遮形成變薄之情況腑，利用深N餅4之 形成時之離子注入，使抗蝕麵表面之溫度上升，可以故 意的使帽遮部扮之抗蝕劑變形〇如此一來，如第15(b) 圖所示，因為將抗蝕劑圖型之開口部份擴大，所以可以 確實的鑛大離子注入區域。 另外，本發明並不只限於上逑之實施例，例如，並不 只限於M0S電晶體，亦可以應用在使用有氮化樹（Nitride) 或氧化物和氮化物之二重膜等用以代替氧化物（Oxide} 之 MIS(Metal Insulator Semicouduetoi*)電晶體 β -24- 本紙張尺度適用中圈國家標準（CNS)A4規格（21(^297公釐） IIII1III11 — I i I I K---訂· ί--- --丨-線 (請先閲讀背面之注咅？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 503526 A7 一 ___B7___ 2 3 五、發明說明（） 另外，半導體基板或各個半導體®域之導電型亦可以 使N型和P型互反❹亦p ,亦可以利用p型nog電晶體 構成驅動用M0S電晶體，利用Ν型M0S電晶體構成位址選 擇用M0S電晶體。在這種情況，記憶擧元之保持資料時 ，使驅勳用M0S電晶體之輸出接點保持在接地電位。g 外MO S電晶體之臨界電壓值之設定方法或工程亦並不只 限於實施例所示之條件，而是可以依照霈要進行變更0 〔發明之效果〕 如上所逑，依照本發明之構造時，因為利用1櫥之抗 蝕劑圓型就可以進行記億單元之P阱之不純物濃度調螯 和深N阱之形成，所以具有可以削減PR工程之效果，該 PR工程用來形成深1^ _藉以避免由於從外部射入之α線 所造成之軟性誤差^ 其理由是因為經由使抗蝕麵鼷型之形狀成為傾斜狀， 倒傾斜狀，或帽遮形狀，可以用來使離子注入方向之抗 蝕劑之有效厚度在圓口部周邊變薄，所以能量較大之深 Ν爵形成用之離子可以透遇抗蝕_的進行注入。另外， 經由依照工程之不同設定離子之注入方向，可以變化離 子之注入區域。 S外，依照本發明時，在無負載4電晶體SRAM之倩況 ，因為可以自由的控制記憶犟元之P阱匾域之基準霪位 ，所以具有可以確實保持被記億在記億單元之資料之效 果。 其理由是因為利用滦N阱，用來吏讓動用M0S電晶體 -25- 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） — 丨！丨 ---- (請先閱讀背面之注杳W事項再填寫本頁) 503526 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（2 ) 之p阱區域和p型半導體基板分離，所以利用設在外部 之負電壓産生電路可以很容易的將驅動用M 0S電晶體之 臨界電壓值設定成為大於位址選擇用M 0S電晶體之臨界 電壓值。 [圓面之簡單說明〕 第1圖是平面圓，用來表示本發明之半導體記億裝置 之稱造© 第2圖是第1鼷之Χ-Χ線之剖面圓，用來表示本發明 之半導體記億裝置之構造。 第3國是第1圖之Υ-Υ線之剖面圏，用來表示本發明 之半導體記億裝置之構造β 第4圔是工程圓，用來以工程順序表示本發明之第1 實施例之半導體記億裝置之製造方法。 第5圖是工程圖，用來以工程順序表示本發明之第1 實施例之半導體記億裝置之製造方法。 第6圖是工程圖，用來以工程順序表示本發明之第1 實施例之半導體記億裝置之製造方法。 第7圓是工程圓，用來以模式方式表示本發明之第1 實施例之半導體記億裝置之製造方法之一部份。 第8圖是剖面圏，用來以模式方式表示本發明之第1 實施例之半導體記億裝置之構造。 第9圖是工程剖面鼷，用來以模式方式表示本發明之 第2實施例之半導體記憶裝置之製造方法之一部份。 第10圖是剖面圏，用來以模式方式表示本發明之第2 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------ί ----κ---1· ^ί!-----線· (請先閱讀背面之注意事項再填寫本1> 經濟部智慧財產局員工消費合作社印製 A7 B7 i、發明說明（2δ) 鹙施例之半導醸記憶裝置之構造e 第11圖是剖面國，用來以模式方式表示使本發明應用 在dram之倩況時之構造❹ 第12圖是工程剖面鼷，用來以模式1方式表示本發明之 第3實施例之半導體記憶裝置之製造方法之一部份〇 第13圖是工程剖面圔，用來以模式方式表示本發明之 第4實施例之半導體記億裝置之製造方法之一部份c 第14圏是工程剖面圖，用來以模式方式表示本發明之 第5實施例之半導體記億裝置之製造方法之一部份。 第15鼷是工程剖面鼸·用來以模式方式表示本發明之 第5實施例之半導體記億裝置之製造方法之一部份β 第18鼷是剖面_，用來以模式方式表示習知之半導體 記憶裝置之間題a 〔符號之説明〕 1....P型半導體基板 2 ·…N阱 3 · ...P 阱 4 ·...滦Μ阱 5. ·…驅動用MOS電晶體 6 · · · ·位址選擇用MOS電晶體 7 · ·…Ν型源極區域 8 · · · · Ν型汲極區域 9 · ·…_極絶緣膜 1 β · ·.闊極電極 -27- 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） ----------------^--I 丨丨！線 (請先閱讀背面之注意事項再填寫本頁) 503526 A7 __ Β7 , 2 6 五、發明說明（） 經濟部智慧財產局員工消費合作社印製 11... .絶緣 膜 間 隔 物 12... 元件 分 離 溝 遒 13... t P型 源 極 區 域 14... .P型 級 極 區 域 15··· …抗 蝕 劑 圓 型 (P m 形 成 用 ) 1 6… …抗 蝕 爾 圓 型 (N 阱 形 成 用 ) 17··· …抗 蝕 麵 圖 型 (P m 追 加 注 入用 18… …抗 蝕 劑 鼷 型 (深N 阱 形 成 用） 19··· …臨 界 電 壓 值 調 整層 20… …第 1 層 間 絶 緣 膜， 2 1… …第 2 層 間 絶 緣 膜 2 2… …接 觸 孔 洞 2 3… …W 插 頭 24… …氣 化 膜 2 5… …第 1 金 颶 配 線 層 2 6.., …第 2 金 屬 配 線 層 27 ..丨 …第 3 層 間 絶 m 膜 28… …穿 通 孔 涧 2 9… …i 穿 通 插 頭 30 .. …負 電 壓 産 生 電 路 **28- (請先閲讀背面之注意事項再填寫本頁} -II!
訂！線I 一』. 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐）

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  1. 503526 1ί Ά n/j ? Λ. 六、申請專利範圍 第 89104825 號 「半導體記憶裝置及其製造方法」專利案 (91年2月21日修正） Hht 八、申請 專 利 範 圍 * 1 種 inL 無 負 載 4電晶體型SRAM，在形成有多個阱（we〗i) 之 第 1 導電型之半導體基板中配置記憶器部和周邊 電 路 部 > 在 該記憶器部中形成一對之驅動用MOS電 晶 mm 麗 和 -- 對 之位址選擇用M0S電晶體，在該驅動用 MOS 電 晶 體 之通道區域中設置有用以調整臨界電壓値 之 指 定 濃 度 之不純物注入層，其特徵是： 在 該 記 憶 器部之阱下部形成有第2導電型之阱。 2.— 種 /fnrP. m 負 載 4電晶體型SRAM，在形成有多個阱之第1 導 電 型 之半 導體基板中配置記憶器部和周邊電路部， 在 該 S3 RU 憶 器 擁'中形成一對之驅動用M0S電晶體和一 對 之位址 選 擇用M0S電晶體，在該驅動用M0S電晶 體 之 通 道 區 域中設置有用以調整臨界電壓値之指定 濃 度 之不 純 物注入層，其特徵是： 以 使 該 驅 動用M0S電晶體之第1導電型之阱由該 半 導 體 基 板 分離之方式，在該第1導電型之餅之下 部 中 設 置 —^ 種至少覆蓋該阱之第2導電型之阱。 3 . — 種 半 導 體 記憶裝置，在形成有多個阱之第1導電 型 之 導 體 Is 基板中配置記憶器部和周邊電路部，該 記 憶 BSL 播 部 之 第1導電型阱之不純物濃度被設定成高 於 該 周 ί息 Μ 電 路部之第1導電型阱之不純物濃度，和 在 該 BZH 0U 憶 器 部之阱之下部中構成有第2導電型之阱 而 成 阱 構造，其特黴是： 被 設 在 該 記憶器部之阱之下部中之第2導電型之 阱 形 成 爲 只 覆蓋在該記億器部之第1導電型阱。 小 503526 六、申請專利範圍 4. 如申請專利範圔第3項之半導體記憶裝置，其中 從該半導體基板之法線方向看時，第2導電型之 阱只覆蓋該記憶器部之第1導電型阱，該第2導電 型之阱在該半導體基板之平面方向擴大且比該第1 導電型阱擴大約以上。 5. 如申請專利範圍第3項之半導體記憶裝置，其中 從該半導體基板之法線方向看時，第2導電型之 阱只覆蓋該記憶器部之第1導電型阱，該第2導電 型之阱在該半導體基板之平面方向擴大且比該第1 導電型阱擴大約0 · 1 μ m至1// m。 6. 如申請專利範圍第3至5項中任一項之半導體記憶 \裝置，其中該半導體記憶裝置包含無負載4電晶體 SRAM。 7 .如申請專利範画第3至5項中任一項之半導體記憶 裝置，其中該半導體記憶裝置包含6電晶體SRAM。 8. 如申請專利範圍第3至5項中任一項之半導體記憶 裝置，其中該半導體記憶裝置包含DRAM。 9. 一種半導體記憶裝置之製造方法，以形成在半導體 基板上之指定形狀之抗蝕劑_型作爲遮罩用來進行 不純物離子之注入，其特黴是： 使該不純物離子透過該抗蝕劑圖型開口部近傍之 在該不純物離子之注入方向中抗蝕劑之有效厚度變 薄之區域，藉以注入到該半導體基板。 10.—種半導體記憶裝置之製造方法，以形成在半導體 基板上之指定形狀之抗蝕劑_型作爲遮罩用來進行 503526 六、申請專利範圍 不 純物離子之注入，其特 徵是 * 以使該抗蝕劑圖型之表 面開 口部 之幅度大於 底 面 開 口部之幅度之方式形成 該抗 蝕劑 圖型，設置 在 該 不 純物離子之注入方向使抗蝕 劑之有效厚度變 薄 之 區 域，使指定能量之離子 透過 該區 域注入到該 半 導 msn 體 基板。 11 .如申請專利範圍第10項 之半 導體 記憶裝置之 製 造 方 法，其中該抗蝕劑圖型 開口 部側 壁，對於該 半 導 mat 體 基板之法線方向，成爲 朝向 該開 口部中心傾 斜 大 約 5°以上。 12. - -種半導體記憶裝置之製造方法； ，以形成在半導體 基 板上之指定形狀之抗蝕 劑圖 型作 爲遮罩用來 進 行 不 純物離子之注入，其特 黴是 以使該抗蝕劑圖型之表 面開 口部 之幅度小於 底 面 m 口部之幅度之方式形成 該抗 蝕劑 圖型，設置 在 該 不 純物離子之注入方向使 抗蝕 劑之有效厚度變 薄 之 區 域，使指定能量之離子 透過 該區 域注入到該 半 導 體 基板。 1 3 ·如申請專利範圍第12項 之半 導體 記憶裝置之 製 造 方法，其中該抗蝕劑圖型 開口 部側 壁，對於該 導 體 基板之法線方向，成爲 朝向 該開 口部外側而 傾 斜 大 約5°以上。 14._ -種半導體記憶裝置之製造方法3 _以形成在半導體 基 板上之指定形狀之抗蝕 劑圖 型作 爲遮罩用來 進 行 不 純物離子之注入，其特 徵是 : 以使該抗蝕劑圖型之表層開D之中心而突出之方式 •3-
    503526 六、申請專利範圍 形成該抗蝕劑圖型，在該抗蝕劑圖型開口部近傍，設 置在該離子之注入方向使抗蝕劑之有效厚度變薄之 區域，使指定能量之離子透過該區域注入到該半導 體基板。 15. —種半導體記憶裝置之製造方法，以形成在半導體 基板上之指定形狀之抗蝕劑圖型作爲遮罩用來進行 不純物離子之注入，其特黴係包含以下之製程： 以該指定形狀之抗蝕劑圖型作爲遮罩，注入離子 能量較小之不純物離子*用來形成與該抗蝕劑圖型 之開口形狀大致相等之形狀之第1不純物注入區 域；和 以該抗蝕劑圖型作爲遮罩，注入離子能量較大之 不純物離子，使該不純物離子透過該抗蝕劑之有效 厚度變薄之區域，從該半導體基板之法線方向看 時，形成面積比該抗蝕劑画型之開口形狀還寬廣之 第2不純物注入區域。 16. —種半導體記憶裝置之製造方法，以形成在半導體 基板上之指定形狀，之抗触劑圖型作爲遮罩用來進行 不純物離子之注入，藉以形成與該抗蝕劑_型之開 D形狀大致相等形狀之不純物注入區域，其特徵 是： 經由將該不純物離子之注入方向設定在指定之角 度，用來變化注入到該半導體基板中不純物區域之 形狀。 17·如申請專利範圍第16項之半導體記憶裝置之製造 方法，其中更包含之製程有： 以該指定形狀之抗蝕劑圖型作爲遮罩，從與該半導 503526 六、申請專利範圍 體基 板之法 線方 向大致相等 之方向注入不純物離 子， 用來形 成第 1不純物注入區域；和 以 該抗蝕 劑圖 型作爲遮罩 ，從與該半導體基板之 >h油 m fm nfcr ϊΐίπ ΐ^ΓΡ 万冋既 爲指 定角度之方 向注入不純物離子，用 來在比該抗 蝕劑 圖型之開口 形狀還寬廣之區域中注 入不 純物離 子， 藉以形成第 2不純物注入區域。 18.—種半導體記憶裝置之製造方法，其特徵是所包含 之製 程有： 在 第1導電型之半導體基板之記憶器部形成區域 和周 邊電路 部形成區域中形 成多個第1導電型阱 (we 1 1) ί 在 該半導 體基 板之該記憶 器部形成區域和該周邊 電路 部形成 區域 中形成多個 第2導電型阱； 從 該半導 體基 板之法線方 向看，具有使該記憶器 部形 成區域 之第 1導電型阱露出所用之開口，用來 形成在該開 口近 傍設有使抗 蝕劑之有效厚度變薄之 區域 之抗蝕 劑圖 型； 以 該抗蝕 劑圖 型作爲遮罩 ，在與該抗蝕劑圖型之 開口 大致相 等之 區域中注入 第1導電型離子，用來 形成 第1不純物注入區域； 和 以 該抗蝕 劑_ 型作爲遮罩 ，將具有能量可以透過 該開 口近傍 之抗 蝕劑有效厚 度變薄之區域之第2導 電型 離子， 注入 到該半導體 基板，藉以形成第2不 純物 注入區 域。 19.如申請專利範圍第15、17 和18項中任一項之半導 體記 憶裝置 之製 造方法，其 中從該半導體基板之法
    六、申請專利範圍 線方向看，該第2不純物注入區域在該半導體基板 之平面方向中擴大而形成，比該第1不純物注入區 域擴大0.1#m以上。 20·如申請專利範圍第15、17和18項中任一項之半導 體記憶裝置之製造方法，其中從該半導體基板之法 線方向看，該第2不純物注入區域在該半導體基板 之平面方向中擴大而形成，大約比該第1不純物注 入區域擴大0.1/im至l//m。 21 ·如申請專利範圍第15或18項之半導體記憶裝置之 製造方法，其中該不純物離子透過該抗蝕劑之厚度 爲大約1 # m以上。 22.如申請專利範圔第15或18項之半導體記憶裝置之 製造方法，其中該不純物離子透過該抗蝕劑之厚度 爲大約1/im至2 23·如申請專利範圍第17項之半導體記憶裝置之製造 方法，其中注入該不純物離子之該指定角度，對於 該半導體基板之法線方向，成爲傾斜大約5°以上。 24·如申請專利範圔第9~ 18及第23項中任一項之半導 體記憶裝置之製造方法，其中該半導體記憶裝置包 含無負載4電晶體SRAM。 25·如申請專利範圍第9~18及第23項中任一項之半導 體記憶裝置之製造方法，其中該半導體記憶裝置包 含6電晶體SRAM。 26·如申請專利範圍第9〜18及第23項中任一項之半導體 記憶裝置之製造方法，其中該半導體記憶裝置包含 DRAM 0
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