DE3886283T2 - Halbleiterbauelement mit Bereichen unterschiedlicher Störstellenkonzentration. - Google Patents

Halbleiterbauelement mit Bereichen unterschiedlicher Störstellenkonzentration.

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DE3886283T2
DE3886283T2 DE88110709T DE3886283T DE3886283T2 DE 3886283 T2 DE3886283 T2 DE 3886283T2 DE 88110709 T DE88110709 T DE 88110709T DE 3886283 T DE3886283 T DE 3886283T DE 3886283 T2 DE3886283 T2 DE 3886283T2
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Description

  • Die Erfindung betrifft einen Halbleiterspeicher mit Wannenstruktur und insbesondere einen dynamischen Direktzugriffsspeicher (DRAM) mit CMOS-Struknur.
  • In dem herkömmlichen DRAM ist eine CMOS-Struktur zur Bildung der Peripherieschaltung des Speicherzellenarrays nicht verwendet worden. Seit kurzem nimmt jedoch die Verwendung von DRAMs mit CMOS-Struktur zu.
  • Fig. 1 zeigt ein Beispiel des Querschnitts eines DRAMs des Typs mit einem Transistor/einem Kondensator mit CMOS-Struktur. In Fig. 1 bezeichnet 1 einen Si-Körper vom P-Typ; 2 und 2* in dem gleichen Herstellungsschritt gebildete P-Wannen; 3 eine N- Wanne; 4 einen Isolationsfilm für einen Kondensator; 5 eine Kondensatorelektrode; 6 den Gate-Insulationfilm eines Transistors; 7 die Gate-Elektrode eines Transistors, 8 und 8* Diffusionsschichten vom N&spplus;-Typ (source, drain) ; 9 Diffusionsschichten vom P&spplus;-Typ (source, drain) ; 10 einen Insulationsfilm; 11 eine Al-Verdrahtungsschicht; A einen Speicherzellenabschnitt; und B deren Peripherieschaltung. Eine P-Wannenschicht 2 ist so gebildet, daß sie eine Verunreinigungskonzentration besitzt, die höher ist als diejenige des Substrats 1 vom P-Typ.
  • Vor kurzem ist festgestellt worden, daß es vorteilhaft ist, eine Speicherzelle in einer Wanne mit einer hohen Verunreinigungskonzentration zu bilden, um einen weichen Fehler zu vermeiden.
  • In einer herkömmlichen Speichereinrichnung ist die Verunreinigungskonzentration der P-Wanne 2*, in der die Speicherzelle gebilden wird, die bleiche wie diejenige der P- Wanne 2, in der die Peripherie-Schaltung gebildet wird. Deshalb ist es erforderlich, die Verunreinigungskonzennration der Wanne für die Speicherzelle weiter zu vergrößern, um den weichen Fehler zu unterdrücken. Hinsichtlich der Schaltungseigenschaften ist es nicht wünschenswert, die Verunreinigungskonzentration der Wanne übermäßig zu vergrößern weil dies die Diffusionskapazitat zwischen der Schicht 8* vom N&spplus;-Typ und der P-Wanne 2* vergrößert und die Übergangs- Durchbruchspannung verkleinert. Falls die Miniaturisierungstechnik der internen IC-Struktur weiterverbessert wird, ist es erforderlich, die innere Schaltung bei einer Spannung von 2 bis 4 V zu betreiben, obwohl der Eingangs/Ausgangs-Schaltungsabschnitt des IC bei einer Spannung von 5 V betrieben wird. Somit ist es erforderlich, die Verunreinigungskonzentration der Wanne, wie beispielsweise der P-Wannen 2 und 2*, entsprechend der Differenz der Energiequellenspannungen geeignet zu verändern. Bis jetzt ist jedoch noch keine praktische Technologie entwickelt worden, um diese Voraussetzung zu erfüllen.
  • Die JP-A-57 210665 zeigt ein dynamisches RAM, in dem die Raten cer weichen Fehler verkleinert werden, indew eine Speicherzelle von einem Verunreinigungsbereich hoher Dichte umgeben wird. Die JP-A-57 192 070 zeigt eine Halbleiterspeicher, bei dem eine Verunreinigungskonzentration des Speicherzellensubstrats größer ist als diejenige der Peripherieschaltung, um ebenfalls die Raten von weichen Fehlern zu verkleinern.
  • Eine Aufgabe dieser Erfindung ist es, eine Halbleitereinrichtung vorzusehen, die die Abwägung zwischen dem weichen Fehler und der Durchbruchspannung verbessern kann und eine weitere Miniaturisierung der Schaltungen durch Verwendung von Wannen unterschiedlicher Verunreinigungskonzentration erlaubt.
  • Gemäß dieser Erfindung ist eine Halbleitereinrichtung vorgesehen, die umfaßt:
  • ein Halbleitersubstrat (301);
  • eine erste Wanne (P-Wanne-1) eines ersten Leitfähigkeitstyps (P), die in dem Halbleitersubstrat (301) gebildet ist; eine zweite Wanne (P-Wanne-2) des ersten Leitfähigkeitstyps (P), die getrennt von der ersten Wanne (P-Wanne-1) in dem Halbleitersubstrat (301) gebildet ist, wobei die Oberflächen- Verunreinigungskonzentration (P) der zweiten Wanne (P-Wanne-2) niedriger eingestellt ist, als diejenige (P&spplus;&spplus;) der ersten Wanne (P-Wanne-1);
  • eine Speicherzelle, die in der ersten Wanne (P-Wanne-1) gebildet ist;
  • und eine Peripherieschaltung, die in der zweiten Wanne (P- Wanne-2) gebildet ist und ausgelegt ist, um in Kombination mit der Speicherzelle zu arbeiten, gekennzeichnet durch:
  • eine Schaltungseinrichtung (Fig. 9B; 309, 314), die ein vorgegebenes Potential (int.VBB oder 2v) an die ersten und zweiten Wannen liefert (Fig. 8);
  • eine dritte Wanne (N-Wanne-2) eines zweiten Leitfähigkeitstyps (N), die getrennt von dem Halbleitersubstrat (301) in der zweiten Wanne (P-Wanne-2) gebildet ist, und einen PN-Übergang zwischen der dritten Wanne (N-Wanne-2) und der zweiten Wanne (P-Wanne-2) oder zwischen der zweiten Wanne (P-Wanne-2) und dem Halbleitersubstrat (301), der durch eine Potentialdifferenz zwischen dem Potential des Halbleitersubstrats (301) und dem Potential der dritten Wanne (N-Wanne-2) in Sperrichtung vorgespannt ist, um dadurch die dritte Wanne (N-Wanne-2) von den anderen Wannen elektrisch zu isolieren wobei zumindest ein Teil der Peripherieschaltung in der dritten Wanne (N-Wanne-2) gebildet ist.
  • Somit wird in einer Ausführungsform dieser Erfindung die Wanne vom zweiten Leitfähigkeitstyp in einer oder mehreren ausgewählten Wannen des ersten Leitfähigkeitstyps gebildet, um die Verunreinigung (P) des ersten Leitfähigkeitstyps teilweise mit der Verunreinigung (N) des zweiten Leitfähigkeitstyps zu neutralisieren, wodurch die Wanne (P&spplus;) des ersten Leitfähigkeitstyps mit einer Verunreinigungskonzentration versehen wird, die niedriger ist als die übrige Wanne oder Wannen (P&spplus;&spplus;) vom ersten Leitfähigkeitstyp, die in dem Halbleiterkörper gebildet ist (sind). In einer anderen Ausführungsform wird die Verunreinigung des ersten Leitfähigkeitstyps weiter in eine oder mehrere Wannen (P, P&spplus;) vom ersten Leitfähigkeitstyp mit niedriger Verunreinigungskonzentration dotiert, um wenigstens eine Wanne vom ersten Leitfähigkeitstyp einer hohen Verunreinigungskonzentration (P&spplus;&spplus;) zu bilden. Mit dieser Vorgehensweise können drei unterschiedliche Typen von Bereichen des ersten Leitfähigkeitstyps (P) erzielt werden, nämlich der Halbleiterkörper (P) selbst, die in dem Halbleiterkörper gebildete Wanne (P&spplus;&spplus;) vom ersten Leitfähigkeitstyp und die Wanne (P&spplus;) vom ersten Leitfähigkeitstyp, die die Verunreinigungskonzentration des ersten Leitfähigkeitstyps aufweist, die durch die dotierte Verunreinigung vom zweiten Leitfähigkeitstyp herabgesetzt ist. Im Falle, daß zwei unterschiedliche Typen von Wannen des zweiten Leitfähigkeitstyps (N) gebildet werden oder daß zwei oder mehrere unterschiedliche Typen von Wannen des ersten Leitfähigkeitstyps (P) gebildet werden, können ferner Wannen vom ersten Leitfähigkeitstyp erhalten werden, die mehrere unterschiedliche Verunreinigungskonzentrations-Grade aufweisen. Wenn die Struktur auf den dynamischen Direktzugriffsspeicher angewendet wird, ist es vorteilhaft, Zellen in einer der Wannen vom ersten Leitfähigkeitstyp zu bilden, die die höchste Verunreinigungskonzentration aufweist. Der Grund hierfür liegt darin, daß der Leckstrom in dem Speicherkondensator verkleinert werden und der weiche Fehler minimal sein muß.
  • In weiteren Ausführungsformen werden eine Vielzahl von Wannen mit verschiedenartig gewählten Verunreinigungskonzentrations- Graden gebildet, indem ein Ionenimplantationsschritt in eine Vielzahl von Teilschritten aufgeteilt wird und indem der in jedem Abschnitt des Halbleitersubstrats dotierte Verunreinigungsbetrag gesteuert wird.
  • Diese Erfindung kann aus der folgenden eingehenden Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen im Wege von Beispielen besser verstanden werden. In den Zeichnungen zeigen:
  • Fig. 1 eine Querschnittsansicht einer Halbleitereinrichtung mit der herkömmlichen Wannenstruktur;
  • Fig. 2A bis 2C Querschnittsansichten, die das Herstellungsverfahren einer Halbleitereinrichtung mit einer Wannenstruktur gemäß einer Ausführungsform dieser Erfindung zeigt;
  • Fig. 3A bis 3M Querschnittsansichten, die das Herstellungsverfahren für einen Fall zeigen, bei dem ein DRAM vom Grabentyp und dessen Peripherieschaltung auf einem Substrat vom N-Typ mit einer Wannenstruktur gemäß einer Ausführungsform dieser Erfindung gebildet werden;
  • Fig. 4 eine Querschnittsansicht, die den Fall zeigt bei dem ein in Fig. 3M gezeigter DRAM in einem Substrat vom P- Typ gebildet ist;
  • Fig. 5 eine Querschnittsansicht einer Modifikation des in Fig. 4 gezeigten DRAMs;
  • Fig. 6 eine Querschnittsansicht, die den Fall zeigt, bei dem der in Fig. 5 gezeigte DRAM in einem Substrat vom N-Typ gebildet ist;
  • Fig. 7 eine Querschnittsansicht einer anderen Modifikation des in Fig. 4 gezeigten DRAMs;
  • Fig. 8 eine Querschnittsansicht einer Modifikation des DRAMs, der in Fig. 3M gezeigt ist und bei dem verschiedene Energiequellenspannungen angelegt sind;
  • Fig. 9A eine Spannungserzeugungsschaltung zum Zuführen einer niedrigen Spannung VCC an den in Fig. 8 gezeigten DRAM mit mehreren Energiequellen;
  • Fig. 9B eine Spannungserzeugungsschaltung zum Zuführen einer niedrigen Spannung VBB an den in Fig. 8 gezeigten DRAM mit mehreren Energiequellen;
  • Fig. 10 eine Querschnittsansicht, die die Struktur eines Speichers vom Grabenzellen-Typ zeigt, die auf ein DRAM unter Verwendung dieser Erfindung angewendet werden kann;
  • Fig. 11 eine Querschnittsansicht, die die Struktur eines Speichers vom geschichteten Zellentyp zeigt, der auf ein DRAM unter Verwendung dieser Erfindung angewendet werden kann;
  • Fig. 12 eine Querschnittsansicht, die die Struktur eines Speichers vom geschichteten Graben-(STT)-Zellentyp zeigt der auf ein DRAM unter Verwendung dieser Erfindung angewendet werden kann;
  • Fig. 13 eine Querschnittsansicht, die die Struktur eines Speichers vom planaren Zellentyp zeigt, die auf ein DRAM unter Verwendung dieser Erfindung angewendet werden kann;
  • Fig. 14 eine Querschnittsansicht, die die Struktur eines DRAM zeigt, der auf diese Erfindung angewendt werden kann; und
  • Fig. 15A bis 15E jeweils verschiedene CMOS-Inverter, auf die die vorliegende Erfindung angewendet werden kann.
  • Im folgenden wird unter Bezugnahme auf die Zeichnungen eine Ausführungsform dieser Erfindung beschrieben. Zunächst wird unter Verwendung des Photolithographie-Verfahrens Bor in den Teil eines Halbleiterkörpers 101 vom P-Typ ionenimplantiert, der der Bildung eines ersten P-Wannenbereichs 102-1 eines Zellgebiets A in einem dynamischen RAM zugeordnet ist. In diesem Fall ist der Ionenimplantations-Dosierungsbetrag 2 x 10¹&sup4; cm&supmin;² und die Beschleunigungsspannung ist 100 keV. Gleichzeitig wird Bor außerdem in denjeniger Teil ionenimplantiert, der der Bildung eines zweiten P- Wannenbereichs 102-2 des Peripherieschaltungsabschnitts B zugeordnet ist. Danach wird die Halbleiterstruktur einer ersten Wärmebehandlung bei einer Temperatur von 1190ºC in einer N&sub2;- Gasatmosphäre für ungefähr 6 Stunden ausgesetzt, um so die P- Wannenbereiche 102-1 und 102-2 zu bilden. De Fig. 2A zeigt die Halbleiterstruktur nach der Wärmebehandlung.
  • Als nächstes wird in einen Abschnitt, der der Bildung eines ersten N-Wannenbereichs 106 zugeordnet ist und in einen internen Abschnitt 105 der zweiten Wanne 102-2 vom P-Typ unter Verwendung eines Schutzfilms 103 bei dem Dosierungsbetrag von 5 x 10¹³ cm&supmin;² und bei einer Beschleunigungsspannung von 100 keV Phosphor 104 ionenimplantiert, wie in Fig. 2A gezeigt. Danach wird die Halbleiterstruktur einer zweiten Wärmebehandlung bei einer Temperatur von 1190ºC in einer N&sub2;-Gasatmosphäre für ungefähr 4 Stunden ausgesetzt. Als Folge davon wird ein erster P-Wannenbereich (P&spplus;&spplus;) 107 mit einer Oberflächen- Verunreinigungskonzentration von 5 x 10¹&sup7; cm&supmin;³ in dem Zellgebiet A gebildet und ein zweiter P-Wannenbereich (P&spplus;) 105 mit einer Oberflächen-Verunreinigungskonzentration von 2 x 10¹&sup7; cm&supmin;³ wird in dem N-Kanalbereich dem Peripherieschaltung B gebildet, wie in Fig. 2B dargestellt.
  • Dann werden ein Kondensatorisolationsfilm 108, eine Speicherelektrode (Polysilizium) 109, eine Diffusionsschicht 110 vom N&spplus;-Typ, eine Gateelektrode (Polysilizium) 111 eines Einschreib/Auslese-Transistors und eine Verdrahtungsschicht (Aluminium) 112 für die Bitleitung in dem Zellgebiet A gebildet. Ferner werden eine Gateelektrode (Polysilizium) 113 eines N-Kanal-Transistors, eine Gateelektrode (Polysilizium) 114 eines P-Kanal-Transistors, Diffusionsbereiche 115 und 116 und eine Herausführungs-Verdrahtungsschicht (Aluminium) 117 für jede Elektrode in der zweiten P-Wanne 105 und der ersten N- Wanne 106 der Peripherieschaltung, wie beispielsweise Zeilen/Spalten-Decoder und Leseverstärker gebildet und somit wird ein in Fig. 2C dargestellter CMOS-DRAM gebildet.
  • Fig. 3A bis 3M sind Querschnittsansichten, die das Herstellungsverfahren zeigen, welches in einem Fall verwendet wird, bei dem eine DRAM-Zelle vom Grabentyp und deren Peripherieschaltung auf einem Substrat vom NTyp mit einer Wannenstruktur gemäß einer Ausführungsform dieser Erfindung gebildet werden.
  • Wie in Fig. 3A gezeigt, wird ein Schutzfilm 303A auf einem vorgegebenen Abschnitt eines N-Typ-Substrats 301 gebildet (strukturiert), welches mit einem SiO&sub2;-Oxidfilm 302A mit einer Dicke von ungefähr 100 nm (1000 Å) abcedeckt ist und Bor (P- Typ-Verunreinigung) wird über die Öffnungen des Schutzfilms 303A mit dem Dosierungsbetrag 2 x 10¹³ cm&supmin;² und bei einer Beschleunigungsspannung von 100 keV ionenimplantiert. Als Folge des Ionenimplantationsprozesses wird ein P-Typ- Verunreinigungsbereich 304A in demjenigen Abschnitt des N-Typ- Substrats 301 gebildet, der unter den Öffnungen des Schutzfilms 303A liegt.
  • Dann wird, wie in Fig. 3B gezeigt, der neue Schutzfilm 303B mit Öffnungen versehen und über die Öffnungen des Schutzfilms 303B wird Bor mit einem Dosierungsbetrag von 3 x 10¹³ cm&supmin;² und bei einer Beschleunigungsspannung von 100 keV ionenimplantiert. Als Folge dieses Ionenimplantationsprozesses werden ein P-Typ- Verunreinigungsbereich 304B und ein P-Typ- Verunreinigungsbereich (304A+304B) in dem N-Typ-Substrat 301 zusätzlich zu dem P-Typ-Verunreinigungsberejch 304A gebildet.
  • Danach wird der Schutzfilm 303B entfernt und die Halbleiterstruktur wird einer Wärmebehandlung in einer N&sub2;- Gasatmosphäre bei einer Temperatur von 1190ºC für 6 Stunden unterzogen. Als Folge davon werden die P-Typ- Verunreinigungsbereiche 304A, 304B und (304A+304B) thermisch diffundiert (Eintreibungs-Diffusion einer P-Wanne), um eine P- Wanne-2 mit einer niedrigen Verunreinigungskonzentration (P), eine P-Wanne-3 mit einer Verunreinigungskonzentration (P&spplus;) in einem mittleren Bereich und eine P-Wanne-1 mit einer hohen Verunreinigungskonzentration (P&spplus;&spplus;) zu bilden, wie in Fig. 3c gezeigt.
  • Dann wird, wie in Fig. 3D gezeigt ein neuer Schutzfilm 303D mit Öffnungen versehen und über die Öffnungen des Schutzfilms 303D wird Phosphor (N-Typ-Verunreinigung) mit dem Dosierungsbetrag von 3 x 10¹³ cm&supmin;² und bei einer Beschleunigungsspannung von 160 kev ionenimclantiert. Als Folge dieses Ionenimplantationsprozesses werden N-Typ- Verunreinigungsbereiche 306D in dem N-Typ-Substrat 301 und der P-Wanne-2 gebildet.
  • Nach diesem Schritt wird der Schutzfilm 303D entfernt und die Halbleiterstruktur wird einer Wärmebehandlung in der N&sub2;- Gasatmosphäre bei einer Temperatur von 1190ºC für 4 Stunden ausgesetzt. Als Folge davon werden die N-Typ- Verunreinigungsbereiche 306D thermisch diffundiert (Eintreibungs-Diffusion einer N-Wanne), um eine N-Wanne-1 und eine N-Wanne-2 in dem N-Typ-Substrat 301 bzw. in der P-Wanne-2 zu bilden, wie in Fig. 3E gezeigt.
  • Bei dem thermischen Diffusionsprozeß wird die N-Typ- Verunreinigung der N-Wanne-2 teilweise durch die P-Typ- Verunreinigung der P-Wanne-2 neutralisiert, wodurch aie Verunreinigungskonzentration N der N-Wanne-2 niedriger eingestellt wird, als diejenige (N&spplus;) der N-Wanne-1.
  • Dann wird der Oxidfilm 302A entfernt und ein Feldoxidfilm 302F wird gebildet, wie in Fig. 3F gezeigt. Danach wird ein dicker Schutzfilm 302G auf der Halbleiterstruktur gebildet und ein Graben 310 für den Speicherzellenkondensator wird in einem vorgegebenen Abschnitt der P-Wanne-1 mittels eines reaktiven Ionenätzverfahrens (RIE) oder unter Verwendung eines Laserstrahls gebildet, wie in Fig. 3G gezeigt. Danach wird ein thermischer Oxidfilm (SiO&sub2;) mit einer Dicke von ungefähr 200 Å auf dem Siliziumsubstrat dort gebildet, wo cier Schutzlack entfernt wurde.
  • Als nächstes wird ein Graben 310 und sein peripherer thermischer Oxidfilm (SiO&sub2;) geätzt, ein Abschnitt des Feldoxidfilms 302G um den Graben 310 selektiv entfernt und eine (nicht dargestellte) dotierte Polysiliziumschicht mit einer N- Typ-Verunreinigung, die in das Oberflächengebiet des Grabens 310 eindiffundiert werden soll, wird auf den Halbleiterstruktur gebildet. Dann wird die Halbleiterstruktur einer Wärmebehandlung unterzogen, um die N-Typ-Veunreinigung von der darauf gebildeten Polysiliziumschicht in das Oberflächengebiet des Grabens 310 zu diffundieren, wodurch eine Diffusionsschicht 311 der Kondensatorelektrode gebildet wird, wie in Fig. 3H gezeigt. Die dotierte Polysiliziumschicht wird dann entfernt, nachdern die Diffusionsschicht 311 gebildet worden ist.
  • Wie in Fig. 3I gezeigt, wird nach der Entfernung des Wärmeoxidfilms 302H ein extrem dünner SiO&sub2;-Film 302I mit 10 nm (100 Å) auf der Oberfläche des Substrates 301 gebildet, die die darin gebildete Diffusionsschicht 311 aufweist. Der Oxidfilm 3021 wird als dielektrisches Material des Speicherkondensators verwendet. Eine Polysiliziumschicht 312 der Kondensatorelektrode wird um die innere Oberfläche des Grabens 310 und darauf gebildet, wobei ein Teil des dielektrischen Oxidfilms 302I zwischen der Polysiliziumschicht 312 und der Diffusionsschicht 311 angeordnet ist.
  • Danach wird die Substratoberfläche einem Oxidationsprozeß ausgesetzt, bei dem ein Oxidfilm 302J mit einer vorgegebenen Dicke (beispielsweise 20 nm (200 Å)) auf dem Substrat 301 gebildet wird und dann wird eine als Gateelektrode zu verwendende Polysiliziumschicht 313 auf dem Oxidfilm 302d gebildet, wie in Fig. 3J dargestellt.
  • Als nächstes werden auf beiden Seiten von jeweiligen Elektroden 313 der P-Wanne-1 und der P-Wanne-3 durch Verwendung eines (nicht dargestellten) Schutzfilms N-Typ-Diffusionsbereiche 308 gebildet, die Source- und Drain-Bereiche bilden, wie in Fig. 3K gezeigt. Außerdem werden in den Endabschnitten der N-Wanne-1 und der N-Wanne-2 N-Typ-Diffusionsschichten 308 gebildet.
  • Wie in Fig. 3L gezeigt, werden dann unter Verwendung eines (nicht gezeigten) Schutzfilms in den Endabschnitten der P- Wanne-1 bis P-Wanne-3 P-Typ-Diffusionsschichten 309 gebildet. Außerdem werden P-Typ-Diffusionsbereiche 309, die Source- und Drain-Bereiche bilden, zu beiden Seiten von jeweiligen Elektroden 313 der N-Wanne-1 und der N-Wanne-2 gebildet.
  • Als nächstes wird, wie in Fig. 3M gezeigt, ein dicker SiO&sub2;-Film 302M auf der gesamten Oberfläche des Substrates 301 gebildet, vorgegebene Abschnitte des zweiten Oxidfilms 302M werden zur Bildung von Öffnungen herausgeatzt und Aluminium- Verdrahtungsschichten 314 werden selektiv in Verbindung mit jeweiligen N-Typ-Diffusionsschichten 308, P-Typ- Diffusionsschichten 309 und der Kondensatorelektrode 312 über die Öffnungen gebildet.
  • In Fig. 3M sind in der N-Wanne-1 P-Kanal-Transistoren gebildet, die eine Energiequellenspannungs-Wandlerschaltung, eine Eingangs/Ausgangs-Schaltung, eine Eingangs-Schutzschaltung und dgl. darstellen und in der N-Wanne-2 sind P-Kanal-TransIstcren gebildet, die einen Leseverstärker und dgl. bilden. Außerdem sind Speicherzellen und N-Kanal-Transistoren, die einen Leseverstärker, Worttreiber und dgl. bilden in derjenigen Wanne der P-Wanne-1 bis P-Wanne-3 gebildet, welche die höchste Verunreinigungskonzentration aufweist d.h. die P-Wanne-1. Zusätzlich sind die Peripherieschaltung und dgl. in der P- Wanne-2 gebildet.
  • Da die N-Wanne-2 mittels einer P-Wanne-2 von der N-Wanne-1 isoliert ist, können an die N-Wanne-1 und die N-Wanne-2 angelegte Spannungen so eingestellt werden, daß sie unterschiedliche Spannungspegel aufweisen. Außerdem ist es möglich, daß eine N-Wanne mit einer Verunreinigungskonzentration, die größer ist als diejenige der P-Wanne-1 (P&spplus;&spplus;), an einer Position vorgesehen wird, die in der Zeichnung nicht dargestellt ist.
  • Fig. 4 zeigt den Fall, bei dem der in Fig. 3M gezeigt DRAM (Speicher) in einem P-Typ-Substrat gebildet ist. In Fig. 3M ist eine N-Wanne-2 in der P-Wanne-2 gebildet, aber in Fig. 4 ist eine P-Wanne-2 in der N-Wanne-3 gebildet.
  • Fig. 5 ist eine Modifikation des in Fig. 4 gezeigten DRAMs. In Fig. 5 ist eine P-Wanne-1 der Speicherzelle in einer N-Wanne-52 gebildet und eine N-Wanne-1* in der P-Wanne2 ist in dem gleichen Schritt gebildet wie diejenige der N-Wanne-1 oder sie ist unmittelbar nach dem Schritt der Bildung der N-Wanne-1 gebildet.
  • Fig. 6 zeigt den Fall, bei dem der in Fig. 5 gezeigte DRAM in einem N-Typ-Substrat gebildet ist. Die in Fig. 6 gezeigte Struktur ist derjenigen aus Fig. 5 ähnlich, außer daß der Verunreinigungs-Leitfähigkeitstyp von entweder einer P-Typ- Verunreinigung zur einer N-Typ-Verunreinigung oder umgekehrt invertiert ist.
  • Fig. 7 ist eine andere Modifikation des in Fig. 4 gezeigten DRAMs. In dieser Ausführungsform besitzt die N-Wanne-1 die höchste Verunreinigungskonzentration (N&spplus;&spplus;) und eine Speicherzelle ist darin gebildet. Die Peripherieschaltung des DRAM ist in einer N-Wanne-2 gebildet, die eine niedrigere Verunreinigungskonzentration besitzt als die N-Wanne-1. Der in dieser Ausführungsform verwendete Ausdruck "höchste Verunreinigungskonzentration" bezieht sich auf eine N-Typ- Verunreinigung und deshalb kann beispielsweise eine P-Wanne-1 so gebildet werden, daß sie eine P-Typ- Verunreinigungskonzentration besitzt die größer ist als eine N-Typ-Verunreinigungskonzentration einer N-Wanne-1.
  • Fig. 8 ist eine Modifikation des in Fig. 3M gezeigten DRAMs, an den verschiedene Energiequellenspannungen angelegt sind. In dieser Ausführungsform ist eine externe Energiequellanspannung ExtVCC (&spplus;5 V) an die N-Wanne-1 angelegt in der P-Kanal- Transistoren, die die Eingangs/Ausgangs-Schaltung und dgl. bilden, gebildet sind. Eine innere Energiequellenspannung IntVCC (+4 V), die mittels einer derartigen Spannungserzeugungsschaltung, wie in Fig. 9A gezeigt, abgeleitet ist, ist an die in der P-Wanne-2 gebildete N-Wanne-1 angelegt. Mit der in Fig. 8 gezeigten Struktur ist der PN- Übergang zwischen der N-Wanne-1 und der P-Wanne-2 aufgrund der Potentialdifferenz zwischen ExtVCC (+5 V) und IntVCC (+4 V) so in Sperrichtung vorgespannt, daß die N-Wanne-1 von der P-Wanne- 2 elektrisch isoliert ist. Deshalb kann ExtVCC (+5 V) an die Eingangs/Ausgangs-Schaltung angelegt werden, die eine relativ hohe Betriebsspannung benötigt, während gleichzeitig IntVCC (+4 V oder weniger) an die interne Schaltung angelegt werden kann, die vorzugsweise bei einem niedrigen Spannungspegel betrieben wird.
  • Außerdem kann eine niedrige negative Spannung IntVBB (-2 V) die an die Speicherzelle in der P-Wanne-1 angelegt ist, beispielsweise von einer derartigen Spannungserzeugungsschaltung abgeleitet werden, wie sie in Fig. 9B dargestellt ist.
  • Da der Übergang zwischen der P-Wanne-1 und dem N-Typ-Substrat durch die Potentialdifferenz zwischen ExtVCC (+5 V) oder IntVCC (+4 V) und IntVBB (-2 V) in Sperrichtung volgespannt ist, kann somit die niedrige negative Spannung IntVBB (-2 V) verwendet werden. Mit anderen Worten ausgedrückt, kann die Drain-Source- Spannung des in der Wanne gebildeten Transistors frei eingestellt werden, da Vorspannungen von verschiedenen Pegeln an die jeweiligen Wannen angelegt werden können.
  • Überdies können CMOS-Inverter, die in Fig. 15A bis 15E dargestellt sind, auf die Einrichtung dieser Erfindung angewendet werden.
  • Die in den Fig. 9A und 9B gezeigten Schaltungen sind in den folgenden Druckschriften offenbart:
  • 1986 IEEE International Solid-State Circuits Conference ISSCC
  • 86 / FREITAG, 21. FEBRUAR 1986,
  • ABSCHNITT XIX: DYNAMISCHE RAMs
  • Seiten 272-273;
  • FAM 19.7: An Experimental 4Mb CMOS RAM
  • Tohru Furuyama, Takashi Ohsawa, Yoji Watanabe, Hidemi Ishiuchi, Takeshi Tanaka, Kazunori Ohuchi Hiroyuki Tango, Kenji Natori, Osamu Ozawa
  • Toshiba Semiconductor Device Engineering Laboratory/VLSI Research Center Kawasaki, Japan
  • Fig. 10 zeigt die Struktur eines Speichers vom Grabenzellentyp, der auf ein DRAM unter Verwendung dieser Erfindung angewendet werden kann. Diese Struktur ist die gleiche wie die enige aus Fig. 3M (jedoch kann der Leitfähigkeitstyp des Substrats 301 P oder N sein). Eine Gateelektrode 313 wird ais eine Wortleitung der Speicherzelle verwendet und die Aluminium- Verdrahtungsschicht, die mit einem in Fig. 10 auf der linken Seite liegenden Diffusionsbereich 308 verbunden ist, wird als eine Bitleitung der Speicherzelle verwendet.
  • Beispiel von Speichern vom Grabentyp, die andere Strukturen aufweisen, als die oben erwähnten, sInd in den folgenden US- Patentschriften offenbart:
  • United States Patent Patentnummer: 4,672,410
  • Miura et al. 09. Januar 987
  • "SEMICONDUCTOR MEMORY DEVICE WITH TRENCH SURROUNDING EACH MEMORY CELL"
  • United States Patent Patentnummer: 4,673,962
  • Chatterjee et al. 16. Januar 1987
  • "VERTICAL DRAM CELL AND METHOD"
  • Es soll darauf hingewiesen werden, daß der in den obigen US- Patentschriften offenbarte Inhalt in die voiliegende Anmeldung eingebunden ist.
  • Fig. 11 zeigt die Struktur eines Speichers vom geschichteten Zelltyp, der auf ein DRAM unter Verwendung dieser Erfindung angewendet werden kann. In dem Speicher vom geschichteten Zelltyp wird ein Speicherkondensator von einem Polysilizium- Speicherknoten 312B vom konkaven Topftyp und einer konvexen Kondensatorelektrode 312A gebildet, die über einen Oxidfilm (dielektrisches Material) mit einer Dicke von einigen Nanometern (einige zehn Å) mit einem konkaven Abschnitt des Speicherknotens 312B in Eingriff steht.
  • Fig. 12 zeigt die Struktur eines Speichers vom geschichteten Graben-(STT)-Zellentyp, der auf ein DRAM unter Verwendung dieser Erfindung angewendet werden kann. Die STT-Struktur kann erhalten werden, indem die geschichtete Zellstruktur aus Fig. 11 auf die Grabenstruktur aus Fig. 10 angewendet wird. Die STT-Struktur, die in dieser Erfindung verwendet wird, eignet sich für DRAMs mit großer Speicherkapazität, beispielsweise 16 M Bits.
  • Fig. 13 zeigt die Struktur eines Speichers vom planaren Zelltyp, der auf ein DRAM unter Verwendung dieser Erfindung angewendet werden kann. Diese Struktur entspricht der Zellstruktur im Gebiet A aus Fig. 2C.
  • Fig. 14 zeigt die Struktur eines SRAM, der auf diese Erfindung angewendet werden kann. In dieser Ausführungsform ist die Drain-Verdrahtungsschicht des Zelltransistors in der Form einer Zwei-Schicht-Struktur gebildet, die eine erste Polysiliziumschicht (als interne Verdrahtungsschicht) 312F mit niedrigem Widerstand und eine zweite Polysiliziumschicht (für einen Lastwiderstand) 312G mit hohem Widerstand aufweist.
  • Die in den folgenden Druckschriften offenbarte Bipolar-CMOS- Technologie kann als die herkömmliche Speicherzellentechnolngie verwendet werden, die in dieser Erfindung verwendet werden kann:
  • IEEE JOURNAL OF SOLID-STATE CIRCUITS,
  • VOL. SC-22, Nr. 5, Oktober 1987
  • "An Experimental 1-Mbit BiCMOS DRAM"
  • Seiten 657-662
  • GORO KITSUKAWA, RYOICHI HORI, YOSHIKI KAWAJIRI, TAKAO WATANABE, TAKAYUKI KAWAHARA, KIYOO ITOH, YUTAKA KOBAYASHI, MASAYUKI OOHAYASHI, KYOICHIRO ASAYAMA, TAKAHIDE IKEDA, UND HIROSHI KAWAMOTO
  • 408-IEDM86
  • "Advanced BiCMOS Technology for High Speed VLSI"
  • Seiten 408-411
  • T. Ikeda*, T. Nagano, N. Momma, K. Miyata, H. Higuchi **, M. Odaka*, K. Ogiue*
  • Hitachi Research Laboratory, 4029, Kuji-cho Hitachi-shi, Ibaraki, 319-12, Japan
  • * Device Development Center, 2326, Imai-cho Oume-shi, Tokyo, 198, Japan
  • ** Central Research Laboratory, Kokubunji-shi Tokyo, 185, Japan
  • Hitachi Ltd.
  • 802-IEDMB6
  • "Bipolar CMOS merged structure for high speed M bit DRAM"
  • Seiten 802-804
  • Y. Kobayashi, M. Oohayashi, K. Asayama, T. Ikeda* R. Hori** und K. Itoh**
  • Hitachi Research Laboratory, Hitachi, Ltd., Hitachi, Ibaraki, Japan, 319-12
  • * Device Development Center, Hitachi, Ltd., Oume, Tokyo, Japan 198
  • ** Central Research Laboratory, Hitachi, Ltd., Kokubunji, Tokyo, Japan 185
  • Bipolare Einrichtungen, die anscheinend ähnlich zu der Halbleitereinrichtung dieser Erfindung sind, sich aber grundlegend davon unterscheiden, sind in der: folgenden Druckschriften offenbart:
  • Physics and Technology of Semiconductor Devices
  • Seite 209
  • A.S. GROVE
  • Fairchild Semiconductor, Palo Alto
  • University of California, Berkeley
  • John Wiley and Sons, Inc. , New York London Sydney
  • Physics of Semiconductor Devices
  • ZWEITE AUFLAGE
  • Seiten 192-197
  • S.M. Sze
  • Bell Laboratories, Incorporated
  • Murray Hill, New Jersey
  • A WILEY-INTERSCIENCE PUBLICATION
  • JOHN-WILEY & SONS
  • New York Chichester Brisbane Toronto Singapore
  • Allgemein umfaßt die bipolare Einrichtung Bereiche mit hoher Verunreinigungskonzentration und Bereiche mit niedriger Verunreinigungskonzentration, aber sie unterscheiden sich wesentlich von der Wanne mit hoher Verunreinigungskonzentration (P&spplus;&spplus;) und den Wannen niedriger Verunreinigungskonzentration (P&spplus;, P) dieser Erfindung. Insbesondere ist ein aktives Schaltungselement wie beispielsweise eine Speicherzelle in der Wanne mit hoher Verunreinigungskonzentration (P&spplus;&spplus;) in dieser Erfindung gebildet, aber in der bipolaren Einrichtung wird die hohe Verunreinigungskonzentration (z.B. Emitter) als Teil des aktiven Schaltungselements verwendet. Somit ist ersichtlich, daß sich die Struktur dieser Erfindung (die Kombination der Wannen mit hoher und niedriger Verunreinigungskonzentration) wesentlich von derjenigen der bipolaren Einrichtung (der Kombination von Bereichen nit niedriger und hoher Verunreinigungskonzentration, wie beispielsweise der Emitter und der Kollektor) unterscheiden.
  • Die Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt, sondern ist durch die Ansprüche definiert. Modifikationen sind möglich, z.B in der Ausführungsform aus Fig. 2C ist eine P-Wanne mit niedriger Verunreinigungskonzentration in dem Peripherieschaltungs- Abschnitt B unter Verwendung von einer Verunreinigung mit entgegengesetztem Leitfähigkeitstyp (z.B. P-Typ gegen N-Typ) gebildet. Jedoch ist es möglich, eine P-Wanne mit hoher Verunreinigungskonzentration in dem Zellabschnitt A unter Verwendung einer Verunreinigung des gleichen Leitfähigkeitstyp (z.B. P-Typ für P-Typ) zu bilden, um die Verunreinigungskonzentration der Wanne zu erhöhen. Außerdem ist in der ersten Ausführungsform eine erste N-Wanne in der ersten P-Wanne gebildet, um die zweite P-Wanne mit einer Verunreinigungskonzentration kleiner als diejenige der ersten P-Wanne auszubilden. Jedoch ist es auch möglich, N-Wannen mit niedriger und hoher Verunreinigungskonzentration zu bilden, indem eine erste N-Wanne mit einer Verunreinigungskonzentration höher als diejenige der ersten P-Wanne in der ersten P-Wanne ausgebildet wird.
  • Wie oben beschrieben, können gemäß dieser Erfindung Wannen mit verschiedenen Verunreinigungskonzentrations-Graden leicht gebildet werden und somit können die Wannen selektiv verwendet werden, um die gewünschten Elemente zu erreichen. In dem DRAM oder dgl. kann eine Zelle oder Zellen in der Wanne mit der höchsten Verunreinigungskonzentration gebildet werden und der Peripherie-Schaltungsabschnitt kann in der Wanne mit der Verunreinigungskonzentration gebildet werden, die der höchsten Verunreinigungskonzentration am nächsten ist, was ermöglicht, die Leistungsfähigkeit und die Eigenschaften der Halbleitereinrichtung wesentlich zu verbessern.

Claims (26)

1. Halbleitereinrichtung, umfassend:
- ein Halbleitersubstrat (301);
- eine erste Wanne (P-Wanne-1) eines ersten Leitfähigkeitstyps (P), die in dem Halbleitersubstrat (301) gebildet ist;
- eine zweite Wanne (P-Wanne-2) des ersten Leitfähigkeitstyps (P), die getrennt von der ersten Wanne (P-Wanne-1) in dem Halbleitersubstrat (301) gebildet ist, wobei die Oberflächen Verunreinigungskonzentration (P) der zweiten Wanne (P- Wanne-2) niedriger eingestellt ist, als diejenige (P&spplus;&spplus;) der ersten Wanne (P-Wanne-1);
- eine Speicherzelle, die in der ersten Wanne (P-Wanne-1) gebildet ist; und
- eine Peripherieschaltung, die in der zweiten Wanne (P- Wanne-2) gebildet ist und ausgelegt ist, um Kombination mit der Speicherzelle zu arbeiten,
gekennzeichnet durch:
- eine Schaltungseinrichtung (9B; 309, 314), die ein vorgegebenes Potential (int.VBB) an die ersten und zweiten Wannen liefert;
- eine dritte Wanne (N-Wanne-2) eines zweiten Leitfähigkeitstyps (N) die getrennt von dem Halbleitersubstrat (301) in der zweiten Wanne (P-Wanne- 2) gebildet ist, und einen PN-Übergang zwischen der dritten Wanne (N-Wanne-2) und der zweiten Wanne (P- Wanne-2) oder zwischen der zweiten Wanne (P-Wanne-2) und dem Halbleitersubstrat (301), der durch eine Potentialdifferenz zwischen dem Potential des Halbleitersubstrats (301) und dem Potential der dritten Wanne (N-Wanne-2) in Sperrichtung vorgespannt ist, um dadurch die dritte Wanne (N-Wanne-2) von den anderen Wannen elektrisch zu isolieren, wobei zumindest ein Teil der Peripherieschaltung in der dritten Wanne (N- Wanne-2) gebildet ist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie außerdem umfaßt:
eine vierte Wanne (P-Wanne-3) des ersten Leitfähigkeitstyps (P), die getrennt von der ersten Wanne (P-Wanne-1) und der zweiten Wanne (P-Wanne-2) in dem Halbleitersubstrat (301) gebildet ist, wobei die vierte Wanne (P-Wanne-3) eine Verunreinigungskonzentration (P&spplus;) aufweist, die niedriger eingestellt ist als diejenige (P&spplus;&spplus;) der ersten Wanne (P- Wanne-1) und eine darin gebildete zweite Peripherieschaltung aufweist, die zur Arbeitsweise in Kombination mit der Speicherzelle ausgelegt ist.
3. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß sie außerdem umfaßt:
eine fünfte Wanne (N-Wanne-1) des zweiten Leitfähigkeitstyps (N), die getrennt von der ersten Wanne (P-Wanne-1), der zweiten Wanne (P-Wanne-2), der vterten Wanne (P-Wanne-3) und dem Halbleitersubstrat (301) gebildet ist, wobei eine dritte Peripherieschaltung ausgelegt ist, um in Kombination mit der in der fünfter Wanne (N-Wanne-1) gebildeten Speicherzelle zu arbeiten.
4. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Verunreinigungskonzentration (P&spplus;) der vierten Wanne (P- Wanne-3) niedriger eingestellt ist als diejenige (P&spplus;&spplus;) der ersten Wanne (P-Wanne-1) und höher als diejenige (P) der zweiten Wanne (P-Wanne-2).
5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Wanne (P-Wanne-1) mit hoher Verunreinigungskonzentration (P&spplus;&spplus;) des ersten Leitfähigkeitstyps (P) eine implantierte und diffundierte Verunreinigung des zweiten Leitfähigkeitstyps (N) umfaßt.
6. Halbleitereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Verunreinigungskonzentration (N&spplus;), der dritten Wanne (N- Wanne-2) niedriger eingestellt ist als diejenige (N) der fünften Wanne (N-Wanne-1).
7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß sie außerdem umfaßt:
eine Spannungsversorgungseinrichtung (Fig. 9A), die ein Potential (+4 V), das sich von demjenigen (+5 V) des Halbleitersubstrats (301) unterscheidet, an die dritte Wanne (N-Wanne-2) zuführt, dadurch gekennzeichnet, daß das Halbleitersubstrat (301) vom zweiten Leitfähigkeitstyps (N) ist.
8. Halbleitereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß zumindest eine Wanne des zweiten Leitfähigkeitstyps (N) (N- Wanne-1, N-Wanne-2) in der zweiten Wanne (P-Wanne-2) gebildet ist und jede der Wannen vom zweiten Leitfähigkeitstyp mit einem unabhängigen Potential beaufschlagt wird.
9. Halbleitereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das Potential (+5 V) des Halbleitersubstrats (301) von einer externen Energiequelle (ExtVCC) der Halbleitereinrichtung angelegt wird und die Spannungsversorgungseinrichtung (Fig. 91) eine Spannungs- Wandlerschaltung umfaßt, um das Ausgangspotential der externen Quelle (ExtVCC) auf ein unterschiedliches Potential (+4 V) umzuwandeln.
10. Halbleitereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Spannungs-Wandlerschaltung (Fig. 9A) in einer Wanne (N- Wanne-1) gebildet ist, die getrennt von der ersten Wanne (P-Wanne-1) und der zweiten Wanne (P-Wanne-2) in dem Halbleitersubstrat (301) gebildet ist.
11. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die erste Wanne (P-Wanne-1) in einer Wanne (N-Wanne-52) des zweiten Leitfähigkeitstyps (N) gebildet ist, die getrennt von den anderen Wannen in dem Halbleitersubstrat (301) gebildet ist.
12. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Speicherzelle eine DRAM-Struktur aufweist und einen Speicherzellen-Kondensatorabschnitt (311, 312) und einen MOS-Transistorabschnitt (308, 313) zum Laden und Entladen des Speicherzellen-Kondensatorabschnitts (311, 312) umfaßt.
13. Halbleitereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der Speicherzellen-Kondensatorabschnitt (311, 312) eine Grabenzellenstruktur (Fig. 10) aufweist.
14. Halbleitereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der Speicherzellen-Kondensatorabschnitt (311, 312) eine geschichtete Zellstruktur (Fig. 11) aufweist.
15. Halbleitereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der Speicherzellen-Kondensatorabschnitt (311, 312) eine geschichtete Grabenzellstruktur (Fig. 12) aufweist.
16. Halbleitereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der Speicherzellen-Kondensatorabschnitt (311, 312) eine planare Zellenstruktur (Fig. 13) aufweist.
17. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Speicherzelle eine SRAM-Struktur (Fig. 14) aufweist.
18. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Wanne (P-Wanne-2, 102-2) eine dotierte und diffundierte Verunreinigung des zweiten Leitfähigkeitstyps (N) umfaßt, um eine Verunreinigungskonzentration der zweiten Wanne (P-Wanne-2, 102-2) zu erreichen, die niedriger ist als diejenige der ersten Wanne (P-Wanne-1, 102-1).
19. Halbleitereinrichtung nach Anspruch 2 oder 18, dadurch gekennzeichnet, daß die vierte Wanne (P-Wanne-3) mit einem ersten Leitfähigkeitstyp (P) eine dotierte und diffundierte Verunreinigung des zweiten Leitfähigkeitstyps umfaßt um eine Verunreinigungskonzentraticn der vierten Wanne (P- Wanne-3) zu erreichen, die niedriger ist als diejenige der ersten Wanne (P-Wanne-1).
20. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Wanne (P-Wanne-1) mit einem ersten Leitfähigkeitstyp (P) eine dotierte und diffundierte Verunreinigung des ersten Leitfähigkeitstyps (P) umfaßt, um eine Verunreinigungskonzentration der ersten Wanne (P- Wanne-1, 102-1) zu erreichen, die höher ist als diejenige der zweiten Wanne (P-Wanne-2, 102-2).
21. Halbleitereinrichtung nach Anspruch 2 oder 20, dadurch gekennzeichnet, daß die erste Wanne (P-Wanne-1) mit einem ersten Leitfähigkeitstyp (P) eine dotierte und diffundierte Verunreinigung des ersten Leitfähigkeitstyps (P) umfaßt, um eine Verunreinigungskonzentration der ersten Wanne (P- Wanne-1, 102-1) zu erreichen, die höher ist als diejenige der vierten Wanne (P-Wanne-3).
22. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle eine RAM-Speicherzelle ist; und die Peripherieschaltung einen MOS-Transistor umfaßt.
23. Halbleitereinrichtung nach Anspruch 22, dadurch gekennzeichnet, daß die hohe Verunreinigungskonzentration (P&spplus;&spplus;) mit einem ersten Leitfähigkeitstyp (P) eine dotierte und diffundierte Verunreinigung des zweiten Leitfähigkeitstyps (N) umfaßt.
24. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
- das Halbleitersubstrat (301) vom zweiten Leitfähigkeitstyp (N) ist;
- die Speicherzelle eine DRAM-Zelle ist;
- eine interne Wanne (N-Wanne-2) des zweiten Leitfähigkeitstyps (N) in der zweiten Wanne (P-Wanne-2) gebildet ist, so daß sie einen ersten MOS-Transistor umfaßt, der ausgelegt ist, um in Kombination mit der Speicherzelle zu arbeiten;
- eine zweite Peripherieschaltungswanne (P-Wanne-3) des ersten Leitfähigkeitstyps (P) getrennt von der ersten Wanne (P-Wanne-1) in dem Halbleitersubstrat (301) gebildet ist, um einen zweiten MOS-Transistor zu umfassen, der ausgelegt ist, um in Kombination mit der Speicherzelle zu arbeiten, wobei die Verunreinigungskonzentration (P&spplus;) der zweiten Peripherieschaltungswanne (P-Wanne-3) niedriger eingestellt ist als diejenige (P&spplus;&spplus;) der ersten Wanne (P-Wanne-1); und
- eine dritte Peripherieschaltungswanne (N-Wanne-1) des zweiten Leitfähigkeitstyps (N) getrennt von der ersten Wanne (P-Wanne-1) in dem Halbleitersubstrat (301) gebildet ist, um einen dritten MOS-Transistor zu umfassen, der ausgelegt ist, um in Kombination mit der Speicherzelle zu arbeiten.
25. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzechnet, daß das Halbleitersubstrat (301) vom zweiten Leitfähigkeitstyp (N) ist; und außerdem umfaßt:
- eine zweite Speicherzellenwanne (N-Wanne-61) des zweiten Leitfähigkeitstyps (N), die in einer ersten Speicherzellenwanne (P-Wanne-62) des ersten Leitfähigkeitstyps (P) gebildet ist;
- eine DRAM-Zelle, die in der zweiten Speicherzellenwanne (N-Wanne-61) gebildet ist;
- eine erste Peripherieschaltungswanne (N-Wanne-62) des zweiten Leitfähigkeitstyps (N), die getrennt von der ersten Speicherzellenwanne (P-Wanne-62) in dem Halbleitersubstrat (301) gebildet ist, wobei die Verunreinigungskonzentration (N) der ersten Peripherieschaltungswanne (N-Wanne-62) niedriger eingestellt ist als diejenige (P&spplus;&spplus;) der zweiten Speicherzellenwanne (N-Wanne-61);
- eine interne Wanne (P-Wanne-61) des ersten Leitfähigkeitstyps (P), die in der ersten Peripherieschaltungswanne (N-Wanne-62) gebildet ist, um einen ersten MOS-Transistor zu umfassen, der ausgelegt ist, um in Kombination mit der Speicherzelle zu arbeiten;
- eine zweite Peripherieschaltungswanne (N-Wanne-63) des zweiten Leitfähigkeitstyps (N), die getrennt von der ersten Speicherzellenwanne (P-Wanne-62) in dem Halbleitersubstrat (301) gebildet ist, um einen zweiten MOS-Transistor zu umfassen, der ausgelegt ist, um in Kombination mit der Speicherzelle zu arbeiten, wobei die Verunreinigungskonzentration (N&spplus;) der zweiten Peripherieschaltungswanne (N-Wanne-63) niedriger eingestellt ist als diejenige (N&spplus;&spplus;) der zweiten Speicherzellenwanne (N-Wanne-61); und
- eine dritte Peripherieschaltungswanne (P-Wanne-61) des ersten Leitfähigkeitstyps (P), die getrennt von der ersten Speicherzellenwanne (P-Wanne-62) in den Halbleitersubstrat (301) gebildet ist, um einen dritten MOS-Transistor zu umfassen, der ausgelegt ist, um in Kombination mit der Speicherzelle zu arbeiten.
26. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
- das zweite Halbleitersubstrat (301) von einem zweiten Leitfähigkeitstyps (N) ist;
- die Speicherzelle eine DRAM-Zelle ist;
- eine interne Wanne (N-Wanne-2) des zweiten Leitfähigkeitstyps (N) in der zweiten Wanne (P-Wanne-2) gebildet ist, um einen ersten MOS-Transistor zu umfassen, der ausgelegt ist, um in Kombination mit der Speicherzelle zu arbeiten; und
- eine zweite Peripherieschaltungswanne des zweiten Leitfähigkeitstyps (N) getrennt von der ersten Wanne (P-Wanne-1) in dem Halbleitersubstrat (301) gebildet ist, um einen zweiten MOS-Transistor zu umfassen, der ausgelegt ist, um in Kombination mit der Speicherzelle zu arbeiten, wobei die Verunreinigungskonzentration der zweiten Peripherieschaltungswanne höher eingestellt ist als diejenige der internen Wanne (N-Wanne-2), die in der zweiten Wanne (P-Wanne-2) gebildet ist.
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