DE10150503B4

DE10150503B4 - Halbleiterspeicherzelle mit Tiefgrabenkondensator und Verfahren zur Ausbildung einer Halbleiterspeicherzelle

Info

Publication number: DE10150503B4
Application number: DE10150503A
Authority: DE
Inventors: Joseph Wu
Original assignee: Promos Technologies Inc
Current assignee: Promos Technologies Inc
Priority date: 2001-10-03
Filing date: 2001-10-12
Publication date: 2009-07-23
Anticipated expiration: 2021-10-13
Also published as: US6479852B1; DE10150503A1; JP2003124344A; JP3795366B2

Abstract

Halbleiterspeicherzelle, welche aufweist:
ein Substrat (30) mit mehreren tiefen Gräben (32), die in Form eines Arrays angeordnet sind;
mehrere Tiefgrabenkondensatoren, die in jedem tiefem Graben (32) vorgesehen sind, wobei jeder Tiefgrabenkondensator einen Speicherknoten (36) aufweist, der in dem Substrat (30) vorgesehen ist und den tiefen Graben (32) umgibt, ein Kondensatordielektrikum (38), das auf der Seitenwand des tiefen Grabens (32) vorgesehen ist, und eine Elektrodenplatte (40), welche den tiefen Graben (32) füllt;
eine Isolierschicht (42), welche jeden Tiefgrabenkondensator abdeckt und erste Kontaktlöcher (49) aufweist, um vorbestimmte Bereiche der Elektrodenplatte (40) freizulegen, wobei die freigelegten Bereiche der Elektrodenplatte (40) dotiert sind und erste dotierte Bereiche (50) bilden;
mehrere Steuergateelektroden (44), die auf der Isolierschicht (42) durch Musterbildung über jedem Tiefgrabenkondensator gebildet werden, wobei jeder erste dotierte Bereich (50) auf einer Seite einer Steuergateelektrode (44) vorgesehen ist;
eine Gateisolierschicht (48), welche die Seitenwand und die Oberseite der Steuergateelektroden...

Description

Die vorliegende Erfindung betrifft Speicherzellen, und insbesondere dynamische Speicherzellen mit wahlfreiem Zugriff (DRAM), die einen Kondensator mit tiefem Graben und einen vertikalen Transistor aufweisen. Der vertikale Transistor weist einen Kanalbereich auf, der die Seitenwand und die Oberseite einer Steuergateelektrode umgibt, um eine ausreichende Kanallänge zur Verfügung zu stellen, und Kriechströme zu verringern.
Es besteht beträchtliches Interesse an der Verringerung der Abmessungen einzelner Halbleiterbauteile, um deren Dichte auf dem Chip einer integrierten Schaltung (IC) zu erhöhen. Hierdurch werden die Abmessungen und der Stromverbrauch des Chips verringert, und wird ein schnellerer Betrieb des Chips erreicht. Um eine Speicherzelle mit minimalen Abmessungen zu erhalten muß die Gatelänge in einem herkömmlichen Transistor verringert werden, um die Abmessungen in Querrichtung der Speicherzelle zu verringern. Eine derartige, kürzere Gatelänge führt jedoch zu höheren Kriechströmen, die nicht tolerierbar sind, und daher muß die Spannung auf der Bitleitung entsprechend verringert werden. Hierdurch werden die Ladungen verringert, die in einem Speicherkondensator gespeichert werden, wodurch eine größere Kapazität benötigt wird, um sicherzustellen, dass gespeicherte Ladungen korrekt gemessen werden.
Zur Lösung der voranstehend geschilderten Probleme wurden ein Stapelkondensator und ein Kondensator mit tiefem Graben für eine hochintegrierte Speicherzelle entwickelt, beispielsweise eine dynamische Speicherzelle mit wahlfreiem Zugriff (DRAM). Hierbei ist der Kondensator mit tiefem Graben in einem tiefen Graben innerhalb des Siliziumsubstrats vorgesehen, so dass der Kondensatorspeicherbereich keine zusätzliche Waferfläche verbraucht. Weiterhin wurde vor kurzem ein vertikaler Transistor entwickelt, bei dem die Gatelänge auf einem geeigneten Wert zum Erhalten eines niedrigen Kriechstroms gehalten werden kann, ohne die Bitleitungsspannung zu verringern, oder die Abmessungen in Querrichtung der Speicherzelle zu erhöhen.
Die deutsche Offenlegungsschrift DE 100 08 814 A1 offenbart einen DRAM mit einem vertikalen Transistor. Der DRAM weist einen in einem Substrat ausgebildeten Tiefgrabenkondensator mit zwei in einem Graben ausgebildeten Polysiliziumschichten auf, wobei die zweite Polysiliziumschicht von dem Substrat durch eine Gate-Oxidschicht getrennt ist, an welcher angrenzend ein Kanalbereich in dem Substrat ausgebildet ist.
Die deutsche Patentschrift DE 199 43 760 C1 lehrt eine DRAM-Zellenanordnung, bei der ein Kondensator in einer Vertiefung eines ersten Substrats und ein vertikaler Transistor mit einem Kanalbereich zwischen zwei übereinander angeordneten Source/Drain-Gebieten in einem zweiten Substrat ausgebildet ist.
Das amerikanische Patent US 5,252,845 A offenbart eine DRAM-Zelle mit einem Tiefgrabenkondensator und einem vertikalen Transistor oberhalb eines gestapelten Grabenkondensators, der um eine Siliziumstütze herum ausgebildet ist.
Eine Art eines vertikalen Transistors mit einem Kondensator mit tiefem Graben ist in dem US-Patent 6,034,389 A beschrieben. Wie in 1 gezeigt, weist ein Siliziumsubstrat 10 des P-Typs mehrere tiefe Gräben 11 und mehrere Säulen 12 auf, entsprechend den tiefen Gräben 11. In dem unteren Bereich eines tiefen Grabens 11 ist ein Diffusionsbereich 13 des n⁺-Typs auf der Seitenwand der Säule 12 vorgesehen, um als Sourcebereich eines vertikalen Transistors und als Speicherknoten eines Kondensators mit tiefem Graben zu dienen, ist ein Feldisolierbereich 14 des p⁺-Typs auf dem Boden des tiefen Grabens 11 vorgesehen, um eine ausreichende Isolierung zwischen den benachbarten Diffusionsbereichen 13 des n⁺-Typs sicherzustellen, ist ein ONO-Dünnfilm 15 auf der Seitenwand des tiefen Grabens 11 vorgesehen, um als Kondensatordielektrikum des Kondensators mit tiefem Graben zu dienen, und füllt eine Polysiliziumschicht 16 des n⁺-Typs den unteren Bereich des tiefen Grabens 11 aus, um als Elektrodenplatte des Kondensators mit tiefem Graben zu dienen.
In dem oberen Bereich des tiefen Grabens 11 deckt eine Sperroxidschicht 17 die Oberseite der Polysiliziumschicht des n⁺-Typs ab, sind zwei Polysiliziumschichten 19 des n⁺-Typs, die ein Muster in Form zweier benachbarter Wortleitungen bilden, auf der Sperroxidschicht vorgesehen, um als zwei Steuergateelektroden zu dienen, ist eine Gateoxidschicht 18 auf der Seitenwand des tiefen Grabens 11 so angeordnet, dass sie die Steuergateelektroden 19 umgibt, ist ein Diffusionsbereich 20 des n⁺-Typs auf der Oberseite der Säule 12 angeordnet, um als Drainbereich des vertikalen Transistors zu dienen, und ist eine Metallschicht 22 über dem vertikalen Transistor und senkrecht zu den Wortleitungen so angeordnet, dass sie als Bitleitung dient.
Bei der voranstehend geschilderten Speicherzelle bilden die Polysiliziumschichten 19 des n⁺-Typs, der Diffusionsbereich 13 des n⁺-Typs, und der Diffusionsbereich des n⁺-Typs den vertikalen Transistor, und bilden der Diffusionsbereich 13 des n⁺-Typs, der ONO-Dünnfilm 15, und die Polysiliziumschichten 16 des n⁺-Typs den Kondensator mit tiefem Graben. Im Falle einer offenen Bitleitung ist der Speicherknoten des Kondensators mit tiefem Graben für sämtliche Speicherzellen in dem Array gemeinsam vorgesehen, und wird die Ladung auf dem Diffusionsbereich 13 des n⁺-Typs innerhalb jeder Säule 12 gespeichert. Weiterhin ist ein Kanalbereich 24 zwischen den Diffusionsbereichen 13 und 20 des n⁺-Typs auf der Seitenwand der Säule 12 angeordnet, um als streifenförmiger Kanal des vertikalen Transistors zu dienen.
Um einen Kriechstrom in dem ausgeschalteten Zustand zu verhindern, ist eine ausreichende Länge des Kanalbereiches 24 erforderlich. Eine Vorgehensweise, um dies zu erzielen, besteht darin, den tiefen Graben 11 mit größerer Tiefe herzustellen, jedoch wird die Tiefe durch Verfahrenseinschränkungen begrenzt. Eine andere Vorgehensweise besteht in der Einstellung des Größenverhältnisses des Kondensators mit tiefem Graben zum vertikalen Transistor innerhalb des tiefen Grabens 11, jedoch ruft dies Schwierigkeiten in Bezug auf die Feinabstimmung der elektrischen Leistung hervor.
Die vorliegende Erfindung stellt eine Halbleiterspeicherzelle zur Verfügung, die einen Kondensator mit tiefem Graben und einen vertikalen Transistor aufweist, und bei welcher ein Kanalbereich eine ausreichende Länge zur Verringerung von Kriechströmen aufweist.
Die Halbleiterspeicherzelle weist auf
ein Substrat mit mehreren tiefen Gräben, die in Form eines Arrays angeordnet sind;
mehrere Tiefgrabenkondensatoren, die in jedem tiefem Graben vorgesehen sind, wobei jeder Tiefgrabenkondensator einen Speicherknoten aufweist, der in dem Substrat vorgesehen ist und den tiefen Graben umgibt, ein Kondensatordielektrikum, das auf der Seitenwand des tiefen Grabens vorgesehen ist, und eine Elektrodenplatte, welche den tiefen Graben füllt;
eine Isolierschicht, welche jeden Tiefgrabenkondensator abdeckt und erste Kontaktlöcher aufweist, um vorbestimmte Bereiche der Elektrodenplatte freizulegen, wobei die freigelegten Bereiche der Elektrodenplatte dotiert sind und erste dotierte Bereiche bilden;
mehrere Steuergateelektroden, die auf der Isolierschicht durch Musterbildung über jedem Tiefgrabenkondensator gebildet werden, wobei jeder erste dotierte Bereich auf einer Seite einer Steuergateelektrode vorgesehen ist;
eine Gateisolierschicht, welche die Seitenwand und die Oberseite der Steuergateelektroden abdeckt; und
eine Graben-Si-Schicht, welche die Isolierschicht, die Gateisolierschicht und die freigelegten Bereiche der Elektrodenplatte abdeckt, um die ersten Kontaktlöcher zu füllen, wobei die Graben-Si-Schicht auf der Isolierschicht bereichsweise dotiert ist und zweite dotierte Bereiche bildet, die auf der anderen Seite der Steuergateelektrode vorgesehen sind;
wobei die ersten und zweiten dotierten Bereiche als Source- und Drainbereiche dienen und die Graben-Si-Schicht einen Kanalbereich zwischen den ersten und zweiten dotierten Bereichen bildet.
Daher besteht ein Hauptvorteil der Erfindung in der Bereitstellung eines tiefen Grabens, der in einem Array angeordnet ist und große Abmessung in Querrichtung aufweist.
Ein weiterer Vorteil der Erfindung besteht in der Bereitstellung eines Kondensators mit tiefem Graben unterhalb eines vertikalen Transistors, ohne Abmessungen in Querrichtung der DRAM-Zelle zu verbrauchen.
Ein weiterer Vorteil der Erfindung besteht in der Bereitstellung eines Kanalbereiches, welcher die Seitenwand und die Oberseite der Steuergateelektrode umgibt.
Ein weiterer Vorteil der Erfindung besteht in der Erhöhung der Länge des Kanalbereiches, um so Kriechströme zu verringern.
Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Es zeigt:
1 eine Schnittansicht eines vertikalen Transistors mit einem Kondensator mit tiefem Graben nach dem Stand der Technik;
2A und 2B Aufsichten auf tiefe Gräben gemäß der ersten Ausführungsform der vorliegenden Erfindung;
3A bis 3C Schnittansichten entlang der Linie 3-3 in 2;
4 eine Aufsicht auf Wortleitungen;
5 eine Schnittansicht entlang der Linie 5-5 in 4;
6 eine Aufsicht auf aktive Bereiche;
7 eine Schnittansicht entlang der Linie 7-7 in 6;
8 eine Aufsicht auf eine Gateisolierschicht;
9 eine Schnittansicht entlang der Linie 9-9 in 8;
10 eine Aufsicht auf einen Sourcebereich;
11 eine Schnittansicht entlang der Linie 11-11 in 10;
12 eine Aufsicht auf eine Graben-Si-Schicht;
13A und 13B Schnittansichten entlang der Linie 13-13 in 12;
14 eine Aufsicht auf Bitleitungen;
15A und 15B Schnittansichten entlang der Linie 15-15 von 14;
16A bis 16G Aufsichten auf eine DRAM-Zelle gemäß einer zweiten Ausführungsform der vorliegenden Erfindung; und
17A bis 17I Schnittansichten entlang der Linie 17-17 in 16.
Gleiche Bezugszeichen bezeichnen entsprechende Merkmale in sämtlichen Zeichnungen.
Die vorliegende Erfindung stellt DRAN-Zellen zur Verfügung, welche das Muster eines Arrays aufweisen, und zwar dadurch, dass sich Wortleitungen und Bitleitungen senkrecht schneiden. Die DRAM-Zelle kann auch bei einer gefalteten Bitleitungsstruktur (vgl. US 4,044,340 A ) oder einer offenen Bitleitungsstruktur eingesetzt werden. Jede Speicherzelle weist einen vertikalen Transistor und einen unterhalb des vertikalen Transistors angeordneten Kondensator mit tiefem Graben auf. Der vertikale Transistor weist einen Kanalbereich auf, der die Seitenwand und die Oberseite der Gateelektrode umgibt, um eine geeignete Kanallänge zu erzielen. Hierdurch können Kriechströme verringert werden, ohne dass Fläche in Querrichtung der Speicherzelle verbraucht wird.
[Erste Ausführungsform]
Die erste Ausführungsform stellt eine DRAN-Zelle zur Verfügung, die bei der gefalteten Bitleitungsstruktur eingesetzt wird, und bei welcher jeder aktive Bereich (AA) zwei aktive Gateelektroden und eine Bitleitung aufweist, und die Gateelektroden anhand einer bestimmten Regel über einem tiefem Graben angeordnet sind. Die 2, 4, 6, 8, 10, 12 und 14 sind Aufsichten auf eine DRAM-Zelle gemäß der ersten Ausführungsform der vorliegenden Erfindung. Die 3, 5, 7, 9, 11, 13 und 15 sind Schnittansichten der DRAM-Zelle gemäß der ersten Ausführungsform der vorliegenden Erfindung.
Nunmehr wird auf die 2 und 3 Bezug genommen. Die 2A und 2B sind Aufsichten auf tiefe Gräben gemäß der ersten Ausführungsform der vorliegenden Erfindung. Die 3A bis 3C sind Schnittansichten entlang der Linie 3-3 von 2. Wie aus 2A hervorgeht, stellt im Vergleich zum Ort und den Abmessungen herkömmlicher tiefer Gräben DT die erste Ausführungsform mehrere tiefe Gräben 32 mit größerer Abmessung in Querrichtung zur Verfügung, die in einem Array angeordnet sind. Hierdurch werden die Prozesseigenschaften des tiefen Grabens 32 verbessert, und wird eine höhere Kapazität zur Verfügung gestellt, die nachfolgend in dem tiefen Graben 32 ausgebildet wird. Bei der Herstellung eines Kondensators mit tiefem Graben werden, wie in 3A gezeigt, Photolithographie und Ätzung bei einem Siliziumsubstrat 30 des P-Typs zur Ausbildung der tiefen Gräben 32 und entsprechender Säulenbereiche 34 verwendet. Dann werden, wie in 3B gezeigt, eine ASG-Schicht, die als Sourcediffusionsmaterial verwendet wird, und eine Oxidschicht hintereinander auf der Seitenwand und auf dem Boden der tiefen Gräben 32 abgelagert. Ein kurzer Wärmebehandlungsvorgang bei hoher Temperatur wird dann eingesetzt, damit Arsenionen in die Seitenwand des Säulenbereiches 34 hineindiffundieren, was zu einem Diffusionsbereich 36 des n⁺-Typs führt, welcher den tiefen Graben 32 umgibt. Dann werden, wie in 3B gezeigt, nach Entfernen der Oxidschicht und der ASG-Schicht, ein NO-Dielektrikum 38, das eine Oxidschicht aufweist, und eine Siliziumnitridschicht auf der Seitenwand des tiefen Grabens 32 hergestellt. Dann wird, wie in 3C gezeigt, chemische Dampfablagerung (CVD) dazu eingesetzt, die tiefen Gräben 32 mit einer undotierten Polysiliziumschicht 40 zu füllen, und dann wird eine Rückätzung bei der Polysiliziumschicht 40 eingesetzt, um die Oberseiten des NO-Dielektrikums 38, der Säulenbereiche 34 und der Polysiliziumschicht 40 abzutragen. Dann wird eine erste Isolierschicht 42 auf der eingeebneten Oberfläche des Siliziumsubstrats 30 ausgebildet. Auf diese Weise wird ein Kondensator mit tiefem Graben fertiggestellt, mit dem Diffusionsbereich 36 des n⁺-Typs als Speicherknoten, dem NO-Dielektrikum 38 als Kondensator-Dielektrikum, und der Polysiliziumschicht 40 als Elektrodenplatte. Die erste Isolierschicht 42 aus Siliziumoxid wird dazu verwendet, eine Steuergateelektrode zu isolieren, die nachfolgend über dem Kondensator mit tiefem Graben hergestellt wird.
Nunmehr wird auf die 4 und 5 Bezug genommen. 4 ist eine Aufsicht auf Wortleitungen. 5 ist eine Schnittansicht entlang der Linie 5-5 in 4. Unter Verwendung von Ablagerung, Photolithographie und Ätzung wird eine Polysiliziumschicht des n⁺-Typs, die auf der ersten Isolierschicht 42 vorgesehen ist, mit einem Muster versehen, so dass mehrere Wortleitungen 43 entstehen. Über jedem tiefem Graben 32 erstrecken sich zwei Wortleitungen 43 in Längsrichtung.
Nunmehr wird auf die 6 und 7 Bezug genommen. 6 ist eine Aufsicht auf aktive Bereiche. 7 ist eine Schnittansicht entlang der Linie 7-7 in 6. Nach der Ablagerung einer zweiten Isolierschicht 46 aus Siliziumoxid auf der gesamten Oberfläche des Siliziumsubstrats 30 werden Photolithographie und Ätzung verwendet, um die zweite Isolierschicht 46 innerhalb der aktiven Bereiche zu entfernen. Daher dient die Wortleitung 43, die innerhalb des aktiven Bereiches freigelegt wird, als Steuergateelektrode 44.
Nunmehr wird auf die 8 und 9 Bezug genommen. 8 ist eine Aufsicht auf eine Gateisolierschicht. 9 ist eine Schnittansicht entlang der Linie 9-9 in 8. Nach Ablagern einer dritten Isolierschicht 48 aus Siliziumoxid auf der gesamten Oberfläche des Siliziumsubstrats 30 werden Photolithographie und Ätzung dazu verwendet, den Hauptanteil der dritten Isolierschicht 48 zu entfernen, so dass die dritte Isolierschicht 48 nur auf der Seitenwand und der Oberseite der Steuergateelektrode 44 übrigbleibt, um als Gateisolierschicht 48 zu dienen.
Nunmehr wird auf die 10 und 11 Bezug genommen. 10 ist eine Aufsicht auf einen Sourcebereich. 11 ist eine Schnittansicht entlang der Linie 11-11 in 10. Unter Verwendung von Photolithographie und Ätzung werden mehrere erste Kontaktlöcher 49 in dem freigelegten Bereich der ersten Isolierschicht 42 ausgebildet, so dass ein Teil der Polysiliziumschicht 40 freigelegt wird. In jedem aktiven Bereich werden zwei erste Kontaktlöcher 49 außerhalb der beiden Steuergateelektroden 44 hergestellt. Unter Verwendung von Ionenimplantierung wird dann ein dotierter Bereich 50 des n⁺-Typs auf der freigelegten Fläche der Polysiliziumschicht 40 in dem ersten Kontaktloch 49 ausgebildet, um als Sourcebereich 50 zu dienen.
Nunmehr wird auf die 12 und 13 Bezug genommen. 12 ist eine Aufsicht auf eine Graben-Si-Schicht. Die 13A und 13B sind Schnittansichten entlang der Linie 13-13 in 12. Wie aus 13A hervorgeht, wird eine Graben-Si-Schicht 52 auf der gesamten Oberfläche des Siliziumsubstrats 30 so abgelagert, dass die ersten Kontaktlöcher 49 gefüllt werden, so dass die Graben-Si-Schicht 52 elektrisch mit dem Sourcebereich 50 verbunden ist. Dann wird unter Einsatz von Photolithographie und Ätzung die Graben-Si-Schicht 52, welche die zweite Isolierschicht 46 bedeckt, entfernt. Dann werden, wie in 13B gezeigt ist, eine Anschlußflächen-Oxidschicht 55, eine Siliziumnitridschicht 56 und eine vierte Isolierschicht 58 aus Siliziumoxid hintereinander auf der gesamten Oberfläche des Siliziumsubstrats 30 abgelagert, und dann wird chemisch-mechanisches Polieren (CMP) dazu eingesetzt, die Oberfläche der vierten Isolierschicht 58 einzuebnen.
Nunmehr wird auf die 14 und 15 Bezug genommen. 14 ist eine Aufsicht auf Bitleitungen. Die 15A und 15B sind Schnittansichten entlang der Linie 15-15 von 14. Wie aus 15A hervorgeht, werden unter Verwendung von Photolithographie und Ätzung die vierte Isolierschicht 58, die Siliziumnitridschicht 56 und die Anschlußflächenoxidschicht 55 zwischen benachbarten Steuergateelektroden entfernt, um einen Teil der Graben-Si-Schicht 52 freizulegen, wodurch ein zweites Kontaktloch 61 ausgebildet wird. Dann wird unter Verwendung von Ionenimplantierung die freiliegende Fläche der Graben-Si-Schicht 52 dotiert, um einen dotierten Bereich 53 des n⁺-Typs zu bilden, der als Drainbereich 53 dient, und gemeinsam für die beiden benachbarten Steuergateelektroden 44 vorgesehen ist.
Daher umgibt ein Kanalbereich zwischen dem Sourcebereich 50 und dem Drainbereich 53 die Seitenwand und die Oberseite der Steuergateelektrode 44 so, dass er zu einem annähernd n-förmigen Kanalbereich wird. Hierdurch kann die Länge des Kanalbereichs erhöht werden, um Kriechströme zu verringern, ohne dass in Querrichtung Fläche der Speicherzelle verbraucht wird. Schließlich wird, wie in 15B gezeigt, eine leitfähige Schicht 60 auf der vierten Isolierschicht 58 so abgelagert, dass das zweite Kontaktloch 61 gefüllt wird, und dann wird die leitfähige Schicht 60 mit einem Muster versehen, so dass sie zu in Querrichtung verlaufenden Bitleitungen 60a innerhalb jedes aktiven Bereiches wird. Die leitfähige Schicht 60, die in dem zweiten Kontaktloch 61 verbleibt, dient als Kontaktstecker 60b.
Bei einer anderen bevorzugten Ausführungsform können die Graben-Si-Schichten 52 jedes aktiven Bereichs elektrisch miteinander verbunden sein, und wird die Spannung der Graben-Si-Schicht 52 durch eine Vorspannung moduliert.
[Zweite Ausführungsform]
Die zweite Ausführungsform stellt eine DRAN-Zelle zur Verfügung, die bei der offenen Bitleitungsstruktur eingesetzt wird, bei welcher die Wortleitungen und die Bitleitungen dieselbe Länge aufweisen, und die Größe des tiefen Grabens annähernd gleich der Größe der Zelle ist. Die 16A bis 16G sind Aufsichten auf eine DRAM-Zelle gemäß der zweiten Ausführungsform der vorliegenden Erfindung. Die 17A bis 17I sind Schnittansichten entlang der Linie 17-17 in 16.
Wie aus den 16A und 17A hervorgeht, weist bei dem voranstehend geschilderten Verfahren zur Ausbildung eines tiefen Grabens gemäß der ersten Ausführungsform das Siliziumsubstrat 30 mehrere tiefe Gräben 32 in einem Array auf, einen Diffusionsbereich 36 des n⁺-Typs, der so in dem Siliziumsubstrat 30 vorgesehen ist, dass er den tiefen Graben 32 umgibt, eine NO-Dielektrikumsschicht 38, die auf der Seitenwand des tiefen Grabens 32 vorgesehen ist, eine undotierte Polysiliziumschicht 40, welche den tiefen Graben 32 ausfüllt, sowie eine erste Isolierschicht 42, die auf der gesamten Oberfläche des Siliziumsubstrats 30 vorhanden ist.
Wie in den 16B und 17B gezeigt ist, werden nach Ablagerung einer Polysiliziumschicht des n⁺-Typs auf der ersten Isolierschicht 42, Photolithographie und Ätzung dazu verwendet, die Polysiliziumschicht des n⁺-Typs so mit einem Muster zu versehen, dass in Längsrichtung verlaufende Wortleitungen 43 über den tiefen Gräben 32 entstehen. Dann wird, wie in den 16C und 17C gezeigt, eine zweite Isolierschicht 46 abgelagert und mit einem Muster versehen, um aktive Bereiche freizulegen, so dass die Wortleitung 43 in dem aktiven Bereich als Steuergateelektrode 44 dient. Dann wird, wie in den 16D und 17D gezeigt, unter Einsatz von Ablagerung, Photolithographie und Ätzung, eine dritte Isolierschicht 48 auf der Seitenwand und der Oberseite der Steuergateelektrode 44 hergestellt, um als Gateisolierschicht 48 zu dienen.
Wie in den 16E und 17E gezeigt, werden unter Verwendung von Photolithographie und Ätzung mehrere erste Kontaktlöcher 49 in der ersten Isolierschicht 42 so hergestellt, dass vorbestimmte Bereiche der Polysiliziumschicht 40 freigelegt werden. Über jedem tiefen Graben 32 ist eines der ersten Kontaktlöcher 49 an einer Seite der Steuergateelektrode 44 angeordnet. Unter Verwendung von Ionenimplantierung wird dann der freiliegende Bereich der Polysiliziumschicht 40 dotiert, um einen dotierten Bereich 50 des n⁺-Typs zu bilden, der als Sourcebereich dient.
Wie in den 16F und 17F gezeigt ist, wird eine Graben-Si-Schicht 52 auf der gesamten Oberfläche des Siliziumsubstrats 30 so abgelagert, dass die ersten Kontaktlöcher 49 gefüllt werden, so dass die Graben-Si-Schicht 52 elektrisch mit dem dotierten Bereich 50 des n⁺-Typs verbunden ist. Unter Verwendung von Photolithographie und Ätzung wird dann die Graben-Si-Schicht 52 entfernt, welche die zweite Isolierschicht 46 bedeckt.
Danach können, wie in den 16G und 17G bis 17I gezeigt, Bitleitungen nach dem voranstehend geschilderten Verfahren gemäß der ersten Ausführungsform ausgebildet werden. Wie in 17G gezeigt ist, werden eine Anschlußflächenoxidschicht 55, eine Siliziumnitridschicht 56 und eine vierte Isolierschicht 58 mit einer eingeebneten Oberfläche hintereinander auf der gesamten Oberfläche des Siliziumsubstrats 30 ausgebildet. Dann werden, wie in 17H gezeigt, unter Einsatz von Photolithographie und Ätzung, die vierte Isolierschicht 58, die Siliziumnitridschicht 56 und die Anschlußflächenoxidschicht 55 zwischen benachbarten Steuergateelektroden 44 entfernt, um die Graben-Si-Schicht 52 freizulegen, wodurch mehrere zweite Kontaktlöcher 61 entstehen. Dann wird unter Einsatz von Ionenimplantierung der freiliegende Bereich der Graben-Si-Schicht 52 als ein dotierter Bereich 53 des n⁺-Typs ausgebildet, um als Drainbereich 53 zu dienen. Dann umgibt ein Kanalbereich zwischen dem Sourcebereich 50 und dem Drainbereich 53 die Oberseite und die Seitenwand der Steuergateelektrode 44, so dass ein annähernd n-förmiger Kanalbereich entsteht. Hierdurch kann die Länge des Kanalbereichs erhöht werden, um Kriechströme zu verringern, ohne Abmessungen in Querrichtung der DRAM-Zelle zu verbrauchen.
Schließlich wird, wie in 17I gezeigt, eine leitfähige Schicht 60 auf der vierten Isolierschicht 58 abgelagert, um das zweite Kontaktloch 61 zu füllen, und dann wird die leitfähige Schicht 60 mit einem Muster versehen, woraus in Querrichtung verlaufende Bitleitungen 60a innerhalb jedes aktiven Bereiches entstehen. Die leitfähige Schicht 60, die in dem zweiten Kontaktloch 61 übrigbleibt, dient als Kontaktstecker 60b.

Claims

Halbleiterspeicherzelle, welche aufweist: ein Substrat (30) mit mehreren tiefen Gräben (32), die in Form eines Arrays angeordnet sind; mehrere Tiefgrabenkondensatoren, die in jedem tiefem Graben (32) vorgesehen sind, wobei jeder Tiefgrabenkondensator einen Speicherknoten (36) aufweist, der in dem Substrat (30) vorgesehen ist und den tiefen Graben (32) umgibt, ein Kondensatordielektrikum (38), das auf der Seitenwand des tiefen Grabens (32) vorgesehen ist, und eine Elektrodenplatte (40), welche den tiefen Graben (32) füllt; eine Isolierschicht (42), welche jeden Tiefgrabenkondensator abdeckt und erste Kontaktlöcher (49) aufweist, um vorbestimmte Bereiche der Elektrodenplatte (40) freizulegen, wobei die freigelegten Bereiche der Elektrodenplatte (40) dotiert sind und erste dotierte Bereiche (50) bilden; mehrere Steuergateelektroden (44), die auf der Isolierschicht (42) durch Musterbildung über jedem Tiefgrabenkondensator gebildet werden, wobei jeder erste dotierte Bereich (50) auf einer Seite einer Steuergateelektrode (44) vorgesehen ist; eine Gateisolierschicht (48), welche die Seitenwand und die Oberseite der Steuergateelektroden (44) abdeckt; und eine Graben-Si-Schicht (52), welche die Isolierschicht (42), die Gateisolierschicht (48) und die freigelegten Bereiche der Elektrodenplatte (40) abdeckt, um die ersten Kontaktlöcher (49) zu füllen, wobei die Graben-Si-Schicht (52) auf der Isolierschicht (42) bereichsweise dotiert ist und zweite dotierte Bereiche (53) bildet, die auf der anderen Seite der Steuergateelektrode (44) vorgesehen sind; wobei die ersten und zweiten dotierten Bereiche (50, 53) als Source- und Drainbereiche dienen und die Graben-Si-Schicht (52) einen Kanalbereich zwischen den ersten und zweiten dotierten Bereichen (50, 53) bildet.
Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiterspeicherzelle eine gefaltete Bitleitungsstruktur verwendet.
Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass der zweite dotierte Bereich (53) zwischen zwei benachbarten Kondensatoren mit tiefem Graben und über diesen angeordnet ist, um als Drainbereich zu dienen, der zwei benachbarten Steuergateelektroden (44) gemeinsam ist.
Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Halbleiterspeicherzelle die Zelle eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) ist.
Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass auf der einen Seite der Steuergateelektrode (44) die Graben-Si-Schicht (52) das erste Kontaktloch (49) füllt, und auf der anderen Seite der Steuergateelektrode (44) ein unter einem zweiten Kontaktloch (61) freigelegter Bereich der Graben-Si-Schicht (52) zweiter dotierter Bereich ausgebildet ist.
Halbleiterspeicherzelle nach Anspruch 5, dadurch gekennzeichnet, dass die Halbleiterspeicherzelle eine offene Bitleitungsstruktur verwendet.
Halbleiterspeicherzelle nach Anspruch 6, dadurch gekennzeichnet, dass die Größe der Öffnung des tiefen Grabens (32) gleich der Größe der Halbleiterspeicherzelle ist.
Halbleiterspeicherzelle nach Anspruch 5, dadurch gekennzeichnet, dass die Halbleiterspeicherzelle eine Zelle eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) ist.
Verfahren zur Ausbildung einer Halbleiterspeicherzelle mit folgenden Schritten: Bereitstellen eines Substrats (30), das mehrere tiefe Gräben (32) aufweist; Ausbilden eines Tiefgrabenkondensators in jedem tiefem Graben (32), wobei der Tiefgrabenkondensator einen Speicherknoten (36) aufweist, der in dem Substrat (30) vorgesehen ist und den tiefen Graben (32) umgibt, ein Kondensatordieleketrikum (38), das auf der Seitenwand des tiefen Grabens (32) vorgesehen ist, und eine Elektrodenplatte (40), welche den tiefen Graben (32) füllt; Ausbilden einer Isolierschicht (42) zur Abdeckung des Tiefgrabenkondensators; Ausbilden einer Steuergateelektrode (44) auf der Isolierschicht (42) über dem Tiefgrabenkondensator; Ausbilden einer Gateisolierschicht (48) zur Abdeckung der Seitenwand und der Oberseite der Steuergateelektrode (44); Ausbilden eines ersten Kontaktloches (49) in der Isolierschicht (42) zum Freilegen eines vorbestimmten Bereiches der Elektrodenplatte (40), wobei das erste Kontaktloch (52) auf einer Seite der Steuergateelektrode (44) angeordnet ist; Ausbilden eines ersten dotierten Bereichs (50) auf dem freigelegten Bereich der Elektrodenplatte (40); Ausbilden einer Graben-Si-Schicht (52) zur Abdeckung der Isolierschicht (42) und der Gateisolierschicht (48), und zum Ausfüllen des ersten Kontaktloches (49); Ausbilden einer Dielektrikumsschicht (56, 58) zur Abdeckung der Graben-Si-Schicht; Ausbilden eines zweiten Kontaktlochs (61) in der Dielektrikumsschicht (56, 58), um einen vorbestimmten Bereich der Graben-Si-Schicht (52) freizulegen, der sich auf der anderen Seite der Steuergateelektrode (44) befindet; Dotieren des freigelegten Bereichs der Graben-Si-Schicht (52), um einen zweiten dotierten Bereich (53) zu bilden; wobei die ersten und zweiten dotierte Bereiche (50, 53) als Source- und Drainbereiche dienen und die Graben-Si-Schicht (52) einen Kanalbereich zwischen den ersten und zweiten dotierten Bereichen (50, 53) bildet.
Verfahren zur Ausbildung einer Halbleiterspeicherzelle nach Anspruch 9, gekennzeichnet durch: Ausbildung einer leitfähigen Schicht (60) auf der Dielektrikumsschicht (58), um das zweite Kontaktloch (61) auszufüllen; und Versehen der leitfähigen Schicht (6) auf der Dielektrikumsschicht (58) mit einem Muster in Form eines Bitleitungsmusters.