DE10260770A1

DE10260770A1 - DRAM-Speicher mit vertikal angeordneten Auswahltransistoren

Info

Publication number: DE10260770A1
Application number: DE10260770A
Authority: DE
Inventors: Michael Sommer; Gerhard Enders
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-12-23
Filing date: 2002-12-23
Publication date: 2004-07-15
Anticipated expiration: 2022-12-24
Also published as: DE10260770B4; US20040197989A1; US7335936B2

Abstract

Speicherzelle mit einem Grabenkondensator (TC), der in einem unteren Bereich eines im Wesentlichen senkrechten Trenchlochs (DT) ausgebildtet ist, und der eine innere sowie eine äußere Elektrode (11, 9) umfasst, wobei zwischen der inneren und der äußeren Elektrode (11, 9) eine dielektrische Schicht (10) angeordnet ist, einem vertikalen Auswahltransistor (TR), der einen im Wesentlichen senkrechten Kanalbereich (BC) aufweist, der an einem oberen Bereich des Trenchlochs (DT) angrenzend ausgebildet ist und der die innere Elektrode (11) des Grabenkondensators (TC) mit einer Bitleitung (BL) verbindet, wobei in Abhängigkeit vom Potential einer Wortleitung (WL) im Kanalbereich (BC) ein leitfähiger Kanal (35) ausbildbar ist, wobei der Kanalbereich (BC) das Trenchloch (DT) in seinem oberen Bereich teilweise einschließt, und wobei die zugehörige Wortleitung (WL) den Kanalbereich (BC) zumindest teilweise umfasst.

Description

DRAM-Speicher mit vertikal angeordneten Auswahltransistoren Die Erfindung betrifft eine Speicherzelle mit einem vertikalen Auswahltransistor, eine Anordnung dieser Speicherzellen sowie ein Verfahren zur Herstellung dieser Speicherzellen.
Mit Hilfe von wiederbeschreibbaren Halbleiterspeichern können Informationen abgespeichert und wieder ausgelesen werden. Bei einem DRAM-Halbleiterspeicher werden die Informationen in Form einer bestimmten Ladung in einem Speicherkondensator abgelegt. Jede DRAM-Speicherzelle umfasst dabei einen Grabenkondensator sowie einen Auswahltransistor. Im Grabenkondensator wird eine Ladung abgespeichert, welche die zu speichernde Information repräsentiert. Der Auswahltransistor hingegen dient als Schalter für den Ein- bzw. Auslesevorgang. Wenn der Auswahltransistor der Speicherzelle mittels der zugehörigen Wortleitung aktiviert wird, dann wird die gespeicherte Ladung zu einer Bitleitung des Halbleiterspeichers übertragen. Die Spannung der Bitleitung kann über eine Auswerteschaltung ausgewertet werden, so dass die im Grabenkondensator abgespeicherte Ladung als Information detektierbar ist.
Die Performance solcher Speicherzellen wird dabei sowohl von den Eigenschaften der einzelnen Komponenten selber als auch von deren Zusammenspiel grundlegend bestimmt.
Der stetige Trend zu immer leistungsfähigeren Speichern bedingt zunehmend höhere Integrationsdichten der Halbleiterstrukturen. Um dabei den Flächenbedarf von DRAM-Speicherzellen zu verringern, werden auch zunehmend Konzepte mit einem vertikal angeordneten Auswahltransistor untersucht.
Aus der DE 199 54 867 D1 ist eine DRAM-Zellenanordnung und ein Verfahren zu deren Herstellung bekannt, bei dem ein vertikaler Auswahltransistor vorgesehen ist. Die bekannte Zel lenanordnung weist einen Grabenkondensator auf, der im oberen Endbereich an ein horizontal angeordnetes Source-Drain-Gebiet angeschlossen ist. Versetzt zu dem oberen Source-Drain-Gebiet ist ein unteres Source-Drain-Gebiet ausgebildet, das mit einem vertikalen Verbindungskanal in Verbindung steht. Der Verbindungskanal ist von dem unteren Source-Drain-Gebiet nach oben zur Bitleitung geführt. Parallel zum Verbindungskanal ist ein Gate-Gebiet ausgebildet, das einen Teil einer Wortleitung darstellt. Die bekannte Zellenanordnung weist den Nachteil auf, dass für die Ausbildung der Speicherzelle relativ viel Fläche benötigt wird.
Es ist daher Aufgabe der Erfindung, eine Speicherzelle sowie ein Verfahren zur Herstellung von Speicherzellen zur Verfügung zu stellen, wobei der Flächenbedarf der Speicherzelle weiter verringert wird, und wobei ein schnelles Abspeichern und Auslesen von digitaler Information ermöglicht wird. Ferner ist es Aufgabe der Erfindung eine Anordnung von Speicherzellen zur Verfügung zu stellen, das eine hohe Packungsdichte der Speicherzellen erlaubt.
Diese Aufgabe der Erfindung wird durch eine Speicherzelle gemäß Anspruch 1, durch eine Anordnung von Speicherzellen gemäß Anspruch 6 sowie durch ein Verfahren zur Herstellung von Speicherzellen gemäß Anspruch 13 gelöst.
Die erfindungsgemäße Speicherzelle weist einen Grabenkondensator auf, welcher im unteren Bereich eines Trenchlochs angeordnet ist. Der Grabenkondensator umfasst eine innere Elektrode sowie eine äußere Gegenelektrode, wobei zwischen der inneren Elektrode und der äußeren Gegenelektrode eine dielektrische Schicht angeordnet ist. Die Speicherzelle weist einen vertikalen Auswahltransistor auf, über dessen Kanalbereich die innere Elektrode des Grabenkondensators mit einer Bitleitung verbunden werden kann. Der Kanalbereich wird durch eine zugehörige Wortleitung hindurch zu der Bitleitung geführt, wobei in Abhängigkeit vom Potential der Wortleitung ein leit fähiger Kanal im Inneren des Kanalbereichs ausgebildet werden kann.
Bei der erfindungsgemäßen Speicherzelle ist der im Wesentlichen senkrechte Kanalbereich entlang des horizontalen Querschnitts des Trenchlochs ausgebildet und umschließt das Trenchloch in seinem oberen Bereich wenigstens teilweise. Durch diese erfindungsgemäße Ausgestaltung der Speicherzelle weist der Kanalbereich eine große Breite gegenüber herkömmlichen Lösungen auf. Vorteilhaft ist dabei, dass durch die große Breite auch den Querschnitt des Kanalbereichs vergrößert wird, wodurch sich der Sättigungsstrom des Kanalbereichs, d.h. der maximale Ladung, die pro Zeiteinheit in die Speicherzelle oder aus der Speicherzelle transportiert werden kann, erhöht. Dies wiederum ermöglicht ein schnelleres Beschreiben und Auslesen der Speicherzelle. Daher ist diese Ausführungsform der Erfindung insbesondere für solche Anwendungen von Vorteil, bei denen es gerade auf geringe Zugriffszeiten bei der Informationsspeicherung ankommt.
Bei der erfindungsgemäßen Lösung wird der Kanalbereich so durch die zugehörige Wortleitung hindurchgeführt, dass der Kanalbereich ganz oder teilweise von der Wortleitung umschlossen wird. Mit Hilfe dieser Geometrie kann erreicht werden, dass der Kanalbereich als Source-Drain-Strecke des vertikalen Auswahltransistors dient. Im Unterschied zu konventionellen Feldeffekttransistoren kann der Source-Drain-Bereich hier von der als Gateelektrode wirkenden Wortleitung von allen Seiten umschlossen werden. Das Potential der zugehörigen Wortleitung dient dabei zur Ausbildung eines leitfähigen Kanals im Kanalbereichs. Durch Aktivieren der Wortleitung kann der Kanalbereich in den leitfähigen Zustand überführt werden und verbindet dann die innere Elektrode des Grabenkondensators mit der zugehörigen Bitleitung. Die erfindungsgemäße Lösung, den Kanalbereich durch die zugehörige Wortleitung zur Bitleitung zu führen, stellt die einfach herzustellende Ausführungsform eines vertikalen Auswahltransistors dar. Der er findungsgemäße „Surrounded Gate Transistor" verfügt wegen der umlaufend angeordneten Gateelektrode über eine erhöhte Stromergiebigkeit im Kanalbereich, so dass die Geschwindigkeit beim Beschreiben und Auslesen der Speicherzelle noch weiter erhöht werden kann.
In zwei vorteilhaften Ausführungsformen der Erfindung weisen das Trenchloch und der Kanalbereich im Wesentlichen rechteckige bzw. abgerundete Querschnitte auf. Hierdurch lassen sich regelmäßige Anordnungen von Speicherzellen besonders gut realisieren. Aufgrund der hohen Regelmäßigkeit einer solchen Anordnung, kann die Trenchkapazität durch nasschemisches Nachätzen (sog. „bottling") darüber hinaus erhöht werden. Weiterhin erlaubt eine quadratische oder kreisförmige Querschnittsfläche Q eine optimale Nutzung der Chipfläche, wobei eine minimale Zellgröße von 4,5 F² erreicht wird.
In einer weiteren vorteilhaften Weiterbildung der Erfindung wird zwischen dem Halbleiterblock und der zugehörigen, den Halbleiterblock ganz oder zumindest teilweise umschließenden Wortleitung eine Gateoxidschicht angeordnet. Von Vorteil ist dabei, dass hierdurch ein „Surrounded Gate Transistor" ausgebildet werden kann, bei dem der Halbleiterblock von allen Seiten von der als Gateelektrode wirkenden Wortleitung umgeben ist. Über den so erzeugbaren leitfähigen Kanal kann die Speicherzelle schnell beschrieben und ausgelesen werden.
Die erfindungsgemäße Anordnung umfasst eine Vielzahl von Speicherzellen M der oben beschriebenen Art. Dabei ist es von Vorteil, wenn die Trenchlöcher in einer regelmäßigen Anordnung aus Zeilen und Spalten angeordnet sind. Eine derartig regelmäßige Anordnung lässt sich prozesstechnisch einfach fertigen. Außerdem ist es bei einer derart regelmäßigen Struktur möglich, die Kapazität der Trenchlöcher durch einen Schritt des nasschemischen Nachätzens (sog. „bottling") zusätzlich zu erhöhen. Durch die höhere Kapazität wird eine si chere Speicherung der abzuspeichernden Information ermöglicht.
Es ist von Vorteil, wenn die Trenchlöcher in Bitleitungsrichtung gesehen gegeneinander versetzt angeordnet sind. Hier ergibt sich eine fertigungstechnisch gut zu beherrschende Struktur, bei der die Kapazität der Trenchlöcher durch einen Schritt des nasschemischen Nachätzens (sog. „bottling") zusätzlich erhöht werden kann. Hierbei lassen sich die Bitleitungen als gefaltete Bitleitungen ausführen, wobei jeweils das Potential einer benachbarten Bitleitung als Referenzpotential für den Auslesevorgang herangezogen wird. Von Vorteil ist dabei, dass kein externes Referenzpotential zur Verfügung gestellt werden muss, und dadurch der Aufbau des Arrays von Speicherzellen vereinfacht wird. Ein weiterer Vorteil ist, dass die Bitleitungen vor dem Auslesen nicht mit einem externen Referenzpotential initialisiert, sondern nur kurzzeitig kurzgeschlossen werden müssen. Dadurch wird der Auslesevorgang beschleunigt.
Es ist von Vorteil, wenn die Wortleitungen als vergrabene Wortleitungen realisiert sind, welche innerhalb von in das Siliziumsubstrat eingeätzten Ausnehmungen angeordnet sind. Vergrabene Wortleitungen haben gegenüber auf das Siliziumsubstrat aufgebrachten Wortleitungen den Vorteil, dass die Isolierungen gegenüber den darunter befindlichen Trenchlöchern, gegenüber den benachbarten Wortleitungen sowie gegenüber den darüber angeordneten Bitleitungen sehr einfach strukturiert werden können. Zur Isolierung gegenüber den Trenchlöchern dient eine Deckoxidschicht, zur Isolierung gegenüber benachbarten Wortleitungen dienen Trenngräben, die mit Isoliermaterial gefüllt werden, und zur Isolierung gegenüber den oberhalb der Wortleitungen angeordneten Bitleitungen dient ebenfalls eine isolierende Deckschicht. Ein weiterer Vorteil ist, dass vergrabene Wortleitungen einen großen Querschnitt und insofern auch eine gute Leitfähigkeit aufweisen, weil die gesamte Wortleitungsebene zur Herstellung der Wortleitungen verwendet werden kann. Infolge der hohen Leitfähigkeit derartiger Wortleitungen lassen sich die Auswahltransistoren schnell aktivieren.
In einer weiteren vorteilhaften Ausführungsform der Erfindung sind die Kanalbereiche der Speicherzellen zweier unmittelbar benachbarter Zeilen oder Spalten auf jeweils gegenüberliegenden Seiten der Trenchlöcher der jeweiligen Speicherzellen angeordnet. Hierdurch lassen sich vorteilhafte Anordnungen der Speicherzellen mit einem geringen Platzbedarf pro Speicherzelle realisieren. Andererseits sind Speicherzellenfelder, bei denen die Kanalbereiche auf jeweils der gleichen Seite der Trenchlöcher angeordnet sind vom Vorteil, da hierdurch besonders regelmäßige Anordnung der Speicherzellen möglich ist.
In einer vorteilhaften Weiterbildung der Erfindung werden die Kanalbereiche von Speicherzellen unmittelbar benachbarter Zeilen auf einer zur Bitleitungsrichtung orthogonalen Achse und mittig zu einer zugehörigen Wortleitung angeordnet. Dabei ist vom Vorteil, dass sich hierbei besonders einfach „Surrounded-Gate-Transistoren" erzeugen lassen. Mithilfe von gradlinig verlaufenden Trenngräben lassen sich Wortleitungen herstellen, die auf einer Achse liegenden Kanalbereiche der Speicherzellen von allen Seiten umgeben.
In einer weiteren vorteilhaften Weiterbildung werden zickzack- oder schlangenförmige Trenngräben zur Wortleitungsseparation verwendet. Hierdurch lassen sich besonders enggepackte Anordnungen von Speicherzellen realisieren, bei denen unmittelbar benachbarte Speicherzellen, deren Kanalbereiche sehr nahe beieinander angeordnet sind, ausreichend voneinander isoliert werden können.
In einer weiteren vorteilhaften Weiterbildung der Erfindung werden benachbarte Wortleitungen durch Trenngräben voneinander isoliert. Die Breite des Trenngräben bestimmt dabei un mittelbar die Breite der Wortleitungen. Vorteilhaft ist dabei insbesondere, dass durch die Herstellung besonders enger Trenngräben, z.B. mit Hilfe der Spacertechnik, die Wortleitungsbreite und damit die Leitfähigkeit der Wortleitungen maximiert werden kann. Weiterhin kann bei der Herstellung der Trenngräben eine in die Ausnehmungen eingebrachte Deckoxidschicht als Ätzstopp genutzt werden, wodurch sich die Herstellung voneinander getrennter Wortleitungen vereinfacht.
Im Folgenden wird die Erfindung anhand von Zeichnungen näher erläutert. Es zeigen:
1 schematisch eine Speicherzelle mit einem senkrechten Auswahltransistor;
2A und 2B eine erste Layoutvariante der Erfindung mit quadratischen Trenchlöchern;
3A und 3B eine zweite Layoutvariante der Erfindung mit quadratischen Trenchlöchern; und
4A bis 4B eine dritte Layoutvariante der Erfindung mit quadratischen Trenchlöchern; und
5A und 5B eine vierte Layoutvariante der Erfindung mit quadratischen Trenchlöchern; und
6A bis 6L einzelne Verfahrensschritte des erfindungsgemäßen Verfahrens.
1 zeigt schematisch die Struktur einer erfindungsgemäßen Speicherzelle M. Dabei ist zur Veranschaulichung des Aufbaus ein Trenchloch DT mit einer quadratischen Querschnittsfläche Q perspektivisch dargestellt. Im unteren Teil des Trenchlochs DT ist ein Grabenkondensator TC ausgebildet, dessen äußere Elektrode 9 vorzugsweise durch ein Diffusionsgebiet (hier nicht dargestellt) und seine innere Elektrode 11 durch eine innere Füllung des Trenchlochs DT gebildet wird. Die äußere und die innere Elektrode 11, 9 des Grabenkondensators TC werden durch eine dielektrische Schicht 10 (hier nicht gezeigt) voneinander elektrisch isoliert. Diese Schicht 10 ist dabei vorzugsweise als eine Oxidschicht entlang der Seitenwände des Trenchlochs DT und am Boden des Trenchlochs DT ausgebildet. Wie in 1 gezeigt ist, erstreckt sich das Speicherdielektrikum 10 vom Trenchlochboden bis etwa 2/3 der Trenchlochhöhe. Aufgrund der stark schematisierten Darstellung der 1 sind die hierin gezeigten Relationen und Abstände nicht originalgetreu wiedergegeben.
Zum Laden bzw. Entladen des Grabenkondensators TC weist die Speicherzelle M einen vertikalen Auswahltransistor TR auf, der in einem oberen Bereich des Trenchlochs DT ausgebildet ist. Erfindungsgemäß ist dieser Auswahltransistor TR in 1 als eine das Trenchloch DT in seinem oberen Bereich teilweise einschließende Struktur B ausgebildet. Dieser erfindungsgemäße Aufbau erlaubt eine erhöhte Breite des aufgrund der Wechselwirkung mit der umgebenden Wortleitung WL im Kanalbereich BC ausbildbaren leitfähigen Kanals 35. Da die maximal pro Zeiteinheit in oder aus dem Grabenkondensator TC über den Kanalbereich BC transportierbare Ladung unmittelbar mit dem Querschnittsfläche des leitfähigen Kanals 35 und damit von der Breite des Kanalbereichs BC abhängt, wird durch das erfinderische Konzept auch der Sättigungsstrom des Kanalbereichs BC erhöht. Infolge des hohen Sättigungsstromes kann die erfindungsgemäße Speicherzelle M gegenüber herkömmlichen Speicherzellen mit vertikalen Auswahltransistoren besonders schnell beschrieben und ausgelesen werden. Daher eignet sich das erfindungsgemäße Konzept insbesondere für Anwendungen, bei denen geringere Zugriffszeiten notwendig sind.
Der erfindungsgemäße Auswahltransistor TR besteht aus zwei Drain-Source-Elektroden 18, 33, die als zwei Diffusionsgebiete im Halbleitersubstrat ausgebildet sind und einem vertikalen Kanalbereich BC, der die beiden Diffusionsgebiete 18, 33 miteinander verbindet. Dabei sind die beiden Diffusionsgebiete 18, 33 und der Kanalbereich BC in 1 vorzugsweise als recheckiger Block entlang zwei Seitenwänden des quaderförmigen Trenchlochs DT ausgebildet. Als Steuerelektrode dient dabei ein den Kanalbereich BC unmittelbar umgebender Bereich der Wortleitung WL (hier nicht gezeigt), dessen elektrisches Potential die Ladungsträgerkonzentration im Kanalbereich BC unmittelbar beeinflusst.
Die obere der beiden Drain-Source-Elektroden 33 kontaktiert dabei eine der Speicherzelle M zugeordnete Bitleitung BL, die aufgrund der bessren Übersichtlichkeit hier ebenfalls nicht dargestellt ist. Die untere der beiden Drain-Source-Elektroden 18 ist als sogenannter „buried strap" ausgebildet und verbindet den Kanalbereich BC mit der inneren Elektrode 11 des in einem unteren Bereich des Trenchlochs DT angeordneten Grabenkondensators TC.
Um den Kanalbereich BC gegenüber der Wortleitung WL elektrisch zu isolieren, ist an den Seitenwänden des Kanalbereichs BC eine dünne Oxidschicht GOX, das sogenannte Gate-Oxid, ausgebildet (hier nicht gezeigt). Durch Variation der Zusammensetzung und der Dicke dieser Schicht GOX lässt sich eine optimale Wechselwirkung zwischen dem Kanalbereich BC und der den Kanalbereich BC umgebenden Wortleitung WL erreichen.
In den 2A und 2B ist eine erste Layout-Variante einer erfindungsgemäßen Anordnung von Speicherzellen M in einer Draufsicht dargestellt. Die Speicherzellen M sind dabei in Form einer rechtwinkligen Matrix zeilen- und spaltenförmig angeordnet. Die unmittelbar benachbarten Zeilen sind dabei versetzt, so dass eine Speicherzelle M einer ersten Zeile in etwa mittig zu den unmittelbar benachbarten Speicherzellen der Nachbarzeilen angeordnet sind. Bei dem hier gezeigten Beispiel weisen die Trenchlöcher DT quadratische Querschnittsflächen Q auf, wobei die Schenkel ihrer quadratischen Querschnittsflächen vorzugsweise ca. 45 Grad gegenüber der Bitleitungsrichtung ausgerichtet sind. Dabei beträgt die Seitenlänge der Querschnittflächen ca. 1 F, wobei F die minimale Auflösungsbreite der verwendeten Lithographie bezeichnet. Hieraus ergibt sich eine Querschnittsfläche Q von ca. 1 F² für jedes der Trenchlöcher DT. Der Platzbedarf einer einzel nen Speicherzelle M fällt aufgrund der günstigen erfindungsgemäßen Anordnung sehr klein aus und beträgt minimal 4,5 F².
Erfindungsgemäß lassen sich jedoch auch Trenchlöcher DT mit einer rechteckigen Querschnittsfläche Q vorsehen, bei denen die Ausdehnung in Wortleitungs- und Bitleitungsrichtung differieren. Mithilfe dieser Varianten kann ein relativ großer Umfang der rechteckigen Trenchlöcher DT realisiert werden, da bei gleicher Querschnittsfläche Q eines rechteckigen Trenchlochs DT der Umfang umso größer ist, je größer der Unterschied zwischen der Breite und der Länge ist. Da mit dem Umfang der Trenchlöcher DT sich grundsätzlich auch die effektive Fläche der Grabenkondensatoren TC erhöht, ergibt sich aus einem großen Verhältnis von Breite zu Länge eine relativ hohe Trenchkapazität bezogen auf die Zellfläche.
Verglichen mit einem quadratischen Trenchloch DT des gezeigten Ausführungsbeispiels lässt sich bei einem rechteckigen Trenchloch DT eine größere Ätztiefe realisieren. Auch bei weiteren Verkleinerungen der Dimension der Speicherzelle M kann eine ausreichend hohe Speicherkapazität der Trenchlöcher DT dadurch gewährleistet werden, dass die Trenchlöcher DT entsprechend tief geätzt werden.
Bei der in 2A gezeigten ersten Layout-Variante weist jedes Trenchloch DT einen Halbleiterblock B auf, der entlang zwei Seiten des entsprechenden quadratischen Trenchlochs DT angeordnet ist. Der Halbleiterblock B dient dabei als Kanalbereich BC des Auswahltransistors TC der entsprechenden Speicherzelle M. Die Halbleiterblöcke B erstrecken sich dabei über einen Teilbereich des Umfangs des jeweiligen Trenchlochs DT und umfassen das Trenchloch DT dabei teilweise. Vertikal erstreckt sich jeder Halbleiterblock C durch die entsprechenden Wortleitungen WL hindurch bis zu der entsprechenden Bitleitung BL. Dabei ist jeder Halbleiterblock B vorzugsweise von allen Seiten von der zugehörigen Wortleitung WL umgeben. Zwischen einem Halbleiterblock B und der entsprechenden Wort leitung WL ist eine Gate-Oxidschicht (hier nicht gezeigt) angeordnet, welche den Halbleiterblock B an seinen Seitenwänden umschließt und diesen gegenüber der zugehörigen Wortleitung WL isoliert. In jedem Kanalbereich BC bildet sich in Abhängigkeit vom Potential der diesen Kanalbereich BC umgebenden Wortleitung WL ein leitfähiger Kanal 35 aus. Die Wortleitung WL und insbesondere der den Halbleiterblock B umgebende Bereich der Wortleitung WL stellt das Gate-Potential für den innerhalb des entsprechenden Halbleiterblocks B ausbildbaren Kanal 35 zur Verfügung. Man kann insofern von einem vertikalen Auswahltransistor TR mit umlaufend angeordneter Gate-Elektrode bzw. von einem „surrounded gate transistor" sprechen.
Innerhalb der Schicht der vergrabenen Wortleitungen WL sind Trenngräben STI ausgebildet, die unmittelbar benachbarte Wortleitungen WL voneinander isolieren. Die Trenngräben STI verlaufen dabei vorzugsweise gradlinig in einer zur Bitleitungsrichtung orthogonalen Richtung und definieren dabei die Wortleitungen WL.
In der beispielhaften Anordnung der Speicherzellen der 2A sind die Kanalbereiche BC und die Trenchlöcher DT der Speicherzellen M im Wesentlichen parallel zur Bitleitungsrichtung angeordnet. Dabei sind die Kanalbereiche BC von Speicherzellen M einer gemeinsamen Bitleitung BL₁-BL₅ an der gleichen Seite der jeweiligen Trenchlöcher DT angeordnet. Weiterhin sind die Kanalbereiche BC der Speicherzellen M zweier benachbarter Bitleitungen BL₁-BL₅ auf jeweils entgegengesetzten Seiten der Trenchlöcher DT angeordnet. Aufgrund der Versetzung der Speicherzellenzeilen zueinander und der entgegengesetzten Anordnung der Kanalbereiche BC benachbarter Zeilen liegen die Kanalbereiche BC, wie in 2A gezeigt, im Wesentlichen auf einer zur Bitleitungsrichtung orthogonalen Achse. Wie in der vorteilhaften Layoutvariante dargestellt, verlaufen die Wortleitungen WL₁-WL₅ dabei vorzugsweise gradlinig und umfassen die auf der jeweiligen gemeinsamen Achse angeordneten Kanalbereiche BC im Wesentlichen mittig. Hierdurch wird jeder Kanalbereich BC von allen Seiten von der jeweiligen Wortleitung WL₁-WL₅ umgeben, so dass der gesamte Kanalbereich zur Erzeugung des leitfähigen Kanals 35 genutzt werden kann. Hierbei sind jedoch auch weitere Layoutvarianten möglich, bei denen z.B. die Kanalbereiche BC der Speicherzellen an einem Rand der jeweiligen Wortleitung WL₁-WL₅ angeordnet sind und lediglich teilweise von dieser umfasst werden.
Die Leitfähigkeit der Wortleitungen WL₁-WL₅ hängt unmittelbar mit deren Breite zusammen. Um bei entsprechend enger Anordnung der Speicherzellenspalten eine ausreichend hohe Leitfähigkeit der Wortleitungen WL₁-WL₅ zu gewährleisten, werden die Trenngräben STI zur Wortleitungsseparation vorzugsweise mithilfe von sog. Spacer-Techniken erzeugt. Hierbei lassen sich Trenngrabenbreiten realisieren, die geringer sind als die minimale Auflösungsbreite F des verwendeten Herstellungsprozesses. Bedingt durch diese Verschmälerung der Trenngräben STI ergeben sich für die Wortleitungen WL₁-WL₅ größere Breiten, ohne dass der Platzbedarf der Speicherzellen M insgesamt steigt. Hierdurch lässt sich der Ohmsche Widerstand der Wortleitungen WL₁-WL₅ Vorteilhafterweise reduzieren, was letztendlich zur besseren Performance der Speicherzellen M führt. Ein geringerer Wortleitungswiderstand hat in der Regel auch eine niedrigere Zugriffszeit auf die ausgewählte Speicherzelle M im Hinblick auf die Schreib- oder Lesezugriffe zur Folge.
Die Halbeiterblöcke B der Speicherzellen M werden an der Substratfläche unmittelbar durch die Bitleitungen BL₁-BL₅ ankontaktiert. Über die entsprechenden Wortleitungen WL₁-WL₅ werden die Kanalbereiche BC der Auswahltransistoren TR aktiviert, während das Auslesen von Informationen aus der Speicherzelle M bzw. das Einschreiben von Informationen in die Speicherzelle M über die entsprechende Bitleitung BL₁-BL₅ erfolgt. Da die Halbleiterblöcke B oberhalb der Wortleitungsoberkante von der jeweiligen zugehörigen Bitleitung BL₁-BL₅ kontaktiert werden, muss zwischen den Wortleitungen WL₁-WL₅ kein Platz für separate Bitleitungskontaktstrukturen freigelassen werden. Die Bitleitungskontaktierung erfolgt hier direkt über die Kanalbereiche BC der vertikalen Auswahltransistoren TR. Insofern kann fast die gesamte, an der Wortleitungsebene zur Verfügung stehende Fläche für die Wortleitungen WL₁-WL₅ genutzt werden, welche deshalb eine größere Breite und somit einen geringeren Bahnwiderstand aufweisen können. Mithilfe der erfindungsgemäßen „surrounded gate transistors", welche durch vergrabene Wortleitungen WL aktiviert werden, lassen sich die gegensätzlichen Forderungen nach breiten Wortleitungen WL₁-WL₅ einerseits und nach einem geringen Platzbedarf der Speicherzellen M andererseits auf eine vorteilhafte Weise miteinander vereinbaren.
Herkömmliche Bitleitungskontaktierungen, die als Bitleitungskontakte durch die Wortleitung hindurch verlaufen, sind in der Regel aufgrund verschiedener herstellungstechnischer Probleme, wie z.B. Kontaktschwierigkeiten zwischen Bitleitungskontakten und Bitleitungen oder unerwünschter Kurzschlüsse zwischen Bitleitungskontakten und benachbarten Wortleitungen, als äußerst kritisch in Bezug auf die Ausbeute. Sie gelten daher als „yield detractor" des jeweiligen Herstellungsprozesses. Da bei dem erfindungsgemäßen Konzept eine separate durch die Wortleitungsebene hindurch verlaufende Bitleitungskontaktierung entfällt, werden die oben genannten Probleme beim Herstellungsprozess vermieden.
Bei der in 2A gezeigten ersten Layout-Variante sind die Trenchlöcher DT in einer regelmäßigen Anordnung aus Zeilen und Spalten angeordnet. Bei einer derartigen Anordnung der Speicherzellen M fallen kleine Ungenauigkeiten bei der Maskenjustierung sowie geringfügige Prozesstoleranzen relativ wenig ins Gewicht. Da der Abstand einer Speicherzelle M zu ihren Nachbarzellen im wesentlichen gleich groß ist, kann die Trenchkapazität bei Bedarf durch sogenanntes „bottling", also durch ein nass-chemisches Nachätzen, erhöht werden. Dadurch kann auch bei kleinen Zelldimensionen eine hinreichend große Trenchkapazität zur Verfügung gestellt werden, welche eine zuverlässige Datenspeicherung gewährleistet.
Die Halbleiterblöcke B des in 2A gezeigten Zellarrays besitzen Seitenlängen mit einer Ausdehnung von ca. 1,5 F. Für diese Halbleiterblöcke B ergibt sich daher eine relativ große Breite. Wegen dieser großen Breite und damit verbundenen Kanalweite weisen die als Kanalbereiche BC der Auswahltransistoren TR dienenden Halbleiterblöcke B eine hohe sogenannte Stromergiebigkeit auf. Als Folge davon ergibt sich eine besonders kurze Zugriffszeit beim Schreib- oder Lesezugriff auf die Speicherzellen M, wodurch die Speicherzellen M über die Bitleitungen BL₁-BL₅ besonders schnell beschrieben und schnell ausgelesen werden können. Daher eignet sich dieses Konzept insbesondere für Einsatzzwecke, bei denen es auf eine hohe Geschwindigkeit beim Schreib- oder Lesezugriff ankommt.
In 2B ist ein Schnitt durch die in 2A dargestellte Speicherzellenanordnung entlang der Linie A-A' gezeigt. Die Linie A-A' verläuft dabei entlang der Bitleitung BL₁ und umfasst insgesamt drei Speicherzellen M₁-M₃. Jede der in 2B schematisch dargestellten Speicherzellen M₁-M₃ weist einen Halbleiterblock B₁-B₃ auf, der entlang des Umfangs des jeweiligen Trenchlochs DT₁-DT₃ ausgebildet ist und sich durch die jeweilige vergrabene Wortleitung WL₁-WL₅ hindurch bis zur oberhalb der Wortleitungsebene ausgebildeten Bitleitung BL₁ erstreckt. Über den Halbleiterblock B₁-B₃ kann der im unteren Bereich des jeweiligen Trenchlochs DT₁-DT₃ angeordnete Grabenkondensator TC ankontaktiert werden. Zwischen dem Halbleiterblock B₁-B₃ und der diesen Halbleiterblock B₁-B₃ umschließenden Wortleitung WL₁-WL₅ ist eine Gateoxidschicht GOX angeordnet, die die den Kanalbereich BC umgebende und als Gateelektrode dienende Wortleitung WL₁-WL₅ von dem innerhalb des Halbleiterblocks B₁-B₃ angeordneten Kanalbereich BC trennt. Zwischen den einzelnen Wortleitungen WL₁-WL₅ und der Bitleitung BL₁ ist jeweils eine dünne Isolatorschicht 29 angeord net, um die Wortleitungen WL₁-WL₅ gegenüber der Bitleitung BL₁ zu isolieren. Die Wortleitungen WL₁-WL₅ werden durch eine Deckoxidschicht 25 von den darunter befindlichen Trenchlöchern DT₁-DT₃ isoliert.
Um den leitfähigen Kanal 35 innerhalb jedes der Halbleiterblöcke B₁-B₃ zuverlässig aktivieren zu können, muss die entsprechende Wortleitung WL₁-WL₅ breiter ausgeführt sein als die äußere Ausdehnung des jeweiligen Halbleiterblocks B₁-B₃ in Bitleitungsrichtung und daher auch breiter als der Durchmesser der Trenchlöcher DT₁-DT₃. Wie in 2B gezeigt, verlaufen die vergrabenen Wortleitungen WL₁-WL₃ jeweils rechts und links neben den entsprechenden Halbleiterblöcken B₁-B₃. Sie werden durch die Trenngräben STI₁-STI₃ von den benachbarten Wortleitungen WL₁-WL₃ isoliert. Die Deckoxidschicht 25 dient zur elektrischen Trennung der Wortleitungen WL₁-WL₃ von den darunter angeordneten Trenchlöchern DT₁-DT₃ und dem Substrat 1.
In den 3A und 3B ist eine zweite Layout-Variante für eine erfindungsgemäße Anordnung von 25 Speicherzellen M beispielhaft dargestellt, bei der die in Bitleitungsrichtung orientierten Zeilen der Trenchlöcher DT analog zur 2A gegeneinander versetzt angeordnet sind. Die Trenchlöcher DT weisen dabei ebenfalls eine quadratische Querschnittsfläche Q auf mit einer Seitenlänge von ca. 1 F. Die die Kanalbereiche BC der jeweiligen Auswahltransistoren TR bildenden Halbleiterblöcke B sind analog zur ersten Layoutvariante in den 2A und 2B erfindungsgemäß entlang des Umfangs der entsprechenden Trenchlöcher DT ausgebildet.
Im Unterschied zu der ersten Layoutvariante aus 2A werden die Wortleitungen WL₁-WL₄ durch zickzackförmig ausgebildete Trenngräben STI gebildet, die zwischen den unmittelbar benachbarten Kanalbereichen BC von Speicherzellen M einer Wortleitung WL₁-WL₄ verlaufen. Sofern die gesamte Breite eines Kanalbereichs BC zum Ausbilden eines leitfähigen Kanals 35 genutzt werden soll, muss der gesamte Kanalbereich BC von der zugehörigen Wortleitung WL₁-WL₄ umgeben werden. Vorteilhafterweise verlaufen die Trenngräben STI dabei jeweils genau in der Mitte zwischen zwei benachbarten Speicherzellen M einer Zeile ohne die Kanalbereiche BC der Speicherzellen M zu berühren.
UM zu verhindern, dass die Trenngräben STI die Kanalbereiche BC berühren, und damit die Kanalbereiche BC nur unvollständig von den jeweiligen Wortleitungen WL₁-WL₄ umgeben werden, kann es notwendig sein, die Abstände der Speicherzellen M in Bitleitungsrichtung etwas größer im Vergleich zur ersten Layoutvariante zu gestalten. Dies ist in 3A gezeigt.
Die gegeneinander versetzte Anordnung der Speicherzellen M, wobei die Speicherzellen M einer Zeile jeweils mittig in Wortleitungsrichtung zwischen zwei Speicherzellen M einer unmittelbar benachbarten Zeile angeordnet sind, und die Wortleitungen durch zickzackförmige Trenngräben STI gebildet werden, erlaubt ebenfalls eine hohe Packungsdichte und damit einen insgesamt geringen Platzbedarf pro Speicherzelle M. Dieser liegt ähnlich wie bei der ersten Layoutvariante bei ca. 4,5 F².
Vorteilhaft bei den zwischen den Speicherzellen verlaufenden zickzackförmigen Trenngräben STI ist, dass die Trenngräben STI nicht direkt oberhalb der Trenchlöcher DT verlaufen und daher auch tiefer in das Substrat erweitert werden können, um benachbarte Speicherzellen M besser voneinander separieren zu können.
3B zeigt ein Schnittbild durch die Speicherzellenanordnung entsprechend der in 3A gezeigten zweiten Layoutvariante entlang der Linie A-A'. Das Schnittbild umfasst vier Speicherzellen M₁-M₄, die analog zur 2B entlang einer gemeinsamen Bitleitung BL₂ angeordnet sind. Jede der Speicherzellen M₁-M₄ weist jeweils einen Halbleiterblock B₁-B₄ auf, der entlang des Umfangs des entsprechenden Trenchlochs DT₁-DT₄ ausgebildet ist und die gemeinsame Bitleitung BL₂ kontaktiert. Jeder Halbleiterblock B₁-B₄ ist dabei von einer eigenen zugehörigen Wortleitung WL₁-WL₄ beidseitig umfasst, wobei zwischen dem jeweiligen Halbleiterblock B₁-B₄ und der entsprechenden Wortleitung WL₁-WL₄ jeweils eine Gateoxidschicht GOX ausgebildet ist. Benachbarte Wortleitungen WL₁-WL₄ sind durch Trenngräben STI₁-STI₃ voneinander getrennt. Die Wortleitungen WL₁-WL₄ werden durch die Deckoxidschicht 25 von den darunter befindlichen Trenchlöchern DT₁-DT₄ isoliert und weisen jeweils eine dünne Isolatorschicht 29 auf, mit deren Hilfe die Wortleitungen WL₁-WL₄ gegenüber der Bitleitung BL₁ isoliert werden.
In den 4A und 4B ist eine dritte Layoutvariante mit den erfindungsgemäßen Speicherzellen M dargestellt. Die Speicherzellen M sind dabei analog zu den Anordnungen der 2A und 3A matrixförmig in Zeilen und Spalten angeordnet, wobei die Zeilen gegeneinander versetzt sind. Im Unterschied zu den beiden vorhergehenden Anordnungen sind die Halbleiterblöcke B und die Trenchlöcher DT der Speicherzellen M in dieser Layoutvariante auf einer zur Bitleitungsrichtung orthogonalen Achse zueinander angeordnet. Dabei weisen die Speicherzellen M in Bitleitungsrichtung, wie in 4A ersichtlich, eine abwechselnde Anordnung der Halbleiterblöcke B und der Trenchlöcher zueinander, so dass die Halbleiterblöcke B von jeweils zwei Speicherzellen M zweier benachbarter Zeilen nahe beieinander angeordnet sind.
Da die Bitleitungen BL₁-BL₆ dabei vorzugsweise jeweils zwischen den Trenchlöchern DT zweier benachbarter Zeilen und damit oberhalb der Halbleiterblöcke B dieser beiden Zeilen verlaufen. Hierdurch wird jede zweite Speicherzelle M einer ersten und einer zweiten Zeile von einer Bitleitung BL₁-BL₆ kontaktiert.
Die Wortleitungen WL₁-WL₄ der Anordnung werden durch zickzackförmig verlaufende Trenngräben STI gebildet. Wie in 4A gezeigt, verlaufen die Trenngräben STI dabei abwechselnd unmittelbar zwischen Trenchlöchern DT und Halbleiterblöcken B der Speicherzellen M.
4B zeigt ein Schnittbild durch die Speicherzellenanordnung entsprechend der in 4A gezeigten dritte Layoutvariante entlang der Linie A-A'. Das Schnittbild umfasst drei Speicherzellen M₁-M₃, die entlang der Bitleitungsrichtung angeordnet sind, wobei die erste und die dritte Speicherzelle M₁, M₃ einer ersten Zeile und die zweite Speicherzelle M₂ einer zweiten Zeile zugeordnet sind. Oberhalb der Speicherzellen M₁-M₃ ist eine Bitleitung BL₅ angeordnet, die zwischen den beiden Zeilen verläuft. Die Bitleitung BL₅ kontaktiert dabei die Halbleiterblöcke B₂ und B₃ der Speicherzellen M₂ und M₃.
Jeder der Halbleiterblöcke B₁-B₃ der Speicherzellen M₁-M₃ ist jeweils an zwei Seitenwänden des entsprechenden Trenchlochs DT₁-DT₃ ausgebildet. Jeder Halbleiterblock B₁-B₃ ist dabei von einer eigenen zugehörigen Wortleitung WL₂, WL₃ vorzugsweise beidseitig umfasst, wobei zwischen dem jeweiligen Halbleiterblock B₁-B₃ und der entsprechenden Wortleitung WL₂, WL₃ jeweils eine Gateoxidschicht GOX ausgebildet ist. Die benachbarten Wortleitungen WL₂-WL₃ sind durch einen Trenngraben STI₁ voneinander getrennt. Die Wortleitungen WL₁-WL₃ werden durch die Deckoxidschicht 25 von dem darunter befindlichen Substrat 1 und den Trenchlöchern DT₁-DT₃ isoliert und weisen jeweils eine dünne Isolatorschicht 29 auf, mit deren Hilfe die Wortleitungen WL₁-WL₃ gegenüber der Bitleitung BL₅ isoliert werden.
Um die in dieser Layoutvariante sehr dicht beieinander angeordneten Halbleiterblöcke B₁-B₃ zweier benachbarter Speicherzellen M₁-M₃ vollständig als Kanalbereiche BC nutzen zu können, ist vorzugsweise vorgesehen den gesamten Halbleiterblock B₁-B₃ einer Speicherzelle M₁-M₃ von der zugehörigen Wortlei tung WL₂, WL₃ zu umfassen. Hierzu werden vorzugsweise mithilfe einer Spacertechnik hergestellte Trenngräben STI₁, STI₂ verwendet. Der so erzeugte Trenngraben STI₂ weist, wie in 4B gezeigt, eine sehr geringe Breite auf, so dass noch ausreichend Wortleitungsmaterial die Halbleiterblöcke B₂, B₃ umgibt.
In den 5A und 5B ist eine vierte Layoutvariante mit den erfindungsgemäßen Speicherzellen M dargestellt. Wie in den zuvor gezeigten Layoutvarianten der Fall, weisen die Speicherzellen M dabei einen quadratischen Querschnitt auf und sind matrixförmig in Zeilen und Spalten angeordnet, wobei die Zeilen gegeneinander versetzt sind. Analog zu der in den 4A und 4B dargestellten dritten Layoutvariante sind die Halbleiterblöcke B und die Trenchlöcher DT der Speicherzellen M in 5A auf einer zur Bitleitungsrichtung orthogonalen Achse zueinander angeordnet. Im Unterschied zur Anordnung der 4A sind die Halbleiterblöcke B aller Speicherzellen M an der selben Seite der entsprechenden Trenchlöcher DT angeordnet. Hierdurch werden die Halbleiterblöcke B aller Speicherzellen M einer Zeile von einer zugehörigen Bitleitung BL₁-BL₆ kontaktiert, die jeweils zwischen den Trenchlöchern DT zwei Zeilen oberhalb der Halbleiterblöcke B einer dieser Zeilen verlaufen.
Die Wortleitungen WL₁-WL₄ werden von zickzackförmig verlaufenden Trenngräben STI gebildet, wobei die Trenngräben jeweils zwischen einem Trenchloch und einem Halbleiterblock zweier benachbarten Speicherzellen M zweier benachbarter Zeilen verlaufen.
5B zeigt ein Schnittbild durch die Speicherzellenanordnung entsprechend der in 5A gezeigten vierten Layoutvariante entlang der Linie A-A'. Das Schnittbild umfasst dabei vier Speicherzellen M₁-M₄, die entlang der Bitleitungsrichtung angeordnet sind, wobei die erste und die dritte Speicherzelle M₁, M₃ einer ersten Zeile und die zweite und vierte Speicherzelle M₂, M₄ einer zweiten Zeile zugeordnet sind. Oberhalb der Speicherzellen M₁-M₄ ist eine Bitleitung BL₂ angeordnet, die zwischen den beiden Zeilen verläuft. Die Bitleitung BL₂ kontaktiert dabei lediglich die Halbleiterblöcke B₂ und B₄ der Speicherzellen M₂ und M₄. Die Halbleiterblöcke B₁ und B₃ der Speicherzellen M₁ und M₃ werden von der Bitleitung BL₁ kontaktiert.
Jeder der Halbleiterblöcke B₁-B₄ der Speicherzellen M₁-M₄ ist jeweils an zwei Seitenwänden des entsprechenden Trenchlochs DT₁-DT₄ ausgebildet. Die Halbleiterblöcke B₁-B₄ sind dabei von zugeordneten Wortleitungen WL₀-WL₂ vorzugsweise beidseitig umfasst, wobei zwischen dem jeweiligen Halbleiterblock B₁-B₄ und der entsprechenden Wortleitung WL₀-WL₂ jeweils eine Gateoxidschicht GOX ausgebildet ist. Die benachbarten Wortleitungen WL₀-WL₂ sind durch Trenngräben STI₁, STI₂ voneinander getrennt. Die Wortleitungen WL₀-WL₂ werden durch eine Deckoxidschicht 25 von dem darunter befindlichen Substrat 1 und den Trenchlöchern DT₁-DT₄ isoliert. Zur Isolation der Wortleitungen WL₀-WL₂ und der Bitleitung BL₂ voneinander ist zwischen den Wortleitungen WL₀-WL₂ und der Bitleitung BL₅ eine dünne Isolatorschicht 29 ausgebildet.
Um ein Übersprechen zwischen den Buried-Strap-Bereichen 18 benachbarter Speicherzellen M zu verhindern, kann in allen Layoutvarianten ein durch eine unterhalb der Ebene der Wortleitungen WL angeordnete Isoliergraben-Struktur vorgesehen werden. Dazu können Isoliergräben in horizontaler und/oder in vertikaler Richtung zwischen den Buried-Strap-Bereichen 18 angeordnet sein (hier nicht gezeigt). Ebenfalls denkbar ist die Erweiterung der Wortleitungsseparationsgräben STI in das Halbleitersubstrat 1, um die Buried-Strap-Bereiche 18 in Bitleitungsrichtung benachbarter Speicherzellen M voneinander zu isolieren.
Aufgrund der regelmäßigen Anordnung aller hier dargestellten Layoutvarianten kann die Ausdehnung der Trenchlöcher DT in Bit- und Wortleitungsrichtung in größerem Maße variiert werden. Insofern kann sowohl die Speicherkapazität als auch die Stromergiebigkeit der Kanalbereiche BC in weiten Bereichen eingestellt werden.
Alternativ können die gezeigten Layoutvarianten, bei denen die Trenngräben STI zur Wortleitungsseparation zickzackförmig verlaufen auch schlangenlinienförmig ausgebildete Trenngräben STI aufweisen. Es ist ebenfalls im Sinne der Erfindung, dass die Querschnitte Q Speicherzellen M auch rechteckige, abgerundete oder kreisrunde Trenchlöcher DT aufweisen.
Im Folgenden wird das erfindungsgemäße Verfahren beispielhaft anhand von Zeichnungen des Herstellungsverfahrens einer Speicherzelle M gemäß der in 3A gezeigten zweiten Layoutvariante erläutert.
Als Ausgangspunkt für die Herstellung einer erfindungsgemäßen Anordnung von Speicherzellen M dient ein schwach p-dotierter Siliziumwafer. In einem ersten Schritt müssen aus dem Silizium die Trenchlöcher DT geätzt werden. Wie in 6A dargestellt, wird dazu eine Ätzmaske auf ein Siliziumsubstrat 1 aufgebracht. Die Ätzmaske besteht vorzugsweise aus einer thermischen Oxidschicht 2, einer Nitridschicht 3 sowie einer mittels Chemical Vapour Deposition (CVD) abgeschiedenen weiteren Oxidschicht 4, vorzugsweise aus Borsilikatglas. Während die thermische Oxidschicht 2 nur etwa 5 nm dick ist, hat die Nitridschicht 3 eine Dicke von vorzugsweise 200 nm. Die Dicke der Oxidschicht 4 beträgt vorzugsweise ca. 1000 nm.
Auf diese Ätzmaske wird eine Fotolackschicht 5 aufgebracht, mittels eines lithografischen Ätzverfahrens belichtet und anschließend geätzt. Dabei werden aus dem Fotolack 5 Flächen herausgeätzt, die im wesentlichen der Querschnittsfläche Q eines Trenchlochs DT entsprechen. Daraufhin werden sowohl die Schichten 2, 3, 4 als auch das Siliziumsubstrat 1 bis zu einer vorgegebenen Tiefe geätzt, um auf diese Weise Trenchlö cher DT zu erzeugen. Dieser Verfahrensstand ist in 6A gezeigt.
Sowohl die Fotolackschicht 5 als auch die Oxidschicht 4 werden wieder entfernt. Im folgenden soll nun die Gegenelektrode 11 (buried plate) des Grabenkondensators TC gebildet werden. Dazu wird mittels CVD (Chemical Vapour Deposition) eine arsendotierte Oxidschicht 7 abgeschieden. Diese arsendotierte Oxidschicht 7 wird dann in einem ersten Recess-Schritt bis zu einer ersten Tiefe zurückgeätzt. Daraufhin wird eine weitere Oxidschicht 8 mittels CVD aufgebracht. In einem darauf folgenden Ausdiffundierungsprozess wird in dem p-dotierten Siliziumsubstrat 1 in der Umgebung der arsendotierten Oxidschicht 7 rund um den unteren Grabenbereich eine n-dotierte Zone 9 erzeugt. Die n-dotierte Zone 9 wird auch als „buried plate" bezeichnet und dient als Gegenelektrode des Grabenkondensators. Dieser Verfahrensstand ist in 6B dargestellt.
Nach dem Entfernen der Oxidschicht 8 und der arsendotierten Oxidschicht 7 wird eine dielektrische Schicht 10 auf der Innenseite des Trenchlochs DT aufgebracht. Vorzugsweise handelt es sich bei der dielektrischen Schicht 10 um eine Nitridoxidschicht von etwa 5 nm Dicke. Die dielektrische Schicht 10 dient später als Dielektrikum des Speicherkondensators TC. Der untere Bereich des Trenchlochs DT wird mit einem ersten Polysilizium 11 gefüllt. Hierzu wird zunächst das gesamte Trenchloch DT mit n-dotiertem Polysilizium 11 aufgefüllt, und anschließend wird das Polysilizium 11 wieder bis zur ersten Tiefe zurückgeätzt. Dieser Verfahrensstand ist in 6C gezeigt.
Die dielektrische Schicht 10 kann daraufhin im oberen Bereich des Trenchlochs DT, also in dem Bereich oberhalb des ersten Polysiliziums 11, von den Seitenwänden des Trenchlochs DT entfernt werden. Als nächstes wird ein sogenanntes Collaroxid 12 im Bereich oberhalb der dielektrischen Schicht 10 an der Seitenwand des Trenchlochs DT mittels CVD abgeschieden. Das Collaroxid 12 besteht vorzugsweise aus Siliziumoxid. Nach dem Abscheiden wird das Collaroxid 12 anisotrop zurückgeätzt. Das Collaroxid 12, welches auch als „Dickoxid" bezeichnet wird, dient vor allem dazu, parasitäre Ströme zwischen der n-dotierten Zone 9 und dem weiter unten beschriebenen Auswahltransistor TR der Speicherzelle M zu verhindern.
Als nächstes wird ein zweites Polysilizium 13 in das Trenchloch DT abgeschieden und anschließend in einem zweiten Recess-Schritt bis zu einem zweiten Niveau unterhalb der Siliziumoberfläche zurückgeätzt. Anschließend wird das Collaroxid 12 bis unterhalb der Oberkante des zweiten Polysiliziums 13 entfernt. Dieser Verfahrensstand ist in 6D gezeigt.
In einem weiteren Verfahrensschritt wird ein n-dotiertes drittes Polysilizium 14 in das Trenchloch DT abgeschieden. Vorzugsweise wird dabei arsendotiertes Polysilizium eingesetzt. Im darauffolgenden dritten Recess-Schritt wird das dritte Polysilizium 14 bis zu einer dritten Tiefe zurückgeätzt. Das Trenchloch DT wird mit einem Füllmaterial 15 aufgefüllt. Dieser Verfahrensstand ist in 6E gezeigt.
Auf der dem vertikalen Auswahltransistor TR gegenüberliegenden Seite des Trenchlochs DT wird dann mittels einer entsprechenden Fotomaske ein Isoliergraben 16 bis zu einem Niveau unterhalb der Oberkante des zweiten Polysiliziums 13 geätzt und anschließend mit Isoliermaterial 17 aufgefüllt. In dem darauffolgenden Verfahrensschritt wird ein Diffusionsgebiet 18, der sogenannte Buried-Strap-Bereich, im Halbleitersubstrat 1 erzeugt, das später die untere Source-Drain-Elektrode des vertikalen Auswahltransistors TR bildet und die innere Elektrode 9 des Grabenstransistors TC mit einem Kanalbereich BC verbindet. Hierzu wird der Buried-Strap-Bereich 18 in einem thermischen Ausdiffundierungsprozess durch Ausdiffusion aus dem n-dotierten dritten Polysilizium 14 heraus erzeugt. Dieser Verfahrensstand ist in 6F dargestellt. Dieser thermische Ausdiffundierungsprozess kann jedoch auch zu einem späteren Zeitpunkt ausgeführt werden. Der Buried-Strap-Bereich 18 verläuft dabei entlang des Trenchlochs DT und erstreckt sich vorzugsweise entlang des gesamten späteren Kanalbereichs BC.
Das Füllmaterial 15 oberhalb des dritten Polysiliziums 14 und das Isoliermaterial 17 in dem Isoliergraben 16 werden anschließend in einem vierten Recess-Schritt bis zu einer dritten Tiefe, also bis zur Oberkante des dritten Polysiliziums 14, zurückgeätzt. Dabei wird das Füllmaterial 15 komplett entfernt. Bei diesem vierten Recess-Schritt kann das dritte Polysilizium 14 als Ätzstopp dienen. Daraufhin wird der freigeätzte obere Bereich des Trenchlochs DT mit einem Schutzmaterial 19 gefüllt. Dieser Verfahrensstand ist in 6G dargestellt.
Als nächstes werden Ausnehmungen zur Aufnahme der vergrabenen Wortleitungen WL strukturiert. Hierzu wird das Siliziumsubstrat 1 mit Hilfe einer weiteren Fotomaske 20 selektiv an Stellen 21 und 22 geätzt, wobei das Schutzmaterial 19 bei diesem ersten Ätzschritt noch stehen bleibt. Auch ein das Trenchloch DT teilweise umgebender Halbleiterblock B wird bei diesem ersten Ätzschritt stehen gelassen. Der Halbleiterblock B wird später als Kanalbereich BC des Auswahltransistors TR dienen, wobei sich im Inneren des Halbleiterblocks B in Abhängigkeit vom Potential der zugehörigen Wortleitung WL ein leitfähiger Kanal 35 ausbilden kann. Der Verfahrensstand nach dem ersten Ätzschritt ist in 6H dargestellt.
In einem sich anschließenden zweiten Ätzschritt wird das Schutzmaterial 19 komplett entfernt. Bei diesem zweiten Ätzschritt dient das dritte Polysilizium 14 als Ätzstopp. Nach diesem zweiten Ätzschritt sind die Ausnehmungen 24 für die Wortleitungen WL vollständig weggeätzt.
Daraufhin wird in die Ausnehmungen 24 eine Deckoxidschicht 25 eingebracht, deren Aufgabe es ist, die später erzeugte Wort leitung WL gegenüber dem Halbleitersubstrat 1 zu isolieren. Zur Erzeugung der Deckoxidschicht 25 werden die Ausnehmungen 24 zuerst mittels eines CVD-Verfahrens (Chemical Vapour Deposition) mit einem Oxid oder mit einem anderen Isoliermaterial gefüllt. Anschließend wird dieses Isoliermaterial zurückgeätzt, bis nur die Deckoxidschicht 25 mit der gewünschten Dicke vorhanden ist. An die Seitenwände der Ausnehmungen 24 wird in einem thermischen Prozess ein Gateoxid GOX aufgebracht. Bei dem Gateoxid GOX handelt es sich vorzugsweise um ein dünnes thermisch erzeugtes Oxid. Der entsprechende Verfahrensstand ist in 6I gezeigt.
Als nächstes muss in die Ausnehmungen 24 leitfähiges Material für die Wortleitungen WL eingebracht werden. Dabei werden die Halbleiterblöcke B von dem leitfähigen Material umschlossen. Bei dieser beispielhaften Verfahrensvariante zur Strukturierung der Wortleitungen WL, welche in den 6J bis 6L dargestellt ist, wird zunächst n-dotiertes Polysilizium 27 mittels eines CVD-Verfahrens auf dem vorstrukturierten Substrat abgeschieden. Dieser Verfahrensstand ist in 6J dargestellt.
Daraufhin wird das Substrat mittels eines chemisch-mechanischen Polierverfahrens (Chemical-Mechanical Polishing, CMP) plangeschliffen, und zwar so, dass die anfangs aufgebrachte Nitridschicht 3 sowie die thermische Oxidschicht 2 mit abgetragen werden. Die Höhe, bis zu der das Substrat abgeschliffen wird, ist in 6J als Linie 28 eingezeichnet.
Nach dem Planschleifen wird das Polysilizium 27 bis unterhalb der Substratoberfläche rückgeätzt. Auf dem rückgeätzten Polysilizium 27, das nun die Wortleitungsschicht bildet, wird anschließend mittels CVD Isoliermaterial 29 abgeschieden, und zwar vorzugsweise Oxid oder Nitrid. Nach dem Abscheiden des Isoliermaterials 29 wird die Substratoberfläche erneut mittels Chemical-Mechanical Polishing (CMP) plangeschliffen, um so eine Isolierschicht 29 zu strukturieren. Dieser Verfahrensstand ist in 6K dargestellt.
Als nächstes müssen die einzelnen nebeneinander angeordneten Wortleitungen WL elektrisch voneinander isoliert werden. Hierzu werden Vorzugsweise mithilfe eines Maskenschritts Trenngräben STI zur Wortleitungsseparation aus dem n-dotierten Polysilizium 27 herausgeätzt. Vorteilhafterweise dient dabei die Deckoxidschicht 25 als Ätzstopp bei der Strukturierung der Trenngräben STI. Nach dem Ätzen werden die Trenngräben STI mit Isoliermaterial, vorzugsweise mit Oxid oder Nitrid, aufgefüllt. Wie in 6L gezeigt ist, wird die der Speicherzelle M zugeordnete Wortleitung WL mittels eines Trenngrabens STI von einer einer benachbarten Speicherzelle M_n ₊₁ zugeordneten Wortleitung WL_n+1 isoliert wird. Der Trenngraben STI verläuft dabei vorzugsweise genau mittig zu den beiden Speicherzellen M_n, M_n+ ₁.
Um den Halbleiterblock B über die darüber befindliche Bitleitung BL besser ankontaktieren zu können, kann in einem oberen Bereich des Halbleiterblocks B ein n-dotierter Bereich 33 mittels Ionenimplantation erzeugt werden.
Auf das so vorstrukturierte Substrat können nun wie bei bisherigen Verfahren verschiedene Metallisierungsebenen aufgebracht werden. unmittelbar auf der Substratoberfläche werden Bitleitungen BL strukturiert, die zur Ankontaktierung der Kanalbereiche BC in den Halbleiterblöcken B dienen. Eine Bitleitung BL verläuft dabei senkrecht zu den Wortleitungen WL. Dieser Verfahrensstand ist in 6L dargestellt.
Bei der anhand der 6J bis 6L vorgestellten Methode zur Strukturierung der Wortleitungen WL wurde als leitfähiges Material Polysilizium verwendet. Alternativ lässt sich auch ein Verfahren zur Strukturierung der Wortleitungen WL beschrieben, bei dem anstelle von Polysilizium eine Schichtstruktur bestehend aus Polysilizium, Titan und Wolfram in die Ausneh mungen 24 eingebracht wird. Dadurch kann die Leitfähigkeit der Wortleitungen WL gegenüber der Polysilizium-Lösung erhöht werden.
Die vorangehende Beschreibung beschreibt lediglich vorteilhafte Ausführungsbeispiele der Erfindung. Die hierin sowie in den Ansprüchen und den Zeichnungen offenbarten Merkmale können daher sowohl einzeln als auch in beliebiger Kombination zur Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen wesentlich sein.

M: Speicherzelle
WL: Wortleitung
BL: Bitleitung
DT: Trenchloch
GOX: Gateoxid
B: Halbleiterblock
BC: Kanalbereich
TR: Auswahltransistor
STI: Trenngraben zwischen zwei WL
TC: Grabenkondensator
Q: Querschnittsfläche des Trenchlochs
A-A': Schnittlinie
1: Siliziumsubstrat
2: thermische Oxidschicht
3: Nitridschicht
4: Oxidschicht
5: Fotolackschicht
7: arsendotierte Oxidschicht
8: Oxidschicht
9: n-dotierte Zone
10: dielektrische Schicht
11: erstes Polysilizium
12: Collaroxid
13: zweites Polysilizium
14: drittes Polysilizium
15: Füllmaterial
16: Isoliergraben
17: Isolationsfüllung
18: Buried-Strap-Bereich
19: Schutzschicht
20: Fotomaske
21,22: Stellen, an denen geätzt wird
23: Isolatorschicht zwischen 19 und BL
24: Ausnehmungen für WL
25: Deckoxidschicht
27: Polysilizium
28: Linie
29: Isolierschicht zwischen WL und BL
33: n-dotierter Bereich
35: leitfähiger Kanal

Claims

Speicherzelle mit – einem Grabenkondensator (TC), der in einem unteren Bereich eines im Wesentlichen senkrechten Trenchlochs (DT) ausgebildet ist, und der eine innere sowie eine äußere Elektrode (11, 9) umfasst, wobei zwischen der inneren und der äußeren Elektrode (11, 9) eine dielektrische Schicht (10) angeordnet ist, – einem vertikalen Auswahltransistor (TR), der einen im Wesentlichen senkrechten Kanalbereich (BC) aufweist, der an einem oberen Bereich des Trenchlochs (DT) angrenzend ausgebildet ist und der die innere Elektrode (11) des Grabenkondensators (TC) mit einer Bitleitung (BL) verbindet, wobei in Abhängigkeit vom Potential einer Wortleitung (WL) im Kanalbereich (BC) ein leitfähiger Kanal (35) ausbildbar ist, dadurch gekennzeichnet, dass der Kanalbereich (BC) das Trenchloch (DT) in seinem oberen Bereich teilweise einschließt, und dass die zugehörige Wortleitung (WL) den Kanalbereich (BC) zumindest teilweise umfasst.
Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass das Trenchloch (DT) zwei winklig zueinander angeordnete Seitenwände () aufweist, und dass der Kanalbereich (BC) die zwei winklig zueinander angeordneten Seitenwände () in ihren oberen Bereich wenigstens teilweise umschließt.
Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, dass das Trenchloch (DT) einen im Wesentlichen rechteckigen, vorzugsweise quadratischen horizontalen Querschnitt (Q) aufweist, dass eine erste und eine zweite im Wesentlichen senkrechte Seitenwand () des Trenchlochs (DT) jeweils in einem horizon talen Winkel von ca. 45° zur Bitleitungsrichtung im Wesentlichen mittig unter der Bitleitung (BL) angeordnet sind, und dass der vertikale Kanalbereich (BC) entlang des oberen Bereichs der ersten und der zweiten Seitenwand () des Trenchlochs (DT) angeordnet ist.
Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass das Trenchloch (DT) einen im Wesentlichen abgerundeten, vorzugsweise kreisförmigen horizontalen Querschnitt (Q) aufweist.
Speicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Trenchloch (DT) und der zugehörige Kanalbereich (BC) im Wesentlichen in Bitleitungsrichtung oder in einer zur Bitleitungsrichtung orthogonalen Richtung zueinander angeordnet sind, wobei die Bitleitung im Wesentlichen mittig über dem Kanalbereich (BC) verläuft.
Anordnung von Speicherzellen nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzellen (M) matrixförmigförmig in Zeilen und Spalten angeordnet sind, wobei die Speicherzellen (M) zweier unmittelbar benachbarten Zeilen gegeneinander versetzt sind.
Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Kanalbereiche (BC) der Speicherzellen (M) zweier unmittelbar benachbarter Zeilen und/oder Spalten auf jeweils gegenüberliegenden Seiten der Trenchlöcher (DT) der jeweiligen Speicherzellen (M) angeordnet sind.
Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass die Kanalbereiche (BC) aller Speicherzellen (M) auf jeweils der gleichen Seite der Trenchlöcher (DT) der jeweiligen Speicherzellen (M) angeordnet sind.
Anordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Kanalbereiche (BC) von Speicherzellen (M) unmittelbar benachbarter Speicherzellenzeilen im Wesentlichen auf einer zur Bitleitungsrichtung orthogonalen Achse angeordnet sind, wobei die auf einer zur Bitleitungsrichtung orthogonalen Achse angeordneten Kanalbereiche (BC) im Wesentlichen mittig von einer zugehörigen Wortleitung (WL) umschlossen werden, und dass zwei unmittelbar benachbarte Wortleitungen (WL) durch im Wesentlichen gradlinig verlaufende Trenngräben (STI) voneinander getrennt sind.
Anordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Kanalbereiche (BC) von Speicherzellen (M) unmittelbar benachbarter Speicherzellenzeilen im Wesentlichen auf einer zur Bitleitungsrichtung orthogonalen Achse angeordnet sind und im Wesentlichen mittig von einer gemeinsamen Wortleitung (WL) umschlossen werden, und dass zwei unmittelbar benachbarte Wortleitungen (WL) durch zwischen den Speicherzellen (M) schlangenlinien- oder zickzackförmig verlaufende Trenngräben (STI) voneinander getrennt sind.
Anordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Kanalbereiche (BC) unmittelbar benachbarter Speicherzellen (M) einer Speicherzellenzeile auf jeweils gegenüberliegenden Seiten der Trenchlöcher (DT) der jeweiligen Speicherzellen (M) angeordnet sind, wobei ein Kanalbereiche (BC) und die Trenchlöcher (DT) in einer zur Bitleitungsrichtung orthogonalen Richtung zueinander angeordnet sind, und dass zwei unmittelbar benachbarte Wortleitungen (WL) durch zwischen den Speicherzellen (M) schlangenlinien- oder zickzackförmig verlaufende Trenngräben (STI) voneinander getrennt sind.
Anordnung nach Anspruch 8, dadurch gekennzeichnet, dass die Kanalbereiche (BC) und die Trenchlöcher (DT) in einer zur Bitleitungsrichtung orthogonalen Richtung zueinander angeordnet sind, und dass zwei unmittelbar benachbarte Wortleitungen (WL) durch zwischen den Speicherzellen (M) schlangenlinien- oder zickzackförmig verlaufende Trenngräben (STI) voneinander getrennt sind.
Verfahren zum Herstellen von Speicherzellen auf einem vorstrukturierten Halbleitersubstrat (1), auf dem eine Vielzahl von Trenchlöchern (DT) ausgebildet sind, wobei jeweils in einem unterem Bereich eines Trenchlochs (DT) ein vergrabener Grabenkondensator (TC) angeordnet ist, der eine innere und eine äußere Elektrode (11,9) sowie eine zwischen der inneren und der äußeren Elektrode (11,9) angeordnete dielektrische Schicht (10) aufweist, gekennzeichnet durch folgende Schritte: a) Ätzen von Ausnehmungen (24) für Wortleitungen (WL) in das vorstrukturierte Halbleitersubstrat (1), wobei um jedes der Trenchlöcher (DT) herum jeweils ein Halbleiterblock (B) stehen bleibt, der das jeweilige Trenchloch (DT) in seinem oberen Bereich wenigstens teilweise umgibt und einen Kanalbereich (BC) eines vertikalen Auswahltransistors (TR) bildet, und wobei die Halbleiterblöcke (B) benachbarter Trenchlöcher (DT) voneinander getrennt sind; b) Auffüllen der Ausnehmungen (24) mit einem leitfähigen Material (27), um die Wortleitungen (WL) zu erzeugen; c) Erzeugen einer Isolationsschicht (29) auf der Wortleitung (WL); und d) Erzeugen einer Bitleitung (BL) auf der Isolationsschicht (29), wobei die Bitleitung (BL) im Wesentlichen mittig oberhalb des Kanalbereichs (BC) verläuft und diesen kontaktiert.
Verfahren nach Anspruch 13, gekennzeichnet durch den folgenden Schritt: e) Abscheiden einer Deckoxidschicht (25) in die Ausnehmungen, um die Wortleitung (WL) von den darunter angeordneten Strukturen zu isolieren.
Verfahren nach Anspruch 13 oder 14, gekennzeichnet durch den folgenden Schritt: f) Erzeugen einer Gateoxidschicht (GOX) auf die Seitenwände des Halbleiterblocks (B), um die Halbleiterblöcke (B) von der diese umgebenden Wortleitung (WL) zu isolieren.
Verfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass schlangenlinienförmig bzw, zickzackförmig oder gradlinig verlaufende Isolationsgräben (STI) zwischen den Speicherzellenspalten erzeugt werden, um unmittelbar benachbarte Wortleitungen (WL) voneinander zu isolieren.
Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass die Isolationsgräben (STI) eine geringere Breite aufweisen, als die minimale Auflösungsbreite der verwendeten Lithografie, und dass die Isolationsgräben (STI) mit Hilfe der Spacertechnik hergestellt werden.