DE102006062958B3 - Verfahren zum Herstellen einer integrierten DRAM - Speicherschaltung - Google Patents

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Abstract

Verfahren zum Herstellen einer integrierten DRAM-Speicherschaltung in einem Silizium-Substrat (1) mit einer Peripherie-Schaltungsanordnung in einem Peripherieelementebereich (PB) und einer Mehrzahl von Speicherzellen in einem Speicherzellenbereich (ZFB), wobei die Peripherie-Schaltungsanordnung einen Peripherie-Transistor aufweist, der zumindest teilweise in dem Silizium-Substrat (1) ausgebildet ist, wobei der Peripherie-Transistor in dem Halbleitersubstrat Source-/Drain-Bereiche aufweist, und ein erstes Gate-Dielektrikum (GO) umfasst, und wobei jede Speicherzelle einen Zugriffstransistor aufweist, der zumindest teilweise in dem Silizium-Substrat (1) ausgebildet ist und der ein zweites Gate-Dielektrikum (GO') umfasst, wobei wenigstens die folgenden Prozessschritte in der angegebenen Reihenfolge durchgeführt werden: Herstellen aktiver Bereiche (4) für die Zugriffstransistoren der Speicherzellen, die im Silizium-Substrat (1) in Streifen entlang einer ersten Richtung angeordnet sind, wobei die Streifen durch STI-Isolationsgräben (10) getrennt sind; Implantieren von Wannen- und Source-/Drain-Bereichen für die Zugriffstransistoren in den aktiven Bereichen (4); Durchführen eines ersten Hochtemperatur-Prozessschritts zum Bilden des ersten Gate-Dielektrikums (GO) für den Peripherie-Transistor im Peripherieelementebereich (PB); Ausbilden von Wortleitungsgräben (30) im Silizium-Substrat (1) im Speicherzellenbereich (ZFB), wobei die Wortleitungen (2) sich in eine zweite Richtung erstrecken, die die erste Richtung schneidet; Durchführen eines zweiten Hochtemperatur-Prozessschritts zum Bilden des zweiten Gate-Dielektrikums (GO') im Speicherzellenbereich (ZFB); Ausbilden von Wortleitungen (2) durch Einbringen einer Metallfüllung (35) auf dem zweiten Gate-Dielektrikum (GO') und Ausführen einer Oxidschicht (40) auf der Metallfüllung (35) in den Wortleitungsgräben (30); Ausbilden und Strukturieren eines Schichtenstapels (15, 15', 50, 51, 52), um simultan einen Gate-Stapel (8') für den Peripherie-Transistor im Peripherieelementebereich (PB) und Bitleitungen (8) im Speicherzellenbereich (ZFB) zu erzeugen; und Implantieren von Source-/Drain-Bereichen für den Peripherie-Transistor im Peripherieelementebereich (PB).

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer integrierten DRAM-Speicherschaltung.
  • BESCHREIBUNG DES STANDES DER TECHNIK
  • Obwohl prinzipiell auf beliebige integrierte Halbleiterstrukturen anwendbar, werden die vorliegende Erfindung und die ihr zugrundeliegenden Probleme bezüglich integrierter DRAM-Speicherschaltungen in Siliziumtechnologie beschrieben, welche auf weit unterhalb der 100 nm-Generation niederskaliert sind und große Herausforderungen bieten.
  • Speicherzellen eines dynamischen Schreib-/Lesespeichers (DRAM) umfassen im Allgemeinen einen Speicherkondensator zum Speichern einer elektrischen Ladung, welche eine zu speichernde Information darstellt, sowie einen Zugriffstransistor, welcher mit dem Speicherkondensator verbunden ist. Der Zugriffstransistor umfasst Source-/Drain-Bereiche, einen Kanal zum Verbinden der Source-/Drain-Bereiche sowie eine Gate-Elektrode zum Steuern eines elektrischen Stromflusses zwischen den Source-/Drain-Bereichen. Der Transistor ist üblicherweise zumindest teilweise in dem Halbleitersubstrat gebildet. Die Gate-Elektrode bildet einen Teil einer Wortleitung und ist elektrisch von dem Kanal durch ein Gate-Dielektrikum isoliert. Durch Adressieren des Zugriffstransistors über die entsprechende Wortleitung wird die in dem Speicherkondensator gespeicherte Information ausgelesen oder programmiert. Insbesondere wird die Information auf eine entsprechende Bitleitung über einen Bitleitungskontakt ausgelesen.
  • Bei den momentan benutzten DRAM-Speicherzellen kann der Speicherkondensator als Grabenkondensator implementiert werden, indem die zwei Kondensatorelektroden in einem Graben angeordnet sind, welcher sich in das Substrat in einer Richtung senkrecht zur Substratoberfläche erstreckt. Gemäß einer weiteren Implementierung einer DRAM-Speicherzelle wird die elektrische Ladung in einem Stapelkondensator gespeichert, welcher oberhalb der Oberfläche des Substrats gebildet ist.
  • Speichervorrichtungen umfassen üblicherweise eine Speicherzellenanordnung und einen Peripherieelementebereich. Im Allgemeinen beinhaltet der Peripherieelementebereich der Speichervorrichtungen eine Schaltungsanordnung zum Adressieren der Speicherzellen und zum Erfassen und Prozessieren der von den individuellen Speicherzellen empfangenen Signale. Üblicherweise wird der Peripherieelementebereich in demselben Halbleitersubstrat wie die individuellen Speicherzellen gebildet. Hierbei ist es hocherwünscht, einen robusten Herstellungsprozess zu haben, durch den eine Zellenanordnung und Peripheriekomponenten der Speichervorrichtung gleichzeitig und sicher mit hoher Ausbeute gebildet werden können.
  • Die US 7 034 408 B1 offenbart ein Verfahren zur Herstellung der Speichervorrichtung. Insbesondere umfasst das bekannte Verfahren die folgenden Schritte: Bilden von Speicherzellen durch Bilden von Zugriffstransistoren, von denen jeder einen ersten und einen zweiten Source-/Drain-Bereich, einen zwischen dem ersten und zweiten Source-/Drain-Bereich angeordneten Kanal und eine Gate-Elektrode aufweist, welche von dem Kanal elektrisch isoliert ist und geeignet ist, die Leitfähigkeit des Kanals zu steuern, wobei der Zugriffstransistor zumindest teilweise in einem Halbleitersubstrat gebildet ist, welches eine Oberfläche aufweist, und durch Bilden von Speicherelementen zum Speichern von Information, wobei jedes der Speicherelemente geeignet ist, das auf es durch einen der Zugriffstransistoren zugegriffen wird; Bilden von Bitleitungen, welche sich in einer ersten Richtung entlang des Substrats erstrecken, wobei die Bitleitungen mit den ersten Source-/Drain-Bereichen der Zugriffstransistoren über Bitleitungskontakte verbunden sind; Bilden von Wortleitungen, welche sich in einer zweiten Richtung entlang des Substrats erstrecken, wobei die zweite Richtung die erste Richtung schneidet; und Bilden einer Peripherieschaltungsanordnung, wobei die Peripherieschaltungsanordnung zumindest ein Peripherietransistor aufweist, wobei der Peripherietransistor einen ersten und einen zweiten Peripherie-Source-/Drain-Bereich, einen Peripheriekanal zum Verbinden des ersten und zweiten Peripherie-Source-/Drain-Bereichs und eine Peripherie-Gate-Elektrode zum Steuern der Leitfähigkeit des Peripheriekanals aufweist, wobei die Gate-Elektrode des Zugriffstransistors einen Teil einer der Wortleitungen bildet, wobei die Peripherieschaltungsanordnungen den Wortleitungen und den Bitleitungen verbunden ist, wobei eine obere Oberfläche der Wortleitung unter der Substratoberfläche angeordnet ist, und wobei die Peripherie-Gate-Elektroden und die Bitleitungen einschließlich des Bitleitungskontakts durch Bilden eines Schichtstapels mit zumindest einer Schicht auf der Substratoberfläche hergestellt sind, um so die Speicherzellen und die Peripherieschaltungsanordnung zu bedecken, und durch anschließendes Strukturieren des Schichtstapels und die Bitleitungen und die Peripherie-Gate-Elektroden zu bilden.
  • Ein Problem bei diesem bekannten Verfahren zur Herstellung einer Speichervorrichtung besteht darin, dass bestimmte Metalle, welche für die Wortleitungen verwendet werden, wie zum Beispiel TiN, TaN, W und ähnliche, sehr empfindlich gegenüber Hochtemperaturprozessschritten sind, insbesondere Oxidationsprozessschritten, die Temperaturen von typischerweise 800°C und mehr involvieren. Somit kann die Gate-Oxidation für die Unterstützungs- oder Peripherieelemente unerwünschterweise das Metall der Wortleitungen oxidieren.
  • Aus der US 2006/0110884 A1 ist ein Verfahren zum Herstellen einer integrierten DRAM-Speicherschaltung mit einem Peripherie-Bereich und einem Speicherzellenbereich bekannt, bei dem die Gateoxidschicht im Peripherie-Bereich nicht vor den Wortleitungsgräben gebildet wird. Ein weiteres Verfahren ist in der US 6 063 669 A beschrieben.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Aufgabe der Erfindung ist es, Hochtemperaturprozessschritte am Anfang der Prozesssequenz vor der Wortleitungsmetall-Abscheidung einzusetzen, ohne die Prozesssequenz viel komplexer zu gestalten und ohne eine Mehrzahl simultaner Prozessschritte für die Speicherzellenanordnung und die Peripherieelemente zu verlieren.
  • Diese Aufgabe wird mit einem Verfahren nach Anspruch 1 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Ein Herstellungsverfahren für eine integrierte Halbleiterstruktur umfasst folgende Schritte: Bilden einer Peripherie-Schaltungsanordnung in einem Peripherieelementebereich, wobei die Peripherie-Schaltungsanordnung einen Peripherie-Transistor aufweist, der zumindest teilweise in dem Halbleitersubstrat gebildet ist, und ein erstes Dielektrikum, gebildet in einem ersten Hochtemperatur-Prozessschritt, umfasst; Bilden einer Mehrzahl von Speicherzellen in einem Speicherzellenbereich, wobei jede der Speicherzellen einen Zugriffstransistor umfasst, der zumindest teilweise in dem Halbleitersubstrat gebildet ist und der ein zweites Gate-Dielektrikum umfasst, das in einem zweiten Hochtemperatur-Prozessschritt gebildet ist und der einen metallischen Gate-Leiter aufweist; wobei der erste und zweite Hochtemperatur-Prozessschritt vor einem Schritt des Bildens des metallischen Gate-Leiters durchgeführt werden.
  • Die der vorliegenden Erfindung zugrundeliegende Idee besteht in der Aufspaltung des Prozesses für die Unterstützungs- oder Peripherieelemente in Teile vor der Wortleitungsbildung und nach der Wortleitungsbildung unter Erhaltung vieler simultaner Prozessschritte der Speicherzellenbereiche und Peripherieelementbereiche.
  • Der erste Hochtemperatur-Prozessschritt wird erfindungsgemäß vor dem zweiten Hochtemperatur-Prozessschritt durchgeführt.
  • Es können folgende Prozessschritte durchgeführt werden: Bilden einer Isolationsschicht auf dem Substrat in dem Speicherzellenbereich; Durchführen des ersten Hochtemperatur-Prozessschritts; Abscheiden einer ersten Polysiliziumschicht auf der Isolationsschicht in dem Speicherzellenbereich und auf dem ersten Gate-Dielektrikum in dem Peripherieelementebereich; Abscheiden einer Nitridschicht auf der Polysiliziumschicht; Bilden einer Hartmaske auf der Nitridschicht; Bilden von Wortleitungsgräben in dem Substrat in dem Speicherzellenbereich; Durchführen des zweiten Hochtemperatur-Prozessschritts; und Bilden des metallischen Gate-Leiters auf dem zweiten Gate-Dielektrikum in den Wortleitungsgräben; und Entfernen der Hartmaske und der Nitridschicht.
  • Weiterhin können die folgenden Prozessschritte durchgeführt werden: Freilegen eines Bitleitungs-Kontaktbereichs des Zugriffstransistors in dem Speicherzellenbereich in einem Ätzschritt, wobei die Polysiliziumschicht und die Isolationsschicht von dem Substrat entfernt werden; Abscheiden einer zweiten Polysiliziumschicht in dem Speicherzellenbereich und in dem Peripherieelementebereich; und Planarisieren der ersten und zweiten Polysiliziumschicht, sodass sie eine planare gemeinsame obere Oberfläche bilden.
  • Weiterhin können die folgenden Prozessschritte durchgeführt werden: Abscheiden von zumindest einer leitenden Schicht auf der planaren gemeinsamen Oberfläche; Abscheiden einer isolierenden Schicht auf der zumindest einen leitfähigen Schicht; und simultanes Strukturieren der ersten und zweiten Polysiliziumschicht, der zumindest einen leitfähigen Schicht und der isolierenden Schicht, derart, dass sie eine Bitleitung bilden, die mit dem Zugriffstransistor in dem Speicherzellenbereich verbunden ist, und einen Gate-Stapel des Peripherietransistors in dem Peripherieelementebereich bilden.
  • Erfindungsgemäß werden Streifen aktiver Bereiche getrennt durch STI-Gräben entlang einer ersten Richtung in dem Speicherzellenbereich gebildet und die Zugriffstransistoren in den Streifen aktiver Bereiche gebildet.
  • Der Bitleitungskontaktbereich kann photolithographisch unter Verwendung einer Maske mit einem Linien-/Zwischenraum-Muster gebildet werden, um Bereiche freizulegen, wo der Bitleitungs-Kontaktbereich freizulegen ist, wobei die Ätzschritte, in denen die Polysiliziumschicht und die Isolationsschicht von dem Substrat entfernt werden, selektiv bezüglich der Isolationsschicht sind.
  • Erfindungsgemäß werden vergrabene Wortleitungen, welche sich in eine erste Richtung erstrecken, in dem Substrat in dem Speicherzellenbereich gebildet werden, wobei die zweite Richtung die erste Richtung schneidet.
  • Es werden Bitleitungen, welche sich in eine erste Richtung erstrecken, auf dem Substrat in dem Speicherzellenbereich gebildet, wobei die zweite und dritte Richtung senkrecht zueinander verlaufen.
  • Gemäß einer Ausführungsform werden isolierende Seitenwand-Spacer gleichzeitig an der Bitleitung in dem Speicherzellenbereich und an dem Gate-Stapel in dem Peripherieelementebereich gebildet.
  • Gemäß einer Ausführungsform sind der erste und zweite Hochtemperatur-Prozessschritt Oxidationsprozessschritte in einem Temperaturbereich zwischen 800 und 1100°C.
  • BESCHREIBUNG DER ZEICHNUNGEN
  • In den Figuren zeigen:
  • 1A–8B schematische Layouts eines Herstellungsverfahrens eines Layouts für eine integrierte Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung, insbesondere 1A, 2, 3, 4, 5A, 6A, 7, 8A in drei verschiedenen Querschnitten a), b), c), und 1B, 5B, 6B, 8B in schematischen ebenen Ansichten.
  • In den schematischen Figuren bezeichnen identische Bezugszeichen gleichwertige oder funktionell gleichwertige Komponenten.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • 1A–8B zeigen schematische Layouts eines Herstellungsverfahrens für eine integrierte Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung, insbesondere 1A, 2, 3, 4, 5A, 6A, 7, 8A in drei verschiedenen Querschnitten a), b), c), und 1B, 5B, 6B, 8B in schematischen ebenen Ansichten.
  • Die Prozesssequenz startet in dem Zustand der in den 1A, B gezeigt ist. Insbesondere ist 1B eine ebene Ansicht des Speicherzellenbereichs ZFB und des Peripherieelementebereichs PB, wohingegen 1A drei Querschnitte a) entlang der Linie I-I, b) entlang der Linie II-II, und c) entlang der Linie III-III in 1B darstellt.
  • In 1A bezeichnet Bezugszeichen 1 ein Silizium-Halbleitersubstrat. Auf der oberen Oberfläche OF des Silizium-Halbleitersubstrats 1 ist eine Siliziumnitridmaske 5 in Form von Nitridstreifen gebildet, wobei die Nitridstreifen auf Linien aktiver Bereiche 4 in dem Speicherzellenbereich ZFB liegen. Zwischen den Linien aktiver Bereiche 4 sind STI-Isolationsgräben 10 gefüllt mit einem dielektrischen Material unter Verwendung der Nitridstreifen 5 als Maske in einem entsprechenden Ätzschritt gebildet worden. Das obere Niveau der gefüllten Isolationsgräben 10 gleicht dem oberen Niveau der Nitridstreifen 5, was durch einen dielektrischen Abscheidungsprozess, zum Beispiel selektive Oxidation gefolgt durch Hochdichte-Plasma-Oxidabscheidung, und einen anschließenden chemisch-mechanischen Polierschritt erreicht werden kann.
  • Insbesondere ist der Querschnitt a) entlang der Linie I-I entlang einer Linie eines aktiven Bereichs 4 aufgenommen, der Querschnitt b) entlang der Linie II-II entlang einer Linie eines aktiven Bereichs 4 und senkrecht zu einer später zu bildenden Bitleitung 8 (vgl. 8B) aufgenommen und der Querschnitt c) entlang der Linie III-III entlang einem Bereich des Peripherieelementebereichs PB aufgenommen und in der gleichen Richtung wie der Querschnitt b) entlang der Linie II-II orientiert.
  • Weiterhin mit Bezug auf 2 wird die Nitridmaske 5 gestrippt, und in nicht-illustrierten Prozessschritten wird ein Opferoxid gebildet, werden Implantationen für Wannen- und Source-/Drain-Bereiche in die Linien aktiver Bereiche 4 ausgeführt, und wird das planare Opferoxid wieder gestrippt.
  • In einem nächsten Prozessschritt wird eine Oxidschicht O auf der oberen Oberfläche OF des Substrats 1 sowohl im Speicherzellenbereich ZFB als auch im Peripherieelementebereich PB abgeschieden.
  • Dann wird eine weitere (nicht gezeigte) Blockmaske, z. B. aus Photolack, über dem Speicherzellenbereich ZBF gebildet, und dann wird die Oxidschicht O von der Oberfläche OF des Substrats 1 im Peripherieelementebereich PB entfernt. In einem folgenden Prozessschritt wird nach Entfernung des Photolacks eine Gate-Oxidschicht GO im Peripherieelementebereich in einem Hochtemperatur-Bildungsschritt mit Temperaturen von typischerweise 800°C und darüber gebildet.
  • Dann wird die (nicht gezeigte) Blockmaske vom Speicherzellenbereich ZFB entfernt, und eine dicke undotierte Polysiliziumschicht 15 wird über der gesamten Struktur abgeschieden und optional durch einen chemisch-mechanischen Polierschritt planarisiert.
  • In einem nächsten Prozessschritt wird eine dünne Oxidschicht 16 optional über der gesamten Struktur abgeschieden. Dann wird eine Siliziumnitridschicht 20 über der dünnen Oxidschicht 16 in der gesamten Struktur abgeschieden, was zum in 2 gezeigten Prozesszustand führt.
  • Es sollte hier bemerkt werden, dass die Siliziumnitridschicht 20 als Polierstoppschicht in den folgenden Prozessschritten dient und ebenfalls eine Mehrzahl gleicher oder verschiedener Schichten aufweisen kann, welche gleichermaßen die Funktion einer Polierstoppschicht erfüllen können.
  • Weiterhin sollte bereits hier bemerkt werden, dass die Polysiliziumschicht 15 die Funktion einer Gate-Elektrodenschicht im Peripherieelementebereich PB und die Funktion einer Bitleitungs-Anschlussschicht im Speicherzellenbereich ZFB haben wird.
  • Wie in 3 gezeigt, wird eine Hartmaskenschicht 25 gebildet und derart strukturiert, dass sie Hartmaskenöffnungen 26 im Speicherzellenbereich ZFB zum Bilden von Wortleitungsgräben 30 in einem folgenden Ätzschritt nach entsprechendem Strukturieren der darunter liegenden Schichten 20, 16, 15, O bildet, was ebenfalls in Fig. gezeigt ist. Weiterhin dient die Hartmaskenschicht 25 als Schutzblock-Maskenschicht in dem Peripherieelementebereich PB, während dieser Wortleitungsgräben-Bildungsschritte.
  • Wie in 4 gezeigt, wird ein nicht-selektiver Ätzschritt durchgeführt, um die Wortleitungsgräben 30 in dem Silizium-Halbleitersubstrat 1 zu bilden. Danach wird die Hartmaske 25 durch übliche Verfahren gestrippt. In einem darauffolgenden Prozessschritt wird ein isotroper Ätzschritt, zum Beispiel ein Nassätzschritt oder ein Trockenätzschritt, durchgeführt, um eine Krümmung am Boden der Wortleitungsgräben 30 zu bilden und die Wortleitungsgräben 30 zu erweitern, wobei die letztere Erweiterung hier nicht gezeigt ist. Die Krümmung des Bodens der Wortleitungsgräben 30 dient zum Vermeiden einer nicht-gleichmäßigen elektrischen Feldverteilung an diesen Abschnitten.
  • Darauf könnte ein weiterer Ätzschritt an der Struktur von 4 durchgeführt werden, der ein Oxidätzschritt ist, um eine spezielle Eckelement-Bildung hervorzurufen.
  • Als nächstes wird, wie in 5A, B gezeigt, ein thermischer Oxidationsschritt bei Temperaturen von -typischerweise 800°C und darüber durchgeführt, um eine Gate-Oxidschicht GO' in den Wortleitungsgräben 30 zu schaffen. Danach werden die Wortleitungsgräben 30 mit dem Wortleitungsmetall, wie zum Beispiel TiN oder W oder TaN in einem Abscheidungsschritt gefüllt, wonach die Gate-Oxidschicht GO' und die Metallfüllung 35 der Wortleitungen 2 poliert und auf ein Niveau unterhalb der Oberfläche OF des Silizium-Halbleitersubstrats 1 geätzt werden.
  • In einem darauf folgenden Prozessschritt wird eine Oxidfüllung 40 abgeschieden, planarisiert und auf ein Niveau zurückgeätzt, welches oberhalb der Oberfläche OF liegt und hier etwa in der Mitte der Polysiliziumschicht 15.
  • Wie in 6A, B gezeigt, wird die Siliziumnitridschicht 20 in einem nächsten Prozessschritt gestrippt. Danach werden die Bitleitungs-Kontaktbereiche BLK photolithographisch definiert. Wie aus 6B ersichtlich, wird eine Blockmaske 411 mit Öffnungen 412 in Form von Streifen verwendet. Dazu wird zunächst eine Photolackschicht auf die Oberfläche der gesamten Struktur aufgebracht und anschließend photolithographisch strukturiert, um die Öffnungen 412 in Form der Streifen zu erzeugen.
  • Wie aus 6B ersichtlich, erstrecken sich die Öffnungen 412 in der Breite von der Mitte einer Wortleitung 2 zur Mitte einer benachbarten Wortleitung 2. Dann gibt es in Breitenrichtung eine dazwischenliegende Isolationswortleitung 2, welche elektrisch nicht verwendet wird, und dann folgt das nächste Fenster 412, welches sich von der Mitte der einen Wortleitung 2 zur Mitte einer nächsten Wortleitung 2 erstreckt.
  • Nach dem Bilden der Photolack-Blockmaske 411 wird ein erster Oxidätzschritt durchgeführt, um die Oxidschicht 16 von dem Bereich innerhalb der Maskenöffnungen 412 zu entfernen. Danach wird ebenfalls unter Verwendung der Blockmaske 411 eine Polysilizium-Ätzschritt durchgeführt, welcher selektiv das Polysilizium innerhalb der Öffnungen 412 der Blockmaske 411 entfernt. Dann wird die Blockmaske 411 durch eine übliche Technik gestrippt. Danach wird die gesamte Struktur einem Oxidätzschritt ohne jegliche Maske unterworfen, welcher die Oxidschicht O von dem Bitleitungs-Kontaktbereich BLK des Silizium-Halbleitersubstrats 1 und von der oberen Oberfläche der verbleibenden Polysiliziumschicht 15 entfernt. Dies führt zum in 6A, B gezeigten Prozesszustand. Es sollte bemerkt werden, dass abhängig von der Dicke der Oxidschichten 16 und O es ebenfalls möglich ist, einen Restbereich der Schicht 16 nach dem Durchbruch der Schicht O in dem Bitleitungsbereich BLK zu belassen (siehe nachstehend als alternativer Ansatz).
  • Wie in 7 gezeigt, wird nach Durchführung eines Nassreinigungsschritts eine zweite Polysiliziumschicht 15' über der gesamten Struktur abgeschieden und in einem chemisch-mechanischen Polierschritt oder Rückätzschritt zurückpoliert, um eine ebene Oberfläche SP mit der ersten Polysiliziumschicht 15 zu bilden. Dies führt zum in 7 gezeigten Prozesszustand. Der alternative Ansatz läge in der Bereitstellung einer Oxidschicht 16, welche dicker ist als die Oxidschicht O und im Belassen einer Restdicke der Oxidschicht 16 nach dem Durchbruch der Oxidschicht O auf dem Bitleitungs-Kontaktbereich BLK. In diesem Fall könnte eine trockene Polysiliziumätzung an der Polysiliziumschicht 15 durchgeführt werden, welche auf der verbleibenden Oxidschicht 16 in der Peripherie stoppt, wonach die restliche Oxidschicht 16 entfernt würde.
  • Wie in 8A, B gezeigt, wird eine Barrierenschicht 50, welche beispielsweise aus Ti, TiN oder WN, bestehen kann, über der Oberfläche SP der Polysiliziumschichten 15, 15' abgeschieden. Danach werden eine Wolframschicht 51 und eine Nitridkappenschicht 52 auf der Barrierenschicht abgeschieden. Dann werden Bitleitungen 8, 8 im Speicherzellenbereich ZFB und Gate-Stapel 8' im Peripherieelementebereich PB gebildet, in dem ein Photolithographie-/Ätzprozess-Schritt an dem Stapel der Schichten 15/15', 50, 51, 52 durchgeführt wird. Somit werden die Gate-Stapel 8' des Peripherieelementebereichs PB und die Bitleitungen 8 des Speicherzellenbereichs ZFB simultan gebildet.
  • In einem nächsten Prozessschritt werden Oxidspacer 53 an beiden Seiten der Bitleitungen 8 des Speicherzellenbereichs und an beiden Seiten des Gate-Stapels 8' des Peripherieelementebereichs gebildet.
  • Wie in 8B gezeigt, verlaufen die Bitleitungen 8 parallel zueinander und senkrecht zu den Wortleitungen 2. Die Bitleitungskontakte sind mit Bezugszeichen 41 in 8B gekennzeichnet und sind an den Kreuzungspunkten der Linien aktiver Bereiche 4 und der Bitleitungen 8 vorgesehen.
  • In einem nächsten Prozessschritt wird ein sog. X-Implantationsschritt durchgeführt, um erweiterte Source-/Drain-Bereiche (nicht gezeigt) für die Peripherie-Vorrichtungen zu definieren.
  • Schließlich werden die üblichen Prozessschritte zum Vervollständigen der Speicherzellenvorrichtung durchgeführt. Insbesondere werden Stapelkondensatoren auf der Oberseite der Struktur gebildet und mit den Leitungen aktiver Bereiche 4 auf beiden Seiten der Bitleitungen 8 verbunden. Jedoch sind diese Prozessschritte im Stand der Technik wohlbekannt und werden hier nicht detailliert diskutiert. In dieser Hinsicht wird ausdrücklich auf die US 7 034 408 B1 Bezug genommen.

Claims (5)

  1. Verfahren zum Herstellen einer integrierten DRAM-Speicherschaltung in einem Silizium-Substrat (1) mit einer Peripherie-Schaltungsanordnung in einem Peripherieelementebereich (PB) und einer Mehrzahl von Speicherzellen in einem Speicherzellenbereich (ZFB), wobei die Peripherie-Schaltungsanordnung einen Peripherie-Transistor aufweist, der zumindest teilweise in dem Silizium-Substrat (1) ausgebildet ist, wobei der Peripherie-Transistor in dem Halbleitersubstrat Source-/Drain-Bereiche aufweist, und ein erstes Gate-Dielektrikum (GO) umfasst, und wobei jede Speicherzelle einen Zugriffstransistor aufweist, der zumindest teilweise in dem Silizium-Substrat (1) ausgebildet ist und der ein zweites Gate-Dielektrikum (GO') umfasst, wobei wenigstens die folgenden Prozessschritte in der angegebenen Reihenfolge durchgeführt werden: Herstellen aktiver Bereiche (4) für die Zugriffstransistoren der Speicherzellen, die im Silizium-Substrat (1) in Streifen entlang einer ersten Richtung angeordnet sind, wobei die Streifen durch STI-Isolationsgräben (10) getrennt sind; Implantieren von Wannen- und Source-/Drain-Bereichen für die Zugriffstransistoren in den aktiven Bereichen (4); Durchführen eines ersten Hochtemperatur-Prozessschritts zum Bilden des ersten Gate-Dielektrikums (GO) für den Peripherie-Transistor im Peripherieelementebereich (PB); Ausbilden von Wortleitungsgräben (30) im Silizium-Substrat (1) im Speicherzellenbereich (ZFB), wobei die Wortleitungen (2) sich in eine zweite Richtung erstrecken, die die erste Richtung schneidet; Durchführen eines zweiten Hochtemperatur-Prozessschritts zum Bilden des zweiten Gate-Dielektrikums (GO') im Speicherzellenbereich (ZFB); Ausbilden von Wortleitungen (2) durch Einbringen einer Metallfüllung (35) auf dem zweiten Gate-Dielektrikum (GO') und Ausführen einer Oxidschicht (40) auf der Metallfüllung (35) in den Wortleitungsgräben (30); Ausbilden und Strukturieren eines Schichtenstapels (15, 15', 50, 51, 52), um simultan einen Gate-Stapel (8') für den Peripherie-Transistor im Peripherieelementebereich (PB) und Bitleitungen (8) im Speicherzellenbereich (ZFB) zu erzeugen; und Implantieren von Source-/Drain-Bereichen für den Peripherie-Transistor im Peripherieelementebereich (PB).
  2. Verfahren nach Anspruch 1, wobei eine Isolationsschicht auf dem Silizium-Substrat (I) in dem Speicherzellenbereich gebildet und eine Polysiliziumschicht (15) auf dieser und dem Gate-Dielektrikum (GO) in dem Peripherieelementebereich abgeschieden wird, wobei ferner der folgende Prozessschritt durchgeführt wird: Abscheiden einer Nitridschicht (20) auf der Polysiliziumschicht (15) und Strukturieren der Nitridschicht (20) und einer Hartmaske (25) auf der Nitridschicht (20) zum Ätzen der Wortleitungsgräben (30) im Silizium-Substrat (1) im Speicherzellenbereich (ZFB).
  3. Verfahren nach Anspruch 1 oder 2, wobei der Schichtenstapel (15, 15', 50, 51, 52) eine Polysiliziumschicht (15; 15') und zumindest eine leitfähige Schicht (50, 51) umfasst.
  4. Verfahren nach Anspruch 3, wobei isolierende Seitenwand-Spacer (53) gleichzeitig an den Bitleitungen (8) im Speicherzellenbereich (ZFB) und an dem Gate-Stapel (8') im Peripherieelementebereich (PB) gebildet werden.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei der erste und zweite Hochtemperatur-Prozessschritt Oxidationsprozessschritte in einem Temperaturbereich zwischen 800 und 1100°C sind.
DE102006062958.2A 2006-10-27 2006-11-10 Verfahren zum Herstellen einer integrierten DRAM - Speicherschaltung Expired - Fee Related DE102006062958B3 (de)

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790296B1 (ko) * 2006-12-04 2008-01-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
DE102008064930B3 (de) 2007-09-18 2022-09-15 Samsung Electronics Co., Ltd. Halbleitervorrichtung mit reduzierter Dicke
KR101077290B1 (ko) * 2009-04-24 2011-10-26 주식회사 하이닉스반도체 반도체 기억 장치 및 그의 제조 방법
KR101186033B1 (ko) 2009-09-30 2012-09-25 에스케이하이닉스 주식회사 반도체 기억 장치 및 그의 제조 방법
KR101096875B1 (ko) * 2009-12-09 2011-12-22 주식회사 하이닉스반도체 매립 게이트를 갖는 반도체 소자 제조 방법
KR101186067B1 (ko) * 2010-08-02 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
KR101887144B1 (ko) * 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101882360B1 (ko) 2012-03-20 2018-07-26 삼성전자주식회사 매립 게이트 구조물을 포함하는 반도체 장치 및 그 제조 방법
KR101991943B1 (ko) 2012-11-13 2019-06-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN110047832B (zh) * 2018-01-16 2021-11-02 联华电子股份有限公司 半导体存储装置以及其制作方法
JP6623247B2 (ja) * 2018-04-09 2019-12-18 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリおよびその製造方法
US20200202900A1 (en) * 2018-12-21 2020-06-25 Applied Materials, Inc. 3-D DRAM Structure With Vertical Bit-Line
US11295786B2 (en) 2019-02-06 2022-04-05 Applied Materials, Inc. 3D dram structure with high mobility channel
US11594537B2 (en) 2020-07-06 2023-02-28 Applied Materials, Inc. 3-d dram cell with mechanical stability
CN114121880B (zh) 2020-08-27 2023-05-05 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
CN113113384B (zh) * 2021-03-18 2022-04-01 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063669A (en) * 1996-02-26 2000-05-16 Nec Corporation Manufacturing method of semiconductor memory device having a trench gate electrode
US7034408B1 (en) * 2004-12-07 2006-04-25 Infineon Technologies, Ag Memory device and method of manufacturing a memory device
US20060110884A1 (en) * 2004-09-10 2006-05-25 Peng-Fei Wang Method of manufacturing a transistor and a method of forming a memory device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5171702A (en) * 1989-07-21 1992-12-15 Texas Instruments Incorporated Method for forming a thick base oxide in a BiCMOS process
US5134085A (en) * 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
JP3150496B2 (ja) * 1993-06-30 2001-03-26 株式会社東芝 半導体記憶装置
JP2658870B2 (ja) * 1994-04-22 1997-09-30 日本電気株式会社 半導体記憶装置およびその製造方法
US5766969A (en) * 1996-12-06 1998-06-16 Advanced Micro Devices, Inc. Multiple spacer formation/removal technique for forming a graded junction
US6069054A (en) * 1997-12-23 2000-05-30 Integrated Device Technology, Inc. Method for forming isolation regions subsequent to gate formation and structure thereof
US6074908A (en) * 1999-05-26 2000-06-13 Taiwan Semiconductor Manufacturing Company Process for making merged integrated circuits having salicide FETS and embedded DRAM circuits
US6339241B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
US6545904B2 (en) * 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US6927462B2 (en) * 2002-08-28 2005-08-09 Infineon Technologes Richmond, Lp Method of forming a gate contact in a semiconductor device
JP2004363214A (ja) * 2003-06-03 2004-12-24 Renesas Technology Corp 半導体集積回路装置の製造方法および半導体集積回路装置
US20060192249A1 (en) * 2004-09-20 2006-08-31 Samsung Electronics Co., Ltd. Field effect transistors with vertically oriented gate electrodes and methods for fabricating the same
KR100587669B1 (ko) * 2003-10-29 2006-06-08 삼성전자주식회사 반도체 장치에서의 저항 소자 형성방법.
JP2005142203A (ja) * 2003-11-04 2005-06-02 Elpida Memory Inc 半導体装置およびその製造方法
JP4552603B2 (ja) * 2004-11-08 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
US8053823B2 (en) * 2005-03-08 2011-11-08 International Business Machines Corporation Simplified buried plate structure and process for semiconductor-on-insulator chip
KR100752661B1 (ko) * 2005-04-09 2007-08-29 삼성전자주식회사 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법
TWI293786B (en) * 2005-05-06 2008-02-21 Powerchip Semiconductor Corp Method for fabricating semiconductor device and wire with silicide
US7763513B2 (en) * 2005-09-09 2010-07-27 Qimonda Ag Integrated circuit device and method of manufacture
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063669A (en) * 1996-02-26 2000-05-16 Nec Corporation Manufacturing method of semiconductor memory device having a trench gate electrode
US20060110884A1 (en) * 2004-09-10 2006-05-25 Peng-Fei Wang Method of manufacturing a transistor and a method of forming a memory device
US7034408B1 (en) * 2004-12-07 2006-04-25 Infineon Technologies, Ag Memory device and method of manufacturing a memory device

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