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Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft ein Verfahren zum Ausbilden einer
integrierten Speicherschaltungsanordnung nach dem Anspruch 1.
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Aus
der
US 6 174 767 B1 ist
es bekannt eine Halbleiterstruktur mit Bitleitungen und Kondensatoren
für eine
Halbleiterspeichervorrichtung mit Hilfe der folgenden grundlegenden
Verfahrensschritte herzustellen. Es wird auf einem dotierten Siliziumhalbleitersubstrat
eine Gate-Oxidschicht ausgebildet und es werden Gate-Elektrodenstapel
benachbart zu leitenden flugs über
der Gateoxidschicht ausgebildet, wobei die leitenden flugs durch
ein erstes Dielektrikum-Material in einer Richtung getrennt sind,
die quer zu dem Gate-Elektrodenstapel orientiert ist. Es wird dann
eine erste Zwischenpolysiliziumschicht über den leitenden flugs ausgebildet.
Ferner werden Bitleitungen in der ersten Zwischenpolysiliziumschicht über dem
ersten Dielektrikumsmaterial ausgebildet. Schließlich wird ein Kondensator über einem
Plug und zwischen einem Paar von Bitleitungen hergestellt.
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Darüber hinaus
ist in der Literaturstelle Y. Kohyama & al., Symp. VLSI Techn. Dig. Techn.
Pap., 1997, Seiten 17 und 18 ein Verfahren zur Realisierung einer < 400 mm2 Chipgröße für eine GDRAM Herstellung
mit einem feinen Muster gemäß einer
0,3 μm Teilung
bekannt. Die Polysilizium-flugs zur Kontaktierung der Drainbereiche
der Transistoren mit den Bitleitungen erstrecken sich jeweils von
den Drainbereichen bis in einen Zwischenbereich zwischen zwei aktiven
Gebieten einer benachbarten Reihe.
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Da
Speichervorrichtungen zum Betrieb mit höheren Geschwindigkeiten und
einer größeren Speicherkapazität entworfen
werden, hat sich die Integrationsdichte der integrierten Schaltungsspeichervorrichtungen
allgemein erhöht.
Da beispielsweise die Integrationsdichte von dynamischen Schreib-Lese-Speichern
(DRAMs) auf mehr als ein Gigabyte angestiegen ist, hat sich die
Entwurfsregel auf 0,18 μm und
darunter erniedrigt. Horizontale Lücken zwischen den einzelnen
Vorrichtungen, vertikale Lücken zwischen
den Schichten und falschjustierte Grenzen sind typischerweise proportional
zu der Verringerung der Entwurfsregel (Design Rule) verringert worden Dementsprechend
können
Defekte, wie beispielsweise eine schlichte Kontaktfüllung oder
eine Fehlausrichtung auftreten.
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Eine
herkömmliche
integrierte Schaltungsspeichervorrichtung, wie sie beispielsweise
aus der
US 6 187 627
B1 bekannt ist, die ein selbstjustierendes Kontaktverfahren
verwendet, wird im Folgenden unter Bezugnahme auf die
1 und
2 beschrieben.
Gemäß
1 und
2 wird
auf einem Halbleitersubstrat
10 eine Isolierschicht
12 ausgebildet,
wodurch aktive Bereiche
11 bestimmt werden. Randschaltungsbereiche
(nicht gezeigt) und Kernbereiche (nicht gezeigt) können ebenso
durch die Isolationsschicht
12 bestimmt werden. Als nächstes wird eine
Gate-Isolationsschicht
13, eine Gate-Leitungsschicht
14 und
eine Abdeckschicht
15 aufeinanderfolgend auf dem Halbleitersubstrat
10 abgeschieden. Vorbestimmte
Abschnitte der Abdeckungsschicht
15 und der Gate-Leitungsschicht
14 werden
gemustert bzw. markiert. Spacers
16 werden an den Seitenwänden der
verbleibenden Abschnitte der Abdeckschicht
15 und der verbleibenden
Gate-Isolationsschicht
14 ausgebildet,
wodurch Wortleitungsstrukturen
17 ausgebildet werden.
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Wie
in 1 gezeigt, erstrecken sich die Wortleitungsstrukturen 17 in
einer Y-Richtung über die
aktiven Bereiche 11 und sind durch einen vorbestimmten
Abstand voneinander beabstandet. Ein Paar von Wortleitungsstrukturen 17 kreuzt
jeden aktiven Bereich 11. Störstellen für eine Source oder einen Drain
werden in den aktiven Bereich 11 auf beiden Seiten jeder
der Wortleitungsstrukturen 17 implantiert, wodurch sie
einen Sourcebereich 18a und einen Drainbereich 18b in
jedem aktiven Bereich 11 ausbilden.
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Ein Ätzstopper
(nicht gezeigt) und eine Zwischenisolationsschicht 19 werden
aufeinanderfolgend aus dem Halbleitersubstrat abgeschieden. Die Zwischenisolationsschicht 19 füllt Räume zwischen benachbarten
bzw. angrenzenden Wortleitungsstrukturen 17 auf. Die Zwischenisolationsschicht 19 und der Ätzstopper
werden zum Freilegen der Source- und Drainbereiche 18a und 18b geätzt. Anschließend werden
eine leitende Polysiliciumschicht (nicht gezeigt) auf dem Halbleitersubstrat 10 abgeschieden,
um die freigelegten Source- und Drainbereichen 18a und 18b zu
kontaktieren. Die Polysiliciumschicht wird vorzugsweise mit einer
Dicke abgeschieden, die ausreichend ist, um die Zwischenräume zwischen den
benachbarten bzw. benachbarten Wortleitungsstrukturen 17 aufzufüllen. Die
Polysiliciumschicht wird chemisch und mechanisch solange poliert,
bis die Zwischenisolationsschicht 19 freigelegt ist, wodurch
selbstjustierende Kontaktflecken (SAC-pads) 20a und 20b in
Kontakt mit den Source- und
Drainbereichen 18a und 18b ausgebildet werden.
Die selbstjustierenden Kontaktflecken 20b, die in Kontakt
mit den Drainbereichen 18b sind, besetzten teilweise die Räume 21 zwischen
den aktiven Bereichen 11, da Bitleitungen (nicht gezeigt)
rechtwinklig zu den Wortleitungsstrukturen 17 in den Räumen 21 zwischen den
aktiven Bereichen 11 angeordnet werden. Der selbstjustierende
Kontaktflecken 20b, der in Kontakt mit dem Drainbereich 18b ist,
wird in Kontakt mit den Bitleitungen (nicht gezeigt) gebracht, und
der selbstjustierende Kontaktflecken 20a, der in Kontakt
mit den Sourcebereich 18a ist, wird in Kontakt mit einer Speicherknotenelektrode
gebracht.
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Eine
derartige herkömmliche
Speicherstruktur kann folgende Probleme aufweisen:
Obgleich
die Kontaktflecken 20a und 20b selbstjustierend
sind, kann es schwierig sein, die Öffnungen an welcher die selbsjustierenden
Kontaktflecken 20a und 20b ausgebildet werden,
aufgrund der Integrationsdichte der Speichervorrichtung genauso
zu justieren bzw. auszurichten. Somit sind die benachbarten selbstjustierenden
bzw. selbstjustierten Kontaktflecken 20a und 20b nicht
vollständig
voneinander isoliert und eine Brücke
(Kurzschluß)
kann auftreten.
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Wie
durch "3D" in 1 angedeutet,
sind die selbstjustierten Kontaktflecken 20a und 20b dreidimensionale
Strukturen. Wenn Licht gleichzeitig entlang der drei Dimensionen
des selbstausgerichteten Kontaktflecken 20a und 20b angewendet
wird, kann ein Interferrenzeffekt um die Ecken der Strukturen herum
auftreten. Falls Licht in den drei verschiedenen Richtungen angewendet
wird, kann es außerdem
schwierig sein, zu Fokussieren. Dementsprechend kann es schwierig
sein, die Öffnungen
auszurichten, an welchen die selbstjustierten Kontaktflecken ausgebildet
werden.
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Da
die Größe des selbstjustierenden
Kontaktes 20a, der im Kontakt mit dem Sourcebereich 18a ist,
sich von der Größe des selbstausgerichteten Kontaktes 20b unterscheidet,
der in Kontakt mit dem Drainbereich 18b ist, kann es außerdem schwierig sein,
den Grad, bis zu welchem die Zwischenisolationsschicht 19 zum
Ausbilden der Öffnungen
für die Kontakte
geätzt
wird, gleichförmig
zu steuern. Bei einigen herkömmlichen
Speichervorrichtungen werden lediglich die Bereiche, bei welchen
die selbstjustierten Kontaktflecken 20a und 20b ausgebildet
werden, vor dem Ausbilden der selbstjustierten Kontaktflecken 20a und 20b geöffnet. Aufgrund
des Formfaktors (aspect ratio) der Wortleitungsstrukturen 17 können Hohlräume in der
Zwischenisolationsschicht 19 ausgebildet werden, die den
Raum zwischen den Wortleitungsstrukturen 17 ausfüllt. Die
Hohlräume können während der
Ausbildung der Öffnungen
für die
selbstjustierten Kontaktbereiche größer werden. Während des
Ausbildens der selbstjustierten Kontaktflecken 20a und 20b kann
eine Polysiliciumschicht, die zum Ausbilden der selbstjustierten
Kontaktflecken 20a und 20b verwendet wird, die
Hohlräume
auffüllen
und somit können
parasitäre
Leitungen (nicht gezeigt) erzeugt werden, die parallel zu den Wortleitungen
zwischen den Wortleitungsstrukturen 17 angeordnet sind.
Da derartige parasitäre
Leitungen in der Zwischenisolationsschicht 19 existieren, kann
es schwierig sein, diese durch eine oberflächliche Überwachung der Speichervorrichtung
zu erfassen.
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Kurzfassung der Erfindung
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Die
der Erfindung zugrundliegende Aufgabe besteht darin ein Verfahren
zum Ausbilden einer integrierten Speicherschaltungsanordnung zu
schaffen, mit dem die Ausbildung von Leitungsplugs leichter durchgeführt werden
kann und bei dem die Anfälligkeit
für Ausrichtungsfehler
reduziert ist.
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Diese
Aufgabe wird erfindungsgemäß durch die
im Anspruch 1 aufgeführten
Merkmale gelöst.
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Besonders
vorteilhafte Ausgestaltungen und Weiterbildungen des erfindungsgemäßen Verfahrens ergeben
sich aus den Unteransprüchen.
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Bei
einigen Ausführungsformen
des Verfahrens gemäß der vorliegenden
Erfindung wird ein Isolationsbereich, der eine Vielzahl von Reihen
aus aktiven Bereichen bestimmt, in einem Substrat ausgebildet. Die
aktiven Bereiche sind in einem gestaffelten Muster angeordnet, so
dass aktive Bereiche der ersten Reihe mit Abschnitten des Isolationsbereichs ausgerichtet
sind, die aktiven Bereiche einer benachbarten zweiten Reihe trennt.
Eine Vielzahl von Wortleitungsstrukturen ist auf dem Substrat ausgebildet und
quer zu den aktiven Bereichen angeordnet, so dass die Wortleitungsstrukturen
die aktiven Bereiche zwischen den Sourcebereichen und den Drainbereichen
kreuzen. Die Sourcebereiche und Drainbereiche sind in Abschnitten
der aktiven Bereiche ausgebildet, die zwischen den Wortleitungsstrukturen
angeordnet sind, wobei die Sourcebereiche und die Drainbereiche
derart angeordnet sind, dass jeder aktive Bereich einen Drainbe reich
aufweist, der zwischen zwei Sourcebereichen angeordnet ist. Jeweilige
Reihen von separierten Leitungspads werden zwischen den jeweiligen
benachbarten Wortleitungsstrukturen einschließlich der ersten Leitungspads
auf den Sourcebereichen, den zweiten Leitungspads auf den Drainbereichen
und den dritten Leitungspads auf den Abschnitten des Isolationsbereichs,
der die aktiven Bereiche trennt, ausgebildet. Eine Vielzahl von Bitleitungsstrukturen
wird auf dem Substrat ausgebildet und erstreckt sich quer zu den
Wortleitungsstrukturen und kontaktiert die zweiten Leitungspads.
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Eine
Zwischenisolationsschicht kann auf den Leitungspads ausgebildet
werden. Die Vielzahl von Bitleitungsstrukturen können durch Ausbilden einer Vielzahl
von Leitungsplugs, die sich durch die Zwischenisolationsschicht
hindurch zum Kontaktieren der zweiten Leitungspads erstreckt, ausgebildet
werden. Ein Ausbilden einer Vielzahl von Wortleitungsstrukturen
kann eine Ausbilden von abgedeckten (capped) Wortleitungsstrukturen
aufweisen, von denen jede eine Leitungsleitung auf dem Substrat,
eine Abdeckschicht auf der Leitungsleitung und Seitenwandisolatoren
auf den Seitenwänden
der Leitungsleitung aufweisen. Ein Ausbilden von Source- und Drainbereichen
in den aktiven Bereichen kann ein Implantieren von Störstellen
in Abschnitten der aktiven Bereiche zwischen den abgedeckten Wortleitungsstrukturen
aufweisen. Ein Ausbilden von jeweiligen Reihen an Kontaktpads kann
ein Ausbilden einer Vielzahl von zueinander beabstandeten Isolationsbereichen
auf dem Substrat quer zu den Wortleitungsstrukturen aufweisen, wobei
die Isolationsbereiche sich zu den Kontaktabschnitten des Isolationsbereichs
zwischen den abgedeckten Wortleitungsstrukturen erstrecken, ein
Ausbilden einer Leitungsschicht auf dem Substrat aufweisen, wobei
die Leitungsschicht Lücken
zwischen den beabstandeten Isolationsbereichen auffüllt und
sich zum Kontaktieren der Source- und Drainbereichen erstreckt,
und ein Entfernen eines Abschnitts der Leitungsschicht aufweisen,
um die Reihen der Kontaktpads auszubilden.
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Ein
Ausbilden einer Vielzahl beabstandeter Isolationsbereiche kann ein
Ausbilden einer Vielzahl von beabstandeten Maskenbereichen quer
zu den abgedeckten Wortleitungsbereichen aufweisen, wobei jeweilige
beabstandete Maskenbereiche über
einer jeweiligen Reihe der aktiven Bereiche liegt, ein Ausbilden
einer Isolationsschicht auf dem Substrat aufweisen, wobei die Isolationsschicht
Lücken
zwischen den beabstandeten Maskenbereichen auffüllt, und ein Entfernen eines
Teils der Isolationsschicht zum Ausbilden einer Vielzahl von beabstandeten
Isolationsbereichen aufweisen. Die Maskenbereiche können Photoresist-Material
aufweisen, und ein Ausbilden einer Isolationsschicht kann ein Abscheiden eines
Isolations-Materials bei einer Temperatur aufweisen, die ausreichend
niedrig ist, um die Integrität der
Maskenbereiche aufrechtzuerhalten. Einem Ausbilden einer Leitungsschicht
kann ein Entfernen der Maskenbereiche zum Freiliegen der Source-
und Drainbereiche vorausgehen, und ein Ausbilden einer Leitungsschicht
kann ein Ausbilden einer Leitungsschicht aufweisen, die die Lücken zwischen
den Isolationsschichten auffüllt
und die freigelegten Source- und Drainbereichen kontaktiert.
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Kurze Beschreibung der Zeichnung
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1 zeigt
eine Draufsicht einer herkömmlichen
Speichervorrichtung.
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2 zeigt
eine Querschnittsansicht der herkömmlichen Speichervorrichtung
entlang einer Linie II-II' der 1.
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3 bis 8 zeigen
Draufsichten, die Herstellungsprodukte und Herstellungsvorgänge einer
Speichervorrichtung gemäß einiger
Ausführungsformen
der Erfindung darstellen.
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9A bis 9D sind
Querschnittsansichten der Struktur der 3 entlang
der Linien a-a', b-b', c-c', bzw. d-d'.
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10A bis 10D sind
Querschnittsansichten der Struktur der 4 entlang
der Linien a-a', b-b', c-c', bzw. d-d'.
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11A bis 11D sind
Querschnittsansichten der Struktur der 5 entlang
der Linien a-a', b-b', c-c', bzw. d-d'.
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12A bis 12D sind
Querschnittsansichten der Struktur der 6 entlang
der Linien a-a', b-b', c-c', bzw. d-d'.
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13A bis 13D sind
Querschnittsansichten der Struktur der 7 entlang
der Linien a-a', b-b', c-c', bzw. d-d'.
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14A bis 14D sind
Querschnittsansichten der Struktur der 8 entlang
der Linien a-a', b-b', c-c', bzw. d-d'.
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15 zeigt
eine Draufsicht, die Herstellungsprodukte und -vorgänge gemäß weiteren
Ausführungsformen
der vorliegenden Erfindung darstellt.
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16 zeigt
eine Querschnittsansicht der Struktur in 15 entlang
einer Linie e-e'.
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Detaillierte Beschreibung
der Erfindung
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Die
vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die
begleitenden Zeichnungen eingehender beschrieben, in welcher bevorzugte Ausführungsformen
der vorliegenden Erfindung gezeigt sind. Bei den Zeichnungen ist
die Dicke der Schichten und Bereiche aus Gründen der Klarheit vergrößert dargestellt.
Ebenso ist es ersichtlich, daß wenn
eine Schicht als eine "auf" einer anderen Schicht
oder Substrat seiend bezeichnet wird, sie direkt auf der anderen Schicht
oder dem Substrat liegen kann oder auch dazwischenliegende Schichten vorhanden
sein können.
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Gemäß 3 und 9A bis 9D wird ein
Halbleitersubstrat 50 vorbereitet. Das Halbleitersubstrat 50 kann
beispielsweise ein Siliciumsubstrat mit Störstellen von p- oder n-Typ sein.
Ein nicht näher dargestellter
Wannenbereich (well) ist in dem Substrat 50 ausgebildet.
Eine Isolationsschicht ist in dem Halbleitersubstrat 50 unter
Verwendung zum Beispiel eines Shallow-Trench-Isolation-Verfahrens
(STI) ausgebildet, wodurch aktive Bereiche 51 bestimmt werden,
auf welchen die Vorrichtungen ausgebildet werden. Die aktiven Bereiche 51 sind
in Reihen bzw. Zeilen Rn – 1,
Rn, Rn + 1, Rn + 2, ... angeordnet. Die Reihen Rn – 1, Rn,
Rn + 1, Rn + 2, ... sind in einer gestaffelten Weise angeordnet,
d.h. ein aktiver Bereich 51, der zu einer bestimmten Reihe
Rn gehört, ist
mit einem Abschnitt der Isolationsschicht 52 zwischen zwei
benachbarten aktiven Bereichen 51 einer benachbarten Reihe
Rn + 1 ausgerichtet.
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Gemäß 4 und 10A bis 10D werden
eine Gate-Isolationsschicht 54, eine Leitungsschicht 56 für ein Gate-Elektrode
und eine Abdeckungsschicht 58 nacheinander auf dem Halbleitersubstrat 50 abgeschieden.
Die Gate-Leitungsschicht 56 kann aus einer dotierten Polysiliciumschicht
ausgebildet sein. Eine Übergangsmetall-Silicid-Schicht kann zwischen
der Gate-Leitungsschicht 56 und der Abdeckschicht 58 ausgebildet
sein. Die Abdeckschicht 58 kann aus einem Material wie
beispielsweise einer Silicium-Nitrid-Schicht SiN oder einer Silicium-Oxi-Nitridschicht
(SiON) ausgebildet sein, die eine höhere Ätzselektivität gegenüber der später auszubildenden
Zwischenisolationsschicht aufweist. Als nächstes wird die Abdeckschicht 58 und die
Gate-Leitungsschicht 56 in einer Linienform gemustert bzw.
maskiert, so daß sie
die Längsachse
jedes aktiven Bereichs 51 kreuzt. Als nächstes wird eine Isolationsschicht
für Spacer
auf dem Halbleitersubstrat 50 abgeschieden. Die Isolationsschicht
kann aus dem gleichen Material wie die Abdeckschicht 58 ausgebildet
sein. Die Isolationsschicht wird anisotrop geätzt, wodurch isolierende Spacer 59 an
den Seiten der Gate-Leitungsschicht 56 und der Abdeckschicht 58 ausgebildet
werden.
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Strukturen
einschließlich
der Gate-Isolationsschicht 54, der Gate-Leitungsschicht 56,
der Abdeckschicht 58 und den isolierenden Spacern 59 werden
im folgenden als Wortleitungsstrukturen 60 bezeichnet.
Die Wortleitungsstrukturen 60 sind mit einem vorbestimmten
Abstand voneinander und parallel zueinander beabstandet. Ein Paar
von Wortleitungsstrukturen kreuzt jeden aktiven Bereich 51.
Die aktiven Bereiche 51 können in drei annähernd gleiche
Teile eingeteilt werden.
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Gemäß 11 und 11A bis 11D werden Störstellen
des n-Typs (im folgenden n-Störstellen)
in Abschnitten der aktiven Bereiche 51 an beiden Seiten
jeder Wortleitungsstruktur 60 implantiert, wodurch Source-Bereiche 62A und
Drain-Bereiche 62B ausgebildet werden. Eine Photoresistschicht
wird anschließend
bis zu einer vorbestimmten Dicke auf dem Substrat 50, auf
welchem die Wordleitungen 60 ausgebildet sind, abgeschieden. Die
Photoresistschicht wird bis zu einer Dicke abgeschieden, die ausreichend
ist, um die Räume
zwischen den Wortleitungsstrukturen 60 aufzufüllen. Die Photoresistschicht
wird freigelegt bzw. belichtet (exposed) und entwickelt, so daß Abschnitte 64 der
Photoresistschicht auf den Reihen der aktiven Bereiche 51 verbleiben.
Die Photoresistmuster 64 kreuzen die Wortleitungsstrukturen 60 und
sind voneinander mit einem vorbestimmten Abstand beabstandet. Die Photoresistmuster
(bzw. Photoresistmaske) 64 kann ohne einem Beschädigen der
aktiven Bereiche 51 entfernt werden.
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Gemäß 6 und 12A bis 12D wird
eine Oxidschicht 66 auf dem Halbleitersubstrat 50 ausgebildet.
Die Oxidschicht 66 wird bis zu einer Dicke ausgebildet,
die ausreicht, um die Räume
zwischen den Photoresistmustern 64 aufzufüllen, und wird
vorzugsweise bei einer niedrigen Temperatur, beispielsweise bei
einer Temperatur von 150–250°C abgeschieden.
Die Oxidschicht 66 wird zurückgeätzt, um die Photoresistmuster 64 freizulegen,
wobei die Räume
zwischen den Photoresistmustern, die mit der Oxidschicht 66 aufgefüllt sind, übrigbleiben.
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Gemäß 7 und 13A bis 13D können die
Photoresistmuster 64 durch ein allgemein bekanntes Plasma-Ashing-Verfahren
entfernt werden, so daß die
aktiven Bereiche und die Isolationsschicht 52 durch die
Oxidschicht 66 freigelegt sind. Eine Lei tungsschicht für selbstjustierte
Kontaktpads wird auf dem Halbleitersubstrat 50 bis zu einer
Dicke abgeschieden, die ausreichend ist, die Räume die zuvor durch das Photoresistmuster
besetzt waren, aufzufüllen.
Die Leitungsschicht weist beispielsweise eine störstellendotierte Polysiliziumschicht
auf. Als nächstes
werden die Leitungsschicht und die Oxidschicht 66 chemisch
und mechanisch so lange poliert, bis die Oberflächen der Wortleitungsstrukturen 60 freigelegt
sind, wodurch erste, zweite und dritte selbstjustierte Kontaktpads 68a, 68b und 68c in
den Räumen
zwischen den Wortleitungsstrukturen 60 ausgebildet sind.
Die ersten, zweiten und dritten selbstjustierten Kontaktpads 68a, 68b und 68c sind voneinander
durch die Wortleitungsstrukturen 60 und die Oxidschicht 66 elektrisch
isoliert. Der erste selbstjustierte Kontakt 68a, der in
Kontakt mit dem Source-Bereich 62a ist, und der zweite
selbstjustierte Kontakt 68b, der in Kontakt mit dem Drain-Bereich 62b ist,
sind leitend, wohingegen der dritte selbstjustierte Kontakt 68c auf
der Isolationsschicht 52 „schwebt" d.h. isoliert ist (floating). Die Größen der ersten
und zweiten selbstjustierten Kontakte 68a und 68b sind
gleich und der dritte selbstjustierte Kontakt 68c kann
die gleiche Größe wie die
ersten und zweiten selbstjustierten Kontakte aufweisen. Wie es in 7 gezeigt
ist, sind die ersten, zweiten und dritten selbstjustierten Kontaktpads 68a, 68b und 68c in
der horizontalen Richtung angeordnet.
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Wie
es in 8 und 14A bis 14D gezeigt ist, wird die Oxidschicht 66 entfernt,
was Abschnitte der Isolationsschicht 52 zwischen den ersten,
zweiten und dritten selbstjustierten Kontaktpads 68a, 68b und 68c freilegt.
Eine Zwischenisolationsschicht 70 wird auf dem Halbleitersubstrat 50 ausgebildet
und anschließend
zum Freilegen des zweiten selbstjustierten Kontaktes 68b geätzt, wodurch
ein Bitleitungskontaktloch 72 ausgebildet wird. Wie es
in 14C gezeigt ist, wird das Bitleitungskontaktloch 72 so
ausgebildet, daß der
zweite selbstjustierte Kontakt 68b und der dritte selbstjustierte
Kontakt 68c freigelegt sind. Da ein aktiver Bereich 51,
der zu einer vorbestimmten Reihe und Spalte gehört, an einer Stelle positioniert
ist, die mit einer Lücke
zwischen zwei aktiven Bereichen 51, nahe dem aktiven Bereich 51 korrespondiert
ist, ist der selbstjustierte Kontakt, der an dem zweiten selbstjustierten
Kontakt 68b (in einer vertikalen Richtung) angrenzt, der
dritte selbstjustierte Kontakt 68c, der auf der Isolations schicht 52 isoliert
ist. Dementsprechend kann die Ausbildung eines Kurzschlusses auch
dann vermieden werden, falls die zweiten und dritten selbstjustierten
Kontaktpads 68b und 68c gleichzeitig in Kontakt
mit einer Bitleitung sind. Da außerdem das Bitleitungskontaktloch 72 so
ausgebildet werden kann, daß es
sich zu dem dritten selbstjustierten Kontakt 68c ebenso
wie zu dem zweiten selbstjustierten Kontakt 68b ausdehnt,
kann die Fläche
des Bitleitungskontaktlochs 72 relativ groß sein.
Dementsprechend kann eine Maskenausrichtung zum Ausbilden des Bitleitungskontaktlochs 72 leichter
erzielt werden. Wie gezeigt ist die Breite des Bitleitungskontaktlochs 72 größer als
die Lücke
zwischen den zweiten und dritten selbstjustierten Kontaktpads 68b und 68c.
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Eine
Leitungsschicht ist auf der Zwischenisolationsschicht 70 ausgebildet,
wodurch ein Kontaktplug 76 in dem Bitleitungskontaktloch 72 ausgebildet wird.
Die Leitungsschicht wird so gemustert, daß leitendes Material in den
Räumen
zwischen dem ersten, zweiten und dritten selbstjustierten Kontaktpads 68a, 68b und 68c verbleibt,
welche die Wortleitungsstrukturen 60 kreuzen, wodurch Bitleitungen 74 ausgebildet
werden. Wie es in 14C gezeigt ist, kontaktiert
eine Bitleitung 74 die zweiten und dritten selbstjustierten
Kontaktpads 68b und 68c über den Kontaktplug 76.
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Wie
vorhergehend gemäß einigen
Ausführungsformen
der vorliegenden Erfindung beschrieben, werden die Photoresistmuster 64 auf
den Zellbereichen ausgebildet, mit Ausnahme der Reihen, an welchen
die aktiven Bereiche 51 ausgebildet worden sind, mit anderen
Worten, mit Ausnahme für
die Bereiche, an welchen die Bitleitungen 74 ausgebildet werden.
Die Oxidschicht 66 wird zum Auffüllen von Räumen zwischen den Photoresistmustern 64 bei niedrigen
Temperaturen ausgebildet. Die Photoresistmuster 64 werden
selektiv entfernt und anschließend
wird eine Leitungsschicht derart ausgebildet, daß sie die Räume, die von dem Photoresistmustern 64 besetzt
waren, ausreichend auffüllt.
Die Leitungsschicht und die Oxidschicht 66 werden chemisch
und mechanisch poliert, um die Oberflächen der Wortleitungsstrukturen 60 freizulegen,
wodurch die selbstjustierten Kontaktpads 68a, 68b und 68c ausgebildet werden.
Die Oxidschicht 66 wird anschließend entfernt.
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Demgemäß können die
selbstjustierten Kontaktpads 68a, 68b und 68c ohne
Durchführung
eines photolithographischen Verfahrens zum selektiven Freilegen
der aktiven Bereiche ausgebildet werden. Da dieses photolithographische
Verfahren weggelassen werden kann, werden Probleme, wie beispielsweise
eine Brückenbildung,
verringert. Falls das photolithographische Verfahren zum Freilegen
der selbstjustierten Kontaktöffnungen
nicht durchgeführt wird,
kann außerdem
jeder der selbstjustierten Kontaktpads 68a, 68b und 68c die
gleiche Größe aufweisen,
was Ätzunregelmäßigkeiten
verringern kann.
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15 und 16 stellen
eine alternative Anordnung der Kontaktlöcher 72 gemäß weiteren Ausführungsformen
der vorliegenden Erfindung dar. Eine Grundstruktur wird wie zuvor
unter Bezugnahme auf 3 bis 7 und 9 bis 13 hergestellt.
Gemäß 15 und 16 werden
Abschnitte einer Zwischenisolationsschicht 70 zum Freilegen
des zweiten selbstjustierten Kontaktpads 68b, das in Kontakt
mit dem Drain-Bereich 62b steht, geätzt. Insbesondere werden ein
zweiter selbstjustierter Kontaktpad 68b, der zu einer Reihe
Rn gehört,
und ein dritter selbstjustierter Kontakpad 68c, welcher
auf einem Isolationsbereich 52 „schwebt" und zu einer vorhergehenden Reihe Rn – 1 gehört und in
der gleichen Spalte wie der zweite selbstjustierte Kontaktpad 68b ist,
durch das gleiche Kontaktloch 72 freigelegt.