DE69527104T2

DE69527104T2 - Struktur von Kontakt zwischen Leiterschichten in einer halbleiterintegrierte Schaltungsanordnung und Verfahren zur Herstellung des Kontakts

Info

Publication number: DE69527104T2
Application number: DE69527104T
Authority: DE
Inventors: Yusuke Kohyama
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-03-03
Filing date: 1995-03-02
Publication date: 2002-11-07
Anticipated expiration: 2015-03-03
Also published as: EP0670597A2; KR950027962A; EP0670597B1; USRE36837E; EP0670597A3; US5616961A; KR0167877B1; DE69527104D1; JPH07245343A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitereinrichtung gemäß Oberbegriff des Anspruches 1, auf eine Halbleitereinrichtung mit einem Bitleistenkontaktteil eines DRAM, auf ein Fertigungsverfahren einer Halbleitereinrichtung mit einem Kontaktteil bei dem eine erste Leitungsschicht und eine zweite Leitungsschicht mit einem dazwischen geschalteten Isolationsfilm miteinander kontaktiert werden, und einem Verfahren zur Fertigung einer Halbleitereinrichtung mit einem Bitleistenkontaktteil eines DRAM.
Eine Halbleitereinrichtung gemäß Oberbegriff des Anspruches 1 ist aus der IEEE VOLS. MULTILEVEL INTERCONNECTION CONFERENCE, SANTA CLARA, no. 1985, IEEE, p. 123-130,"A TWO-LEVEL METALLIZATIONSYSTEM WITH OVERSIZED VIAS AND A T1:W ETCH BARRIER" (Ein Zweiebenenmetallisierungssystem mit übergroßen Leitungen und einer TI:W Ätzbarriere) bekannt.
Etwas genauer bezieht sich die vorliegende Erfindung auf eine Kontaktstruktur zwischen Leitungsschichten in einer Einrichtung eines integrierten Halbleiterschaltkreises, die mit einem hohen Integrationsgrad gefertigt wurde, und auf ein Verfahren zur Bildung des Kontakts.
Eine Kontaktstruktur des Standes der Technik zwischen Leitungsschichten in einer Einrichtung eines integrierten Halbleiterschaltkreises und ein Stand der Technik Verfahren zur Bildung des Kontaktes werden z. B. in IEDM 83, pp. 530-553 "A PLANAR METALLIZATION PROCESS - ITS APPLICATION T0 TRI-LEVEL ALUMINIUM INTERCONECTION"(Ein planarer Metallisierungsprozess- Seine Anwendung auf eine drei Ebenen Aluminium Leitungsverbindung) Moriya et al., und Jpn. Pat. Appln. KOKOKU Veröffentlichung Nu. 2-577070.
Fig. 1 ist eine Ansicht eines Musterplans, die einen herkömmlichen Kontaktteil einer Einrichtung eines integrierten Halbleiterschaltkreises zeigt, und Fig. 2 ist eine Ansicht des Querschnitts entlang der Linie 2-2 der Fig. 1. Wie in den Abb. 1 und 2 gezeigt, wird ein Isolationsfilm 101 wie z. B. ein Feldoxidfilm auf einem Halbleitersubstrat 100 zur Verfügung gestellt, der aus Silizium oder etwas Ähnlichem besteht. Erste Leitungsschichten 102-1 und 102-2 werden in der ersten Richtung auf dem Isolationsfilm 101 gebildet. Ein Isolationsfilm 103 aus BPSG oder dergleichen wird auf dem Isolationsfilm 101 und den Leitungsschichten 102-1 und 102-2 zur Verfügung gestellt. Ein Kontaktloch 104 wird in dem Isolationsfilm 103 gebildet, der auf der Leitungsschicht 102-1 liegt und mit einem leitendem Füllmaterial 105 wie Wolfram gefüllt. Zweite Leitungsschichten 106-1 und 106-2 werden auf dem Isolationsfilm 103 in die zweite Richtung, senkrecht zur ersten Richtung zur Verfügung gestellt. Die erste Leitungsschicht 102-1 und die zweite Leitungsschicht 106-2 sind durch das leitende Füllmaterial 105 miteinander elektrisch verbunden. Die Bereiche um den Kontaktteil der Leitungsschichten 102-1 und 106-1 sind breit ausgebildet, um eine Fehlverbindung wegen einer Maskenverschiebung zum Zeitpunkt der Bildung des Kontaktloches 104 zu verhindern.
Der vorhergehende Kontaktteil wird in folgenden Schritten gebildet. Zunächst wird ein Isolationsfilm 101 auf einem Halbleitersubstrat 100 gebildet. Falls der Isolationsfilm 101 ein Feldoxidfilm ist, wird er durch ausgewählte Oxidation des Großteils der Substratoberfläche 100 mit z. B. LOCOS hergestellt. Als Nächstes wird Polysilizium oder dergleichen auf dem Isolationsfilm 101 abgelagert, um erste Leitungsschichten 102-1 und 102-2 durch Musterbildung zu erzeugen. Ein Isolationsfilm 103 wird dann auf der resultierenden Struktur gebildet und seine Oberfläche wird durch Rückfluß, CMP (Chemisches Mechanisches Polieren), oder etwas Ähnlichem geebnet. Danach wird ein Kontaktloch 104 im Isolationsfilm 103 auf der Leitungsschicht 102-1 durch anisotropisches Ätzen wie z. B. RIE gebildet. Wolfram oder etwas Ähnliches wird ausgewählt auf der Leitungsschicht 102-1 im Kontaktloch 104 durch LPCVD abgelagert, oder eine leitende Schicht wird auf der gesamten Oberfläche des Isolationsfilm 103 gebildet und wieder weggeätzt um sie im Kontaktloch 104 mit dem Resultat zu belassen, dass das Loch 104 mit einem leitendem Füllmaterial 105 gefüllt ist. Schließlich wird Wolfram, Aluminium, oder etwas Ähnliches auf dem Isolationsfilm 103 mit Hilfe von CVD, verdampfen, etc. abgelagert, um zweite Leitungsebenen 106-1 und 106-2 durch Musterbildung zu erzeugen.
Jedoch erfordern die ersten und zweiten Leitungsebenen, entsprechend der Struktur des Kontaktteils, wie oben beschrieben, einen Spielraum Δα zur Maskenausrichtung bei jedem Kontaktteil zwischen den Leitungsebenen. Unter der Annahme, dass die kleinste Dimension, die gemäß der Entwurfsrichtlinie bestimmt wird D ist, das Intervall zwischen den Leitungsebenen D + Δα ist, und der Abstand der Leitungen 2D + Δα ist, was eine Kennziffer für den Grad der Integration ist. Dieser Abstand Δα ist ein Hindernis für einen hohen Grad der Integration.
Die Aufgabe der vorliegenden Erfindung ist es, eine Halbleitereinrichtung und ein Fertigungsverfahren mit einem Kontaktteil zwischen Leitungsebenen zur Verfügung zu stellen, das vorteilhaft für den Grad der Integration ist.
Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung mit den kennzeichnenden Merkmalen des Anspruches 1, durch eine Halbleitereinrichtung mit den Merkmalen des Anspruches 9, durch ein Fertigungsverfahren für eine Halbleitereinrichtung mit den Schritten des Anspruches 12, und durch ein Fertigungsverfahren für eine Halbleitereinrichtung mit den Schritten des Anspruches 14.
Die vorliegende Erfindung stellt vorteilhafter Weise eine Halbleitereinrichtung mit einem Kontaktteil zur Verfügung, das keinen Spielraum zur Maskenausrichtung benötigt und es erlaubt einen Zwischenraum zwischen den Leitungsschichten auf ein Minimum, entsprechend einer Entwurfsregel, zu setzen.
Weiterhin stellt die vorliegende Erfindung ein Fertigungsverfahren für eine Halbleitereinrichtung mit einem Kontaktteil zwischen den Leitungsschichten zur Verfügung, das für einen hohen Grad der Integration günstig ist.
Zusätzlich dazu stellt die vorliegende Erfindung ein Fertigungsverfahren für eine Halbleitereinrichtung zur Verfügung, das einen Kontaktteil besitzt, das keinen Spielraum zur Maskenausrichtung benötigt und erlaubt, einen Zwischenraum zwischen den Leitungsschichten auf ein Minimum, entsprechend einer Entwurfsregel, zu setzen.
Da die Struktur einer Halbleitereinrichtung wie oben beschrieben keinen Spielraum zur Verhinderung eines Fehlkontaktes, verursacht durch eine Maskenverschiebung am Kontaktteil der ersten und zweiten Leitungsschichten, benötigt, kann ein hoher Grad der Integration erreicht werden.
Entsprechend des vorhergehenden Fertigungsverfahrens, durch Musterbildung der ersten und zweiten Leitungsschichten, müssen diese nicht mit einem Spielraum für die Maskenausrichtung ausgestattet werden, sondern können mit einem Muster aus minimaler Breite und mit minimalen Intervallen entsprechend der Entwurfsregel festgelegt werden und daher in einem hohen Grad der Integration förderlich sein.
Folglich kann, gemäß der vorliegenden Erfindung, eine Halbleitereinrichtung mit einem Kontaktteil zwischen den Leitungsebenen, günstig für einen hohen Grad der Integration, und ein Fertigungsverfahren dafür zur Verfügung gestellt werden.
Zusätzliche Merkmale der Erfindung sind in Unteransprüchen definiert, die von unabhängigen Ansprüchen 1, 9, 12 oder 14 abhängig sind.
Diese Erfindung kann mit Hilfe der folgenden detaillierten Beschreibung noch vollständiger verstanden werden, wenn sie mit den beiliegenden Abbildungen in Verbindung gebracht wird, in denen.
Fig. 1 eine Ansicht eines Musterplans eines Kontaktteils von einer Einrichtung eines integrierten Halbleiterschaltkreises ist, zur Erklärung des bekannten Stands der Technik eines Kontaktteils zwischen Leitungsschichten und eines Verfahrens dasselbe zu formen;
Fig. 2 eine Ansicht eines Querschnitts ist, der entlang der Linie 2-2 der Fig. 1 gebildet wurde;
Fig. 3 eine perspektivische Ansicht eines Kontaktteils zwischen einer ersten Leitungsschicht und einer zweiten Leitungsschicht einer Einrichtung eines integrierten Halbleitereschaltkreises gemäß der ersten Ausführung der vorliegenden Erfindung ist;
Fig. 4 eine Ansicht eines Musterplans eines Kontaktteils einer Halbleitereinrichtung gemäß der ersten Ausführung der vorliegenden Erfindung ist;
Fig. 5A eine Ansicht eines Querschnitts ist, der entlang der Linie 5A-5A der Fig. 4 gebildet würde;
die Abbildungen Fig. 6A, 7A, 8A, und 9A Ansichten von Querschnitten entlang der Linie 5A-5A der Fig. 4 sind, die die Schritte der Bildung der Kontaktteile zeigen, die in den Abbildungen Fig. 3, 4, 5A, und 5B gezeigt werden;
die Abbildungen Fig. 6B, 7B, 8B und 9B die Ansichten von Querschnitten sind, die entlang der Linie 5B-5B der Fig. 4 gebildet wurden und die die Schritte der Bildung von Kontaktteilen zeigen, die in den Abbildungen Fig. 3, 4, 5A und 5B gezeigt werden;
Fig. 10 eine perspektivische Ansicht eines Kontaktteils zwischen einer ersten Leitungsschicht und einer zweiten Leitungsschicht einer Variante der Einrichtung eines integrierten Halbleiterschaltkreises der ersten Ausführung ist, die in Fig. 3 gezeigt wurde;
Fig. 11 eine Ansicht eines Musterplans eines Kontaktteils ist, der in Fig. 10 gezeigt wird;
Fig. 12A eine Ansicht eines Querschnitts ist, der entlang der Linie 12A-12A der Fig. 11 gebildet wurde;
Fig. 12B eine Ansicht eines Querschnitts ist, der entlang der Linie 12B-12B der Fig. 11 gebildet wurde;
Fig. 13 eine Ansicht eines Musterplans eines Kontaktteils einer Einrichtung eines integrierten Halbleiterschaltkreises gemäß der zweiten Ausführung der vorliegenden Erfindung ist;
Fig. 14A eine Ansicht eines Querschnitts ist, der entlang der Linie 14A-14A der Fig. 13 gebildet wurde und einen Fertigungsprozeß der Halbleitereinrichtung der zweiten Ausführung zeigt;
Fig. 14B eine Ansicht eines Querschnitts ist, der entlang der Linie 14B-14B der fig. 13 gebildet wurde und einen Fertigungsprozeß der Halbleitereinrichtung der zweiten Ausführung zeigt;
Fig. 15A eine Ansicht eines Querschnitts ist, der entlang der Linie 14A-14A der Fig. 13 gebildet wurde und einen anderen Fertigungsprozeß der Halbleitereinrichtung der zweiten Ausführung zeigt;
Fig. 15B eine Ansicht eines Querschnitts ist, der entlang der Linie 14B-14B der Fig. 13 gebildet wurde und einen anderen Fertigungsprozeß der Halbleitereinrichtung der zweiten Ausführung zeigt;
Fig. 16A ein Ansichtsplan ist, der schematisch die Anordnung der Speicherzellen eines DRAM zeigt, der einen Bitleisten- Kontaktteil besitzt, auf den die vorliegende Erfindung angewendet wird und der eine Halbleitereinrichtung gemäß der dritten Ausführung der vorliegenden Erfindung erklärt;
Fig. 16B eine Ansicht eines Musterplans einer Einzelleneinheit ist, um eine BEST-Zelle (Vergrabenes Band) als ein Beispiel der Speicherzellen, die in Fig. 16A gezeigt werden, zu erklären;
Fig. 16c eine Ansicht eines Querschnitts ist, der entlang der Linie 16C-16C der Fig. 16B gebildet wurde;
die Abbildungen Fig. 17A, 18A, 19A, und 20A Ansichten von Querschnitten sind, die entlang der Linie 17A-17A der Fig. 16A gebildet wurden und Schritte zur Bildung des Bitleistenkontaktteils des DRAM zeigen, der in den Abbildungen Fig. 16A, 16B, und 16C gezeigt wird;
die Abbildungen Fig. 17B, 18B, 19B und 20B Ansichten von Querschnitten sind, die entlang der Linie 17B-17B der Fig. 16A gebildet wurden und Schritte zur Bildung des Bitleistenkontaktteils des DRAM zeigen, der in den Abbildungen Fig. 16A, 16B und 16C gezeigt wird;
Fig. 21A eine Ansicht eines Querschnitts ist, der entlang der Linie 17A-17A der Fig. 16A gebildet wurde und einen Schritt zur Bildung eines Teils des Bitleistenkontaktteils des DRAM zeigt, um ein anderes Beispiel (vierte Ausführung) zu erklären, in dem die vorliegende Erfindung auf das Bitleistenkontaktteil angewendet wird;
Fig. 21B ein Ansicht eines Querschnitts ist, der entlang der Linie 17B-17B der Fig. 16A gebildet wurde und einen Schritt zur Bildung eines Teils des Bitleistenkontaktteils des DRAM zeigt, um ein anderes Beispiel (vierte Ausführung) zu erklären, in dem die vorliegende Erfindung auf das Bitleistenkontaktteil angewendet wird;
Fig. 22 eine Ansicht eines Querschnitts des Bitleistenkontaktteils ist, der in dem Schritt überätzt wird, der in Fig. 19B gezeigt wird;
Fig. 23 eine Ansicht eines Querschnitts ist, der die Struktur einer Halbleitereinrichtung entsprechend der fünften Ausführung zeigt, die verhindert, dass ein Kurzschluß zwischen einer Bitleiste und einem P Quellenbereich verursacht wird, wie in Fig. 22 gezeigt; und
die Abbildungen Fig. 24 und 25 Ansichten von Querschnitten sind, die einige Fertigungsschritte einer Halbleitereinrichtung gemäß der sechsten Ausführung der vorliegenden Erfindung zeigen, die verhindert, dass ein Kurzschluß zwischen einer Bitleiste und einem P Quellenbereich verursacht wird.
Die Abbildungen Fig. 3, 4, 5A, und 5B sind Ansichten zur Erklärung einer Halbleitereinrichtung gemäß der ersten Ausführung der vorliegenden Erfindung. Fig. 3 ist eine perspektivische Ansicht, die eine Struktur eines Kontaktteils zwischen ersten und zweiten Leitungsschichten einer Halbleitereinrichtung zeigt, Fig. 4 ist die Ansicht eines Musterplans eines Kontaktteils, Fig. 5A ist die Ansicht eines Querschnitts, der entlang der Linie 5A-5A der Fig. 4 gebildet wurde, und Fig. 5B ist eine Ansicht eines Querschnitts, der entlang der Linie 5B-5B der Fig. 4 gebildet wurde. Wie in diesen Abbildungen gezeigt wird, wird der Kontaktteil an einem rechtwinkligem Schnittpunkt der ersten und zweiten Leitungsschichten gebildet.
Wie in den Abbildungen Fig. 4, 5A und 5B dargestellt, wird ein Isolationsfilm 11, wie etwa ein Feldoxidfilm, auf einem Halbleitersubstrat 10, das aus Silizium oder etwas Ähnlichem besteht, zur Verfügung gestellt. Erste Leitungsschichten 12-1 und 12-2 werden in die erste Richtung auf dem Isolationsfilm 11 gebildet. Ein Isolationsfilm 13, bestehend aus BPSG oder dergleichen, wird auf dem Isolationsfilm 11 und Leitungsschichten 12-1 und 12-2 zur Verfügung gestellt. Ein Kontaktloch 14 wird in dem Isolationsfilm auf den Leitungsschichten 12-1 bis zu einer Tiefe gebildet, die die Oberfläche der Leitungsschicht 12-1 erreicht. Eine zweite Leitungsschicht 16-1 wird auf dem Boden und den Teilen der Seitenwand des Kontaktlochs 14 gebildet, und das Kontaktloch 14 wird mit einem isolierendem Füllmaterial 15 aus SOG (Schleudern auf Glas) oder dergleichen gefüllt. Die zweiten Leitungsschichten 16-1 und 16-2 werden auf dem Isolationsfilm 13 in die zweite Richtung senkrecht zur ersten Richtung gebildet.
Wie in den Abbildungen Fig. 3, 4, 5A und 5B dargestellt wird, dehnt sich die zweite Leitungsschicht 16-1 vom Boden und den Teilen der Seitenwand des Kontaktlochs 14 bis zum Isolationsfilm 13 und kontaktiert die erste Leitungsschicht 12-1 am Bodenteil des Loches 14, mit dem Resultat, dass die ersten und zweiten Leitungsschichten 12-1 und 16-1 elektrisch miteinander verbunden sind. Das Kontaktloch 14 ist mit einem Spielraum Δα der Maskenausrichtung ausgestattet, um eine Fehlverbindung wegen Maskenverschiebung zu verhindern. Falls die Breite jeder der Leitungsschichten 12-1, 12-2, 16-1 und 16-2 D ist, ist jede Seite des Kontaktloches bestimmt durch D + 2Δα.
Mit der obigen Struktur werden die Breite jeder der Leitungsschichten 12-1, 12-2, 16-1 und 16-2 und die Intervalle zwischen ihnen durch die minimale Ausdehnung D verkörpert, die entsprechend der Entwurfsregel festgelegt wird. Deshalb erfordert weder die Leitungsschicht 12-1, noch 16-2 den Ausrichtungsspielraum Δα, und der Leitungsabstand ist 2D, mit dem Resultat, dass ein Kontaktteil zwischen den Leitungsebenen gebildet werden kann, der für einen hohen Grad der Integration geeignet ist. In der Struktur, die in den Abbildungen Fig. 3, 4, 5A und 5B gezeigt wird, wird der Spielraum Δα der Maskenausrichtung für das Kontaktloch 14 gefordert, und der Ausrichtungsspielraum Δα sowie die minimale Ausdehnung D für ein Intervall sind zwischen dem Kontaktloch 14 und ihrem benachbarten Loch (nicht gezeigt) erforderlich. In dieser Hinsicht ist die Struktur gleich der in den Abbildungen Fig. 1 und 2.
Ein Verfahren zur Bildung des oben beschriebenen Kontaktteils wird nun im Detail mit Bezug auf die Abbildungen Fig. 6A bis 9B beschrieben. Die Abbildungen Fig. 6A, 7A, 8A und 9A sind Ansichten von Querschnitten, die entlang der Linie 5A-5A der Fig. 4 gebildet wurden und sie zeigen die Schritte der Bildung des Kontaktteils mit der Struktur, die in Fig. 5A gezeigt wird, während die Abb. 6B, 7B, 8B und 9B Ansichten von Querschnitten sind, die entlang der Linie 5B-5B der Fig. 4 gebildet wurden und sie zeigen die Schritte der Bildung eines Kontaktteils mit der Struktur, die in Fig. 5B gezeigt wird.
Wie in den Abbildungen Fig. 6A und 6B dargestellt, wird ein Isolationsfilm 11 auf einem Halbleitersubstrat 10 gebildet. Falls der Isolationsfilm 11 ein Feldoxidfilm ist, wird die Oberfläche des Substrates 10 ausgewählt durch z. B. LOCOS oxidiert. Eine leitende Schicht, bestehend aus Polysilizium oder dergleichen wird auf dem Isolationsfilm 11 abgelagert, um erste Leitungsschichten 12-1 und 12-2 durch Musterbildung zu formen. Ein Isolationsfilm 13 wird dann auf der resultierenden Struktur gebildet und seine Oberfläche wird durch Rückfluß, CMP, oder dergleichen geebnet.
Danach wird ein Kontaktloch 15 im Isolationsfilm 13 auf der Leitungsebene 12-1 durch anisotropisches Ätzen wie RIE gebildet, wie in den Abbildungen Fig. 7A und 7B gezeigt. Das Kontaktloch 14 wird bis zu einer Tiefe gebildet, die die obere Oberfläche der Leitungsschicht 12-1 erreicht und seine Seiten haben jede einen Spielraum Δα rechts und links mit Bezug auf die Breite D von jeder der Leitungsschichten 12-1, 12-2, 16-1 und 16-2, um einen Fehlkontakt verursacht durch Maskenverschiebung zu verhindern. Etwas genauer gesagt, ist die Breite W1 jeder der beiden Seiten des Loches 14, die die ersten Leitungsschicht 12-1 kreuzen, um Δα größer als die Breite D1 der Schichten 12-1, und die Breite D2 jeder der beiden Seiten des Loches 14, die die zweite Leitungsschicht 16-1 kreuzen, um Δα größer als die Breite von D der Schicht 16-1.
Anschließend wird eine leitende Schicht Wolfram oder dergleichen auf der resultierenden Struktur durch CVD gebildet, und das Kontaktloch 14 wird mit einem isolierendem Füllmaterial 15 aus SOG, etc., gefüllt, um dadurch die Kontaktstruktur, gezeigt in den Abbildungen Fig. 8A und 8B, zu vervollständigen.
Wie in den Abbildungen Fig. 9A und 9B gezeigt, wird auf dem Isolationsfilm 13, den Leitungsschichten 16-1 und 16-2, und dem isolierendem Füllmaterial 15 Photolack 18 aufgetragen, und eine Verfahren wie Belichtung und Entwicklung wird ausgeführt, um eine Maske zur Musterbildung zu bilden. Unter Verwendung dieser Maske wird eine leitende Schicht durch anisotropisches Ätzen wie RIE gemustert, um zweite Leitungsschichten 16-1 und 16-2 zu bilden. Folglich wird die Kontaktstruktur, wie in den Abb. 4, 5A und 5B gezeigt, erzielt.
Gemäß dem oben beschriebenen Verfahren, wenn das Kontaktloch in dem Isolationsfilm 13 auf der ersten Leitungsschicht 12-1 gebildet wird, falls die Maskenverschiebung innerhalb des Bereiches von ±Δα fällt, kann ein zuverlässiger Kontakt zischen den ersten und zweiten Leitungsschichten 16-1 und 16-2 erzielt werden. In ähnlicher Weise, wenn die zweite Leitungsschichten 16-1 gemustert ist, falls die Maskenverschiebung innerhalb von ±Δα liegt, kann der zuverlässige Kontakt zwischen ihnen erzielt werden. Darüber hinaus ist es nur das Kontaktloch 14, das den Spielraum Δα benötigt, und die ersten Leitungsschichten 12-1 und 12-2 und zweiten Leitungsschichten 16-1 und 16-2 können so gebildet werden, als ob sie die minimale Breite und den minimalen Abstand auf der Basis der Entwurfsregel haben. Folglich kann eine Halbleitereinrichtung mit einer Kontaktstruktur, geeignet für eine hochgradige Integration, gefertigt werden.
in der vorhergehenden ersten Ausführung kreuzen sich die ersten Leitungsschichten 12-1 und 12-2 und die zweiten Leitungsschichten 16-1 und 16-2 mit rechten Winkeln. Jedoch kann derselbe Vorteil erzielt werden, wenn sie zueinander parallel angeordnet sind, wie in den Abbildungen Fig. 10, 11, 12A und 12B gezeigt wird.
Fig. 10 ist eine perspektivische Ansicht der Struktur eines Kontaktteils zwischen ersten und zweiten Leitungsschichten 12- 1 und 16-1 einer Einrichtung eines integrierten Halbleiterschaltkreises, Fig. 11 ist eine Ansicht eines Musterplanes eines Kontaktteils, der in Fig. 10 gezeigt wird, Fig. 12A ist eine Ansicht eines Querschnittes, der entlang der Linie 12A-12A der Fig. 11 gebildet wurde, und Fig. 12B ist eine Ansicht eines Querschnittes, der entlang der Linie 12B- 12B gebildet wurde. In den Abbildungen Fig. 10, 11, 12A und 12B werden identische Srukturelemente wie in den Abbildungen Fig. 3, 4, 5A und 5B mit denselben Referenzziffern bezeichnet, und deren detaillierte Beschreibung wird weggelassen.
Die Abbildungen Fig. 13, 14A und 14B sind Ansichten zur Erklärung einer Halbleitereinrichtung gemäß der zweiten Ausführung der vorliegenden Erfindung. Fig. 13 ist eine Ansicht eines Musterplanes eines Kontaktteils einer Halbleitereinrichtung, Fig. 14A ist eine Ansicht eines Querschnittes, der entlang der Linie 14A-14A der Fig. 13 gebildet wurde und den Fertigungsprozeß einer Halbleitereinrichtung zeigt, und Fig. 14B ist eine Ansicht eines Querschnitts, der entlang der Linie 14B-14B der Fig. 13 gebildet wurde und den Fertigungsprozeß einer Halbleitereinrichtung zeigt.
In der ersten Ausführung wird das Kontaktloch 14 mit einem isolierendem Füllmaterial 15 gefüllt, während es in der zweiten Ausführung mit keinem isolierendem Füllmaterial gefüllt wird.
In der zweiten Ausführung sind die Schritte der Bildung einer leitenden Schicht als eine zweite Leitungsschicht, das heißt die Schritte, die in den Abbildungen Fig. 6A, 6B, 7A und 7B gezeigt werden und der Schritt zur Bildung einer leitenden Schicht, gleich den Schritten der ersten Ausführung. Nach der Bildung der leitenden Schicht, wie in den Abbildungen Fig. 14A und 14B gezeigt, wird das Kontaktloch 14 nicht mit einem leitendem Füllmaterial gefüllt, sondern Photolack 18 wird darauf angewendet und eine Behandlung von Belichtung und Entwicklung wird ausgeführt, um eine Maske zur Musterbildung von zweiten Leitungsschichten 16-1 und 16-2 zu bilden. Unter Verwendung des Photolacks 18 als Maske, wird die leitende Schicht durch anisotropes Ätzen, wie RIE gemustert, um zweite Leitungsschichten 16-1 und 16-2 zu bilden.
Da in dem obigen Fertigungsverfahren gemäß der zweiten Ausführung, wie in Fig. 14B dargestellt, ein Intervall zwischen dem Photolack 18 und dem Kontaktloch 14 deutlich schmäler ist als die minimale Größe, überschreitet es nicht die Auflösungsgrenze des lithographischen Prozesses, mit dem Resultat, dass ein unbelichteter Teil übrig bleibt. Der unbelichtete Teil verhindert, dass ein Bodenbereich des Kontaktlochs 14 auf der zweiten Leitungsschicht 16-2 geätzt wird. Deshalb muß das Kontaktloch 14 nicht mit einem isolierendem Füllmaterial 15 gefüllt werden, sondern kann mit dem Photolack 18 gefüllt werden, wenn die zweiten Leitungsschichten gebildet werden. Daher kann dasselbe Muster wie in dem Fall der Verwendung des Füllmaterials 15 erreicht werden.
Obwohl die Dicke ΔT der zweiten Leitungsschicht 16-1 sichtbar erhöht wird im Vergleich mit jeder der Weiten W1 und W2 des Kontaktlochs 14 in Übereinstimmung mit einer Verbesserung im Grade der Integration, muß das Loch 14 nicht mit einem isolierendem Füllmaterial gefüllt werden. Der Grund ist wie folgt. Falls "2ΔT, was zwei mal die Dicke der zweiten Leitungsschicht 16-1 ist, größer als jede der Weiten W1 und W2 (2ΔT ≥ W1, 2ΔT ≥ W2) ist, wird das Kontaktloch 14 mit der zweiten Leitungsschicht 16-1 gefüllt, wenn eine leitende Schicht, die als Schicht 16-1 dient, gebildet wird, wie in den Abbildungen Fig. 15A und 15B gezeigt wird.
Folglich kann der derselbe Vorteil wie der der ersten Ausführung von der Struktur und dem Fertigungsverfahren der Halbleitereinrichtung der zweiten Ausführung erzielt werden, wie in den Abbildungen Fig. 13, 14A, 14B; 15A und 15B gezeigt wird.
Selbstverständlich kann die zweite Ausführung auch auf die Kontaktteile zwischen der ersten Leitungsschicht 12-1 und 12-2 und der zweiten Leitungsschicht 16-1 und 16-2, die parallel zueinander angeordnet sind, angewendet werden, wie in der ersten Ausführung in den Abbildungen Fig. 10, 11, 12A und 12B gezeigt wird.
Ein Beispiel der Anwendung der vorliegenden Erfindung auf ein Bitleistenkontaktteil eines DRAM wird nun beschrieben. Die Fig. 16A zeigt schematisch die Anordnung der Speicherzellen des DRAM, um eine Halbleitereinrichtung gemäß der dritten Ausführung der vorliegenden Erfindung zu erklären. Wie in der Fig. 16A dargestellt wird, werden Wortlinien 22 parallel und in regelmäßigen Intervallen angeordnet, und jeder Bitleistenkontaktteil 23 wird benachbart zu den Kondensatoren dazwischengeschoben. Ein Bereich 24, umgeben von einer durchbrochenen Linie, entspricht einer Einheit einer Zelle.
IEDM Technical Digest, 1993, pp. 627-630 beschreibt eine 256 Mbit BEST-Zelle (vergrabenes Band) als eine Zellstruktur eines DRAM.
Die BEST-Zelle wird kurz mit Bezug auf die Abbildungen Fig. 16B und 16C beschrieben. Fig. 16B ist eine Ansicht eines Musterplans, der eine Einheit einer Zelle zeigt, und Fig. 16C ist eine Ansicht eines Querschnittes, der entlang der Linie 16C-16c der Fig. 16B gebildet wurde. Ein vergrabener N- Quellenbereich 31 wird auf einer Oberfläche eines Halbleitersubstrates 30 gebildet, und ein P-Quellenbereich 32 wird auf einem Oberflächenbereich des N-Quellenbereiches 31 geformt. Ein Graben 33 wird so gezogen, als ob er sich von der Oberfläche des P-Quellenbereichs in den N-Quellenbereich ausdehnt. Ein geschichteter Film (ON-Film) 34, bestehend aus einem Oxidfilm und einem Nitridfilm, wird in der Nachbarschaft des Bodenteils des Grabens 33 gebildet. Eine erste N&spplus;-artige Polysiliziumschicht 35 wird in dem Bodenteil des Grabens 33 vergraben. Ein Oxidfilmrand 36 wird auf dem oberen Seitenwandteil des Grabens 33 zur Verfügung gestellt. Eine zweite N&spplus;-artige Poysiliziumschicht 37 wird in dem Graben 33 auf der Polysiliziumschicht 35 vergraben. Eine dritte N&spplus;artige Poysiliziumschicht 38 wird in dem obersten Teil des Grabens 33 vergraben. Steuerelektroden (Polysiliziumschichten) 41, die als Wortlinien dienen, werden auf dem P-Quellenbereich 32 gebildet und auf einem STI (Flach-Graben-Isolation) 40 auf dem Graben 33 zur Verfügung gestellt. SiN-Filme 47 werden auf den Steuerelektroden 41 gebildet. Ein Abstandhalter 48 aus SiN- Film wird auf den Steuerelektroden 41, SiN-Filmen 47 und einer belichteten Oberfläche des Bandes 39 gebildet. Ein Isolationsfilm 42 aus BPSG oder dergleichen wird auf der resultierenden Struktur gebildet. Ein Bitleistenkontaktteil 43 wird im Isolationsfilm 42, benachbart zur Steuerelektrode 41 zur Verfügung gestellt und mit einer vierten N&spplus;-artigen Polysiliziumschicht 44 gefüllt. Eine N&supmin;artige Diffusionsschicht 49, die als Quellen/Abzugsbereich dient, wird in dem P- Quellenbereich 32 auf dem Boden des Kontaktteils 43 gebildet. Eine Bitleiste 45 wird auf dem Isolationsfilm 42 gebildet und elektrisch mit der Diffusionsschicht 49 durch die Polysiliziumschicht verbunden. Ein Bereich zwischen der Steuerelektrode 41 und dem Graben 33 wird als aktiver Bereich 46 benutzt.
Die BEST-Zelle mit der obigen Struktur wird mittels des folgenden Prozesses gefertigt. Zunächst wird ein vergrabener N-Quellenbereich 31 und ein P-Quellenbereich 32 in einem Halbleitersubstrat 30 gebildet, und danach wird ein Graben 33 in dem Substrat 30 geformt. Ein ON-(Oxid/Nitrid)Film 34 wird auf der inneren Wand des Grabens 33 gebildet, und der Graben wird mit einer ersten N&spplus;artigen Poysiliziumschicht 35 gefüllt, und auf diese Weise wird ein Kondensator gebildet, in dem der ON-Film 43 als ein Kondensatorisolationsfilm und die N&spplus;-artige Polysiliziumschicht 35 und der vergrabene N-Quellenbereich 31 als Elektroden dienen. Danach wird die Polysiliziumschicht 35 bis unterhalb der Schnittstelle zwischen den P- und N- Quellenbereichen 32 und 31 zurückgeätzt, und ein Oxidfilmrand 36 wird auf der N&spplus;-artigen Polysiliziumschicht 35 gebildet. Ein Teil des Oxidfilmrandes 36, der oberhalb der Polysiliziumschicht 37 liegt, wird durch Ätzen entfernt, um eine dritte N&spplus;-artige Polysilziumschicht 38 zu und ein vergrabenes Band 39 zu bilden. Ein STI 40 wird gebildet, und eine Steuerelektrode (Polysilizium) 41, die als eine Wortlinie dient, wird auf dem Substrat mittels eines Gate- Isolationsfilmes (nicht gezeigt) gebildet. Ein Isolationsfilm 42 aus BPSG oder dergleichen wird auf der resultierenden Struktur gebildet und seine Oberfläche wird durch ein Verfahren wie Rückfluß und CMP geebnet. Danach wird ein Bitleistenkontaktteil (Kontaktloch) 43 mit der Steuerelektrode 41 selbst ausgerichtet, und das Kontaktloch wird mit einer vierten N&spplus;-artigen Polysiliziumschicht 44 gefüllt. Eine leitende Schicht wird auf dem Isolationsfilm 42 gebildet, um eine Bitleiste 45 durch Musterbildung zu formen. Die Bitleiste 45 ist elektrisch mit einer N artigen Diffusionsschicht 49 verbunden, um durch eine Polysiliziumschicht 44 als Quellen/Abzugsbereich zu dienen.
Die Anwendung der vorliegenden Erfindung auf den Bitleistenkontaktteil des DRAM die in den Abbildungen Fig. 16B und 16C gezeigt wird, wird im Detail mit Bezug auf die Abbildungen Fig. 17A bis 20B beschrieben. Der Bitleistenkontaktteil ist zwei benachbarten Zellen gemeinsam, und zwei ausgewählte MOS-Transistoren, die mit dem Bitleistenkontaktteil verbunden sind, werden gezeigt. Die Abbildungen Fig. 17A, 18A, 19a und 20A sind Ansichten von Querschnitten, die entlang der Linie 17A-17a der Fig. 16A gebildet wurden indem sie Schritte der Bildung des Bitleistenkontaktteils zeigen, und die Abbildungen Fig. 17B, 18B, 19B und 20B sind Ansichten von Querschnitten, die entlang der Linie 17B-17B der Fig. 16A gebildet wurden, indem sie Schritte der Bildung des Bitleistenkontaktteils zeigen.
Wie in den Abbildungen Fig. 17A und 17B gezeigt, wird derselbe Prozeß, wie der in den Abbildungen Fig. 16B und 16C gezeigte, bis zum Bildungsschritt STI 40 ausgeführt. Nach diesem Schritt wird ein Gate-Isolationsfilm (nicht gezeigt) auf einem P- Quellenbereich 32 gebildet, und dann werden ein N&spplus;-artiger Poysiliziumbereich und ein SiN-Film hintereinander auf dem Gate-Isolationsfilm gebildet, um damit durch Musterbildung eine Steuerelektrode 41 zu formen. Ein SiN-Film 47 bleibt auf der Steuerelektrode. Indem man die Steuerelektrode 41 und den SiN-Film 47 als Maske verwendet, werden Unreinheiten in den P- Quellenbereich 32 als Ionen implantiert, um eine N artige Diffusionsschicht 49 zu bilden, die als Quellen/Abzugsbereich dient. Danach wird ein Abstandshalter 48 aus SiN-Film auf den Teilen der Seitenwand der Steuerelektrode 41 und des SiN-Films gebildet. Ein BPSG-Film 42 wird auf der resultierenden Struktur aufgebracht und seine Oberfläche wird abgeflacht (siehe die Abbildungen Fig. 18A und 18B). Der BPSG-Film 42 und der SiN-Film 47 werden ausgewählt mit RIE unter Verwendung einer Maske geätzt, um einen Bitleistenkontaktteil 50 (Kontaktloch) zu formen. Anschließend wird ein Film 45 aus Wolfram, oder ein geschichteter Film 45 aus Wolfram/Titan/Nitrid, auf der resultierenden Struktur gebildet (Abbildungen Fig. 18A und 19B).
Im folgendem Fertigungsschritt wird, wie in der ersten Ausführung oben beschrieben, der Bitleistenkontaktteil 50 mit SOG 51 gefüllt, und der geschichtete Film wird durch RIE unter Verwendung von Photolack als Maske gemustert und bildet dabei eine Bitleiste 45 (Abb. 20A und 20B).
In der dritten Ausführung kann, wie in den Abb. 21A und 21B gezeigt, die Bitleiste 45 durch Musterbildung geformt werden, ohne den Bitleistenkontaktteil 50 wie in der zweiten Ausführung zu füllen.
Die Fig. 22 zeigt den Bitleistenkontaktteil 50, der in dem Ätzschritt des Isolationsfilmes 42 nach dem in Fig. 18B gezeigten Schritt überätzt wird. Falls die Bitleiste 45 mit dem überätzten Kontaktteil gebildet wird, wird sie mit dem belichteten P-Quellenbereich 32 kurzgeschlossen. Um diesen Kurzschluß zu vermeiden, wird in der fünften Ausführung, gezeigt in Fig. 23, die N artige Diffusionsschicht (Quell/Abzugsbereich) 49 im Vorausblick auf die Überätzung tief geformt.
Die Abbildungen Fig. 24 und 25 zeigen Fertigungsschritte einer Halbleitereinrichtung gemäß einer sechsten Ausführung der vorliegenden Erfindung, die das Entstehen eines Kurzschlusses zwischen der Bitleiste 45 und dem P-Quellenbereich 32 verhindert. Wie in Fig. 24 gezeigt, werden Ionen diagonal zweimal in den Kontaktteil 50 implantiert, wie durch durchgehende und unterbrochene Linien angezeigt, und die N artige Diffusionsschicht 49 wird sowohl auf dem Seitenwandteil des P-Quellenbereiches 32 als auch auf der oberen Oberfläche eines projektierten Teils davon gebildet. Folglich kann der Kurzschluß verhindert werden, da eine N&supmin;artige Diffusionsschicht 53 zwischen der Bitleiste 45 und dem belichteten Teil des P-Quellenbereiches 32 gesetzt wird.
Wie oben beschrieben, kann in dem Kontaktteil zwischen den Leitungsschichten und in dem Verfahren der Formung derselben gemäß der vorliegenden Erfindung die Weite jeder der ersten und zweiten Leitungsschichten 12-1, 12-2, 16-1 und 16-2 und das Intervall zwischen ihnen auf die minimale Größe D, bestimmt auf der Basis der Entwurfsregel, festgelegt werden, wie in Fig. 4 gezeigt. Der Leitungsabstand, der eine Meßzahl für den Grad der Integration ist, ist 2D und daher für einen hohen Grad von Integration geeignet. Der Spielraum Δα für die Maskenausrichtung zur Bildung des Kontaktloches 14 wird festgelegt um den Kontaktwiderstand zu vereinheitlichen, das heißt, den Kontaktbereich zwischen den ersten und zweiten Leitungsschichten und hat keinen Einfluß auf den Leitungsabstand. Da der Fertigungsprozeß in der zweiten Ausführung einfacher gestaltet werden kann, als der der ersten Ausführung, kann man eine preisgünstige Halbleitereinrichtung erlangen. Falls die vorliegende Erfindung auf ein DRAM, wie in der dritten Ausführung, angewendet wird, wird eine sehr fortschrittliche Einrichtung erzeugt und daher können die größeren Vorteile des hohen Grades der Integration und niedrige Kosten erzielt werden. Die fünfte Ausführung erzeugt einen Effekt zur Verhinderung des Entstehen eines Kurzschlusses zwischen der Bitleiste und dem P-Quellenbereich, und die sechste Ausführung erzeugt einen speziellen Effekt zur Verhinderung des Entstehen eines Kurzschlusses zwischen ihnen ohne die Diffusionstiefe Xj der N&supmin;artigen Diffusionsschicht zu vergrößern.
Die vorliegende Erfindung ist nicht auf die vorhergehenden Ausführungen beschränkt. Es ist selbstverständlich, dass verschiedene Änderungen und Modifikationen gemacht werden können, ohne von der Zielsetzung des Inhalts der vorliegenden Erfindung abzuweichen.

Claims

1. Halbleitereinrichtung, umfassend:

wenigsten eine Verdrahtungsschicht (12-1) einer ersten Ebene, die eine erste Breite aufweist und in einer ersten Richtung über einem Halbleitersubstrat vorgesehen ist;

einen ersten Isolationsfilm (13), der auf der Schicht (12- 1) der ersten Ebene gebildet ist;

ein in dem ersten Isolationsfilm (13) gebildetes Kontaktloch (14), welches breiter als die erste Breite der Verdrahtungsschicht (12-1) der ersten Ebene ist; und

eine Verdrahtungsschicht (16-1) einer zweiten Ebene mit einer zweiten Breite, die auf dem ersten Isolationsfilm (13) in einer zweiten Richtung und wenigstens auf einer Seitenwand und einem Bodenabschnitt des Kontaktlochs (14) gebildet und mit der wenigstens einen Verdrahtungsschicht (12-1) der ersten Ebene über das Kontaktloch (14) elektrisch verbunden ist,

wobei

das Kontaktloch (14) wenigstens eine obere Oberfläche der wenigstens einen Verdrahtungsschicht (12-1) der ersten Ebene erreicht; und

die wenigstens eine Schicht (16-1) der zweiten Ebene die wenigstens eine Verdrahtungsschicht (12-1) der ersten Ebene an dem Bodenabschnitt des Kontaktlochs (14) kontaktiert;

dadurch gekennzeichnet, dass:

die Verdrahtungsschicht (16-1) der zweiten Ebene in dem Kontaktloch (14) einen ersten Abschnitt, der den Bodenabschnitt und die Seitenwände des Kontaktlochs (14) bis zu einer Höhe, die unterhalb der Oberfläche des ersten Isolationsfilms (13) liegt, abdeckt, und einen zweiten Abschnitt, der integral mit dem ersten Abschnitt und der Verdrahtungsschicht (16-1) der zweiten Ebene auf dem ersten Isolationsfilm (13) verbunden ist, aufweist, wodurch die gesamte Höhe der Seitenwand, wo sich die Verdrahtungsschicht (16-1) der zweiten Ebene in das Kontaktloch (14) hinein erstreckt, abgedeckt wird.

2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass

die erste Richtung und die zweite Richtung sich schneiden und das Kontaktloch (14) an einer Schnittstelle der wenigstens einen Verdrahtungsschicht (12-1) der ersten Ebene und der wenigstens einen Verdrahtungsschicht (16-1) der zweiten Ebene gebildet ist.

3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass

die erste Richtung und die zweite Richtung parallel sind; und

das Kontaktloch (14) an einem Überlappungsabschnitt der Verdrahtungsschicht (12-1) der ersten Ebene und der Verdrahtungsschicht (16-1) der zweiten Ebene gebildet ist.

4. Halbleitereinrichtung nach irgendeinem der Ansprüche 1 bis 3, umfassend:

eine Vielzahl der Verdrahtungsschichten (12-1, 12-2) der ersten Ebene, die in einer ersten Richtung und parallel zueinander mit einer minimalen Breite gebildet sind; und

eine Vielzahl der Verdrahtungsschichten (16-1, 16-2) der zweiten Ebene, die auf dem ersten Isolationsfilm (13) in einer zweiten Richtung senkrecht zu der ersten Richtung und parallel zueinander mit einer minimalen Breite gebildet sind;

wobei eine Seite des Kontaktlochs (14) parallel zu einer ersten Richtung länger als eine Breite (D)der Verdrahtungsschichten (16-1, 16-2) der zweiten Ebene und kürzer als eine Länge, die zweimal ein Intervall (D) zwischen den Verdrahtungsschichten (16-1. 16-2) der zweiten Ebene plus der Breite der Verdrahtungsschichten der zweiten Ebene ist, ist, wobei eine Seite des Kontaktlochs (14) parallel zu einer zweiten Richtung länger als eine Breite D der Verdrahtungsschichten (12-1, 12-2) der ersten Ebene und kürzer als eine Länge ist, die zweimal ein Intervall (D) zwischen den Verdrahtungsschichten (12-1, 12-2) der ersten Ebene plus der Breite (D) der Verdrahtungsschichten (12-1, 12-2) der ersten Ebene ist.

5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, umfassend:

eine Vielzahl der Verdrahtungsschichten (12-1, 12-2) der ersten Ebene, die parallel zueinander mit einer minimalen Breite gebildet sind, und eine Vielzahl der Verdrahtungsschichten (16-1, 16-2) der zweiten Ebene, die parallel zueinander entlang der Vielzahl der Verdrahtungsschichten (12-1, 12-2) der ersten Ebene, mit einer minimalen Breite gebildet sind;

wobei eine Seite des Kontaktlochs (14) senkrecht zu der Vielzahl der Verdrahtungsschichten (12-1, 12-2) der ersten Ebene und der Vielzahl von Verdrahtungsschichten (16-1, 16-2) der zweiten Ebene länger als eine Breite (D) der Vielzahl von Verdrahtungsschichten (12-1 und 12-2) der ersten Ebene und der Vielzahl von Verdrahtungsschichten (16-1, 16-2) der zweiten Ebene und kürzer als eine Länge ist, die zweimal ein Intervall (D) zwischen der Vielzahl von Verdrahtungsschichten (12-1, 12-2) der erste Ebene und der Vielzahl von Verdrahtungsschichten (16-1, 16-2) der zweiten Ebene plus der Breite (D) der Vielzahl von Verdrahtungsschichten (12-1, 12-2) der ersten Ebene und der Vielzahl von Verdrahtungsschichten (16-1, 16-2) der zweiten Ebene ist.

6. Halbleitereinrichtung nach irgendeinem der vorangehenden Ansprüche, dadurch gekennzeichnet,

dass die wenigstens eine Verdrahtungsschicht (12-1) der ersten Ebene auf einem zweiten Isolationsfilm (11) gebildet ist.

7. Halbleitereinrichtung nach irgendeinem der vorangehenden Ansprüche, gekennzeichnet dadurch,

dass sie ferner einen dritten Isolationsfilm (15) umfasst, der auf der wenigstens einen Verdrahtungsschicht (16-1) der zweiten Ebene gebildet ist, um das Kontaktloch (14) zu füllen.

8. Halbleitereinrichtung nach irgendeinem der vorangehenden Ansprüche, dadurch gekennzeichnet,

dass die wenigstens eine Verdrahtungsschicht (16-1) der zweiten Ebene wenigstens das Kontaktloch (14) füllt.

9. Halbleitereinrichtung mit einem Bit-Leitungs- Kontaktabschnitt eines DRAM und umfassend:

Elementisolationsbereiche (40), die auf einem Halbleitersubstrat (30, 31, 32) gebildet sind;

eine Vielzahl von Gate-Elektroden (41), die auf einer Oberfläche des Halbleitersubstrats (32) durch einen Gate- Isolationsfilm gebildet und mit einer Wortleitung verbunden sind;

Paare von Source/Drain-Bereichen (49, 39), die in dem Halbleitersubstrat (32) auf gegenüberliegenden Seiten der Vielzahl von Gate-Elektroden gebildet sind;

einen Isolationsfilm (42), der die Source/Drain-Bereiche (49; 39) abdeckt;

eine Kontaktloch (50), das in dem Isolationsfilm (42) über einem (49) der Source/Drain-Bereiche (49, 39) gebildet ist, um so einen Teil von einer der Vielzahl von Gate- Elektroden (41) und einen Teil von einem der Elementisolationsbereiche (40) freizulegen;

eine Bitleitung (45), die auf dem Isolationsfilm (42) und in Kontakt mit einem (39) der Source/Drain-Bereiche (49, 39) vorgesehen ist und eine Seitenwand und einen Boden des Kontaktlochs abdeckt; und

einen Kondensator (21), der elektrisch mit einem anderen (39) der Source/Drain-Bereiche(49, 39) verbunden ist;

dadurch gekennzeichnet, dass

die Breite der Bitleitung (45) auf dem Isolationsfilm (42) kleiner als der Durchmesser des Kontaktlochs (50) ist; und

die Bitleitungen im Kontaktloch (50) einen ersten Abschnitt, der den Bodenabschnitt und die Seitenwände des Kontaktlochs auf eine Höhe, die unterhalb der Oberfläche des Isolationsfilms (42) liegt, abdeckt, und einen zweiten Abschnitt, der integral mit dem ersten Abschnitt und der Bitleitung auf dem Isolationsfilm verbunden ist, aufweist, wodurch die gesamte Höhe der Seitenwand abgedeckt wird, wo sich die Bitleitung in das Kontaktloch hineinerstreckt.

10. Halbleitereinrichtung nach Anspruch 9, dadurch gekennzeichnet, dass

eine obere Oberfläche des einen (49) der Source/Drain- Bereiche (49, 39) im Niveau höher als eine obere Oberfläche des Elementisolationsbereichs (40) ist und die Tiefe des einen (49) der Source/Drain-Bereiche größer als diejenige eines Stufenabschnitts ist, der durch eine Niveau-Differenz zwischen der oberen Oberfläche des einen (49) der Source/Drain-Bereiche und der oberen Oberfläche des Element-Isolationsbereichs (40) gebildet ist.

11. Halbleitereinrichtung nach Anspruch 9, dadurch gekennzeichnet, dass

eine obere Oberfläche des einen (49) der Source/Drain- Bereiche (49, 39) im Niveau höher als eine obere Oberfläche des Elementisolationsbereichs (40) ist, eine Tiefe des einen (49) der Source/Drain-Bereiche kleiner als diejenige eines Stufenabschnitts ist, der durch eine Niveau-Differenz zwischen der oberen Oberfläche der Source/Drain-Bereiche (49, 39) und der oberen Oberfläche des Elementisolationsbereichs (40) gebildet ist, und sich der eine (49) der Source/Drain-Bereiche auf eine Seitenwand des Stufenabschnitts hin erstreckt.

12. Verfahren zum Herstellen einer Halbleitereinrichtung mit einem Kontaktabschnitt, an dem eine Verdrahtungsschicht einer ersten Ebene und eine Verdrahtungsschicht einer zweiten Ebene, zwischen denen ein erster Isolationsfilm angeordnet sind, in Kontakt miteinander sind, umfassend die folgenden Schritte:

Bilden der Verdrahtungsschicht (12-1, 12-2) der ersten Ebene, die eine erste Breite aufweist, in einer ersten Richtung über einem Halbleitersubstrat;

Bilden eines ersten Isolationsfilms (13), der die Verdrahtungsschicht (12-1, 12-2) der ersten Ebene abdeckt;

Bilden eine Kontaktlochs in dem ersten Isolationsfilm (13) auf eine Tiefe, die eine obere Oberfläche der wenigstens einen Verdrahtungsschicht (12-1, 12-2) der ersten Ebene erreicht, wobei das Kontaktloch (14) größer als die erste Breite der Verdrahtungsschicht (12-1,. 12-2) der ersten Ebene ist;

Bilden wenigstens eines Verdrahtungsmaterials einer zweiten Ebene auf der sich ergebenden Struktur;

Aufbringen eines Photoresists (18) auf die sich ergebende Struktur und Strukturieren des Photoresists, um einen Abschnitt zu belassen, der eine Breite aufweist, die kleiner als ein Durchmesser des Kontaktlochs (14) ist, und einen Bodenabschnitt des Kontaktlochs abdeckt; und

Strukturieren des wenigstens einen Verdrahtungsmaterials der zweiten Ebene unter Verwendung des Photoresists (18) als eine Maske, wodurch die Verdrahtungsschicht (16-1, 16- 2) der zweiten Ebene gebildet wird;

wobei die Verdrahtungsschicht (16-1, 16-2) der zweiten Ebene in dem Kontaktloch (14) einen ersten Abschnitt, der den Bodenabschnitt und die Seitenwände des Kontaktlochs (14) auf eine Höhe abdeckt, die unterhalb der Oberfläche des Isolationsfilms (13) liegt, und einen zweiten Abschnitt, der integral mit dem ersten Abschnitt und der Verdrahtungsschicht (16-1, 16-2) der zweiten Ebene auf dem ersten Isolationsfilm (13) verbunden ist, aufweist, wodurch die gesamte Höhe der Seitenwand abgedeckt wird, wo sich die Verdrahtungsschicht (16-1, 16-2) der zweiten Ebene in das Kontaktloch (14) hinein erstreckt.

13. Verfahren nach Anspruch 12, wobei nach Bereitstellen wenigsten eines Verdrahtungsmaterials einer zweiten Ebene auf der sich ergebenden Struktur,

ein zweiter Isolationsfilm (15) auf der zweiten Verdrahtungsschicht in dem Kontaktloch aufgebracht wird; und

der zweite Isolationsfilm und der Photoresist (18) als eine Maske verwendet (15) werden, um die Verdrahtungsschicht (16-1, 16-2) der zweiten Ebene zu bilden.

14. Verfahren zur Herstellung einer Halbleitereinrichtung mit einem Bitleitungs-Kontaktabschnitt eines DRAM, gekennzeichnet durch die folgenden Schritte:

Bilden von Elementisolationsbereichen (40) auf einer Halbleitersubstrat (30, 31, 32) bei minimalen Intervallen, die in Übereinstimmung mit einer Entwurfsregel bestimmt werden;

Bilden eines Gate-Isolationsfilms auf einer Oberfläche des Halbleitersubstrats (32) und Bilden einer Vielzahl von Gate-Elektroden (41) auf dem Gate-Isolationsfilm und mit einer Wortleitung verbunden;

Bilden von Paaren von Source/Drain-Bereichen (49, 39) in dem Halbleitersubstrat (32) auf gegenüberliegenden Seiten der Vielzahl der Gate-Elektroden;

Bilden eines Isolationsfilms (42), der die Source/Drain- Bereiche (49, 39) abdeckt;

Bilden eines Kontaktlochs (50) in dem Isolationsfilm (42) über einem (49) der Source/Drain-Bereiche, um so einen Teil von einer der Vielzahl von Gate-Elektroden (41) und einen Teil des Elementisolationsbereichs (40) freizulegen;

Bilden einer Bitleitung (45) auf dem Isolationsfilm (42) und verbunden mit einem (49) der Source/Drain-Bereiche und eine Seitenwand und einen Boden des Kontaktlochs (50) abdeckend; und

Bilden eines Kondensators (35), der elektrisch mit einem anderen der Source/Drain-Bereiche elektrisch verbunden ist;

dadurch gekennzeichnet, dass

die Bitleitung in dem Kontaktloch (50) einen ersten Abschnitt, der den Bodenabschnitt und die Seitenwände des Kontaktlochs auf eine Höhe abdeckt, die unterhalb der Oberfläche des Isolationsfilms (42) liegt, und einen zweiten Abschnitt, der integral mit dem ersten Abschnitt und der Bitleitung auf dem Isolationsfilm verbunden ist, aufweist, wodurch die gesamte Höhe der Seitenwand abgedeckt wird, wo sich die Bitleitung in das Kontaktloch hinein erstreckt.

15. Verfahren nach Anspruch 14, gekennzeichnet durch den weiteren Schritt zum Ätzen eines Teils des Elementisolationsbereichs (40) gleichzeitig, wenn das Kontaktloch (50) gebildet wird, und Bilden von Source/Drain-Bereichen (49, 53), die sich zu einer freigelegten Seitenwand des Halbleitersubstrats (32) erstrecken.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass der Schritt zum Bilden der Source/Drain-Bereiche (49, 53), die sich zu der freigelegten Seitenwand des Halbleitersubstrats (32) erstrecken, durch zweimaliges Implantieren von Ionen ausgeführt wird.