JP2619119B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に係り、特にアナログ回路
とデジタル回路とが混載された半導体集積回路のデジタ
ル回路電源配線に関する。
とデジタル回路とが混載された半導体集積回路のデジタ
ル回路電源配線に関する。
（従来の技術） 第５図は、アナログ回路とデジタル回路とが混載され
たLSI（大規模集積回路）におけるデジタル回路部40に
対する電源配線の従来のパターン例を示している。ここ
で、41はV cc配線、42は上記V cc配線とＮ型半導体基板
のN+領域43とのコンタクト部、44は上記Ｎ型半導体基板
に形成されているＰチャネルMOSトランジスタ領域、45
は上記Ｎ型半導体基板に形成されているＰウェル、46は
上記Ｐウェルに形成されているＮチャネルMOSトランジ
スタ領域、47はV ss配線（接地電位）、48は上記V ss配
線と前記Ｐウェル45のP+領域49とのコンタクト部であ
る。
たLSI（大規模集積回路）におけるデジタル回路部40に
対する電源配線の従来のパターン例を示している。ここ
で、41はV cc配線、42は上記V cc配線とＮ型半導体基板
のN+領域43とのコンタクト部、44は上記Ｎ型半導体基板
に形成されているＰチャネルMOSトランジスタ領域、45
は上記Ｎ型半導体基板に形成されているＰウェル、46は
上記Ｐウェルに形成されているＮチャネルMOSトランジ
スタ領域、47はV ss配線（接地電位）、48は上記V ss配
線と前記Ｐウェル45のP+領域49とのコンタクト部であ
る。
即ち、従来は、デジタル回路部40の回路素子に接続さ
れる電源配線41、47とデジタル回路部40の基板（Ｎ型半
導体基板またはＰウェル45）に接続される電源配線41、
47とがデジタル回路部領域内で共通に形成されている。
れる電源配線41、47とデジタル回路部40の基板（Ｎ型半
導体基板またはＰウェル45）に接続される電源配線41、
47とがデジタル回路部領域内で共通に形成されている。
しかし、アナログ回路とデジタル回路とが混載された
LSIでは、デジタル回路部40から発生した電気的雑音
（高速スイッチング動作に伴う雑音など）がデジタル回
路部40の電源配線41、47に乗り、この雑音が電源配線4
1、47と基板とのコンタクト部42、48を経由して基板に
漏洩し、キャリアとして基板表面相を伝搬してアナログ
回路部（図示せず）に吸収されることにより、アナログ
回路部に悪影響を与えることが多いという問題がある。
LSIでは、デジタル回路部40から発生した電気的雑音
（高速スイッチング動作に伴う雑音など）がデジタル回
路部40の電源配線41、47に乗り、この雑音が電源配線4
1、47と基板とのコンタクト部42、48を経由して基板に
漏洩し、キャリアとして基板表面相を伝搬してアナログ
回路部（図示せず）に吸収されることにより、アナログ
回路部に悪影響を与えることが多いという問題がある。
（発明が解決しようとする課題） 上記したように従来のアナログ回路とデジタル回路と
が混載された半導体集積回路は、デジタル回路部から発
生した雑音がデジタル回路部の電源配線から基板に漏洩
することにより、アナログ回路部に悪影響を与えること
が多いという問題がある。
が混載された半導体集積回路は、デジタル回路部から発
生した雑音がデジタル回路部の電源配線から基板に漏洩
することにより、アナログ回路部に悪影響を与えること
が多いという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、デジタル回路部から発生した雑音がデジタ
ル回路部の電源配線から基板に漏洩することを防止で
き、この雑音がアナログ回路部に悪影響を与えることが
防止でき、アナログ回路部の安定な特性が得られる半導
体集積回路を提供することにある。
その目的は、デジタル回路部から発生した雑音がデジタ
ル回路部の電源配線から基板に漏洩することを防止で
き、この雑音がアナログ回路部に悪影響を与えることが
防止でき、アナログ回路部の安定な特性が得られる半導
体集積回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、アナログ回路とデジタル回路とが混載され
た半導体集積回路において、デジタル回路部の回路素子
に接続される電源配線とデジタル回路部の基板に接続さ
れる電源配線とが少なくともデジタル回路部領域内で分
離されて形成されていることを特徴とする。
た半導体集積回路において、デジタル回路部の回路素子
に接続される電源配線とデジタル回路部の基板に接続さ
れる電源配線とが少なくともデジタル回路部領域内で分
離されて形成されていることを特徴とする。
（作 用） デジタル回路部から発生した雑音がデジタル回路部の
第１電源配線に乗ったとしても、第２電源配線と第１電
源配線とは少なくともデジタル回路部領域内で分離され
て形成されているので、上記雑音が第２電源配線と基板
とのコンタクト部を経由して基板に漏洩することはなく
なり、アナログ回路部に悪影響を与えることはなく、ア
ナログ回路部の安定な特性が得られる。
第１電源配線に乗ったとしても、第２電源配線と第１電
源配線とは少なくともデジタル回路部領域内で分離され
て形成されているので、上記雑音が第２電源配線と基板
とのコンタクト部を経由して基板に漏洩することはなく
なり、アナログ回路部に悪影響を与えることはなく、ア
ナログ回路部の安定な特性が得られる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、アナログ回路とデジタル回路とが混載され
たLSIにおけるデジタル回路部10に対する電源配線のパ
ターン例を示している。ここでは、デジタル回路部10と
してCMOSインバータを示しており、11はデジタル回路部
10の回路素子に接続される第１のV cc配線、12はデジタ
ル回路部10の基板（Ｎ型半導体基板）に接続される第２
のV cc配線、13はこの第２のV cc配線12と上記Ｎ型半導
体のN+領域14とのコンタクト部、15は上記Ｎ型半導体基
板に形成されているＰチャネルMOSトランジスタ領域、1
6は上記Ｎ型半導体基板に形成されているＰウェル、17
は上記Ｐウェル16に形成されているＮチャネルMOSトラ
ンジスタ領域、18はデジタル回路部10の回路素子に接続
される第１のV cc配線（接地電位）、19はデジタル回路
部10の基板（Ｐウェル16）に接続される第２のV ss配線
（接地電位）、20はこの第２のV ss配線19とＰウェル16
のP+領域21とのコンタクト部である。なお、22はＰチャ
ネルトランジスタのソース・コンタクト部、23はMOSト
ランジスタのゲート電極、24はＰチャネルトランジスタ
のドレイン・コンタクト部、25はＮチャネルトランジス
タのドレイン・コンタクト部、26はＰチャネルトランジ
スタとＮチャネルトランジスタとのドレイン配線、27は
Ｎチャネルトランジスタのソース・コンタクト部であ
る。
たLSIにおけるデジタル回路部10に対する電源配線のパ
ターン例を示している。ここでは、デジタル回路部10と
してCMOSインバータを示しており、11はデジタル回路部
10の回路素子に接続される第１のV cc配線、12はデジタ
ル回路部10の基板（Ｎ型半導体基板）に接続される第２
のV cc配線、13はこの第２のV cc配線12と上記Ｎ型半導
体のN+領域14とのコンタクト部、15は上記Ｎ型半導体基
板に形成されているＰチャネルMOSトランジスタ領域、1
6は上記Ｎ型半導体基板に形成されているＰウェル、17
は上記Ｐウェル16に形成されているＮチャネルMOSトラ
ンジスタ領域、18はデジタル回路部10の回路素子に接続
される第１のV cc配線（接地電位）、19はデジタル回路
部10の基板（Ｐウェル16）に接続される第２のV ss配線
（接地電位）、20はこの第２のV ss配線19とＰウェル16
のP+領域21とのコンタクト部である。なお、22はＰチャ
ネルトランジスタのソース・コンタクト部、23はMOSト
ランジスタのゲート電極、24はＰチャネルトランジスタ
のドレイン・コンタクト部、25はＮチャネルトランジス
タのドレイン・コンタクト部、26はＰチャネルトランジ
スタとＮチャネルトランジスタとのドレイン配線、27は
Ｎチャネルトランジスタのソース・コンタクト部であ
る。
即ち、デジタル回路部10の回路素子に接続される第１
電源配線11、18と、デジタル回路部10の基板（Ｎ型半導
体基板またはＰウェル16）に接続される第２電源配線1
2、19とが少なくともデジタル回路部領域内で分離し形
成されている。この場合、上記第１電源配線11、18と第
２電源配線12、19とがデジタル回路部領域外、例えば半
導体チップ上の電源パッド（図示せず）付近で合流する
ように一体的に形成される場合と、あるいは、上記第１
電源配線11、18と第２電源配線12、19とが半導体チップ
上で分離されたまま互いに別の電源パッド（図示せず）
に接続される場合とがある。
電源配線11、18と、デジタル回路部10の基板（Ｎ型半導
体基板またはＰウェル16）に接続される第２電源配線1
2、19とが少なくともデジタル回路部領域内で分離し形
成されている。この場合、上記第１電源配線11、18と第
２電源配線12、19とがデジタル回路部領域外、例えば半
導体チップ上の電源パッド（図示せず）付近で合流する
ように一体的に形成される場合と、あるいは、上記第１
電源配線11、18と第２電源配線12、19とが半導体チップ
上で分離されたまま互いに別の電源パッド（図示せず）
に接続される場合とがある。
上記第１図のLSIによれば、デジタル回路部10から発
生した雑音がデジタル回路部10の第１電源配線11、18に
乗ったとしても、第２電源配線12、19と第１電源配線1
1、18とは少なくともデジタル回路部領域内で分離して
形成されているので、上記雑音が第２電源配線12、19と
基板とのコンタクト部13、20を経由して基板に漏洩する
ことはなくなり、アナログ回路部（図示せず）に悪影響
を与えず、アナログ回路部の安定な特性が得られる。
生した雑音がデジタル回路部10の第１電源配線11、18に
乗ったとしても、第２電源配線12、19と第１電源配線1
1、18とは少なくともデジタル回路部領域内で分離して
形成されているので、上記雑音が第２電源配線12、19と
基板とのコンタクト部13、20を経由して基板に漏洩する
ことはなくなり、アナログ回路部（図示せず）に悪影響
を与えず、アナログ回路部の安定な特性が得られる。
第２図は、他の実施例を示しており、前記デジタル回
路部の一部（特に雑音の発生量が大きいデジタル回路、
例えば高駆動能力を有する出力バッファとか高周波デジ
タル回路など）30の基板（例えばＮ型半導体基板）領域
がガードリング用ウェル（例えばＰウェル）31により囲
まれ、このガードリング用ウェル31に前記第２電源配線
12、19のうちの１本（本例では第２のV ss配線19）が接
続されている。この場合、上記デジタル回路部の一部30
およびその他のデジタル回路部32は、第１図に示したよ
うに第１電源配線11、18と第２電源配線12、19とが設け
られており、第１図中と同一部分には同一符号を付して
いる。
路部の一部（特に雑音の発生量が大きいデジタル回路、
例えば高駆動能力を有する出力バッファとか高周波デジ
タル回路など）30の基板（例えばＮ型半導体基板）領域
がガードリング用ウェル（例えばＰウェル）31により囲
まれ、このガードリング用ウェル31に前記第２電源配線
12、19のうちの１本（本例では第２のV ss配線19）が接
続されている。この場合、上記デジタル回路部の一部30
およびその他のデジタル回路部32は、第１図に示したよ
うに第１電源配線11、18と第２電源配線12、19とが設け
られており、第１図中と同一部分には同一符号を付して
いる。
上記第２図のLSIによれば、第１図に示したLSIと同様
の効果が得られるほか、ガードリング31の存在により、
特に雑音の発生量が大きいデジタル回路部30から他の回
路（その他のデジタル回路部32およびアナログ回路）へ
の雑音の漏洩を防止することが可能になる。
の効果が得られるほか、ガードリング31の存在により、
特に雑音の発生量が大きいデジタル回路部30から他の回
路（その他のデジタル回路部32およびアナログ回路）へ
の雑音の漏洩を防止することが可能になる。
第３図は、さらに他の実施例を示しており、デジタル
回路部33の全部の基板（例えばＮ型半導体基板）領域が
ガードリング用ウェル（例えばＰウェル）31により囲ま
れ、このガードリング用ウェル31に前記第２電源配線1
2、19のうちの１本（本例では第２のV ss配線19）が接
続されている。この場合、上記デジタル回路部33には、
第１図に示したように第１電源配線11、18と第２電源配
線12、19とが設けられており、第１図中と同一部分には
同一符号を付しており、アナログ回路部34にはアナログ
回路用のV cc配線35とV ss配線36とが形成されている。
回路部33の全部の基板（例えばＮ型半導体基板）領域が
ガードリング用ウェル（例えばＰウェル）31により囲ま
れ、このガードリング用ウェル31に前記第２電源配線1
2、19のうちの１本（本例では第２のV ss配線19）が接
続されている。この場合、上記デジタル回路部33には、
第１図に示したように第１電源配線11、18と第２電源配
線12、19とが設けられており、第１図中と同一部分には
同一符号を付しており、アナログ回路部34にはアナログ
回路用のV cc配線35とV ss配線36とが形成されている。
上記第３図のLSIによれば、第１図に示したLSIと同様
の効果が得られるほか、ガードリング31の存在により、
特に雑音の発生量が大きいデジタル回路部33からアナロ
グ回路34への雑音の漏洩を防止することが可能になる。
の効果が得られるほか、ガードリング31の存在により、
特に雑音の発生量が大きいデジタル回路部33からアナロ
グ回路34への雑音の漏洩を防止することが可能になる。
第４図はこの発明の別の実施例を示している。この実
施例では第１電源配線19と第２電源配線12とを、デジタ
ル回路部33とアナログ回路部34とで共用したものであ
る。
施例では第１電源配線19と第２電源配線12とを、デジタ
ル回路部33とアナログ回路部34とで共用したものであ
る。
なお、上記各実施例では、Ｎ型半導体基板にＰウェル
が形成されたLSIを示したが、逆に、Ｐ型半導体基板に
Ｎウェルが形成されたLSIでも、上記したと同様の効果
が得られることはいうまでもない。
が形成されたLSIを示したが、逆に、Ｐ型半導体基板に
Ｎウェルが形成されたLSIでも、上記したと同様の効果
が得られることはいうまでもない。
［発明の効果］ 上述したように本発明によれば、デジタル回路部から
発生した雑音がデジタル回路部の電源配線から基板に漏
洩することを防止でき、この雑音がアナログ回路部に悪
影響を与えることを防止でき、アナログ回路部の安定な
特性が得られる半導体集積回路を実現することができ
る。
発生した雑音がデジタル回路部の電源配線から基板に漏
洩することを防止でき、この雑音がアナログ回路部に悪
影響を与えることを防止でき、アナログ回路部の安定な
特性が得られる半導体集積回路を実現することができ
る。
第１図は本発明の半導体集積回路の一実施例を示す構成
説明図、第２図、第３図及び第４図はそれぞれ本発明の
半導体集積回路の他の実施例を示す構成説明図、第５図
は従来の半導体集積回路を示す構成説明図である。 10……デジタル回路部、11……第１のV cc配線、12……
第２のV cc配線、13、20……コンタクト部、14……Ｎ型
半導体基板のN+領域、15……ＰチャネルMOSトランジス
タ領域、16……Ｐウェル、17……ＮチャネルMOSトラン
ジスタ領域、18……第１のV ss配線、19……第２のV ss
配線、21……ＰウェルのP+領域、30……デジタル回路部
の一部、31……ガードリング用ウェル、32……その他の
デジタル回路部、33……デジタル回路部、34……アナロ
グ回路部。
説明図、第２図、第３図及び第４図はそれぞれ本発明の
半導体集積回路の他の実施例を示す構成説明図、第５図
は従来の半導体集積回路を示す構成説明図である。 10……デジタル回路部、11……第１のV cc配線、12……
第２のV cc配線、13、20……コンタクト部、14……Ｎ型
半導体基板のN+領域、15……ＰチャネルMOSトランジス
タ領域、16……Ｐウェル、17……ＮチャネルMOSトラン
ジスタ領域、18……第１のV ss配線、19……第２のV ss
配線、21……ＰウェルのP+領域、30……デジタル回路部
の一部、31……ガードリング用ウェル、32……その他の
デジタル回路部、33……デジタル回路部、34……アナロ
グ回路部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 和男 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭59−23558（ＪＰ，Ａ) 特開 平１−258461（ＪＰ，Ａ) 特開 平２−110963（ＪＰ，Ａ) 特開 平２−251169（ＪＰ，Ａ)
Claims (3)
- 【請求項１】アナログ回路とデジタル回路とが混載され
た半導体集積回路において、 デジタル回路部に対して第１の電位を供給するための電
源配線を少なくともデジタル回路部領域内にて２本に分
離し、 その一方を前記デジタル回路部の回路素子に接続し、 他方を前記デジタル回路部の基板に接続し、 前記デジタル回路部に対して第２の電位を供給するため
の電源配線を少なくともデジタル回路部領域内にて２本
に分離し、 その一方を前記デジタル回路部の回路素子に接続し、 他方を前記デジタル回路部の基板に接続するとともに、 前記デジタル回路部の基板に接続された、前記第２の電
位を供給するための他方の配線、または、前記第１の電
位を供給するための他方の配線のいずれか１本を、前記
デジタル回路部の少なくとも一部の基板領域を囲むよう
にして設けられたガードリング用ウェルに接続するよう
にしたことを特徴とする半導体集積回路。 - 【請求項２】前記第１の電位を供給するための一方／他
方の配線、および、前記第２の電位を供給するための一
方／他方の配線は、その他のデジタル回路部の電源配線
としても共用されていることを特徴とする請求項１に記
載の半導体集積回路。 - 【請求項３】前記第１の電位を供給するための他方の配
線、および前記第２の電位を供給するための他方の配線
は、アナログ回路部の電源配線としても共用されている
ことを特徴とする請求項１に記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161416A JP2619119B2 (ja) | 1990-06-21 | 1990-06-21 | 半導体集積回路 |
| US07/716,783 US5231300A (en) | 1990-06-21 | 1991-06-18 | Semiconductor integrated circuit having a digital circuit |
| EP91109945A EP0464452B1 (en) | 1990-06-21 | 1991-06-18 | Semiconductor integrated circuit |
| DE69131898T DE69131898T2 (de) | 1990-06-21 | 1991-06-18 | Integrierte Halbleiterschaltung |
| KR1019910010151A KR940000895B1 (ko) | 1990-06-21 | 1991-06-19 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161416A JP2619119B2 (ja) | 1990-06-21 | 1990-06-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0453255A JPH0453255A (ja) | 1992-02-20 |
| JP2619119B2 true JP2619119B2 (ja) | 1997-06-11 |
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ID=15734684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161416A Expired - Fee Related JP2619119B2 (ja) | 1990-06-21 | 1990-06-21 | 半導体集積回路 |
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| Country | Link |
|---|---|
| US (1) | US5231300A (ja) |
| EP (1) | EP0464452B1 (ja) |
| JP (1) | JP2619119B2 (ja) |
| KR (1) | KR940000895B1 (ja) |
| DE (1) | DE69131898T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3228589B2 (ja) * | 1993-03-15 | 2001-11-12 | 株式会社東芝 | マルチチップモジュール |
| US5811882A (en) * | 1996-09-24 | 1998-09-22 | Philips Electronics North America Corporation | On-chip shielding coaxial conductors for mixed-signal IC |
| US6744112B2 (en) * | 2002-10-01 | 2004-06-01 | International Business Machines Corporation | Multiple chip guard rings for integrated circuit and chip guard ring interconnect |
| JP2009088328A (ja) * | 2007-10-01 | 2009-04-23 | Nec Electronics Corp | 半導体集積回路 |
| JP5372578B2 (ja) * | 2009-04-09 | 2013-12-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3002894C2 (de) * | 1980-01-28 | 1982-03-18 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte Halbleiterschaltung mit Transistoren |
| US4442529A (en) * | 1981-02-04 | 1984-04-10 | At&T Bell Telephone Laboratories, Incorporated | Power supply rejection characteristics of CMOS circuits |
| JPS5922357A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | Ｃｍｏｓ形半導体集積回路 |
| JPS5923558A (ja) * | 1982-07-30 | 1984-02-07 | Hitachi Ltd | 半導体集積回路 |
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-
1990
- 1990-06-21 JP JP2161416A patent/JP2619119B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-18 EP EP91109945A patent/EP0464452B1/en not_active Expired - Lifetime
- 1991-06-18 DE DE69131898T patent/DE69131898T2/de not_active Expired - Fee Related
- 1991-06-18 US US07/716,783 patent/US5231300A/en not_active Expired - Fee Related
- 1991-06-19 KR KR1019910010151A patent/KR940000895B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920001711A (ko) | 1992-01-30 |
| DE69131898D1 (de) | 2000-02-17 |
| EP0464452A2 (en) | 1992-01-08 |
| DE69131898T2 (de) | 2000-07-06 |
| EP0464452A3 (en) | 1992-04-01 |
| JPH0453255A (ja) | 1992-02-20 |
| EP0464452B1 (en) | 2000-01-12 |
| KR940000895B1 (ko) | 1994-02-03 |
| US5231300A (en) | 1993-07-27 |
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