JP3315617B2 - バッファ回路用のサポート・チップを備えた半導体パッケージ - Google Patents
バッファ回路用のサポート・チップを備えた半導体パッケージInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、概してコア相補形
金属酸化膜半導体（ＣＭＯＳ）集積回路チップの外部接
続のための、電源レールおよび信号線のバッファ回路に
関する。より詳細には、コア集積回路チップに隣接した
サポート・チップ上に配置されたバッファ回路をもつ半
導体パッケージに関する。
金属酸化膜半導体（ＣＭＯＳ）集積回路チップの外部接
続のための、電源レールおよび信号線のバッファ回路に
関する。より詳細には、コア集積回路チップに隣接した
サポート・チップ上に配置されたバッファ回路をもつ半
導体パッケージに関する。
【０００２】
【従来の技術】ＣＭＯＳ技術では静電気放電（ＥＳＤ）
保護回路は、従来より保護を必要とする個々の集積回路
チップの個々の信号線パッドに配置されている。ＥＳＤ
保護回路はまた、集積回路チップの電源レール間に配置
されていることもある。
保護回路は、従来より保護を必要とする個々の集積回路
チップの個々の信号線パッドに配置されている。ＥＳＤ
保護回路はまた、集積回路チップの電源レール間に配置
されていることもある。
【０００３】個々の信号線パッドや電源レール間にＥＳ
Ｄ保護回路を組み込むことから、数々の問題が生じる。
第１に多数の信号線をもつチップ用のＥＳＤ保護回路
は、チップ領域の約５％から８％を消費する。これによ
り、ＥＳＤ保護を提供する当今の方法では、個々のチッ
プに追加のコストがかなりかかる。第２に、集積回路チ
ップ上の素子や配線のサイズがますます小さくなるにつ
れて、ＥＳＤに対する集積回路チップの感度がより高く
なる。すなわち、より薄い酸化膜、より浅い接合、より
細い配線、より短くより細いチャネル、および寄生的リ
ークを減少させようとする努力など、すべてによってチ
ップのＥＳＤ感度が高まり、ＥＳＤ保護回路のサイズが
大きくなり、複雑さが増す傾向がある。第３に、隣接の
アクティブな構成部品を互いに分離するために、浅いト
レンチ分離（ＳＴＩ）構造をもつ技術で製造されたＥＳ
Ｄ保護素子は、より高い抵抗をもつので、従来の熱成長
分離技術（ＬＯＣＯＳ）で製造されたＥＳＤ保護素子ほ
ど良く作動しない。このより高い抵抗を補正するために
はＥＳＤ保護回路をより大きくする必要があり、製造コ
ストをさらに押し上げる。第４に、絶縁体上シリコン
（ＳＯＩ）チップの上に形成されたＥＳＤ保護素子は、
バルク・シリコンに形成されたＥＳＤ素子よりもＥＳＤ
保護が弱いことが分かっている。したがって従来のバル
ク・シリコンで可能なＥＳＤの性能と同等のＥＳＤの性
能を得るためには、ＳＯＩ技術のチップ上で必要なＥＳ
Ｄ保護素子のサイズをかなり増大させる。そして第５
に、チップ製造技術の各世代ごとにＥＳＤ保護回路を作
り直し、再設計し、最新技術の要求に適応させようとか
なりの努力がされているので、最新技術を市場に出すた
めに必要なコストを追加し、時間を増大させる。
Ｄ保護回路を組み込むことから、数々の問題が生じる。
第１に多数の信号線をもつチップ用のＥＳＤ保護回路
は、チップ領域の約５％から８％を消費する。これによ
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プに追加のコストがかなりかかる。第２に、集積回路チ
ップ上の素子や配線のサイズがますます小さくなるにつ
れて、ＥＳＤに対する集積回路チップの感度がより高く
なる。すなわち、より薄い酸化膜、より浅い接合、より
細い配線、より短くより細いチャネル、および寄生的リ
ークを減少させようとする努力など、すべてによってチ
ップのＥＳＤ感度が高まり、ＥＳＤ保護回路のサイズが
大きくなり、複雑さが増す傾向がある。第３に、隣接の
アクティブな構成部品を互いに分離するために、浅いト
レンチ分離（ＳＴＩ）構造をもつ技術で製造されたＥＳ
Ｄ保護素子は、より高い抵抗をもつので、従来の熱成長
分離技術（ＬＯＣＯＳ）で製造されたＥＳＤ保護素子ほ
ど良く作動しない。このより高い抵抗を補正するために
はＥＳＤ保護回路をより大きくする必要があり、製造コ
ストをさらに押し上げる。第４に、絶縁体上シリコン
（ＳＯＩ）チップの上に形成されたＥＳＤ保護素子は、
バルク・シリコンに形成されたＥＳＤ素子よりもＥＳＤ
保護が弱いことが分かっている。したがって従来のバル
ク・シリコンで可能なＥＳＤの性能と同等のＥＳＤの性
能を得るためには、ＳＯＩ技術のチップ上で必要なＥＳ
Ｄ保護素子のサイズをかなり増大させる。そして第５
に、チップ製造技術の各世代ごとにＥＳＤ保護回路を作
り直し、再設計し、最新技術の要求に適応させようとか
なりの努力がされているので、最新技術を市場に出すた
めに必要なコストを追加し、時間を増大させる。
【０００４】ＳＯＩチップの一部にバルク素子を設ける
などの可能な代替の方法は、コストおよびプロセスの複
雑さをいっそう増大させる。それにより結晶の欠陥など
の他の障害も、さらに生じる可能性がある。
などの可能な代替の方法は、コストおよびプロセスの複
雑さをいっそう増大させる。それにより結晶の欠陥など
の他の障害も、さらに生じる可能性がある。
【０００５】ＥＳＤ保護回路に加え、個々の信号線パッ
ドに組み込まれているドライバ、レシーバ、デカップリ
ング・コンデンサなどの他のバッファ回路は、チップ領
域をかなり使用する。集積回路チップが、チップを作動
させるために使用する電圧よりも高い電圧で信号を受信
したり駆動する混合電圧環境では、特別な問題が生じ
る。より高い電圧では、ホット・エレクトロンによる性
能低下、絶縁破壊、ラッチ・アップ、ＭＯＳＦＥＴのス
ナップ・バックなどの周知のメカニズムのために、チッ
プの歩留まりおよび信頼性が危険にさらされる。回路設
計者は、より複雑なドライバやレシーバをチップに組み
込むことによってこれらの懸念に対処しているが、これ
らの処置により、消費される領域が増大し、チップの作
動能力が低下している。同様に、高速ＣＭＯＳ論理チッ
プの電源レール間に接続される大容量デカップリング・
コンデンサの絶縁体には欠陥の可能性があるので、領域
の懸念に加えて、歩留まりおよび信頼性の懸念が生じ
る。
ドに組み込まれているドライバ、レシーバ、デカップリ
ング・コンデンサなどの他のバッファ回路は、チップ領
域をかなり使用する。集積回路チップが、チップを作動
させるために使用する電圧よりも高い電圧で信号を受信
したり駆動する混合電圧環境では、特別な問題が生じ
る。より高い電圧では、ホット・エレクトロンによる性
能低下、絶縁破壊、ラッチ・アップ、ＭＯＳＦＥＴのス
ナップ・バックなどの周知のメカニズムのために、チッ
プの歩留まりおよび信頼性が危険にさらされる。回路設
計者は、より複雑なドライバやレシーバをチップに組み
込むことによってこれらの懸念に対処しているが、これ
らの処置により、消費される領域が増大し、チップの作
動能力が低下している。同様に、高速ＣＭＯＳ論理チッ
プの電源レール間に接続される大容量デカップリング・
コンデンサの絶縁体には欠陥の可能性があるので、領域
の懸念に加えて、歩留まりおよび信頼性の懸念が生じ
る。
【０００６】混合電圧環境で作動でき、チップ領域の広
大な部分を消費したりチップの歩留まりや信頼性を低下
させることなく、大容量のデカップリング・キャパシタ
ンスを提供できる高レベルのＥＳＤ保護を後世代のチッ
プに提供する、より良い解決策が要求される。そしてこ
の解決策は、以下に述べる発明によって提供される。
大な部分を消費したりチップの歩留まりや信頼性を低下
させることなく、大容量のデカップリング・キャパシタ
ンスを提供できる高レベルのＥＳＤ保護を後世代のチッ
プに提供する、より良い解決策が要求される。そしてこ
の解決策は、以下に述べる発明によって提供される。
【０００７】
【発明が解決しようとする課題】したがって本発明の目
的は、コア集積回路チップ上の領域を消費することな
く、ＥＳＤ保護回路およびデカップリング・コンデン
サ、ドライバ、レシーバなどの他のバッファ回路を提供
することである。
的は、コア集積回路チップ上の領域を消費することな
く、ＥＳＤ保護回路およびデカップリング・コンデン
サ、ドライバ、レシーバなどの他のバッファ回路を提供
することである。
【０００８】本発明のもう１つの目的は、ＳＯＩなどの
ようにＥＳＤ保護回路を備えることが困難な技術で形成
されたコア集積回路チップに、プロセスの複雑さを追加
することなく、ＥＳＤ保護回路を提供することである。
ようにＥＳＤ保護回路を備えることが困難な技術で形成
されたコア集積回路チップに、プロセスの複雑さを追加
することなく、ＥＳＤ保護回路を提供することである。
【０００９】本発明のもう１つの目的は、コア集積回路
チップの製造に使用される技術と、ＥＳＤ保護回路およ
び他のバッファ回路の製造に使用される技術を分離する
ことである。
チップの製造に使用される技術と、ＥＳＤ保護回路およ
び他のバッファ回路の製造に使用される技術を分離する
ことである。
【００１０】本発明の特色は、コア集積回路チップに隣
接した別の細長いサポート・チップ上に、ＥＳＤ保護回
路などのバッファ回路を提供することである。
接した別の細長いサポート・チップ上に、ＥＳＤ保護回
路などのバッファ回路を提供することである。
【００１１】
【課題を解決するための手段】本発明の前述およびその
他の目的は、外部接触のためのリード線をもつキャリ
ア、コア集積回路チップ、および細長いサポート集積回
路チップを含む半導体パッケージによって達成される。
細長いサポート・チップは、長さと幅の比が最低４であ
り、コア集積回路チップおよびリード線に電気的に接続
されたリード・バッファ回路を含む。コア・チップとサ
ポート・チップは、コストを最小にするために別々の技
術で製造することができる。
他の目的は、外部接触のためのリード線をもつキャリ
ア、コア集積回路チップ、および細長いサポート集積回
路チップを含む半導体パッケージによって達成される。
細長いサポート・チップは、長さと幅の比が最低４であ
り、コア集積回路チップおよびリード線に電気的に接続
されたリード・バッファ回路を含む。コア・チップとサ
ポート・チップは、コストを最小にするために別々の技
術で製造することができる。
【００１２】
【発明の実施の形態】本発明は、最低１つのコア集積回
路チップがある半導体パッケージに含まれる半導体サポ
ート・チップを提供する。このサポート・チップは、コ
ア集積回路チップの信号線あるいは電源レールに関連し
た機能をもつ回路、あるいは素子を提供することに特に
適し、これらの回路は『バッファ回路』という語で呼ば
れる。
路チップがある半導体パッケージに含まれる半導体サポ
ート・チップを提供する。このサポート・チップは、コ
ア集積回路チップの信号線あるいは電源レールに関連し
た機能をもつ回路、あるいは素子を提供することに特に
適し、これらの回路は『バッファ回路』という語で呼ば
れる。
【００１３】バッファ回路に含まれるのは、ＥＳＤ保護
素子あるいは回路、デカップリング・コンデンサ、電圧
レギュレータなどの、電源レールを制御したり、保護し
たりする素子あるいは回路である。同様にバッファ回路
には、ＥＳＤ保護素子あるいは回路、雑音低減回路、レ
ベル変換回路、ドライバ、レシーバなどの、信号線上の
信号を制御、保護、あるいは提供する素子や回路が含ま
れる。半導体パッケージ内の他のチップへの接続用では
なく、パッケージのリード線への接続用のバッファ回路
の場合は、『リード・バッファ回路』という語で呼ばれ
る。
素子あるいは回路、デカップリング・コンデンサ、電圧
レギュレータなどの、電源レールを制御したり、保護し
たりする素子あるいは回路である。同様にバッファ回路
には、ＥＳＤ保護素子あるいは回路、雑音低減回路、レ
ベル変換回路、ドライバ、レシーバなどの、信号線上の
信号を制御、保護、あるいは提供する素子や回路が含ま
れる。半導体パッケージ内の他のチップへの接続用では
なく、パッケージのリード線への接続用のバッファ回路
の場合は、『リード・バッファ回路』という語で呼ばれ
る。
【００１４】コア集積回路チップには、メモリ・チップ
および論理チップが含まれる。本発明の１つの実施例で
は、コア・チップはＣＭＯＳ素子および回路をもち、Ｃ
ＭＯＳ素子は、絶縁体上シリコン（ＳＯＩ）プロセス技
術および浅いトレンチ分離を使用して形成される。本発
明の特色は、ＥＳＤ保護回路などのバッファ回路が別の
サポート・チップ上に設けられるので、コア集積回路チ
ップが製造される技術とは異なる技術で、サポート・チ
ップを製造できることである。したがって、コア集積回
路チップとサポート・チップは、コア・チップとサポー
ト・チップそれぞれの独自機能の要求に最適な、別々の
プロセス技術を使用して製造できる。この実施例では、
サポート・チップはより大きいフォトリソグラフィの最
小寸法、より厚いゲート絶縁膜、およびＬＯＣＯＳ分離
をもつ、より古い世代のＣＭＯＳプロセスを使用して、
バルク・シリコン上で形成できる。 サポート・チップ
はまた、バイポーラのような全く異なる技術を使用して
形成でき、ＡｌＧａＡｓのような異なる種類の半導体上
にも形成できる。
および論理チップが含まれる。本発明の１つの実施例で
は、コア・チップはＣＭＯＳ素子および回路をもち、Ｃ
ＭＯＳ素子は、絶縁体上シリコン（ＳＯＩ）プロセス技
術および浅いトレンチ分離を使用して形成される。本発
明の特色は、ＥＳＤ保護回路などのバッファ回路が別の
サポート・チップ上に設けられるので、コア集積回路チ
ップが製造される技術とは異なる技術で、サポート・チ
ップを製造できることである。したがって、コア集積回
路チップとサポート・チップは、コア・チップとサポー
ト・チップそれぞれの独自機能の要求に最適な、別々の
プロセス技術を使用して製造できる。この実施例では、
サポート・チップはより大きいフォトリソグラフィの最
小寸法、より厚いゲート絶縁膜、およびＬＯＣＯＳ分離
をもつ、より古い世代のＣＭＯＳプロセスを使用して、
バルク・シリコン上で形成できる。 サポート・チップ
はまた、バイポーラのような全く異なる技術を使用して
形成でき、ＡｌＧａＡｓのような異なる種類の半導体上
にも形成できる。
【００１５】半導体サポート・チップは、コア集積回路
チップと共にパッケージ内のキャリアに接着されること
が望ましい。本質的に半導体サポート・チップは、異な
るコア集積回路チップ間、あるいは外部とコア集積回路
チップとの間にバッファ回路機能を提供する。 以下に
述べるように、異なる技術で製造されたサポート・チッ
プをこのバッファ回路に使用することは、コアＣＭＯＳ
集積回路チップ自体にバッファ機能を組み込む当今の方
法と比べて、大きな利点がある。
チップと共にパッケージ内のキャリアに接着されること
が望ましい。本質的に半導体サポート・チップは、異な
るコア集積回路チップ間、あるいは外部とコア集積回路
チップとの間にバッファ回路機能を提供する。 以下に
述べるように、異なる技術で製造されたサポート・チッ
プをこのバッファ回路に使用することは、コアＣＭＯＳ
集積回路チップ自体にバッファ機能を組み込む当今の方
法と比べて、大きな利点がある。
【００１６】サポート・チップに使用されるプロセス技
術は、例えば直列抵抗が低い技術でダイオードを提供す
ることなどの、高レベルのＥＳＤ保護を提供するプロセ
ス技術である。対照的にコア集積回路チップにとって
は、トランジスタの性能および低消費電力が重要な要素
であり、ダイオードの直列抵抗は大きな問題ではない。
術は、例えば直列抵抗が低い技術でダイオードを提供す
ることなどの、高レベルのＥＳＤ保護を提供するプロセ
ス技術である。対照的にコア集積回路チップにとって
は、トランジスタの性能および低消費電力が重要な要素
であり、ダイオードの直列抵抗は大きな問題ではない。
【００１７】本発明により、ＥＳＤ保護とコア集積回路
チップの性能やサイズとの間のトレード・オフをする必
要がなくなる。サポート・チップの製造に使用される技
術は、より大きい最小寸法およびＬＯＣＯＳ分離を使っ
たより古い技術を、バルク単結晶半導体上で使用するこ
とによって、ＥＳＤ保護およびダイオードのリークの低
減に対して最適化できる。ＣＭＯＳコア集積回路チップ
の製造に使用される技術は、より小さい最小寸法を用
い、ＳＯＩやＳＴＩなどの進歩した技術を使用すること
によって、速度、回路の密度、および低消費電力につい
て最適化できる。例えば本発明の１つの実施例では、コ
ア・チップは、０．５ミクロンのＣＭＯＳプロセス技術
で製造され、サポート・チップは、０．８ミクロンの
ＣＭＯＳプロセス技術で製造される。
チップの性能やサイズとの間のトレード・オフをする必
要がなくなる。サポート・チップの製造に使用される技
術は、より大きい最小寸法およびＬＯＣＯＳ分離を使っ
たより古い技術を、バルク単結晶半導体上で使用するこ
とによって、ＥＳＤ保護およびダイオードのリークの低
減に対して最適化できる。ＣＭＯＳコア集積回路チップ
の製造に使用される技術は、より小さい最小寸法を用
い、ＳＯＩやＳＴＩなどの進歩した技術を使用すること
によって、速度、回路の密度、および低消費電力につい
て最適化できる。例えば本発明の１つの実施例では、コ
ア・チップは、０．５ミクロンのＣＭＯＳプロセス技術
で製造され、サポート・チップは、０．８ミクロンの
ＣＭＯＳプロセス技術で製造される。
【００１８】ＥＳＤ保護回路をコア・チップから分離す
ることによって、より大きいＥＳＤ保護素子が使用で
き、ＥＳＤ保護回路により適した古い技術が使用できる
という２つの理由により、かなり改善されたＥＳＤ保護
が実現される。これにより、サポート・チップ上に配置
されるＥＳＤ保護回路がコア集積回路チップに提供する
ＥＳＤ保護は、進歩した技術自体をＥＳＤ保護回路設計
に使用することで得られるＥＳＤ保護よりも、かなり改
善されたものになるであろう。
ることによって、より大きいＥＳＤ保護素子が使用で
き、ＥＳＤ保護回路により適した古い技術が使用できる
という２つの理由により、かなり改善されたＥＳＤ保護
が実現される。これにより、サポート・チップ上に配置
されるＥＳＤ保護回路がコア集積回路チップに提供する
ＥＳＤ保護は、進歩した技術自体をＥＳＤ保護回路設計
に使用することで得られるＥＳＤ保護よりも、かなり改
善されたものになるであろう。
【００１９】本発明により、個々の機能に最適な技術を
使用できると同時に、コア集積回路チップのサイズを縮
小でき、１ウェハ当たりのチップの数を増やしたり、合
格するチップの比率を増やすことによって、１チップ当
たりのコストを低下させることもできる。電源レールお
よび信号線のためのＥＳＤ保護回路を、コア集積回路チ
ップから分離することによって、コア集積回路チップ領
域の約８％が節約される。以下に述べるように、レシー
バおよびドライバをコア集積回路チップから分離するこ
とによって、領域がさらに節約できる。
使用できると同時に、コア集積回路チップのサイズを縮
小でき、１ウェハ当たりのチップの数を増やしたり、合
格するチップの比率を増やすことによって、１チップ当
たりのコストを低下させることもできる。電源レールお
よび信号線のためのＥＳＤ保護回路を、コア集積回路チ
ップから分離することによって、コア集積回路チップ領
域の約８％が節約される。以下に述べるように、レシー
バおよびドライバをコア集積回路チップから分離するこ
とによって、領域がさらに節約できる。
【００２０】さらに、コア集積回路チップ技術が独立し
て進歩する一方、ＥＳＤ保護回路には古い世代の技術を
使用し続けることができるので、後続世代の技術ごとに
ＥＳＤ保護を開発する投資は、減少させるあるいは削除
することができる。同様にＥＳＤ保護回路の改善は、コ
ア集積回路チップを再設計したり改造したりすることな
く、サポート・チップ内で実施できる。
て進歩する一方、ＥＳＤ保護回路には古い世代の技術を
使用し続けることができるので、後続世代の技術ごとに
ＥＳＤ保護を開発する投資は、減少させるあるいは削除
することができる。同様にＥＳＤ保護回路の改善は、コ
ア集積回路チップを再設計したり改造したりすることな
く、サポート・チップ内で実施できる。
【００２１】１つの実施例では、サポート・チップは細
長い形であり、一連のバッファ回路およびそれに付随す
るパッドをサポート・チップの長さに沿って設けられ、
このサポート・チップ上のパッドの列は、コア集積回路
チップのエッジに沿ったパッドの列と平行に並ぶように
配置できる。平行に並んだパッドの列により、コア・チ
ップ、サポート・チップ、およびキャリアとの間でのワ
イヤ・ボンド接続が可能になる。細長いサポート・チッ
プは最小のキャリア領域を使用する。
長い形であり、一連のバッファ回路およびそれに付随す
るパッドをサポート・チップの長さに沿って設けられ、
このサポート・チップ上のパッドの列は、コア集積回路
チップのエッジに沿ったパッドの列と平行に並ぶように
配置できる。平行に並んだパッドの列により、コア・チ
ップ、サポート・チップ、およびキャリアとの間でのワ
イヤ・ボンド接続が可能になる。細長いサポート・チッ
プは最小のキャリア領域を使用する。
【００２２】本出願で使用される『細長い』という語で
は、長さと幅の比が最低４であることが望ましく、最低
６であることがより望ましく、最低８であることがより
いっそう望ましいことを意味している。以下にさらに詳
しく述べるように、細長いサポート・チップの幅は、約
０．２ｍｍから約２ｍｍの範囲内であることが望まし
く、約１ｍｍであることがさらに望ましい。細長いサポ
ート・チップは、コア集積回路チップのエッジに沿って
配置されることが望ましく、サポート・チップの長さ
は、コア集積回路チップのエッジの長さにほぼ等しくで
きる。したがって大きいコア集積回路チップを使用する
と、小さいコア集積回路チップを使用する場合よりも、
サポート・チップの長さと幅の比がかなり大きくなるで
あろう。例えば１側面が２０ｍｍあるコア・チップを使
用する場合には、サポート・チップの長さと幅の比は、
優に１０から２０あるいはもっと大きくなるであろう。
は、長さと幅の比が最低４であることが望ましく、最低
６であることがより望ましく、最低８であることがより
いっそう望ましいことを意味している。以下にさらに詳
しく述べるように、細長いサポート・チップの幅は、約
０．２ｍｍから約２ｍｍの範囲内であることが望まし
く、約１ｍｍであることがさらに望ましい。細長いサポ
ート・チップは、コア集積回路チップのエッジに沿って
配置されることが望ましく、サポート・チップの長さ
は、コア集積回路チップのエッジの長さにほぼ等しくで
きる。したがって大きいコア集積回路チップを使用する
と、小さいコア集積回路チップを使用する場合よりも、
サポート・チップの長さと幅の比がかなり大きくなるで
あろう。例えば１側面が２０ｍｍあるコア・チップを使
用する場合には、サポート・チップの長さと幅の比は、
優に１０から２０あるいはもっと大きくなるであろう。
【００２３】コア集積回路チップは、従来のバルク・シ
リコン・ウェハ、ＳＯＩウェハ、あるいはＡｌＧａＡｓ
などの他の半導体ウェハ上で製造され、浅いトレンチ分
離（ＳＴＩ）やＬＯＣＯＳ分離などを使用できる。コア
集積回路チップは、単層および多層のセラミックとガラ
ス・セラミックを含むセラミック基板、シリコン基板な
どの半導体基板、リード・フレーム、プリント回路基
板、実装に一般に使用されるフィルム、テープ、および
プラスチック層などであるキャリアに接着される。キャ
リアは一般に、ＴＳＯＰ、ＳＯＪ、クアド・フラット・
パック、ボール・グリッド・アレイなど当分野で周知
の、セラミックあるいはプラスチックの半導体パッケー
ジ中にシールされる。
リコン・ウェハ、ＳＯＩウェハ、あるいはＡｌＧａＡｓ
などの他の半導体ウェハ上で製造され、浅いトレンチ分
離（ＳＴＩ）やＬＯＣＯＳ分離などを使用できる。コア
集積回路チップは、単層および多層のセラミックとガラ
ス・セラミックを含むセラミック基板、シリコン基板な
どの半導体基板、リード・フレーム、プリント回路基
板、実装に一般に使用されるフィルム、テープ、および
プラスチック層などであるキャリアに接着される。キャ
リアは一般に、ＴＳＯＰ、ＳＯＪ、クアド・フラット・
パック、ボール・グリッド・アレイなど当分野で周知
の、セラミックあるいはプラスチックの半導体パッケー
ジ中にシールされる。
【００２４】『信号線』という語は、チップの外部との
間で信号を送受信するための導線を意味する。信号線
は、一般にレシーバ、ドライバ、バッファ、双方向回
路、入出力、入力、出力などの回路に結合される。
間で信号を送受信するための導線を意味する。信号線
は、一般にレシーバ、ドライバ、バッファ、双方向回
路、入出力、入力、出力などの回路に結合される。
【００２５】『リード線』とは、半導体パッケージ内の
回路をパッケージの外部に接続するために、パッケージ
から延長される導線である。リード線には、ピン、はん
だバンプ、金バンプ、ガル・ウィングなど周知のさまざ
まな構造のいずれも使用できる。
回路をパッケージの外部に接続するために、パッケージ
から延長される導線である。リード線には、ピン、はん
だバンプ、金バンプ、ガル・ウィングなど周知のさまざ
まな構造のいずれも使用できる。
【００２６】図１および図２が示すのは、１つのコア集
積回路チップおよび隣接する４つの細長いサポート・チ
ップをもつ、本発明による構造の２つの例である。図１
では、コア集積回路チップ２０および細長いサポート・
チップ２２は、チップのアクティブ面を上に向けてセラ
ミックのキャリア２４に接着される。ワイヤ・ボンド２
６ａは、コア集積回路チップ２０の信号および電源パッ
ド２８を、サポート・チップ２２上のパッド３０ａまた
は３０ｃに接続する。ワイヤ・ボンド２６ｂは、サポー
ト・チップのパッド３０ｂまたは３０ｃをキャリア２４
上のパッド３２に接続し、パッド３２はリード線３４に
接続される。リード線３４は、パッド３２に接続するた
めにキャリア２４の中に伸ばすことができる。代わり
に、キャリア２４の中に伸びる配線によって、パッド３
２をリード線３４と接続することもできる。ＥＳＤ保護
回路や他のリード・バッファ回路（図６から図９参照）
は、サポート・チップ２２上に配置され、サポート・チ
ップのパッド３０ａと３０ｂ、あるいはパッド３０ｃに
接続される。
積回路チップおよび隣接する４つの細長いサポート・チ
ップをもつ、本発明による構造の２つの例である。図１
では、コア集積回路チップ２０および細長いサポート・
チップ２２は、チップのアクティブ面を上に向けてセラ
ミックのキャリア２４に接着される。ワイヤ・ボンド２
６ａは、コア集積回路チップ２０の信号および電源パッ
ド２８を、サポート・チップ２２上のパッド３０ａまた
は３０ｃに接続する。ワイヤ・ボンド２６ｂは、サポー
ト・チップのパッド３０ｂまたは３０ｃをキャリア２４
上のパッド３２に接続し、パッド３２はリード線３４に
接続される。リード線３４は、パッド３２に接続するた
めにキャリア２４の中に伸ばすことができる。代わり
に、キャリア２４の中に伸びる配線によって、パッド３
２をリード線３４と接続することもできる。ＥＳＤ保護
回路や他のリード・バッファ回路（図６から図９参照）
は、サポート・チップ２２上に配置され、サポート・チ
ップのパッド３０ａと３０ｂ、あるいはパッド３０ｃに
接続される。
【００２７】連結されたパッド３０ａと３０ｂ、あるい
は単一のパッド３０ｃが、ＥＳＤ保護回路およびデカッ
プリング・キャパシタンスの機能に使用される。ＥＳＤ
保護回路およびデカップリング・コンデンサは、一般に
外部に接続されたパッドと接地との間に接続された回路
内にあるので、単一のパッド（３０ｃ）だけが、この２
つのワイヤ・ボンドに必要とされる。もちろん２つの接
続されたパッド（連結された３０ａと３０ｂ）もまた、
この２つのワイヤ・ボンドに使用できる。
は単一のパッド３０ｃが、ＥＳＤ保護回路およびデカッ
プリング・キャパシタンスの機能に使用される。ＥＳＤ
保護回路およびデカップリング・コンデンサは、一般に
外部に接続されたパッドと接地との間に接続された回路
内にあるので、単一のパッド（３０ｃ）だけが、この２
つのワイヤ・ボンドに必要とされる。もちろん２つの接
続されたパッド（連結された３０ａと３０ｂ）もまた、
この２つのワイヤ・ボンドに使用できる。
【００２８】外部に接続されたパッドとコア集積回路チ
ップ上の回路との間にバッファ回路が直列に入っている
必要がある、レシーバやドライバなどのバッファ回路で
は、サポート・チップ２２上の個々のバッファ回路に２
つの別々のパッド３０ａおよび３０ｂが必要であり、つ
まりバッファ回路の両側に１つずつ、２つのワイヤ・ボ
ンドのそれぞれに１つ必要である。この場合、信号はサ
ポート・チップ２２を通ってコア集積回路チップ２０に
行き来する途中で、個々のパッドに接続されたサポート
回路を通過する。
ップ上の回路との間にバッファ回路が直列に入っている
必要がある、レシーバやドライバなどのバッファ回路で
は、サポート・チップ２２上の個々のバッファ回路に２
つの別々のパッド３０ａおよび３０ｂが必要であり、つ
まりバッファ回路の両側に１つずつ、２つのワイヤ・ボ
ンドのそれぞれに１つ必要である。この場合、信号はサ
ポート・チップ２２を通ってコア集積回路チップ２０に
行き来する途中で、個々のパッドに接続されたサポート
回路を通過する。
【００２９】図２は、本発明に従った『クアド・フラッ
ト・パック』の実装を示している。チップ１２０および
細長いサポート・チップ１２２は、キャリア１２４に対
して下向きになっており、はんだバンプ（図では見えな
い）でキャリア１２４に接続される。表面配線４０は、
チップ１２０のはんだバンプをサポート・チップ１２２
のはんだバンプに接続する。表面配線４２は、サポート
・チップ１２２のはんだバンプをクアド・フラット・パ
ックのリード線１３４に接続する。
ト・パック』の実装を示している。チップ１２０および
細長いサポート・チップ１２２は、キャリア１２４に対
して下向きになっており、はんだバンプ（図では見えな
い）でキャリア１２４に接続される。表面配線４０は、
チップ１２０のはんだバンプをサポート・チップ１２２
のはんだバンプに接続する。表面配線４２は、サポート
・チップ１２２のはんだバンプをクアド・フラット・パ
ックのリード線１３４に接続する。
【００３０】図３および図４は、数個のコア集積回路チ
ップ１２０および数個の細長いサポート・チップ１２２
を示しており、これらはすべてはんだ・バンプ４４ａお
よび４４ｂで多層のセラミック・キャリア２２４に取り
付けられる。多層のセラミック・キャリア２２４中のメ
タライゼーションによって形成される導体配線４６（矢
印で図解的に示されている）により、チップ１２０間の
接続がなされる。この接続の一部はチップ１２０間に直
接接続できるが、他はサポート・チップ１２２の１つに
あるバッファ回路によってバッファリングすることもで
きる。
ップ１２０および数個の細長いサポート・チップ１２２
を示しており、これらはすべてはんだ・バンプ４４ａお
よび４４ｂで多層のセラミック・キャリア２２４に取り
付けられる。多層のセラミック・キャリア２２４中のメ
タライゼーションによって形成される導体配線４６（矢
印で図解的に示されている）により、チップ１２０間の
接続がなされる。この接続の一部はチップ１２０間に直
接接続できるが、他はサポート・チップ１２２の１つに
あるバッファ回路によってバッファリングすることもで
きる。
【００３１】キャリア２２４の外部のリード線３４に連
結される信号線をもち、ＥＳＤ保護回路を必要とするコ
ア集積回路チップ１２０上の回路では、コア集積回路チ
ップ１２０上のはんだバンプは、キャリア配線１４０お
よび１４６によって、サポート・チップ１２２上のＥＳ
Ｄ保護回路およびリード線３４の両方に接続される（図
４）。コア集積回路チップ１２０の他の回路で、キャリ
ア２２４上の他のチップ１２０に接続し、リード線３４
を通じて外部に接続されないものは、ＥＳＤ保護回路を
必要としないので、サポート・チップ１２２上のＥＳＤ
保護回路には接続されない。したがってＥＳＤ保護回路
によって生じる遅延は、チップ１２０の中で実際にＥＳ
Ｄの問題があり、外部接続のためにリード線３４に接続
される信号線に限られる。
結される信号線をもち、ＥＳＤ保護回路を必要とするコ
ア集積回路チップ１２０上の回路では、コア集積回路チ
ップ１２０上のはんだバンプは、キャリア配線１４０お
よび１４６によって、サポート・チップ１２２上のＥＳ
Ｄ保護回路およびリード線３４の両方に接続される（図
４）。コア集積回路チップ１２０の他の回路で、キャリ
ア２２４上の他のチップ１２０に接続し、リード線３４
を通じて外部に接続されないものは、ＥＳＤ保護回路を
必要としないので、サポート・チップ１２２上のＥＳＤ
保護回路には接続されない。したがってＥＳＤ保護回路
によって生じる遅延は、チップ１２０の中で実際にＥＳ
Ｄの問題があり、外部接続のためにリード線３４に接続
される信号線に限られる。
【００３２】図５は、コア集積回路チップ２０が、接着
剤５２でリード・フレーム５０に接着される、リード・
フレーム実装を示している。サポート・チップ２２は、
接着剤５４で絶縁リード・フレーム５０に接着される。
代わりに、サポート・チップ２２をコア集積回路チップ
２０に直接に接着し、この組み合わせをリード・フレー
ムに接着することもできる。ワイヤ・ボンド２６ａは、
チップ２０をサポート・チップ２２に接続する。ワイヤ
・ボンド２６ｂは、サポート・チップ２２をリード・フ
レーム５０のリード線２３４にそれぞれ接続する。リー
ド・フレーム５０の一部分は、プラスチック５６の中に
被包され、そこからリード線２３４が伸びる。
剤５２でリード・フレーム５０に接着される、リード・
フレーム実装を示している。サポート・チップ２２は、
接着剤５４で絶縁リード・フレーム５０に接着される。
代わりに、サポート・チップ２２をコア集積回路チップ
２０に直接に接着し、この組み合わせをリード・フレー
ムに接着することもできる。ワイヤ・ボンド２６ａは、
チップ２０をサポート・チップ２２に接続する。ワイヤ
・ボンド２６ｂは、サポート・チップ２２をリード・フ
レーム５０のリード線２３４にそれぞれ接続する。リー
ド・フレーム５０の一部分は、プラスチック５６の中に
被包され、そこからリード線２３４が伸びる。
【００３３】細長いサポート・チップは、従来のウェハ
上に製造される。ウェハは、のこぎりで切られたり割ら
れたりして細長い一片となり、次にこれらは所要な長さ
に切られる。細長いサポート・チップは、コア集積回路
チップとともにキャリア上に取り付けられる。また細長
いサポート・チップをあらかじめ取り付けたキャリアを
用意して、後でコア集積回路チップを取り付けるように
することも可能である。
上に製造される。ウェハは、のこぎりで切られたり割ら
れたりして細長い一片となり、次にこれらは所要な長さ
に切られる。細長いサポート・チップは、コア集積回路
チップとともにキャリア上に取り付けられる。また細長
いサポート・チップをあらかじめ取り付けたキャリアを
用意して、後でコア集積回路チップを取り付けるように
することも可能である。
【００３４】都合の良いことに、サポート・チップ１２
２は単一のコア・チップよりも長くすることもできる。
図３に示される場合は、サポート・チップ１２２はコア
・チップ２個とほぼ同じ長さである。この長さは、コア
集積回路チップが必要とする信号線の本数によって決ま
る。サポート・チップの幅は、１個か２個のパッドに必
要なスペース、すなわち約０．１ｍｍから０．２ｍｍよ
りも広い必要はない。より幅の広いストリップのほうが
機械的強度がより大きく、より多くのバッファ回路の列
および周辺機能を含むことができる。しかし、幅の広い
ストリップによってキャリア上で消費される領域が増大
するという唯一の欠点がある。したがってストリップの
幅は、約０．１ｍｍから約２ｍｍの範囲内であることが
望ましく、約１ｍｍであることが最も望ましい。長さと
幅の比はかなり大きく、一般に約２ｍｍの長さの側面を
もつ小さいチップでは、約２またはそれ以上であり、約
２０ｍｍの長さの側面をもつ大きいチップの場合は、約
２０またはそれ以上の範囲になる。
２は単一のコア・チップよりも長くすることもできる。
図３に示される場合は、サポート・チップ１２２はコア
・チップ２個とほぼ同じ長さである。この長さは、コア
集積回路チップが必要とする信号線の本数によって決ま
る。サポート・チップの幅は、１個か２個のパッドに必
要なスペース、すなわち約０．１ｍｍから０．２ｍｍよ
りも広い必要はない。より幅の広いストリップのほうが
機械的強度がより大きく、より多くのバッファ回路の列
および周辺機能を含むことができる。しかし、幅の広い
ストリップによってキャリア上で消費される領域が増大
するという唯一の欠点がある。したがってストリップの
幅は、約０．１ｍｍから約２ｍｍの範囲内であることが
望ましく、約１ｍｍであることが最も望ましい。長さと
幅の比はかなり大きく、一般に約２ｍｍの長さの側面を
もつ小さいチップでは、約２またはそれ以上であり、約
２０ｍｍの長さの側面をもつ大きいチップの場合は、約
２０またはそれ以上の範囲になる。
【００３５】デカップリング・コンデンサ、ドライバ、
レシーバなどの他のサポート機能もまた細長いサポート
・チップに組み込むことができ、コア集積回路チップの
性能および歩留まりをかなり改善できる。例えば、複数
の大容量デカップリング・コンデンサをコア集積回路チ
ップに隣接して実装することにより、モジュールの性能
をかなり改善できる。デカップリング・コンデンサをコ
ア集積回路チップ自体に組み込めることは周知だが、そ
うした実装はすべて、チップ領域を消費し、コンデンサ
欠陥の可能性のためにウェハの歩留まりを減少させ、合
格のチップの比率を低下させ、さらに同様に信頼性も低
下させる。デカップリング・コンデンサを、コア集積回
路チップに隣接する別のサポート・チップ上に実装する
ことによって、これらの障害はすべて回避される。コン
デンサには、トレンチ・コンデンサ、金属−金属のコン
デンサ、および金属−絶縁体−半導体のコンデンサがあ
る。
レシーバなどの他のサポート機能もまた細長いサポート
・チップに組み込むことができ、コア集積回路チップの
性能および歩留まりをかなり改善できる。例えば、複数
の大容量デカップリング・コンデンサをコア集積回路チ
ップに隣接して実装することにより、モジュールの性能
をかなり改善できる。デカップリング・コンデンサをコ
ア集積回路チップ自体に組み込めることは周知だが、そ
うした実装はすべて、チップ領域を消費し、コンデンサ
欠陥の可能性のためにウェハの歩留まりを減少させ、合
格のチップの比率を低下させ、さらに同様に信頼性も低
下させる。デカップリング・コンデンサを、コア集積回
路チップに隣接する別のサポート・チップ上に実装する
ことによって、これらの障害はすべて回避される。コン
デンサには、トレンチ・コンデンサ、金属−金属のコン
デンサ、および金属−絶縁体−半導体のコンデンサがあ
る。
【００３６】図６は、サポート・チップ２２上に配置さ
れたＥＳＤ保護回路６０、６２、６４およびデカップリ
ング・コンデンサ６６、６８、７０を含む、電源レール
のリード・バッファ回路の一例を示している。サポート
・チップのＶｄｄ’レール７６とサポート・チップのＶ
ｓｓ’レール７８との間で、回路６０はＥＳＤ保護を提
供し、コンデンサ６６はデカップリング・キャパシタン
スを提供する。コア集積回路チップのＶｄｄレール８０
とサポート・チップのＶｄｄ’レール７６との間で、回
路６２はＥＳＤ保護を提供し、コンデンサ６８はデカッ
プリング・キャパシタンスを提供する。コア集積回路チ
ップのＶｓｓレール８２とサポート・チップのＶｓｓ’
レール７８との間で、回路６４はＥＳＤ保護を提供し、
コンデンサ７０はデカップリング・キャパシタンスを提
供する。これら３つの回路によって、コア集積回路チッ
プ２０上のＶｄｄレール８０から接地レール８２に対し
て、ＥＳＤ保護およびデカップリング・キャパシタンス
が提供される。ＥＳＤ保護回路６０、６２、および６４
は、当分野で周知の数多くのＥＳＤ保護回路のうちの３
つの例である。電圧調整など電源レールの他のリード・
バッファ回路も、同様にサポート・チップ２２上に配置
できる。図６に示される実施例では、ワイヤ・ボンド２
６ａが、コア集積回路チップ２０のパッド２８とサポー
ト・チップ２２のパッド３０ａを相互接続するために使
用され、どちらのチップもキャリア２４に取り付けられ
ている。同様にワイヤ・ボンド２６ｂが使われ、サポー
ト・チップ２２のパッド３０ｂをキャリア２４のパッド
３２に相互接続し、リード線３４に接続する（図１参
照）。もちろんＣ４ボンディングを含めて、当分野で周
知の他のパッケージングや相互接続方法も使用すること
ができる。
れたＥＳＤ保護回路６０、６２、６４およびデカップリ
ング・コンデンサ６６、６８、７０を含む、電源レール
のリード・バッファ回路の一例を示している。サポート
・チップのＶｄｄ’レール７６とサポート・チップのＶ
ｓｓ’レール７８との間で、回路６０はＥＳＤ保護を提
供し、コンデンサ６６はデカップリング・キャパシタン
スを提供する。コア集積回路チップのＶｄｄレール８０
とサポート・チップのＶｄｄ’レール７６との間で、回
路６２はＥＳＤ保護を提供し、コンデンサ６８はデカッ
プリング・キャパシタンスを提供する。コア集積回路チ
ップのＶｓｓレール８２とサポート・チップのＶｓｓ’
レール７８との間で、回路６４はＥＳＤ保護を提供し、
コンデンサ７０はデカップリング・キャパシタンスを提
供する。これら３つの回路によって、コア集積回路チッ
プ２０上のＶｄｄレール８０から接地レール８２に対し
て、ＥＳＤ保護およびデカップリング・キャパシタンス
が提供される。ＥＳＤ保護回路６０、６２、および６４
は、当分野で周知の数多くのＥＳＤ保護回路のうちの３
つの例である。電圧調整など電源レールの他のリード・
バッファ回路も、同様にサポート・チップ２２上に配置
できる。図６に示される実施例では、ワイヤ・ボンド２
６ａが、コア集積回路チップ２０のパッド２８とサポー
ト・チップ２２のパッド３０ａを相互接続するために使
用され、どちらのチップもキャリア２４に取り付けられ
ている。同様にワイヤ・ボンド２６ｂが使われ、サポー
ト・チップ２２のパッド３０ｂをキャリア２４のパッド
３２に相互接続し、リード線３４に接続する（図１参
照）。もちろんＣ４ボンディングを含めて、当分野で周
知の他のパッケージングや相互接続方法も使用すること
ができる。
【００３７】サポート・チップ２２には、コア集積回路
チップ２０に供給されるＶｄｄ８０よりもかなり高電圧
のＶｄｄ’７６を供給できる。この高電圧はドライバ回
路には都合良いが、本発明に従うと、コア集積回路チッ
プにこの高電圧を導入する必要はない。サポート・チッ
プ２２は、高電圧で作動するように設計された技術で製
造され、コア集積回路チップが２つの電圧レベルをもつ
必要はない。例えばサポート・チップ２２の設計には、
強力なレシーバやドライバを提供するためにより厚いゲ
ート絶縁層がある。したがって３．３Ｖ、５．０Ｖ、あ
るいは１０Ｖなどのより高い電圧をもつレールや信号
を、サポート回路に使用するためにサポート・ストリッ
プに導入でき、この高電圧はコア集積回路チップ２０に
は接続されない。
チップ２０に供給されるＶｄｄ８０よりもかなり高電圧
のＶｄｄ’７６を供給できる。この高電圧はドライバ回
路には都合良いが、本発明に従うと、コア集積回路チッ
プにこの高電圧を導入する必要はない。サポート・チッ
プ２２は、高電圧で作動するように設計された技術で製
造され、コア集積回路チップが２つの電圧レベルをもつ
必要はない。例えばサポート・チップ２２の設計には、
強力なレシーバやドライバを提供するためにより厚いゲ
ート絶縁層がある。したがって３．３Ｖ、５．０Ｖ、あ
るいは１０Ｖなどのより高い電圧をもつレールや信号
を、サポート回路に使用するためにサポート・ストリッ
プに導入でき、この高電圧はコア集積回路チップ２０に
は接続されない。
【００３８】コア集積回路チップ２０を低電圧でのみ作
動させる一方、より高い電圧をサポート・チップ２２だ
けに供給することには、数々の利点がある。コア集積回
路チップに２つの電圧を供給することを避けると、シス
テムからチップに入り込むノイズがかなり減少する。こ
れにより、コア集積回路チップ上の絶縁層がより薄いこ
とによる信頼性の懸念が増大することも回避される。
動させる一方、より高い電圧をサポート・チップ２２だ
けに供給することには、数々の利点がある。コア集積回
路チップに２つの電圧を供給することを避けると、シス
テムからチップに入り込むノイズがかなり減少する。こ
れにより、コア集積回路チップ上の絶縁層がより薄いこ
とによる信頼性の懸念が増大することも回避される。
【００３９】図７から図９は、コア集積回路チップ１２
０のために、サポート・チップ１２２上に配置されたＥ
ＳＤ保護回路、レシーバ回路、およびドライバ回路を含
む信号のリード・バッファ回路の例を示している。
０のために、サポート・チップ１２２上に配置されたＥ
ＳＤ保護回路、レシーバ回路、およびドライバ回路を含
む信号のリード・バッファ回路の例を示している。
【００４０】図７では、サポート回路１２２上の高電圧
Ｖｄｄ’（例えば５Ｖ）の電源レール７６と７８との間
に配置されたＥＳＤ保護回路８６は、Ｃ４接点８８およ
び９０を通じて、コア集積回路チップ１２０上のレシー
バあるいはドライバ回路９２とインタフェースする。接
点８８は、キャリア１２４のリード線３４（図には示さ
れていない）にも接続される。コア集積回路チップ１２
０は、電源レール８０と８２との間で、低電圧Ｖｄｄ
（例えば２．５Ｖ）で作動する。この実施例では、リー
ド線３４上に生じ、そのためにパッド８８および９０に
も及ぶ可能性がある高電圧の信号を許容するために、レ
シーバあるいはドライバ９２に複雑な回路設計が要求さ
れる。
Ｖｄｄ’（例えば５Ｖ）の電源レール７６と７８との間
に配置されたＥＳＤ保護回路８６は、Ｃ４接点８８およ
び９０を通じて、コア集積回路チップ１２０上のレシー
バあるいはドライバ回路９２とインタフェースする。接
点８８は、キャリア１２４のリード線３４（図には示さ
れていない）にも接続される。コア集積回路チップ１２
０は、電源レール８０と８２との間で、低電圧Ｖｄｄ
（例えば２．５Ｖ）で作動する。この実施例では、リー
ド線３４上に生じ、そのためにパッド８８および９０に
も及ぶ可能性がある高電圧の信号を許容するために、レ
シーバあるいはドライバ９２に複雑な回路設計が要求さ
れる。
【００４１】図８および図９は、レシーバおよびドライ
バ回路をサポート・チップ１２２上に移動させた結果の
例である。ここでは、レシーバ回路９６およびドライバ
回路１０２は、高電圧用に設計されたゲート絶縁層の厚
さなどの相応のパラメータをもつ。高電圧に最適の技術
で製造されたサポート・チップ１２２上にレシーバ９６
を分離させると、レシーバ回路９６は非常に単純化さ
れ、コア集積回路チップ１２０にレシーバ９６が組み込
まれた場合に高電圧を許容するために必要となる、パス
・トランジスタ、低いＶｔ素子、キーパー回路などの複
雑な素子が必要なくなる。これらの複雑な素子は、ＥＳ
Ｄの信頼性に対する懸念を増大させるだけではなく、チ
ップの性能を低下させることも分かっている。レシーバ
をサポート・チップに移動させることは、大きな利点で
ある。これによりレシーバは単純になり、高速になり、
信頼性をより高めることができる。
バ回路をサポート・チップ１２２上に移動させた結果の
例である。ここでは、レシーバ回路９６およびドライバ
回路１０２は、高電圧用に設計されたゲート絶縁層の厚
さなどの相応のパラメータをもつ。高電圧に最適の技術
で製造されたサポート・チップ１２２上にレシーバ９６
を分離させると、レシーバ回路９６は非常に単純化さ
れ、コア集積回路チップ１２０にレシーバ９６が組み込
まれた場合に高電圧を許容するために必要となる、パス
・トランジスタ、低いＶｔ素子、キーパー回路などの複
雑な素子が必要なくなる。これらの複雑な素子は、ＥＳ
Ｄの信頼性に対する懸念を増大させるだけではなく、チ
ップの性能を低下させることも分かっている。レシーバ
をサポート・チップに移動させることは、大きな利点で
ある。これによりレシーバは単純になり、高速になり、
信頼性をより高めることができる。
【００４２】高電圧の信号はリード線３４に接続できる
入力信号線のパッド３２上で受信され、レシーバ回路９
６に接続される。レベル変換回路９８はレシーバ回路９
６の出力を調整し、Ｃ４パッド９９ａおよび９９ｂを通
じてコア集積回路チップ１２０に送信される低電圧の信
号を提供する。したがってコアチップ１２０は高電圧を
受けない。もちろん、図７のＥＳＤ保護回路は、パッド
３２でサポート・チップ１２２に組み込むことができ
る。
入力信号線のパッド３２上で受信され、レシーバ回路９
６に接続される。レベル変換回路９８はレシーバ回路９
６の出力を調整し、Ｃ４パッド９９ａおよび９９ｂを通
じてコア集積回路チップ１２０に送信される低電圧の信
号を提供する。したがってコアチップ１２０は高電圧を
受けない。もちろん、図７のＥＳＤ保護回路は、パッド
３２でサポート・チップ１２２に組み込むことができ
る。
【００４３】高電圧用に設計された技術で製造され、サ
ポート・チップ１２２上に配置されたドライバ回路１０
２は、図９に示される。コア集積回路チップ１２０上の
出力信号線のパッド９９ｂは、サポート・チップ１２２
上のパッド９９ａを介して、プリドライブ論理回路１０
０およびドライバ回路１０２に低電圧の信号を送信す
る。高い電圧に最適のより古い技術を使用すると、サポ
ート・チップ１２２上のドライバ回路１０２は、コア集
積回路チップ１２０上にドライバが配置された場合に高
電圧を許容するために必要となる、多数のＮＦＥＴある
いはＰＦＥＴを必要としない。その代わりに、単一のＮ
ＦＥＴおよび単一のＰＦＥＴが使用され、コア集積回路
チップ１２０上に信号ドライバが組み込まれた場合より
も、性能が２０％から４０％高くなる。さらにサポート
・チップ１２２上に配置されたドライバ１０２は、より
高い電圧Ｖｄｄ’の下にパッド１０４に出力信号を供給
する。
ポート・チップ１２２上に配置されたドライバ回路１０
２は、図９に示される。コア集積回路チップ１２０上の
出力信号線のパッド９９ｂは、サポート・チップ１２２
上のパッド９９ａを介して、プリドライブ論理回路１０
０およびドライバ回路１０２に低電圧の信号を送信す
る。高い電圧に最適のより古い技術を使用すると、サポ
ート・チップ１２２上のドライバ回路１０２は、コア集
積回路チップ１２０上にドライバが配置された場合に高
電圧を許容するために必要となる、多数のＮＦＥＴある
いはＰＦＥＴを必要としない。その代わりに、単一のＮ
ＦＥＴおよび単一のＰＦＥＴが使用され、コア集積回路
チップ１２０上に信号ドライバが組み込まれた場合より
も、性能が２０％から４０％高くなる。さらにサポート
・チップ１２２上に配置されたドライバ１０２は、より
高い電圧Ｖｄｄ’の下にパッド１０４に出力信号を供給
する。
【００４４】本発明の数々の実施例をそれらの変更と共
に本文に詳細に説明し、付随の図に示してきたが、本発
明の範囲から離れることなく、さまざまな変更をさらに
行い得ることは明白であろう。例えば、広範囲の半導体
の材料を、サポート・チップとコア集積回路チップの両
方に使用できる。重複、電圧調整、デカップリング・キ
ャパシタンス、ＥＳＤ保護、および組み込み自己テスト
を含む広範囲のバッファ回路機能および周辺回路を、サ
ポート・チップ２２、１２２上に移動できる。前述の明
細には、文頭で述べた特許請求の範囲よりも狭く本発明
を制限する意図はない。挙げられた例の目的は、例証す
ることであり、限定することではない。 （１） 静電気放電（ＥＳＤ）に対する第１の感度を有する第１
のＣＭＯＳプロセス技術で製造された素子を有するコア
集積回路チップと、ＥＳＤに対する前記第１の感度より
小さい第２の感度を有する第２のプロセス技術で製造さ
れた素子を有するサポート集積回路チップであって、さ
らに、ＥＳＤ保護回路を含むリードバッファ回路を含む
前記サポート集積回路チップと、外部接触のためのリー
ド線と、を含む半導体パッケージであって、前記コアチ
ップに対してＥＳＤに対する改善された保護を提供する
ために、前記ＥＳＤ保護回路が前記コアチップ及び前記
リード線と電気的に接続されている、半導体パッケー
ジ。 （２） 前記コア集積回路チップが、前記サポート・チップより
も低い電圧で作動する、（１）に記載の半導体パッケー
ジ。 （３） 前記第１のプロセス技術がＳＯＩを含み、前記サポート
・チップがバルク・シリコンを含む、（１）に記載の半
導体パッケージ。 （４） 前記第１のプロセス技術がＳＴＩを含み、前記第２のプ
ロセス技術がＬＯＣＯＳを含む、（１）に記載の半導体
パッケージ。 （５） 前記第１のプロセス技術が、前記第２のプロセス技術よ
りも小さい最小フォトリソグラフィ寸法を有する、
（１）に記載の半導体パッケージ。 （６） 前記コア集積回路チップが、前記サポート集積回路チッ
プとは異なる半導体である、（１）に記載の半導体パッ
ケージ。 （７） 前記サポート集積回路チップが細長い形である、（１）
に記載の半導体パッケージ。 （８） 前記細長いサポート・チップが最低６である長さと幅の
比を有する、（７）に記載の半導体パッケージ。 （９） 前記細長いサポート・チップが最低８である長さと幅の
比を有する、（７）に記載の半導体パッケージ。 （１０） 前記細長いサポート・チップが約２ｍｍより狭い幅を有
する、（７）に記載の半導体パッケージ。 （１１） 前記半導体パッケージが第２のコア集積回路チップを含
み、前記細長いサポート・チップが、前記コア集積回路
チップと前記第２のコア集積回路チップとの間の電気的
接続のためのバッファ回路をさらに含む、（７）に記載
の半導体パッケージ。 （１２） 前記サポート集積回路チップが最低４である長さと幅の
比を有する、（７）に記載の半導体パッケージ。 （１３） 前記コア集積回路チップがコア集積回路チップのパッド
を有し、前記サポート・チップがサポート・チップのパ
ッドを有し、さらに、前記サポート・チップのパッドが
前記コア集積回路チップのパッド、前記リード線、およ
び前記ＥＳＤ保護回路に電気的に接続された、（１）に
記載の半導体パッケージ。 （１４） 前記リード・バッファ回路がデカップリング・キャパシ
タンス回路である、（１）に記載の半導体パッケージ。 （１５） 前記デカップリング・キャパシタンス回路がトレンチ・
コンデンサ、金属−金属コンデンサ、および金属−酸化
膜−半導体コンデンサのうちのいずれかを含む、（１
４）に記載の半導体パッケージ。 （１６） 前記デカップリング・キャパシタンス回路が、前記集積
回路チップの電源レールと前記サポート・チップの電源
レールとの間、前記サポート・チップの電源レールと前
記サポート・チップの接地レールとの間、および前記コ
ア集積回路チップの電源レールと前記サポート・チップ
の接地レールとの間、のうちのいずれかにデカップリン
グ・キャパシタンスを提供する、（１５）に記載の半導
体パッケージ。 （１７） 前記第２のプロセス技術が、前記第１のＣＭＯＳプロセ
ス技術と異なる、（１）に記載の半導体パッケージ。 （１８） 前記リード・バッファ回路がＥＳＤ保護回路を含む、
（１）に記載の半導体パッケージ。 （１９） 前記リード・バッファ回路がドライバ回路及びレシーバ
回路のうちのいずれかである、（１記載の半導体パッケ
ージ。 （２０） 前記コア集積回路チップがコア集積回路チップのパッド
を有し、前記サポート・チップが第１および第２のサポ
ート・チップのパッドを有し、前記リード・バッファ回
路が前記第１および前記第２のサポート・チップのパッ
ドに接続され、前記第１のサポート・チップのパッドが
前記コア集積回路チップのパッドに接続され、前記第２
のサポート・チップのパッドが前記リード線に接続され
た、（１）に記載の半導体パッケージ。 （２１） 前記サポート集積回路チップは、前記コア集積回路チッ
プとは異なる電圧で動作するものである、（１７）に記
載の半導体パッケージ。
に本文に詳細に説明し、付随の図に示してきたが、本発
明の範囲から離れることなく、さまざまな変更をさらに
行い得ることは明白であろう。例えば、広範囲の半導体
の材料を、サポート・チップとコア集積回路チップの両
方に使用できる。重複、電圧調整、デカップリング・キ
ャパシタンス、ＥＳＤ保護、および組み込み自己テスト
を含む広範囲のバッファ回路機能および周辺回路を、サ
ポート・チップ２２、１２２上に移動できる。前述の明
細には、文頭で述べた特許請求の範囲よりも狭く本発明
を制限する意図はない。挙げられた例の目的は、例証す
ることであり、限定することではない。 （１） 静電気放電（ＥＳＤ）に対する第１の感度を有する第１
のＣＭＯＳプロセス技術で製造された素子を有するコア
集積回路チップと、ＥＳＤに対する前記第１の感度より
小さい第２の感度を有する第２のプロセス技術で製造さ
れた素子を有するサポート集積回路チップであって、さ
らに、ＥＳＤ保護回路を含むリードバッファ回路を含む
前記サポート集積回路チップと、外部接触のためのリー
ド線と、を含む半導体パッケージであって、前記コアチ
ップに対してＥＳＤに対する改善された保護を提供する
ために、前記ＥＳＤ保護回路が前記コアチップ及び前記
リード線と電気的に接続されている、半導体パッケー
ジ。 （２） 前記コア集積回路チップが、前記サポート・チップより
も低い電圧で作動する、（１）に記載の半導体パッケー
ジ。 （３） 前記第１のプロセス技術がＳＯＩを含み、前記サポート
・チップがバルク・シリコンを含む、（１）に記載の半
導体パッケージ。 （４） 前記第１のプロセス技術がＳＴＩを含み、前記第２のプ
ロセス技術がＬＯＣＯＳを含む、（１）に記載の半導体
パッケージ。 （５） 前記第１のプロセス技術が、前記第２のプロセス技術よ
りも小さい最小フォトリソグラフィ寸法を有する、
（１）に記載の半導体パッケージ。 （６） 前記コア集積回路チップが、前記サポート集積回路チッ
プとは異なる半導体である、（１）に記載の半導体パッ
ケージ。 （７） 前記サポート集積回路チップが細長い形である、（１）
に記載の半導体パッケージ。 （８） 前記細長いサポート・チップが最低６である長さと幅の
比を有する、（７）に記載の半導体パッケージ。 （９） 前記細長いサポート・チップが最低８である長さと幅の
比を有する、（７）に記載の半導体パッケージ。 （１０） 前記細長いサポート・チップが約２ｍｍより狭い幅を有
する、（７）に記載の半導体パッケージ。 （１１） 前記半導体パッケージが第２のコア集積回路チップを含
み、前記細長いサポート・チップが、前記コア集積回路
チップと前記第２のコア集積回路チップとの間の電気的
接続のためのバッファ回路をさらに含む、（７）に記載
の半導体パッケージ。 （１２） 前記サポート集積回路チップが最低４である長さと幅の
比を有する、（７）に記載の半導体パッケージ。 （１３） 前記コア集積回路チップがコア集積回路チップのパッド
を有し、前記サポート・チップがサポート・チップのパ
ッドを有し、さらに、前記サポート・チップのパッドが
前記コア集積回路チップのパッド、前記リード線、およ
び前記ＥＳＤ保護回路に電気的に接続された、（１）に
記載の半導体パッケージ。 （１４） 前記リード・バッファ回路がデカップリング・キャパシ
タンス回路である、（１）に記載の半導体パッケージ。 （１５） 前記デカップリング・キャパシタンス回路がトレンチ・
コンデンサ、金属−金属コンデンサ、および金属−酸化
膜−半導体コンデンサのうちのいずれかを含む、（１
４）に記載の半導体パッケージ。 （１６） 前記デカップリング・キャパシタンス回路が、前記集積
回路チップの電源レールと前記サポート・チップの電源
レールとの間、前記サポート・チップの電源レールと前
記サポート・チップの接地レールとの間、および前記コ
ア集積回路チップの電源レールと前記サポート・チップ
の接地レールとの間、のうちのいずれかにデカップリン
グ・キャパシタンスを提供する、（１５）に記載の半導
体パッケージ。 （１７） 前記第２のプロセス技術が、前記第１のＣＭＯＳプロセ
ス技術と異なる、（１）に記載の半導体パッケージ。 （１８） 前記リード・バッファ回路がＥＳＤ保護回路を含む、
（１）に記載の半導体パッケージ。 （１９） 前記リード・バッファ回路がドライバ回路及びレシーバ
回路のうちのいずれかである、（１記載の半導体パッケ
ージ。 （２０） 前記コア集積回路チップがコア集積回路チップのパッド
を有し、前記サポート・チップが第１および第２のサポ
ート・チップのパッドを有し、前記リード・バッファ回
路が前記第１および前記第２のサポート・チップのパッ
ドに接続され、前記第１のサポート・チップのパッドが
前記コア集積回路チップのパッドに接続され、前記第２
のサポート・チップのパッドが前記リード線に接続され
た、（１）に記載の半導体パッケージ。 （２１） 前記サポート集積回路チップは、前記コア集積回路チッ
プとは異なる電圧で動作するものである、（１７）に記
載の半導体パッケージ。
【図面の簡単な説明】
【図１】コア・チップ、複数のサポート・チップ、およ
び外部接続のためのリード線をもつキャリアと、ワイヤ
・ボンドで形成されたそれらの間の相互接続を示す３次
元の図である。
び外部接続のためのリード線をもつキャリアと、ワイヤ
・ボンドで形成されたそれらの間の相互接続を示す３次
元の図である。
【図２】コア・チップ、複数のサポート・チップ、およ
び外部接続のためのリード線をもつキャリアと、キャリ
ア上の表面配線で形成されたそれらの間の相互接続を示
す３次元の図である。
び外部接続のためのリード線をもつキャリアと、キャリ
ア上の表面配線で形成されたそれらの間の相互接続を示
す３次元の図である。
【図３】外部接続のためのリード線をもつキャリア上の
複数のコア・チップおよびサポート・チップと、はんだ
バンプで形成されたそれらの間の相互接続を示す３次元
の図である。
複数のコア・チップおよびサポート・チップと、はんだ
バンプで形成されたそれらの間の相互接続を示す３次元
の図である。
【図４】図３のチップおよびキャリアの一部分を示し、
コア・チップ、サポート・チップ、および外部リード線
の相互接続を示す断面図である。
コア・チップ、サポート・チップ、および外部リード線
の相互接続を示す断面図である。
【図５】外部接続のためのリード線をもつリード・フレ
ーム・キャリアに接着されたコア・チップおよび複数の
サポート・チップと、ワイヤ・ボンドで形成されたそれ
らの間の相互接続を示す断面図である。
ーム・キャリアに接着されたコア・チップおよび複数の
サポート・チップと、ワイヤ・ボンドで形成されたそれ
らの間の相互接続を示す断面図である。
【図６】ＥＳＤ保護回路およびデカップリング・コンデ
ンサをもち、コア集積回路チップの電源レール間にこれ
らの機能を提供するサポート・チップ、およびコア集積
回路チップを示す回路図である。
ンサをもち、コア集積回路チップの電源レール間にこれ
らの機能を提供するサポート・チップ、およびコア集積
回路チップを示す回路図である。
【図７】ＥＳＤ保護回路をもつサポート・チップ、およ
びコア集積回路チップを示す回路図である。
びコア集積回路チップを示す回路図である。
【図８】コア集積回路チップに接続された信号線のため
のレシーバをもつサポート・チップ、およびコア集積回
路チップを示す回路図である。
のレシーバをもつサポート・チップ、およびコア集積回
路チップを示す回路図である。
【図９】コア集積回路チップに接続された信号線のため
のドライバをもつサポート・チップ、およびコア集積回
路チップを示す回路図である。
のドライバをもつサポート・チップ、およびコア集積回
路チップを示す回路図である。
２０ コア集積回路チップ ２２ サポート・チップ ２４ セラミック・キャリア ２６ａ、２６ｂ ワイア・ボンド ２８ 信号および電源用パッド ３０ａ、３０ｂ、３０ｃ サポート・チップ上のパ
ッド ３２ キャリア上のパッド ３４ 外部リード線 ４０、４２ 表面配線 ４４a、４４ｂ はんだバンプ ４６ 導体配線 ５０ リード・フレーム ５２、５４ 接着剤 ５６ プラスチックの被包 ６０、６２、６４ ＥＳＤ保護回路 ６６、６８、７０ デカップリング・コンデ
ンサ ７６ Ｖｄｄ’レール ７８ Ｖｓｓ’レール ８０ Ｖｄｄレール ８２ Ｖｓｓレール ８６ ＥＳＤ保護回路 ８８、９０ Ｃ４接点（パッド） ９２ レシーバまたはドライバ ９６ レシーバ ９８ レベル変換回路 ９９ａ、９９ｂ Ｃ４接点（パッド） １００ プリドライブ論理回路 １０２ ドライバ １０４ パッド １２０ コア集積回路チップ １２２ サポート・チップ １２４ キャリア １３４ クアド・フラット・パッ
クのリード線 １４０、１４６ キャリア内配線 ２２４ 多層セラミック・キャリ
ア ２３４ 外部リード線
ッド ３２ キャリア上のパッド ３４ 外部リード線 ４０、４２ 表面配線 ４４a、４４ｂ はんだバンプ ４６ 導体配線 ５０ リード・フレーム ５２、５４ 接着剤 ５６ プラスチックの被包 ６０、６２、６４ ＥＳＤ保護回路 ６６、６８、７０ デカップリング・コンデ
ンサ ７６ Ｖｄｄ’レール ７８ Ｖｓｓ’レール ８０ Ｖｄｄレール ８２ Ｖｓｓレール ８６ ＥＳＤ保護回路 ８８、９０ Ｃ４接点（パッド） ９２ レシーバまたはドライバ ９６ レシーバ ９８ レベル変換回路 ９９ａ、９９ｂ Ｃ４接点（パッド） １００ プリドライブ論理回路 １０２ ドライバ １０４ パッド １２０ コア集積回路チップ １２２ サポート・チップ １２４ キャリア １３４ クアド・フラット・パッ
クのリード線 １４０、１４６ キャリア内配線 ２２４ 多層セラミック・キャリ
ア ２３４ 外部リード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ・エム・ネバー アメリカ合衆国05452、バーモント州エ セックス・ジャンクション、ウイリアム ズ・ストリート 11 (56)参考文献 特開 平４−112561（ＪＰ，Ａ) 特開 昭60−27160（ＪＰ，Ａ) 特開 平８−55965（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 - 25/18 H01L 27/04 - 27/098
Claims (21)
- 【請求項１】静電気放電（ＥＳＤ）に対する第１の感度
を有する第１のＣＭＯＳプロセス技術で製造された素子
を有するコア集積回路チップと、 ＥＳＤに対する前記第１の感度より小さい第２の感度を
有する第２のプロセス技術で製造された素子を有するサ
ポート集積回路チップであって、さらに、ＥＳＤ保護回
路を含むリードバッファ回路を含む前記サポート集積回
路チップと、 外部接触のためのリード線と、 を含む半導体パッケージであって、 前記コアチップに対してＥＳＤに対する改善された保護
を提供するために、前記ＥＳＤ保護回路が前記コアチッ
プ及び前記リード線と電気的に接続されている、 半導体パッケージ。 - 【請求項２】前記コア集積回路チップが、前記サポート
・チップよりも低い電圧で作動する、請求項１に記載の
半導体パッケージ。 - 【請求項３】前記第１のプロセス技術がＳＯＩを含み、
前記サポート・チップがバルク・シリコンを含む、請求
項１に記載の半導体パッケージ。 - 【請求項４】前記第１のプロセス技術がＳＴＩを含み、
前記第２のプロセス技術がＬＯＣＯＳを含む、請求項１
に記載の半導体パッケージ。 - 【請求項５】前記第１のプロセス技術が、前記第２のプ
ロセス技術よりも小さい最小フォトリソグラフィ寸法を
有する、請求項１に記載の半導体パッケージ。 - 【請求項６】前記コア集積回路チップが、前記サポート
集積回路チップとは異なる半導体である、請求項１に記
載の半導体パッケージ。 - 【請求項７】前記サポート集積回路チップが細長い形で
ある、請求項１に記載の半導体パッケージ。 - 【請求項８】前記細長いサポート・チップが最低６であ
る長さと幅の比を有する、請求項７に記載の半導体パッ
ケージ。 - 【請求項９】前記細長いサポート・チップが最低８であ
る長さと幅の比を有する、請求項７に記載の半導体パッ
ケージ。 - 【請求項１０】前記細長いサポート・チップが約２ｍｍ
より狭い幅を有する、請求項７に記載の半導体パッケー
ジ。 - 【請求項１１】前記半導体パッケージが第２のコア集積
回路チップを含み、前記細長いサポート・チップが、前
記コア集積回路チップと前記第２のコア集積回路チップ
との間の電気的接続のためのバッファ回路をさらに含
む、請求項７に記載の半導体パッケージ。 - 【請求項１２】前記サポート集積回路チップが最低４で
ある長さと幅の比を有する、請求項７に記載の半導体パ
ッケージ。 - 【請求項１３】前記コア集積回路チップがコア集積回路
チップのパッドを有し、前記サポート・チップがサポー
ト・チップのパッドを有し、さらに、前記サポート・チ
ップのパッドが前記コア集積回路チップのパッド、前記
リード線、および前記ＥＳＤ保護回路に電気的に接続さ
れた、請求項１に記載の半導体パッケージ。 - 【請求項１４】前記リード・バッファ回路がデカップリ
ング・キャパシタンス回路である、請求項１に記載の半
導体パッケージ。 - 【請求項１５】前記デカップリング・キャパシタンス回
路がトレンチ・コンデンサ、金属−金属コンデンサ、お
よび金属−酸化膜−半導体コンデンサのうちのいずれか
を含む、請求項１４に記載の半導体パッケージ。 - 【請求項１６】前記デカップリング・キャパシタンス回
路が、前記集積回路チップの電源レールと前記サポート
・チップの電源レールとの間、前記サポート・チップの
電源レールと前記サポート・チップの接地レールとの
間、および前記コア集積回路チップの電源レールと前記
サポート・チップの接地レールとの間、のうちのいずれ
かにデカップリング・キャパシタンスを提供する、請求
項１５に記載の半導体パッケージ。 - 【請求項１７】前記第２のプロセス技術が、前記第１の
ＣＭＯＳプロセス技術と異なる、請求項１に記載の半導
体パッケージ。 - 【請求項１８】前記リード・バッファ回路がＥＳＤ保護
回路を含む、請求項１に記載の半導体パッケージ。 - 【請求項１９】前記リード・バッファ回路がドライバ回
路及びレシーバ回路のうちのいずれかである、請求項１
記載の半導体パッケージ。 - 【請求項２０】前記コア集積回路チップがコア集積回路
チップのパッドを有し、前記サポート・チップが第１お
よび第２のサポート・チップのパッドを有し、前記リー
ド・バッファ回路が前記第１および前記第２のサポート
・チップのパッドに接続され、前記第１のサポート・チ
ップのパッドが前記コア集積回路チップのパッドに接続
され、前記第２のサポート・チップのパッドが前記リー
ド線に接続された、請求項１に記載の半導体パッケー
ジ。 - 【請求項２１】前記サポート集積回路チップは、前記コ
ア集積回路チップとは異なる電圧で動作するものであ
る、請求項１７に記載の半導体パッケージ。
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