JPH09223705A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】アナログ／デジタル混載型の半導体集積回路の
電気的信頼性を向上させる。 【解決手段】集積回路はチップ支持部２ａとこのチップ
支持部２ａ上に搭載された半導体基板（チップ）１とを
具備し、半導体基板１の主面の第一の領域にはデジタル
部５が形成され、第一の領域と異なる半導体基板の主面
の第二の領域にはアナログ部４が形成され、チップ支持
部２ａと半導体基板１とは第二の領域の下部において電
気的に接続され、第一の領域の下部においては電気的に
接続されていない。 【効果】アナログ部５とデジタル部４のそれぞれの下部
２ｂ，２ａは金属製のチップ支持部を介して電気的に相
互に接続されないため、デジタル部５で発生した雑音が
導電体チップ支持部を介してアナログ部４に伝達する経
路を遮断でき、アナログ部５への雑音の影響が低減でき
る。
電気的信頼性を向上させる。 【解決手段】集積回路はチップ支持部２ａとこのチップ
支持部２ａ上に搭載された半導体基板（チップ）１とを
具備し、半導体基板１の主面の第一の領域にはデジタル
部５が形成され、第一の領域と異なる半導体基板の主面
の第二の領域にはアナログ部４が形成され、チップ支持
部２ａと半導体基板１とは第二の領域の下部において電
気的に接続され、第一の領域の下部においては電気的に
接続されていない。 【効果】アナログ部５とデジタル部４のそれぞれの下部
２ｂ，２ａは金属製のチップ支持部を介して電気的に相
互に接続されないため、デジタル部５で発生した雑音が
導電体チップ支持部を介してアナログ部４に伝達する経
路を遮断でき、アナログ部５への雑音の影響が低減でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、例えば、アナログモジュール（アナログ回路）とデ
ジタルモジュール（デジタル回路）を同一半導体チップ
上に集積して成るアナログ／デジタル混載型の如き多機
能混載型半導体集積回路装置に適用して有効な技術に関
する。
し、例えば、アナログモジュール（アナログ回路）とデ
ジタルモジュール（デジタル回路）を同一半導体チップ
上に集積して成るアナログ／デジタル混載型の如き多機
能混載型半導体集積回路装置に適用して有効な技術に関
する。
【０００２】
【従来の技術】近年、移動体無線やビデオカメラの小型
化が要求されており、それに内蔵される電子部品として
の半導体装置の小型化の要求が大きくなっている。それ
に伴い、アナログ−デジタル変換器（Analog to Digita
l Converter:以下、ADCという）やアンプ等のアナログ
モジュールと、マイコンやメモリ等のデジタルモジュー
ルが同一半導体チップ上に搭載されたアナログ／デジタ
ル混載型半導体集積回路の需要が拡大してきている。さ
らに、最近では上記アナログ／デジタル混載型半導体集
積回路のアナログモジュールの高精度化が要求されてい
る。そのため、上記アナログ／デジタル混載型半導体集
積回路装置の内部において、デジタルモジュールで発生
する雑音（例えば、デジタルクロックの立上り、あるい
は、立ち下がり時に発生する過渡電流による雑音）に起
因するアナログモジュールの性能劣化が大きな問題とな
り、その解決が必要とされている。上記アナログ／デジ
タル混載型半導体集積回路装置に関しては、例えば、特
開昭５８−７０５６５号、特開昭５９−１９３０４６
号、特開平２−２７１５６７号に記載されている。上記
特開昭５８−７０５６５号と特開昭５９−１９３０４６
号には、デジタル回路部で発生した雑音がアナログ回路
部に混入して、アナログ回路が誤動作することを防止す
るために、デジタル回路とアナログ回路の電源配線を独
立して設ける旨が記載されている。また、上記特開平２
−２７１５６７号には、ＳＯＩ(Silicon On Insulator)
構造の基板及び上記ＳＯＩ構造の基板の絶縁層に達する
分離溝を用いて、デジタル回路部とアナログ回路部を絶
縁分離する技術が記載されている。
化が要求されており、それに内蔵される電子部品として
の半導体装置の小型化の要求が大きくなっている。それ
に伴い、アナログ−デジタル変換器（Analog to Digita
l Converter:以下、ADCという）やアンプ等のアナログ
モジュールと、マイコンやメモリ等のデジタルモジュー
ルが同一半導体チップ上に搭載されたアナログ／デジタ
ル混載型半導体集積回路の需要が拡大してきている。さ
らに、最近では上記アナログ／デジタル混載型半導体集
積回路のアナログモジュールの高精度化が要求されてい
る。そのため、上記アナログ／デジタル混載型半導体集
積回路装置の内部において、デジタルモジュールで発生
する雑音（例えば、デジタルクロックの立上り、あるい
は、立ち下がり時に発生する過渡電流による雑音）に起
因するアナログモジュールの性能劣化が大きな問題とな
り、その解決が必要とされている。上記アナログ／デジ
タル混載型半導体集積回路装置に関しては、例えば、特
開昭５８−７０５６５号、特開昭５９−１９３０４６
号、特開平２−２７１５６７号に記載されている。上記
特開昭５８−７０５６５号と特開昭５９−１９３０４６
号には、デジタル回路部で発生した雑音がアナログ回路
部に混入して、アナログ回路が誤動作することを防止す
るために、デジタル回路とアナログ回路の電源配線を独
立して設ける旨が記載されている。また、上記特開平２
−２７１５６７号には、ＳＯＩ(Silicon On Insulator)
構造の基板及び上記ＳＯＩ構造の基板の絶縁層に達する
分離溝を用いて、デジタル回路部とアナログ回路部を絶
縁分離する技術が記載されている。
【０００３】
【発明が解決しようとする課題】本発明が上記アナログ
／デジタル混載型半導体集積回路の電気的信頼性を検討
した結果を以下に述べる。上記従来技術のアナログ／デ
ジタル混載型半導体集積回路においては、半導体チップ
表面に形成された電源配線、接地（ＧＮＤ）配線は、ア
ナログ回路とデジタル回路で各々独立して形成されてお
り、電源配線、接地（ＧＮＤ）配線から直接雑音が相互
に影響することは少ない。また、プリント配線基板等の
実装基板上に封止体（ＬＳＩパッケージ）が実装された
状態では、アナログ回路とデジテル回路の各接地（ＧＮ
Ｄ）配線は、封止体（ＬＳＩパッケージ）外部において
上記実装基板上で共通の接地（ＧＮＤ）配線に接続され
るが、実装基板状の共通の接地（ＧＮＤ）配線は、半導
体チップ上に形成された接地（ＧＮＤ）配線よりも非常
に低インピーダンスであるので雑音の影響は小さい。し
かしながら、上記従来技術では、半導体チップ内部を伝
わる雑音、さらには、半導体チップを搭載する金属製の
リードフレームを伝わる雑音、さらには、半導体チップ
を搭載する金属性のリードフレームを伝わる雑音に関し
ては考慮されていなく、雑音の低減、防止には不十分で
ある。
／デジタル混載型半導体集積回路の電気的信頼性を検討
した結果を以下に述べる。上記従来技術のアナログ／デ
ジタル混載型半導体集積回路においては、半導体チップ
表面に形成された電源配線、接地（ＧＮＤ）配線は、ア
ナログ回路とデジタル回路で各々独立して形成されてお
り、電源配線、接地（ＧＮＤ）配線から直接雑音が相互
に影響することは少ない。また、プリント配線基板等の
実装基板上に封止体（ＬＳＩパッケージ）が実装された
状態では、アナログ回路とデジテル回路の各接地（ＧＮ
Ｄ）配線は、封止体（ＬＳＩパッケージ）外部において
上記実装基板上で共通の接地（ＧＮＤ）配線に接続され
るが、実装基板状の共通の接地（ＧＮＤ）配線は、半導
体チップ上に形成された接地（ＧＮＤ）配線よりも非常
に低インピーダンスであるので雑音の影響は小さい。し
かしながら、上記従来技術では、半導体チップ内部を伝
わる雑音、さらには、半導体チップを搭載する金属製の
リードフレームを伝わる雑音、さらには、半導体チップ
を搭載する金属性のリードフレームを伝わる雑音に関し
ては考慮されていなく、雑音の低減、防止には不十分で
ある。
【０００４】図１に示すように、通常、半導体チップ１
は、金属製のリードフレーム上に搭載され、銀ペ−スト
等の導電性材料３によって、リードフレームのチップ支
持部（ダイパッド）２に接続される。尚、リードフレー
ムのリード部、樹脂等の封止材料は説明の便宜上省略す
る。アナログモジュール４とデジタルモジュール５を半
導体チップ１上に混載した場合、半導体チップ１が搭載
されたチップ支持部（ダイパッド）２は、全面が非常に
低い抵抗の導電体であるため、デジタルモジュール５で
発生した雑音は、チップ支持部（ダイパッド）２を介す
る経路でアナログモジュール４ヘ容易に伝達され、アナ
ログモジュール４の性能劣化、誤動作を引き起こすと言
う問題が本発明者の検討により明らかになった。すなわ
ち、図１に示す寸法のシリコンからなる半導体チップ
（シリコン基板）１を考えた場合、シリコン基板１の各
抵抗Ｒを試算すると、シリコン基板１の縦方向の抵抗
は、デジタルモジュール５の下部で約５Ω、アナログモ
ジュール４の下部で約１０Ωであり、一方、シリコン基
板１の横方向の抵抗は、デジタルモジュール部５で約１
００Ω、アナログモジュール４とデジタルモジュール５
の間で約５０Ωである。以上の試算値をもとに、デジタ
ルモジュール５で発生した雑音がシリコン基板１を介し
てアナログモジュール４へ伝搬する経路を考慮すると、
シリコン基板内部を横方向に伝わる経路６の抵抗は約１
６５Ωである。これに対して、デジタルモジュール５で
発生した雑音が縦方向へ伝わり、一旦チップ支持部（ダ
イパッド）２に到達してから、このチップ支持部（ダイ
パッド）２を伝搬し、アナログモジュール４の下部より
再びシリコン基板１中に進入して縦方向にアナログモジ
ュールに伝わる経路７の全抵抗は、金属製のチップ支持
部（ダイパッド）２の抵抗がシリコン基板１の抵抗に比
べて十分に小さいので、約１５Ωとなる。これは、経路
６の抵抗の１／１０以下である。従って図１の半導体チ
ップにおいては、デジタルモジュールで発生した雑音
は、シリコン基板の内部を伝わるよりも、金属製のチッ
プ支持部（ダイパッド）２を伝わるものが大部分を占め
る。金属製のチップ支持部（ダイパッド）２が半導体チ
ップの下部全面にある封止体（ＬＳＩパッケージ）構造
では、デジタルモジュールで発生した雑音がアナログモ
ジュールに影響を及ぼすことを十分に防止することはで
きない。さらに、金属製のチップ支持部（ダイパッド）
が封止体（ＬＳＩパッケージ）内において、電気的にフ
ローティング状態で封止されている場合には、デジタル
モジュールからチップ支持部（ダイパッド）に伝わった
雑音は、シリコン基板の表面に戻っていく確率が高く、
アナログ／デジタル混載型半導体集積回路の電気的信頼
性がさらに低下するという問題がある。また、エピタキ
シャル層を用いた半導体チップにおいては、図１のシリ
コン基板１に相当する、エピタキシャル層の厚さが薄い
ため、横方向に対して縦方向の抵抗は更に小さくなる。
また、通常エピタキシャル層の底面は低抵抗の不純物半
導体に接しており、これが図１のシリコン基板１の金属
製のチップ支持部（ダイパッド）２の役割を果してい
る。この構造の半導体チップでは、デジタルモジュール
で発生した雑音は更にアナログモジュールに伝搬されや
すく、アナログ／デジタル混載型半導体集積回路装置の
信頼性が低下するという問題がある。ＳＯＩ構造基板は
絶縁膜での分離するために、低周波信号の結合防止には
有効である。しかし、デジタルモジュールの発生する比
較的高周波の雑音に対しては薄い絶縁膜では容量結合に
より雑音を十分に遮断できないという問題がある。例え
ば、半導体ウェーハプロセスで用いられるシリコン酸化
膜の厚さを１μｍとして、絶縁膜のインピーダンスＺ
（＝１／２πｆＣ）を試算すると、雑音の周波数が１０
０ＭＨｚの場合、絶縁膜のインピーダンスは１０Ω以下
となり、高周波的には十分な絶縁ができない。また、Ｓ
ＯＩ構造基板は絶縁膜形成のために特殊なプロセスを必
要とする等、経済的に不利である。さらに、ＳＯＩ構造
基板は、その構造上、基板の裏面側から、接地電位（Ｇ
ＮＤ）を供給することができないので、雑音の吸収効率
の点で不利であり、また精度的に厳しいアナログモジュ
ールの基板電位の安定化においても不利である。このた
め、ＳＯＩ構造基板を用いた場合にはアナログ／デジタ
ル混載型半導体集積回路装置の電気的信頼性が低下する
という問題がある。
は、金属製のリードフレーム上に搭載され、銀ペ−スト
等の導電性材料３によって、リードフレームのチップ支
持部（ダイパッド）２に接続される。尚、リードフレー
ムのリード部、樹脂等の封止材料は説明の便宜上省略す
る。アナログモジュール４とデジタルモジュール５を半
導体チップ１上に混載した場合、半導体チップ１が搭載
されたチップ支持部（ダイパッド）２は、全面が非常に
低い抵抗の導電体であるため、デジタルモジュール５で
発生した雑音は、チップ支持部（ダイパッド）２を介す
る経路でアナログモジュール４ヘ容易に伝達され、アナ
ログモジュール４の性能劣化、誤動作を引き起こすと言
う問題が本発明者の検討により明らかになった。すなわ
ち、図１に示す寸法のシリコンからなる半導体チップ
（シリコン基板）１を考えた場合、シリコン基板１の各
抵抗Ｒを試算すると、シリコン基板１の縦方向の抵抗
は、デジタルモジュール５の下部で約５Ω、アナログモ
ジュール４の下部で約１０Ωであり、一方、シリコン基
板１の横方向の抵抗は、デジタルモジュール部５で約１
００Ω、アナログモジュール４とデジタルモジュール５
の間で約５０Ωである。以上の試算値をもとに、デジタ
ルモジュール５で発生した雑音がシリコン基板１を介し
てアナログモジュール４へ伝搬する経路を考慮すると、
シリコン基板内部を横方向に伝わる経路６の抵抗は約１
６５Ωである。これに対して、デジタルモジュール５で
発生した雑音が縦方向へ伝わり、一旦チップ支持部（ダ
イパッド）２に到達してから、このチップ支持部（ダイ
パッド）２を伝搬し、アナログモジュール４の下部より
再びシリコン基板１中に進入して縦方向にアナログモジ
ュールに伝わる経路７の全抵抗は、金属製のチップ支持
部（ダイパッド）２の抵抗がシリコン基板１の抵抗に比
べて十分に小さいので、約１５Ωとなる。これは、経路
６の抵抗の１／１０以下である。従って図１の半導体チ
ップにおいては、デジタルモジュールで発生した雑音
は、シリコン基板の内部を伝わるよりも、金属製のチッ
プ支持部（ダイパッド）２を伝わるものが大部分を占め
る。金属製のチップ支持部（ダイパッド）２が半導体チ
ップの下部全面にある封止体（ＬＳＩパッケージ）構造
では、デジタルモジュールで発生した雑音がアナログモ
ジュールに影響を及ぼすことを十分に防止することはで
きない。さらに、金属製のチップ支持部（ダイパッド）
が封止体（ＬＳＩパッケージ）内において、電気的にフ
ローティング状態で封止されている場合には、デジタル
モジュールからチップ支持部（ダイパッド）に伝わった
雑音は、シリコン基板の表面に戻っていく確率が高く、
アナログ／デジタル混載型半導体集積回路の電気的信頼
性がさらに低下するという問題がある。また、エピタキ
シャル層を用いた半導体チップにおいては、図１のシリ
コン基板１に相当する、エピタキシャル層の厚さが薄い
ため、横方向に対して縦方向の抵抗は更に小さくなる。
また、通常エピタキシャル層の底面は低抵抗の不純物半
導体に接しており、これが図１のシリコン基板１の金属
製のチップ支持部（ダイパッド）２の役割を果してい
る。この構造の半導体チップでは、デジタルモジュール
で発生した雑音は更にアナログモジュールに伝搬されや
すく、アナログ／デジタル混載型半導体集積回路装置の
信頼性が低下するという問題がある。ＳＯＩ構造基板は
絶縁膜での分離するために、低周波信号の結合防止には
有効である。しかし、デジタルモジュールの発生する比
較的高周波の雑音に対しては薄い絶縁膜では容量結合に
より雑音を十分に遮断できないという問題がある。例え
ば、半導体ウェーハプロセスで用いられるシリコン酸化
膜の厚さを１μｍとして、絶縁膜のインピーダンスＺ
（＝１／２πｆＣ）を試算すると、雑音の周波数が１０
０ＭＨｚの場合、絶縁膜のインピーダンスは１０Ω以下
となり、高周波的には十分な絶縁ができない。また、Ｓ
ＯＩ構造基板は絶縁膜形成のために特殊なプロセスを必
要とする等、経済的に不利である。さらに、ＳＯＩ構造
基板は、その構造上、基板の裏面側から、接地電位（Ｇ
ＮＤ）を供給することができないので、雑音の吸収効率
の点で不利であり、また精度的に厳しいアナログモジュ
ールの基板電位の安定化においても不利である。このた
め、ＳＯＩ構造基板を用いた場合にはアナログ／デジタ
ル混載型半導体集積回路装置の電気的信頼性が低下する
という問題がある。
【０００５】
【課題を解決するための手段】アナログ／デジタル混載
型半導体集積回路装置の電気的信頼性を向上させるた
め、本発明においては以下のうちいずれかの手段を採用
することができる。まず、アナログ／デジタル混載型半
導体集積回路を含む半導体装置はチップ支持部（ダイパ
ッド）とチップ支持部上に搭載された半導体基板（半導
体チップ）とを具備してなり、半導体基板の主面の第一
の領域にはデジタルモジュールが形成され、第一の領域
と異なる上記半導体基板の主面の第二の領域にはアナロ
グモジュールが形成され、上記チップ支持部と上記半導
体基板とは上記第二の領域の下部において電気的に接続
され、上記第一の領域の下部において上記チップ支持部
と上記半導体基板とは電気的に接続されていない。この
ために、例えば上記第一の領域の下部において、上記チ
ップ支持部と上記半導体基板との間に、絶縁層が形成さ
れる。また、アナログ／デジタル混載型半導体集積回路
を含む半導体装置はチップ支持部（ダイパッド）とチッ
プ支持部上に搭載された半導体基板（半導体チップ）と
を具備してなり、半導体基板の主面の第一の領域にはデ
ジタルモジュールが形成され、第一の領域と異なる上記
半導体基板の主面の第二の領域にはアナログモジュール
が形成され、上記第二の領域の下部に上記チップ支持部
を設け、上記チップ支持部と上記半導体基板とは上記第
二の領域の下部において電気的に接続され、上記第一の
領域の下部に上記チップ支持部は設けられず、上記チッ
プ支持部と上記半導体基板とは上記第一の領域の下部に
おいては電気的に接続されていないものである。さら
に、アナログ／デジタル混載型半導体集積回路を含む半
導体装置はチップ支持部（ダイパッド）とチップ支持部
上に搭載された半導体基板（半導体チップ）とを具備し
てなり、半導体基板の主面の第一の領域にはデジタルモ
ジュールが形成され、第一の領域と異なる上記半導体基
板の主面の第二の領域にはアナログモジュールが形成さ
れ、上記半導体基板の第一、第二の領域の下部には独立
した第一、第二のチップ支持部を形成し、それぞれ第
一、第二の領域の下部に電気的に接続する。上記第一、
第二のチップ支持部自身は互いに電気的に絶縁される。
型半導体集積回路装置の電気的信頼性を向上させるた
め、本発明においては以下のうちいずれかの手段を採用
することができる。まず、アナログ／デジタル混載型半
導体集積回路を含む半導体装置はチップ支持部（ダイパ
ッド）とチップ支持部上に搭載された半導体基板（半導
体チップ）とを具備してなり、半導体基板の主面の第一
の領域にはデジタルモジュールが形成され、第一の領域
と異なる上記半導体基板の主面の第二の領域にはアナロ
グモジュールが形成され、上記チップ支持部と上記半導
体基板とは上記第二の領域の下部において電気的に接続
され、上記第一の領域の下部において上記チップ支持部
と上記半導体基板とは電気的に接続されていない。この
ために、例えば上記第一の領域の下部において、上記チ
ップ支持部と上記半導体基板との間に、絶縁層が形成さ
れる。また、アナログ／デジタル混載型半導体集積回路
を含む半導体装置はチップ支持部（ダイパッド）とチッ
プ支持部上に搭載された半導体基板（半導体チップ）と
を具備してなり、半導体基板の主面の第一の領域にはデ
ジタルモジュールが形成され、第一の領域と異なる上記
半導体基板の主面の第二の領域にはアナログモジュール
が形成され、上記第二の領域の下部に上記チップ支持部
を設け、上記チップ支持部と上記半導体基板とは上記第
二の領域の下部において電気的に接続され、上記第一の
領域の下部に上記チップ支持部は設けられず、上記チッ
プ支持部と上記半導体基板とは上記第一の領域の下部に
おいては電気的に接続されていないものである。さら
に、アナログ／デジタル混載型半導体集積回路を含む半
導体装置はチップ支持部（ダイパッド）とチップ支持部
上に搭載された半導体基板（半導体チップ）とを具備し
てなり、半導体基板の主面の第一の領域にはデジタルモ
ジュールが形成され、第一の領域と異なる上記半導体基
板の主面の第二の領域にはアナログモジュールが形成さ
れ、上記半導体基板の第一、第二の領域の下部には独立
した第一、第二のチップ支持部を形成し、それぞれ第
一、第二の領域の下部に電気的に接続する。上記第一、
第二のチップ支持部自身は互いに電気的に絶縁される。
【０００６】上述した手段のうちいずれによっても、半
導体基板のアナログモジュールとデジタルモジュールの
それぞれの下部は金属製のチップ支持部を介して電気的
に相互に接続されることがないため、デジタルモジュー
ルで発生した雑音が導電体であるチップ支持部を介し
て、アナログモジュールに伝達する経路を遮断できる。
従って、アナログモジュールへの雑音の影響が低減でき
る。また、アナログモジュールの下部をチップ支持部を
介して単独に接地（ＧＮＤ）できるため、アナログモジ
ュールの基板電位の安定化が図れる。これにより、アナ
ログ／デジタル混載型半導体集積回路装置を含む半導体
装置の電気的信頼性を向上できる。また、本発明は、半
導体基板とアナログモジュール下部のチップ支持部との
間に所望の厚さの絶縁層を形成すること、または、チッ
プ支持部の一部を削除する、あるいは所望の形に打ち抜
くなどの簡単なプロセスによって実現できるので、アナ
ログ／デジタル混載型半導体集積回路装置を含む半導体
装置の電気的信頼性を向上するとともに、低コスト化を
図ることが可能である。
導体基板のアナログモジュールとデジタルモジュールの
それぞれの下部は金属製のチップ支持部を介して電気的
に相互に接続されることがないため、デジタルモジュー
ルで発生した雑音が導電体であるチップ支持部を介し
て、アナログモジュールに伝達する経路を遮断できる。
従って、アナログモジュールへの雑音の影響が低減でき
る。また、アナログモジュールの下部をチップ支持部を
介して単独に接地（ＧＮＤ）できるため、アナログモジ
ュールの基板電位の安定化が図れる。これにより、アナ
ログ／デジタル混載型半導体集積回路装置を含む半導体
装置の電気的信頼性を向上できる。また、本発明は、半
導体基板とアナログモジュール下部のチップ支持部との
間に所望の厚さの絶縁層を形成すること、または、チッ
プ支持部の一部を削除する、あるいは所望の形に打ち抜
くなどの簡単なプロセスによって実現できるので、アナ
ログ／デジタル混載型半導体集積回路装置を含む半導体
装置の電気的信頼性を向上するとともに、低コスト化を
図ることが可能である。
【０００７】
【発明の実施の形態】以下、本発明の構成について、ア
ナログ／デジタル混載型半導体集積回路装置を含む半導
体装置に本発明を適用した実施例により、具体的に説明
する。尚、実施例を説明するための全図において、同一
機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。
ナログ／デジタル混載型半導体集積回路装置を含む半導
体装置に本発明を適用した実施例により、具体的に説明
する。尚、実施例を説明するための全図において、同一
機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。
【０００８】本発明の第１実施例である半導体装置を図
２、図３、図４に示す。図４は、図２、図３の破線Ａ−
Ａにおける断面図である。半導体装置１００は、ＱＦＰ
(Quad Flat Package)であり、金属リードフレーム２
ａ，２ｂ，８ａ，８ｂ，８ｃを用いた樹脂封止型パッケ
ージである。同図２，４に示すように、アナログモジュ
ール４とデジタルモジュール５が同一半導体チップ（半
導体基板）１上に混載されており、この半導体チップ１
は金属リードフレームの基板支持部（ダイパッドまたは
タブ）２ａ，２ｂの上面に搭載されている。半導体チッ
プ１と基板支持部（ダイパッドまたはタブ）２ａ，２ｂ
は銀ペ−スト等の導電性接着剤３により固定されてい
る。上記半導体チップ１には、例えば、単結晶シリコン
基板が用いられ、上記金属リードフレームには、鉄−ニ
ッケル合金（４２アロイ）が用いられる。また、半導体
チップ１周囲上には、電源供給または外部装置と電気信
号の入出力を行なうための複数の外部端子（ボンディン
グパッド）９が形成され、この外部端子９と金属リード
フレームのリード部８ａが金（Ａｕ）等の複数の金属ワ
イヤ１０により電気的に接続されている。上記金属リー
ドフレーム上に半導体チップ１が搭載された構造体は、
エポキシ系樹脂１１によって封止されている。なお、図
２においては図面を判り易くするため、リード８ａの一
部は、点線により省略し、エポキシ系樹脂１１は、その
外形線のみを示す。また、半導体装置１００は、図３の
ようにＱＦＮ(Quad Flat Nonleaded Package、または、
Leadless Chip Carrier)であり、メタライズ層２ａ，２
ｂ，８ａ，８ｂ，８ｃを用いた積層セラミック型パッケ
ージでもよい。上記リード部８ａの内、アナログモジュ
ール４に半導体チップ１の表面側から接地電位を供給す
るためのリードは、ＡＧＮＤで示され、デジタルモジュ
ール５に半導体チップ１の表面側から接地電位を供給す
るためのリードは、ＤＧＮＤで示されている。さらに、
基板支持部２ａ，２ｂの角部において一体形成されたリ
ード部８ｂ，８ｃは、半導体チップ１の裏面から接地電
位を供給するためのリードであり、支持基板ＧＮＤ，支
持基板ＡＧＮＤで示されている。上記ＡＧＮＤ，ＤＧＮ
Ｄ，支持基板ＡＧＮＤ，支持基板ＧＮＤは、半導体装置
１００の外部の図示しない実装基板の共通接地配線（実
装基板ＧＮＤ）に接続される。この共通接地配線は、半
導体チップ１上に通常のフォトリソグラフィおよびエッ
チング技術によって形成される接地配線よりも十分に広
い面積で形成された低インピーダンスの配線であるの
で、上記ＡＧＮＤ，ＤＧＮＤに共通に接続されている場
合にも、デジタルモジュール５において発生する雑音の
アナログモジュール４への影響は小さい。本発明の第１
実施例において特徴的なことは、アナログモジュール４
の下部に位置する基板支持部２ｂをデジタルモジュール
の下部に位置する基板支持部２ａから分離し、電気的に
絶縁状態としたことにある。あるいは、独立した基板支
持部２ａ，基板支持部２ｂからなる形状の金属リードフ
レームを用いて、アナログモジュール４の下部を基板支
持部２ｂに、デジタルモジュールの下部を基板支持部２
ａに電気的にそれぞれ接続したことにある。上記本発明
の第１実施例の構成によれば、アナログモジュール４の
下部の基板支持部２ｂとデジタルモジュールの下部の基
板支持部２ａが別々であるため、図１に示した金属リー
ドフレームを介してデジタルモジュールからアナログモ
ジュールに雑音が進入する経路７を遮断することができ
る。即ち、デジタルモジュールから発生する雑音は金属
リードフレームを介する経路において、アナログモジュ
ールへの伝達が遮断され、アナログモジュールはこの雑
音の影響を受けない。さらに、アナログモジュール４の
下部を電気的に接続した、金属リードフレームの基板支
持部２ｂをリード部８ｃによって、低インピーダンスの
実装基板の共通接地配線（実装基板ＧＮＤ）に接続する
ことにより、半導体チップ１のアナログモジュール４の
領域の基板電位の安定化が図れる。さらに、デジタルモ
ジュール５から発生する雑音は、基板支持部２ａおよび
リード８ｂを介して半導体装置１００の外部の実装基板
の共通接地配線に逃がすことが可能となる。従って、ア
ナログ／デジタル混載型半導体集積回路装置を含む半導
体装置の電気的特性を向上することができる。さらに、
本発明の構成は、金属リードフレームの形状を一部変え
ることによって達成できるので、低コスト化に有利であ
る。次に、上述した半導体チップ１の具体的な構成につ
いて、図５を用いて説明する。同図に示すように、単結
晶シリコンからなる半導体チップ１の主面上に、アナロ
グモジュール４とデジタルモジュール５がそれぞれ異な
る領域に形成されている。アナログモジュール４は、ア
ナログ／デジタル変換器(Analog to DigitalConverter)
ＡＤＣを含む。上記アナログ／デジタル変換器ＡＤＣ
は、クロックタイミングでデ−タをサンプルリングす
る。また、仕様により、アナログモジュールは、アン
プ、デジタル／アナログ変換器(Digital to Analog Con
verter)、スイッチドキャパシタ等が搭載されることも
ある。一方、デジタルモジュール５は、リード・オンリ
・メモリ(Read Only Memory)ＲＯＭ、ランダム・アクセ
ス・メモリ(Random Access Memory)ＲＡＭ、セントラル
・プロセッシング・ユニット(Central Processing Uni
t)ＣＰＵ、タイマおよびシリアル・コミュニケ−ション
・インタフェ−ス等が搭載されたＣＰＵ周辺モジュー
ル、ゲ−トアレイで構成される論理回路を含む。つま
り、半導体チップ１は、ＡＳＩＣ（特定用途向けＩＣ）
で構成される。またアナログモジュール４用の電源配線
１２、接地配線１３は、デジタルモジュール５用の電源
配線１４、接地配線１５と、それぞれ独立して形成され
ている。この構成によって、電源配線ＡＶＣＣ／ＤＶＣ
Ｃ間および接地配線間ＡＧＮＤ／ＤＧＮＤ間の電位変動
に基づくアナログモジュール／デジタルモジュール間の
相互干渉を低減している。上記電源配線１２，１４に
は、例えば、３．３Ｖが供給され、上記接地配線１３，
１５には、例えば、０Ｖが供給される。さらに、半導体
チップ１の表面領域におけるアナログモジュール４への
クロスト−クを低減する目的で、電源配線１２、接地配
線１３はアナログモジュール／デジタルモジュール間の
領域１６にレイアウトしてもよい。
２、図３、図４に示す。図４は、図２、図３の破線Ａ−
Ａにおける断面図である。半導体装置１００は、ＱＦＰ
(Quad Flat Package)であり、金属リードフレーム２
ａ，２ｂ，８ａ，８ｂ，８ｃを用いた樹脂封止型パッケ
ージである。同図２，４に示すように、アナログモジュ
ール４とデジタルモジュール５が同一半導体チップ（半
導体基板）１上に混載されており、この半導体チップ１
は金属リードフレームの基板支持部（ダイパッドまたは
タブ）２ａ，２ｂの上面に搭載されている。半導体チッ
プ１と基板支持部（ダイパッドまたはタブ）２ａ，２ｂ
は銀ペ−スト等の導電性接着剤３により固定されてい
る。上記半導体チップ１には、例えば、単結晶シリコン
基板が用いられ、上記金属リードフレームには、鉄−ニ
ッケル合金（４２アロイ）が用いられる。また、半導体
チップ１周囲上には、電源供給または外部装置と電気信
号の入出力を行なうための複数の外部端子（ボンディン
グパッド）９が形成され、この外部端子９と金属リード
フレームのリード部８ａが金（Ａｕ）等の複数の金属ワ
イヤ１０により電気的に接続されている。上記金属リー
ドフレーム上に半導体チップ１が搭載された構造体は、
エポキシ系樹脂１１によって封止されている。なお、図
２においては図面を判り易くするため、リード８ａの一
部は、点線により省略し、エポキシ系樹脂１１は、その
外形線のみを示す。また、半導体装置１００は、図３の
ようにＱＦＮ(Quad Flat Nonleaded Package、または、
Leadless Chip Carrier)であり、メタライズ層２ａ，２
ｂ，８ａ，８ｂ，８ｃを用いた積層セラミック型パッケ
ージでもよい。上記リード部８ａの内、アナログモジュ
ール４に半導体チップ１の表面側から接地電位を供給す
るためのリードは、ＡＧＮＤで示され、デジタルモジュ
ール５に半導体チップ１の表面側から接地電位を供給す
るためのリードは、ＤＧＮＤで示されている。さらに、
基板支持部２ａ，２ｂの角部において一体形成されたリ
ード部８ｂ，８ｃは、半導体チップ１の裏面から接地電
位を供給するためのリードであり、支持基板ＧＮＤ，支
持基板ＡＧＮＤで示されている。上記ＡＧＮＤ，ＤＧＮ
Ｄ，支持基板ＡＧＮＤ，支持基板ＧＮＤは、半導体装置
１００の外部の図示しない実装基板の共通接地配線（実
装基板ＧＮＤ）に接続される。この共通接地配線は、半
導体チップ１上に通常のフォトリソグラフィおよびエッ
チング技術によって形成される接地配線よりも十分に広
い面積で形成された低インピーダンスの配線であるの
で、上記ＡＧＮＤ，ＤＧＮＤに共通に接続されている場
合にも、デジタルモジュール５において発生する雑音の
アナログモジュール４への影響は小さい。本発明の第１
実施例において特徴的なことは、アナログモジュール４
の下部に位置する基板支持部２ｂをデジタルモジュール
の下部に位置する基板支持部２ａから分離し、電気的に
絶縁状態としたことにある。あるいは、独立した基板支
持部２ａ，基板支持部２ｂからなる形状の金属リードフ
レームを用いて、アナログモジュール４の下部を基板支
持部２ｂに、デジタルモジュールの下部を基板支持部２
ａに電気的にそれぞれ接続したことにある。上記本発明
の第１実施例の構成によれば、アナログモジュール４の
下部の基板支持部２ｂとデジタルモジュールの下部の基
板支持部２ａが別々であるため、図１に示した金属リー
ドフレームを介してデジタルモジュールからアナログモ
ジュールに雑音が進入する経路７を遮断することができ
る。即ち、デジタルモジュールから発生する雑音は金属
リードフレームを介する経路において、アナログモジュ
ールへの伝達が遮断され、アナログモジュールはこの雑
音の影響を受けない。さらに、アナログモジュール４の
下部を電気的に接続した、金属リードフレームの基板支
持部２ｂをリード部８ｃによって、低インピーダンスの
実装基板の共通接地配線（実装基板ＧＮＤ）に接続する
ことにより、半導体チップ１のアナログモジュール４の
領域の基板電位の安定化が図れる。さらに、デジタルモ
ジュール５から発生する雑音は、基板支持部２ａおよび
リード８ｂを介して半導体装置１００の外部の実装基板
の共通接地配線に逃がすことが可能となる。従って、ア
ナログ／デジタル混載型半導体集積回路装置を含む半導
体装置の電気的特性を向上することができる。さらに、
本発明の構成は、金属リードフレームの形状を一部変え
ることによって達成できるので、低コスト化に有利であ
る。次に、上述した半導体チップ１の具体的な構成につ
いて、図５を用いて説明する。同図に示すように、単結
晶シリコンからなる半導体チップ１の主面上に、アナロ
グモジュール４とデジタルモジュール５がそれぞれ異な
る領域に形成されている。アナログモジュール４は、ア
ナログ／デジタル変換器(Analog to DigitalConverter)
ＡＤＣを含む。上記アナログ／デジタル変換器ＡＤＣ
は、クロックタイミングでデ−タをサンプルリングす
る。また、仕様により、アナログモジュールは、アン
プ、デジタル／アナログ変換器(Digital to Analog Con
verter)、スイッチドキャパシタ等が搭載されることも
ある。一方、デジタルモジュール５は、リード・オンリ
・メモリ(Read Only Memory)ＲＯＭ、ランダム・アクセ
ス・メモリ(Random Access Memory)ＲＡＭ、セントラル
・プロセッシング・ユニット(Central Processing Uni
t)ＣＰＵ、タイマおよびシリアル・コミュニケ−ション
・インタフェ−ス等が搭載されたＣＰＵ周辺モジュー
ル、ゲ−トアレイで構成される論理回路を含む。つま
り、半導体チップ１は、ＡＳＩＣ（特定用途向けＩＣ）
で構成される。またアナログモジュール４用の電源配線
１２、接地配線１３は、デジタルモジュール５用の電源
配線１４、接地配線１５と、それぞれ独立して形成され
ている。この構成によって、電源配線ＡＶＣＣ／ＤＶＣ
Ｃ間および接地配線間ＡＧＮＤ／ＤＧＮＤ間の電位変動
に基づくアナログモジュール／デジタルモジュール間の
相互干渉を低減している。上記電源配線１２，１４に
は、例えば、３．３Ｖが供給され、上記接地配線１３，
１５には、例えば、０Ｖが供給される。さらに、半導体
チップ１の表面領域におけるアナログモジュール４への
クロスト−クを低減する目的で、電源配線１２、接地配
線１３はアナログモジュール／デジタルモジュール間の
領域１６にレイアウトしてもよい。
【０００９】次に、本発明の第２実施例である半導体装
置を図６、図７、図８および図５を用いて説明する。な
お、図７、図８は図６の破線Ｂ−Ｂにおける断面図であ
る。本発明の第２実施例の半導体装置２００については
上述した半導体装置１００と異なる部分のみを説明す
る。同図に示すように、金属リードフレームの基板支持
部２については、デジタルモジュールの下部は、図６お
よび図７のように除去されて目空きパターン２４となっ
て半導体チップ１が搭載されているか、または図６およ
び図８のように全面的に存在するが、目空きパターン２
４と同じ形状の絶縁フィルム２２を介して半導体チップ
１が搭載されている。この絶縁フィルム２２には、例え
ば、厚さが０．１ｍｍ以上のプラスチックフィルムが用
いられる。第２実施例の半導体装置２００には、図５を
用いて説明した第１の実施例の半導体装置１００の場合
と同じ具体的な構成の半導体チップ１が搭載される。上
記本発明の第２実施例の構成によれば、デジタルモジュ
ールの下部において、半導体チップ１と基板支持部２と
が電気的に接続されていないので、図１に示した金属リ
ードフレームを介してデジタルモジュールからアナログ
モジュールに雑音が進入する経路７を遮断することがで
きる。即ち、デジタルモジュールから発生する雑音は金
属リードフレームを介する経路において、アナログモジ
ュールへの伝達が遮断され、アナログモジュールはこの
雑音の影響を受けない。また、アナログモジュール４の
下部を電気的に接続した、金属リードフレームの基板支
持部２ｂをリード部８ｂによって、低インピーダンスの
実装基板の共通接地配線（実装基板ＧＮＤ）に接続する
ことにより、半導体チップ１のアナログモジュール４の
領域の基板電位の安定化が図れる。従って、アナログ／
デジタル混載型半導体集積回路装置を含む半導体装置の
電気的特性を向上することができる。さらに、本発明の
構成は、金属リードフレームの形状を一部変えることに
よって達成でき、または絶縁フィルムを貼り付ける、絶
縁物を付着するという簡単な作業によって達成出来るの
で、低コスト化に有利である。
置を図６、図７、図８および図５を用いて説明する。な
お、図７、図８は図６の破線Ｂ−Ｂにおける断面図であ
る。本発明の第２実施例の半導体装置２００については
上述した半導体装置１００と異なる部分のみを説明す
る。同図に示すように、金属リードフレームの基板支持
部２については、デジタルモジュールの下部は、図６お
よび図７のように除去されて目空きパターン２４となっ
て半導体チップ１が搭載されているか、または図６およ
び図８のように全面的に存在するが、目空きパターン２
４と同じ形状の絶縁フィルム２２を介して半導体チップ
１が搭載されている。この絶縁フィルム２２には、例え
ば、厚さが０．１ｍｍ以上のプラスチックフィルムが用
いられる。第２実施例の半導体装置２００には、図５を
用いて説明した第１の実施例の半導体装置１００の場合
と同じ具体的な構成の半導体チップ１が搭載される。上
記本発明の第２実施例の構成によれば、デジタルモジュ
ールの下部において、半導体チップ１と基板支持部２と
が電気的に接続されていないので、図１に示した金属リ
ードフレームを介してデジタルモジュールからアナログ
モジュールに雑音が進入する経路７を遮断することがで
きる。即ち、デジタルモジュールから発生する雑音は金
属リードフレームを介する経路において、アナログモジ
ュールへの伝達が遮断され、アナログモジュールはこの
雑音の影響を受けない。また、アナログモジュール４の
下部を電気的に接続した、金属リードフレームの基板支
持部２ｂをリード部８ｂによって、低インピーダンスの
実装基板の共通接地配線（実装基板ＧＮＤ）に接続する
ことにより、半導体チップ１のアナログモジュール４の
領域の基板電位の安定化が図れる。従って、アナログ／
デジタル混載型半導体集積回路装置を含む半導体装置の
電気的特性を向上することができる。さらに、本発明の
構成は、金属リードフレームの形状を一部変えることに
よって達成でき、または絶縁フィルムを貼り付ける、絶
縁物を付着するという簡単な作業によって達成出来るの
で、低コスト化に有利である。
【００１０】次に、本発明の第３実施例である半導体装
置を図９、図１０を用いて説明する。半導体装置３００
は、ＱＦＮ(Quad Flat Nonleaded Package、または、Le
adless Chip Carrier)であり、メタライズ層２ａ，２
ｂ，８ａ，８ｂ，８ｃを用いた積層セラミック型パッケ
ージである。同図に示すようにアナログモジュール４と
デジタルモジュール５が同一半導体チップ（半導体基
板）１上に混載されており、この半導体チップ１はメタ
ライズ層２ａ，２ｂの基板支持部（ダイパッドまたはタ
ブ）の上面に搭載されている。半導体チップ１と基板支
持部（ダイパッドまたはタブ）２ａ，２ｂは銀ペ−スト
等の導電性接着剤３により固定されている。基板支持部
は４分割されており、２つのアナログモジュール４の下
部は、それぞれ基板支持部２ｂに搭載され、デジタルモ
ジュール５の下部は基板支持部２ａに搭載されている。
次に、上述した半導体チップ１の具体的な構成は、図１
０に示すように、単結晶シリコンからなる半導体チップ
１の主面上に、アナログモジュール４とデジタルモジュ
ール５がそれぞれ異なる領域に形成されている。アナロ
グモジュール４は、アナログ／デジタル変換器(Analog
to Digital Converter)ＡＤＣとデジタル／アナログ変
換器(Digital to Analog Converter)ＤＡＣからなる。
デジタルモジュール５は、リード・オンリ・メモリ(Rea
d Only Memory)ＲＯＭ、ランダム・アクセス・メモリ(R
andom Access Memory)ＲＡＭ、セントラル・プロセッシ
ング・ユニット(Central Processing Unit)ＣＰＵ、Ｃ
ＰＵ周辺モジュール、ゲ−トアレイで構成される論理回
路を含む。またアナログモジュール４用の電源配線１
２、接地配線１３は、デジタルモジュール５用の電源配
線１４、接地配線１５と、それぞれ独立して形成されて
いる。この構成によって、電源配線ＡＶＣＣ／ＤＶＣＣ
間および接地配線間ＡＧＮＤ／ＤＧＮＤ間の電位変動に
基づくアナログモジュール／デジタルモジュール間の相
互干渉を低減している。上記本発明の第３実施例の構成
によれば、半導体チップ１のデジタルモジュールの下部
の基板支持部２ａとアナログモジュールの下部の基板支
持部２ｂが電気的に接続されていないので、図１に示し
た金属リードフレームを介してデジタルモジュールから
アナログモジュールに雑音が進入する経路７を遮断する
ことができる。即ち、デジタルモジュールから発生する
雑音は金属リードフレームを介する経路において、アナ
ログモジュールへの伝達が遮断され、アナログモジュー
ルはこの雑音の影響を受けない。また、アナログモジュ
ールであるＡＤＣとＤＡＣの下部の基板支持部２ｂはそ
れぞれ独立に形成され、電気的に接続されていないの
で、各基板支持部２ｂをリード部８ｃによって、低イン
ピーダンスの実装基板の共通接地配線（実装基板ＧＮ
Ｄ）に接続することにより、アナログモジュールのＡＤ
ＣとＤＡＣに対して、各領域の基板電位の安定化が独立
に図ることもできる。従って、アナログ／デジタル混載
型半導体集積回路装置を含む半導体装置の電気的特性を
向上することができる。さらに、本発明の構成は、メタ
ライズ層のパターンを一部変えることによって達成でき
るので、低コスト化に有利である。
置を図９、図１０を用いて説明する。半導体装置３００
は、ＱＦＮ(Quad Flat Nonleaded Package、または、Le
adless Chip Carrier)であり、メタライズ層２ａ，２
ｂ，８ａ，８ｂ，８ｃを用いた積層セラミック型パッケ
ージである。同図に示すようにアナログモジュール４と
デジタルモジュール５が同一半導体チップ（半導体基
板）１上に混載されており、この半導体チップ１はメタ
ライズ層２ａ，２ｂの基板支持部（ダイパッドまたはタ
ブ）の上面に搭載されている。半導体チップ１と基板支
持部（ダイパッドまたはタブ）２ａ，２ｂは銀ペ−スト
等の導電性接着剤３により固定されている。基板支持部
は４分割されており、２つのアナログモジュール４の下
部は、それぞれ基板支持部２ｂに搭載され、デジタルモ
ジュール５の下部は基板支持部２ａに搭載されている。
次に、上述した半導体チップ１の具体的な構成は、図１
０に示すように、単結晶シリコンからなる半導体チップ
１の主面上に、アナログモジュール４とデジタルモジュ
ール５がそれぞれ異なる領域に形成されている。アナロ
グモジュール４は、アナログ／デジタル変換器(Analog
to Digital Converter)ＡＤＣとデジタル／アナログ変
換器(Digital to Analog Converter)ＤＡＣからなる。
デジタルモジュール５は、リード・オンリ・メモリ(Rea
d Only Memory)ＲＯＭ、ランダム・アクセス・メモリ(R
andom Access Memory)ＲＡＭ、セントラル・プロセッシ
ング・ユニット(Central Processing Unit)ＣＰＵ、Ｃ
ＰＵ周辺モジュール、ゲ−トアレイで構成される論理回
路を含む。またアナログモジュール４用の電源配線１
２、接地配線１３は、デジタルモジュール５用の電源配
線１４、接地配線１５と、それぞれ独立して形成されて
いる。この構成によって、電源配線ＡＶＣＣ／ＤＶＣＣ
間および接地配線間ＡＧＮＤ／ＤＧＮＤ間の電位変動に
基づくアナログモジュール／デジタルモジュール間の相
互干渉を低減している。上記本発明の第３実施例の構成
によれば、半導体チップ１のデジタルモジュールの下部
の基板支持部２ａとアナログモジュールの下部の基板支
持部２ｂが電気的に接続されていないので、図１に示し
た金属リードフレームを介してデジタルモジュールから
アナログモジュールに雑音が進入する経路７を遮断する
ことができる。即ち、デジタルモジュールから発生する
雑音は金属リードフレームを介する経路において、アナ
ログモジュールへの伝達が遮断され、アナログモジュー
ルはこの雑音の影響を受けない。また、アナログモジュ
ールであるＡＤＣとＤＡＣの下部の基板支持部２ｂはそ
れぞれ独立に形成され、電気的に接続されていないの
で、各基板支持部２ｂをリード部８ｃによって、低イン
ピーダンスの実装基板の共通接地配線（実装基板ＧＮ
Ｄ）に接続することにより、アナログモジュールのＡＤ
ＣとＤＡＣに対して、各領域の基板電位の安定化が独立
に図ることもできる。従って、アナログ／デジタル混載
型半導体集積回路装置を含む半導体装置の電気的特性を
向上することができる。さらに、本発明の構成は、メタ
ライズ層のパターンを一部変えることによって達成でき
るので、低コスト化に有利である。
【００１１】次に、本発明の第４実施例である半導体装
置を図１１、図１２を用いて説明する。半導体装置４０
０は、ＱＦＮ(Quad Flat Nonleaded Package、または、
Leadless Chip Carrier)であり、メタライズ層２ａ，２
ｄ，２ｅ，８ａ，８ｂ，８ｄを用いた積層セラミック型
パッケージである。同図に示すように、半導体チップ１
を搭載する基板支持部（ダイパッドまたはタブ）は、メ
タライズ層２ａ，２ｄ，２ｅから形成され、５つの独立
した基板支持部から構成される。半導体装置４００の半
導体チップ１の具体的な構成は、図１２に示すように、
単結晶シリコンからなる半導体チップ１の主面上に、ア
ナログモジュール４、デジタルモジュール５、入出力部
モジュール５ａ（Ｉ／Ｏモジュール）がそれぞれ異なる
領域に形成されている。アナログモジュール４は、アナ
ログ／デジタル変換器(Analog to Digital Converter)
ＡＤＣ、およびデジタル／アナログ変換器(Digital to
Analog Converter)ＤＡＣから構成され、デジタルモジ
ュール５は、リード・オンリ・メモリ(Read Only Memor
y)ＲＯＭ、ランダム・アクセス・メモリ(Random Access
Memory)ＲＡＭ、セントラル・プロセッシング・ユニッ
ト(Central Processing Unit)ＣＰＵ、および周辺モジ
ュール、や論理回路等を含む。また、Ｉ／Ｏモジュール
５ａは半導体チップ１と外部回路との間で信号を入出力
する部分であり、外部回路の大きな負荷を駆動するた
め、半導体チップ１のモジュールのうちでも、大電力を
消費し、雑音を発生しやすい。このために、Ｉ／Ｏモジ
ュール５ａには専用の電源配線ＤＶＣＣ１４ａと接地配
線ＤＧＮＤ１５ａを形成して、電力が供給される。この
構成によって、電源配線ＡＶＣＣ／ＤＶＣＣ間および接
地配線間ＡＧＮＤ／ＤＧＮＤ間の電位変動に基づくアナ
ログモジュール／デジタルモジュール（あるいはＩ／Ｏ
モジュール）間の相互干渉を低減している。上記本発明
の第４実施例の構成によれば、において、半導体チップ
１のデジタルモジュールの下部の基板支持部２ａと、Ｉ
／Ｏモジュール５ａの下部の基板支持部２ｅと、アナロ
グモジュールの下部の基板支持部２ｄとは、メタライズ
層によって、互いに電気的に接続されていない。従っ
て、図１に示した金属リードフレームを介してデジタル
モジュール（あるいはＩ／Ｏモジュール）からアナログ
モジュールに雑音が進入する経路７を遮断することがで
きる。即ち、デジタルモジュールから発生する雑音は金
属リードフレームを介する経路において、アナログモジ
ュールへの伝達が遮断され、アナログモジュールはこの
雑音の影響を受けない。また、アナログモジュールであ
るＡＤＣとＤＡＣの下部の基板支持部２ｅはそれぞれ独
立に形成され、電気的に接続されていないので、各基板
支持部２ｅをリード部８ｄによって、低インピーダンス
の実装基板の共通接地配線（実装基板ＧＮＤ）に接続す
ることにより、アナログモジュールのＡＤＣとＤＡＣに
対して、各領域の基板電位の安定化を独立に図ることも
できる。さらに、Ｉ／Ｏモジュール５ａから発生する雑
音は、基板支持部２ｅおよびリード８ｄを介して半導体
装置１００の外部の実装基板の共通接地配線に逃がすこ
とが可能となる。この場合、Ｉ／Ｏモジュール５ａから
発生する雑音がデジタルモジュール５へ伝達する経路も
遮断することができるため、デジタルモジュール５に含
まれるＲＯＭ／ＲＡＭなどの比較的精度の高い回路を雑
音から守ることが可能となる。従って、アナログ／デジ
タル混載型半導体集積回路装置を含む半導体装置の電気
的特性を向上することができる。さらに、本発明の構成
は、メタライズ層のパターンを一部変えることによって
達成できるので、低コスト化に有利である。
置を図１１、図１２を用いて説明する。半導体装置４０
０は、ＱＦＮ(Quad Flat Nonleaded Package、または、
Leadless Chip Carrier)であり、メタライズ層２ａ，２
ｄ，２ｅ，８ａ，８ｂ，８ｄを用いた積層セラミック型
パッケージである。同図に示すように、半導体チップ１
を搭載する基板支持部（ダイパッドまたはタブ）は、メ
タライズ層２ａ，２ｄ，２ｅから形成され、５つの独立
した基板支持部から構成される。半導体装置４００の半
導体チップ１の具体的な構成は、図１２に示すように、
単結晶シリコンからなる半導体チップ１の主面上に、ア
ナログモジュール４、デジタルモジュール５、入出力部
モジュール５ａ（Ｉ／Ｏモジュール）がそれぞれ異なる
領域に形成されている。アナログモジュール４は、アナ
ログ／デジタル変換器(Analog to Digital Converter)
ＡＤＣ、およびデジタル／アナログ変換器(Digital to
Analog Converter)ＤＡＣから構成され、デジタルモジ
ュール５は、リード・オンリ・メモリ(Read Only Memor
y)ＲＯＭ、ランダム・アクセス・メモリ(Random Access
Memory)ＲＡＭ、セントラル・プロセッシング・ユニッ
ト(Central Processing Unit)ＣＰＵ、および周辺モジ
ュール、や論理回路等を含む。また、Ｉ／Ｏモジュール
５ａは半導体チップ１と外部回路との間で信号を入出力
する部分であり、外部回路の大きな負荷を駆動するた
め、半導体チップ１のモジュールのうちでも、大電力を
消費し、雑音を発生しやすい。このために、Ｉ／Ｏモジ
ュール５ａには専用の電源配線ＤＶＣＣ１４ａと接地配
線ＤＧＮＤ１５ａを形成して、電力が供給される。この
構成によって、電源配線ＡＶＣＣ／ＤＶＣＣ間および接
地配線間ＡＧＮＤ／ＤＧＮＤ間の電位変動に基づくアナ
ログモジュール／デジタルモジュール（あるいはＩ／Ｏ
モジュール）間の相互干渉を低減している。上記本発明
の第４実施例の構成によれば、において、半導体チップ
１のデジタルモジュールの下部の基板支持部２ａと、Ｉ
／Ｏモジュール５ａの下部の基板支持部２ｅと、アナロ
グモジュールの下部の基板支持部２ｄとは、メタライズ
層によって、互いに電気的に接続されていない。従っ
て、図１に示した金属リードフレームを介してデジタル
モジュール（あるいはＩ／Ｏモジュール）からアナログ
モジュールに雑音が進入する経路７を遮断することがで
きる。即ち、デジタルモジュールから発生する雑音は金
属リードフレームを介する経路において、アナログモジ
ュールへの伝達が遮断され、アナログモジュールはこの
雑音の影響を受けない。また、アナログモジュールであ
るＡＤＣとＤＡＣの下部の基板支持部２ｅはそれぞれ独
立に形成され、電気的に接続されていないので、各基板
支持部２ｅをリード部８ｄによって、低インピーダンス
の実装基板の共通接地配線（実装基板ＧＮＤ）に接続す
ることにより、アナログモジュールのＡＤＣとＤＡＣに
対して、各領域の基板電位の安定化を独立に図ることも
できる。さらに、Ｉ／Ｏモジュール５ａから発生する雑
音は、基板支持部２ｅおよびリード８ｄを介して半導体
装置１００の外部の実装基板の共通接地配線に逃がすこ
とが可能となる。この場合、Ｉ／Ｏモジュール５ａから
発生する雑音がデジタルモジュール５へ伝達する経路も
遮断することができるため、デジタルモジュール５に含
まれるＲＯＭ／ＲＡＭなどの比較的精度の高い回路を雑
音から守ることが可能となる。従って、アナログ／デジ
タル混載型半導体集積回路装置を含む半導体装置の電気
的特性を向上することができる。さらに、本発明の構成
は、メタライズ層のパターンを一部変えることによって
達成できるので、低コスト化に有利である。
【００１２】次に、本発明の第５実施例である半導体装
置を図１３、図１４を用いて説明する。半導体装置５０
０は、ＱＦＮ(Quad Flat Nonleaded Package、または、
Leadless Chip Carrier)であり、メタライズ層２ａ，２
ｃ，８ａ，８ｂ，８ｅを用いた積層セラミック型パッケ
ージである。同図に示すように、半導体チップ１を搭載
する基板支持部（ダイパッドまたはタブ）は、メタライ
ズ層２ａ，２ｃから形成され、３つの独立した基板支持
部から構成される。半導体装置５００の半導体チップ１
の具体的な構成は、図１４に示すように、単結晶シリコ
ンからなる半導体チップ１の主面上に、リード・オンリ
・メモリ(Read Only Memory)ＲＯＭ、ランダム・アクセ
ス・メモリ(Random Access Memory)ＲＡＭを含むメモリ
モジュール５ｂとデジタルモジュールとが、それぞれ異
なる領域に形成されている。デジタルモジュールには、
セントラル・プロセッシング・ユニット(Central Proce
ssing Unit)ＣＰＵ、および周辺モジュール、入出力部
モジュール（Ｉ／Ｏ）および論理回路等が含まれる。デ
ジタルモジュール用の電源配線１４、接地配線１５と、
メモリモジュール用の電源配線１４ｂ、接地配線１５ｂ
がそれぞれ独立して形成されている。各モジュールの接
地配線ＤＧＮＤは低インピーダンスの実装基板の共通電
源配線に接続する。これにより、電源配線ＤＶＣＣ間お
よび接地配線間ＤＧＮＤ間の電位変動に基づくメモリモ
ジュール／デジタルモジュール間の相互干渉を低減して
いる。上記本発明の第５実施例の構成によれば、半導体
チップ１のメモリモジュール５ｂの下部の基板支持部２
ｃは、デジタルモジュールの下部の基板支持部２ａと、
メタライズ層によって電気的に接続されていない。従っ
て、図１に示した金属リードフレームを介してデジタル
モジュールからメモリモジュール５ｂに雑音が進入する
経路７を遮断することができる。即ち、デジタルモジュ
ールから発生する雑音は金属リードフレームを介する経
路において、メモリモジュールへの伝達が遮断され、メ
モリモジュールはこの雑音の影響を受けない。また、メ
モリモジュール５ｂの下部の基板支持部２ｃは独立に形
成され、リード部８ｅによって、低インピーダンスの実
装基板の共通接地配線（実装基板ＧＮＤ）に接続するこ
とにより、メモリモジュール５ｂの領域の基板電位の安
定化を独立に図ることができる。さらに、デジタルモジ
ュール５から発生する雑音は、基板支持部２ａおよびリ
ード８ｂを介して半導体装置１００の外部の実装基板の
共通接地配線に逃がすことが可能となる。この場合、デ
ジタルモジュールら発生する雑音がメモリモジュール５
bへ伝達する経路も遮断することができる。従って、Ｒ
ＯＭ／ＲＡＭなどの比較的精度の高い回路を雑音から守
ることが可能となる。
置を図１３、図１４を用いて説明する。半導体装置５０
０は、ＱＦＮ(Quad Flat Nonleaded Package、または、
Leadless Chip Carrier)であり、メタライズ層２ａ，２
ｃ，８ａ，８ｂ，８ｅを用いた積層セラミック型パッケ
ージである。同図に示すように、半導体チップ１を搭載
する基板支持部（ダイパッドまたはタブ）は、メタライ
ズ層２ａ，２ｃから形成され、３つの独立した基板支持
部から構成される。半導体装置５００の半導体チップ１
の具体的な構成は、図１４に示すように、単結晶シリコ
ンからなる半導体チップ１の主面上に、リード・オンリ
・メモリ(Read Only Memory)ＲＯＭ、ランダム・アクセ
ス・メモリ(Random Access Memory)ＲＡＭを含むメモリ
モジュール５ｂとデジタルモジュールとが、それぞれ異
なる領域に形成されている。デジタルモジュールには、
セントラル・プロセッシング・ユニット(Central Proce
ssing Unit)ＣＰＵ、および周辺モジュール、入出力部
モジュール（Ｉ／Ｏ）および論理回路等が含まれる。デ
ジタルモジュール用の電源配線１４、接地配線１５と、
メモリモジュール用の電源配線１４ｂ、接地配線１５ｂ
がそれぞれ独立して形成されている。各モジュールの接
地配線ＤＧＮＤは低インピーダンスの実装基板の共通電
源配線に接続する。これにより、電源配線ＤＶＣＣ間お
よび接地配線間ＤＧＮＤ間の電位変動に基づくメモリモ
ジュール／デジタルモジュール間の相互干渉を低減して
いる。上記本発明の第５実施例の構成によれば、半導体
チップ１のメモリモジュール５ｂの下部の基板支持部２
ｃは、デジタルモジュールの下部の基板支持部２ａと、
メタライズ層によって電気的に接続されていない。従っ
て、図１に示した金属リードフレームを介してデジタル
モジュールからメモリモジュール５ｂに雑音が進入する
経路７を遮断することができる。即ち、デジタルモジュ
ールから発生する雑音は金属リードフレームを介する経
路において、メモリモジュールへの伝達が遮断され、メ
モリモジュールはこの雑音の影響を受けない。また、メ
モリモジュール５ｂの下部の基板支持部２ｃは独立に形
成され、リード部８ｅによって、低インピーダンスの実
装基板の共通接地配線（実装基板ＧＮＤ）に接続するこ
とにより、メモリモジュール５ｂの領域の基板電位の安
定化を独立に図ることができる。さらに、デジタルモジ
ュール５から発生する雑音は、基板支持部２ａおよびリ
ード８ｂを介して半導体装置１００の外部の実装基板の
共通接地配線に逃がすことが可能となる。この場合、デ
ジタルモジュールら発生する雑音がメモリモジュール５
bへ伝達する経路も遮断することができる。従って、Ｒ
ＯＭ／ＲＡＭなどの比較的精度の高い回路を雑音から守
ることが可能となる。
【００１３】従って、この第５実施例によればメモリ／
デジタル混載型半導体集積回路装置を含む半導体装置の
電気的特性を向上することができる。さらに、本発明の
第５実施例の構成は、メタライズ層のパターンを一部変
えることによって実現できるので、低コスト化に有利で
ある。
デジタル混載型半導体集積回路装置を含む半導体装置の
電気的特性を向上することができる。さらに、本発明の
第５実施例の構成は、メタライズ層のパターンを一部変
えることによって実現できるので、低コスト化に有利で
ある。
【００１４】以上、本発明によってなされた発明を上記
実施例によって具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲において種々変更可能であることは勿論である。例え
ば、アナログモジュールとデジタルモジュールを同一の
単結晶シリコンからなる半導体チップに混載した半導体
チップ１の代わりに、複数の半導体チップを本発明の金
属リードフレームに搭載してもよい。各半導体チップの
基板電位を独立の基板支持部から供給することにより、
安定化し、雑音の伝搬の防止、クロスト−クの防止を図
ることができる。
実施例によって具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲において種々変更可能であることは勿論である。例え
ば、アナログモジュールとデジタルモジュールを同一の
単結晶シリコンからなる半導体チップに混載した半導体
チップ１の代わりに、複数の半導体チップを本発明の金
属リードフレームに搭載してもよい。各半導体チップの
基板電位を独立の基板支持部から供給することにより、
安定化し、雑音の伝搬の防止、クロスト−クの防止を図
ることができる。
【００１５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００１６】アナログ／デジタル混載型の如き多機能混
載型半導体集積回路装置を含む半導体装置の電気的信頼
性を向上することができ、高性能な多機能混載型半導体
集積回路装置を含む半導体装置の実現が可能となる。
載型半導体集積回路装置を含む半導体装置の電気的信頼
性を向上することができ、高性能な多機能混載型半導体
集積回路装置を含む半導体装置の実現が可能となる。
【図１】本発明者が本発明をなす過程において検討した
アナログ／デジタル混載型半導体集積回路装置を含む半
導体装置のシミュレ−ション図。
アナログ／デジタル混載型半導体集積回路装置を含む半
導体装置のシミュレ−ション図。
【図２】本発明の第１実施例であるアナログ／デジタル
混載型半導体集積回路を含む半導体装置の平面図。
混載型半導体集積回路を含む半導体装置の平面図。
【図３】本発明の第１実施例であるアナログ／デジタル
混載型半導体集積回路を含む半導体装置の他の平面図。
混載型半導体集積回路を含む半導体装置の他の平面図。
【図４】図２、図３の破線Ａ−Ａに対応する半導体装置
の断面図。
の断面図。
【図５】本発明の半導体装置に搭載される半導体チップ
の一例を示すアナログ／デジタル混載型半導体集積回路
の平面レイアウト図。
の一例を示すアナログ／デジタル混載型半導体集積回路
の平面レイアウト図。
【図６】本発明の第２実施例であるアナログ／デジタル
混載型半導体集積回路を含む半導体装置の平面図。
混載型半導体集積回路を含む半導体装置の平面図。
【図７】図６の破線Ｂ−Ｂに対応する半導体装置の断面
図。
図。
【図８】図６の破線Ｂ−Ｂに対応する半導体装置の他の
断面図。
断面図。
【図９】本発明の第３実施例であるアナログ／デジタル
混載型半導体集積回路を含む半導体装置の平面図。
混載型半導体集積回路を含む半導体装置の平面図。
【図１０】図９の半導体装置に搭載される半導体チップ
の一例を示すアナログ／デジタル混載型半導体集積回路
の平面レイアウト図。
の一例を示すアナログ／デジタル混載型半導体集積回路
の平面レイアウト図。
【図１１】本発明の第４実施例であるアナログ／デジタ
ル混載型半導体集積回路を含む半導体装置の平面図。
ル混載型半導体集積回路を含む半導体装置の平面図。
【図１２】図１１の半導体装置に搭載される半導体チッ
プの一例を示すアナログ／デジタル混載型半導体集積回
路の平面レイアウト図。
プの一例を示すアナログ／デジタル混載型半導体集積回
路の平面レイアウト図。
【図１３】本発明の第５実施例である半導体集積回路を
含む半導体装置の平面図。
含む半導体装置の平面図。
【図１４】図１３の半導体装置に搭載される半導体チッ
プの一例を示す半導体集積回路の平面レイアウト図。
プの一例を示す半導体集積回路の平面レイアウト図。
１…半導体チップ、２，２ａ，２ｂ…チップ支持部、３
…導電性接着剤、４…アナログモジュール、５…デジタ
ルモジュール、５ａ…Ｉ／Ｏモジュール、５ｂ…メモリ
モジュール、６…基板内を伝搬するノイズ経路、７…チ
ップ支持部を伝搬するノイズ経路、８ａ，８ｂ，８ｃ，
８ｄ，８ｅ…リード、９…ボンディングパッド、１０…
金属ワイヤ、１１…モールド樹脂、１２…アナログモジ
ュール用電源配線、１３…アナログモジュール用接地配
線、１４…デジタルモジュール用電源配線、１５…デジ
タルモジュール用接地配線、１４ａ…Ｉ／Ｏモジュール
用電源配線、１５ａ…Ｉ／Ｏモジュール用接地配線、１
４ｂ…メモリモジュール用電源配線、１５ｂ…メモリモ
ジュール用接地配線、１６…アナログモジュール／デジ
タルモジュール間分離領域、２２…絶縁フィルム、２４
…基板支持部の目空きパターン、１００…第１実施例の
半導体装置、２００…第２実施例の半導体装置、３００
…第３実施例の半導体装置、４００…第４実施例の半導
体装置、５００…第５実施例の半導体装置。
…導電性接着剤、４…アナログモジュール、５…デジタ
ルモジュール、５ａ…Ｉ／Ｏモジュール、５ｂ…メモリ
モジュール、６…基板内を伝搬するノイズ経路、７…チ
ップ支持部を伝搬するノイズ経路、８ａ，８ｂ，８ｃ，
８ｄ，８ｅ…リード、９…ボンディングパッド、１０…
金属ワイヤ、１１…モールド樹脂、１２…アナログモジ
ュール用電源配線、１３…アナログモジュール用接地配
線、１４…デジタルモジュール用電源配線、１５…デジ
タルモジュール用接地配線、１４ａ…Ｉ／Ｏモジュール
用電源配線、１５ａ…Ｉ／Ｏモジュール用接地配線、１
４ｂ…メモリモジュール用電源配線、１５ｂ…メモリモ
ジュール用接地配線、１６…アナログモジュール／デジ
タルモジュール間分離領域、２２…絶縁フィルム、２４
…基板支持部の目空きパターン、１００…第１実施例の
半導体装置、２００…第２実施例の半導体装置、３００
…第３実施例の半導体装置、４００…第４実施例の半導
体装置、５００…第５実施例の半導体装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 麻殖生 健二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (26)
- 【請求項１】導電層からなる半導体基板支持部と、 上記半導体基板支持部上に搭載された半導体基板とを具
備してなり、 上記半導体基板の主面の第一領域にはデジタルモジュー
ルが形成され、 上記第一領域と異なる上記半導体基板の主面の第二領域
にはアナログモジュールが形成され、 上記半導体基板支持部と上記半導体基板とは上記第二領
域の下部において電気的に接続され、上記第一領域の下
部において上記半導体基板支持部と上記半導体基板とは
電気的に接続されていないことを特徴とする半導体装
置。 - 【請求項２】上記半導体基板支持部に接地電位が供給さ
れることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】上記第一領域の下部において、上記半導体
基板支持部と上記半導体基板との間に、絶縁層が形成さ
れていることを特徴とする請求項１あるいは請求項２に
記載の半導体装置。 - 【請求項４】上記第一領域の下部において、上記半導体
基板支持部と上記半導体基板とは、互いに離隔されてい
ることを特徴とする請求項１あるいは請求項２に記載の
半導体装置。 - 【請求項５】上記半導体基板は単結晶シリコン基板から
なり、上記導電層からなる半導体基板支持部のシート抵
抗は上記単結晶シリコン基板のシート抵抗より低いこと
を特徴とする請求項１あるいは請求項２に記載の半導体
装置。 - 【請求項６】上記半導体基板支持部と上記半導体基板と
は導電性接着剤により接着されていることを特徴とする
請求項１あるいは請求項２に記載の半導体装置。 - 【請求項７】導電層からなる半導体基板支持部と、 上記半導体基板支持部上に搭載された半導体基板とを具
備してなり、 上記半導体基板の主面の第一領域にはデジタルモジュー
ルが形成され、 上記第一領域と異なる上記半導体基板の主面の第二領域
にはアナログモジュールが形成され、 上記第二領域の下部に半導体基板支持部を設け、上記半
導体基板支持部と上記半導体基板とは第二領域の下部に
おいて電気的に接続され、上記第一領域の下部において
上記半導体基板支持部と上記半導体基板とは電気的に接
続されていないことを特徴とする半導体装置。 - 【請求項８】上記半導体基板支持部に接地電位が供給さ
れることを特徴とする請求項７に記載の半導体装置。 - 【請求項９】上記半導体基板は単結晶シリコン基板から
なり、上記導電層からなる半導体基板支持部のシート抵
抗は上記単結晶シリコン基板のシート抵抗より低いこと
を特徴とする請求項７あるいは請求項８に記載の半導体
装置。 - 【請求項１０】上記半導体基板支持部と上記半導体基板
とは導電性接着剤により接着されていることを特徴とす
る請求項７あるいは請求項８に記載の半導体装置。 - 【請求項１１】導電層からなる半導体基板支持部と、 上記半導体基板支持部上に搭載された半導体基板とを具
備してなり、 上記半導体基板の主面の第一領域にはデジタルモジュー
ルが形成され、 上記第一領域と異なる上記半導体基板の主面の第二領域
にはアナログモジュールが形成され、 上記第一および二領域の下部に第一および第二の半導体
基板支持部をそれぞれ設けることにより上記第一および
第二の半導体基板支持部と上記半導体基板の第一および
第二領域の下部とをそれぞれ電気的に接続せしめ、上記
第一および第二の半導体基板支持部は互いに分離されて
いることを特徴とする半導体装置。 - 【請求項１２】上記半導体基板支持部に接地電位が供給
されることを特徴とする請求項１１に記載の半導体装
置。 - 【請求項１３】導電層からなる半導体基板支持部と、 上記半導体基板支持部上に搭載された半導体基板とを具
備してなり、 上記半導体基板の主面の第一領域には入出力部モジュー
ルが形成され、 上記第一領域と異なる上記半導体基板の主面の第二領域
にはアナログモジュールまたはデジタルモジュールが形
成され、 上記半導体基板支持部と上記半導体基板とは上記第一領
域の下部において電気的に接続され、上記第二領域の下
部において上記半導体基板支持部と上記半導体基板とは
電気的に接続されていないことを特徴とする半導体装
置。 - 【請求項１４】上記半導体基板は単結晶シリコン基板か
らなり、上記導電層からなる上記第一および第二の半導
体基板支持部のシート抵抗は上記単結晶シリコン基板の
シート抵抗より低いことを特徴とする請求項１３に記載
の半導体装置。 - 【請求項１５】上記第一および第二の半導体基板支持部
と上記半導体基板とは導電性接着剤により接着されてい
ることを特徴とする請求項１３に記載の半導体装置。 - 【請求項１６】導電層からなる半導体基板支持部と、 上記半導体基板支持部上に搭載された半導体基板とを具
備してなり、 上記半導体基板の主面の第一領域には入出力部モジュー
ルが形成され、 上記第一領域と異なる上記半導体基板の主面の第二領域
にはアナログモジュールまたはデジタルモジュールが形
成され、 上記第一領域の下部に半導体基板支持部を設け、上記半
導体基板支持部と上記半導体基板とは第一領域の下部に
おいて電気的に接続され、上記第二領域の下部において
上記半導体基板支持部と上記半導体基板とは電気的に接
続されていないことを特徴とする半導体装置。 - 【請求項１７】上記半導体基板は単結晶シリコン基板か
らなり、上記導電層からなる上記第一および第二の半導
体基板支持部のシート抵抗は上記単結晶シリコン基板の
シート抵抗より低いことを特徴とする請求項１６に記載
の半導体装置。 - 【請求項１８】上記半導体基板支持部と上記半導体基板
とは導電性接着剤により接着されていることを特徴とす
る請求項１６に記載の半導体装置。 - 【請求項１９】導電層からなる半導体基板支持部と、 上記半導体基板支持部上に搭載された半導体基板とを具
備してなり、 上記半導体基板の主面の第一領域には入出力部モジュー
ルが形成され、 上記第一領域と異なる上記半導体基板の主面の第二領域
にはアナログモジュールまたはデジタルモジュールが形
成され、 上記第一および二領域の下部に第一および第二の半導体
基板支持部をそれぞれ設けることにより上記第一および
第二の半導体基板支持部と上記半導体基板の第一および
第二領域の下部とをそれぞれ電気的に接続せしめ、上記
第一および第二の半導体基板支持部は互いに分離されて
いることを特徴とする半導体装置。 - 【請求項２０】導電層からなる半導体基板支持部と、 上記半導体基板支持部上に搭載された半導体基板とを具
備してなり、 上記半導体基板の主面の第一領域にはデジタルモジュー
ルが形成され、 上記第一領域と異なる上記半導体基板の主面の第二領域
にはメモリモジュールが形成され、 上記半導体基板支持部と上記半導体基板とは上記第二領
域の下部において電気的に接続され、上記第一領域の下
部において上記半導体基板支持部と上記半導体基板とは
電気的に接続されていないことを有することを特徴とす
る半導体装置。 - 【請求項２１】上記半導体基板は単結晶シリコン基板か
らなり、上記導電層からなる半導体基板支持部のシート
抵抗は上記単結晶シリコン基板のシート抵抗より低いこ
とを特徴とする請求項２０に記載の半導体装置。 - 【請求項２２】上記半導体基板支持部と上記半導体基板
とは導電性接着剤により接着されていることを特徴とす
る請求項２０に記載の半導体装置。 - 【請求項２３】導電層からなる半導体基板支持部と、 上記半導体基板支持部上に搭載された半導体基板とを具
備してなり、 上記半導体基板の主面の第一領域にはデジタルモジュー
ルが形成され、 上記第一領域と異なる上記半導体基板の主面の第二領域
にはメモリモジュールが形成され、 上記第二領域の下部に半導体基板支持部を設け、上記半
導体基板支持部と上記半導体基板とは第二領域の下部に
おいて電気的に接続され、上記第一領域の下部において
上記半導体基板支持部と上記半導体基板とは電気的に接
続されていないことを特徴とする半導体装置。 - 【請求項２４】上記半導体基板は単結晶シリコン基板か
らなり、上記導電層からなる半導体基板支持部のシート
抵抗は上記単結晶シリコン基板のシート抵抗より低いこ
とを特徴とする請求項２３に記載の半導体装置。 - 【請求項２５】上記半導体基板支持部と上記半導体基板
とは導電性接着剤により接着されていることを特徴とす
る請求項２３に記載の半導体装置。 - 【請求項２６】導電層からなる半導体基板支持部と、 上記半導体基板支持部上に搭載された半導体基板とを具
備してなり、 上記半導体基板の主面の第一領域にはデジタルモジュー
ルが形成され、 上記第一領域と異なる上記半導体基板の主面の第二領域
にはメモリモジュールが形成され、 上記第一および二領域の下部に第一および第二の半導体
基板支持部をそれぞれ設けることにより上記第一および
第二の半導体基板支持部と上記半導体基板の第一および
第二領域の下部とをそれぞれ電気的に接続せしめ、上記
第一および第二の半導体基板支持部は互いに分離されて
いることを特徴とする半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP02757396A JP3449099B2 (ja) | 1996-02-15 | 1996-02-15 | 半導体装置 |
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|---|---|---|---|
| JP02757396A JP3449099B2 (ja) | 1996-02-15 | 1996-02-15 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH09223705A true JPH09223705A (ja) | 1997-08-26 |
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ID=12224754
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|---|---|---|---|
| JP02757396A Expired - Fee Related JP3449099B2 (ja) | 1996-02-15 | 1996-02-15 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3449099B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002089204A1 (fr) * | 2001-04-16 | 2002-11-07 | Niigata Seimitsu Co., Ltd. | Dispositif semiconducteur |
| WO2004010497A1 (ja) * | 2002-07-24 | 2004-01-29 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置 |
| JP2005340741A (ja) * | 2004-05-31 | 2005-12-08 | Renesas Technology Corp | 半導体装置 |
| EP1811563A2 (en) * | 2006-01-24 | 2007-07-25 | Denso Corporation | Ball grid array |
| US9230946B2 (en) | 2012-12-17 | 2016-01-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
-
1996
- 1996-02-15 JP JP02757396A patent/JP3449099B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002089204A1 (fr) * | 2001-04-16 | 2002-11-07 | Niigata Seimitsu Co., Ltd. | Dispositif semiconducteur |
| WO2004010497A1 (ja) * | 2002-07-24 | 2004-01-29 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置 |
| JPWO2004010497A1 (ja) * | 2002-07-24 | 2005-11-17 | 三菱電機株式会社 | 半導体装置 |
| JP2005340741A (ja) * | 2004-05-31 | 2005-12-08 | Renesas Technology Corp | 半導体装置 |
| EP1811563A2 (en) * | 2006-01-24 | 2007-07-25 | Denso Corporation | Ball grid array |
| US9230946B2 (en) | 2012-12-17 | 2016-01-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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| Publication number | Publication date |
|---|---|
| JP3449099B2 (ja) | 2003-09-22 |
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