JP2002270759A - 半導体チップ及びマルチチップモジュール - Google Patents

半導体チップ及びマルチチップモジュール

Info

Publication number
JP2002270759A
JP2002270759A JP2001072292A JP2001072292A JP2002270759A JP 2002270759 A JP2002270759 A JP 2002270759A JP 2001072292 A JP2001072292 A JP 2001072292A JP 2001072292 A JP2001072292 A JP 2001072292A JP 2002270759 A JP2002270759 A JP 2002270759A
Authority
JP
Japan
Prior art keywords
input
chip
output
pad
external
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001072292A
Other languages
English (en)
Inventor
Shiro Sakiyama
史朗 崎山
Jun Kajiwara
準 梶原
Masayoshi Kinoshita
雅善 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001072292A priority Critical patent/JP2002270759A/ja
Priority to US10/097,140 priority patent/US6646342B2/en
Publication of JP2002270759A publication Critical patent/JP2002270759A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5382—Adaptable interconnections, e.g. for engineering changes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

(57)【要約】 【課題】 半導体チップ内のトランジスタの耐圧特性の
種類の低減による製造コストの安価なマルチチップモジ
ュール及び半導体チップを提供する。 【解決手段】 マルチチップモジュールを構成するベア
チップＩＰ２，３，…と、マルチチップモジュールの外
部機器とのインターフェースは、Ｉ／Ｏ専用ベアチップ
ＩＰ１を通して行なう。Ｉ／Ｏ専用ベアチップＩＰ１Ｉ
外のベアチップＩＰ２，３，…には、外部機器とのイン
ターフェース回路を設けないので、内部回路の動作電圧
に対応した耐圧特性があればよい。その結果、各ベアチ
ップＩＰ２，３，…には、耐圧特性の種類の少ないトラ
ンジスタのみを設ければよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プからなるマルチチップモジュール、及びマルチチップ
に組み込まれる半導体チップの構成に関する。
【０００２】
【従来の技術】近年、複数の機能を１つのチップ内に組
み込んでなる１チップシステムＬＳＩという概念が提起
されており、１チップシステムＬＳＩの設計手法として
も各種の提案がなされている。特に、１チップシステム
ＬＳＩの利点は、ＤＲＡＭ，ＳＲＡＭなどのメモリや、
ロジック，アナログ回路等の多種多様な機能を１つの半
導体チップ内に集積することにより、高性能かつ多機能
なデバイスが実現できることである。ところが、上記シ
ステムＬＳＩの実現、つまり、複数の機能を組み込んだ
デバイスの製造においては、以下のような問題に直面し
ている。
【０００３】第１の問題は、システムＬＳＩの大規模化
を進めるためには、より大きな開発パワーを必要とし、
また、チップ面積の増大にともない製造歩留まりの低下
を招くため、デバイスの製造コストが増大することであ
る。
【０００４】第２の問題は、ＤＲＡＭやＦＬＡＳＨ等の
異種デバイスを混載するためのプロセスはピュアＣＭＯ
Ｓプロセスとの整合が難しく、ある機能を実現するため
のデバイスのプロセスを開発するに際し、ピュアＣＭＯ
Ｓプロセスと同時期に立ち上げることが、非常に困難な
ことである。従って、異種デバイスを混載するためのプ
ロセスは、最先端のピュアＣＭＯＳプロセスの開発より
１〜２年遅れてしまうため、市場のニーズにタイムリー
な生産供給ができない。
【０００５】上記問題に対し、特開昭５８−９２２３０
号公報に開示されているように、複数チップのモジュー
ル化による，チップオンチップ型のシステムＬＳＩが提
案されている。チップオンチップ型のマルチチップモジ
ュール化技術とは、基板となるチップ（親チップ）の上
面に設けられたパッド電極と、搭載されるチップ（子チ
ップ）の上面に設けられたパッド電極とをバンプにより
接続し、両チップを貼り合わせることにより、チップ間
の電気的接続を行い、複数のチップをモジュール化する
技術である。チップオンチップ型のマルチチップモジュ
ール化技術は、１チップシステムＬＳＩと比較して、複
数の機能が複数のチップに分散して組み込まれるため、
各チップの小規模化が可能となり、各チップの歩留まり
向上が可能となる。さらに、プロセス世代の異なる異種
デバイス同士でも簡単にモジュール化できるため、多機
能化も容易となる。また、チップオンチップ型のマルチ
チップモジュール化技術を利用したシステムＬＳＩは、
他のマルチモジュール化技術と比較し、親子チップ間の
インターフェースに要する配線長が極めて短いため、高
速なインターフェースが可能であり、従来の１チップシ
ステムＬＳＩにおけるブロック間インターフェースと同
等の性能を実現することが可能である。
【０００６】
【発明が解決しようとする課題】上述のように、チップ
オンチップ型のマルチチップモジュール化技術は、従来
の１チップシステムＬＳＩにとってかわる重要な技術で
あるが、以下のような課題がある。
【０００７】一般に、微細化プロセスを用いたベアチッ
プＩＰでは、内部回路の動作電圧と、ベアチップＩＰ−
外部機器間のインターフェース回路の電圧とが異なるた
めに、マルチチップモジュールを形成するためには、膜
厚が相異なるゲート絶縁膜を有する複数種類のトランジ
スタを形成するためのプロセスが必要であった。
【０００８】また、複数のベアチップＩＰをマルチチッ
プモジュール化する場合には、各ベアチップＩＰごとに
マルチチップモジュールの外部機器とのインターフェー
スが必要な場合には、インターフェース回路用の耐圧を
有するトランジスタと、内部回路用の耐圧を有するトラ
ンジスタという相異なる耐圧を有する少なくとも２種類
のトランジスタを各ベアチップＩＰごとに設ける必要が
あった。つまり、各ベアチップＩＰの製造に際し、膜厚
が相異なる複数種類のゲート絶縁膜を有するトランジス
タを形成するためのプロセスが必要であった。
【０００９】その結果、プロセスコストの増大が避けら
れないと言う不具合があった。
【００１０】また、各ベアチップＩＰを汎用に用いる場
合には、各ベアチップＩＰの入出力端子がマルチチップ
モジュールの外部機器に接続されることを想定しておく
必要があるために、各ベアチップＩＰのすべての入出力
回路にサージ保護機能を設けておく必要があった。
【００１１】本発明の目的は、マルチチップモジュール
に組み込まれるベアチップＩＰとなる半導体チップの製
造プロセスの簡素化を図ることにより、製造コストの安
価なマルチチップモジュールの構造及びこれに適合する
半導体チップの提供を図ることにある。
【００１２】
【課題を解決するための手段】本発明の半導体チップ
は、複数の半導体チップと複数の外部端子を有するマル
チチップモジュールに設けられたＩ／Ｏ用の半導体チッ
プであり、上記Ｉ／Ｏ用の半導体チップは、上記複数の
半導体チップと、上記複数の外部端子との間にそれぞれ
設けられた複数の入出力回路からなる入出力機能部を有
している。
【００１３】これにより、マルチチップモジュール中の
各半導体チップと、マルチチップモジュールの外部機器
との間のインターフェースは、すべてＩ／Ｏ用の半導体
チップの入出力機能部を通して行なわれるので、マルチ
チップモジュールを構成する際に、Ｉ／Ｏ用の半導体チ
ップ以外の半導体チップには、インターフェース回路用
の電圧で動作するトランジスタを設ける必要がない。そ
の結果、各半導体チップを製造する際には、例えば同じ
膜厚を有する１種類のトランジスタのみを形成すること
が可能になるなど、トランジスタの種類数を低減するこ
とができるので、製造プロセスが簡素化されて、製造コ
ストの低減を図ることができる。
【００１４】また、Ｉ／Ｏ用の半導体チップを除く半導
体チップには、外部機器とのインターフェースがないこ
とから、各半導体チップにおけるサージ保護部材を不要
とするか、サージ保護部材の機能を小さくすることが可
能になる。つまり、各半導体チップの面積を低減するこ
とが可能になる。
【００１５】一方、マルチチップモジュール内の半導体
チップ同士の間のインターフェースに必要なサージ保護
回路による容量は従来と比較して極めて小さくなるの
で、マルチチップモジュール内におけるインターフェー
スの高速化と、マルチチップモジュールの低消費電力化
とを図ることができる。
【００１６】また、マルチチップモジュール中の半導体
チップと、マルチチップモジュールの外部機器との間の
インターフェース仕様が種々存在するときには、Ｉ／Ｏ
用の半導体チップの機能を適宜設定することにより、他
の半導体チップの機能を変更することなく柔軟に対応す
ることができる。
【００１７】Ｉ／Ｏ仕様の変更に対しても、Ｉ／Ｏ用の
半導体チップの入出力部の構成を適宜設定することによ
り、他の半導体チップの機能を変更することなく柔軟に
対応することができる。
【００１８】上記複数の外部端子は、電源供給端子と接
地端子とを含み、上記入出力機能部は、上記電源供給端
子に接続され上記複数の半導体チップに電源電圧を供給
するための電源供給部と、上記電源供給端子に接続され
上記複数の半導体チップに接地電圧を供給するための接
地電圧供給部とを含むことが好ましい。
【００１９】上記複数の外部端子のうちの接地端子と、
上記複数の外部端子のうち上記接地端子を除く外部端子
との間に設けられたサージ保護部材をさらに備えている
ことにより、マルチチップモジュールを構成する際に、
Ｉ／Ｏ用の半導体チップを除く各半導体チップにおける
サージ保護部材を不要とするか、サージ保護部材の機能
を小さくすることが可能になる。
【００２０】上記入出力機能部の複数の入出力回路は、
それぞれ個別に電源電圧を選択することが可能に構成さ
れていることが好ましい。
【００２１】上記入出力機能部の複数の入出力回路のう
ち少なくとも１つの入出力回路は、当該入出力回路に接
続される半導体チップへの信号の入力機能と、当該入出
力回路が接続される外部端子への信号の出力機能とに切
り替え可能に構成されていることができる。
【００２２】上記入出力回路は、複数の電源電圧を受
け、上記複数の電源電圧のうち第１の電圧のレベルから
第２の電圧のレベルに電圧レベルを変換するレベルシフ
ト回路を有していることにより、半導体チップの内部回
路と外部機器の動作電圧とが相異なる場合にも、入出力
機能を確保することができる。
【００２３】その場合、上記第１の電圧と第２の電圧と
は、上記入出力機能部中の入出力回路ごとに電圧値を選
択することが可能に構成されていることが好ましい。
【００２４】本発明の第１のマルチチップモジュール
は、複数の半導体チップと複数の外部端子を有するマル
チチップモジュールであって、上記複数の半導体チップ
と、上記複数の外部端子との間にそれぞれ設けられた複
数の入出力回路からなる入出力機能部を有するＩ／Ｏ用
の半導体チップを備えている。
【００２５】これにより、上述の半導体チップの基本的
な効果をマルチチップモジュール中で発揮することがで
きる。
【００２６】本発明の第２のマルチチップモジュール
は、複数の外部端子を有する大チップ上に小チップ群を
実装してなるマルチチップモジュールであって、上記大
チップ上の複数の外部端子と上記小チップ群中の各小チ
ップとの間にそれぞれ設けられた複数の入出力回路から
なる入出力機能部を有するＩ／Ｏ用の半導体チップを備
えている。
【００２７】上記大チップは、半導体素子を含まない配
線専用の基板であることが好ましい。
【００２８】これにより、小チップを搭載する基板とな
る半導体チップの製造プロセスが簡素化でき、製造コス
トの低減と早期開発とが可能となる。さらに、配線専用
とすることにより、配線の微細化にともなう，電源イン
ピーダンスの劣化，配線遅延の増大等の不利益を回避す
ることができる。また、基板となる半導体チップがトラ
ンジスタ等の半導体素子を持たないため、ほぼ１００％
の歩留まりを期待することができ、場合によっては基板
チップの出荷テストの簡略化が可能であり、さらにコス
ト低減が可能となる。また、基板となる半導体チップに
半導体素子が存在しないので、半導体チップをモジュー
ル化に必要な面積だけを確保しうるように設計すること
ができるため、搭載される小チップの選択と設計との自
由度が格段に上昇する。また、半導体チップが配線専用
の基板であるため、微細なパターンを必要とせず、既存
の世代の古い半導体プロセスの再利用が可能であり、よ
り安価な基板チップを提供できる。
【００２９】
【発明の実施の形態】−実施形態の前提となる基本的な
構造− 本発明のチップオンチップ型マルチチップモジュールの
最も好ましい形態は、基板チップとして、配線形成のた
めに専用化されたシリコン配線基板（Super-Sub ）を用
い、このシリコン配線基板上に各種機能を有する複数の
チップ（被搭載チップ）を搭載する構成である。ここ
で、被搭載チップは、各チップの機能毎に、設計上ＩＰ
(Intellectual Property )として扱うことができるた
め、ベアチップＩＰと呼ぶことができ、これらを上記Su
per-Sub 上に貼り合わせたものと考えることができる。
また、シリコン配線基板は、トランジスタ等の半導体素
子を有しておらず、配線及びパッド電極を有している。
つまり、半導体デバイス全体は、“IP On Super-Sub ”
であるので、本明細書の実施形態においては、シリコン
配線基板と各種ベアチップＩＰ群とを備えたマルチチッ
プモジュール全体を“ＩＰＯＳデバイス”と記載する。
【００３０】（第１の実施形態）図１は、本発明の各実
施形態におけるＩＰＯＳデバイスの平面図である。同図
に示すように、本実施形態のＩＰＯＳデバイスは、複数
個のベアチップＩＰ２，３，…をシリコン配線基板１０
０上に接続し、ベアチップＩＰ２，３，…間の電気的接
続を行うことによりモジュール化されており、マルチチ
ップモジュールとなっている。
【００３１】ここで、本実施形態のＩＰＯＳデバイスの
特徴は、複数個のベアチップＩＰ２，３，…と外部機器
との間のインターフェースとして機能するＩ／Ｏ専用ベ
アチップＩＰ１が配置されている点である。このＩ／Ｏ
専用ベアチップＩＰ１は、シリコン配線基板１００上の
外部端子であるＩ／Ｏ用外部パッド５にシリコン配線基
板１００中の配線層を通して接続されており、Ｉ／Ｏ用
外部パッド５には、外部機器との電気的接続を行なうた
めの部材（ボンディングワイヤ，バンプなど）が接続さ
れる。
【００３２】そして、各ベアチップＩＰと、ＩＰＯＳデ
バイスの外部機器との間のインターフェースは、すべて
Ｉ／Ｏ専用ベアチップＩＰの入出力機能部を通して行な
われるので、ＩＰＯＳデバイス（マルチチップモジュー
ル）を構成する際に、Ｉ／Ｏ専用ベアチップＩＰを除く
ベアチップＩＰには、インターフェース回路用の電圧で
動作するトランジスタを設ける必要がない。その結果、
各ベアチップＩＰを製造する際には、従来よりも少ない
種類のトランジスタを形成すれば足りるので、製造プロ
セスが簡素化されて、製造コストの低減を図ることがで
きる。
【００３３】また、Ｉ／Ｏ専用ベアチップＩＰを除く半
導体チップには、後述するように、外部機器とのインタ
ーフェースがないことから、各ベアチップＩＰにおける
サージ保護部材を不要とするか、サージ保護部材の機能
を小さくすることが可能になる。つまり、各ベアチップ
ＩＰの面積を低減すること，つまり小型化が可能にな
る。
【００３４】また、ＩＰＯＳデバイス中のベアチップＩ
Ｐと、ＩＰＯＳデバイスの外部機器との間のインターフ
ェース仕様が種々存在するときには、Ｉ／Ｏ専用ベアチ
ップＩＰの機能を適宜設定することにより、他のベアチ
ップＩＰの機能を変更することなく柔軟に対応すること
ができる。
【００３５】なお、本発明のマルチチップモジュール自
体は、必ずしも半導体素子を有しない配線専用の大チッ
プを備えている必要はない。しかし、小チップであるベ
アチップＩＰを搭載する基板となる大チップを配線専用
の基板（本実施形態におけるシリコン配線基板１００）
とすることにより、小チップであるベアチップＩＰを搭
載する大チップの製造プロセスが簡素化でき、製造コス
トの低減と早期開発とが可能となる。さらに、配線専用
とすることにより、配線の微細化にともなう，電源イン
ピーダンスの劣化，配線遅延の増大等の不利益を回避す
ることができる。また、基板となる大チップであるシリ
コン配線基板１００がトランジスタ等の半導体素子を持
たないため、ほぼ１００％の歩留まりを期待することが
でき、場合によってはシリコン配線基板１００の出荷テ
ストの簡略化が可能であり、さらにコスト低減が可能と
なる。また、シリコン配線基板１００に半導体素子が存
在しないので、シリコン配線基板１００をモジュール化
に必要な面積だけを確保しうるように設計することがで
きるため、搭載されるベアチップＩＰ（小チップ）の選
択と設計との自由度が格段に上昇する。また、シリコン
配線基板１００が配線専用の基板であるため、微細なパ
ターンを必要とせず、既存の世代の古い半導体プロセス
の再利用が可能であり、より安価な基板チップを提供で
きる。
【００３６】図２は、図１に示すＩＰＯＳデバイスの一
部における断面図である。図２には、シリコン配線基板
１００上にＩ／ＯベアチップＩＰ１とベアチップＩＰ２
とが搭載されている部分が示されている。
【００３７】同図に示すように、シリコン配線基板１０
０は、ｐ型のシリコン基板１０と、シリコン基板１０の
上に設けられた多層配線層２０とを備えている。多層配
線層２０は、シリコン基板１０上に設けられた第１絶縁
膜３１と、第１絶縁膜３１の上に設けられたグランドプ
レーン層２１と、グランドプレーン層２１の上に設けら
れた第２絶縁膜３２と、第２絶縁膜３２の上に設けられ
た電源プレーン層２２と、電源プレーン層２２の上に設
けられた第３絶縁膜３３と、第３絶縁膜３３の上に設け
られた第１配線層２３と、第１配線層２３の上に設けら
れた第４絶縁膜３４と、第４絶縁膜３４の上に設けられ
た第２配線層２４と、第２配線層２４の上に設けられた
第５絶縁膜３５と、第５絶縁膜３５の上に設けられ多数
のパッド２６をアレイ状に配置してなるパッド電極層２
５とを備えている。そして、シリコン配線基板１００に
は、トランジスタ等の半導体素子が形成されていない。
ただし、各配線層２１〜２４と、パッド２６と、配線−
パッド電極間を接続するコンタクトとが形成されてい
る。
【００３８】そして、シリコン配線基板１００のパッド
電極層２５中のパッド２６と、Ｉ／Ｏ専用ベアチップＩ
Ｐ１又は各ベアチップＩＰ２のパッド５１とがバンプな
どを介して互いに接合されている。各ベアチップＩＰ
２，３，…同士の信号の接続関係も同様である。このよ
うな構造により、各ベアチップＩＰ２，３，…中のトラ
ンジスタなどの半導体素子が、多層配線層２０及びＩ／
Ｏ専用ベアチップＩＰ１を経て外部機器に接続されてい
る。また、各ベアチップＩＰ２，３，…中のトランジス
タなどの半導体素子は、多層配線層２０を通して互いに
電気的に接続されている。
【００３９】なお、図２に示すシリコン基板１０に代え
て、ガラス基板や金属基板や他の種類の半導体基板など
を用いることも可能である。しかし、シリコン基板は、
既存の古い半導体プロセスをそのまま適用することがで
きる、シリコン基板で形成されるベアチップＩＰと熱膨
張率が等しく変形の小さい信頼性の高いマルチチップモ
ジュールが得られる、などの点で有利である。
【００４０】ここで、図２に示すグランドプレーン層２
１と電源プレーン層２２とは、厚みが数μｍのＡｌ（ア
ルミニウム）合金膜により構成されている。ただし、グ
ランドプレーン層２１や電源プレーン層２２は、Ｃｕ
（銅）膜，Ｗ（タングステン）膜，Ｔｉ（チタン）膜な
どによって構成されていてもよい。
【００４１】また、図２には、グランドプレーン層２１
及び電源プレーン層２２とは別に、第１配線層２３，第
２配線層２４という２つの配線層が設けられている構造
が示されているが、より多層の配線層が設けられていて
もよいし、１つの配線層のみが設けられていてもよい。
図２においては、第１配線層２３，第２配線層２４は連
続している膜として表されているが、実際には、各配線
層２３，２４には、ほぼ線状にパターニングされた配線
が形成されている。各配線層２３，２４に設けられる配
線は、５０μｍピッチ程度で配置されたパッド電極間の
配線と、マルチチップモジュール外へのＩ／Ｏ用配線と
であるので、各配線層２３，２４の寸法の制約は緩やか
であり、数μｍ〜数１０μｍピッチの配線ルールでパタ
ーニングすればよい。この緩やかなパターニングルール
は、古い世代の半導体プロセスを再利用できるだけでな
く、配線インピーダンスが低く、かつ歩留まりのよいシ
リコン配線基板が提供でできることを意味する。
【００４２】なお、図２には示されていないが、後に説
明するように、各絶縁膜３３，３４，３５を貫通して、
各配線層２３，２４同士を、又は配線層２３，２４とパ
ッド電極層２５とを互いに電気的に接続するコンタクト
が設けられている。
【００４３】−接合方法− 図３は、シリコン配線基板のパッド電極とベアチップＩ
Ｐのパッド電極との接合部の構造の例を示す断面図であ
る。図３には、Ｉ／Ｏ専用ベアチップＩＰ１とシリコン
配線基板１００との間の接続状態のみを示しているが、
他のベアチップＩＰ２，３，…とシリコン配線基板１０
０との間の接続状態も、図３に示す接続状態と基本的に
は同じである。同図に示すように、シリコン配線基板１
００のパッド２６と、ベアチップＩＰ１の主面上に設け
られたパッド５１とが、バンプ５２によって互いに接合
されている。また、ベアチップＩＰ１は、トランジスタ
等の半導体素子（図示せず）が設けられた半導体基板５
０と、半導体基板５０の上に設けられた第１，第２配線
層５３，５４とを備え、半導体素子と各配線層５３，５
４とによって内部回路が構成されている。同図に示され
るように、シリコン配線基板１００とチップＩＰ１との
間において、パッド電極同士、パッド電極−配線、パッ
ド電極−内部回路などの接続形態には種々のパターンが
ある。
【００４４】シリコン配線基板１００において、パッド
２６ａと、第２配線層２４中の配線とがプラグ（コンタ
クト）２７ａによって互いに接続されている。一方、Ｉ
／Ｏ専用ベアチップＩＰ１において、パッド５１ａはシ
リコン配線基板１００のパッド２６ａにバンプ５２ａを
介して接続され、Ｉ／Ｏ専用ベアチップＩＰ１には、パ
ッド５１ａと第２配線層５４とを接続するプラグ５４ａ
が設けられている。
【００４５】シリコン配線基板１００において、図３に
示す断面とは別の断面でパッド２６ｂがクランドプレー
ン層２１に接続されている。一方、ベアチップＩＰ１に
おいて、パッド５１ｂはシリコン配線基板１００のパッ
ド２６ｂにバンプ５２ｂを介して接続され、さらに、パ
ッド５１ｂと半導体基板５０とを接続するプラグ５４ｂ
が設けられている。
【００４６】シリコン配線基板１００において、パッド
２６ｃは、第１の配線層２３にプラグ２７ｃを介して接
続されている。一方、ベアチップＩＰ１において、パッ
ド５１ｃは、シリコン配線基板１００のパッド２６ｃに
バンプ５２ｃを介して接続され、かつ、パッド５１ｃと
ベアチップＩＰ１の第１配線層５３とを接続するプラグ
５４ｃが設けられている。
【００４７】シリコン配線基板１００において、パッド
２６ｄは、電源プレーン層２２にプラグ２７ｄを介して
接続されている。一方、ベアチップＩＰ１において、パ
ッド５１ｄ、シリコン配線基板１００のパッド２６ｄに
バンプ５２ｄを介して接続され、かつ、パッド５１ｄと
ベアチップＩＰ１の第２配線層５４とを接続するプラグ
５４ｄが設けられている。
【００４８】以上のように、パッド電極同士はバンプに
より電気的に接続され、パッド電極と配線層とはプラグ
により電気的に接続されて、シリコン配線基板１００上
の配線層がＩ／Ｏ専用ベアチップＩＰ１の内部回路に接
続されている。ただし、Ｉ／Ｏ専用ベアチップＩＰ１の
パッド５１のうちには、Ｉ／Ｏ専用ベアチップＩＰ１内
の内部回路に電気的に接続されていない，機械的強度を
確保するためのダミーのパッド電極があってもよい。ま
た、Ｉ／Ｏ専用ベアチップＩＰ１のパッド５１と同様
に、シリコン配線基板１００においても、パッド２６の
うちには、基板内部の配線に接続されていない，機械的
強度を確保するためのダミーのパッド電極があってもよ
い。
【００４９】−Ｉ／Ｏ専用ベアチップＩＰの詳細構造− 図４は、本発明の第１の実施形態のＩ／Ｏ専用ベアチッ
プＩＰ１の構成を概略的に示すブロック回路図である。
同図に示すように、Ｉ／Ｏ専用ベアチップＩＰ１は、主
要要素の例として、第１電源入力部６０Ａと、グランド
入力部６１と、出力バッファ部６２と、入力バッファ部
６３と、第２電源入力部６０Ｂとを備えている。ただ
し、これらは例示であって、Ｉ／Ｏ専用ベアチップＩＰ
１には、図４に示す部材以外に多数の電源入力部，出力
バッファ部，入力バッファ部などが配置されている。出
力バッファ部や入力バッファ部は１つのベアチップＩＰ
に対して多数設けられていることが多いし、電源入力部
も１つのベアチップＩＰに対して複数個設けられている
場合がありうる。ただし、グランド入力部も、グランド
のインピーダンスを下げるために複数個設けられている
ことが好ましい。
【００５０】各電源入力部６０Ａ，６０Ｂには、各ベア
チップＩＰに電源電圧を供給するためのチップ用電源パ
ッド５１tvと、外部電源から電源電圧の供給を受ける外
部電源入力パッド５１ovとが配置されている。また、グ
ランド入力部６１には、各ベアチップＩＰに接地電源を
供給するためのチップ用グランドパッド５１tgと、外部
から接地電源の供給を受けるための外部グランド入力パ
ッド５１ogとが配置されている。
【００５１】出力バッファ部６２には、Ｉ／Ｏ用外部パ
ッドに信号を出力するためのＩ／Ｏ外部出力パッド５１
ooと、Ｉ／Ｏ回路部７０と、Ｉ／Ｏ回路部７０に電源電
圧Ｖddを供給するためのＩ／Ｏ電源パッド５１vaと、ベ
アチップＩＰからＩ／Ｏ回路部７０への信号を受けるＩ
／Ｏ内部入力パッド５１iiとが配置されている。
【００５２】入力バッファ部６３には、Ｉ／Ｏ用外部パ
ッドから信号を受けるためのＩ／Ｏ外部入力パッド５１
oiと、Ｉ／Ｏ回路部７０と、Ｉ／Ｏ回路部７０に電源電
圧Ｖddを供給するためのＩ／Ｏ電源パッド５１vaと、Ｉ
／Ｏ回路部７０からベアチップＩＰに信号を供給するた
めのＩ／Ｏ内部出力パッド５１ioとが配置されている。
【００５３】ここで、本実施形態におけるＩＰＯＳデバ
イス（マルチチップモジュール）の特徴は、以下のよう
なサージ保護用ダイオードが設けられている点である。
【００５４】まず、グランドラインにつながる接地ノー
ドＮｇと電源ラインにつながる電源供給ノードＮｖとの
間にサージ保護用ダイオードＤsvが設けられている。す
なわち、電源ラインからサージ信号が入力されたときに
は、サージ保護用ダイオードＤsvがブレークダウンして
グランドラインにサージ信号が逃される。
【００５５】また、出力バッファ回路６２において、Ｉ
／Ｏ用外部パッドに接続されるＩ／Ｏ外部出力パッド５
１ooにつながる外部出力ノードＮooと接地ノードＮｇと
の間，及びＩ／Ｏ電源パッド５１vaにつながる電源供給
ノードＮvaと接地ノードＮｇとの間に、それぞれサージ
保護用ダイオードＤso，Ｄsvが配置されている。外部出
力ノードＮooは、外部出力パッド５１ooを通ってＩ／Ｏ
用外部パッド５（図１参照）に接続されており、Ｉ／Ｏ
電源パッド５１vaはシリコン配線基板内の配線層を経て
電源供給用のＩ／Ｏ用外部パッド５に接続されているこ
とから、外部出力ノードＮooや電源供給ノードＮvaに
は、外部Ｉ／Ｏ用パッドからのサージが直接入力される
おそれがある。そこで、外部出力ノードＮooや電源供給
ノードＮvaと、接地ノードＮｇとをサージ保護用ダイオ
ードを介在させて接続しておくことにより、サージ入力
によってＩ／Ｏ専用ベアチップＩＰ１のＩ／Ｏ回路７０
がダメージを受けるのを回避するように構成されてい
る。
【００５６】さらに、入力バッファ回路６３において、
Ｉ／Ｏ用外部パッドに接続されるＩ／Ｏ外部入力パッド
５１oiにつながる外部入力ノードＮoiと接地ノードＮｇ
との間，及びＩ／Ｏ電源パッド５１vaにつながる電源供
給ノードＮvaと接地ノードＮｇとの間に、それぞれサー
ジ保護用ダイオードＤsi，Ｄvaが配置されている。外部
入力ノードＮoiは、外部入力パッド５１oiを通ってＩ／
Ｏ用外部パッド５（図１参照）に接続されており、Ｉ／
Ｏ電源パッド５１vaはシリコン配線基板内の配線層を経
て電源供給用のＩ／Ｏ用外部パッド５に接続されている
ことから、外部出力ノードＮooや電源供給ノードＮvaに
は、Ｉ／Ｏ用外部パッドなどからのサージが直接入力さ
れるおそれがある。そこで、外部入力ノードＮoiや電源
供給ノードＮvaと、接地ノードＮｇとをサージ保護用ダ
イオードを介在させて接続しておくことにより、サージ
入力によってＩ／Ｏ専用ベアチップＩＰ１のＩ／Ｏ回路
７０がダメージを受けるのを回避するように構成されて
いる。
【００５７】すなわち、Ｉ／Ｏ専用ベアチップＩＰ１に
おいて、Ｉ／Ｏ用外部パッドとの間で信号の授受を行な
うノードと接地ノードとの間には必ずサージ保護用ダイ
オードを配置することにより、各ベアチップＩＰに個別
にサージ保護機能を設ける必要がなくなり、個々のベア
チップＩＰの小面積化とＩＰＯＳデバイス（マルチチッ
プモジュール）内でのインターフェースの高速化及びＩ
ＰＯＳデバイス全体の低消費電力化を図ることができ
る。
【００５８】ただし、Ｉ／Ｏ専用ベアチップＩＰ１にお
いて、Ｉ／Ｏ用外部パッドに接続されるノードのすべて
について、接地ノードとの間にサージ保護用ダイオード
を設ける必要はなく、例えば、Ｉ／Ｏ回路部とＩ／Ｏ用
外部パッドとを接続するノードだけ、あるいは、外部電
源供給用のＩ／Ｏ用外部パッドに接続されるノードだけ
にサージ保護用ダイオードを設けても、ある程度のサー
ジ保護効果を発揮することは可能である。
【００５９】−Ｉ／Ｏ回路部の構成例− 図４に示すＩ／Ｏ回路部７０としては、図４に示す回路
構成以外に各種の回路構成を採りうる。以下、その例に
ついて説明する。
【００６０】図５は、図４中の出力バッファ回路６２中
に例示されているもっとも単純なバッファ機能を有する
Ｉ／Ｏ回路部７０Ａの構成を概略的に示す電気回路図で
ある。同図に示すように、電源電圧Ｖａが供給される電
源供給ノードＮvaと接地ノードＮｇとの間にインバータ
が設けられており、内部入力パッド５１iiからインバー
タにベアチップＩＰからの内部入力信号Ｉinが入力さ
れ、インバータの出力部から外部出力ノードＮoo及び外
部出力パッド５１ooを経て外部出力信号ＯoutがＩ／Ｏ
用外部パッドに出力される。なお、図４に示すと同様
に、Ｉ／Ｏ外部出力パッド５１ooにつながる外部出力ノ
ードＮooと接地ノードＮｇとの間，及びＩ／Ｏ電源パッ
ド５１vaにつながる電源供給ノードＮvaと接地ノードＮ
ｇとの間に、それぞれサージ保護用ダイオードが配置さ
れている。
【００６１】図６は、Ｈi-Ｚ機能付き出力回路として機
能するＩ／Ｏ回路部７０Ｂの構成を示す電気回路図であ
る。同図に示すように、Ｉ／Ｏ回路部７０Ｂにおいて、
インバータと電源供給ノードＮvaとの間にＰＭＯＳＦＥ
Ｔが、インバータと接地ノードＮｇとの間にＮＭＯＳＦ
ＥＴがそれぞれ配置されている。また、Ｉ／Ｏ回路部７
０Ｂの外部には、制御信号ＣＴＬを受ける制御信号パッ
ド５１ctが設けられており、制御信号パッド５１の信号
は、ＮＭＯＳＦＥＴのゲート電極には直接に、ＰＭＯＳ
ＦＥＴのゲート電極にはインバータを経て、それぞれ入
力されている。制御信号ＣＴＬは、内部入力信号Ｉinの
反転信号をそのまま出力するモードのときには論理値
“Ｈ”であり、Ｈi-Ｚ（ハイインピーダンス）を出力す
るモードのときには、論理値“Ｌ”である。つまり、制
御信号ＣＴＬが“Ｈ”のときには、Ｉ／Ｏ回路部７０Ｂ
は図５に示すＩ／Ｏ回路部７０Ａと同じ動作をするが、
制御信号ＣＴＬが論理値“Ｌ”のときには、インバータ
が電源供給ノードＮva及び接地ノードＮｇから切り離さ
れるので、外部出力ノードＮooの電位はハイインピーダ
ンス状態になる。なお、図４に示すと同様に、Ｉ／Ｏ外
部出力パッド５１ooにつながる外部出力ノードＮooと接
地ノードＮｇとの間，及びＩ／Ｏ電源パッド５１vaにつ
ながる電源供給ノードＮvaと接地ノードＮｇとの間に、
それぞれサージ保護用ダイオードが配置されている。
【００６２】図７は、図４中の入力バッファ回路６３中
に例示されているもっとも単純なバッファ機能を有する
Ｉ／Ｏ回路部７０Ｃの構成を概略的に示す電気回路図で
ある。同図に示すように、電源電圧Ｖａが供給される電
源供給ノードＮvaと接地ノードＮｇとの間にインバータ
が設けられており、Ｉ／Ｏ用外部パッドから外部入力パ
ッド５１oi，外部入力ノードＮoiを経て外部入力信号Ｏ
inがインバータに入力され、インバータの出力部から内
部出力パッド５１ioからベアチップＩＰに内部出力信号
Ｉout が送られる。なお、図４に示すと同様に、Ｉ／Ｏ
外部入力パッド５１oiにつながる外部出力ノードＮoiと
接地ノードＮｇとの間，及びＩ／Ｏ電源パッド５１vaに
つながる電源供給ノードＮvaと接地ノードＮｇとの間
に、それぞれサージ保護用ダイオードが配置されてい
る。
【００６３】図８は、入出力回路として機能する，つま
りＩ／Ｏの入出力を切り替える機能を有するＩ／Ｏ回路
部７０Ｄの構成を示す電気回路図である。同図に示すよ
うに、Ｉ／Ｏ回路部７０Ｄの外部には、Ｉ／Ｏ回路部７
０Ｄに電源電圧Ｖａを供給するためのＩ／Ｏ電源パッド
５１vaと、制御信号ＣＴＬを受ける制御信号パッド５１
ctと、ベアチップＩＰからＩ／Ｏ回路部７０Ｄへの信号
を受けるＩ／Ｏ内部入力パッド５１iiと、Ｉ／Ｏ回路部
７０ＤからベアチップＩＰに信号を供給するためのＩ／
Ｏ内部出力パッド５１ioと、Ｉ／Ｏ用外部パッドに信号
を出力するとともに、Ｉ／Ｏ用外部パッドから信号を入
力するためのＩ／Ｏ外部入出力パッド５１oio とが設け
られている。
【００６４】また、Ｉ／Ｏ回路部７０Ｄにおいて、電源
供給ノードＮvaと接地ノードＮｇとの間には、入力用イ
ンバータと出力用インバータとが配置されている。さら
に、出力用インバータのＰＭＯＳＦＥＴのゲート電極に
制御信号を供給するＯＲ回路と、出力用インバータのＮ
ＭＯＳＦＥＴのゲートに制御信号を供給するＡＮＤ回路
とが配置されている。そして、出力用インバータのＰＭ
ＯＳＦＥＴのゲート電極には、制御信号ＣＴＬの反転信
号と内部入力信号ＩinとのＯＲ演算の信号が入力され、
出力用インバータのＮＭＯＳＦＥＴのゲート電極には、
制御信号ＣＴＬと内部入力信号ＩinとのＡＮＤ演算の信
号が入力されるようになっている。
【００６５】制御信号ＣＴＬが論理値“Ｈ”のときに
は、出力用インバータは内部入力信号Ｉinの反転信号を
出力し、この反転信号は、入出力ノードＮoio を経てＩ
／Ｏ外部入出力パッド５１oio からＩ／Ｏ用外部パッド
に外部入出力信号Ｏoio として出力される。一方、制御
信号ＣＴＬが論理値“Ｌ”のときには、内部入力信号Ｉ
inの論理値が“Ｈ”であっても“Ｌ”であっても、出力
用インバータのＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴが必
ずオフになるので、出力用インバータの出力はＨi-Ｚ
（ハイインピーダンス）状態になる。したがって、Ｉ／
Ｏ外部入出力パッド５１oio から入力された外部入出力
信号Ｏoio の反転信号がＩ／Ｏ内部出力パッド５１ioか
ら内部出力信号Ｉout としてベアチップＩＰに送られ
る。
【００６６】なお、図４に示すと同様に、Ｉ／Ｏ外部入
出力パッド５１oio につながる外部入出力ノードＮoio
と接地ノードＮｇとの間，及びＩ／Ｏ電源パッド５１va
につながる電源供給ノードＮvaと接地ノードＮｇとの間
に、それぞれサージ保護用ダイオードが配置されてい
る。
【００６７】図９は、レベルシフト回路付き出力回路と
して機能するＩ／Ｏ回路部７０Ｅの構成を示す電気回路
図である。同図に示すように、Ｉ／Ｏ回路部７０Ｅにお
いて、低電圧の電源電圧Ｖｂを供給するためのＩ／Ｏ電
源パッド５１vbにつながる低電圧側電源供給ノードＮvb
と接地ノードとの間には、第１インバータが配置されて
いる。また、高電圧の電源電圧Ｖａを供給するためのＩ
／Ｏ電源パッド５１vaにつながる電源供給ノードＮvaと
接地ノードＮｇとの間には、第２，第３及び第４インバ
ータが配置されている。そして、第２インバータの出力
部は第３インバータのＰＭＯＳＦＥＴのゲート電極に接
続され、第３インバータの出力部は第２インバータのＰ
ＭＯＳＦＥＴのゲート電極に接続されていて、Ｉ／Ｏ内
部入力パッド５１iiから入力された内部入力信号Ｉinの
非反転信号を、電圧レベルをＶｂからＶａ（Ｖａ＞Ｖ
ｂ）に変換してなる外部出力信号Ｏout としてＩ／Ｏ外
部出力パッド５１ooから出力するように構成されてい
る。これは、外部Ｉ／Ｆの電圧レベルがベアチップＩＰ
の電源電圧Ｖｂよりも高いときに、特に意義のある構成
である。
【００６８】なお、図４に示すと同様に、Ｉ／Ｏ外部出
力パッド５１ooにつながる外部出力ノードＮooと接地ノ
ードＮｇとの間，及びＩ／Ｏ電源パッド５１vaにつなが
る電源供給ノードＮvaと接地ノードＮｇとの間に、それ
ぞれサージ保護用ダイオードが配置されている。
【００６９】図１０は、レベルシフト回路付き入力回路
として機能するＩ／Ｏ回路部７０Ｆの構成を示す電気回
路図である。同図に示すように、Ｉ／Ｏ回路部７０Ｆに
おいて、低電圧の電源電圧Ｖｂを供給するためのＩ／Ｏ
電源パッド５１vbにつながる低電圧側電源供給ノードＮ
vbと接地ノードとの間には、第１インバータが配置され
ている。また、高電圧の電源電圧Ｖａを供給するための
Ｉ／Ｏ電源パッド５１vaにつながる電源供給ノードＮva
と接地ノードＮｇとの間には、第２インバータが配置さ
れている。そして、第２インバータの出力部は第１イン
バータのＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのゲート電
極に接続されていて、Ｉ／Ｏ外部入力パッド５１oiから
入力された外部入力信号Ｏinの非反転信号を、電圧レベ
ルをＶａからＶｂ（Ｖａ＞Ｖｂ）に変換してなる内部出
力信号Ｉout としてＩ／Ｏ内部出力パッド５１ioから出
力するように構成されている。これは、ベアチップＩＰ
の素子耐圧が、外部Ｉ／Ｆの電圧レベルＶａより低いＶ
ｂ程度までしかないときに、特に意義のある構成であ
る。
【００７０】なお、図４に示すと同様に、Ｉ／Ｏ外部入
力パッド５１oiにつながる外部入力ノードＮoiと接地ノ
ードＮｇとの間，及びＩ／Ｏ電源パッド５１vaにつなが
る電源供給ノードＮvaと接地ノードＮｇとの間に、それ
ぞれサージ保護用ダイオードが配置されている。
【００７１】図１１は、駆動能力の切り替え機能を有す
る出力回路として機能するＩ／Ｏ回路部７０Ｇの構成を
示す電気回路図である。同図に示すように、Ｉ／Ｏ回路
部７０Ｇの外部には、制御信号ＢＣＴＬを受ける制御信
号パッド５１bcが設けられている。また、Ｉ／Ｏ回路部
７０Ｇにおいて、電源供給ノードＮvaと接地ノードＮｇ
との間には、第１及び第２インバータが配置されてい
る。さらに、第１インバータのＰＭＯＳＦＥＴのゲート
電極に制御信号を供給するＯＲ回路と、第１インバータ
のＮＭＯＳＦＥＴのゲートに制御信号を供給するＡＮＤ
回路とが配置されている。そして、第１インバータのＰ
ＭＯＳＦＥＴのゲート電極には、制御信号ＢＣＴＬの反
転信号と内部入力信号ＩinとのＯＲ演算の信号が入力さ
れ、第１インバータのＮＭＯＳＦＥＴのゲート電極に
は、制御信号ＢＣＴＬと内部入力信号ＩinとのＡＮＤ演
算の信号が入力され、第２インバータのＰＭＯＳＦＥＴ
及びＮＭＯＳＦＥＴには内部入力信号Ｉiiが入力される
ようになっている。
【００７２】制御信号ＢＣＴＬが論理値“Ｈ”のときに
は、第１インバータ，第２インバータ共に内部入力信号
Ｉinの反転信号を出力する。一方、制御信号ＢＣＴＬが
論理値“Ｌ”のときには、内部入力信号Ｉinの論理値が
“Ｈ”であっても“Ｌ”であっても、第１インバータの
ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴが必ずオフになるの
で、第１インバータの出力はＨi-Ｚ（ハイインピーダン
ス）状態になる。そして、第２インバータの出力は、内
部入力信号Ｉiiの反転信号“Ｈ”になる。したがって、
第２インバータで反転された内部入力信号Ｉiiの反転信
号が、出力ノードＮooを経てＩ／Ｏ外部出力パッド５１
ooからＩ／Ｏ用外部パッドに外部出力信号Ｏooとして出
力される。すなわち、制御信号ＢＣＴＬが論理値“Ｈ”
のときには、第１インバータと第２インバータとが共に
駆動するのに対し、制御信号ＢＣＴＬが論理値“Ｌ”の
ときには第２インバータのみが駆動することになる。し
たがって、制御信号ＢＣＴＬの論理値の切り換えによっ
て、出力回路の駆動能力を切り替えることが可能にな
る。また、制御信号ＢＣＴＬをいずれかに固定すると、
出力回路の駆動能力も固定されることになる。言い換え
ると、制御信号パッド５１bcがＩ／Ｏ機能変更端子とし
て機能することになる。このような構成により、外部端
子であるＩ／Ｏ用外部パッド（図１参照）に接続される
外部機器の仕様に適合した外部Ｉ／Ｆ構造を実現するな
どの効果を発揮することができる。
【００７３】なお、図４に示すと同様に、Ｉ／Ｏ外部出
力パッド５１ooにつながる外部出力ノードＮooと接地ノ
ードＮｇとの間，及びＩ／Ｏ電源パッド５１vaにつなが
る電源供給ノードＮvaと接地ノードＮｇとの間に、それ
ぞれサージ保護用ダイオードが配置されている。
【００７４】（第２の実施形態）図１２は、第２の実施
形態のＩ／Ｏ専用ベアチップＩＰ１Ａの構成を概略的に
示すブロック回路図である。この例では、Ｉ／Ｏ専用ベ
アチップＩＰ１Ａは、Ｉ／Ｏの切り替え機能を有してい
る。同図に示すように、Ｉ／Ｏ専用ベアチップＩＰ１Ａ
は、多数の入出力バッファ回路６４と、グランド入力部
６１と、第１電源電圧Ｖdd１を供給するための第１電源
入力部６０Ａと、第２電源電圧Ｖdd２（例えばＶdd１＞
Ｖdd２）第１電源電圧を供給するための第２電源入力部
６０Ｂとを備えている。ただし、実際には、同図に示さ
れているよりも多数の電源入力部やグランド入力部や入
出力バッファ回路が配置されているものとする。
【００７５】入出力バッファ回路６４は、図８に示すと
ほぼ同様の構成を有するＩ／Ｏ回路部を備えている。そ
して、内部入力信号Ｉinを受けるＩ／Ｏ内部入力パッド
５１iiと、内部出力信号Ｉout を出力するためのＩ／Ｏ
内部出力パッド５１ctと、電源電圧Ｖａを供給するため
のＩ／Ｏ電源パッド５１vaと、制御信号ＣＴＬを受ける
制御信号パッド５１ctと、外部入出力信号Ｏioの入出力
を行なうためのＩ／Ｏ外部入出力パッド５１oio とが設
けられている。なお、各入出力バッファ回路６４のうち
図１２の最上部に配置されたもののみに符号及び信号名
が付されているが、他の入出力バッファ回路６４につい
ても、図中横方向における位置が同じパッドには同じ信
号が入出力され、かつ、同じ機能を有しているものとす
る。
【００７６】各電源入力部６０Ａ，６０Ｂには、各ベア
チップＩＰに電源電圧を供給するためのチップ用電源パ
ッド５１tvと、外部電源から電源電圧の供給を受ける外
部電源入力パッド５１ovとが配置されている。また、グ
ランド入力部６１には、各ベアチップＩＰに接地電源を
供給するためのチップ用グランドパッド５１tgと、外部
から接地電源の供給を受けるための外部グランド入力パ
ッド５１ogとが配置されている。そして、各入出力バッ
ファ回路６４の電源電圧Ｖａを受ける経路は個々に分離
されていて、互いに異なる電源電圧Ｖａを受けることが
可能に構成されている。
【００７７】なお、図１２には示されていないが、Ｉ／
Ｏ専用ベアチップＩＰ１Ａには、図４に示すと同様のサ
ージ保護用ダイオードが設けられている。まず、第１及
び第２電源入力部６０Ａ，６０Ｂにおいて、グランドラ
インにつながる接地ノードと電源ラインにつながる電源
供給ノードとの間にサージ保護用ダイオードが設けられ
ている。また、入出力バッファ回路６４において、Ｉ／
Ｏ外部入出力パッド５１oio につながる外部入出力ノー
ドと接地ノードとの間，及びＩ／Ｏ電源パッド５１vaに
つながる電源供給ノードと接地ノードとの間に、それぞ
れサージ保護用ダイオードが配置されている。すなわ
ち、ＩＰＯＳデバイス中のベアチップＩＰと外部機器と
の間のインターフェースを、すべてＩ／Ｏ専用のベアチ
ップＩＰを通して行なうことにより、ＩＰＯＳデバイス
内のサージ保護機能を、Ｉ／Ｏ専用ベアチップＩＰのみ
に集約して行なうことができる。そのため、各ベアチッ
プＩＰのサージ保護機能は不要となり、各ベアチップＩ
Ｐの低コスト化と、ＩＰＯＳデバイス内でのチップ間イ
ンターフェースの高速化と、ＩＰＯＳデバイスの低消費
電力化とを図ることができる。
【００７８】そして、入出力バッファ回路６４は、図８
に示すような入出力切り替え機能を備えているので、入
出力バッファ回路６４に電源電圧Ｖａとして第１電源電
圧Ｖdd１（図８における電源電圧Ｖａに相当する）が入
力されているとすると、入出力バッファ回路６４は、制
御信号ＣＴＬが論理値“Ｌ”のときには第１電源電圧Ｖ
dd１によって動作する入力回路になり、制御信号ＣＴＬ
が論理値“Ｈ”のときには第１電源電圧Ｖdd１によって
動作する出力回路になる。また、入出力バッファ回路６
４に電源電圧Ｖａとして第２電源電圧Ｖdd２（図８にお
ける電源電圧Ｖｂに相当する）が入力されているとする
と、入出力バッファ回路６４は、制御信号ＣＴＬが論理
値“Ｌ”のときには第２電源電圧Ｖdd２によって動作す
る入力回路になり、制御信号ＣＴＬが論理値“Ｈ”のと
きには第２電源電圧Ｖdd２によって動作する出力回路に
なる。
【００７９】本実施形態のＩ／Ｏ専用ベアチップＩＰに
よると、個々の入出力バッファ回路６４の電源を互いに
切り離しておいて、各入出力バッファ回路に、制御信号
ＣＴＬの切り換えによって入力回路と出力回路とに切り
替え可能な構成を有するＩ／Ｏ回路部を多数配置してお
くことにより、各Ｉ／Ｏ回路部の出力信号の電圧振幅や
入出力特性を自由に選択することが可能になる。
【００８０】−第２の実施形態の具体例− 図１３は、第２の実施形態の具体例であるＩ／Ｏ専用ベ
アチップＩＰ１Ｂ及びこれに接続されるベアチップＩＰ
の構成を概略的に示すブロック回路図である。この例で
は、図１２に示すＩ／Ｏ専用ベアチップＩＰ１Ａにおけ
るＩ／Ｏ機能の切り替え機能を利用して、Ｉ／Ｏ回路部
を入力回路又は出力回路のいずれかに固定して使用して
いる。図１３に示す部材で、図１２に示す部材と同じ符
号を付したものは、図１２におけると同じ部材であり、
この具体例において特に必要のある部材のみについて、
以下に説明する。
【００８１】同図に示すように、本具体例においては、
Ｉ／Ｏ専用ベアチップＩＰ１Ｂが、ベアチップＩＰ２，
３のＩ／Ｏチップとして機能する場合を例に採る。そし
て、ベアチップＩＰ２には、出力パッド２６toと電源供
給パッド２６vaとグランド供給パッド２６vsとが設けら
れているものとする。また、ベアチップＩＰ３には、入
力パッド２６tiと電源供給パッド２６vaとグランド供給
パッド２６vsとが設けられているものとする。ただし、
各ベアチップＩＰ２，３には多数の出力パッドや入力パ
ッドが存在しており、各ベアチップＩＰ２，３とＩ／Ｏ
専用ベアチップＩＰ１Ｂとの間、あるいは各ベアチップ
ＩＰ２，３同士の間で信号の授受が可能になっている
（図１参照）。
【００８２】また、外部機器との間の外部端子（外部と
のＩ／Ｆ電極）として機能するＩ／Ｏ用外部パッドとし
て、出力信号Ｓout を外部機器に送り、あるいは外部機
器から送られる入力信号Ｓinを受ける信号入出力用のＩ
／Ｏ用外部パッド５oio と、第１電源電圧Ｖdd１を供給
するためのＩ／Ｏ用外部パッド５ov１と、第２電源電圧
Ｖdd２を供給するためのＩ／Ｏ用外部パッド５ov２と、
接地電位Ｖssを供給するためのＩ／Ｏ用外部パッド５og
とが設けられている。ただし、シリコン配線基板１００
には、図１３に示すＩ／Ｏ用外部パッド以外に、多数の
信号入出力用のＩ／Ｏパッドが設けられている。
【００８３】なお、ベアチップＩＰ２，３の各パッド
と、Ｉ／Ｏ専用ベアチップＩＰ１Ｂの各パッドとの間
は、図３に示すようなバンプを介したパッド同士の接続
により、あるいは、シリコン配線基板内の配線層とプラ
グとパッド間の接続により、互いに導通状態にすること
が可能に構成されている。
【００８４】ベアチップＩＰ２とＩ／Ｏ用外部パッドと
のＩ／Ｏ部として機能する入出力バッファ回路６４Ａに
おいて、制御信号パッド５１ctは第１電源入力部６０Ａ
のチップ用電源パッド５１tvにシリコン配線基板１００
中の配線層を通して接続されており、制御信号パッド５
１ctには第１電源電圧Ｖdd１が供給されている。つま
り、入出力バッファ回路６４Ａは、制御信号ＣＴＬとし
て常に論理値“Ｈ”を受けることにより出力回路として
機能することになる。したがって、ベアチップＩＰ２の
出力パッド２６toから入出力バッファ回路６４Ａに入力
される内部入力信号Ｉinを受けると、入出力バッファ回
路６４ＡのＩ／Ｏ入出力パッド５１oio から外部出力信
号がＩ／Ｏ用外部パッド５oio に出力され、Ｉ／Ｏ用外
部パッド５oio から外部機器に出力信号Ｓout が送られ
る。
【００８５】一方、ベアチップＩＰ３とＩ／Ｏ用外部パ
ッドとのＩ／Ｏ部として機能する入出力バッファ回路６
４Ｂにおいて、制御信号パッド５１ctはグランド入力部
６１のチップ用グランドパッド５１tgにつながる接地ノ
ードＮｇにシリコン配線基板１００中の配線層を通して
接続されており、制御信号パッド５１ctには接地電位が
供給されている。つまり、入出力バッファ回路６４Ｂ
は、制御信号ＣＴＬとして常に論理値“Ｌ”を受けるこ
とにより入力回路として機能することになる。したがっ
て、Ｉ／Ｏ用外部パッド５oio を経て外部機器から入出
力バッファ回路６４Ｂに送られる入力信号Ｓinは、入出
力バッファ回路６４ＢのＩ／Ｏ内部出力パッド５１ioか
らベアチップＩＰ３の入力パッド２６tiに内部出力信号
Ｉout として送られる。
【００８６】なお、図１３に示すように、グランド入力
部６１は、各Ｉ／Ｏ部について共通に使用されている。
【００８７】なお、図１３には示されていないが、ベア
チップＩＰ２，３には、図１３に示す出力パッド以外
に、Ｉ／Ｏ専用ベアチップＩＰ１Ｂとの間で信号の授受
を行なう出力パッドや入力パッドが存在しており、Ｉ／
Ｏ専用ベアチップＩＰ１Ｂ内には、ベアチップＩＰ２，
３内の出力パッドや入力パッドに接続される入出力バッ
ファ回路が設けられていて、各入出力バッファ回路の制
御信号パッド５１ctが、電源入力部６０のチップ用電源
パッド５１tvに接続されているか、グランド入力部６１
の接地ノードＮｇに接続されているかによって、入出力
バッファ回路を出力回路又は入力回路として機能させる
ことができる。すなわち、Ｉ／Ｏ部として、同一の構成
を有する入出力バッファ回路６４を配置して、接続関係
の切り換えのみにより、入出力バッファ回路６４をＩ／
Ｏ用外部パッドへの出力回路又はＩ／Ｏ用外部パッドか
らの入力回路として選択することができる。よって、Ｉ
／Ｏ専用チップの構成の共通化による少品種多量生産化
を進めることができる。
【００８８】（第３の実施形態）図１４は、第３の実施
形態のＩ／Ｏ専用ベアチップＩＰ１Ｃ及びこれに接続さ
れるベアチップＩＰの構成を概略的に示すブロック回路
図である。この例では、図９に示すレベルシフト付き出
力回路を配置した出力バッファ回路を利用して、Ｉ／Ｏ
用外部パッドへの出力信号の電圧レベルを調整してい
る。図１４に示す部材で、図４に示す部材と同じ符号を
付したものは、図４におけると同じ部材であり、この具
体例において特に必要のある部材のみについて、以下に
説明する。
【００８９】同図に示すように、本実施形態において
は、Ｉ／Ｏ専用ベアチップＩＰ１Ｃが、ベアチップＩＰ
２，３のＩ／Ｏチップとして機能する場合を例に採る。
そして、ベアチップＩＰ２，３には、いずれも、出力パ
ッド２６toと電源供給パッド２６vbとグランド供給パッ
ド２６vsとが設けられているものとする。ただし、各ベ
アチップＩＰ２，３には多数の出力パッドや入力パッド
が存在しており、各ベアチップＩＰ２，３とＩ／Ｏ専用
ベアチップＩＰ１Ｃとの間、あるいは各ベアチップＩＰ
２，３同士の間で信号の授受が可能になっている（図１
参照）。
【００９０】また、外部機器との間の外部端子（外部と
のＩ／Ｆ電極）として機能するＩ／Ｏ用外部パッドとし
て、出力信号Ｓout を外部機器に送る信号出力用のＩ／
Ｏ用外部パッド５ooと、ベアチップＩＰ２において使用
される第１電源電圧Ｖdd１を供給するためのＩ／Ｏ用外
部パッド５ov１と、ベアチップＩＰ３において使用され
る第２電源電圧Ｖdd２を供給するためのＩ／Ｏ用外部パ
ッド５ov２と、外部Ｉ／Ｆ用に用いられる第３電源電圧
Ｖdd３を供給するためのＩ／Ｏ用外部パッド５ov３と、
接地電位Ｖssを供給するためのＩ／Ｏ用外部パッド５og
とが設けられている。ただし、シリコン配線基板１００
には、図１４に示すＩ／Ｏ用外部パッド以外に、多数の
信号入出力用のＩ／Ｏパッドが設けられている。
【００９１】なお、ベアチップＩＰ２，３の各パッド
と、Ｉ／Ｏ専用ベアチップＩＰ１Ｃの各パッドとの間
は、図３に示すようなバンプを介したパッド同士の接続
により、あるいは、シリコン配線基板内の配線層とプラ
グとパッド間の接続により、互いに導通状態にすること
が可能に構成されている。
【００９２】また、Ｉ／Ｏ専用ベアチップＩＰ１Ｃに
は、Ｉ／Ｏ部として２つの出力バッファ回路６２Ａ，６
２Ｂが設けられており、各出力バッファ回路６２Ａ，６
２Ｂには、内部入力信号Ｉinを受けるＩ／Ｏ内部入力パ
ッド５１iiと、電源電圧Ｖｂを供給するためのＩ／Ｏ電
源パッド５１vbと、電源電圧Ｖａを受けるＩ／Ｏ電源パ
ッド５１vaと、外部出力信号Ｏout を送り出すためのＩ
／Ｏ外部出力パッド５１ooとが設けられている。
【００９３】ベアチップＩＰ２とＩ／Ｏ用外部パッドと
のＩ／Ｏ部として機能する出力バッファ回路６２Ａにお
いて、電源パッド５１vaは第３電源入力部６０Ｃのチッ
プ用電源パッド５１tvに接続されており、電源パッド５
１vaには第３電源電圧Ｖdd３が供給されている。つま
り、出力バッファ回路６２Ａは、図９に示すＩ／Ｏ回路
部７０Ｅと同じ作用により、Ｉ／Ｏ内部入力パッド５１
iiから入力された内部入力信号Ｉinの非反転信号を、電
圧レベルをＶｂ（Ｖdd１）からＶａ（＝Ｖdd３）に変換
してなる出力信号Ｓout としてＩ／Ｏ用外部パッド５oo
からＩ／Ｏ用外部パッドに出力するように構成されてい
る。
【００９４】また、ベアチップＩＰ３とＩ／Ｏ用外部パ
ッドとのＩ／Ｏ部として機能する出力バッファ回路６２
Ｂにおいても、電源パッド５１vaは第３電源入力部６０
Ｃのチップ用電源パッド５１tvに接続されており、電源
パッド５１vaには第３電源電圧Ｖdd３が供給されてい
る。つまり、出力バッファ回路６２Ｂは、図９に示すＩ
／Ｏ回路部７０Ｅと同じ作用により、Ｉ／Ｏ内部入力パ
ッド５１iiから入力された内部入力信号Ｉinの非反転信
号を、電圧レベルをＶｂ（Ｖdd２）からＶａ（＝Ｖdd
３）に変換してなる出力信号Ｓout としてＩ／Ｏ用外部
パッド５ooから外部機器に出力するように構成されてい
る。
【００９５】本実施形態によると、外部Ｉ／Ｆの電圧レ
ベルが、ベアチップＩＰの電源電圧Ｖｂよりも高いとき
にも、外部端子として機能するＩ／Ｏ用外部パッド５oo
から外部機器に出力信号を外部Ｉ／Ｆの電圧レベルで送
り出すことが可能となる。
【００９６】なお、本実施形態においても、図１３に示
すように、グランド入力部６１は、各Ｉ／Ｏ部について
共通に使用されている。
【００９７】なお、図１４には示されていないが、ベア
チップＩＰ２，３には、図１４に示す出力パッド以外
に、Ｉ／Ｏ専用ベアチップＩＰ１Ｂとの間で信号の授受
を行なう出力パッドや入力パッドが存在しており、Ｉ／
Ｏ専用ベアチップＩＰ１Ｃ内には、図１３に示すような
ベアチップＩＰ２，３内の出力パッドや入力パッドに接
続される入出力バッファ回路が設けられていてもよい。
また、図１０に示すようなレベルシフト回路付き入力回
路として機能する入力バッファ回路が設けられていても
よい。
【００９８】なお、上記各実施形態においては、ベアチ
ップＩＰ２，３のパッドと、Ｉ／Ｏ専用ベアチップＩＰ
１のパッドとは、シリコン配線基板１００中の配線層及
びプラグなどを介して接続されている場合について説明
したが、ベアチップＩＰ２，３のパッドと、Ｉ／Ｏ専用
ベアチップＩＰ１のパッドとがボンディングワイヤ（金
属細線）やリボンなどによって接続されていてもよい。
その場合にも、サージ保護機能や、Ｉ／Ｏ回路部の入出
力切り替え機能や、レベルシフト回路による電源電圧の
変更機能などは、上記各実施形態と同様に発揮されるか
らである。
【００９９】
【発明の効果】本発明の半導体チップ又はマルチチップ
モジュールによると、マルチチップモジュール内の半導
体チップと外部機器とのインターフェースを、すべてＩ
／Ｏ用の半導体チップを通して行なうようにしたので、
各半導体チップ中のトランジスタの耐圧特性の種類の低
減などによる製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態におけるＩＰＯＳデバイスの
平面図である。
【図２】図１に示すＩＰＯＳデバイスの一部における断
面図である。
【図３】本発明の実施形態におけるシリコン配線基板の
パッド電極とベアチップＩＰのパッド電極との接合部の
構造の例を示す断面図である。
【図４】本発明の第１の実施形態のＩ／Ｏ専用ベアチッ
プＩＰの構成を概略的に示すブロック回路図である。
【図５】図４中の出力バッファ回路中に例示されている
もっとも単純なバッファ機能を有するＩ／Ｏ回路部の構
成を概略的に示す電気回路図である。
【図６】Ｈi-Ｚ機能付き出力回路として機能するＩ／Ｏ
回路部の構成を示す電気回路図である。
【図７】図４中の入力バッファ回路中に例示されている
もっとも単純なバッファ機能を有するＩ／Ｏ回路部の構
成を概略的に示す電気回路図である。
【図８】入出力回路として機能する，つまりＩ／Ｏの入
出力を切り替える機能を有するＩ／Ｏ回路部の構成を示
す電気回路図である。
【図９】レベルシフト回路付き出力回路として機能する
Ｉ／Ｏ回路部の構成を示す電気回路図である。
【図１０】レベルシフト回路付き入力回路として機能す
るＩ／Ｏ回路部の構成を示す電気回路図である。
【図１１】駆動能力の切り替え機能を有する出力回路と
して機能するＩ／Ｏ回路部の構成を示す電気回路図であ
る。
【図１２】第２の実施形態のＩ／Ｏ専用ベアチップＩＰ
の構成を概略的に示すブロック回路図である。
【図１３】第２の実施形態の具体例であるＩ／Ｏ専用ベ
アチップＩＰ及びこれに接続されるベアチップＩＰの構
成を概略的に示すブロック回路図である。
【図１４】第３の実施形態のＩ／Ｏ専用ベアチップＩＰ
及びこれに接続されるベアチップＩＰの構成を概略的に
示すブロック回路図である。
【符号の説明】
１ Ｉ／Ｏ専用ベアチップＩＰ ２，３ ベアチップＩＰ ５ Ｉ／Ｏ用外部パッド（外部端子） １０ シリコン基板 ２０ 多層配線層 ２１ グランドプレーン層 ２２ 電源プレーン層 ２３ 第１配線層 ２４ 第２配線層 ２５ パッド電極層 ２６ パッド ３１ 第１絶縁膜 ３２ 第２絶縁膜 ３３ 第３絶縁膜 ３４ 第４絶縁膜 ３５ 第５絶縁膜 ５１ パッド ５２ バンプ ５３ 第１配線 ５４ 第２配線 ６０ 電源入力部 ６１ グランド入力部 ６２ 出力バッファ回路 ６３ 入力バッファ回路 ６４ 入出力バッファ回路 ７０ Ｉ／Ｏ回路部 １００ シリコン配線基板 Ｎｇ 接地ノード Ｎva 電源供給ノード Ｎoo 外部出力ノード Ｎoi 外部入力ノード Ｄ サージ保護用ダイオード １００ シリコン配線基板
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 21/822 (72)発明者 木下 雅善 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F038 AV04 AV06 BE06 BE07 BH04 BH05 BH13 CA02 CD08 CD09 DF01 DF08 DF16 EZ07 EZ20 5F064 AA15 BB03 BB04 BB07 BB26 BB27 BB28 CC12 CC21 DD33 DD42

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップと複数の外部端子を
    有するマルチチップモジュールに設けられたＩ／Ｏ用の
    半導体チップであり、 上記Ｉ／Ｏ用の半導体チップは、上記複数の半導体チッ
    プと、上記複数の外部端子との間にそれぞれ設けられた
    複数の入出力回路からなる入出力機能部を有することを
    特徴とする半導体チップ。
  2. 【請求項２】 請求項１記載の半導体チップにおいて、 上記複数の外部端子は、電源供給端子と接地端子とを含
    み、 上記入出力機能部は、上記電源供給端子に接続され上記
    複数の半導体チップに電源電圧を供給するための電源供
    給部と、上記電源供給端子に接続され上記複数の半導体
    チップに接地電圧を供給するための接地電圧供給部とを
    含むことを特徴とする半導体チップ。
  3. 【請求項３】 請求項１又は２記載の半導体チップにお
    いて、 上記複数の外部端子のうちの接地端子と、上記複数の外
    部端子のうち上記接地端子を除く外部端子との間に設け
    られたサージ保護部材をさらに備えていることを特徴と
    する半導体チップ。
  4. 【請求項４】 請求項１〜３のうちいずれか１つに記載
    の半導体チップにおいて、 上記入出力機能部の複数の入出力回路は、それぞれ個別
    に電源電圧を選択することが可能に構成されていること
    を特徴とする半導体チップ。
  5. 【請求項５】 請求項１〜４のうちいずれか１つに記載
    の半導体チップにおいて、 上記入出力機能部の複数の入出力回路のうち少なくとも
    １つの入出力回路は、当該入出力回路に接続される半導
    体チップへの信号の入力機能と、当該入出力回路が接続
    される外部端子への信号の出力機能とに切り替え可能に
    構成されていることを特徴とする半導体チップ。
  6. 【請求項６】 請求項１〜５のうちいずれか１つに記載
    の半導体チップにおいて、 上記入出力回路は、複数の電源電圧を受け、上記複数の
    電源電圧のうち第１の電圧のレベルから第２の電圧のレ
    ベルに電圧レベルを変換するレベルシフト回路を有して
    いることを特徴とする半導体チップ。
  7. 【請求項７】 請求項６記載の半導体チップにおいて、 上記第１の電圧と第２の電圧とは、上記入出力機能部中
    の入出力回路ごとに電圧値を選択することが可能に構成
    されていることを特徴とする半導体チップ。
  8. 【請求項８】 複数の半導体チップと複数の外部端子を
    有するマルチチップモジュールであって、 上記複数の半導体チップと、上記複数の外部端子との間
    にそれぞれ設けられた複数の入出力回路からなる入出力
    機能部を有するＩ／Ｏ用の半導体チップを備えているこ
    とを特徴とするマルチチップモジュール。
  9. 【請求項９】 複数の外部端子を有する大チップ上に小
    チップ群を実装してなるマルチチップモジュールであっ
    て、 上記大チップ上の複数の外部端子と上記小チップ群中の
    各小チップとの間にそれぞれ設けられた複数の入出力回
    路からなる入出力機能部を有するＩ／Ｏ用の半導体チッ
    プを備えていることを特徴とするマルチチップモジュー
    ル。
  10. 【請求項１０】 請求項９記載のマルチチップモジュー
    ルにおいて、 上記大チップは、半導体素子を含まない配線専用の基板
    であることを特徴とするマルチチップモジュール。
JP2001072292A 2001-03-14 2001-03-14 半導体チップ及びマルチチップモジュール Pending JP2002270759A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001072292A JP2002270759A (ja) 2001-03-14 2001-03-14 半導体チップ及びマルチチップモジュール
US10/097,140 US6646342B2 (en) 2001-03-14 2002-03-14 Semiconductor chip and multi-chip module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001072292A JP2002270759A (ja) 2001-03-14 2001-03-14 半導体チップ及びマルチチップモジュール

Publications (1)

Publication Number Publication Date
JP2002270759A true JP2002270759A (ja) 2002-09-20

Family

ID=18929891

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001072292A Pending JP2002270759A (ja) 2001-03-14 2001-03-14 半導体チップ及びマルチチップモジュール

Country Status (2)

Country Link
US (1) US6646342B2 (ja)
JP (1) JP2002270759A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005259914A (ja) * 2004-03-10 2005-09-22 Nec Electronics Corp 半導体回路装置及びマルチ・チップ・パッケージ
JP2005286345A (ja) * 2004-03-26 2005-10-13 Inapac Technology Inc 複数の接地面を備えた半導体素子
JP2007521636A (ja) * 2003-09-30 2007-08-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 可撓性の重ねられたチップ・アセンブリとその形成方法
US8237289B2 (en) 2007-01-30 2012-08-07 Kabushiki Kaisha Toshiba System in package device
JP2013065870A (ja) * 2012-11-12 2013-04-11 Hitachi Ltd 半導体装置
JP2013183072A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023138A (ja) * 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
US7620825B2 (en) * 2005-03-28 2009-11-17 Akros Silicon Inc. Systems and methods operable to allow loop powering of networked devices
US7401315B2 (en) * 2005-11-14 2008-07-15 Avago Technologies General Ip Pte Ltd System and method for implementing package level IP preverification for system on chip devices
US7514780B2 (en) * 2006-03-15 2009-04-07 Hitachi, Ltd. Power semiconductor device
TW201039307A (en) * 2009-04-24 2010-11-01 Princeton Technology Corp Liquid crystal display
US20100327877A1 (en) * 2009-06-24 2010-12-30 Hynix Semiconductor Inc. Radio frequency identification (rfid) device and method for testing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02226753A (ja) * 1989-02-28 1990-09-10 Nec Corp マルチチップパッケージ
JPH02232959A (ja) * 1989-03-06 1990-09-14 Nec Corp システムｌｓｉ
JPH08167703A (ja) * 1994-10-11 1996-06-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
JPH1041458A (ja) * 1996-03-19 1998-02-13 Internatl Business Mach Corp <Ibm> バッファ回路用のサポート・チップを備えた半導体パッケージ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5892230A (ja) 1981-11-27 1983-06-01 Mitsubishi Electric Corp 半導体装置
DE69133311T2 (de) 1990-10-15 2004-06-24 Aptix Corp., San Jose Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung
US5149662A (en) 1991-03-27 1992-09-22 Integrated System Assemblies Corporation Methods for testing and burn-in of integrated circuit chips
US5198963A (en) 1991-11-21 1993-03-30 Motorola, Inc. Multiple integrated circuit module which simplifies handling and testing
US5703747A (en) 1995-02-22 1997-12-30 Voldman; Steven Howard Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore
US5808877A (en) * 1996-09-19 1998-09-15 Samsung Electronics Co., Ltd. Multichip package having exposed common pads
JP3938617B2 (ja) * 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム
US5918107A (en) 1998-04-13 1999-06-29 Micron Technology, Inc. Method and system for fabricating and testing assemblies containing wire bonded semiconductor dice
JPH11340421A (ja) * 1998-05-25 1999-12-10 Fujitsu Ltd メモリ及びロジック混載のｌｓｉデバイス
JP4246835B2 (ja) 1999-03-09 2009-04-02 ローム株式会社 半導体集積装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02226753A (ja) * 1989-02-28 1990-09-10 Nec Corp マルチチップパッケージ
JPH02232959A (ja) * 1989-03-06 1990-09-14 Nec Corp システムｌｓｉ
JPH08167703A (ja) * 1994-10-11 1996-06-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
JPH1041458A (ja) * 1996-03-19 1998-02-13 Internatl Business Mach Corp <Ibm> バッファ回路用のサポート・チップを備えた半導体パッケージ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007521636A (ja) * 2003-09-30 2007-08-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 可撓性の重ねられたチップ・アセンブリとその形成方法
JP2005259914A (ja) * 2004-03-10 2005-09-22 Nec Electronics Corp 半導体回路装置及びマルチ・チップ・パッケージ
JP4652703B2 (ja) * 2004-03-10 2011-03-16 ルネサスエレクトロニクス株式会社 半導体回路装置及びマルチ・チップ・パッケージ
JP2005286345A (ja) * 2004-03-26 2005-10-13 Inapac Technology Inc 複数の接地面を備えた半導体素子
US8237289B2 (en) 2007-01-30 2012-08-07 Kabushiki Kaisha Toshiba System in package device
JP2013183072A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置
JP2013065870A (ja) * 2012-11-12 2013-04-11 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
US6646342B2 (en) 2003-11-11
US20020149034A1 (en) 2002-10-17

Similar Documents

Publication Publication Date Title
JP4361724B2 (ja) 集積回路、半導体装置及びデータプロセシングシステム
KR101054665B1 (ko) 집적 회로 다이 ｉ／ｏ 셀들
US7999381B2 (en) High performance sub-system design and assembly
US7535102B2 (en) High performance sub-system design and assembly
US20070170601A1 (en) Semiconductor device and manufacturing method of them
US20020079591A1 (en) Semiconductor chip, set of semiconductor chips and multichip module
JP2002270759A (ja) 半導体チップ及びマルチチップモジュール
JP2766920B2 (ja) Ｉｃパッケージ及びその実装方法
JP5085829B2 (ja) 集積回路チップ構造
CN215600357U (zh) 一种高功率密度的sop8l封装引线框架
JP2002228725A (ja) 半導体チップ，マルチチップモジュール及びその接続テスト方法
JP3191743B2 (ja) 機能変更可能な半導体装置
KR101086519B1 (ko) 집적 회로 다이의 내부 신호 패드로의 접근 제공 방법 및패키지 집적 회로
US8030765B2 (en) Configuration terminal for integrated devices and method for configuring an integrated device
TWI821943B (zh) 輸入/輸出電路及其製造方法以及積體電路封裝方法
JP2005228932A (ja) 半導体装置
JP3935321B2 (ja) マルチチップモジュール
JP2006324359A (ja) 半導体チップ及び半導体装置
US6765302B2 (en) Semiconductor module having a configurable data width of an output bus, and a housing configuration having a semiconductor module
JP5908545B2 (ja) 高性能サブシステムの設計および組立体
US8039965B2 (en) Semiconductor device with reduced layout area having shared metal line between pads
JP2003031670A (ja) 半導体チップ
KR20010039774A (ko) 반도체 집적회로 및 반도체 집적회로의 제조방법
JPH0273718A (ja) 出力バッファー回路
JP2010239137A (ja) 高性能サブシステムの設計および組立体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080109

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090917

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100202

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100601