JPH02232959A - システムｌｓｉ - Google Patents
システムｌｓｉInfo
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- JPH02232959A JPH02232959A JP5427889A JP5427889A JPH02232959A JP H02232959 A JPH02232959 A JP H02232959A JP 5427889 A JP5427889 A JP 5427889A JP 5427889 A JP5427889 A JP 5427889A JP H02232959 A JPH02232959 A JP H02232959A
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- JP
- Japan
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- board
- lsi
- system lsi
- pads
- silicon substrate
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- Pending
Links
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- 239000010703 silicon Substances 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 19
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模集積回路の、特にその構造に関する。
従来の大規模集贋回路をふりかえってみると、あくまで
チップサイズの大型化と、素子の微細化，配線の微細化
による高集積度化の７プローチを続けてきた。
チップサイズの大型化と、素子の微細化，配線の微細化
による高集積度化の７プローチを続けてきた。
他方、マルチチップＬＳＩをセラミック基板上に搭載す
る手法として、いわゆるフリップチップ方式があり、第
４図にその概略断面図を示している。
る手法として、いわゆるフリップチップ方式があり、第
４図にその概略断面図を示している。
しかしながら、従来の技術を延長していたのでは次の様
な問題が浮上している。ここでは特にバイポーラ系ＥＣ
Ｌ型回路構成を成すＬＳＩに注目している。
な問題が浮上している。ここでは特にバイポーラ系ＥＣ
Ｌ型回路構成を成すＬＳＩに注目している。
まず第１に、チップの大型化と素子・配線の微細化が進
められていることによる低歩留り現象化である。このこ
とはロジックＬＳＩはもちろんのことであるがＲＡＭ−
ＬＳＩでは特に深刻である。
められていることによる低歩留り現象化である。このこ
とはロジックＬＳＩはもちろんのことであるがＲＡＭ−
ＬＳＩでは特に深刻である。
低歩留りはチップコストを益々上昇させているだけでな
く製品の製作ＴＡＴへも影響する場合もでてくる． 第２に、ＥＣＬ系では超高速性能を追求するが為に、チ
ップの大型化とともに消費電力が飛躍的に増大し続けて
いる。最近では数十ワット／チップはもちろんのこと５
０〜６０ワット／チップといったゲート・アレイも開発
されている。これらのチップを設計する際に常に難題と
なるのが電源供給用のチップ内電源配線である。即ち、
チップ内の電位ドロップを押えようとするなら配線の内
での電源系が占める割合は増加する一方であり、結局信
号用配線チャンネルが不足してしまい、例えばゲートア
レイの場合、集積度は上がっても実効的使用可能なゲー
ト数はかなり制限されてしまうケースが多い。
く製品の製作ＴＡＴへも影響する場合もでてくる． 第２に、ＥＣＬ系では超高速性能を追求するが為に、チ
ップの大型化とともに消費電力が飛躍的に増大し続けて
いる。最近では数十ワット／チップはもちろんのこと５
０〜６０ワット／チップといったゲート・アレイも開発
されている。これらのチップを設計する際に常に難題と
なるのが電源供給用のチップ内電源配線である。即ち、
チップ内の電位ドロップを押えようとするなら配線の内
での電源系が占める割合は増加する一方であり、結局信
号用配線チャンネルが不足してしまい、例えばゲートア
レイの場合、集積度は上がっても実効的使用可能なゲー
ト数はかなり制限されてしまうケースが多い。
本発明のシステムＬＳＩ構造体は、既にテストパッドへ
の探針により試験確認された複数の大規模ＬＳＩがあり
、一方、大型シリコン基板上に絶縁層を介して形成され
た複数層の金層配線層を持つ単一シリコン基板上に、こ
れらの複数大規模ＬＳＩが両表面が対峙する方向でハン
ダポール等の接続技術により接続され、更に、この単一
シリコン基板上の四辺には多数のパッドが形成されてい
る。
の探針により試験確認された複数の大規模ＬＳＩがあり
、一方、大型シリコン基板上に絶縁層を介して形成され
た複数層の金層配線層を持つ単一シリコン基板上に、こ
れらの複数大規模ＬＳＩが両表面が対峙する方向でハン
ダポール等の接続技術により接続され、更に、この単一
シリコン基板上の四辺には多数のパッドが形成されてい
る。
すなわち、本発明では複数チップを単一シリコン基板に
搭載することにより大規模ＬＳＩ、即ちシステムＬＳＩ
を構築しており、そして、このシリコン基板にパッドや
バンプを形成することにより実装上は単一チップ扱いと
することができる。
搭載することにより大規模ＬＳＩ、即ちシステムＬＳＩ
を構築しており、そして、このシリコン基板にパッドや
バンプを形成することにより実装上は単一チップ扱いと
することができる。
さらに、当該シリコン基板上には多層配線層が形成され
ており、複数チップ間の信号配線やパッドとの入力出信
号接続はもちろんのこと、複数チップへの電源供給の為
の電源配線も布設されている。
ており、複数チップ間の信号配線やパッドとの入力出信
号接続はもちろんのこと、複数チップへの電源供給の為
の電源配線も布設されている。
一方、フリ，プチップ方式では基板として七ラミックを
使う例が多いが、本発明では、シリコン基板に従来ＬＳ
Ｉ製法と同じ配線層を製造し、その上にマルチチップＬ
ＳＩを搭載しようとするものである。
使う例が多いが、本発明では、シリコン基板に従来ＬＳ
Ｉ製法と同じ配線層を製造し、その上にマルチチップＬ
ＳＩを搭載しようとするものである。
第１図は、本発明のシステムＬＳＩ構造体の平面図であ
る。第２図は同、断面概略構造図である。
る。第２図は同、断面概略構造図である。
本実施例では単一のシリコン基板（ｌＯ）に四ヶのＬ
Ｓ Ｉ （１）が搭載されている。１ｌは本システムＬ
ＳＩの対外部とのインターフェスとなるパッド群であり
、ＴＡＢ対応の場合を想定して、金バンプ構造となって
いる。
Ｓ Ｉ （１）が搭載されている。１ｌは本システムＬ
ＳＩの対外部とのインターフェスとなるパッド群であり
、ＴＡＢ対応の場合を想定して、金バンプ構造となって
いる。
シリコン基板（ｌＯ）にはトランジスタ等の拡散素子は
無く、絶縁層（１４）を介して複数の金属配線層（１８
）が形成されており、チップ間の信号配線、パッドへの
入出力配線、及び電源系配線として使用されている． １６はハンダポールを示しており、１５はその押え的役
割を果たく部分である。複数のＬＳＩ群（１）は基板（
２）をはじめ、全て従来型ＬＳＩ構造と考えて良いがハ
ンダポール（１６）を受けるための押え的部分（１５）
が形成されているのはシリコン基板と同様である。
無く、絶縁層（１４）を介して複数の金属配線層（１８
）が形成されており、チップ間の信号配線、パッドへの
入出力配線、及び電源系配線として使用されている． １６はハンダポールを示しており、１５はその押え的役
割を果たく部分である。複数のＬＳＩ群（１）は基板（
２）をはじめ、全て従来型ＬＳＩ構造と考えて良いがハ
ンダポール（１６）を受けるための押え的部分（１５）
が形成されているのはシリコン基板と同様である。
第３は本発明の第２の実施例を示すシステムＬＳＩの平
面図である。基本的には第１の実施例と同じであるが、
本例では搭載される単体ＬＳＩが複数サイズの場合を示
している。
面図である。基本的には第１の実施例と同じであるが、
本例では搭載される単体ＬＳＩが複数サイズの場合を示
している。
即ち、歩留り的には大型チップが比較的可能なゲートア
レイ等を、より大きなチップサイズ（１′）とし、歩留
り的により厳しいＲＡＭ等をより小さなチップサイズ（
１″）としている。搭載する単一シリコン基板（１０）
のサイズは第１の実施例と同じであるので、システムＬ
ＳＩとしてはインターフェース，サイズ等はコンパチブ
ルとなる。このことは更なるシステム構成の際に極めて
自由度の高い構成ができることを示している。
レイ等を、より大きなチップサイズ（１′）とし、歩留
り的により厳しいＲＡＭ等をより小さなチップサイズ（
１″）としている。搭載する単一シリコン基板（１０）
のサイズは第１の実施例と同じであるので、システムＬ
ＳＩとしてはインターフェース，サイズ等はコンパチブ
ルとなる。このことは更なるシステム構成の際に極めて
自由度の高い構成ができることを示している。
以上説明したように本発明は、大規模ＬＳＩ複数個を単
一のシリフン基板に搭載し、本基板には従来ＬＳＩと同
じ様なパッドを有することにより次の様な効果が期待で
きる。
一のシリフン基板に搭載し、本基板には従来ＬＳＩと同
じ様なパッドを有することにより次の様な効果が期待で
きる。
まず第１に、大規模ＬＳＩ、特にＲＡＭ系ＬＳＩでは大
型・高集積化に伴なう低歩留りに悩まされてきたが、本
例の如き複数チップ構成とすることにより各領域の部分
良品を集合させることにより全体チップの良品が得られ
るので、結果的に歩留り対策となり得る。その際各部分
ＬＳＩは単独のテストを実行できるのであるから、その
後の組立歩留りのみが課題となる。
型・高集積化に伴なう低歩留りに悩まされてきたが、本
例の如き複数チップ構成とすることにより各領域の部分
良品を集合させることにより全体チップの良品が得られ
るので、結果的に歩留り対策となり得る。その際各部分
ＬＳＩは単独のテストを実行できるのであるから、その
後の組立歩留りのみが課題となる。
第２に、単一シリコン基板の大きさを統一するだけで、
システムＬＳＩ間は同一実装形態をとれる。即ち、シリ
コン基板に搭載される複数ＬＳＩのサイズはバラバラで
もかまわないし、そのプロセスさえ異なってもかまわな
い。更に既に開発済みのＬＳＩを、接続部のみの変更の
みでそのまま利用することも可能である。
システムＬＳＩ間は同一実装形態をとれる。即ち、シリ
コン基板に搭載される複数ＬＳＩのサイズはバラバラで
もかまわないし、そのプロセスさえ異なってもかまわな
い。更に既に開発済みのＬＳＩを、接続部のみの変更の
みでそのまま利用することも可能である。
の実施例を示すシステムＬＳＩの平面図、第４図は従来
技術の例として、セラミック基板上にＬＳＩを搭載した
、いわゆるフリップチップの概略断面図である。
技術の例として、セラミック基板上にＬＳＩを搭載した
、いわゆるフリップチップの概略断面図である。
１． １’ ， １″，１−・・・・・・大規模集積回
路、１０・・・大型シリコン基板、１１・・・・・・バ
ンプ、２，１３・・・・・・シリコン基板、３・・・・
・・パッド、４，１７．２２・・・・・・層間絶縁膜、
５，１８．２１金属配線層、１４・・・・・・絶縁膜、
１２・・・・・・バックメタル、１６・・・・・・ハン
ダポール、１５・・・・・・ハンダポール受け金属、２
０・・・・・・セラミック基板。
路、１０・・・大型シリコン基板、１１・・・・・・バ
ンプ、２，１３・・・・・・シリコン基板、３・・・・
・・パッド、４，１７．２２・・・・・・層間絶縁膜、
５，１８．２１金属配線層、１４・・・・・・絶縁膜、
１２・・・・・・バックメタル、１６・・・・・・ハン
ダポール、１５・・・・・・ハンダポール受け金属、２
０・・・・・・セラミック基板。
代理人 弁理士 内 原 晋
第１図は本発明のシステムＬＳＩ構造体の平面図、第２
図は、同断面概略構造図、第３図は第２第 閉
図は、同断面概略構造図、第３図は第２第 閉
Claims (3)
- （１）大型シリコン基板上に絶縁層を介して複数の金属
配線層を形成し、当該基板の四辺には多数の信号及び電
源を接続するパッドを形成し、一方、既に試験確認され
た複数の大規模集積回路を当該基板上に両表面が対峙す
る方向にてハンダボールで接続されることを特徴とする
システムＬＳＩ。 - （２）特許請求の範囲第１項に記載されたシステムＬＳ
Ｉに於て、大型シリコン基板上の金属配線の形成は、マ
スタースライス方式にて製作されることを特徴とするシ
ステムＬＳＩ。 - （３）特許請求の範囲第１項に記載されたシステムＬＳ
Ｉに於て、シリコン基板の四辺に形成されるパッドが、
ＴＡＢ方式用のバンプであることを特徴とするシステム
ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5427889A JPH02232959A (ja) | 1989-03-06 | 1989-03-06 | システムｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5427889A JPH02232959A (ja) | 1989-03-06 | 1989-03-06 | システムｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02232959A true JPH02232959A (ja) | 1990-09-14 |
Family
ID=12966102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5427889A Pending JPH02232959A (ja) | 1989-03-06 | 1989-03-06 | システムｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02232959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270759A (ja) * | 2001-03-14 | 2002-09-20 | Matsushita Electric Ind Co Ltd | 半導体チップ及びマルチチップモジュール |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332678A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Lsi mounting package |
| JPS61128537A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | Ｌｓｉチツプの実装構造 |
-
1989
- 1989-03-06 JP JP5427889A patent/JPH02232959A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332678A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Lsi mounting package |
| JPS61128537A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | Ｌｓｉチツプの実装構造 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270759A (ja) * | 2001-03-14 | 2002-09-20 | Matsushita Electric Ind Co Ltd | 半導体チップ及びマルチチップモジュール |
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