JPH0230176A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0230176A JPH0230176A JP63181024A JP18102488A JPH0230176A JP H0230176 A JPH0230176 A JP H0230176A JP 63181024 A JP63181024 A JP 63181024A JP 18102488 A JP18102488 A JP 18102488A JP H0230176 A JPH0230176 A JP H0230176A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にマスタースライス
型半導体集積回路に関する。
型半導体集積回路に関する。
近年、オフィスコンピュータ、端末周辺装置、制御装置
等への大規模半導体集積回路（以後ＬＳＩと記す）の普
及は目覚しい。これらのＬＳＩは、多品種小量生産の傾
向が強く、製造コストの低減、開発期間の短縮のため、
ゲートアレイによるセミカスタム化が進んでいる。最近
では、ＣＡ Ｄ （Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄ
ｅｓｉｇｎ）技術の進歩によりゲートアレイよりも多機
能なＬＳＩを１チツプ化できるスタンダード・セルも利
用されている。
等への大規模半導体集積回路（以後ＬＳＩと記す）の普
及は目覚しい。これらのＬＳＩは、多品種小量生産の傾
向が強く、製造コストの低減、開発期間の短縮のため、
ゲートアレイによるセミカスタム化が進んでいる。最近
では、ＣＡ Ｄ （Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄ
ｅｓｉｇｎ）技術の進歩によりゲートアレイよりも多機
能なＬＳＩを１チツプ化できるスタンダード・セルも利
用されている。
これらのカスタムＬＳＩはロジック回路が中心であった
が、ＣＰＵ、メモリアナログ等を複合化したＬＳＩも多
くなっている。
が、ＣＰＵ、メモリアナログ等を複合化したＬＳＩも多
くなっている。
第４図は従来の複合化ＬＳＩの半導体チップの一例の平
面図である。
面図である。
半導体チップ１に入出力パッド２、ロジック部３、ＣＰ
Ｕ４、メモリ部５のそれぞれが独立であることはなく、
相互に信号線６により結合されている。
Ｕ４、メモリ部５のそれぞれが独立であることはなく、
相互に信号線６により結合されている。
上述した複合−化ＬＳＩのテストは、すべての機能を効
率よくチエツクすることができながった。
率よくチエツクすることができながった。
すなわち、ロジック部３、ＣＰＵ４、メモリ部５等ごと
に独立に信号線がパッドに出ているのではなく、ロジッ
ク部からメモリ部へ入力させる信号があれは、ロジック
部からＣＰＵへ入力される信号線等に分配されている。
に独立に信号線がパッドに出ているのではなく、ロジッ
ク部からメモリ部へ入力させる信号があれは、ロジック
部からＣＰＵへ入力される信号線等に分配されている。
従って、ロジック部、ＣＰＵ部、メモリ部をそれぞれ独
立に試験にすることは不可能であり、十分な機能を試験
できないという欠点がある。
立に試験にすることは不可能であり、十分な機能を試験
できないという欠点がある。
また、テスト端子を設けることにより各機能部ごとに独
立させて、内部信号を検出する方法もあるが、これでは
多ピン化が進むにつれて信号切換え用のブロックが増大
してしまうことに加え、信号切換え用のブロックが故障
してしまうとテスト不可能となる欠点があった。
立させて、内部信号を検出する方法もあるが、これでは
多ピン化が進むにつれて信号切換え用のブロックが増大
してしまうことに加え、信号切換え用のブロックが故障
してしまうとテスト不可能となる欠点があった。
本発明は、半導体チップ上に設けられる内部論理セルと
、前記半導体チップ上の周辺部に設けられる複数の入出
力パッドと、前記内部論理セルと前記入出力パッドとを
接続する入出力バッファセルとを有する半導体集積回路
において、異なる機能部の信号線を短絡し前記信号線を
ボンディングパッドに接続し、電源線は各機能部ごとに
分離し、それぞれの電源線は異なるボンディングパッド
に接続したものである。
、前記半導体チップ上の周辺部に設けられる複数の入出
力パッドと、前記内部論理セルと前記入出力パッドとを
接続する入出力バッファセルとを有する半導体集積回路
において、異なる機能部の信号線を短絡し前記信号線を
ボンディングパッドに接続し、電源線は各機能部ごとに
分離し、それぞれの電源線は異なるボンディングパッド
に接続したものである。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の平面図である。
本実施例は、第４図に示す従来例の回路において、ロジ
ック部３の入出力信号、ＣＰ Ｕ ４の入出力信号並び
にメモリ部５の入出力信号をすべて取出せるように、例
えばロジック部３の信号とＣＰＵ４の信号を短絡させ、
あるいはメモリ部５の信号とＣＰＵ４の信号を短絡させ
て、入出力パッド２にその信号を取出す。
ック部３の入出力信号、ＣＰ Ｕ ４の入出力信号並び
にメモリ部５の入出力信号をすべて取出せるように、例
えばロジック部３の信号とＣＰＵ４の信号を短絡させ、
あるいはメモリ部５の信号とＣＰＵ４の信号を短絡させ
て、入出力パッド２にその信号を取出す。
一方、電源線においては、第２図に示すように、各機能
部ごとに電源線Ｂを分離し、異なる電源供給パッド１１
へその電源供給線を引廻す。
部ごとに電源線Ｂを分離し、異なる電源供給パッド１１
へその電源供給線を引廻す。
以上のような電源線１３、信号線６を持つマスクパター
ンを作成しておく。そして、半導体チップの特性をケー
スに組立てる前の半導体チップレベルにおいて確認する
。すなわち、チップレベルでロジック部３、ＣＰＵ４、
メモリ部５等のように個々の機能部を試験してやること
により効率的なテスティングを行うことができ、かつ不
良検出率を向上させることができる。
ンを作成しておく。そして、半導体チップの特性をケー
スに組立てる前の半導体チップレベルにおいて確認する
。すなわち、チップレベルでロジック部３、ＣＰＵ４、
メモリ部５等のように個々の機能部を試験してやること
により効率的なテスティングを行うことができ、かつ不
良検出率を向上させることができる。
この後、あらかじめ不要な信号線については、削除でき
るように座標を指定しておき、レーザビーム等で削除す
る。これに対して電源線１３については、第２図に示す
ように、独立に電源供給パッド１１に引出されているが
、組立により各電源線１３は短絡される。そして、パッ
ケージピンにその電源が取出されるが、特に電源ビンが
増設される訳ではない。
るように座標を指定しておき、レーザビーム等で削除す
る。これに対して電源線１３については、第２図に示す
ように、独立に電源供給パッド１１に引出されているが
、組立により各電源線１３は短絡される。そして、パッ
ケージピンにその電源が取出されるが、特に電源ビンが
増設される訳ではない。
第３図（ａ）、（ｂ’）は本発明の第２の実施例を説明
するための工程順に示した複合化ＬＳＩの電源線部分の
断面図である。
するための工程順に示した複合化ＬＳＩの電源線部分の
断面図である。
本実施例は、信号線６については第１の実施例と同じで
あるが、各機能部が複数にわたる場合や第２図に示す電
源線１３が組立ですべて短絡できない場合に適用される
ものである。
あるが、各機能部が複数にわたる場合や第２図に示す電
源線１３が組立ですべて短絡できない場合に適用される
ものである。
まず、第３図（ａ）に示すように、独立な電源配線層２
３．２４の境界部分に異層の電源短絡用配線層２５を形
成する。この配線層は、この状態。
３．２４の境界部分に異層の電源短絡用配線層２５を形
成する。この配線層は、この状態。
では電源配線層２３と２４間の短絡させることができな
い。
い。
次に、第３図（ｂ）に示すように、レーザビーム２６等
で第１層と第２層との間を短絡させる二とにより一本の
パッケージピンから電源が供給できる。
で第１層と第２層との間を短絡させる二とにより一本の
パッケージピンから電源が供給できる。
本実施例においては、電源供給用のパッケージピンに制
限がある場合や複数の機能部を有するＬＳＩにおいて特
に有効である。
限がある場合や複数の機能部を有するＬＳＩにおいて特
に有効である。
以上説明したように、本発明は、テスト用端子を増設す
ることなく、各機能部の入出力信号をすべてパッドに取
出すことにより効率的な試験が可能になるとともに、不
良検出率が向上するという効果がある。
ることなく、各機能部の入出力信号をすべてパッドに取
出すことにより効率的な試験が可能になるとともに、不
良検出率が向上するという効果がある。
第１図は本発明の第１の実施例を示す半導体チップの平
面図、第２図は本発明の第１の実施例を電源供給線部の
平面図、第３図（ａ）、（ｂ）は本発明の第２の実施例
を説明するための工程順に示した電源線部分の断面図、
第４図は従来の半導体チップの一例の平面図である。 １・・・半導体チップ、２・・・入出力パッド、３・・
・ロジック部、４・・・ＣＰＵ、５・・・メモリ部、６
・・・信号線、１１・・・電源供給パッド、１２・・・
スルーホール、１３・・・電源線、２１・・・半導体基
板、２２・・・絶縁膜、２３・・・電源配線層、２４・
・・電源短絡用配線層、２５・・・レーザビーム。
面図、第２図は本発明の第１の実施例を電源供給線部の
平面図、第３図（ａ）、（ｂ）は本発明の第２の実施例
を説明するための工程順に示した電源線部分の断面図、
第４図は従来の半導体チップの一例の平面図である。 １・・・半導体チップ、２・・・入出力パッド、３・・
・ロジック部、４・・・ＣＰＵ、５・・・メモリ部、６
・・・信号線、１１・・・電源供給パッド、１２・・・
スルーホール、１３・・・電源線、２１・・・半導体基
板、２２・・・絶縁膜、２３・・・電源配線層、２４・
・・電源短絡用配線層、２５・・・レーザビーム。
Claims (1)
- 半導体チップ上に設けられる内部論理セルと、前記半導
体チップ上の周辺部に設けられる複数の入出力パッドと
、前記内部論理セルと前記入出力パッドとを接続する入
出力バッファセルとを有する半導体集積回路において、
異なる機能部の信号線を短絡し前記信号線をボンディン
グパッドに接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181024A JPH0230176A (ja) | 1988-07-19 | 1988-07-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181024A JPH0230176A (ja) | 1988-07-19 | 1988-07-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230176A true JPH0230176A (ja) | 1990-01-31 |
Family
ID=16093430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181024A Pending JPH0230176A (ja) | 1988-07-19 | 1988-07-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230176A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243346A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 複数個の半導体集積回路を実装した回路装置 |
| US5394032A (en) * | 1992-03-07 | 1995-02-28 | Robert Bosch Gmbh | Programming details of a programmable circuit |
| JP2006080514A (ja) * | 2002-12-25 | 2006-03-23 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2006222351A (ja) * | 2005-02-14 | 2006-08-24 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| US8058672B2 (en) | 2002-12-25 | 2011-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
-
1988
- 1988-07-19 JP JP63181024A patent/JPH0230176A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243346A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 複数個の半導体集積回路を実装した回路装置 |
| US5394032A (en) * | 1992-03-07 | 1995-02-28 | Robert Bosch Gmbh | Programming details of a programmable circuit |
| JP2006080514A (ja) * | 2002-12-25 | 2006-03-23 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US8058672B2 (en) | 2002-12-25 | 2011-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US8227837B2 (en) | 2002-12-25 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US8569802B2 (en) | 2002-12-25 | 2013-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| JP2006222351A (ja) * | 2005-02-14 | 2006-08-24 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
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