JPH0629456A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0629456A JPH0629456A JP20723192A JP20723192A JPH0629456A JP H0629456 A JPH0629456 A JP H0629456A JP 20723192 A JP20723192 A JP 20723192A JP 20723192 A JP20723192 A JP 20723192A JP H0629456 A JPH0629456 A JP H0629456A
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Abstract
(57)【要約】
【目的】 マルチチップモジュールのチップ面積を削減
し製品歩留まりを高めつつ、その内部における信号遅延
を抑制する。これにより、マルチチップモジュール技術
を用いたコンピュータ等の低コスト化及び高速化を推進
する。 【構成】 マルチチップモジュールを構成する複数のチ
ップ３を、チップ搭載基板１ａにフェイスアップ搭載
し、その表面に上記チップ３を電気的に結合するための
チップ間配線層４が形成される配線基板２ａをその表面
がチップ搭載基板１ａのチップ搭載面に対向すべく張り
合わせる。また、チップ搭載基板１ａの裏面を、所定の
放熱板に接合するとともに、配線基板２ａの裏面に、貫
通配線６を介して対応するチップ間配線層４に結合され
るボンディングパッド５ａを設け、これらのパッドと対
応する外部端子とをＬＯＣ技術により結合する。
し製品歩留まりを高めつつ、その内部における信号遅延
を抑制する。これにより、マルチチップモジュール技術
を用いたコンピュータ等の低コスト化及び高速化を推進
する。 【構成】 マルチチップモジュールを構成する複数のチ
ップ３を、チップ搭載基板１ａにフェイスアップ搭載
し、その表面に上記チップ３を電気的に結合するための
チップ間配線層４が形成される配線基板２ａをその表面
がチップ搭載基板１ａのチップ搭載面に対向すべく張り
合わせる。また、チップ搭載基板１ａの裏面を、所定の
放熱板に接合するとともに、配線基板２ａの裏面に、貫
通配線６を介して対応するチップ間配線層４に結合され
るボンディングパッド５ａを設け、これらのパッドと対
応する外部端子とをＬＯＣ技術により結合する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、例
えば、コンピュータを構成するマルチチップモジュール
等に利用して特に有効な技術に関するものである。
えば、コンピュータを構成するマルチチップモジュール
等に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】コンピュータ等の実装効率を高めその小
型化・高速化を推進する一つの方法として、中央処理装
置や各周辺装置を１枚のウエハ上に形成するモノリシッ
クＷＳＩ（Ｗａｆｅｒ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔ
ｉｏｎ）技術があり、他の一つの方法として、例えば装
置ごとに形成される複数のチップ（半導体基板）を１枚
の基板上に搭載するマルチチップモジュール技術があ
る。
型化・高速化を推進する一つの方法として、中央処理装
置や各周辺装置を１枚のウエハ上に形成するモノリシッ
クＷＳＩ（Ｗａｆｅｒ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔ
ｉｏｎ）技術があり、他の一つの方法として、例えば装
置ごとに形成される複数のチップ（半導体基板）を１枚
の基板上に搭載するマルチチップモジュール技術があ
る。
【０００３】モノリシックＷＳＩ技術ならびにマルチチ
ップモジュール技術については、例えば、１９８７年６
月、日経マグロウヒル社発行の『日経エレクトロニク
ス』第１４１頁〜第１６１頁等に記載されている。
ップモジュール技術については、例えば、１９８７年６
月、日経マグロウヒル社発行の『日経エレクトロニク
ス』第１４１頁〜第１６１頁等に記載されている。
【０００４】
【発明が解決しようとする課題】近年、コンピュータ等
の高速化・大規模化には目を見張るものがあり、これを
構成する集積回路も微細化・高集積化の一途にある。こ
のような中、従来のモノリシックＷＳＩ技術は、特にチ
ップ面積の増大と製品歩留まりの低下という点で問題を
孕み、高速・大規模なシステム構築には適合しにくい。
の高速化・大規模化には目を見張るものがあり、これを
構成する集積回路も微細化・高集積化の一途にある。こ
のような中、従来のモノリシックＷＳＩ技術は、特にチ
ップ面積の増大と製品歩留まりの低下という点で問題を
孕み、高速・大規模なシステム構築には適合しにくい。
【０００５】一方、従来のマルチチップモジュール技術
において、マルチチップモジュールを構成する複数のチ
ップ３は、図５に例示されるように、その裏面をチップ
搭載基板１ｄに接合すべくフェイスアップ搭載され、チ
ップ間の配線は、チップ搭載基板１ｄに設けられたチッ
プ間配線用パッド１０を介して行われる。この場合、チ
ップ搭載基板１ｄにはチップ間配線用パッド１０を設け
るためのスペースが必要となり、マルチチップモジュー
ルの小型化が制約を受けるとともに、チップ間配線つま
りボンディングワイヤ９等の信号遅延によってマルチチ
ップモジュールの高速化が制約を受ける。これに対処す
るため、図６に例示されるように、チップ３をチップ搭
載基板１ｄに埋め込み搭載しチップ表面とチップ搭載基
板表面の段差を縮小して、直接チップ間配線層４を形成
する方法が採られる。しかし、この方法では、チップ３
をチップ搭載基板１ｄに埋め込むことでマルチチップモ
ジュールの製造工程が複雑化し、その設計自由度が低下
する。
において、マルチチップモジュールを構成する複数のチ
ップ３は、図５に例示されるように、その裏面をチップ
搭載基板１ｄに接合すべくフェイスアップ搭載され、チ
ップ間の配線は、チップ搭載基板１ｄに設けられたチッ
プ間配線用パッド１０を介して行われる。この場合、チ
ップ搭載基板１ｄにはチップ間配線用パッド１０を設け
るためのスペースが必要となり、マルチチップモジュー
ルの小型化が制約を受けるとともに、チップ間配線つま
りボンディングワイヤ９等の信号遅延によってマルチチ
ップモジュールの高速化が制約を受ける。これに対処す
るため、図６に例示されるように、チップ３をチップ搭
載基板１ｄに埋め込み搭載しチップ表面とチップ搭載基
板表面の段差を縮小して、直接チップ間配線層４を形成
する方法が採られる。しかし、この方法では、チップ３
をチップ搭載基板１ｄに埋め込むことでマルチチップモ
ジュールの製造工程が複雑化し、その設計自由度が低下
する。
【０００６】この発明の目的は、マルチチップモジュー
ルのチップ面積を削減し製品歩留まりを高めつつ、その
内部における信号遅延を抑制することにある。この発明
の他の目的は、その製造工程を複雑化させその設計自由
度を低下させることなく、マルチチップモジュール技術
を用いたコンピュータ等の低コスト化を推進し、その高
速化を推進することにある。
ルのチップ面積を削減し製品歩留まりを高めつつ、その
内部における信号遅延を抑制することにある。この発明
の他の目的は、その製造工程を複雑化させその設計自由
度を低下させることなく、マルチチップモジュール技術
を用いたコンピュータ等の低コスト化を推進し、その高
速化を推進することにある。
【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、コンピュータ等のマルチチッ
プモジュールを構成する複数のチップを、第１の基板に
フェイスアップ搭載し、その表面にチップ間結合の配線
層が形成される第２の基板を、その表面が第１の基板の
チップ搭載面に対向すべく張り合わせる。また、第１の
基板の裏面を、所定の放熱手段に接合するとともに、第
２の基板の裏面に、貫通端子を介して表面の対応する配
線層に結合されるボンディングパッドを設け、これらの
パッドと対応する外部端子とをＬＯＣ（Ｌｅａｄ Ｏｎ
Ｃｈｉｐ）技術によって結合する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、コンピュータ等のマルチチッ
プモジュールを構成する複数のチップを、第１の基板に
フェイスアップ搭載し、その表面にチップ間結合の配線
層が形成される第２の基板を、その表面が第１の基板の
チップ搭載面に対向すべく張り合わせる。また、第１の
基板の裏面を、所定の放熱手段に接合するとともに、第
２の基板の裏面に、貫通端子を介して表面の対応する配
線層に結合されるボンディングパッドを設け、これらの
パッドと対応する外部端子とをＬＯＣ（Ｌｅａｄ Ｏｎ
Ｃｈｉｐ）技術によって結合する。
【０００９】
【作用】上記手段によれば、マルチチップモジュールの
放熱効果を高めつつ、マルチチップモジュールを構成す
る複数のチップを第１の基板に高密度実装して、そのチ
ップ面積を削減できるとともに、チップ間ならびにチッ
プ及び外部端子間の配線長を短縮して、マルチチップモ
ジュール内における信号遅延を抑制することができる。
これらの結果、その製造工程を複雑化させその設計自由
度を低下させることなく、マルチチップモジュール技術
を用いたコンピュータ等の低コスト化を推進し、その高
速化を推進することができる。
放熱効果を高めつつ、マルチチップモジュールを構成す
る複数のチップを第１の基板に高密度実装して、そのチ
ップ面積を削減できるとともに、チップ間ならびにチッ
プ及び外部端子間の配線長を短縮して、マルチチップモ
ジュール内における信号遅延を抑制することができる。
これらの結果、その製造工程を複雑化させその設計自由
度を低下させることなく、マルチチップモジュール技術
を用いたコンピュータ等の低コスト化を推進し、その高
速化を推進することができる。
【００１０】
【実施例】図１には、この発明が適用されたマルチチッ
プモジュールの第１の実施例の断面構造図が示されてい
る。同図をもとに、この実施例のマルチチップモジュー
ルの実装形態とその特徴について説明する。なお、この
実施例のマルチチップモジュールは、特に制限されない
が、コンピュータの中央処理装置及び周辺装置等の主要
部分を構成する。以下の説明は、主にマルチチップモジ
ュールの実装形態を中心にして行い、コンピュータなら
びに各チップの論理機能に関する説明については、この
発明に直接関係がないので割愛する。また、以下の断面
構造図は、マルチチップモジュールの各部の位置関係を
説明するためのものであって、その大きさや具体的形状
に制約を与えるものではない。
プモジュールの第１の実施例の断面構造図が示されてい
る。同図をもとに、この実施例のマルチチップモジュー
ルの実装形態とその特徴について説明する。なお、この
実施例のマルチチップモジュールは、特に制限されない
が、コンピュータの中央処理装置及び周辺装置等の主要
部分を構成する。以下の説明は、主にマルチチップモジ
ュールの実装形態を中心にして行い、コンピュータなら
びに各チップの論理機能に関する説明については、この
発明に直接関係がないので割愛する。また、以下の断面
構造図は、マルチチップモジュールの各部の位置関係を
説明するためのものであって、その大きさや具体的形状
に制約を与えるものではない。
【００１１】図１において、この実施例のマルチチップ
モジュールは、複数のチップ３がいわゆるフェイスアッ
プ搭載されるチップ搭載基板１ａ（第１の基板）と、こ
れらのチップ間を電気的に結合するための複数のチップ
間配線層４が形成される配線基板２ａ（第２の基板）と
を備える。チップ搭載基板１ａは、特に制限されない
が、所定の厚みを持つ単結晶シリコンからなり、充分な
機械的強度を有する。また、チップ搭載基板１ａに搭載
されるチップ３のそれぞれは、単結晶シリコンからなる
半導体基板を基体として構成され、その表面には、予め
コンピュータの中央処理装置やランダムアクセスメモリ
及びリードオンリーメモリ等の記憶装置ならびにその他
の周辺装置として機能的にまとまりを持つ所定の集積回
路が形成される。チップ３の表面には、さらにチップ間
の信号配線や外部からの入力信号線又は出力信号線との
結合に供される複数のパッドが設けられる。
モジュールは、複数のチップ３がいわゆるフェイスアッ
プ搭載されるチップ搭載基板１ａ（第１の基板）と、こ
れらのチップ間を電気的に結合するための複数のチップ
間配線層４が形成される配線基板２ａ（第２の基板）と
を備える。チップ搭載基板１ａは、特に制限されない
が、所定の厚みを持つ単結晶シリコンからなり、充分な
機械的強度を有する。また、チップ搭載基板１ａに搭載
されるチップ３のそれぞれは、単結晶シリコンからなる
半導体基板を基体として構成され、その表面には、予め
コンピュータの中央処理装置やランダムアクセスメモリ
及びリードオンリーメモリ等の記憶装置ならびにその他
の周辺装置として機能的にまとまりを持つ所定の集積回
路が形成される。チップ３の表面には、さらにチップ間
の信号配線や外部からの入力信号線又は出力信号線との
結合に供される複数のパッドが設けられる。
【００１２】一方、配線基板２ａは、同様に所定の厚み
を持つ単結晶シリコンからなり、その表面に形成される
チップ間配線層４は、アルミニウム等の金属配線層をそ
の形成材料とする。配線基板２ａの裏面には、同様にア
ルミニウム等の金属材料をもとに、外部端子との実質的
な結合を実現するための複数のボンディングパッド５ａ
が形成される。ボンディングパッド５ａは、配線基板２
ａを貫通して形成される貫通配線６を介して、対応する
チップ間配線層４に結合される。
を持つ単結晶シリコンからなり、その表面に形成される
チップ間配線層４は、アルミニウム等の金属配線層をそ
の形成材料とする。配線基板２ａの裏面には、同様にア
ルミニウム等の金属材料をもとに、外部端子との実質的
な結合を実現するための複数のボンディングパッド５ａ
が形成される。ボンディングパッド５ａは、配線基板２
ａを貫通して形成される貫通配線６を介して、対応する
チップ間配線層４に結合される。
【００１３】配線基板２ａは、その表面がチップ搭載基
板１ａのチップ搭載面と対向すべく張り合わされる。こ
のとき、配線基板２ａの表面に形成されたチップ間配線
層４は、例えばハンダバンプからなる配線接続部８を介
してチップ３の対応するパッドに結合される。また、配
線基板２ａの裏面に形成されるボンディングパッド５ａ
は、図示されないリードフレームを介して対応する外部
端子に結合される。この実施例において、マルチチップ
モジュールは、いわゆるＬＯＣパッケージ方式を採り、
配線基板２ａの裏面に形成されるボンディングパッド５
ａと対応する外部端子との間を結合するためのリードフ
レームは、配線基板２ａの裏面つまりは対応するボンデ
ィングパッド５ａに近接する位置まで延長される。これ
により、リードフレーム及びボンディングパッド間に設
けられるボンディングワイヤの配線長が短縮され、その
寄生インダクタンスが抑制される。
板１ａのチップ搭載面と対向すべく張り合わされる。こ
のとき、配線基板２ａの表面に形成されたチップ間配線
層４は、例えばハンダバンプからなる配線接続部８を介
してチップ３の対応するパッドに結合される。また、配
線基板２ａの裏面に形成されるボンディングパッド５ａ
は、図示されないリードフレームを介して対応する外部
端子に結合される。この実施例において、マルチチップ
モジュールは、いわゆるＬＯＣパッケージ方式を採り、
配線基板２ａの裏面に形成されるボンディングパッド５
ａと対応する外部端子との間を結合するためのリードフ
レームは、配線基板２ａの裏面つまりは対応するボンデ
ィングパッド５ａに近接する位置まで延長される。これ
により、リードフレーム及びボンディングパッド間に設
けられるボンディングワイヤの配線長が短縮され、その
寄生インダクタンスが抑制される。
【００１４】ところで、配線基板２ａは、所定の入力信
号に対応して設けられる静電保護回路７を備える。これ
らの静電保護回路７の入力ノードは、対応する配線層４
及び貫通配線６を介して配線基板２の裏面に設けられた
ボンディングパッド５ａに結合され、その出力ノード
は、対応する配線層４及び配線接続部８を介してチップ
３の対応するパッドに結合される。この結果、従来のマ
ルチチップモジュールではチップ内部に形成されていた
静電保護回路７をチップ外部に移し、これによってチッ
プ３の集積度を高めることができるものとなる。
号に対応して設けられる静電保護回路７を備える。これ
らの静電保護回路７の入力ノードは、対応する配線層４
及び貫通配線６を介して配線基板２の裏面に設けられた
ボンディングパッド５ａに結合され、その出力ノード
は、対応する配線層４及び配線接続部８を介してチップ
３の対応するパッドに結合される。この結果、従来のマ
ルチチップモジュールではチップ内部に形成されていた
静電保護回路７をチップ外部に移し、これによってチッ
プ３の集積度を高めることができるものとなる。
【００１５】以上のように、この実施例のマルチチップ
モジュールは、それぞれ所定の集積回路が形成される複
数のチップ３がフェイスアップ搭載されるチップ搭載基
板１ａと、その表面にチップ３を電気的に結合するため
のチップ間配線層４が形成されかつその表面がチップ搭
載基板１ａのチップ搭載面と対向すべく配置される配線
基板２ａとを具備する。配線基板２ａの裏面には、貫通
配線６を介してチップ間配線層４に結合される複数のボ
ンディングパッド５ａが設けられ、これらのボンディン
グパッド５ａは、ＬＯＣ技術により対応する外部端子と
結合される。また、配線基板２ａには、いくつかの静電
保護回路７が形成され、チップ搭載基板１ａの裏面は、
図示されない放熱板（放熱手段）に接合される。
モジュールは、それぞれ所定の集積回路が形成される複
数のチップ３がフェイスアップ搭載されるチップ搭載基
板１ａと、その表面にチップ３を電気的に結合するため
のチップ間配線層４が形成されかつその表面がチップ搭
載基板１ａのチップ搭載面と対向すべく配置される配線
基板２ａとを具備する。配線基板２ａの裏面には、貫通
配線６を介してチップ間配線層４に結合される複数のボ
ンディングパッド５ａが設けられ、これらのボンディン
グパッド５ａは、ＬＯＣ技術により対応する外部端子と
結合される。また、配線基板２ａには、いくつかの静電
保護回路７が形成され、チップ搭載基板１ａの裏面は、
図示されない放熱板（放熱手段）に接合される。
【００１６】これにより、この実施例のマルチチップモ
ジュールでは、チップ３がチップ間配線を意識すること
なく高密度でチップ搭載基板１ａに搭載され、マルチチ
ップモジュール全体としてのチップ面積が削減される。
また、チップ間配線が配線基板２ａに形成されたチップ
間配線層４とハンダバンプからなる配線接続部８とを介
して行われるとともに、配線基板２ａに設けられたボン
ディングパッド５ａと外部端子との間のボンディング処
理がＬＯＣ技術によって行われることで、チップ間配線
及びボンディングワイヤの実質的な配線長が短縮され、
マルチチップモジュール内部における信号遅延が抑制さ
れる。さらに、配線基板２ａに静電保護回路７が形成さ
れることで、チップ３の集積度が高められ、チップ搭載
基板１ａの裏面が所定の放熱板に接合されることで、マ
ルチチップモジュールとしての放熱効果が高められる。
これらの結果、その製造工程を複雑化させその設計自由
度を低下させることなく、マルチチップモジュールを含
むコンピュータの低コスト化を推進し、その高速化を推
進することができるものである。
ジュールでは、チップ３がチップ間配線を意識すること
なく高密度でチップ搭載基板１ａに搭載され、マルチチ
ップモジュール全体としてのチップ面積が削減される。
また、チップ間配線が配線基板２ａに形成されたチップ
間配線層４とハンダバンプからなる配線接続部８とを介
して行われるとともに、配線基板２ａに設けられたボン
ディングパッド５ａと外部端子との間のボンディング処
理がＬＯＣ技術によって行われることで、チップ間配線
及びボンディングワイヤの実質的な配線長が短縮され、
マルチチップモジュール内部における信号遅延が抑制さ
れる。さらに、配線基板２ａに静電保護回路７が形成さ
れることで、チップ３の集積度が高められ、チップ搭載
基板１ａの裏面が所定の放熱板に接合されることで、マ
ルチチップモジュールとしての放熱効果が高められる。
これらの結果、その製造工程を複雑化させその設計自由
度を低下させることなく、マルチチップモジュールを含
むコンピュータの低コスト化を推進し、その高速化を推
進することができるものである。
【００１７】図２には、この発明が適用されたマルチチ
ップモジュールの第２の実施例の断面構造図が示されて
いる。また、図３には、この発明が適用されたマルチチ
ップモジュールの第３の実施例の断面構造図が示され、
図４には、その第４の実施例の断面構造図が示されてい
る。なお、図２の実施例は、前記図１の実施例を基本的
に踏襲し、図３及び図４の実施例は、図２の実施例を基
本的に踏襲するものであるため、順次異なる部分につい
て説明を追加する。
ップモジュールの第２の実施例の断面構造図が示されて
いる。また、図３には、この発明が適用されたマルチチ
ップモジュールの第３の実施例の断面構造図が示され、
図４には、その第４の実施例の断面構造図が示されてい
る。なお、図２の実施例は、前記図１の実施例を基本的
に踏襲し、図３及び図４の実施例は、図２の実施例を基
本的に踏襲するものであるため、順次異なる部分につい
て説明を追加する。
【００１８】図２において、この実施例のマルチチップ
モジュールは、複数のチップ３がフェイスアップ搭載さ
れるチップ搭載基板１ｂと、その表面に複数のチップ３
を電気的に結合するための複数のチップ間配線層４が形
成されかつその表面がチップ搭載基板１ｂのチップ搭載
面に対向すべく張り合わされる配線基板２ｂとを具備す
る。この実施例において、配線基板２ｂの表面における
面積は、チップ搭載基板１ｂの表面における面積より大
きくされる。このため、配線基板２ｂは、その四方にお
いてチップ搭載基板１ｂと対向せず、そのはみ出した部
分には、外部端子との結合に供される複数のボンディン
グパッド５ｂが設けられる。
モジュールは、複数のチップ３がフェイスアップ搭載さ
れるチップ搭載基板１ｂと、その表面に複数のチップ３
を電気的に結合するための複数のチップ間配線層４が形
成されかつその表面がチップ搭載基板１ｂのチップ搭載
面に対向すべく張り合わされる配線基板２ｂとを具備す
る。この実施例において、配線基板２ｂの表面における
面積は、チップ搭載基板１ｂの表面における面積より大
きくされる。このため、配線基板２ｂは、その四方にお
いてチップ搭載基板１ｂと対向せず、そのはみ出した部
分には、外部端子との結合に供される複数のボンディン
グパッド５ｂが設けられる。
【００１９】これらの結果、この実施例のマルチチップ
モジュールでは、外部端子との間のボンディングワイヤ
が比較的長くなりその寄生インダクタンスがやや大きく
なるという問題は残るものの、前記図１の実施例とほぼ
同様な効果を得ることができる。なお、図３の実施例で
は、配線基板２ｂのチップ搭載基板１ｂに対向しない部
分に静電保護回路７が形成されるため、チップ搭載基板
１ｂに搭載されるチップ３の集積度が高められる。一
方、図４の実施例では、チップ搭載基板が複数のチップ
搭載基板１ｃに分割され、配線基板２ｂのチップ搭載基
板１ｃに対向しない部分には、いくつかのボンディング
パッド５ｄと対応する静電保護回路７とが形成される。
この結果、特に配線基板２ｂの中央部に近い位置に配置
されるチップ３において、外部との入力信号及び出力信
号の遅延時間を短縮し、マルチチップモジュールの高速
化をさらに推進できるものとなる。
モジュールでは、外部端子との間のボンディングワイヤ
が比較的長くなりその寄生インダクタンスがやや大きく
なるという問題は残るものの、前記図１の実施例とほぼ
同様な効果を得ることができる。なお、図３の実施例で
は、配線基板２ｂのチップ搭載基板１ｂに対向しない部
分に静電保護回路７が形成されるため、チップ搭載基板
１ｂに搭載されるチップ３の集積度が高められる。一
方、図４の実施例では、チップ搭載基板が複数のチップ
搭載基板１ｃに分割され、配線基板２ｂのチップ搭載基
板１ｃに対向しない部分には、いくつかのボンディング
パッド５ｄと対応する静電保護回路７とが形成される。
この結果、特に配線基板２ｂの中央部に近い位置に配置
されるチップ３において、外部との入力信号及び出力信
号の遅延時間を短縮し、マルチチップモジュールの高速
化をさらに推進できるものとなる。
【００２０】以上の複数の実施例に示されるように、こ
の発明をコンピュータを構成するマルチチップモジュー
ル等の半導体装置に適用することで、次のような作用効
果が得られる。すなわち、 （１）コンピュータ等のマルチチップモジュールを構成
する複数のチップを、第１の基板にフェイスアップ搭載
するとともに、その表面にチップ間配線層が形成される
第２の基板を、その表面が第１の基板のチップ搭載面に
対向すべく張り合わせることで、マルチチップモジュー
ルを構成する複数のチップを第１の基板に高密度実装し
て、そのチップ面積を削減できるとともに、チップ間の
配線長を短縮できるという効果が得られる。
の発明をコンピュータを構成するマルチチップモジュー
ル等の半導体装置に適用することで、次のような作用効
果が得られる。すなわち、 （１）コンピュータ等のマルチチップモジュールを構成
する複数のチップを、第１の基板にフェイスアップ搭載
するとともに、その表面にチップ間配線層が形成される
第２の基板を、その表面が第１の基板のチップ搭載面に
対向すべく張り合わせることで、マルチチップモジュー
ルを構成する複数のチップを第１の基板に高密度実装し
て、そのチップ面積を削減できるとともに、チップ間の
配線長を短縮できるという効果が得られる。
【００２１】（２）上記（１）項において、第２の基板
の裏面に、貫通配線を介して表面の対応するチップ間配
線層に結合されるボンディングパッドを設け、これらの
パッドと対応する外部端子とをＬＯＣ技術によって結合
することで、チップ及び外部端子間の配線長を短縮でき
るという効果が得られる。 （３）上記（１）項及び（２）項により、マルチチップ
モジュール内における信号遅延を抑制することができる
という効果が得られる。 （４）上記（１）項ないし（３）項において、第１の基
板の裏面を、所定の放熱手段に接合することで、マルチ
チップモジュールの放熱効果を高めることができるとい
う効果が得られる。 （５）上記（１）項ないし（４）項により、その製造工
程を複雑化させ設計自由度を低下させることなく、マル
チチップモジュール技術を用いたコンピュータ等の低コ
スト化を推進し、その高速化を推進できるという効果が
得られる。
の裏面に、貫通配線を介して表面の対応するチップ間配
線層に結合されるボンディングパッドを設け、これらの
パッドと対応する外部端子とをＬＯＣ技術によって結合
することで、チップ及び外部端子間の配線長を短縮でき
るという効果が得られる。 （３）上記（１）項及び（２）項により、マルチチップ
モジュール内における信号遅延を抑制することができる
という効果が得られる。 （４）上記（１）項ないし（３）項において、第１の基
板の裏面を、所定の放熱手段に接合することで、マルチ
チップモジュールの放熱効果を高めることができるとい
う効果が得られる。 （５）上記（１）項ないし（４）項により、その製造工
程を複雑化させ設計自由度を低下させることなく、マル
チチップモジュール技術を用いたコンピュータ等の低コ
スト化を推進し、その高速化を推進できるという効果が
得られる。
【００２２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、各実施例において、チップ搭載基板１ａ〜１ｃなら
びに配線基板２ａ〜２ｂは、シリコン以外の半導体によ
って構成できるし、セラミック等によっても構成でき
る。配線基板２ａ〜２ｂには、複数層の配線層４を設け
ることができるし、静電保護回路７に加えて入力回路及
び出力回路を所定の組み合わせで形成することもでき
る。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、各実施例において、チップ搭載基板１ａ〜１ｃなら
びに配線基板２ａ〜２ｂは、シリコン以外の半導体によ
って構成できるし、セラミック等によっても構成でき
る。配線基板２ａ〜２ｂには、複数層の配線層４を設け
ることができるし、静電保護回路７に加えて入力回路及
び出力回路を所定の組み合わせで形成することもでき
る。
【００２３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるコン
ピュータを構成するマルチチップモジュールに適用した
場合について説明したが、それに限定されるものではな
く、例えば、複数のチップからなる大規模メモリや大規
模ゲートアレイあるいはＡ／Ｄ（アナログ／ディジタ
ル）変換器等のアナログ回路を含む通信処理装置等を構
成するためのマルチチップモジュールにも適用できる。
この発明は、少なくともそれぞれが機能的なまとまりを
持つ複数のチップからなる半導体装置ならびにこのよう
な半導体装置を含むディジタル装置又はアナログ装置に
広く適用できる。
てなされた発明をその背景となった利用分野であるコン
ピュータを構成するマルチチップモジュールに適用した
場合について説明したが、それに限定されるものではな
く、例えば、複数のチップからなる大規模メモリや大規
模ゲートアレイあるいはＡ／Ｄ（アナログ／ディジタ
ル）変換器等のアナログ回路を含む通信処理装置等を構
成するためのマルチチップモジュールにも適用できる。
この発明は、少なくともそれぞれが機能的なまとまりを
持つ複数のチップからなる半導体装置ならびにこのよう
な半導体装置を含むディジタル装置又はアナログ装置に
広く適用できる。
【００２４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コンピュータ等のマルチチ
ップモジュールを構成する複数のチップを、第１の基板
にフェイスアップ搭載するとともに、その表面にチップ
間配線層が形成される第２の基板を、その表面が第１の
基板のチップ搭載面に対向すべく張り合わせる。また、
第１の基板の裏面を、所定の放熱手段に接合するととも
に、第２の基板の裏面に、貫通配線を介して表面の対応
するチップ間配線層に結合される複数のボンディングパ
ッドを設け、これらのパッドと対応する外部端子とをＬ
ＯＣ技術によって結合する。これにより、マルチチップ
モジュールの放熱効果を高めつつ、複数のチップを第１
の基板に高密度実装して、マルチチップモジュールのチ
ップ面積を削減できるとともに、チップ間ならびにチッ
プ及び外部端子間の配線長を短縮して、マルチチップモ
ジュール内における信号遅延を抑制できる。これらの結
果、その製造工程を複雑化させ設計自由度を低下させる
ことなく、マルチチップモジュール技術を用いたコンピ
ュータ等の低コスト化を推進し、その高速化を推進する
ことができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コンピュータ等のマルチチ
ップモジュールを構成する複数のチップを、第１の基板
にフェイスアップ搭載するとともに、その表面にチップ
間配線層が形成される第２の基板を、その表面が第１の
基板のチップ搭載面に対向すべく張り合わせる。また、
第１の基板の裏面を、所定の放熱手段に接合するととも
に、第２の基板の裏面に、貫通配線を介して表面の対応
するチップ間配線層に結合される複数のボンディングパ
ッドを設け、これらのパッドと対応する外部端子とをＬ
ＯＣ技術によって結合する。これにより、マルチチップ
モジュールの放熱効果を高めつつ、複数のチップを第１
の基板に高密度実装して、マルチチップモジュールのチ
ップ面積を削減できるとともに、チップ間ならびにチッ
プ及び外部端子間の配線長を短縮して、マルチチップモ
ジュール内における信号遅延を抑制できる。これらの結
果、その製造工程を複雑化させ設計自由度を低下させる
ことなく、マルチチップモジュール技術を用いたコンピ
ュータ等の低コスト化を推進し、その高速化を推進する
ことができる。
【図１】この発明が適用されたマルチチップモジュール
の第１の実施例を示す断面構造図である。
の第１の実施例を示す断面構造図である。
【図２】この発明が適用されたマルチチップモジュール
の第２の実施例を示す断面構造図である。
の第２の実施例を示す断面構造図である。
【図３】この発明が適用されたマルチチップモジュール
の第３の実施例を示す断面構造図である。
の第３の実施例を示す断面構造図である。
【図４】この発明が適用されたマルチチップモジュール
の第４の実施例を示す断面構造図である。
の第４の実施例を示す断面構造図である。
【図５】この発明に先立って本願発明者等が開発したマ
ルチチップモジュールの一例を示す断面構造図である。
ルチチップモジュールの一例を示す断面構造図である。
【図６】この発明に先立って本願発明者等が開発したマ
ルチチップモジュールの他の一例を示す断面構造図であ
る。
ルチチップモジュールの他の一例を示す断面構造図であ
る。
１ａ〜１ｃ・・・チップ搭載基板、２ａ〜２ｂ・・配線
基板、３・・・チップ（半導体基板）、４・・・チップ
間配線層、５ａ〜５ｄ・・・ボンディングパッド、６・
・・貫通配線、７・・・静電保護回路、８・・・配線接
続部、９・・・ボンディングワイヤ、１０・・・チップ
間配線用パッド。
基板、３・・・チップ（半導体基板）、４・・・チップ
間配線層、５ａ〜５ｄ・・・ボンディングパッド、６・
・・貫通配線、７・・・静電保護回路、８・・・配線接
続部、９・・・ボンディングワイヤ、１０・・・チップ
間配線用パッド。
Claims (5)
- 【請求項１】 それぞれ所定の集積回路が形成される複
数のチップを搭載する第１の基板と、その表面に上記複
数のチップを電気的に結合するための配線層が形成され
かつその表面が上記第１の基板のチップ搭載面に対向す
べく配置される第２の基板とを具備することを特徴とす
る半導体装置。 - 【請求項２】 上記第２の基板は、その表面に形成され
る上記配線層とその裏面に形成されるボンディングパッ
ドとを結合するための貫通配線を備えるものであること
を特徴とする請求項１の半導体装置。 - 【請求項３】 上記第２の基板は、その表面の面積が上
記第１の基板のチップ搭載面の面積より大きくされるも
のであって、上記第２の基板の表面の上記第１の基板の
チップ搭載面と対向しない部分には、ボンディングパッ
ドが形成されるものであることを特徴とする請求項１の
半導体装置。 - 【請求項４】 上記第２の基板には、入力回路及び出力
回路ならびに静電保護回路が所定の組み合わせで形成さ
れるものであることを特徴とする請求項１，請求項２又
は請求項３の半導体装置。 - 【請求項５】 上記半導体装置は、ＬＯＣパッケージ形
態を採るものであることを特徴とする請求項１，請求項
２，請求項３又は請求項４の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20723192A JPH0629456A (ja) | 1992-07-11 | 1992-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20723192A JPH0629456A (ja) | 1992-07-11 | 1992-07-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629456A true JPH0629456A (ja) | 1994-02-04 |
Family
ID=16536410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20723192A Pending JPH0629456A (ja) | 1992-07-11 | 1992-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629456A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753536A (en) * | 1994-08-29 | 1998-05-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and associated fabrication method |
| WO2005053025A1 (ja) * | 2003-11-28 | 2005-06-09 | Renesas Technology Corp. | 半導体集積回路装置 |
| EP1617473A1 (en) * | 2004-07-13 | 2006-01-18 | Koninklijke Philips Electronics N.V. | Electronic device comprising an ESD device |
| KR100910614B1 (ko) * | 2002-03-13 | 2009-08-04 | 소니 가부시끼 가이샤 | 반도체 장치 및 그의 제조방법 |
| US7795713B2 (en) | 2007-02-20 | 2010-09-14 | Nec Electronics Corporation | Semiconductor device and method for producing the same |
| JP2015195319A (ja) * | 2014-03-31 | 2015-11-05 | 日本電気株式会社 | モジュール部品及びその製造方法 |
| JP2020113726A (ja) * | 2019-01-17 | 2020-07-27 | 三菱電機株式会社 | 半導体装置 |
-
1992
- 1992-07-11 JP JP20723192A patent/JPH0629456A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753536A (en) * | 1994-08-29 | 1998-05-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and associated fabrication method |
| KR100910614B1 (ko) * | 2002-03-13 | 2009-08-04 | 소니 가부시끼 가이샤 | 반도체 장치 및 그의 제조방법 |
| WO2005053025A1 (ja) * | 2003-11-28 | 2005-06-09 | Renesas Technology Corp. | 半導体集積回路装置 |
| EP1617473A1 (en) * | 2004-07-13 | 2006-01-18 | Koninklijke Philips Electronics N.V. | Electronic device comprising an ESD device |
| WO2006008680A1 (en) * | 2004-07-13 | 2006-01-26 | Koninklijke Philips Electronics N.V. | Electronic device comprising an esd device |
| US8159032B2 (en) | 2004-07-13 | 2012-04-17 | Nxp B.V. | Electronic device comprising an ESD device |
| US7795713B2 (en) | 2007-02-20 | 2010-09-14 | Nec Electronics Corporation | Semiconductor device and method for producing the same |
| JP2015195319A (ja) * | 2014-03-31 | 2015-11-05 | 日本電気株式会社 | モジュール部品及びその製造方法 |
| JP2020113726A (ja) * | 2019-01-17 | 2020-07-27 | 三菱電機株式会社 | 半導体装置 |
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