JP2002110902A - 半導体素子及び半導体装置 - Google Patents

半導体素子及び半導体装置

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JP2002110902A JP2000305248A JP2000305248A JP2002110902A JP 2002110902 A JP2002110902 A JP 2002110902A JP 2000305248 A JP2000305248 A JP 2000305248A JP 2000305248 A JP2000305248 A JP 2000305248A JP 2002110902 A JP2002110902 A JP 2002110902A
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semiconductor element
wiring
semiconductor
semiconductor device
wiring board
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Kanako Sawada
佳奈子 澤田
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Toshiba Corp
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Publication date
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Abstract

(57)【要約】 【課題】 複数個の半導体素子の三次元積層を実現しつ
つ高密度化を図ることができ、かつ個々の半導体素子と
配線基板の端子との間の電気的接続の信頼性を向上する
ことができる半導体装置を提供する。 【解決手段】 半導体装置１は、配線基板１０上に第１
の半導体素子１１〜第４の半導体素子１４のそれぞれを
順次積層している。第１の半導体素子１１〜第４の半導
体素子１４のそれぞれの平面サイズは上層に積層される
に従って小さく設定されている。最下層の第１の半導体
素子１１は配線基板１０上にフェイスダウンにより実装
される。第２の半導体素子１２は、フェイスダウンによ
り実装され、第１の半導体素子１１の裏面１１ＢＳ上の
引出配線１１Ｍ、ボンディングワイヤ１５Ａを通して配
線基板１０の端子１０Ｐ２に接続されている。第３の半
導体素子１３、第４の半導体素子１４も同様の構造によ
り形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子及び半
導体装置に関し、特に三次元積層可能な半導体素子、及
び複数個の半導体素子を三次元積層することにより構築
された半導体装置に関する。さらに、本発明は、異なる
機能を有する半導体素子の三次元積層化に好適な半導体
素子、及びこのような異なる機能を有する半導体素子を
三次元積層することにより構築された半導体装置に適用
して有効な技術に関する。
【０００２】
【従来の技術】高密度化、高機能化等を目的として、複
数個の半導体素子（ベア半導体チップ）を高さ方向に三
次元積層し、これら複数個の半導体素子を１つのパッケ
ージに封止する半導体装置の開発が進められている。ダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）、スタ
チックランダムアクセスメモリ（ＳＲＡＭ）、リードオ
ンリーメモリ（ＲＯＭ）等のメモリモジュールのような
同一機能の半導体素子の積層化は、アドレス信号、デー
タ信号等の各々の半導体素子に共通の信号端子（信号ピ
ン）を共用することができるので、比較的容易に行え
る。ところが、メモリ機能、ロジック機能等の互いに異
なる機能の半導体素子の積層化は、チップサイズ、端子
の配置等が異なり、積層された半導体素子間の電気的な
接続が難しいので、容易に行うことができない。
【０００３】異なる機能の半導体素子を三次元積層した
半導体装置が、以下のようにいくつか提案されている。
【０００４】（１）図７に示す半導体装置１００は、積
層マルチチップパッケージ（積層ＭＣＰ）と呼ばれてお
り、パッケージ基板１０１と、このパッケージ基板１０
１上にフェイスアップにより複数個積層された半導体素
子１１１〜１１４と、複数個の半導体素子１１１〜１１
４のそれぞれのボンディングパッド１１１Ｐ〜１１４Ｐ
とパッケージ基板１０１の端子１０１Ｐとの間を電気的
に接続するボンディングワイヤ１２１〜１２４と、複数
個の半導体素子１１１〜１１４を封止する封止体１３０
とを備えて構成されている。
【０００５】半導体素子１１１〜１１４のそれぞれはダ
イアタッチ剤等の接着層１１５により相互に貼り付けら
れている。最もチップサイズの大きい半導体素子１１１
が直接パッケージ基板１０１上に貼り付けられ、順次チ
ップサイズが小さくなるように、半導体素子１１１上に
半導体素子１１２〜１１４のそれぞれが貼り付けられて
いる。複数個の半導体素子１１１〜１１４のすべてがフ
ェイスアップにより実装されており、チップサイズの違
いから、複数個の半導体素子１１１〜１１４のそれぞれ
のボンディングパッド１１１Ｐ〜１１４Ｐが露出するよ
うになっている。図７に示す半導体装置１００において
は、合計４個の半導体素子１１１〜１１４が積層されて
いるので、ファーストボンディング高さが異なる４段の
ボンディングワイヤ１２１〜１２４により、４個の半導
体素子１１１〜１１４のボンディングパッド１１１Ｐ〜
１１４Ｐのそれぞれとパッケージ基板１０１の端子１０
１Ｐとの間の接続が行われている。
【０００６】封止体１３０はトランスファーモールド法
により成型された例えばエポキシ系樹脂により形成され
ている。パッケージ基板１０１の裏面には、実装ボード
等の電子機器に接続するための複数個のバンプ電極１０
２が配設されている。
【０００７】（２）図８に示す半導体装置２００は、パ
ッケージ基板２０１と、このパッケージ基板２０１上に
フェイスアップにより複数個積層された半導体素子２１
１〜２１４と、複数個の半導体素子２１１〜２１４のそ
れぞれのボンディングパッド２１１Ｐ〜２１４Ｐとパッ
ケージ基板２０１の端子２０１Ｐとの間を電気的に接続
する引出用配線基板２２１〜２２４と、複数個の半導体
素子２１１〜２１４を封止する封止蓋２３０とを備えて
構成されている。
【０００８】図７に示す半導体装置１００と同様に、こ
の図８に示す半導体装置２００の半導体素子２１１〜２
１４のそれぞれは接着層２１５により相互に貼り付けら
れている。最もチップサイズの大きい半導体素子２１１
が直接パッケージ基板２０１上に貼り付けられ、順次チ
ップサイズが小さくなるように、半導体素子２１１上に
半導体素子２１２〜２１４のそれぞれが貼り付けられて
いる。複数個の半導体素子２１１〜２１４のすべてがフ
ェイスアップにより実装されており、チップサイズの違
いから、複数個の半導体素子２１１〜２１４のそれぞれ
のボンディングパッド２１１Ｐ〜２１４Ｐが露出するよ
うになっている。
【０００９】最も下層の半導体素子２１１のボンディン
グパッド２１１Ｐには引出用配線基板２２１が接続され
ている。この引出用配線基板２２１は、その構造を詳細
に示していないが、少なくとも絶縁性樹脂基板上に配線
が配設されており、この配線は間隙基板２２６に配設さ
れた接続孔配線２２５を通してパッケージ基板２０１の
端子２０１Ｐに電気的に接続されている。上層の半導体
素子２１２のボンディングパッド２１２Ｐには引出用配
線基板２２２が接続され、さらに上層の半導体素子２１
３のボンディングパッド２１３Ｐには引出用配線基板２
２３が接続されている。最上層の半導体素子２１４のボ
ンディングパッド２１４Ｐには引出用配線基板２２４が
接続されている。いずれの引出用配線基板２２２〜２２
４も間隙基板２２６の接続孔配線２２５を通してパッケ
ージ基板２０１の端子２０１Ｐに電気的に接続されてい
る。すなわち、半導体装置２００においては、合計４個
の半導体素子２１１〜２１４に対して、４枚の引出用配
線基板２２１〜２２４と４枚の間隙基板２２６とを備え
て構成されている。
【００１０】最上層の半導体素子２１４上には接着層２
１５を介在させて封止蓋２３０が貼り付けられている。
パッケージ基板２０１の裏面には、実装ボード等の電子
機器に接続するための複数個のバンプ電極２０２が配設
されている。
【００１１】（３）図９に示す半導体装置３００は、パ
ッケージ基板や封止体の構造を示していないが、最も高
密度化に適した構造であり、複数個積層された半導体素
子３１１〜３１４を備え、これらの半導体素子３１１〜
３１４がそれ自身に配設された接続孔配線（貫通ビア配
線）３１１Ａ〜３１４Ａにより電気的に接続されてい
る。このような半導体装置３００の半導体素子３１１〜
３１４はいずれも研磨技術により薄型化され、接続孔配
線３１１Ａ〜３１４Ａのための接続孔（貫通ビアホー
ル）はエッチング等により形成することができる。最下
層の半導体素子３１１と上層の半導体素子３１２との間
の電気的な接続、下層の半導体素子３１２と上層の半導
体素子３１３との間の電気的な接続、下層の半導体素子
３１３と最上層の半導体素子３１４との間の電気的な接
続には、いずれもバンプ電極３２０が使用されている。
【００１２】
【発明が解決しようとする課題】しかしながら、上記半
導体装置１００、２００、３００のそれぞれにおいて
は、以下の点について配慮がなされていなかった。
【００１３】（１）図７に示す半導体装置１００におい
ては、半導体素子１１１〜１１４の積層数が多くなる
と、それぞれの半導体素子１１１〜１１４のボンディン
グパッド１１１Ｐ〜１１４Ｐのそれぞれに一端側がボン
ディングされたボンディングワイヤ１２１〜１２４がパ
ッケージ基板１０１の端子１０１Ｐに密集してしまう。
このため、ボンディングワイヤ１２１〜１２４のそれぞ
れの間隔を充分に確保することができないので、ワイヤ
同士の接触を招き、半導体装置１００の電気的信頼性を
低下させてしまう。
【００１４】（２）図８に示す半導体装置２００におい
ては、半導体素子２１１〜２１４のボンディングパッド
２１１Ｐ〜２１４Ｐとパッケージ基板２０１の端子２０
１Ｐとの間の接続に、引出用配線基板２２１〜２２４の
配線と間隙基板２２６の接続孔配線２２５を介在させて
いる。このため、部品点数が増大し、全体的な高さ（厚
み）が増してしまうので、半導体装置２００の小型化を
実現することが難しかった。さらに、部品点数の増大、
装置の大型化に伴い、内部の配線長が長くなり、信号遅
延が生じたり、ノイズを充分に吸収することができない
ので、半導体装置２００の電気的信頼性を低下させてし
まう。
【００１５】（３）図９に示す半導体装置３００におい
ては、半導体素子３１１〜３１４のそれぞれ自体に、直
接、接続孔（貫通ビアホール）を形成し、この接続孔内
に接続孔配線３１１Ａ〜３１４Ａをそれぞれ配設してい
るが、接続孔配線３１１Ａ〜３１４Ａが回路動作に及ぼ
す影響、具体的な製造方法等、克服すべき技術課題が多
く、実用化には至っていない。
【００１６】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は、複数個の半導
体素子の三次元積層を実現しつつ高密度化を図ることが
でき、かつ個々の半導体素子と配線基板の端子との間の
電気的接続の信頼性を向上することができる半導体装置
を提供することである。
【００１７】さらに、本発明の目的は、上記目的を達成
しつつ、部品点数を削減することができ、簡易な構造に
より小型化を実現することができ、加えて複数個の半導
体素子とそれらを実装する配線基板との間の結線長の短
縮化を図り、信号遅延、ノイズ等を低減することができ
る、電気的特性に優れた半導体装置を提供することであ
る。
【００１８】さらに、本発明の目的は、上記目的を達成
しつつ、放熱特性に優れた半導体装置を提供することで
ある。
【００１９】そしてさらに、本発明の目的は、上記半導
体装置の実現に好適な半導体素子を提供することであ
る。
【００２０】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、端子が配設された配線基板
と、配線基板上にフェイスダウンにより実装され、裏面
上に引出配線が配設された第１の半導体素子と、第１の
半導体素子の裏面上にフェイスダウンにより実装され、
引出配線の一端に電気的に接続された第２の半導体素子
と、配線基板の端子と引出配線の他端との間を電気的に
接続する結線とを備えた半導体装置としたことである。
ここで、「配線基板」とは、第１の半導体素子及び第２
の半導体素子の複数個の半導体素子を三次元積層し、こ
れらの半導体素子との間において電気的な接続を行う端
子が配設された基板という意味で使用される。「配線基
板」には、樹脂基板、セラミックス基板、炭化珪素基
板、半導体基板、石英ガラス基板等の基板が少なくとも
含まれる。「フェイスダウン」とは、第１の半導体素子
においては、この第１の半導体素子の集積回路搭載面
（及びボンディングパッド搭載面）を配線基板の端子が
配設された面に向かい合わせて実装するという意味で使
用される。第２の半導体素子において、「フェイスダウ
ン」とは、第２の半導体素子の集積回路搭載面（及びボ
ンディングパッド搭載面）を第１の半導体素子の裏面に
向かい合わせて実装するという意味で使用される。「引
出配線」とは、第２の半導体素子の信号、電源等を第１
の半導体素子の裏面上において中央部から周縁部まで引
き出すための配線という意味で使用される。「第１の半
導体素子」、「第２の半導体素子」のそれぞれはベア半
導体チップであることが好ましい。この「第１の半導体
素子」、「第２の半導体素子」は、同一機能を備えてい
てもよいし、別々の機能を備えていてもよい。好ましく
は、「第１の半導体素子」の平面サイズに比べて、上層
に積層される「第２の半導体素子」の平面サイズが小さ
い方が好ましい。さらに、「第１の半導体素子」と「第
２の半導体素子」とは、最低限、２個の積層される半導
体素子という意味で使用され、３個以上の半導体素子を
積層する場合が含まれる。「結線」とは、引出配線の他
端と配線基板の端子との間を電気的に接続する配線、ワ
イヤ等の導体という意味で使用される。この「結線」に
は、少なくともボンディングワイヤ、結線用配線基板が
含まれる。
【００２１】このように構成される本発明の第１の特徴
に係る半導体装置においては、第１の半導体素子上に第
２の半導体素子を積層するので、三次元積層を実現する
ことができる。さらに、第１の半導体素子はフェイスダ
ウンとしてこの第１の半導体素子の占有面積内において
配線基板の端子との間の接続を確保することができ、第
１の半導体素子の外周において、第１の半導体素子と配
線基板の端子との間の接続をなくすことができるので、
第２の半導体素子に接続される配線基板の端子の間隔
（配線基板の端子の配列間隔）に余裕を持たせることが
でき、隣接結線間の接触を防止して、半導体装置の電気
的信頼性を向上することができる。
【００２２】さらに、本発明の第１の特徴に係る半導体
装置においては、第１の半導体素子の裏面上の引出配線
を利用して第２の半導体素子の信号、電源等を第２の半
導体素子の外周部に引き出し、第１の半導体素子と第２
の半導体素子との間の寸法に制限されない結線用配線基
板により第２の半導体素子と配線基板の端子との間を電
気的に接続するようにしたので、第２の半導体素子と同
等の厚さの結線用配線基板を使用することができる。こ
の結果、結線用配線基板の上層又は下層の結線用配線基
板との間の間隙基板をなくすことができ、部品点数を削
減することができるので、特に高さ方向において半導体
装置の小型化を実現することができる。さらに、この小
型化の実現と、部品点数の減少とにより、内部の配線長
を短縮することができるので、信号遅延、ノイズ等を減
少することができ、電気的特性に優れた半導体装置を提
供することができる。
【００２３】本発明の第２の特徴は、本発明の第１の特
徴に係る半導体装置の第１の半導体素子の裏面上に配設
された引出配線を、同じく第１の半導体素子の裏面上に
配設された電源配線と同一層により構成した半導体装置
としたことである。ここで、「電源配線」とは、固定電
位が印加される配線という意味で使用される。「電源配
線」には、回路の基準電源が供給される電源配線（例え
ば、グランドプレーン）、回路の動作電源が供給される
電源配線（パワープレーン）のいずれかが少なくとも含
まれる。
【００２４】このように構成される本発明の第２の特徴
に係る半導体装置においては、引出配線を第１の半導体
素子の裏面上に配設される電源配線と同一層により形成
したので、特に新たな導電層を必要とすることなく、電
源配線の製造マスクパターンを変更するだけで簡易に引
出配線を配設することができる。
【００２５】本発明の第３の特徴は、本発明の第１の特
徴又は第２の特徴に係る半導体装置の第１の半導体素子
の裏面上にさらに放熱用ダミー配線が配設された半導体
装置としたことである。ここで、「放熱用ダミー配線」
とは、信号伝達、電源供給等の電気的機能は備えておら
ず、主に第１の半導体素子、第２の半導体素子のそれぞ
れの集積回路の回路動作により発生した熱を外部に放出
するための熱伝導体という意味で使用される。
【００２６】このような本発明の第３の特徴に係る半導
体装置においては、本発明の第１の特徴に係る半導体装
置又は本発明の第２の特徴に係る半導体装置により得ら
れる効果に加えて、放熱用ダミー配線を備えたので、第
１の半導体素子、第２の半導体素子の回路動作により発
生する熱の放熱経路を構築することができ、放熱特性を
向上することができる。
【００２７】本発明の第４の特徴は、半導体基板の表面
上に配設された集積回路及びボンディングパットと、半
導体基板の裏面上に配設された引出配線とを備えた半導
体素子としたことである。
【００２８】このような本発明の第４の特徴に係る半導
体素子においては、上記本発明の第１の特徴に係る半導
体装置を簡易に実現することができる。
【００２９】
【発明の実施の形態】次に、図面を参照して、本発明に
係る半導体素子及び半導体装置を、本発明の実施の形態
により説明する。以下の図面の記載において、同一又は
類似の部分には同一又は類似の符号を付している。但
し、図面は模式的なものであり、厚みと平面寸法との関
係、各層の厚みの比率等は現実のものとは異なることに
留意すべきである。従って、具体的な厚みや寸法は以下
の説明を参酌して判断すべきものである。また、図面相
互間においても互いの寸法の関係や比率が異なる部分が
含まれていることは勿論である。
【００３０】（第１の実施の形態）半導体装置の構造：
図１に示すように、本発明の第１の実施の形態に係る半
導体装置１は、端子１０Ｐ１、１０Ｐ２が配設された配
線基板１０と、配線基板１０上にフェイスダウンにより
実装され、裏面（図１中、上側表面）１１ＢＳ上に引出
配線１１Ｍが配設された第１の半導体素子１１と、第１
の半導体素子１１の裏面１１ＢＳ上にフェイスダウンに
より実装され、引出配線１１Ｍの一端に電気的に接続さ
れた第２の半導体素子１２と、配線基板１０の端子１０
Ｐ２と引出配線１１Ｍの他端との間を電気的に接続する
ボンディングワイヤ（結線）１５Ａとを備えて構築され
ている。この半導体装置１は、さらに第２の半導体素子
１２の裏面１２ＢＳ上にフェイスダウンにより実装さ
れ、引出配線１２Ｍの一端に電気的に接続された第３の
半導体素子１３と、配線基板１０の端子１０Ｐ２と引出
配線１２Ｍの他端との間を電気的に接続するボンディン
グワイヤ（結線）１５Ｂと、第３の半導体素子１３の裏
面１３ＢＳ上にフェイスダウンにより実装され、引出配
線１３Ｍの一端に電気的に接続された第４の半導体素子
１４と、配線基板１０の端子１０Ｐ２と引出配線１３Ｍ
の他端との間を電気的に接続するボンディングワイヤ
（結線）１５Ｃとを備え、合計４個の半導体素子１１〜
１４を備えて構築されている。
【００３１】配線基板１０は、図１中、上側表面上に端
子１０Ｐ１、１０Ｐ２、図示しない配線等を備え、図１
中、下側裏面上に外部端子１０Ｐ３を備えている。符号
は特に付けないが、端子１０Ｐ１、１０Ｐ２はいずれも
配線基板１０の内部に配設された配線や接続孔配線によ
り外部端子１０Ｐ３に電気的に接続されている。外部端
子１０Ｐ３には、例えば半田バンプ電極、金バンプ電極
等の電極１７が配設されており、この電極１７を介在さ
せて、半導体装置１を実装ボードや電子機器に実装する
ようになっている。配線基板１０には、例えばエポキシ
系樹脂基板、セラミックス基板、炭化珪素基板等を実用
的に使用することができる。例えば、配線基板１０にエ
ポキシ系樹脂基板が使用される場合、端子１０Ｐ１、１
０Ｐ２、外部端子１０Ｐ３等は銅薄膜、銅合金薄膜等に
より形成されることが好ましい。配線基板１０にセラミ
ックス基板が使用される場合、端子１０Ｐ１、１０Ｐ
２、外部端子１０Ｐ３等はモリブデン、タングステン等
の高融点金属ペーストにより形成されることが好まし
い。なお、図１において、配線基板１０の１つの端子１
０Ｐ２に複数本のボンディングワイヤ１５Ａ〜１５Ｃが
すべてボンディングされているが、必ずしもこのような
接続形態に限らず、隣接する３つの端子１０Ｐ２に複数
本のボンディングワイヤ１５Ａ〜１５Ｃのそれぞれが個
々にボンディングされていてもよい。
【００３２】最下層に配設された第１の半導体素子１１
は、フェイスダウンによりその表面（図１中及び図２
中、下側表面）１１Ｓを配線基板１０の表面に向かい合
わせて実装されている。図２に詳細に示すように、第１
の半導体素子１１は、単結晶シリコン基板１１Ａと、単
結晶シリコン基板１１Ａの主面（図１中及び図２中、下
側表面）に配設されたトランジスタＴｒを含む集積回路
（集積回路自体は図示しない。）と、トランジスタＴｒ
に電気的に接続された第１層目の配線１１Ｄと、第１層
目の配線１１Ｄに電気的に接続された第２層目の配線
と、この第２層目の配線と同一層に配設されたボンディ
ングパッド１１Ｇと、ボンディングパッド１１Ｇ上のバ
リアメタル１１Ｉとを備えて構成されている。トランジ
スタＴｒ間は素子分離絶縁膜１１Ｂにより電気的に分離
され、第１層目の配線１１Ｄは層間絶縁膜１１Ｃ上に配
設され、第２層目の配線及びボンディングパッド１１Ｇ
は層間絶縁膜１１Ｆ上に配設されている。第１層目の配
線１１Ｄ、第２層目の配線、ボンディングパッド１１Ｇ
は、例えばアルミニウム合金膜（Ａｌ−Ｃｕ、Ａｌ−Ｓ
ｉ、Ａｌ−Ｃｕ−Ｓｉ等）により形成することができ
る。また、これら第１層目の配線１１Ｄ等には銅膜や銅
合金膜を使用することができる。第２層目の配線上には
ファイナルパッシベーション膜１１Ｈが配設されてお
り、このファイナルパッシベーション膜１１Ｈに形成さ
れたボンディング開口を通してボンディングパッド１１
Ｇ上にはバリアメタル１１Ｉが配設されている。このバ
リアメタル１１Ｉと配線基板１０の端子１０Ｐ１との間
には電極１８Ａが配設され、第１の半導体素子１１のボ
ンディングパッド１１Ｇと配線基板１０の端子１０Ｐ１
との間がバリアメタル１１Ｉ及び電極１８Ａを通して電
気的にかつ機械的に接続されている。電極１８Ａには、
例えば半田バンプ電極、金バンプ電極、銅バンプ電極、
スタッドバンプ電極、導電性ペースト、異方性導電膜
（ＡＣＦ）等を実用的に使用することができる。
【００３３】さらに、第１の半導体素子１１は、単結晶
シリコン基板１１Ａの裏面上に電源配線１１Ｎと、この
電源配線１１Ｎと同一層に配設された引出配線１１Ｍ
と、引出配線１１Ｍ上のバリアメタル１１Ｐ及び１１Ｑ
とを少なくとも備えて構成されている。電源配線１１Ｎ
は、第１の半導体素子１１の裏面１１ＢＳ上の中央部分
に比較的広い面積において形成され、グランドプレーン
として使用する場合には回路の基準電源が供給され、パ
ワープレーンとして使用する場合には回路の動作電源が
供給されるようになっている。電源配線１１Ｎは、単結
晶シリコン基板１１Ａの裏面上に層間絶縁膜１１Ｌを介
在させて配設されており、例えばアルミニウム合金膜、
銅膜、銅合金膜等により形成することができる。
【００３４】引出配線１１Ｍは、第１の半導体素子１１
の裏面１１ＢＳ上の周辺部、詳細には第２の半導体素子
１２のボンディングパッド１２Ｇ（引出配線１１Ｍの一
端）から第１の半導体素子１１の終端近傍（引出配線１
１Ｍの他端又はファーストボンディング領域）までの間
に渡って少なくとも配設されている。この引出配線１１
Ｍは、電源配線１１Ｎと同一層により形成され、同一導
電性材料により形成されている。引出配線１１Ｍ上及び
電源配線１１Ｎ上にはパッシベーション膜１１Ｏが配設
されており、このパッシベーション膜１１Ｏに配設され
た開口を通して引出配線１１Ｍの一端上にはバリアメタ
ル１１Ｑが配設され、引出配線１１Ｍの他端上にはバリ
アメタル１１Ｐが配設されている。
【００３５】引出配線１１Ｍの一端は、バリアメタル１
１Ｑ、電極１８Ｂ、第２の半導体素子１２のバリアメタ
ル１２Ｉのそれぞれを通して第２の半導体素子１２のボ
ンディングパッド１２Ｇに電気的に接続されている。電
極１８Ｂには上記電極１８Ａと同様の材料を使用するこ
とができる。引出配線１１Ｍの他端は、バリアメタル１
１Ｐを介在してボンディングワイヤ１５Ａの一端（ファ
ーストボンディング側）がボンディングされている。
【００３６】第２の半導体素子１２には、第１の半導体
素子１１の機能と同一機能又は別機能（機能が異なる集
積回路）が搭載されている。この第２の半導体素子１２
は、第１の半導体素子１２の裏面１１ＢＳ上の引出配線
１１Ｍの一端に電気的に接続され、裏面１２ＢＳ上には
第３の半導体素子１３の信号、電源等を引き出すための
引出配線１２Ｍを備えている。第２の半導体素子１２
は、単結晶シリコン基板１２Ａと、単結晶シリコン基板
１２Ａの主面（図１中及び図２中、下側表面）に配設さ
れたトランジスタＴｒを含む集積回路（集積回路自体は
図示しない。）と、トランジスタＴｒに電気的に接続さ
れた第１層目の配線１２Ｄと、第１層目の配線１２Ｄに
電気的に接続された第２層目の配線と、この第２層目の
配線と同一層に配設されたボンディングパッド１２Ｇ
と、ボンディングパッド１２Ｇ上のバリアメタル１２Ｉ
とを備えて構成されている。トランジスタＴｒ間は素子
分離絶縁膜１２Ｂにより電気的に分離され、第１層目の
配線１２Ｄは層間絶縁膜１２Ｃ上に配設され、第２層目
の配線及びボンディングパッド１２Ｇは層間絶縁膜１２
Ｆ上に配設されている。第１層目の配線１２Ｄ、第２層
目の配線、ボンディングパッド１２Ｇは、例えばアルミ
ニウム合金膜により形成することができる。また、これ
ら第１層目の配線１２Ｄ等には銅膜や銅合金膜を使用す
ることができる。第２層目の配線上にはファイナルパッ
シベーション膜１２Ｈが配設されており、このファイナ
ルパッシベーション膜１２Ｈに形成されたボンディング
開口を通してボンディングパッド１２Ｇ上にはバリアメ
タル１２Ｉが配設されている。このバリアメタル１２Ｉ
と第１の半導体素子１１の引出配線１１Ｍの一端上のバ
リアメタル１１Ｑとの間には電極１８Ｂが配設されてい
る。電極１８Ｂは電極１８Ａと同一材料により形成され
ている。
【００３７】なお、第２の半導体素子１２のさらに上層
に積層される第３の半導体素子１３及び第４の半導体素
子１４の詳細な断面構造（基本的な断面構造）は、図２
に示す第１の半導体素子１１及び第２の半導体素子１２
の断面構造とほぼ同一であるので、ここでの説明は省略
する。
【００３８】上記第２の半導体素子１２の平面サイズ
は、第１の半導体素子１１の平面サイズよりも若干小さ
く、詳細には少なくともボンディングワイヤ１５Ａのフ
ァーストボンディングが行える分、小さくなっている。
この第１の半導体素子１１と第２の半導体素子１２との
平面サイズの関係は、第２の半導体素子１２と第３の半
導体素子１３との平面サイズの関係、第３の半導体素子
１３と第４の半導体素子１４との平面サイズの関係にお
いても同じである。すなわち、本発明の第１の実施の形
態に係る半導体装置１においては、第１の半導体素子１
１から第４の半導体素子１４に向かって順次平面サイズ
が小さくなるように積層されている。
【００３９】図１に示すように、第２の半導体素子１２
の引出配線１２Ｍの一端には第３の半導体素子１３のボ
ンディングパッド１３Ｇが電極１８Ｃを通して電気的に
接続され、引出配線１２Ｍの他端にはボンディングワイ
ヤ１５Ｂの一端（ファーストボンディング側）が電気的
に接続されている。ボンディングワイヤ１５Ｂの他端
（セカンドボンディング側）は配線基板１０の端子１０
Ｐ２にボンディングされている。なお、ボンディングワ
イヤ１５Ｂの他端は第１の半導体素子１１の引出配線１
１Ｍの他端にボンディングすることができる。
【００４０】第３の半導体素子１３には、第１の半導体
素子１１の機能と同一機能又は別機能が搭載されてい
る。第３の半導体素子１３は、第２の半導体素子１２の
裏面１２ＢＳ上の引出配線１２Ｍの一端に電気的に接続
され、裏面１３ＢＳ上には第４の半導体素子１４の信
号、電源等を引き出すための引出配線１３Ｍを備えてい
る。第３の半導体素子１３の引出配線１３Ｍの一端には
第４の半導体素子１４のボンディングパッド１４Ｇが電
極１８Ｄを通して電気的に接続され、引出配線１３Ｍの
他端にはボンディングワイヤ１５Ｃの一端（ファースト
ボンディング側）が電気的に接続されている。ボンディ
ングワイヤ１５Ｃの他端（セカンドボンディング側）は
配線基板１０の端子１０Ｐ２にボンディングされてい
る。なお、ボンディングワイヤ１５Ｃの他端は第２の半
導体素子１２の引出配線１２Ｍの他端にボンディングす
ることができる。
【００４１】最上層に配設された第４の半導体素子１４
には、第１の半導体素子１１の機能と同一機能又は別機
能が搭載されている。第４の半導体素子１４は、第３の
半導体素子１３の裏面１２ＢＳ上の引出配線１３Ｍの一
端に電気的に接続されている。第４の半導体素子１４の
裏面１４ＢＳ上には、上層の半導体素子が存在しないの
で、基本的には引出配線を配設していない。なお、第１
の半導体素子１１と同様に、第４の半導体素子１４の裏
面上に電源配線や引出配線を備えることができる。
【００４２】そして、配線基板１０上には、第１の半導
体素子１１〜第４の半導体素子１４、ボンディングワイ
ヤ１５Ａ〜１５Ｃを覆うように封止体１６が配設されて
いる。この封止体１６は、例えばトランスファモールド
法により成型されたエポキシ系樹脂により形成すること
ができる。
【００４３】このように構成される本発明の第１の実施
の形態に係る半導体装置１においては、少なくとも第１
の半導体素子１１上に第２の半導体素子１２を積層する
ので、三次元積層を実現することができ、装置の小型化
を実現することができる。
【００４４】さらに、第１の半導体素子１１はフェイス
ダウンとしてこの第１の半導体素子１１の占有面積内に
おいて配線基板１０の端子１０Ｐ１との間の接続を確保
することができ、第１の半導体素子１１の外周におい
て、第１の半導体素子１１と配線基板１０の端子１０Ｐ
２との間の接続をなくすことができる。つまり、第２の
半導体素子１２（第３の半導体素子１３、第４の半導体
素子１４のそれぞれ）と接続される配線基板１０の端子
１０Ｐ２の間隔（配線基板１０の端子１０Ｐ２の配列間
隔）に余裕を持たせることができる。この結果、隣接す
るボンディングワイヤ１５Ａ〜１５Ｃのそれぞれの間、
ボンディングワイヤ１５Ａ間、ボンディングワイヤ１５
Ｂ間、ボンディングワイヤ１５Ｃ間の接触を防止するこ
とができ、半導体装置１の電気的信頼性を向上すること
ができる。
【００４５】なお、本発明の第１の実施の形態に係る半
導体装置１においては、第１の半導体素子１１〜第４の
半導体素子１４の合計４個の半導体素子を三次元積層し
た場合を説明したが、本発明は、第１の半導体素子１１
及び第２の半導体素子の合計２個の半導体素子を積層し
た半導体装置、さらに第３の半導体素子１３を加えた合
計３個の半導体素子を積層した半導体装置、さらに合計
５個以上の半導体素子を積層した半導体装置のそれぞれ
に適用することができる。
【００４６】半導体装置の半導体素子の製造方法：次
に、本発明の第１の実施の形態に係る半導体装置１にお
いて、図３を用いて第１の半導体素子の製造方法を簡単
に説明する。なお、他の第２の半導体素子１２〜第４の
半導体素子１４は、基本的には第１の半導体素子１１の
製造方法と同様であるので、ここでの説明は省略する。
【００４７】（１）まず最初に、厚さ６００μｍの単結
晶シリコンからなる半導体ウェハ１１Ｗを準備し、この
半導体ウェハ１１Ｗの表面１１Ｓ上にトランジスタ、抵
抗素子、容量素子等を形成し、集積回路を形成する。こ
こで、半導体ウェハ１１Ｗは、後工程のダイシングによ
り個々に分割される前の複数個の第１の半導体素子１１
の集合体である。複数個の第１の半導体素子１１はこの
半導体ウェハ１１Ｗにより同時に製造することができ
る。引き続き、半導体ウェハ１１Ｗの表面１１Ｓ上にお
いて、第１層目の配線１１Ｄ、第２層目の配線、ボンデ
ィングパッド１１Ｇ、バリアメタル１１Ｉ等を形成する
（図２参照。）。図３（Ａ）に示すように、バリアメタ
ル１１Ｉ上に電極１８Ａを形成する。電極１８Ａには、
半田バンプ電極、金バンプ電極、銅バンプ電極等を実用
的に使用することができる。なお、この段階において電
極１８Ａを形成しないで、前述の図１及び図２に示す配
線基板１０に実装する段階において電極１８Ａを形成す
ることができる。
【００４８】（２）ケミカルメカニカルポリッシング
（ＣＭＰ）法、メカニカルポリッシング（ＭＰ）法等の
研磨技術により、半導体ウェハ１１Ｗの裏面１１ＢＳを
研磨し、図３（Ｂ）に示すように半導体ウェハ１１Ｗの
全体の厚みを例えば２００μｍ〜３００μｍの範囲内に
薄型化する。このように半導体ウェハ１１Ｗの厚みを減
少することにより、最終的に製造される第１の半導体素
子１１等を複数個積層した場合において、半導体装置１
の全体の高さを減少することができ、半導体装置１の小
型化を実現することができる。
【００４９】（３）半導体ウェハ１１Ｗの裏面１１ＢＳ
上において、層間絶縁膜１１Ｌ等を形成した後（図２参
照。）、中央部に電源配線１１Ｎを形成するとともに、
周辺部に引出配線１１Ｍを形成する。電源配線１１Ｎ、
引出配線１１Ｍは、いずれも同一製造工程において、ス
クリーン印刷法、無電解めっき法等より形成することが
できる。
【００５０】なお、最終的に製造された第１の半導体素
子１１（少なくとも、第２の半導体素子１２及び第３の
半導体素子１３も同様。）において、裏面１１ＢＳを多
層配線構造とすることができる。例えば、第１の半導体
素子１１の裏面１１ＢＳ上の全面に電源配線１１Ｎを１
層又は複数層（例えばグランドプレーン及びパワープレ
ーン）配設し、これらの電源配線１１Ｎ上の少なくとも
周辺部に引出配線１１Ｍを配設することができる。
【００５１】（４）ダイシング工程により、半導体ウェ
ハ１１Ｗを個々に細分化し、裏面１１ＢＳ上に引出配線
１１Ｍを有する複数個の第１の半導体素子１１を形成す
ることができる。
【００５２】これらの一連の製造工程が終了した段階に
おいて、本発明の第１の実施の形態に係る半導体装置１
の第１の半導体素子１１を完成させることができる。
【００５３】なお、第２の半導体素子１１、第３の半導
体素子１３のそれぞれの製造方法はこの第１の半導体素
子１１の製造方法と同一であり、第４の半導体素子１４
の製造方法は第１の半導体素子１１の電源配線１１Ｎ、
引出配線１１Ｍ等の形成工程を除いて第１の半導体素子
１１の製造方法と基本的に同一である。
【００５４】このように構成される本発明の第１の実施
の形態に係る半導体装置１においては、第１の半導体素
子１１の引出配線１１Ｍを第１の半導体素子１１の裏面
１１ＢＳ上に配設される電源配線１１Ｎと同一層（同一
製造工程）により形成したので、特に新たな導電層を必
要とすることなく、電源配線１１Ｎの製造マスクパター
ン（スクリーン印刷マスク、めっきマスク等のマスクパ
ターン）を変更するだけで簡易に引出配線１１Ｍを配設
することができる。第２の半導体素子１２、第３の半導
体素子１３においても同様である。
【００５５】（第２の実施の形態）本発明の第２の実施
の形態は、本発明の第１の実施の形態に係る半導体装置
１の第２の半導体素子１２〜第４の半導体素子１４のそ
れぞれと配線基板１０の端子１０Ｐ２との結線であるボ
ンディングワイヤ１５Ａ〜１５Ｃに代えて、結線用配線
基板２１〜２４を備えた場合を説明するものである。
【００５６】図４に示すように、本発明の第２の実施の
形態に係る半導体装置１は、端子１０Ｐ１、１０Ｐ２が
配設された配線基板１０と、配線基板１０上にフェイス
ダウンにより実装され、裏面（図４中、上側表面）１１
ＢＳ上に引出配線１１Ｍが配設された第１の半導体素子
１１と、第１の半導体素子１１の裏面１１ＢＳ上にフェ
イスダウンにより実装され、引出配線１１Ｍの一端に電
気的に接続された第２の半導体素子１２と、配線基板１
０の端子１０Ｐ２と引出配線１１Ｍの他端との間を電気
的に接続する結線用配線基板（結線）２１及び２２とを
備えて構築されている。この半導体装置１は、さらに第
２の半導体素子１２の裏面１２ＢＳ上にフェイスダウン
により実装され、引出配線１２Ｍの一端に電気的に接続
された第３の半導体素子１３と、配線基板１０の端子１
０Ｐ２と引出配線１２Ｍの他端との間を電気的に接続す
る結線用配線基板２１〜２３と、第３の半導体素子１３
の裏面１３ＢＳ上にフェイスダウンにより実装され、引
出配線１３Ｍの一端に電気的に接続された第４の半導体
素子１４と、配線基板１０の端子１０Ｐ２と引出配線１
３Ｍの他端との間を電気的に接続する結線用配線基板２
１〜２４とを備え、合計４個の半導体素子１１〜１４を
備えて構築されている。
【００５７】配線基板１０の構造は、本発明の第１の実
施の形態に係る配線基板１０の構造と同一である。さら
に、最下層に配設された第１の半導体素子１１、第２の
半導体素子１２、第３の半導体素子１３、最上層に配設
された第４の半導体素子１４のそれぞの構造も、本発明
の第１の実施の形態に係る半導体装置１の第１の半導体
素子１１等の構造と同一である。
【００５８】図５に示すように、最下層の結線用配線基
板２１は、配線基材２１Ａと、この配線基材２１Ａ上
（図５中、上側表面）の外部端子２１Ｂと、外部端子２
１Ｂ上の絶縁膜２１Ｃと、絶縁膜２１Ｃに形成された開
口を通して外部端子２１Ｂ上に配設されたバリアメタル
２１Ｄと、配線基材２１Ａの裏面上（図５中、下側表
面）の外部端子２１Ｅと、この外部端子２１Ｅ上の絶縁
膜２１Ｆと、絶縁膜２１Ｆに形成された開口を通して外
部端子２１Ｅ上に配設されたバリアメタル２１Ｇと、配
線基材２１Ａの表面の外部端子２１Ｂと裏面の外部端子
２１Ｅとの間を電気的に接続する接続孔配線２１Ｈとを
少なくとも備えて構成されている。配線基材２１Ａは、
例えばエポキシ系樹脂基板等の基板、好ましくは熱膨張
係数差を減少するために、配線基板１０と同様の材料で
形成することが好ましい。外部端子２１Ｂ、外部端子２
１Ｅ、接続孔配線２１Ｈのそれぞれは、配線基材２１Ａ
の材質により異なるが、例えば銅膜等を使用することが
できる。この結線用配線基板２１自体は、上層の結線用
配線基板２２と下層の配線基板１０との間を電気的に接
続するための、この半導体装置１において唯一の間隙基
板として使用されている。結線用配線基板２２の裏面上
の外部端子２１Ｅと配線基板１０の端子１０Ｐ２との間
は電極２８Ａにより電気的かつ機械的に接続されてい
る。電極２８Ａは、例えば電極１８Ａと同一材料により
形成されている。
【００５９】結線用配線基板２１上の結線用配線基板２
２は、結線用配線基板２１と基本的構造は同一であり、
配線基材２２Ａと、この配線基材２２Ａ上（図５中、上
側表面）の外部端子２２Ｂと、外部端子２２Ｂ上の絶縁
膜２２Ｃと、絶縁膜２２Ｃに形成された開口を通して外
部端子２２Ｂ上に配設されたバリアメタル２２Ｄと、配
線基材２２Ａの裏面上（図５中、下側表面）の外部端子
２２Ｅと、この外部端子２２Ｅ上の絶縁膜２２Ｆと、絶
縁膜２２Ｆに形成された開口を通して外部端子２２Ｅ上
に配設されたバリアメタル２２Ｇと、配線基材２２Ａの
表面の外部端子２２Ｂと裏面の外部端子２２Ｅとの間を
電気的に接続する接続孔配線２２Ｈとを少なくとも備え
て構成されている。結線用配線基板２２の配線基材２２
Ａ等の材質は結線用配線基板２１の配線基材２１Ａ等の
材質と同一である。結線用配線基板２２の裏面上の左側
の外部端子２２Ｅには、電極２８Ｂを介在させて、第１
の半導体素子１１の引出配線１１Ｍの他端が電気的かつ
機械的に接続されている。また、右側の外部端子２２Ｅ
には、電極２８Ｂを介在させて、結線用配線基板２１の
表面上の外部端子２１Ｂが電気的かつ機械的に接続され
ている。すなわち、第１の半導体素子１１の引出配線１
１Ｍの他端は、結線用配線基板２２、結線用配線基板２
１のそれぞれを通して配線基板１０の端子１０Ｐ２に電
気的に接続されている。
【００６０】図５には示していないが、図４に示す結線
用配線基板２２上の結線用配線基板２３、最上層の結線
用配線基板２４のそれぞれの構造も、基本的には結線用
配線基板２２の構造と同一である（関連符号を付してあ
る。）。さらに、第２の半導体素子１２と結線用配線基
板２２との接続構造は、第３の半導体素子１３と結線用
配線基板２３との接続構造、第４の半導体素子１４と結
線用配線基板２４との接続構造のそれぞれにおいて同一
である。すなわち、第３の半導体素子１３のボンディン
グパッド１３Ｇは、下層の第２の半導体素子１２の裏面
上の引出配線１２Ｍ、結線用配線基板２３、２２、２１
のそれぞれを順次通して配線基板１０の端子１０Ｐ２に
電気的に接続され、第４の半導体素子１４のボンディン
グパッド１４Ｇは、下層の第３の半導体素子１３の裏面
上の引出配線１３Ｍ、結線用配線基板２４、２３、２
２、２１のそれぞれを順次通して配線基板１０の端子１
０Ｐ２に電気的に接続されている。
【００６１】なお、本発明の第２の実施の形態に係る半
導体装置１においては、配線基板１０、第４の半導体素
子１４及び結線用配線基板２１〜２４により封止体を構
成するようになっている。
【００６２】このように構成される本発明の第２の実施
の形態に係る半導体装置１においては、本発明の第１の
実施の形態に係る半導体装置１により得られる効果に加
えて、第１の半導体素子１１の裏面１１ＢＳ上の引出配
線１１Ｍを利用して第２の半導体素子１２の信号、電源
等を第２の半導体素子１２の外周部に引き出し、第１の
半導体素子１１と第２の半導体素子１２との間の寸法に
制限されない結線用配線基板２２により第２の半導体素
子１２と配線基板１０の端子１０Ｐ２との間を電気的に
接続するようにしたので、第２の半導体素子１２と同等
の厚さの結線用配線基板２２を使用することができる。
第３の半導体素子１３、第４の半導体素子１４について
も同様である。すなわち、第２の半導体素子１２の裏面
１２ＢＳ上の引出配線１２Ｍを利用して第３の半導体素
子１３の信号、電源等を第３の半導体素子１３の外周部
に引き出し、第２の半導体素子１２、第４の半導体素子
１４のそれぞれと第３の半導体素子１３との間の寸法に
制限されない結線用配線基板２３により第３の半導体素
子１３と配線基板１０の端子１０Ｐ２との間を電気的に
接続するようにしたので、第３の半導体素子１３と同等
の厚さの結線用配線基板２３を使用することができる。
そして、第３の半導体素子１３の裏面１３ＢＳ上の引出
配線１３Ｍを利用して第４の半導体素子１４の信号、電
源等を第４の半導体素子１４の外周部に引き出し、第３
の半導体素子１３と第４の半導体素子１４との間の寸法
に制限されない結線用配線基板２４により第４の半導体
素子１４と配線基板１０の端子１０Ｐ２との間を電気的
に接続するようにしたので、第４の半導体素子１４と同
等の厚さの結線用配線基板２４を使用することができ
る。この結果、結線用配線基板２１と２２との間、結線
用配線基板２２と２３との間、結線用配線基板２３と２
４との間に間隙基板を設ける必要がなくなり、部品点数
を減少することができるので、特に高さ方向において半
導体装置１の小型化を実現することができる。この小型
化の実現と、部品点数の減少とにより、半導体装置１の
内部の配線長を短縮することができるので、信号遅延、
ノイズ等を減少することができ、電気的特性に優れた半
導体装置１を提供することができる。
【００６３】（第３の実施の形態）本発明の第３の実施
の形態は、本発明の第１の実施の形態に係る半導体装置
１又は本発明の第２の実施の形態に係る半導体装置１の
放熱特性を向上する場合を説明するものである。
【００６４】図６に示すように、本発明の第３の実施の
形態に係る半導体装置１の第１の半導体素子１１の裏面
１１ＢＳ上には、引出配線１１Ｍに加えて放熱用ダミー
配線１１Ｒが配設されている。この放熱用ダミー配線１
１Ｒは、主に第１の半導体素子１１の集積回路の回路動
作により発生する熱を第１の半導体素子１１の外部に放
出する目的において配設されている。本発明の第３の実
施の形態に係る半導体装置１において、必ずしもこのよ
うなレイアウトに限定されるものではないが、放熱用ダ
ミー配線１１Ｒは、第１の半導体素子１１の裏面１１Ｂ
Ｓ上の中央部に比較的広い面積において配設され、かつ
中央部から周辺部に向かって櫛形のように複数分岐して
延在するように配設されている。さらに、この放熱用ダ
ミー配線１１Ｒの周辺部に延在する部分は両側面から引
出配線１１Ｍを挟み込むようにレイアウトされている。
放熱用ダミー配線１１Ｒは例えば引出配線１１Ｍと同一
層で形成されることが好ましい。
【００６５】なお、ここでは第１の半導体素子１１に放
熱用ダミー配線１１Ｒを配設した場合を説明している
が、第２の半導体素子１２、第３の半導体素子１３、第
４の半導体素子１４のそれぞれにも放熱用ダミー配線が
配設されるようになっている。
【００６６】このような本発明の第３の実施の形態に係
る半導体装置１においては、本発明の第１の実施の形態
に係る半導体装置１又は本発明の第２の実施の形態に係
る半導体装置１により得られる効果に加えて、放熱用ダ
ミー配線１１Ｒを備えたので、第１の半導体素子１１〜
１４のそれぞれの回路動作により発生する熱の放熱経路
を構築することができ、放熱特性を向上することができ
る。
【００６７】（その他の実施の形態）本発明は上記複数
の実施の形態によって記載したが、この開示の一部をな
す論述及び図面はこの発明を限定するものであると理解
すべきではない。この開示から当業者には様々な代替実
施の形態、実施例及び運用技術が明らかとなろう。
【００６８】例えば、前述の実施の形態に係る半導体装
置１おいては、配線基板１０上に第１の半導体素子１１
〜第４の半導体素子１４を積層した場合を説明したが、
本発明は、これに限定されず、同一の配線基板１０上
に、第１の半導体素子１１〜第４の半導体素子１４とは
別に４層の半導体素子を積層してもよい。
【００６９】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の説明から妥当な特許請
求の範囲に係る発明特定事項によってのみ定められるも
のである。
【００７０】
【発明の効果】本発明は、複数個の半導体素子の三次元
積層を実現しつつ高密度化を図ることができ、かつ個々
の半導体素子と配線基板の端子との間の電気的接続の信
頼性を向上することができる半導体装置を提供すること
ができる。
【００７１】さらに、本発明は、上記効果に加えて、部
品点数を削減することができ、簡易な構造により小型化
を実現することができ、さらに加えて複数個の半導体素
子とそれらを実装する配線基板との間の結線長の短縮化
を図り、信号遅延、ノイズ等を低減することができる、
電気的特性に優れた半導体装置を提供することができ
る。
【００７２】さらに、本発明は、上記効果に加えて、放
熱特性に優れた半導体装置を提供することができる。
【００７３】そしてさらに、本発明は、上記半導体装置
の実現に好適な半導体素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の
断面図である。
【図２】図１に示す半導体装置の要部拡大断面図であ
る。
【図３】（Ａ）乃至（Ｄ）は本発明の第１の実施の形態
に係る半導体装置の半導体素子の工程断面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の
断面図である。
【図５】図４に示す半導体装置の要部拡大断面図であ
る。
【図６】本発明の第３の実施の形態に係る半導体装置の
半導体素子の裏面図である。
【図７】本発明の先行技術に係る第１の構造の半導体装
置の断面図である。
【図８】本発明の先行技術に係る第２の構造の半導体装
置の断面図である。
【図９】本発明の先行技術に係る第３の構造の半導体装
置の断面図である。
【符号の説明】
１ 半導体装置 １０ 配線基板 １０Ｐ１，１０Ｐ２，１０Ｐ３ 端子 １１ 第１の半導体素子 １１Ｇ，１２Ｇ，１３Ｇ，１４Ｇ ボンディングパッド １１Ｎ，１２Ｎ，１３Ｎ 電源配線 １１Ｍ，１２Ｍ，１３Ｍ 引出配線 １１Ｒ 放熱用ダミー配線 １１Ｓ，１２Ｓ，１３Ｓ，１４Ｓ 表面 １１ＢＳ，１２ＢＳ，１３ＢＳ，１４ＢＳ 裏面 １１Ｗ 半導体ウェハ １２ 第２の半導体素子 １３ 第３の半導体素子 １４ 第４の半導体素子 １５Ａ〜１５Ｃ ボンディングワイヤ １６ 封止体 １７，１８Ａ〜１８Ｄ，２８Ａ〜２８Ｄ 電極 ２１〜２４ 結線用配線基板 ２１Ｂ，２１Ｅ，２２Ｂ，２２Ｅ 外部端子 ２１Ｈ，２２Ｈ 接続孔配線

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 端子が配設された配線基板と、 前記配線基板上にフェイスダウンにより実装され、裏面
    上に引出配線が配設された第１の半導体素子と、 前記第１の半導体素子の裏面上にフェイスダウンにより
    実装され、前記引出配線の一端に電気的に接続された第
    ２の半導体素子と、 前記配線基板の端子と引出配線の他端との間を電気的に
    接続する結線とを備えたことを特徴とする半導体装置。
  2. 【請求項２】 前記結線は、 ボンディングワイヤ又は結線用配線基板であることを特
    徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１の半導体素子の裏面上に配設さ
    れた引出配線は、 前記第１の半導体素子の裏面上に配設される電源配線と
    同一層により構成されたことを特徴とする請求項２に記
    載の半導体装置。
  4. 【請求項４】 前記第１の半導体素子の裏面上には、さ
    らに放熱用ダミー配線が配設されていることを特徴とす
    る請求項１又は請求項３に記載の半導体装置。
  5. 【請求項５】 半導体基板の表面上に配設された集積回
    路及びボンディングパッドと、 前記半導体基板の裏面上に配設された引出配線とを備え
    たことを特徴とする半導体素子。
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