JP2005259914A - 半導体回路装置及びマルチ・チップ・パッケージ - Google Patents

半導体回路装置及びマルチ・チップ・パッケージ Download PDF

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Abstract

【課題】
マルチ・チップ・パッケージのＥＳＤ保護を効果的に行う。
【解決手段】
マルチ・チップ・パッケージ１００は、第１のチップ１１０と第２のチップ１２０を備えている。第１のチップに形成された第１のグランド配線１１９と、第２のチップに形成された第２のグランド配線１２６とは、ＥＳＤ保護回路１５１、１５２を介して接続されている。ＥＳＤ保護回路が、第１のチップと第２のチップそれぞれに形成されているので、特に、ＣＤＭモデルに従う異なるチップ間におけるＥＳＤ電荷のディスチャージを、効果的に行うことができる。
【選択図】 図１

Description

本発明は複数の半導体回路チップを備える半導体回路装置及びマルチ・チップ・パッケージに関し、特に、半導体回路チップを備える半導体回路装置におけるＥＳＤ保護に関する。
回路に加えられるサージ電圧あるいはサージ電流は、回路内の素子の静電破壊を引き起こす。このように素子の静電破壊を引き起こす突然の電荷の流れは、ＥＳＤ（Electro Static discharge）と呼ばれる。特に、素子サイズの縮小化が著しいＣＭＯＳ回路などにおいて、ＭＯＳＦＥＴのゲートをＥＳＤによる破壊から保護することは、回路設計における重要なポイントの一つである。ＥＳＤから素子を保護するＥＳＤ保護回路を設計において、ＥＳＤの振る舞いに関するいくつかのモデルが知られている。主なモデルは、ＨＭＢ（Human Body Model）、ＭＭ（Machine Model）、そしてＣＤＭ（Charged Device Model）である。これらのＥＳＤモデルについては、例えば、特許文献１において説明されている。
ＨＭＢモデルは、人体から直接に加えられるＥＳＤ電荷を解析するモデルであり、ＭＭモデルは、電荷がチャージされている物体からチップに加えられるＥＳＤ電荷を解析するモデルである。従って、ＨＭＢモデルとＭＭモデルにおいて、外部端子から加えられたＥＳＤ電荷がチップ内の回路に流れ込む。これらのモデルにおいて、ＥＳＤ保護回路は、外部端子（入出力端子）から内部回路へＥＳＤ電荷が流れ込むことを抑制するように形成、配置される。
一方、ＣＤＭ ＥＳＤモデルは、チャージされたデバイス（パッケージ）と他の導体との間のＥＳＤを解析する。ＣＤＭ現象は、帯電状態にあるデバイス（パッケージ）から大地レベル導体や他の金属などに電荷が放電される。この放電時にデバイス内部を電荷が移動するのに伴い、素子が破壊されることがある。図９は、ＣＤＭモデルにおけるＥＳＤ及び従来のＥＳＤ保護回路を説明する図である。
負電圧ＶＥＳＤに帯電したチップ（図ではＰ型基板９０１）の外部端子９０２から放電される場合を例として説明する。入力パッド９０２がグランドに接地されると、ＥＳＤ電流ＩＥＳＤが回路内を流れ、入力パッド９０２からグランドに放出される。図９において、ＥＳＤ電流の一つのパスが示されている。Ｐ型基板９０１に蓄積されていた電荷は、グランド配線（ＧＮＤ）９０４に流れ込む。ＥＳＤ保護回路９０５が機能し、ＥＳＤ電流はグランド配線９０４からＥＳＤ保護回路９０５を介して入力信号配線９０６に流れ、さらに、入力パッド９０２からグランドに流れる。保護回路９０５が効果的に機能することによって、ＣＭＯＳ９０３のゲート絶縁膜の静電破壊を防止することができる。保護回路９０５の能力によっては、ＣＭＯＳ回路９０３のＭＯＳＦＥＴのゲート電位が先に大地レベルになり、基板電位との間の電位差が大きい場合には、ゲート絶縁膜破壊が起きることがある。
ＥＳＤ保護回路構成あるいは保護回路の接続位置としては、様々な態様のものが知られている。例えば、特許文献２は、ＭＩＳトランジスタをトランスファゲートとして備えた半導体集積回路において、トランスファゲートにクランプ素子を接続することにより、デバイス帯電モデル試験の際におけるトランスファゲートのゲート絶縁膜の破壊を防止することを開示する。あるいは、特許文献３は、２種類以上の電源系を備える半導体集積回路装置において、素子の静電破壊を防止するため、高電位側電源配線（電源配線）と低電位側電源配線（グランド配線）との間に、様々な態様でＥＳＤ保護素子を挿入する技術が提案している。
特許文献３に開示された回路において、第１及び第２電源系を備える回路において、第１の高電位側の電源線と第２の高電位側の電源線とは分離されており、第１の低電位側の電源線と第２の低電位側の電源線とは保護回路（ＨＫ）を介して接続さる。これにより、第１の低電位側の電源線の電位上昇による第２回路内の素子破壊を防止する。この外、異なる電源系の高電位側の電源線と低電位側の電源線とを、保護素子を介して接続すること、第１電源系と第２電源系との間の信号配線とグランド配線との間に保護素子を接続することなどが提案されている。
近年、デジタル機器、特に、携帯電話やＰＤＡ（Personal Digital Assistant）等に代表されるデジタル携帯機器の小型・薄型化、軽量化への要求が益々強くなり、その進展は著しいものがある。又、例えば、これらデジタル携帯機器において、メールや画像などの通信データの増大に伴い、使用するメモリ・デバイスの大容量化や多機能メモリの使用等が必要となってきている。これらの要求を満たす技術として、一つのパッケージ内に複数のチップを搭載するマルチ・チップ・パッケージが知られている。一つのパッケージに複数のチップを実装することによって、機器内部の実装密度を高め、パッケージ外形の小型化を行うことが可能となる。
典型的には、マルチ・チップ・パッケージは、一つのパッケージ内に、スタックされた（積層配置された）複数のチップを備えている。複数のチップは、各チップの主表面が対向するように配置され、各チップの主表面は互いに信号伝送あるいは定電位伝送のための接続バンプを介して接続される。外部回路との接続のためにパッケージ外部には複数の外部端子が形成されており、複数の外部端子は一つもしくは複数のチップと接続されている。従って、外部端子とチップ内回路とは、直接に、あるいは他のチップ内回路を介して接続されている。
ＥＳＤ保護の設計は、一つのチップ内における設計に限らず、上記のような複数のチップ間を信号あるいは定電位（グランド電位や電源電位など）が入出力されるマルチ・チップ・パッケージにおいても重要である。例えば、特許文献４は、マルチ・チップ・パッケージにおいて、チップ間の接続パッドにＥＳＤ保護回路を設けることを開示している。さらに、チップ間の接続パッドに設けられる保護回路の電流駆動能力を、外部パッドに接続される保護回路よりも小さくすることを提案している。これによって、チップ間の保護回路によって回路面積の増大、あるいは、寄生容量による信号伝送速度低下を抑制することができる。
あるいは、特許文献５は、三次元マルチ・チップ・パッケージの製造またはその後の取り扱いおよび試験中に発生する、静電放電またはその他損傷を与える可能性のある電圧過渡から保護する、チップ間放電保護ネットワークを有するマルチ・チップ半導体構造を開示する。チップ間放電抑制ネットワークは、構造中の半導体装置チップの電力面を電気的に相互接続する。これは、構造中の個々のチップの外部接続点または入出力ピン上にある従来のチップ内放電抑制ネットワークとともに、構造の取り扱い中および試験中に発生する静電放電など、電力面間、外部接続点と電力面の間、および外部接続点間での放電から保護する。チップ間放電抑制ネットワークは、三次元マルチ・チップ半導体構造の末端層または末端半導体チップ上に設け、縁部表面のメタライゼーションを介して構造中の個々のチップに接続することができる。
尚、この他、ＣＭＯＳ集積回路装置におけるチップレベルのＣＤＭモデル及びシミュレーションについて、特許文献６に開示されている。
米国特許第５９０１０２２号明細書 特開平０９−１７２１４６号公報 特開平１１−１５０２３６号公報 特開平１１−０８６５４６号公報 米国特許第５７０３７４７号明細書 "Chip-Level Charged-Device Modeling and Simulation in CMOS Integrated Circuits" J. Lee et. al., IEEE TRANSACTION ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, VOL. 22, NO.1, JANUARY 2003, pp67-81
しかし、上記従来の技術において、チップ間の電荷の移動についての記載がなく、チップ間を流れるＥＳＤ電流に対する保護素子の配置の方法について、基本的な考え方が示されていない。異なるチップにまたがるＥＳＤから素子を効果的に保護するためには、一つの基板内に形成された保護回路と異なるアプローチが必要とされる。特に、ＣＤＭモデルによるＥＳＤのように、一つのチップに蓄積された電荷が、他のチップを介してディスチャージされる場合、基板の異なるチップ間においてＥＳＤ電荷を効果的に流す、あるいは、チップからＥＳＤ電荷を効果的に引き抜くことができる回路構成が必要とされる。
本発明は上記記載を背景としてなされたものであって、本発明の一つの目的は、複数のチップを備える半導体集積回路装置において、チップ間にまたがるＥＳＤによって引き起こされうる、チップ内素子の静電破壊を効果的に抑制することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるだろう。
本発明の第１の態様は半導体回路装置であって、第１の半導体回路チップと、第２の半導体回路チップと、前記第１のチップに形成された第１の定電位供給配線と、前記第２のチップに形成された第２の定電位供給配線と、前記第１の半導体回路チップ上にあって、前記第１の定電位供給配線と前記第２の定電位供給配線を接続する第１の保護回路と、前記第２の半導体回路チップ上にあって、前記第１の定電位供給配線と前記第２の定電位供給配線を接続する第２の保護回路とを有する。定電位供給配線を接続する保護回路を、各チップに形成することによって、ＥＳＤ電荷を効果的に引き抜くことができる。定電位供給配線は、例えば、グランド配線あるいは電源配線であることができる。また、第１の半導体回路チップにおける電源配線と第２の半導体回路チップにおけるグランド配線を接続することも可能である。
前記第１定電位供給配線の供給電位は、前記第１半導体回路チップの基板電位であり、前記第２定電位供給配線の供給電位は、前記第２半導体回路チップの基板電位であることができる。あるいは、前記第１及び第２の半導体回路チップはＰ型基板を備え、前記第１の定電位供給配線は、前記第１の半導体回路チップにおいてグランド電位を供給する第１のグランド配線であり、前記第２の定電位供給配線は、前記第２の半導体回路チップにおいてグランド電位を供給する第２のグランド配線であることが好ましい。
前記第１の保護回路は保護素子を備え、前記第１の定電位供給配線はグランド電位を供給し、前記保護素子は、前記第１の定電位供給配線から前記第２の定電位供給配線に向かって動作時に順方向バイアスとなるように、前記第１の定電位供給配線に形成されていることが好ましい。あるいは、前記第１の半導体回路チップは、信号の出力を行う出力回路部を備え、前記第２のチップは、前記出力回路部の出力を受ける入力回路部を備え、前記入力回路部は、トランスファゲートを介して前記出力回路部の出力を受けることが好ましい。トランスファゲートによってＥＳＤ電荷の入力を受けることができるので、入力回路部の素子に対するＥＳＤによる影響を軽減することができる。
本発明の第２の態様の半導体回路装置は、第１の半導体回路チップと、第２の半導体回路チップと、前記第１のチップに形成された第１の定電位供給配線と、前記第２のチップに形成された第２の定電位供給配線と、前記第２のチップに形成され、チップ間接続部を介して前記第１の定電位供給配線と接続された第３の定電位供給配線と、前記第１のチップに形成され、チップ間接続部を介して前記第２の定電位供給配線と接続された第４の定電位供給配線と、前記第１の半導体回路チップに形成され、前記第１の定電位供給配線と前記第４の配線との間に接続された第１の保護回路と、前記第２の半導体回路チップに形成され、前記第２の定電位供給配線と前記第３の配線との間に接続された第２の保護回路と、を有す。さらに、前記第１の保護回路は第１の保護素子を備え、前記第２の保護回路は第２の保護素子を備え、前記第１の保護素子の動作時の順方向バイアスと、前記第２の保護素子の動作時の順方向バイアスは逆であることが好ましい。
本発明の第３の態様の半導体回路装置は、第１の半導体回路チップと、第２の半導体回路チップと、前記第１の半導体回路チップと前記第２の半導体回路チップとを接続する複数の接続端子と、を備え、前記複数の接続端子は、複数の基板電位接続端子を含み、前記複数の基板電位接続端子の間に他の接続端子が配置されている。基板電位接続端子を上記のように配置することによって、チップからのＥＳＤ電荷の引き抜きをより均等に行うことができる。尚、チップ間に形成された全ての基板電位接続端子が上記構成に含まれる必要はない。
前記複数の接続端子は、一つの方向に配置された複数の信号伝送接続端子を含み、前記複数の基板電位接続端子のそれぞれは、信号伝送接続端子の間に配置されていることが好ましい。あるいは、前記複数の基板電位接続端子は、一つの方向に配置された複数の信号伝送接続端子の両端のそれぞれに配置された基板電位接続端子を含むことが好ましい。もしくは、前記複数の基板電位接続端子は、一つの方向において実質的に等間隔で配置されていることが好ましい。これら構成は、チップから引き抜かれるＥＳＤ電荷の均等化に寄与する。
本発明の第４の態様の半導体回路装置は、外部端子に接続された第１の半導体回路チップと、第２の半導体回路チップと、前記第１の半導体回路チップと前記第２の半導体回路チップとを回路的に接続する複数の接続端子と、を備え、前記複数の接続端子は、第１の基板電位接続端子と第２の基板電位接続端子とを含み、前記第１の基板電位接続端子から前記外部端子までの配線長と、前記第２の基板電位接続端子から前記外部端子までの配線長とは、実質的に同一である。これによって、２つの基板電位接続端子から均等にＥＳＤ電荷のディスチャージを行うことができる。
前記外部端子は基板電位を供給する外部端子であることができる。あるいは、前記第１の基板電位接続端子は、保護回路を介して前記外部端子に接続され、前記第２の基板電位接続端子は、保護回路を介して前記外部端子に接続されていることができる。
本発明の第５の態様の半導体回路装置は、外部端子に接続された第１の半導体回路チップと、第２の半導体回路チップと、前記第１の半導体回路チップと前記第２の半導体回路チップとを接続する複数の接続端子と、を備え、前記複数の接続端子は、第１の基板電位接続端子と第２の基板電位接続端子とを含み、前記第１の基板電位接続端子は、前記第１の半導体回路チップに形成された第１の基板電位配線と前記第１の基板電位配線と接続された保護回路を介して、前記外部端子と接続され、前記第２の基板電位接続端子は、前記第１の半導体回路チップに形成された第２の基板電位配線と前記第２の基板電位配線と接続された保護回路を介して前記外部端子と接続され、前記第１の基板電位配線長と前記第２の基板電位配線長とは実質的に同一である。これによって、２つの基板電位接続端子から均等にＥＳＤ電荷のディスチャージを行うことができる。ここで、前記第１の基板配線と接続された保護回路と前記第２の基板配線と接続された保護回路とは、同一の保護回路であることができる。
本発明の第５の態様はマルチ・チップ・パッケージであって、第１の半導体回路チップと、前記第１の半導体回路チップと同一パッケージ内に配置された第２の半導体回路チップと、前記第１のチップに形成された第１の定電位供給配線と、前記第２のチップに形成された第２の定電位供給配線と、前記第１の半導体回路チップ上にあって、前記第１の定電位供給配線と前記第２の定電位供給配線を接続する第１の保護回路と、前記第２の半導体回路チップ上にあって、前記第１の定電位供給配線と前記第２の定電位供給配線を接続する第２の保護回路とを有する。定電位供給配線を接続する保護回路を、各チップに形成することによって、ＥＳＤ電荷を効果的に引き抜くことができる。
本発明によれば、複数のチップを備える半導体集積回路装置において、チップ間にまたがるＥＳＤによって引き起こされうる、チップ内素子の静電破壊を効果的に抑制することができる。
以下に、本発明を適用可能な実施の形態が図面を参照して説明される。各図において、同一の符号を付されたものは同様の要素を示しており、適宜説明が省略される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。また、又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。
第１の実施形態．
図１は、実施の形態１における半導体集積回路装置の回路構成の概略を説明する回路ブロック図である。本形態において、半導体集積回路装置の一例として、複数のチップが一つのパッケージの中に実装されているマルチ・チップ・パッケージが説明される。マルチ・チップ・パッケージ１００において、各チップはスタックされ、あるいは、同一平面上に並列に配置されている。本明細書において説明される回路構成は、特に明記のない限り、いずれの配置形態のマルチ・チップ・パッケージにも適用することが可能である。
図１において、マルチ・チップ・パッケージ１００は、第１の半導体集積回路チップ１１０及び、第２の半導体集積回路チップ１２０を備えている。本例においては２つのチップが例示されるが、マルチ・チップ・パッケージ１００は、３以上のチップを有することがもちろん可能である。本形態のマルチ・チップ・パッケージ１００において、一方のチップにおける電位変動による他方チップの特性劣化を防止するため、第１チップと第２チップのそれぞれに、別の電源パッドとグランド・パッドが与えられている。また、各チップ１１０、１２０内部それぞれに、各パッドと接続される電源配線とグランド配線が与えられている。尚、本発明は、電源もしくはグランドに同じ電位が与えられるケースにも適用することができる。
図１の回路構成について説明する。第１チップ１１０は、第１内部回路部１１１、第２チップ１２０との間で信号の受け渡しを行う第１入出力回路部１１２、及び外部回路との間で信号の受け渡しを行う外部入出力回路部１１３を備えている。１１４は回路外部に配置される電源から第１電源電位（ＶＤＤ１）が供給される第１電源パッドである。１１５は外部回路から信号が入力もしくは出力される入出力パッドである。１１７は回路外部のグランド回路部と接続され、第１グランド電位（ＧＮＤ１）が与えられる第１グランド・パッドである。
１１８は、一定電位を供給する定電位供給配線の一例である第１電源配線である。第１電源配線１１８は、第１電源パッド１１４に接続され、第１電源パッド１１４から供給される電源電位を供給する。第１内部回路部１１１、第１入出力回路部１１２、及び外部入出力回路部１１３のそれぞれは、第１電源配線１１８に接続され、第１電源電位（ＶＤＤ１）が供給される。１１９は、第１グランド・パッド１１７と接続され、第１チップ内の各回路部にグランド電位を与える、定電位供給配線の他の一例である第１グランド配線である。第１内部回路部１１１、第１入出力回路部１１２、及び外部入出力回路部１１３のそれぞれは、第１グランド配線１１９に接続され、必要なグランド電位が供給される。
第２チップ１２０は、第２内部回路部１２１と、第１チップとの間において信号の受け渡しを行う第２入出力回路部１２２とを備えている。第２入出力回路部１２２は、第１入出力回路部１１２との間において、接続パッド(不図示)を介して信号の授受を行う。尚、入出力回路部１１２、１１２のそれぞれは、入力回路もしくは出力回路のみを有する回路構成であることも可能である。１２３は回路外部に配置される電源から第２電源電位（ＶＤＤ２）が供給される第２電源パッドである。１２４は、第２電源パッド１２３に接続され、第２電源パッド１２３から供給される電源電位を供給する、定電位供給配線の他の一例である第２電源配線である。
第２内部回路部１２１と第２入出力回路部１２２は、第２電源配線１２４に接続され、第２電源電位（ＶＤＤ２）が供給される。１２５は回路外部のグランドと接続され、第２グランド電位（ＧＮＤ２）が与えられる第２グランド・パッドである。１２６は、第２グランド・パッド１２５と接続され、第２チップ１２０の各回路部にグランド電位を与える、定電位供給配線の他の一例としての第２グランド配線である。第２内部回路部１２１と第２入出力回路部１２２は、第２グランド配線１２６に接続され、必要なグランド電位（ＧＮＤ２）が供給される。尚、２つの電源電位は、異なる電位もしくは同一の電位とすることも可能である。グランド電位は、電源電位よりも低い電位に設定されるが、電位値は設計により適宜決定される。２つのグランド電位は、回路設計にしたがって、同電位もしくは異なる電位を与えることができる。
第１チップ１１０と第２チップ１２０とは、複数のチップ間接続部１３５によって、回路的に接続されている。各チップ間接続部１３５ａ−ｇは、第１チップ１１０と第２チップ１２０に形成された信号配線１３７、１３８、電源配線１１８、１２４、あるいはグランド配線１１９、１２６を相互接続し、チップ間において、入出力信号、あるいは電源電位・グランド電位を伝送する。各チップ間接続部１３５ａ−ｇは、例えば、接続パッドや接続ワイヤによって構成することができる。
第１グランド配線１１９と第２グランド配線１２６との間にＥＳＤ（Electro Static Discharge）保護回路１５１、１５２が接続されており、第１グランド配線１１９と第２グランド配線１２６は、ＥＳＤ保護回路１５１、１５２を介して接続されている。保護回路１５１、１５２はグランド配線間電位が所定値以上になると、グランド配線間を導通しサージ電流を流す機能を備えている。ＥＳＤ保護回路は、一般に、配線間を所定のクランプ電圧にクランプすることによって、過大電圧によって素子のゲート絶縁膜が破壊されることを防止することができる。また、第１電源配線１１８と第２電源配線１２４との間にＥＳＤ保護回路１６１、１６２が接続されており、第１電源配線１１８と第２電源配線１２４は、ＥＳＤ保護回路１６１、１６２を介して接続されている。本形態の半導体集積回路装置１００は、第１チップ１１０と第２チップ１２０のそれぞれに保護回路が形成されている。図１に示すように、第１チップ１１０は保護回路１５１、１６１を備え、第２チップ１２０が保護回路１５２、１６２を備えている。保護回路１５１、１５２及び保護回路１６１、１６２は、グランド配線間あるいは電源配線間において好ましくは回路的に並列接続される。図１に示すように、電源配線１１８、１２４間は、分岐した２つの経路によって接続されている。一方の経路は、ＥＳＤ保護回路１６１とチップ間接続部１３５ａを含む。もう一方の経路は、ＥＳＤ保護回路１６２とチップ間接続部１３５ｂを含む。同様に、グランド配線１１９、１２６間は、分岐した２つの経路によって接続されている。一方の経路は、ＥＳＤ保護回路１５１とチップ間接続部１３５ｇを含む。もう一方の経路は、ＥＳＤ保護回路１５２とチップ間接続部１３５ｆを含む。これらの点については、後に改めて説明される。
本形態の半導体集積回路装置１００において、好ましくは、電源配線とグランド配線とは、ＥＳＤ保護回路を介して接続されている。電源配線とグランド配線との接続は、同一チップ内あるいは異なるチップ間において形成される。図２に示すように、同一チップ内において、第１電源配線１１８と第１グランド配線１１９とは保護回路１７１を介して接続され、第２電源配線１２４と第２グランド配線１２６とは保護回路１７２を介して接続されている。異なるチップ間の電源配線とグランド配線の接続において、各チップに電源配線−グランド配線間に接続された保護回路が形成されている。保護回路の接続については、上記グランド配線間あるいは電源配線間と実質的に同様である。具体的には、第１チップの第１電源配線１１８と、第２チップの第２グランド配線１２６との間、第１チップの保護回路１８１と第２チップの保護回路１８２が接続されている。保護回路１８１、１８２は、配線間において回路的に並列接続されている。同様に、第１チップの第１グランド配線１１９と第２チップの第２電源配線１２４との間に、第１チップの保護回路１９１と第２チップの保護回路１９２が接続されている。保護回路１９１、１９２は、配線間において好ましくは回路的に並列接続されている。尚、図２において、他の保護回路は省略されている。
ＥＳＤ保護回路は、トランジスタやダイオードなどを利用し、広く知られた様々な回路によって構成することができる。図３は、ＥＳＤ保護回路のいくつかの構成を例示しており、例示的にグランド配線間に接続された様子を示している。図３（ａ）はダイオード３０１のみから構成される保護回路であり、順バイアス方向において所定電圧が生ずると、ダイオードが導通して配線間をクランプ電位にクランプする。一方、逆バイアス方向に過大電圧が生ずると、ダイオード３０１はブレーク・ダウンによって両配線間を導通し、配線間電圧を所定電圧にクランプする。図３（ｂ）は双方向性ダイオード３０２使用して保護回路を構成する例を示している。
図３（ｃ）はＮ型トランジスタ３０３を使用した保護回路の例を示している。トランジスタ３０３のゲートとソースには、同電位が与えられる。ソースからドレイン方向に正の過大電圧が印加されると、Ｎ型トランジスタ３０３のドレイン拡散層が順バイアスとなり、ＥＳＤ電流が、Ｐ型基板（あるいはＰウェル）を介してディスチャージされ、配線間電圧がクランプ電圧にクランプされる。
一方、ドレインからソース方向に正の過大電圧が印加されると、Ｎ型トランジスタ３０３のドレイン端子のゲート端子側のＮ型拡散層がブレーク・ダウンし、Ｐ型基板に電流が流れ込む。Ｐ型基板に流れ込んだ電流によりＰ型基板の電位が上昇しソース端子のＮ型拡散層とＰ型基板で形成されるダイオードとが順バイアスされ、ドレイン−Ｐ型基板−ソースで形成される寄生ＮＰＮ型バイポーラ・トランジスタが動作状態となり（スナップバック動作）、ＥＳＤ電流が逃がされる。スナップバック動作状態になると、配線間電圧はブレーク・ダウン電圧以下のクランプ電圧にクランプされる。
図３（ｄ）はＮ型トランジスタ３０３とバイアス方向が逆であるＮ型トランジスタ３０４を使用した保護回路である。動作は、Ｎ型トランジスタ３０３と同様である。図３（ｅ）はＮ型トランジスタ３０５、３０６を並列に接続して形成された保護回路の一例である。Ｎ型トランジスタ３０５、３０６の動作はＮ型トランジスタ３０３と同様である。保護回路は、これらの他に、Ｐ型トランジスタあるいはバイポーラ・トランジスタなどを使用した様々な構成によって形成することが可能である。
上記のように、本形態の半導体集積回路装置１００は、異なるチップ間の定電位供給配線間の保護回路に関して、つまり、例えば、グランド配線間を接続する保護回路、あるいは、電源配線間を接続する保護回路等に関して、第１チップ１１０と第２チップ１２０のそれぞれに保護回路が形成されている。これによって、物理的に基板が分離されている異なるチップ間において、ＥＳＤ電荷、特にＣＤＭ ＥＳＤモデルに従うＥＳＤ電荷を、効果的にディスチャージすることが可能となる。
図４を参照して、ＥＳＤ電荷のディスチャージにおける本形態の保護回路の機能について説明する。本例においては、第１グランド配線１１９と第２グランド配線１２６とを接続する保護回路について説明する。また、第１及び第２チップ１１０、１２０が、Ｐ型基板から構成されている例について説明する。Ｐ型基板におけるＥＳＤディスチャージにおいて、グランド配線を介した電荷のディスチャージ経路が中心となる。
まず、本発明に対する比較例として、一方のチップのみに保護回路が形成された場合のＥＳＤ電荷のディスチャージについて説明する。図４（ａ）は、第１チップ１１０に保護回路１５１ａと１５１ｂが形成された例が示されている。本例において、保護回路１５１ａ、１５１ｂのそれぞれは、一つのダイオードによって構成されており、Ｐ型基板４０１に形成されたＮウェルと、Ｐ+及びＮ+拡散層から形成されている。尚、保護回路１５１ａのＮウェルは形成しなくともよい。保護回路１５１ａはＧＮＤ１（１１９）の電位がＧＮＤ２（１２６）よりも高い場合が順方向バイアスであり、保護回路１５１ｂはＧＮＤ２（１２６）の電位がＧＮＤ１（１１９）よりも高い場合が順方向バイアスである。第１チップのＰ型基板４０１はＰ+拡散層４０２を介してグランド電位ＧＮＤ１が与えられている。
デバイスが正に帯電して、チップ１の端子から大地レベルに放電する場合を例として説明する。チップ１の端子から放電するため、チップ１の電位（ＧＮＤ１の電位）がチップ２に比べて先に下がる。このため、図４（ａ）において、保護回路１５１ｂが順方向バイアスとなり、保護回路１５１ａは逆方向バイアスとなる。従って、第２チップ１２０に蓄積されているＥＳＤ電荷は、第２グランド配線１２６から保護回路１５１ｂに流れ込み、さらに、ＥＳＤ電荷は保護回路１５１ｂから第１グランド配線１１９に流れる。第２チップ１２０からのＥＳＤ電荷は、放電開始初期には保護素子１５１ａを介してＧＮＤ１（１１９）に流れ込むことがない。
このように、第２チップ１２０からのＥＳＤ電荷は、第１チップ１１０上に形成された保護回路１５１ｂに集中する。このため、第２チップ１２０から第１チップ１１０へのグランド配線を介したＥＳＤ電荷のディスチャージ特性は、保護回路１５１ｂの能力（サイズ）によって決定される。これにより、第２チップ１２０において、ＥＳＤ電荷の集中、あるいは局部的な電位変動が発生じ、その結果、素子の絶縁膜破壊が引き起こされうる。
第２グランド配線１２６から第１グランド配線１１９に向けて逆方向バイアスにある保護回路１５１ａは、ブレーク・ダウンによってＥＳＤ電荷のディスチャージに寄与することができる。しかし、保護回路１５１ｂのダイオードがＯＮしてから保護回路１５１ａがブレーク・ダウンするまでにディレイが存在するため、保護回路１５１ａが機能するまでに、素子の絶縁膜が破壊される可能性があり、十分なＥＳＤ保護を与えることができない。尚、デバイスが負に帯電して、チップ２の端子から大地レベルに放電する場合、チップ２の電位がチップ１に比べて先に上がるので、各保護回路１５１ａ、ｂの動作時のバイアス方向は、上記説明と同様である。
次に、デバイスが正に帯電して、チップ２の端子から大地レベルに放電する場合を例として説明する。チップ２の端子から放電するので、チップ２の電位がチップ１に比べて先に下がる。このため、保護回路１５１ａが順方向バイアスにおいて動作する。保護回路１５１ａはＰ型基板４０１上に形成されているため、第１チップ１１０に蓄積されたＥＳＤ電荷を、順方向バイアスにおいてより均等に引き抜くことができる。また、引き抜かれた電荷は、第２グランド配線１２６を介して第２チップ１２０の基板電位に接続されているので、ＥＳＤ電荷の集中を招くことなく、ＥＤＳ電荷をディスチャージすることができる。尚、デバイスを負に帯電してチップ１の端子から大地レベルに放電する場合、チップ１の電位がチップ２に比べて先に上がため、各保護回路１５１ａ、ｂの動作時のバイアス方向は、上記説明と同様となる。
図４（ｂ）は、第１チップ１１０と第２チップ１２０のそれぞれに、各グランド配線１１９、１２６を接続する保護回路が形成されている場合を示している。第１チップ１１０には保護回路１５１が形成され、第２チップ１２０には保護回路１５２が形成されている。保護回路１５１、１５２のそれぞれは、一つのダイオードによって構成されている。保護回路１５１はＰ型基板４０１上に形成されたＮウェルと、Ｐ+及びＮ+拡散層から形成されている。
保護回路１５２は第２チップ１２０のＰ型基板４１１上に形成されたＮウェルと、Ｐ+及びＮ+拡散層から形成されている。Ｐ型基板４１１には、Ｐ+拡散層４１２を介して基板電位ＧＮＤ２が与えられている。尚、保護回路１５１、１５２のＮウェルは形成しなくともよい。保護回路１５１はＧＮＤ１（１１９）の電位がＧＮＤ２（１２６）よりも高い場合が順方向バイアスであり、保護回路１５２はＧＮＤ２（１２６）の電位がＧＮＤ１（１１９）よりも高い場合が順方向バイアスである。
第２チップ１２０の電位が第１チップ１１０の電位よりも高い場合、つまり、デバイスが正に帯電して、チップ１の端子から大地レベルに放電する場合、あるいは、デバイスが負に帯電して、チップ２の端子から大地レベルに放電する場合、保護回路１５２が順方向バイアスにおいて動作する。保護回路１５２はＰ型基板４１１上に形成されているので、基板に蓄積されたＥＳＤ電荷を、より均等に引き抜くことができる。また、保護回路１５２が接続されている第１グランド配線１１９は、基板電位ＧＮＤ１に接続されているので、ＥＳＤ電荷の集中を招くことなく、ＥＤＳ電荷をディスチャージすることができる。これによって、ＥＳＤ電荷による素子破壊を効果的に抑制することができる。
同様に、第１チップ１１０の電位が第２チップ１２０の電位よりも高い場合、つまり、デバイスが正に帯電して、チップ２の端子から大地レベルに放電する場合、あるいは、デバイスを負に帯電してチップ１の端子から大地レベルに放電する場合、保護回路１５２が順方向バイアスにおいて動作し、引き抜かれたＥＳＤ電荷は第２グランド配線１２６を介してＰ型基板４１１の基板電位ＧＮＤ２に直接入る。上記に説明したように、保護回路１５１が基板４０１上に形成されていることによって、第１チップ１１０から均等にＥＳＤ電荷を引き抜くことができる。また、引き抜かれた後は、ＥＳＤ電荷は第２チップ１２０において基板電位ＧＮＤ２に接続されるので、ＥＳＤ電荷の集中を抑制することができる。
上記において、ダイオードから構成される保護回路を例として説明したが、例えば、第１チップの保護回路１５１として、図３（ｄ）のＮＭＯＳＦＥＴを使用し、第２チップの保護回路１５２として、図３（ｃ）のＮＭＯＳＦＥＴを使用することが可能である。あるいは、保護回路１５１、１５２のそれぞれを、図３（ｅ）の回路構成とすることなども可能である。
上記説明においては、グランド配線間の保護回路について説明したが、電源配線間の保護回路、あるいは電源配線とグランド配線間の保護回路についても同様の考え方を利用して、保護回路を構成することができる。電源配線の保護回路は、典型的には、グランド配線の保護回路とは反対極性となる。例えば、ＭＯＳＦＥＴを使用する場合、保護回路はＰＭＯＳＦＥＴによって構成される。また、Ｎ型基板を使用してチップを形成する場合、Ｎ型基板にはＮ+拡散層を介して電源電位が与えられ、電源配線がＥＳＤ電荷のディスチャージにおいて中心的に機能する。
上記のように、チップに形成される保護回路において、ダイオードやトランジスタなどの保護素子の基準電位側（グランド電位側もしくは電源電位側）が、基板電位となるように構成される。図４（ｂ）を参照して説明された例に従えば、ダイオード１５１、１５２の基準電位側であるグランド電位側が基板電位となっている。あるいは、例えばＭＯＳＦＥＴからなる保護回路において、グランド電位側もしくは電源電位側に接続されるＭＯＳＦＥＴのソースが、基板電位となる。これによって、保護回路が形成されているチップからＥＳＤ電荷をより均等に引き抜くことができる。
実施の形態２．
図５は、図１を参照して説明された第１チップの第１入出力回路部１１２と第２チップの第２入出力回路部１２２との間における、一部の回路構成の概略を示している。図５において、第１入出力回路部１１２の出力インバータ５１１と第２入出力回路部１２２の入力インバータ５２１との間の回路構成が例示されている。図５に示すように、第２入出力回路部１２２は、出力インバータ５１１と入力インバータ５２１との間に接続されたトランスファー・トランジスタ５２２を備えている。
トランスファー・トランジスタ５２２の拡散層（ドレイン／ソース）のそれぞれは、出力インバータ５１１側と入力インバータ５２１側に接続され、出力インバータ５１１からの信号は、トランスファー・トランジスタ５２２の拡散層を介して入力インバータ５２１に入力される。トランスファー・トランジスタ５２２はノーマリ・オン状態にある、もしくはゲートへの制御信号によって信号の導通を制御することができる。
トランスファー・トランジスタ５２２の受信信号を受ける拡散層とトランスファー・トランジスタ５２２のゲートとの間には、ＥＳＤ保護回路５２３が形成されている。また、トランスファー・トランジスタ４２２の受信信号を受ける拡散層と第２グランド配線１２６との間に、ＥＳＤ保護回路５２４が形成されている。第１入出力回路１１２において、出力インバータ５１１の出力配線と第１グランド配線１１９との間には、ＥＳＤ保護回路５１２が形成されている。第１及び第２グランド配線間には、図２を参照して説明したように、保護回路１５１、１５２が並列に接続されている。保護回路１５１、１５２は、それぞれ、第１チップ基板上、第２チップ基板上に形成されている。
本形態の信号入出力回路部において、異なるチップからの信号の受信は、トランスファー・トランジスタ５２２の拡散層を介して行われ、入出力回路部のゲートに信号が直接入力されない。トランスファー・トランジスタ５２２によってＥＳＤ電荷の入力を受けることによって、入出力回路部の入力部の素子に対するＥＳＤによる影響を軽減することができる。また、入力インバータの入力配線と第２グランド配線１２６との間に保護回路５２４が形成されているので、入力インバータにおけるゲート絶縁膜破壊を効果的に防止することができる。
トランスファー・トランジスタ５２２のゲート絶縁膜の静電破壊については、トランスファー・トランジスタ５２２の拡散層とゲートとの間に形成されている保護回路５２３が有効に機能する。保護回路５２３は、特にＣＤＭモデルに従って、チップに帯電されたＥＳＤ電荷を外部パッドからディスチャージする場合において、トランスファー・トランジスタ５２２のゲート絶縁膜破壊を効果的に防止することができる。入出力信号線に保護回路５２３を接続することによって容量が増加することから、その観点からは保護回路５２３のサイズが小さいことが好ましい。
尚、図示されていないが、出力インバータ５１１の出力配線と第１電源配線１１８との間、あるいは、入力インバータ５２１の入力配線と第２電源配線１２４との間に保護回路を形成することができる。あるいは、トランスファー・トランジスタ５２２と入力インバータ５２１との間において、入力信号線と第２グランド配線１２６との間に保護回路を形成することができる。また、上記例においては、第１チップ１１０からの入力を受ける第２チップ１２０の入力部の回路構成について説明したが、第２チップ１２０からの入力を受ける第１チップ１１０の入力部についても、同様の構成を適用することによって、回路素子のＥＳＤ破壊を効果的に抑制することができる。
実施の形態３．
ＣＤＭ ＥＳＤモデルにおいて理解されるように、チップ全体に帯電されたＥＳＤ電荷を均等にディスチャージすることが重要である。ＥＳＤ電荷の場所的な不均一な引き抜きは、チップ内において電圧を発生させ、チップ内素子の破壊が誘起される。このためには、チップ全体に対して均等にＥＳＤ電荷のディスチャージ経路を形成することが好ましい。
図６は、本形態におけるチップ間の接続関係を示す図である。図５において、下部の第１チップ６１０と上部の第２チップ６２０はスタックされ（Chip On Chip）、複数の接続用バンプ６３０を介して接続されている。接続用バンプ６３０は、信号伝送用のバンプの他、グランド電位や電源電位などの定電位供給用のバンプが含まれる。図６において、信号伝送用のバンプ６３１と基板電位（Ｐ型基板におけるグランド電位、もしくは、Ｎ型基板における電源電位）接続用のバンプ６３２が示されている。信号伝送用のバンプ６３１のバンプ列の両端に、基板電位接続用バンプ６３２が形成されている。あるいは、各信号伝送用バンプ６３１間に基板電位接続用バンプ６３２が形成されている。
チップに蓄積されたＥＳＤ電荷をパッケージの外部端子からディスチャージするＣＤＭ ＥＳＤモデルにおいて、一方のチップに蓄積されている電荷（例えば第２チップ）は、接続用バンプを介して他方のチップ（例えば第１チップ）に流れ、外部端子を介して引き抜かれる。電源配線もしくはグランド配線が、チップ間において接続されていない場合、ＥＳＤ電荷は信号伝送用のバンプを介してディスチャージされる。この場合、信号線（信号伝送用のバンプ）への負担が増加し、又、チップの特定箇所からＥＳＤ電荷が優先的に引き抜かれ、チップ内の電位変動が生じやすい。
本形態において、基板電位接続用バンプ６３２がチップ間に複数設けられ、基板電位接続用バンプ６３２を介したＥＳＤ電荷のディスチャージを可能としている。基板電位接続用バンプ６３２は、一方もしくは双方のチップに形成された保護回路を介して接続されている。さらに、チップ全体からのより均等なＥＳＤ電荷の引き抜きを可能とするため、また、信号伝送用バンプ６３１への負担を軽減するため、好ましい態様として、基板電位接続用バンプ６３２は、信号伝送用バンプ間に分散されて配置されている。尚、例えばグランド配線同士が共通端子である場合などにおいては、保護回路を介することなく配線で基板電位接続用バンプを直接接続することができる。
基板電位接続用バンプは、一つもしくは複数の信号伝送用バンプを挟むように配置される。基板電位接続用バンプ６３２間の信号伝送用バンプ６３１の数は同一であることが好ましく、さらに好ましくは、図６に示すように、各信号伝送用バンプ６３１に隣接して基板電位接続用バンプ６３２が形成される。均一なＥＳＤ電荷の引き抜きを可能とするため、信号伝送用バンプ列の両端には、それぞれ基板電位接続用バンプ６３２を配置することが好ましい。
図７は、基板電位接続用バンプの他の好ましい配置を示す図である。チップ全体の各部からのより均一なＥＳＤ電荷の引き抜きを行うため、基板電位接続用バンプはチップ対向面間において、ほぼ均等に分散して配置されることが好ましい。図７において、紙面左側と右側の間の方向において、基板電位接続用バンプ６３２はほぼ均等な間隔をおいて配置され、各基板電位接続用バンプ６３２の間には同一複数の信号伝送用バンプ６３１が配置されている。少なくとも一つの方向において基板電位接続用バンプ６３２間の距離がほぼ均等であるように各基板電位接続用バンプ６３２配置する。これによって、より均一なＥＳＤ電荷のディスチャージを可能とすることができる。２次元的に接続バンプが配置される場合、基板電位接続用バンプ６３２は、複数の方向において基板電位接続用バンプがほぼ均等に配置されることが好ましい。
尚、ほぼ均等に基板電位接続用バンプを配置する場合に、必ずしも基板電位接続用バンプ間に信号伝送用バンプが配置されなくともよい。本形態においてはスタックされた複数のチップを備えるマルチ・チップ・パッケージの例が説明されているが、同一平面内に配置される複数のチップを備えるマルチ・チップ・パッケージにおいても、本発明の基板電位接続用バンプの配置を適用することができる。この場合、チップの互いに対向する辺の方向において、各基板電位接続用バンプがほぼ均等に配置される。
実施の形態４．
ＣＤＭ ＥＳＤモデルにおいて、ＥＳＤ電荷はいずれかの外部端子から引き抜かれる。上記実施形態のように、一つのチップから他のチップへ、基板電位接続用バンプを介してＥＳＤ電荷がディスチャージされる場合、ＥＳＤ電荷の入力側チップ（外部端子に接続されているチップ）において、基板電位接続用バンプから外部端子までの配線長、あるいは配線抵抗（インピーダンス）が問題となる。
図８は、本形態のチップ８０１における基板電位配線の概略構成を示している。チップ８０１は、例えば、図７における下部チップ６１０に相当する。チップ８０１は複数の外部端子と接続されており、他のチップからのＥＳＤ電荷が基板電位接続用バンプ等を介してチップ８０１に流れこみ、いずれかの外部端子を介してディスチャージされる。図８においては、Ｐ型基板が例として示されており、基板電位はグランド電位となっている。図８に示すように、チップ８０１は回路パターン８１１、８１２及び複数の接続用バンプ８２０を備えている。
複数の接続用バンプ８２０は、複数の信号伝送用バンプ８２１と複数の基板電位接続バンプ８２２を含んでいる。本例において、２つの信号伝送用バンプ列が形成されており、各列の両端に基板電位接続バンプ８２２が形成されている。尚、上記のように、いずれかの信号伝送用バンプ８２１の間に基板電位接続バンプを追加することももちろん可能である。基板電位接続バンプ８２２を介して他のチップから引き抜かれたＥＳＤ電荷は、基板電位配線８３１を介して外部端子からディスチャージされる。
各基板電位接続バンプ８２２からの均等な電荷のディスチャージを行うため、各基板電位接続バンプ８２２と外部端子の間の配線抵抗の差異が小さいことが必要とされ、配線抵抗がほぼ同一であることが好ましい。図に示すように、左右の基板電位配線８３１のほぼ中間点からＧＮＤ端子８５２に配線を設ける。配線抵抗に大きな差異があると、各基板電位接続バンプ８２２を介したＥＳＤ電荷のディスチャージ量に差異が生じ、局所的な電位変動による素子破壊を引き起こす。
図８を参照して、基板電位配線（グランド配線）８３１と電源配線８３２とは、図２を参照して説明されたように、保護回路８４０を介して接続されている。各基板電位接続バンプ８２２からの基板電位配線８３１は保護回路８４０と接続され、保護回路８４０は電源端子と電源配線８３２によって接続されている。基板電位接続バンプ８２２と電源端子の間のＥＳＤディスチャージ経路を考慮する場合、各基板電位接続バンプ８２２から電源端子８５１を見た配線抵抗の差異が小さくなる位置に保護回路８４０を配置することが必要とされ、好ましくは、各基板電位接続バンプ８２２についての配線抵抗がほぼ同一であるように保護回路８４０が形成される。
複数の基板電位接続バンプ８２２の配置に対して、ほぼ対称となる位置に保護回路８４０を形成することによって、配線抵抗の均一化を図ることができる。図８においては、保護回路８４０は信号伝送用バンプ８２１列両端の基板電位接続バンプ８２２について、略中央の位置に配置されている。また、これによって、各基板電位接続バンプ８２２についての電源端子８５１への配線抵抗がほぼ同一となるように回路を容易に構成することができ、回路素子の静電破壊を効果的に防止することができる。
図８に示すように、信号伝送用バンプ８２１列の両端に基板電位接続バンプ８２２が形成されている場合、両端の基板電位接続バンプ８２２から電源端子８５１までの配線抵抗をほぼ同一であるように回路構成することは、ＥＳＤ電荷のディスチャージにおける素子破壊を防止する上で重要である。両端の基板電位接続バンプ８２２間の間隔が大きくなることから、無作為な設計によれば、配線抵抗の差が大きくなりやすい。
あるいは、両端の基板電位接続バンプ８２２の配線抵抗がほぼ同一となるように回路構成することによって、他の基板電位接続バンプ（不図示）との配線抵抗の差異も小さくするように設計することが容易となる。ディスチャージ・プロセスにおけるチップ全体の電位変動を効果的に抑制することができる。この点は、以下の記載において同様である尚、上記において一つの保護回路８４０が例示されているが、複数の保護回路を形成することも可能である。
チップ８０１の入出力端子（番号付与はしていない）から放電される場合には、各入出力端子とＧＮＤまたは電源配線間に保護素子が設けられており（不図示）、この保護素子を介して入出力端子から放電される。この保護素子は、ＧＮＤ電位配線８３３や電源電位配線８３２に接続されている。この入出力端子保護素子をＧＮＤ電位配線８３１に接続すると、入出力端子位置によってチップ２の電荷の引き抜き（電荷の移動）に不均一が生じる。
基板電位接続バンプ８２２とグランド端子８５２の間のＥＳＤディスチャージ経路を考慮する場合、各基板電位接続バンプ８２２からグランド端子８５２を見た配線抵抗の差異が小さくなるように配線が形成され、好ましくは、各基板電位接続バンプ８２２に対する配線抵抗がほぼ同一であるように回路が構成される。図８において、各基板電位接続バンプ８２２からの基板電位配線８３１は、ノードを介して、グランド端子８５２に接続されている。各基板電位接続バンプ８２２についての配線抵抗は、グランド端子８５２に対してほぼ同一となるように配線が形成されている。これによって、ＥＳＤ電荷のディスチャージ量の相違による電圧に起因する素子の静電破壊を効果的に防止することができる。
実施の形態１における、マルチ・チップ・パッケージの概略回路構成を示すブロック図である。 実施の形態１における、マルチ・チップ・パッケージの概略回路構成を示すブロック図である。 実施の形態１における、保護回路の回路構成例を示す図である。 実施の形態１における、保護回路の機能について説明する図である。 実施の形態２における、第１チップの第１入出力回路部と第２チップの第２入出力回路部との間における、一部の回路構成の概略を示している。 実施の形態３における、チップ間の接続関係を示す図である。 実施の形態３における、チップ間の他の好ましい接続関係を示す図である。 実施の形態４における、チップにおける基板電位配線の概略構成を示している。 従来の技術における、ＣＤＭ ＥＳＤモデル及び保護回路を説明する図である。
符号の説明
１００ マルチ・チップ・パッケージ、１１０ 第１チップ、
１１１ 第１内部回路部、１１２ 第１入出力回路部、
１１３ 外部入出力回路部、１１４ 第１電源パッド、
１１６ 第１グランド配線、１１７ 第１グランド・パッド、１１８ 第１電源配線、
１１９ 第１グランド配線、１２０ 第２チップ、１２１ 第２内部回路部、
１２２ 第２入出力回路部、１２３ 第２電源パッド、１２４ 第２電源配線、
１２５ 第２グランド・パッド、１２６ 第２グランド配線、
１３５ チップ間接続部、１３７、１３８ 信号配線、１５１ 保護回路、
１５２ 保護回路、１６１ 保護回路、１６２ 保護回路、１７１ 保護回路、
１７２ 保護回路、１８１ 保護回路、１８２ 保護回路、１９１ 保護回路、
１９２ 保護回路、３０１ ダイオード、３０２ 双方向性ダイオード、
３０３ Ｎ型トランジスタ、３０４ Ｎ型トランジスタ、３０５ Ｎ型トランジスタ、
４０１ Ｐ型基板、４０２ 拡散層、４１１ Ｐ型基板、４１２ 拡散層、
４２２ トランスファー・トランジスタ、５１１ 出力インバータ、５１２ 保護回路、
５２１ 入力インバータ、５２２ トランスファー・トランジスタ、５２３ 保護回路、
５２４ 保護回路、６１０ 下部チップ、６２０ 上部チップ、６３０ 接続用バンプ、
６３１ 信号伝送用バンプ、６３２ 基板電位接続用バンプ、８０１ チップ、
８１１、８１２ 回路パターン、８２０ 接続用バンプ、８２１ 信号伝送用バンプ、
８２２ 基板電位接続バンプ、８３１ 基板電位配線、８３２ 電源配線、
８３３ ＧＮＤ電位配線、８４０ 保護回路、８５１ 電源端子、
８５２ グランド端子、９０１ Ｐ型基板、９０２ 入力パッド、
９０３ ＣＭＯＳインバータ、９０４ グランド配線、９０５ 保護回路

Claims (17)

  1. 第１の半導体回路チップと、
    第２の半導体回路チップと、
    前記第１のチップに形成された第１の定電位供給配線と、
    前記第２のチップに形成された第２の定電位供給配線と、
    前記第１の半導体回路チップ上にあって、前記第１の定電位供給配線と前記第２の定電位供給配線を接続する第１の保護回路と、
    前記第２の半導体回路チップ上にあって、前記第１の定電位供給配線と前記第２の定電位供給配線を接続する第２の保護回路と、
    を有する、半導体回路装置。
  2. 前記第１定電位供給配線の供給電位は、前記第１半導体回路チップの基板電位であり、
    前記第２定電位供給配線の供給電位は、前記第２半導体回路チップの基板電位である、
    請求項１に記載の半導体回路装置。
  3. 前記第１及び第２の半導体回路チップはＰ型基板を備え、
    前記第１の定電位供給配線は、前記第１の半導体回路チップにおいてグランド電位を供給する第１のグランド配線であり、
    前記第２の定電位供給配線は、前記第２の半導体回路チップにおいてグランド電位を供給する第２のグランド配線である、
    請求項１に記載の半導体回路装置。
  4. 前記第１の保護回路は保護素子を備え、
    前記第１の定電位供給配線はグランド電位を供給し、
    前記保護素子は、前記第１の定電位供給配線から前記第２の定電位供給配線に向かって動作時に順方向バイアスとなるように、前記第１の定電位供給配線に形成されている、
    請求項２に記載の半導体回路装置。
  5. 前記第１の半導体回路チップは、信号の出力を行う出力回路部を備え、
    前記第２のチップは、前記出力回路部の出力を受ける入力回路部を備え、
    前記入力回路部は、トランスファゲートを介して前記出力回路部の出力を受ける、請求項１に記載の半導体回路装置。
  6. 第１の半導体回路チップと、
    第２の半導体回路チップと、
    前記第１のチップに形成された第１の定電位供給配線と、
    前記第２のチップに形成された第２の定電位供給配線と、
    前記第２のチップに形成され、チップ間接続部を介して前記第１の定電位供給配線と接続された第３の定電位供給配線と、
    前記第１のチップに形成され、チップ間接続部を介して前記第２の定電位供給配線と接続された第４の定電位供給配線と、
    前記第１の半導体回路チップに形成され、前記第１の定電位供給配線と前記第４の配線との間に接続された第１の保護回路と、
    前記第２の半導体回路チップに形成され、前記第２の定電位供給配線と前記第３の配線との間に接続された第２の保護回路と、
    を有する半導体回路装置。
  7. 前記第１の保護回路は第１の保護素子を備え、
    前記第２の保護回路は第２の保護素子を備え、
    前記第１の保護素子の動作時の順方向バイアスと、前記第２の保護素子の動作時の順方向バイアスは逆である、
    請求項６に記載の半導体回路装置。
  8. 第１の半導体回路チップと、
    第２の半導体回路チップと、
    前記第１の半導体回路チップと前記第２の半導体回路チップとを接続する複数の接続端子と、を備え、
    前記複数の接続端子は、複数の基板電位接続端子を含み、
    前記複数の基板電位接続端子の間に他の接続端子が配置されている、
    半導体回路装置。
  9. 前記複数の接続端子は、一つの方向に配置された複数の信号伝送接続端子を含み、
    前記複数の基板電位接続端子のそれぞれは、信号伝送接続端子の間に配置されている、
    請求項８に記載の半導体回路装置。
  10. 前記複数の基板電位接続端子は、一つの方向に配置された複数の信号伝送接続端子の両端のそれぞれに配置された基板電位接続端子を含む、請求項８に記載の半導体回路装置。
  11. 前記複数の基板電位接続端子は、一つの方向において実質的に等間隔で配置されている、請求項８に記載の半導体回路装置。
  12. 外部端子に接続された第１の半導体回路チップと、
    第２の半導体回路チップと、
    前記第１の半導体回路チップと前記第２の半導体回路チップとを回路的に接続する複数の接続端子と、を備え、
    前記複数の接続端子は、第１の基板電位接続端子と第２の基板電位接続端子とを含み、
    前記第１の基板電位接続端子から前記外部端子までの配線長と、前記第２の基板電位接続端子から前記外部端子までの配線長とは、実質的に同一である、
    半導体回路装置。
  13. 前記外部端子は基板電位を供給する外部端子である、請求項１２に記載の半導体回路装置。
  14. 前記第１の基板電位接続端子は、保護回路を介して前記外部端子に接続され、
    前記第２の基板電位接続端子は、保護回路を介して前記外部端子に接続されている、
    請求項１２に記載の半導体回路装置。
  15. 外部端子に接続された第１の半導体回路チップと、
    第２の半導体回路チップと、
    前記第１の半導体回路チップと前記第２の半導体回路チップとを接続する複数の接続端子と、を備え、
    前記複数の接続端子は、第１の基板電位接続端子と第２の基板電位接続端子とを含み、
    前記第１の基板電位接続端子は、前記第１の半導体回路チップに形成された第１の基板電位配線と前記第１の基板電位配線と接続された保護回路を介して、前記外部端子と接続され、
    前記第２の基板電位接続端子は、前記第１の半導体回路チップに形成された第２の基板電位配線と前記第２の基板電位配線と接続された保護回路を介して前記外部端子と接続され、
    前記第１の基板電位配線長と前記第２の基板電位配線長とは実質的に同一である、
    半導体回路装置。
  16. 前記第１の基板電位配線と接続された保護回路と前記第２の基板電位配線接続された保護回路とは、同一の保護回路である、請求項１５に記載の半導体回路装置。
  17. 第１の半導体回路チップと、
    前記第１の半導体回路チップと同一パッケージ内に配置された第２の半導体回路チップと、
    前記第１のチップに形成された第１の定電位供給配線と、
    前記第２のチップに形成された第２の定電位供給配線と、
    前記第１の半導体回路チップ上にあって、前記第１の定電位供給配線と前記第２の定電位供給配線を接続する第１の保護回路と、
    前記第２の半導体回路チップ上にあって、前記第１の定電位供給配線と前記第２の定電位供給配線を接続する第２の保護回路と、
    を有する、マルチ・チップ・パッケージ。
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