KR20010039774A

KR20010039774A - 반도체 집적회로 및 반도체 집적회로의 제조방법

Info

Publication number: KR20010039774A
Application number: KR1020000044070A
Authority: KR
Inventors: 기무라료헤이; 고바야시겐이치
Original assignee: 핫토리 쥰이치; 세이코 인스트루먼트 가부시키가이샤
Priority date: 1999-07-29
Filing date: 2000-07-29
Publication date: 2001-05-15
Also published as: JP2001102534A

Abstract

칩의 공급모드에 따라서 설계가 용이하게 변화될 수 있는 반도체 집적회로와 반도체 집적회로의 제조방법이 제공된다. 상기 반도체 집적회로에서는, 각 집적회로가 하나의 칩으로서 공급될 수 있는 모드의 회로 소자 배치를 갖는 다수의 집적회로가 상기 동일한 칩위에 형성되고, 전력원 전압 또는 접지 전위 같은, 동일한 외부 신호를 입력하기 위한 단자가 상기 각각의 집적회로 중에서 서로 전기적으로 접속되고, 접속단자로서 상기 외부신호를 발신하는 외부 배선에 상기 단자의 하나가 접속된다.

Description

반도체 집적회로 및 반도체 집적회로의 제조방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF MANUFACTURING THE SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 동일한 칩위에 다수의 집적회로에 의해서 구성된 반도체 집적회로 및 상기 반도체 집적회로의 제조방법, 특히 제조공정에서 미세한 변화에 의해서 공급 모드에 따라서 제조될 수 있는 반도체 집적회로 및 상기 반도체 집적회로의 제조방법에 관한 것이다.

압축성과 저 전력 소비를 실현하는 전자 장치에 대한 최근의 요구로, 전자 장치의 주요부분인 IC 칩은 소형화 되어져 왔다. 현재의 환경하에서, 실제로 유통시키는 IC 칩(베어 칩)의 사이즈는 충분히 상기 요구를 충족시키고, 전자 장치의 사이즈는 IC 칩의 사이즈 보다 IC 칩을 싸는 패키지의 사이즈에 의해서 결정된다.

원래, 반도체 장치의 기능은 반도체 자체, 즉, IC 칩에 의해서 결정되고, 패키지는 IC 칩의 기능을 최대한 발휘하게 한다. 게다가, 고객에 의해서 요구되는 것은 IC 칩이 아니라 패키지를 포함한 반도체 장치로서의 기능이다. 따라서, 고객에게 최적의 패키지 모드를 제공하는 것은 CS (고객 만족)의 향상에 이르게 하고, 그것의 표준은 기능, 품질, 반도체 장치의 비용으로 여겨진다.

반도체 공급자의 측면에서, 베어 칩 또는 플립 칩으로 공급되는 것보다 DIP (이중 인라인 패키지), PGA (핀 그리드 어레이), 또는 QFP (쿼드 플랫 패키지) 같은 패키지 모드에서 반도체 장비가 공급될때, 테스트 공정에서 취급이 용이하고 비용 절감을 가능하게 한다.

이러한 패키지 모드로서, 전체 전자 장치의 IC 칩 실장밀도를 증가시키는 하나의 패키지에 다수의 칩이 싸여지는 멀티칩 패키지가 실제적으로 사용된다. 멀티칩 패키지로서 공급된 멀티칩에서는, 각 칩에 대해 다른 제조 공정에 의해서 다른 종류의 부분이 형성될 수 있기 때문에, 회로 구성에서 자유도가 높게 된다는 장점이 있다. 한편, 제조에 상당한 시간이 요구되고 대량 생산에 적합하지 않다는 결점이 있다.

현재의 환경하에서, 대량 생산 및 저 비용 생산이 만들어질 수 있기 때문에, 하나의 칩위에 모든 부분을 형성함으로써 회로가 구성되는 단일칩 패키지는 상당히 유통되고 있다. 단일 칩 패키지로 공급된 단일 칩에서는, 특히 최근에 개발된 게이트 어레이 또는 시스템 LSI의 실현화가 시도된다.

원래 각각 단일 회로로서 동작하는, 다수의 집적회로가 하나의 칩위에 형성되는 모드를 단일 칩이 가지고, 특히, 동일한 기능을 갖는 집적회로를 모음으로써 일반적인 목적에서 특성이 향상된 칩이 대량으로 제조된다.

도 12는 종래의 단일 칩의 개략적인 구성을 도시하는 설명도이다. 도 12에 도시된 단일칩(200)은 두개의 집적회로가 실장된 칩이고, 특히, 집적회로의 예로서 연산 증폭기(OP 증폭기)가 설치된다. 도 12에서, OP 증폭기(200a 및 200b)가 각각 독립회로로서 동작하더라도, 양의 상전압 전력원의 VDD+가 입력되는 단자(201)와 음의 상전압 전력원의 VDD-가 입력되는 단자(205)가 일반 단자로서 사용된다.

단일칩(200)에서는, 도체 패턴이 그것의 절단 영역을 본뜨는 외주를 따라서 형성된다. 단자(205)가 이 도체 패턴에 접속되고, 각각의 집적회로에 음의 상 전압 전력원의 용이한 전도와 노이즈 혼합의 감소를 실현한다. 따라서, 단자(201 및 205)로부터 각각 공급된 VDD+와 VDD-에 의해서 OP 증폭기(200a)가 구동되고, 양의 상 입력 단자(204)와 음의 상 입력 신호(203)로부터 입력된 각각의 신호간의 차이를 증폭하고, 출력단자(202)로부터 증폭된 차이를 나타내는 신호를 출력한다.

비슷하게, 단자(201 및 205)로부터 공급된 VDD+와 VDD-에 의해서 OP 증폭기(200b)가 구동되고, 양의 상 입력 단자(206)와 음의 상 입력 신호(207)로부터 입력된 각각의 신호간의 차이를 증폭하고, 출력단자(208)로부터 증폭된 차이를 나타내는 신호를 출력한다.

도 13은 종래의 단일 칩의 다른 개략적인 구성을 도시하는 설명도이다. 도 13에 도시된 단일 칩(300)은 4개의 집적회로가 실장된 칩이고, 특히, 집적회로의 예로서, 연산 증폭기(OP 증폭기)가 그리드 형태(grid form)로 배열된다.

전술한 도 12의 OP 증폭기(200a 및 200b)와 비슷하게, 도 13에 도시된 각각의 OP 증폭기(300a, 300b, 300c, 및 300d)는 단자(311 및 304)로부터 공급된 VDD+와 VDD-에 의해서 구동되고, 각각, 양의 상 입력 단자(303, 305, 312, 및 310)와 음의 상 입력 단자(302, 306, 313 및 309)로부터 입력된 각각의 신호의 차이를 증폭하고, 출력단자(301, 307, 314, 및 308)로부터 증폭된 차이를 나타내는 신호를 출력한다.

도 12 및 도 13에 도시된 바와 같이, 종래의 단일 칩이 다이 패드위에 실장된 후, 리드 프레임에 전기적 접속(특히 와이어 본딩)을 용이하게 하기 위해서 칩의 외주를 따라서 각 단자를 배열하는 것이 필요 불가결하다.

그러나, 종래의 단일 칩에서는, 다수의 집적회로가 혼합되어 실장되는 경우에, 전술한 바와 같이 단자 위치의 제한으로부터, 각각의 집적회로를 구성하는 회로 소자의 배치를 고안하는 것이 필요하고, 단일 칩 위에 집적회로를 실장하기 위한 회로설계를 새로 만드는 것이 필요하다.

즉, 도 12에 도시된 2중 구성 OP 증폭기의 배치는 도 13에 도시된 4중 구성 OP 증폭기의 배치의 부분으로서 사용될 수 없고, 제조공정에서 사용된 마스크 패턴은 각각의 단일 칩이 풍족하게 준비되어야 한다.

상기는 단일 칩의 설계 시간과 제조 비용이 증가되는 문제를 야기시키고, 집적회로가 동일한 기능을 갖는다 하더라도, 제조공정에서 단일 칩에 실장된 회로의 수에 따라 상당히 다른 회로로서 다루어진다.

게다가, 동일한 단일 칩에 혼합되어 실장된 각각의 집적회로가 서로 다른 회로 소자 배치를 가지기 때문에, 전기적 특성에서 불안정이 발생하는 경우가 있고, 각기 하나의 회로를 가진 하나의 칩인 다수의 단일 칩이 사용되는 경우와 비교해서, 동작의 안정성과 신뢰성이 떨어지는 문제점이 있다.

본 발명은 상기 문제점을 해결하기 위해서 만들어졌고, 본 발명의 목적은, 전기적 특성의 불안정을 방지하기 위해서 일반 배선을 제공함으로써 각각의 집적회로에 일반적으로 입력된 신호가 모이고, 스크라이빙(scribing)에 의해서 각 집적회로가 쉽게 분리되고, 회로가 분리 칩으로서 공급될 수 있는 모드를 실현하기 위해서 설계가 용이하게 변화될 수 있는 반도체 집적 회로 및 상기 반도체 집적회로의 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위해서, 본 발명의 제 1 항에 따라서, 각 집적회로가 하나의 칩으로서 공급될 수 있는 모드의 회로 소자 배치를 가지는 다수의 집적회로를 동일한 칩위에 구비한 반도체 집적회로는, 각각의 집적회로중에서 동일한 외부신호를 입력하기 위한 단자가 전기적으로 서로 접속되고, 접속단자로서, 외부신호를 발신하는 외부 배선에 단자들중의 하나가 접속된다. 따라서, 단자에 외부 배선을 전기적으로 접속하기 위한 접속 라인의 수는 감소될 수 있다.

본 발명의 제 2 항에 따라서, 제 1 항의 반도체 집적회로에서는, 접속단자로서, 다수의 집적회로에 의해서 구성된 구조에서 최외측의 위치에 위치한 단자가 서로 전기적으로 접속된 단자들중에서 선택된다. 따라서, 리드 프레임의 부근에 접속단자가 집중될 수 있다.

본 발명의 제 3 항에 따라서, 제 1 항 또는 제 2 항의 반도체 집적회로에서는, 집적회로의 구동 전압을 공급하기 위한 고 전위 전력원(전력원 전압 등) 또는 저 전위 전력원(접지 전위 등)에 접속단자가 전기적으로 접속된다. 따라서, 이들 전력원에 의해서 공급된 전압의 입력은 한점에 집중될 수 있다.

본 발명의 제 4 항에 따라서, 제 1 항 내지 제 3 항 중 어느 한 항의 반도체 집적회로에서는, 집적회로가 적어도 스크라이빙에 의해서 각각의 집적회로를 분리하기에 충분한 간격을 가진다. 따라서, 각각의 집적회로는 스크라이빙에 의해서 분리될 수 있다.

본 발명의 제 5 항에 따라서, 제 1 항 내지 제 4 항 중 어느 한 항의 반도체 집적회로에서는, 다수의 집적회로가 라인 형태(line form)로 배열된다.

본 발명의 제 6 항에 따라서, 제 1 항 내지 제 4 항 중 어느 한 항의 반도체 집적회로에서는, 다수의 집적회로가 그리드 형태로 배열된다.

본 발명의 제 7 항에 따라서, 반도체 집적회로의 제조방법은, 각 집적회로가 하나의 칩으로서 공급되는 모드의 회로 소자 배치를 갖는 다수의 집적회로를 동일한 칩위에 형성하는 집적회로 형성단계와, 각각의 집적회로가 독립적으로 동작시키기 위한 배선을 형성하는 배선 형성단계를 구비한다. 따라서, 과거에 저장된 집적회로의 회로 소자 배치가 현재와 같이 사용될 수 있다.

본 발명의 제 8 항에 따라서, 제 7 항의 반도체 집적회로 제조방법은, 스크라이빙에 의해서 집적회로를 분리하는 분리단계를 더 구비한다. 따라서, 각각의 집접회로가 분리될 수 있고 분리 칩으로 사용될 수 있다.

본 발명의 제 9 항에 따라서, 반도체 집적회로의 제조방법은, 각 집적회로가 하나의 칩으로서 공급되는 모드의 회로 소자 배치를 갖는 다수의 집적회로를 동일한 칩위에 형성하는 집적회로 형성단계, 각 집적회로를 독립적으로 동작시키기 위한 배선을 형성하는 제 1 배선 형성단계, 및 동일한 외부 신호를 입력하는 각각의 집적회로에서 단자를 서로 전기적으로 접속하기 위한 배선을 형성하는 제 2 배선 형성단계를 구비한다. 따라서, 단자에 외부 배선을 전기적으로 접속하기 위한 접속라인의 수가 감소될 수 있는 반도체 집적회로를 제공하는 것이 가능하다.

본 발명의 제 10 항에 따라서, 제 9 항의 반도체 집적회로 제조방법에서는, 제 1 배선 형성단계와 제 2 배선 형성단계가 동시에 수행된다. 따라서, 제조단계의 수가 감소될 수 있다.

도 1은 본 발명의 실시예 1 에 따른 반도체 집적회로가 완성되기 전 스테이지에서 모드를 도시하는 도면,

도 2a 내지 도 2c는 본 발명의 실시예 1 에 따른 반도체 집적회로의 개략적인 구성을 도시하는 도면,

도 3은 본 발명의 실시예 1 에 따른 반도체 집적회로에서 분리된 집적회로의 사용예를 설명하기 위한 도면,

도 4a 및 도 4b는 본 발명의 실시예 1 에 따른 반도체 집적회로의 다른 개략적인 구성을 도시하는 도면,

도 5는 실시예 1 에 따른 반도체 집적회로의 제조공정을 도시하는 플로 차트,

도 6a 내지 도 6d는 실시예 1 에 따른 반도체 집적회로의 제조공정을 설명하기 위한 단면도,

도 7e 내지 도 7g는 실시예 1 에 따른 반도체 집적회로의 제조공정을 설명하기 위한 단면도,

도 8a 및 도 8b는 본 발명의 실시예 1 에 따른 반도체 집적회로에서 칩 분리 모드용 배선 패턴(wiring pattern)을 설명하기 위한 설명도,

도 9는 본 발명의 실시예 2 에 따른 반도체 집적회로가 완성되기 전 스테이지에서 모드를 도시하는 도면,

도 10a 및 도 10b는 본 발명의 실시예 2 에 따른 반도체 집적회로의 개략적인 구성을 도시하는 도면,

도 11은 실시예 2 에 따른 반도체 집적회로의 다른 개략적인 구성을 도시하는 도면,

도 12는 종래의 단일 칩의 개략적인 구성을 도시하는 설명도,

도 13은 종래의 단일 칩의 다른 개략적인 구성을 도시하는 설명도이다.

〈도면의 주요부분에 대한 부호의 설명〉

11a, 12a, 13a, 14a, 15a : 단자 22 : 배선 패턴

20a, 20b, 20c : 집적회로 24 : 패키지

26 : 다이 패드

이하, 본 발명의 실시예 1 및 실시예 2 에 따른 반도체 집적회로와 반도체 집적회로의 제조방법이 도면을 참조로 자세히 설명될 것이다. 덧붙여 말하자면, 이 실시예는 본 발명을 한정하지 않는다.

(실시예 1)

도 1은 본 발명의 실시예 1 에 따른 반도체 집적회로가 완성되기 전 스테이지에서 모드를 도시하는 도면이다. 도 1에서, 칩(10)은 하나의 칩위에 형성된 3개의 동일한 집적회로(10a, 10b, 및 10c)를 구비한다. 여기서, 종래의 단일 칩과 차이점은 하나의 회로를 가진 하나의 칩으로서 공급되는 경우에 채택된 회로 소자 배치와 동일한 배치에 의해서 각 집적회로가 형성된다는 것이다.

즉, 칩(10)은 다수의 집적회로가 단순히 배열되고, 이전 기술에서와 같이 이들의 혼합에 기인한 회로 소자 배치의 변화는 발생하지 않는 구성을 가진다. 따라서, 도 1에 도시된 상태에서는, 칩(10)의 외주에서 뿐만 아니라 그것의 내부 깊숙한 부분에서도 단자가 공급된다.

예를 들면, 집적회로(10a)는 5 개의 단자(11a, 12a, 13a, 14a, 및 15a)를 포함하는 CMOS 인버터 회로이다. 전력원 전압(VDD)이 단자(14a)로부터 공급되고, 접지 전위(VSS)가 단자(13a)로부터 얻어지고, 단자(12a)로부터 입력된 논리 레벨은 전도되어 단자(15a)로부터 출력된다. 단자(11a)는 사용되지 않는 예비단자이다.

각각의 집적회로(10b 및 10c)는 또한 집적회로(10a)와 같은 CMOS 인버터 회로다. 특히, 도 1에 도시된 칩(10)은 단일 칩의 마지막 제조 공정의 하나로서 배선 형성공정이 수행되지 않은 상태이고, 반도체 라미네이션(lamination)으로 CMOS 구성만이 완성된다. 게다가, 도 1에서는, 각각의 집적회로 사이에 적어도 후술할 스크라이빙에 의해서 각각의 집적회로를 분리하기에 충분한 간격이 제공되고, 인접한 집적회로에 충분한 분리가 또한 실현될 수 있다.

본 발명의 특징은 단지 배선 형성공정을 수행하기 위한 마스크 패턴을 변화시킴으로써 도 1에 도시된 상태로부터 공급모드에 따른 구성을 가진 칩을 얻는 것이다. 여기서, 칩의 공급모드는 이중 칩 사용 모드, 즉, 각각의 집적회로가 분리되고 다른 단일 칩으로서 분리된 집적회로가 패키지에 넣어지도록 칩(10)이 선이 그어진 모드(이하 칩 분리 모드로서 참조된)와 다수의 집적회로가 혼합되어 실장된 단일 칩으로서, 실상은, 칩(10)이 패키지가 된 모드(이하 칩 혼합 장착 모드로서 참조된)를 가리킨다.

도 2a 내지 도 2c는 본 발명의 실시예 1 에 따른 반도체 집적회로의 개략적인 구성을 도시하는 도면이고, 전술한 칩 분리 모드를 실현하기 위한 반도체 집적회로를 도시한다. 칩 분리 모드의 반도체 집적회로를 얻기 위해서, 먼저, 도 2a에 도시된 바와 같이 배선(사선 부분에 해당하는)은 도 1에 도시된 상태로부터 형성된다. 예를 들면, 도 1에 도시된 집적회로(10a)에 배선 패턴(22)의 형성을 위해 마스크 패턴을 사용하는 배선 형성공정을 수행함으로써 도 2a에 도시된 집적회로(20a)가 얻어진다.

이 배선 형성공정에 의해서, 집적회로(10b 및 10c)로부터 집적회로(20b 및 20c)가 또한 동시에 얻어질 수 있다. 여기에, 도 2a 내지 도 2c에서는, 본 발명의 이해를 용이하게 위해서, 각 집적회로의 회로소자 배치상에 상세한 배선 패턴은 생략된다. 덧붙여 말하자면, 상세한 배선 패턴은 후술할 것이다.

도 2a에서는, 각각의 집적회로의 경계는 스크라이브 라인(SL1 과 SL2)으로서 제공된 지역이고, 도 2b에 도시된 바와 같이, 3개의 집적회로(20a, 20b, 및 20c)로 분리되도록 이 스크라이브 라인을 따라서 스크라이빙이 만들어진다.

즉, 배선 패턴(22)은 각 집적회로가 하나의 회로를 가진 하나의 칩으로서 공급되는 경우에 회로 소자 배치에 따른 각각의 집적회로의 독립된 동작에 대한 배선 패턴을 가리킨다. 배선 패턴은 인접한 집적 회로에 접속된 부분을 가지지 않고, 각 집적회로에서 폐쇄된 구성이 된다.

도 2b는 상기 스크라이빙에 의해서 각각의 집적회로가 분리된 상태를 도시한다. 도 2b에 도시된 바와 같이, 각각의 분리된 집적회로는 다른 패키지에 싸여 사용될 수 있다. 예를 들면, 도 2c에 도시된 바와 같이, 독립된 칩으로서, 집적회로(20a)는 다이 패드(26)위에 실장되고, 집적회로(20a)의 각각의 단자(11a, 12a,13a,14a, 및 15a)는 패키지(24)를 얻을수 있도록 리드 프레임에 전기적으로 접속된다.

따라서, 도 1에 도시된 바와 같이, 각각의 집적회로는 배선 패턴(22)의 형성을 위한 마스크 패턴을 사용함으로써, 각각 하나의 회로를 가진 하나의 칩으로 공급되는 경우와 같은 회로 소자 배치를 원래 가지기 때문에, 각각의 집적회로가 분리될 수 있는 칩(20)을 용이하게 얻는 것이 가능하다.

이렇게 분리된 각각의 집적회로는 도 2c에 도시된 바와 같이 하나의 회로를 가진 하나의 칩의 패키지로 사용될 뿐만 아니라, 멀티칩 패키지를 구성하는 칩의 하나로 또한 사용된다. 도 3은 본 발명의 실시예 1 에 따른 반도체 집적회로의 분리된 집적회로의 사용 예를 설명하기 위한 도면이다. 도 3에 도시된 바와 같이, 분리된 집적회로(20a)의 칩은 다른 칩(38)과 함께 멀티칩 패키지(30)의 다이패드(36)위에 실장될 수 있다.

다음, 전술한 칩 혼합 실장 모드가 설명될 것이다. 도 4a 및 도 4b는 본 발명의 실시예 1 에 따른 반도체 집적회로의 다른 개략적인 구성을 도시하는 도면이고, 칩 혼합 실장 모드를 실현하기 위한 반도체 집적회로를 도시한다.

칩 혼합 실장 모드의 반도체 집적회로를 얻기 위해서, 먼저, 도 4a에 도시된 바와 같이 배선(사선 부분에 해당하는)이 도 1에 도시된 상태로부터 형성된다. 예를 들면, 도 4a에서, 집적회로(40a)는 도 1에 도시된 집적회로(10a)에 배선 패턴(42와 44)과 같은 마스크 패턴을 사용하는 배선 형성공정을 수행함으로써 얻어진다.

이 배선 형성공정에 의해서, 다른 집적회로(40b 및 40c)가 또한 동시에 집적회로(10b 및 10c)로부터 얻어질 수 있다. 여기서, 도 4a 및 도 4b에서는, 도 2a 내지 도 2c와 비슷하게, 본 발명의 이해를 용이하게 하기 위한 각 집적회로의 회로 소자 배치 위에 상세한 배선 패턴이 생략된다.

도 4a에 도시된 배선 패턴(42)은 3개의 집적회로(40a, 40b, 및 40c)의 각각의 단자(13a, 13b, 및 13c)의 상호 전기적 접속(접지 전위)을 위한 패턴이다. 배선 패턴(44)은 각각의 단자(14a, 14b, 및 14c)의 상호 전기적 접속(전력원 전압)을 위한 패턴이다.

즉, 도 4a의 각각의 집적회로에서는, 일반 신호로서 접지전위를 입력하기 위한 단자가 서로 전기적으로 접속되고, 비슷하게, 일반 신호로서 전력원 전압을 입력하기 위한 단자가 서로 전기적으로 접속된다. 배선 패턴(44)처럼, 배선이 각각의 집적회로 위에 형성되는 경우에, 배선 패턴(44)이 접촉하지 않도록 집적회로 사이 경계부분에 배선 패턴을 고안하는 것이 필요하다.

도 4a에 도시된 바와 같이 완성칩(40)은 도 4b에 도시된 바와 같은 패키지(46)에 쌓여진 칩으로서 사용될 수 있다. 이때, 접속단자로서, 리드에 접지 전위를 공급하기 위해서, 전술한 배선 패턴(42)에 의해서 전기적으로 접속된 단자(13a, 13b, 및 13c)중의 하나가 접속된다. 비슷하게, 접속단자로서, 리드에 전력원 전압을 공급하기 위해서, 배선 패턴(42)에 의해서 전기적으로 접속된 단자(14a, 14b, 및 14c)중의 하나가 접속된다.

특히, 접속단자로서, 리드 프레임에 전기적 접속을 용이하게 하기 위해서, 칩(40)의 외주 부근에 위치한 단자를 선택하는 것이 바람직하다. 덧붙여 말하자면, 도 3에 도시된 바와 같이, 도 4a에 도시된 칩 혼합 실장 모드의 반도체 집적회로는 또한 멀티칩 패키지를 구성하는 칩의 하나로서 사용될 수 있는 것은 말할 필요도 없다.

다음, 전술한 칩 분리 모드와 칩 혼합 실장 모드의 칩의 제조공정, 즉, 본 발명의 반도체 집적회로의 제조방법이 설명될 것이다. 도 5는 본 발명의 실시예 1 에 따른 반도체 집적회로의 제조공정을 도시하는 제조공정도이다. 도 6a 내지 도 6d 및 도 7e 내지 도7g는 실시예 1 에 따른 반도체 집적회로의 제조방법을 설명하는 단면도이다.

먼저, 도 6a에 도시된 바와 같이, 산화물막(63)이 표면에 형성되도록(단계 S51), n 형 실리콘 기판(62)이 준비되어, 고온 스팀 분위기에 노출된다. 패턴이 인쇄되는 포토마스크와 포토레지스트의 조합이 있는 포토에칭 공정에 의해서, p 웰 지역을 형성하기 위한 윈도우가 형성된다. p 웰 지역은 이 윈도우를 통해서 형성되고, 윈도우 부분에서 산화물막(65)이 재생산된다(단계 S52).

질화물막(66)은 도 6b에 도시된 바와 같이 고온하에서 시레인(silane)과 암모니아의 기상 반응에 의해서 산화물막(65) 위에 형성된다(단계 S53). 다음에, 도 6c에 도시된 바와 같이, 첫번째의 회로 패턴을 사용하는 포토에칭 공정에 의해서 필드 산화물막(67)이 형성된다(단계 S54).

그 다음에, 도 6d에 도시된 바와 같이, 질화물막(66)이 제거되고, 두번째의 회로 패턴을 사용하는 포토에칭 공정에 의해서 출력단자로서 폴리실리콘 전극(70)과 입력단자(게이트 전극)로서 폴리실리콘 전극(71)이 형성된다.

다음에, 도 7e에 도시된 바와 같이 n 형 지역(72)과 p 형 지역(73)이 형성되도록, 소오스와 드레인의 n 확산 지역과 p 확산 지역에서 이온 주입(ion implantation)이 수행된다(단계 S56). 이 상태에서는, 도 7f에 도시된 바와 같이, 산화물막(74)이 표면에 다시 형성되고(단계 S57), 세번째의 회로 패턴을 사용하는 포토에칭 공정에 의해서, 접지 전위용의 단자(소오스 단자)를 묻기 위한 접합 정공(H1), 입력 단자를 묻기 위한 접합 정공(H3 와 H4), 및 전력원 전압용 단자(드레인 단자)를 묻기 위한 접합 정공(H2)이 형성된다(단계 S58).

이 상태는 반도체 집적회로가 완성되기 전 스테이지에서 도 1에 도시된 모드이고, 이 단계 후에, 칩 분리 모드의 칩이 형성되는지 칩 혼합 실장 모드가 형성되는지가 결정된다(단계 S59). 칩 분리 모드가 선택되는 경우에는, 칩 분리 모드용 배선 패턴이 인쇄된 마스크를 사용함으로써 전극과 배선이 형성된다(단계 S60).

한편, 칩 혼합 실장 모드의 칩이 선택되는 경우에는, 칩 혼합 실장 모드용 배선 패턴이 인쇄된 마스크를 사용함으로써 전극과 배선이 형성된다(단계 S61). 도 8a 및 도 8b는 본 발명의 실시예 1 의 반도체 집적회로에서 칩 분리 모드용 배선 패턴을 설명하기 위한 설명도이고, 특히 하나의 집적회로 부분을 도시한다.

도 8a에 도시된 집적회로(80)는 도 1에 도시된 집적회로(10a)에 대응하고, 배선 패턴이 부가되기 전에 상태, 즉 도 7f의 상태를 도시한다. 덧붙여 말하자면, 도 8a 및 도 8b에서는, 도 7f와 공통인 부분은 동일한 부호에 의해 명명되고, 그것의 설명은 생략된다. 도 8b는 칩 분리 모드용 배선 패턴이 부가되고, 도 2a의 배선 패턴(22)에 배선 패턴(82)이 대응하는 마지막으로 얻어진 상태에서의 칩을 도시한다.

덧붙여 말하자면, 도 8b에서는, 배선 패턴(75, 76, 77 및 83)은 회로 소자 배치 상의 상세한 배선 패턴을 가리키고, 이들 배선 패턴은 또한 동시에 배선 형성 공정단계에서 형성된다. 비슷하게, 칩 혼합 실장 모드용 배선 패턴이 또한 도 4a에 도시된 패턴에 따라서 형성된다. 특히, 실리콘 기판(62)으로서, 게이트 어레이의 예비용으로 사용된 것과 같이 마스터 슬라이스(master slice)를 사용함으로써, 보다 정확한 배선이 형성된다.

도 8b에 도시된 배선 패턴(75, 76, 77 및 83)같이, 칩 분리 모드와 칩 혼합 실장 모드의 경우에 배선패턴이 변화되지 않는 부분이 도 5의 단계 S59 이전 스테이지에서 다른 배선 형성단계를 제공함으로써 실현될 것이다. 이 경우에는, 두 개의 배선 형성단계, 즉, 새로운 배선 형성단계와 단계 S60 또는 단계 S61의 배선 형성단계가 존재하더라도, 단지 후자의 배선 형성단계가 칩 공급 모드에 따라서 변화될 수 있는 단계이다.

전술한 바와 같이, 실시예 1 에 따른 반도체 집적회로와 반도체 집적회로의 제조방법에 따라서, 이렇게 형성된 반도체 집적회로의 제조공정에서 배선 형성공정을 수행하는 단계를 단순히 변화시킴으로써, 각기 하나의 칩으로서 공급되는 모드의 회로 소자 배치를 포함하는 다수의 집적회로가 라인 모양으로 동일한 칩위에 형성되기 때문에, 각각의 집적회로가 분리되어 공급되는 모드의 칩을 용이하게 얻는 것이 가능하다. 특히, 적어도 스크라이빙에 의해서 각각의 집적회로를 분리하기에 충분한 간격이 집적회로 사이에 제공되기 때문에, 분리 공정이 또한 용이하게 만들어진다.

칩 혼합 실장 모드의 칩에서는, 각각의 집적회로중에서, 접지 전위 또는 전력원 전압 같은 동일한 외부의 신호를 입력하기 위한 단자가 전기적으로 접속되고, 접속단자로서, 외부신호로 발신되는 외부 배선으로, 이 단자들 중의 하나만이 접속된다. 따라서, 집적회로 중에서, 일반 외부 신호에 기인한 전기적 특성의 불안정이 발생하는 것을 방지하는 것이 가능하고, 고 신뢰도의 칩을 제공하는 것이 가능하게 된다.

또, 칩 혼합 실장 모드에서는, 상기 접속단자가 다수의 집적회로에 의해 구성된 구조(전체 칩)에서 최외측의 위치에 위치한, 서로 전기적으로 접속된 단자들중에서 만들어진 단자일때, 리드 프레임에 전기적 접속이 쉽게 만들어질 수 있다.

(실시예 2)

다음에, 본 발명의 실시예 2 에 따른 반도체 집적회로와 반도체 집적회로의 제조방법이 설명될 것이다. 실시예 1 의 반도체 집적회로에서는, 하나의 칩위에 나란히 다수의 집적회로가 배열된다. 특히 실시예 2 의 반도체 집적회로는 4개 이상의 집적회로가 한 칩위에 그리드 형태로 배열되는 것에서 실시예 1 의 것과 다르다.

도 9는 본 발명의 실시예 2 에 따른 반도체 집적회로가 완성되기 전 스테이지에서 모드를 도시하는 도면이다. 도 9에서, 하나의 칩위에 형성된 4개의 동일한 집적회로(90a, 90b, 90c,및 90d)를 칩(90)이 포함한다. 여기서, 실시예 1 와 비슷하게, 하나의 회로를 가진 하나의 칩으로서 공급되는 경우에 회로 소자 배치 같은 배치에 의해서 각 집적회로가 형성된다.

즉, 그리드 형태로 다수의 집적회로가 단지 배열되고, 각각의 외부에 접속하기 위한 단자가 칩(90)의 외주에서 뿐만 아니라 그것의 내부 깊숙한 부분에서도 공급되는 구성을 칩(90)은 갖는다. 게다가, 실시예 1 와 비슷하게, 각각의 집적회로(90a, 90b, 90c, 및 90d)가 COMS 인버터 회로를 구성하는 경우가 예로서 인용된다.

도 1에 도시된 칩(10)과 비슷하게, 도 9에 도시된 칩(90)은 단일칩의 마지막 제조 단계의 하나로서 배선형성 공정이 수행되지 않고, 단지 반도체 라미네이션으로 CMOS 구성이 완성된 상태에 있다. 게다가, 도 9에서, 각각의 집적회로 중에서 적어도 후술할 스크라이빙에 의해서 각각의 집적회로를 분리하기에 충분한 간격이 제공된다.

도 10a 및 도 10b는 본 발명의 실시예 2 에 따른 반도체 집적 회로의 개략적인 구성을 도시하는 도면이고, 전술한 칩 분리 모드를 실현하기 위한 반도체 집적회로를 도시한다. 먼저, 칩 분리 모드의 반도체 집적회로를 얻기 위해서, 도 10a에 도시된 바와 같은 배선(사선부분에 해당하는)이 도 9에 도시된 상태로부터 형성된다. 예를 들면, 도 10a에 도시된 집적회로(100a)는 도 9에 도시된 집적회로(90a)에 배선 패턴(102)를 형성하기 위한 마스크 패턴을 사용하는 배선 형성 공정을 수행함으로써 얻어진다.

이 배선 형성 공정에 의해서, 집적회로(100b, 100c, 및 100d)는 동시에 집적회로(90b, 90c, 및 90d)로부터 또한 얻어질 수 있다. 여기서, 또한 도 10a 및 도 10b에서는, 본 발명의 이해를 용이하게 하기 위해서, 각 집적회로의 회로 소자 배치위에 상세한 배선 패턴은 생략된다.

도 10a에서는, 각각의 집적회로의 경계가 스크라이브 라인(SL11 및 SL12)으로 제공된 지역이고, 도 10b에 도시된 바와 같이 회로가 4개의 집적회로(100a, 100b, 100c, 및 100d)로 분리되도록, 스크라이브 라인을 따라서 스크라이빙이 만들어 진다.

즉, 배선 패턴(102)은 각 집적회로가 하나의 회로를 가진 하나의 칩으로 공급되는 경우에 회로 소자 배치에 따라서, 각각의 집적회로의 독립된 동작을 위한 배선 패턴을 가리킨다. 배선 패턴은 인접한 집적회로에 접속된 부분을 갖지 않고, 각각의 집적회로에서 폐쇄된 구성이 된다.

도 10b는 상기 스크라이빙에 의해서 각각의 집적 회로가 분리되는 상태를 도시한다. 도 10b에 도시된 바와 같이, 각각의 분리된 집적회로는 다른 패키지에 놓여져 사용될 수 있다. 그것의 사용 예는 도 2c 및 도 3에 도시된 것과 같기 때문에, 여기서 설명이 생략된다.

따라서, 도 1에 도시된 바와 같이, 배선 패턴(102)을 형성하기 위한 마스크 패턴을 사용함으로써, 하나의 회로를 가진 하나의 칩으로서 각각이 공급되는 경우에 회로 소자 배치와 같은 배치를 각각의 집적회로가 원래 갖기 때문에, 각각의 집적회로가 분리될 수 있는 칩(100)을 쉽게 얻는 것이 가능하다.

다음에, 전술한 칩 혼합 실장 모드가 설명될 것이다.

도 11은 본 발명의 실시예 2 에 따른 반도체 집적 회로의 다른 개략적인 구성을 도시하는 도면이고, 칩 혼합 실장 모드를 실현하기 위한 반도체 집적회로를 도시한다.

먼저, 칩 혼합 실장 모드의 반도체 집적회로를 얻기 위해서, 도 11에 도시된 바와 같이 배선(사선 부분에 해당하는)이 도 9에 도시된 상태로부터 형성된다. 예를 들면, 도 11에서는, 도 9에 도시된 집적회로(90a)에 배선 패턴(120 및 121)을 형성하기 위한 마스크 패턴을 사용하는 배선 형성공정을 수행함으로써 집적회로(110a)가 얻어진다.

이 배선 형성공정에 의해서, 다른 집적회로(110b, 110c 및 100d)가 동시에 집적회로(90b, 90c 및 90d)로부터 또한 얻어질 수 있다. 여기서, 또한 도 11에서는, 도 10과 비슷하게, 본 발명의 이해를 용이하게 하기 위해서, 각 집적회로의 회로 소자 배치 위에 상세한 배선 패턴은 생략된다.

여기서, CMOS 인버터 회로를 구성하는 집적회로(100a)는 다섯개의 단자(111a, 112a, 113a, 114a 및 115a)를 구비하고, 원칙적으로, 전력원 전압(VDD)이 단자(114a)로부터 공급되고, 접지 전위(VSS)가 단자(113a)로부터 얻어지고, 단자(112a)로부터 입력된 논리적 레벨이 전도되어 단자(115a)로부터 출력된다. 단자(111a)는 사용되지 않는 예비 단자이다. 다른 집적회로(110b, 110c, 및 110d)는 동일한 단자 구성을 가진다.

도 11에 도시된 배선 패턴의 특징은 단자(115a, 113b, 114b, 112c, 111d 및 113d)와 같은 외주에 위치한 단자에, 칩(110)의 외주로 부터 떨어진 위치에 위치한 단자로부터 도체가 연장되는 것이다.

예를 들면, 집적회로(110a)에서는, 단자(115a)는 배선패턴(121)을 통해서 단자(114a)로 인도된다. 단자(114a)가 원래 전력원 전압(VDD)이 공급되는 단자이더라도, 이 경우에, 전력원 전압(VDD)를 공급하기 위한 외부 배선(도시되지 않은)이 단자(114a)에 접속되지 않으나, 단자(114a)가 자유롭게 사용될 수 있는 그러한 상태를 만드는 것이 필요하다. 전력원 전압(VDD)은 배선 패턴(123)을 통해서 집적회로(110a)의 회로 소자 배치 패턴으로 바로 접속된다. 이것에 의해서, 칩(110)의 외주 근처에 위치한 단자(114a)로부터 출력신호가 추출될 수 있다.

또, 집적회로(110c)에서는, 단자(112c)가 배선 패턴(122)을 통해서 단자(113c)로 인도된다. 이 경우에, 단자(113c)가 원래 접지 전위(VSS)가 공급되는 단자이더라도, 접지 전위(VSS)를 공급하기 위한 외부 배선(도시되지 않은)이 단자(113c)에 접속되지 않으나, 단자(113c)가 자유롭게 사용될 수 있는 그러한 상태를 만드는 것이 필요하다. 접지 전위(VSS)는 배선 패턴(120)을 통해서 집적회로(110c)의 회로 소자 배치 패턴에 바로 접속된다. 이것에 의해서, 칩(110)의 외주 근처에 위치한 단자(113c)에 전환 목적으로서 논리적 레벨 신호를 입력하는 것이 가능하다.

또, 집적회로(110d)에서는, 단자(111d)가 배선 패턴(124)를 통해서 단자(114d)에 인도된다. 이 경우에, 단자(114d)가 원래 전력원 전압(VDD)이 공급되는 단자이더라도, 전력원 전압(VDD)을 공급하기 위한 외부 배선 라인(도시되지 않은)이 단자(114d)에 접속되지 않고, 단자(114d)가 자유롭게 사용될 수 있는 그러한 상태를 만드는 것이 필요하다. 전력원 전압(VDD)은 배선패턴(123)을 통해서 집적회로(110d)의 회로 소자 배치 패턴에 바로 접속된다. 이것에 의해서, 예비 단자로서 칩(110)의 외주 근처에 위치한 단자(114d)를 사용하는 것이 가능하다.

덧붙여 말하자면, 도 11에 도시된 배선패턴(120)은 3개의 집적회로(110a, 110b 및 110d)의 각각의 단자(113a, 113b 및 113d)(접지 전위)를 서로 전기적으로 접속하기 위한 패턴이다. 배선 패턴(123)은 단자(114b)와 단자(114c)(전력원 전압)를 각각 전기적으로 접속하기 위한 패턴이고, 전술한 바와 같이, 그들은 집적회로(110a 및 110d)의 회로 소자 배치 패턴으로 직접 접속된다.

즉, 도 11의 각각의 집적회로에서는, 칩(110)의 외주에 위치한 단자만이 신호를 실제적으로 입력하고 출력하기 위한 접속단자로서 사용될 수 있도록, 배선패턴(121, 122 및 124)같은 배선이 형성된다. 일반 신호로서 접지 전위를 입력하기 위한 단자가 전기적으로 서로 접속되고, 비슷하게, 일반신호로서 전력원 전압을 입력하기 위한 단자가 전기적으로 서로 접속된다.

실시예 2 에 따른 반도체 집적회로가 실시예 1 에 설명된 제조공정과 같은 방법에서 형성될 수 있기 때문에, 제조 방법의 상세한 설명은 생략된다.

전술한 바와 같이, 실시예 2 에 따른 반도체 집적회로와 반도체 집적회로의 제조 방법에 따라서, 실시예 1 에서는, 4개의 집적 회로가 실장되는 경우에, 칩의 제한된 지역을 효과적으로 사용하는 것이 가능하도록, 배열이 만들어진 그리드 형태이다. 특히, QFP 와 같은, 4개의 측면을 따라서 리드를 갖는 패키지 모드의 경우에, 당연히 칩위의 단자에 각각의 리드를 접속하는 것이 가능하다.

덧붙여 말하자면, 실시예 1 및 실시예 2 에서 설명된 반도체 집적회로는 패키지에 싸여질때, 와이어 뿐만 아니라 솔더 범프(solder bump)에 의해서도 결합될 수 있다. 회로가 전술한 CMOS 인버터 회로에 더하여 논리적 회로, 또는 OP 증폭기, 비교기와 같은, 상대적으로 소형 구성 회로, 또는 전력원 IC 인 한 칩을 구성하는 집적회로는 특별히 제한되지 않는다.

전술한 바와 같이, 본 발명의 제 1 항, 제 5 항 및 제 9 항에 따라서, 각기 하나의 칩으로서 공급되는 모드의 회로 소자 배치를 갖는 다수의 집적회로는, 단일 칩위에 그들을 실장하기 위한 회로 설계를 새로 만드는 것이 불필요하게 되고, 설계 시간과 제조 비용을 감소시키는 것이 가능하게 되도록 동일한 칩위에 형성된다.

또, 집적회로중의 일반 외부 신호에 기인한 전기적 특성의 불안정의 발생을 방지하는 것이 가능하고, 고 신뢰성을 가진 칩을 제공하는 것이 가능하게 되도록, 각각의 집적회로 중에서 접지 전위 또는 전력원 전압과 같은, 동일한 외부 신호를 입력하기 위한 단자가 서로 전기적으로 접속되고, 접속단자로서, 단자의 하나만이 외부 신호를 발신하기 위한 외부 배선에 접속된다.

또, 본 발명의 제 2 항에 따라서, 리드 프레임에 전기적 접속이 쉽게 만들어질 수 있고, 결점이 적고 고 신뢰성을 갖는 패키지 IC를 얻는것이 가능하도록, 접속단자는 서로 전기적으로 접속된 단자들 중에서, 다수의 집적회로에 의해서 구성된 구조(전체 칩)에서 최외측의 위치에 위치한 만들어진 단자다.

또, 본 발명의 제 3 항에 따라서, 이들 전력원에 의해서 공급된 전압의 입력이 한점에 집중될 수 있고, 집적회로중의 전력원 전압에 기인한 전기적 특성의 불안정이 방지될 수 있고, 고 신뢰성을 갖는 칩을 제공하는 것이 가능하게 되도록, 집적회로의 구동전압을 공급하기 위한 고 전위 전력원(전력원 전압 등) 또는 저 전위 전력원(접지 전위 등)에 접속단자가 전기적으로 접속된다.

또, 본 발명의 제 4 항에 따라서, 각각의 집적회로가 분리되어 사용될 수 있도록, 집적회로 사이에 적어도 스크라이빙에 의해서 각각의 집적회로를 분리하기에 충분한 간격이 제공된다.

또, 본 발명의 제 6 항에 따라서, 반도체 집적회로에서는, 4개 이상 집적회로가 실장되는 경우에 칩의 제한 지역을 효과적으로 사용하는 것이 가능하도록, 또한 QFP와 같은, 4개의 측면을 따라 리드를 갖는 패키지 모드에 대해, 당연히 칩위의 단자에 각각의 리드를 접속하는 것이 가능하도록, 그리드 형태로 배열이 만들어질 수 있다.

또, 본 발명의 제 7 항에 따라서, 과거에 저장된 집적회로의 회로 소자 배치가 현재 사용될 수 있도록, 각 집적회로가 하나의 칩으로서 공급되는 모드의 회로 소자 배치를 갖는 다수의 집적회로를 동일한 칩위에 형성하는 집적회로 형성단계와, 각각의 집적회로가 독립적으로 동작시키기 위한 배선을 형성하는 배선 형성 단계를 방법은 구비한다.

또, 본 발명의 제 8 항에 따라서, 각각의 집적회로가 분리되어 공급되는 모드의 칩을 용이하게 얻는 것이 가능하도록, 스크라이빙에 의해서 집적회로를 분리하는 분리 단계를 방법은 더 구비한다.

또, 본 발명의 제 10 항에 따라서, 제조단계의 수가 감소되고, 반도체 집적회로를 보다 효율적으로 제조하는 것이 가능하도록, 제 1 의 배선 형성 단계와 제 2 의 배선 형성 단계가 동시에 수행된다.

Claims

동일한 칩위에 다수의 집적회로를 구비하는 반도체 집적회로에 있어서,

상기 집적회로가 각기 하나의 칩으로서 공급되는 모드의 회로 소자 배치를 가지고, 상기 각각의 집적회로 중에서 동일한 외부 신호를 입력하기 위한 단자가 서로 전기적으로 접속되고, 상기 단자의 하나가, 접속단자로서, 상기 외부신호를 발신하는 외부 배선에 접속되는 것을 특징으로 하는 반도체 집적회로.
제 1 항에 있어서,

상기 접속단자는 다수의 집적회로에 의해 구성된 칩 구조에서 최외측의 위치에 위치한, 서로 전기적으로 접속된 단자들 중의 하나인 것을 특징으로 하는 반도체 집적회로.
제 1 항 또는 제 2 항에 있어서,

상기 접속단자는 상기 집적회로의 구동 전압을 공급하기 위한 고 전위 전력원 또는 저 전위 전력원에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 집적회로는 적어도 스크라이빙에 의해서 상기 각각의 집적회로를 분리하기에 충분한 간격을 가지는 것을 특징으로 하는 반도체 집적회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 다수의 집적회로는 라인 형태로 배열되는 것을 특징으로 하는 반도체 집적회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 다수의 집적회로는 그리드 형태로 배열되는 것을 특징으로 하는 반도체 집적회로.
반도체 집적회로의 제조방법에 있어서,

각 집적회로가 하나의 칩으로서 공급되는 모드의 회로 소자 배치를 갖는 다수의 집적회로를 동일한 칩위에 형성하는 집적회로 형성단계와,

상기 각각의 집적회로가 독립적으로 동작하게 하기 위한 배선을 형성하는 배선 형성 단계를 구비한 것을 특징으로 하는 반도체 집적회로의 제조방법.
제 7 항에 있어서,

스크라이빙에 의해서 상기 집적회로를 분리하는 분리 단계를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 제조방법.
반도체 집적회로의 제조방법 있어서,

각 집적회로가 하나의 칩으로서 공급되는 모드의 회로 소자 배치를 갖는 다수의 집적회로를 동일한 칩위에 형성하는 집적회로 형성단계,

상기 각각의 집적회로를 동작시키기 위한 배선을 형성하는 제 1 배선 형성 단계, 및

동일한 외부신호를 입력하는, 각각의 집적회로의 단자를 서로 전기적으로 접속하기 위한 배선을 형성하는 제 2 배선 형성 단계를 구비한 것을 특징으로 하는 반도체 집적회로 제조방법.
제 9 항에 있어서,

상기 제 1 배선 형성 단계와 상기 제 2 배선 형성 단계는 동시에 수행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.