JP2003060060A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】本発明は、クロック信号に同期して動作する回
路を備えた半導体集積回路装置に関し、ＬＳＩの回路配
置変更に伴って生じる配線間クロックスキューを容易に
最適化することができる半導体集積回路装置を提供する
ことを目的とする。 【解決手段】Ｓｉ基板２上に形成され、クロック信号に
同期して動作するクロック動作回路のインバータ６６
と、ＳＯＩ構造に形成されたクロックタイミング調整回
路のインバータ４６と、インバータ６６とインバータ４
６とを電気的に接続するビアホール８２とを有するよう
に構成する。
路を備えた半導体集積回路装置に関し、ＬＳＩの回路配
置変更に伴って生じる配線間クロックスキューを容易に
最適化することができる半導体集積回路装置を提供する
ことを目的とする。 【解決手段】Ｓｉ基板２上に形成され、クロック信号に
同期して動作するクロック動作回路のインバータ６６
と、ＳＯＩ構造に形成されたクロックタイミング調整回
路のインバータ４６と、インバータ６６とインバータ４
６とを電気的に接続するビアホール８２とを有するよう
に構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号に同
期して動作する回路を備えた半導体集積回路装置に関す
る。
期して動作する回路を備えた半導体集積回路装置に関す
る。
【０００２】
【従来の技術】システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌ
ｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）は、ＲＡ
Ｍ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、Ｄ
ＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓ
ｏｒ）等の所定の機能を有する回路ブロック（マクロ）
や、フリップ・フロップ（ＦＦ：Ｆｌｉｐ−Ｆｌｏｐ）
回路等の順序回路（以下、「クロック動作回路」とい
う。）を有している。クロック動作回路は、入力された
クロック信号に同期して動作するようになっている。
ｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）は、ＲＡ
Ｍ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、Ｄ
ＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓ
ｏｒ）等の所定の機能を有する回路ブロック（マクロ）
や、フリップ・フロップ（ＦＦ：Ｆｌｉｐ−Ｆｌｏｐ）
回路等の順序回路（以下、「クロック動作回路」とい
う。）を有している。クロック動作回路は、入力された
クロック信号に同期して動作するようになっている。
【０００３】クロック信号は、クロック信号線の配線長
に応じて遅延や鈍りが生じる。クロック信号の遅延によ
り各クロック動作回路のクロック入力端子の間に生じる
クロック信号の相対的な位相のずれをクロックスキュー
という。クロック動作回路をクロック信号に同期させて
動作させるためには、クロックスキューを減少させる必
要がある。
に応じて遅延や鈍りが生じる。クロック信号の遅延によ
り各クロック動作回路のクロック入力端子の間に生じる
クロック信号の相対的な位相のずれをクロックスキュー
という。クロック動作回路をクロック信号に同期させて
動作させるためには、クロックスキューを減少させる必
要がある。
【０００４】システムＬＳＩの回路レイアウトは、一般
に以下のようにして設計される。まず、クロック動作回
路等を所定の位置に配置する。次に、クロック動作回路
のクロック入力端子に接続されるクロック信号線を配置
する。
に以下のようにして設計される。まず、クロック動作回
路等を所定の位置に配置する。次に、クロック動作回路
のクロック入力端子に接続されるクロック信号線を配置
する。
【０００５】図１０は、クロックツリー生成ツールを用
いて配置された順序回路及びクロック信号線の構成の例
を示している。図１０に示すように、クロック信号線１
１２〜１１５は、複数のＦＦ回路１０２〜１０５のクロ
ック入力端子に、それぞれ異なる配線長で接続されてい
る。
いて配置された順序回路及びクロック信号線の構成の例
を示している。図１０に示すように、クロック信号線１
１２〜１１５は、複数のＦＦ回路１０２〜１０５のクロ
ック入力端子に、それぞれ異なる配線長で接続されてい
る。
【０００６】近年の微細化されて配線幅の狭いクロック
信号線１１２〜１１５は、配線長が長くなるとバッファ
を所定の間隔で挿入した方がクロックパルスの遅延時間
を短くできる。このため、他より長い配線長を有するク
ロック信号線１１５には、クロックパルスの遅延時間を
短縮し、またクロックパルスの鈍りを防止するためにバ
ッファ１０９が挿入されている。他のクロック信号線１
１２〜１１４には、ＦＦ回路１０２〜１０５間のクロッ
クスキューを調整するために、所定数のゲートディレー
用のバッファ１０９が挿入されている。
信号線１１２〜１１５は、配線長が長くなるとバッファ
を所定の間隔で挿入した方がクロックパルスの遅延時間
を短くできる。このため、他より長い配線長を有するク
ロック信号線１１５には、クロックパルスの遅延時間を
短縮し、またクロックパルスの鈍りを防止するためにバ
ッファ１０９が挿入されている。他のクロック信号線１
１２〜１１４には、ＦＦ回路１０２〜１０５間のクロッ
クスキューを調整するために、所定数のゲートディレー
用のバッファ１０９が挿入されている。
【０００７】このように、バッファ１０９やインバータ
等のクロックタイミング調整回路を構成するクロックタ
イミング調整素子は、クロックパルスの遅延や鈍りを調
整したり、クロック信号線１１２〜１１５の配線長や次
段の論理ゲートの入力数（ファンアウト）を調整したり
するために挿入されており、クロックスキューを減少さ
せる効果を有している。
等のクロックタイミング調整回路を構成するクロックタ
イミング調整素子は、クロックパルスの遅延や鈍りを調
整したり、クロック信号線１１２〜１１５の配線長や次
段の論理ゲートの入力数（ファンアウト）を調整したり
するために挿入されており、クロックスキューを減少さ
せる効果を有している。
【０００８】
【発明が解決しようとする課題】ところで、バッファ１
０９やインバータ等からなるクロックタイミング調整回
路をクロック信号線１１２〜１１５に挿入すると、新た
に配置されるクロックタイミング調整回路のために回路
レイアウトを変更する必要が生じる。この回路レイアウ
トの変更に伴ってクロック信号線１１２〜１１５の配線
長が変更されるため、各クロック動作回路がクロック信
号に同期して動作するか否かを再度確認する必要が生じ
る。各クロック動作回路がクロック信号に同期して動作
しない場合、再度上記と同様の手順でクロックタイミン
グの調整を行い、クロックスキューを減少させている。
０９やインバータ等からなるクロックタイミング調整回
路をクロック信号線１１２〜１１５に挿入すると、新た
に配置されるクロックタイミング調整回路のために回路
レイアウトを変更する必要が生じる。この回路レイアウ
トの変更に伴ってクロック信号線１１２〜１１５の配線
長が変更されるため、各クロック動作回路がクロック信
号に同期して動作するか否かを再度確認する必要が生じ
る。各クロック動作回路がクロック信号に同期して動作
しない場合、再度上記と同様の手順でクロックタイミン
グの調整を行い、クロックスキューを減少させている。
【０００９】しかしながら、近年のＬＳＩは極めて多数
のクロック動作回路で構成されているため、回路の配置
を最適化するには上記の手順を複数回繰り返す必要があ
る。したがって、回路の配置を決定して製造を開始する
までに時間がかかり、設計コストが増加するという問題
が生じている。
のクロック動作回路で構成されているため、回路の配置
を最適化するには上記の手順を複数回繰り返す必要があ
る。したがって、回路の配置を決定して製造を開始する
までに時間がかかり、設計コストが増加するという問題
が生じている。
【００１０】本発明の目的は、ＬＳＩの回路配置変更に
伴って生じる配線間クロックスキューを容易に最適化す
ることができる半導体集積回路装置を提供することにあ
る。
伴って生じる配線間クロックスキューを容易に最適化す
ることができる半導体集積回路装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的は、基板上に形
成され、クロック信号に同期して動作するクロック動作
回路と、前記クロック動作回路形成層と異なる層に形成
されたクロックタイミング調整回路とを有することを特
徴とする半導体集積回路装置によって達成される。
成され、クロック信号に同期して動作するクロック動作
回路と、前記クロック動作回路形成層と異なる層に形成
されたクロックタイミング調整回路とを有することを特
徴とする半導体集積回路装置によって達成される。
【００１２】
【発明の実施の形態】本発明の第１の実施の形態による
半導体集積回路装置について図１乃至図４を用いて説明
する。図１は、本実施の形態による半導体集積回路装置
の一部を示す回路図である。図１に示すように、クロッ
クタイミング調整回路のインバータ（ＩＮＶ）４６にク
ロック信号ＣＬＫが入力するようになっている。インバ
ータ４６の出力端子は、クロック動作回路のＦＦ回路６
４の入力端子に接続されている。また、ＦＦ回路６４の
出力端子からは所定の出力信号が出力されるようになっ
ている。インバータ４６及びＦＦ回路６４には、所定の
駆動電圧ＶＤＤが印加されている。ＦＦ回路６４は、イ
ンバータ６６等の複数の素子で形成されている。
半導体集積回路装置について図１乃至図４を用いて説明
する。図１は、本実施の形態による半導体集積回路装置
の一部を示す回路図である。図１に示すように、クロッ
クタイミング調整回路のインバータ（ＩＮＶ）４６にク
ロック信号ＣＬＫが入力するようになっている。インバ
ータ４６の出力端子は、クロック動作回路のＦＦ回路６
４の入力端子に接続されている。また、ＦＦ回路６４の
出力端子からは所定の出力信号が出力されるようになっ
ている。インバータ４６及びＦＦ回路６４には、所定の
駆動電圧ＶＤＤが印加されている。ＦＦ回路６４は、イ
ンバータ６６等の複数の素子で形成されている。
【００１３】図２は、図１に示す回路図の破線で囲まれ
た範囲Ａの概略構成を示す断面図である。図２に示すよ
うに、半導体チップ１は、ＦＦ回路６４のインバータ６
６を構成するためのバルクＣＭＯＳ４と、バルクＣＭＯ
Ｓ４の上層のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）膜に形成された、クロックタイミング調整
回路のインバータ４６を構成するＳＯＩ−ＣＭＯＳ２６
とを有している。
た範囲Ａの概略構成を示す断面図である。図２に示すよ
うに、半導体チップ１は、ＦＦ回路６４のインバータ６
６を構成するためのバルクＣＭＯＳ４と、バルクＣＭＯ
Ｓ４の上層のＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）膜に形成された、クロックタイミング調整
回路のインバータ４６を構成するＳＯＩ−ＣＭＯＳ２６
とを有している。
【００１４】バルクＣＭＯＳ４は、ｎ型のシリコン（Ｓ
ｉ）基板２上に形成されている。バルクＣＭＯＳ４は図
中右方にｐチャネルＭＯＳＦＥＴ８が形成され、図中左
方にｎチャネルＭＯＳＦＥＴ６が形成されている。ｐチ
ャネルＭＯＳＦＥＴ８は、Ｓｉ基板２上に形成されたゲ
ート絶縁膜９と、ゲート絶縁膜９上に形成されたゲート
電極１０とを有している。Ｓｉ基板２表面近傍のゲート
電極１０の図中右方にはｐ型の不純物が拡散されたｐ型
のソース領域１２が形成されており、ゲート電極１０の
図中左方にはｐ型の不純物が拡散されたｐ型のドレイン
領域１４が形成されている。
ｉ）基板２上に形成されている。バルクＣＭＯＳ４は図
中右方にｐチャネルＭＯＳＦＥＴ８が形成され、図中左
方にｎチャネルＭＯＳＦＥＴ６が形成されている。ｐチ
ャネルＭＯＳＦＥＴ８は、Ｓｉ基板２上に形成されたゲ
ート絶縁膜９と、ゲート絶縁膜９上に形成されたゲート
電極１０とを有している。Ｓｉ基板２表面近傍のゲート
電極１０の図中右方にはｐ型の不純物が拡散されたｐ型
のソース領域１２が形成されており、ゲート電極１０の
図中左方にはｐ型の不純物が拡散されたｐ型のドレイン
領域１４が形成されている。
【００１５】一方、ｎチャネルＭＯＳＦＥＴ６は、Ｓｉ
基板２表面近傍に形成されたｐ型領域（ｐウェル）１６
に形成されている。ｐウェル１６上にはゲート絶縁膜２
１が形成されており、ゲート絶縁膜２１上にはゲート電
極２２が形成されている。ｐウェル１６表面近傍のゲー
ト電極２２の図中右方にはｎ型の不純物が拡散されたｎ
型のドレイン領域２０が形成されており、ゲート電極２
２の図中左方にはｎ型の不純物が拡散されたｎ型のソー
ス領域１８が形成されている。
基板２表面近傍に形成されたｐ型領域（ｐウェル）１６
に形成されている。ｐウェル１６上にはゲート絶縁膜２
１が形成されており、ゲート絶縁膜２１上にはゲート電
極２２が形成されている。ｐウェル１６表面近傍のゲー
ト電極２２の図中右方にはｎ型の不純物が拡散されたｎ
型のドレイン領域２０が形成されており、ゲート電極２
２の図中左方にはｎ型の不純物が拡散されたｎ型のソー
ス領域１８が形成されている。
【００１６】ゲート電極１０、２２は、ゲート電極１
０、２２上の絶縁膜をそれぞれ開口して形成されたビア
ホール６７内の接続導体及び配線６８を介して、互いに
電気的に接続されている。これにより、インバータ６６
が形成される。また、ドレイン領域１４、２０は、ドレ
イン領域１４、２０上の絶縁膜を開口して形成されたビ
アホール７０内の接続導体及び配線７２を介して互いに
電気的に接続されており、インバータ４６から入力され
たクロック信号ＣＬＫ’の波形を反転したクロック信号
ＣＬＫ’’を出力するようになっている。ソース領域１
２には、ソース領域１２上の絶縁膜を開口して形成され
たビアホール８８内の接続導体及び配線９１を介して所
定の駆動電圧ＶＤＤが印加されている。ソース領域１８
は、ソース領域１８上の絶縁膜を開口して形成されたビ
アホール８７内の接続導体及び配線９３を介してグラン
ド（ＧＮＤ）に接続されている。
０、２２上の絶縁膜をそれぞれ開口して形成されたビア
ホール６７内の接続導体及び配線６８を介して、互いに
電気的に接続されている。これにより、インバータ６６
が形成される。また、ドレイン領域１４、２０は、ドレ
イン領域１４、２０上の絶縁膜を開口して形成されたビ
アホール７０内の接続導体及び配線７２を介して互いに
電気的に接続されており、インバータ４６から入力され
たクロック信号ＣＬＫ’の波形を反転したクロック信号
ＣＬＫ’’を出力するようになっている。ソース領域１
２には、ソース領域１２上の絶縁膜を開口して形成され
たビアホール８８内の接続導体及び配線９１を介して所
定の駆動電圧ＶＤＤが印加されている。ソース領域１８
は、ソース領域１８上の絶縁膜を開口して形成されたビ
アホール８７内の接続導体及び配線９３を介してグラン
ド（ＧＮＤ）に接続されている。
【００１７】インバータ６６の最上層の絶縁膜表面は、
化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて研磨さ
れ平坦化されている。当該絶縁膜上には、ｎ型の不純物
が拡散されたｎ型の単結晶Ｓｉ層２４が形成されてい
る。単結晶Ｓｉ層２４上にはＳＯＩ−ＣＭＯＳ２６が形
成されている。ＳＯＩ−ＣＭＯＳ２６は図中右方にｐチ
ャネルＭＯＳＦＥＴ２８を有しており、図中左方にｎチ
ャネルＭＯＳＦＥＴ３０を有している。
化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて研磨さ
れ平坦化されている。当該絶縁膜上には、ｎ型の不純物
が拡散されたｎ型の単結晶Ｓｉ層２４が形成されてい
る。単結晶Ｓｉ層２４上にはＳＯＩ−ＣＭＯＳ２６が形
成されている。ＳＯＩ−ＣＭＯＳ２６は図中右方にｐチ
ャネルＭＯＳＦＥＴ２８を有しており、図中左方にｎチ
ャネルＭＯＳＦＥＴ３０を有している。
【００１８】ｐチャネルＭＯＳＦＥＴ２８は、単結晶Ｓ
ｉ層２４上に形成されたゲート絶縁膜３１と、ゲート絶
縁膜３１上に形成されたゲート電極３２とを有してい
る。単結晶Ｓｉ層２４表面近傍のゲート電極３２の図中
右方にはｐ型の不純物が拡散されたｐ型のソース領域３
８が形成されており、ゲート電極３２の図中左方にはｐ
型の不純物が拡散されたｐ型のドレイン領域４０が形成
されている。
ｉ層２４上に形成されたゲート絶縁膜３１と、ゲート絶
縁膜３１上に形成されたゲート電極３２とを有してい
る。単結晶Ｓｉ層２４表面近傍のゲート電極３２の図中
右方にはｐ型の不純物が拡散されたｐ型のソース領域３
８が形成されており、ゲート電極３２の図中左方にはｐ
型の不純物が拡散されたｐ型のドレイン領域４０が形成
されている。
【００１９】一方、ｎチャネルＭＯＳＦＥＴ３０は、単
結晶Ｓｉ層２４表面近傍に形成されたｐウェル３４に形
成されている。ｐウェル３４上にはゲート絶縁膜３５が
形成されており、ゲート絶縁膜３５上にはゲート電極３
６が形成されている。ｐウェル３４表面近傍のゲート電
極３６の図中右方にはｎ型の不純物が拡散されたｎ型の
ドレイン領域４２が形成されており、ゲート電極２２の
図中左方にはｎ型の不純物が拡散されたｎ型のソース領
域４４が形成されている。
結晶Ｓｉ層２４表面近傍に形成されたｐウェル３４に形
成されている。ｐウェル３４上にはゲート絶縁膜３５が
形成されており、ゲート絶縁膜３５上にはゲート電極３
６が形成されている。ｐウェル３４表面近傍のゲート電
極３６の図中右方にはｎ型の不純物が拡散されたｎ型の
ドレイン領域４２が形成されており、ゲート電極２２の
図中左方にはｎ型の不純物が拡散されたｎ型のソース領
域４４が形成されている。
【００２０】ゲート電極３２、３６は、ゲート電極３
２、３６上の絶縁膜を開口して形成されたビアホール７
４内の接続導体及び配線７６を介して互いに電気的に接
続されている。これにより、インバータ４６が形成され
る。ゲート電極３２、３６には、所定のクロック信号Ｃ
ＬＫが入力されるようになっている。また、ドレイン領
域４０、４２は、ドレイン領域４０、４２上の絶縁膜を
開口して形成されたビアホール７８内の接続導体及び配
線８０を介して互いに電気的に接続されており、ビアホ
ール（スタックト・ビア）８２内の接続導体を介してイ
ンバータ６６のゲート電極１０、２２に接続されてい
る。ソース領域３８には、ソース領域３８上の絶縁膜を
開口して形成されたビアホール９０内の接続導体、配線
９２及びビアホール８４内の接続導体を介して、ソース
領域１２とともに所定の駆動電圧ＶＤＤが印加されてい
る。ソース領域４４は、ソース領域４４上の絶縁膜を開
口して形成されたビアホール８９内の接続導体、配線９
４及びビアホール８６内の接続導体を介して、ソース領
域１８とともにグランドに接続されている。
２、３６上の絶縁膜を開口して形成されたビアホール７
４内の接続導体及び配線７６を介して互いに電気的に接
続されている。これにより、インバータ４６が形成され
る。ゲート電極３２、３６には、所定のクロック信号Ｃ
ＬＫが入力されるようになっている。また、ドレイン領
域４０、４２は、ドレイン領域４０、４２上の絶縁膜を
開口して形成されたビアホール７８内の接続導体及び配
線８０を介して互いに電気的に接続されており、ビアホ
ール（スタックト・ビア）８２内の接続導体を介してイ
ンバータ６６のゲート電極１０、２２に接続されてい
る。ソース領域３８には、ソース領域３８上の絶縁膜を
開口して形成されたビアホール９０内の接続導体、配線
９２及びビアホール８４内の接続導体を介して、ソース
領域１２とともに所定の駆動電圧ＶＤＤが印加されてい
る。ソース領域４４は、ソース領域４４上の絶縁膜を開
口して形成されたビアホール８９内の接続導体、配線９
４及びビアホール８６内の接続導体を介して、ソース領
域１８とともにグランドに接続されている。
【００２１】このように本実施の形態による半導体集積
回路装置では、クロックタイミング調整回路とクロック
動作回路とが２層に分割されて形成されている。また、
クロックタイミング調整回路の出力端子とクロック動作
回路の入力端子とはビアホール８２内の接続導体を介し
て電気的に接続されている。
回路装置では、クロックタイミング調整回路とクロック
動作回路とが２層に分割されて形成されている。また、
クロックタイミング調整回路の出力端子とクロック動作
回路の入力端子とはビアホール８２内の接続導体を介し
て電気的に接続されている。
【００２２】次に、本実施の形態による半導体集積回路
の動作について、図１及び図２を再度用いて説明する。
インバータ４６のゲート電極３２、３６に入力されるク
ロック信号ＣＬＫがハイ（Ｈ）レベルになると、ｐチャ
ネルＭＯＳＦＥＴ２８はオフ状態となり、ｎチャネルＭ
ＯＳＦＥＴ３０はオン状態となる。これによりインバー
タ４６から出力されるクロック信号ＣＬＫ’はロー
（Ｌ）レベルになる。一方、ゲート電極３２、３６に入
力されるクロック信号ＣＬＫがＬレベルになると、ｐチ
ャネルＭＯＳＦＥＴ２８はオン状態となり、ｎチャネル
ＭＯＳＦＥＴ３０はオフ状態となる。これによりインバ
ータ４６から出力されるクロック信号ＣＬＫ’はＨレベ
ルになる。出力されたクロック信号ＣＬＫ’は、下層の
インバータ６６に入力する。すなわちインバータ４６
は、入力されたクロック信号ＣＬＫの波形を反転したク
ロック信号ＣＬＫ’を、ビアホール８２内の接続導体を
介してＦＦ回路６４のインバータ６６に出力する。
の動作について、図１及び図２を再度用いて説明する。
インバータ４６のゲート電極３２、３６に入力されるク
ロック信号ＣＬＫがハイ（Ｈ）レベルになると、ｐチャ
ネルＭＯＳＦＥＴ２８はオフ状態となり、ｎチャネルＭ
ＯＳＦＥＴ３０はオン状態となる。これによりインバー
タ４６から出力されるクロック信号ＣＬＫ’はロー
（Ｌ）レベルになる。一方、ゲート電極３２、３６に入
力されるクロック信号ＣＬＫがＬレベルになると、ｐチ
ャネルＭＯＳＦＥＴ２８はオン状態となり、ｎチャネル
ＭＯＳＦＥＴ３０はオフ状態となる。これによりインバ
ータ４６から出力されるクロック信号ＣＬＫ’はＨレベ
ルになる。出力されたクロック信号ＣＬＫ’は、下層の
インバータ６６に入力する。すなわちインバータ４６
は、入力されたクロック信号ＣＬＫの波形を反転したク
ロック信号ＣＬＫ’を、ビアホール８２内の接続導体を
介してＦＦ回路６４のインバータ６６に出力する。
【００２３】インバータ６６のゲート電極１０、２２に
入力される当該クロック信号ＣＬＫ’がＨレベルになる
と、ｐチャネルＭＯＳＦＥＴ８はオフ状態となり、ｎチ
ャネルＭＯＳＦＥＴ６はオフ状態となる。これによりイ
ンバータ６６から出力されるクロック信号ＣＬＫ’’は
Ｌレベルになる。一方、ゲート電極１０、２２に入力さ
れるクロック信号ＣＬＫ’がＬレベルになると、ｐチャ
ネルＭＯＳＦＥＴ８はオン状態となり、ｎチャネルＭＯ
ＳＦＥＴ６はオフ状態となる。これによりインバータ６
６から出力されるクロック信号ＣＬＫ’’はＨレベルに
なる。すなわちインバータ６６は、入力されたクロック
信号ＣＬＫ’の波形を反転したクロック信号ＣＬＫ’’
を出力する。この後ＦＦ回路６４は、ＦＦ回路６４を構
成する他の素子による所定の動作を経て、所定の出力信
号を出力する。
入力される当該クロック信号ＣＬＫ’がＨレベルになる
と、ｐチャネルＭＯＳＦＥＴ８はオフ状態となり、ｎチ
ャネルＭＯＳＦＥＴ６はオフ状態となる。これによりイ
ンバータ６６から出力されるクロック信号ＣＬＫ’’は
Ｌレベルになる。一方、ゲート電極１０、２２に入力さ
れるクロック信号ＣＬＫ’がＬレベルになると、ｐチャ
ネルＭＯＳＦＥＴ８はオン状態となり、ｎチャネルＭＯ
ＳＦＥＴ６はオフ状態となる。これによりインバータ６
６から出力されるクロック信号ＣＬＫ’’はＨレベルに
なる。すなわちインバータ６６は、入力されたクロック
信号ＣＬＫ’の波形を反転したクロック信号ＣＬＫ’’
を出力する。この後ＦＦ回路６４は、ＦＦ回路６４を構
成する他の素子による所定の動作を経て、所定の出力信
号を出力する。
【００２４】図３は、バルクＣＭＯＳ形成層上のＳＯＩ
膜に形成されたインバータ４６の配置を示す平面図であ
る。図３に示すように、インバータ４６は、ゲートアレ
ー構造と同構造で、半導体チップ１全面に規則的に複数
配列されている。インバータ４６は、バルクＣＭＯＳ形
成層に形成されたＦＦ回路６４等の複数のクロック動作
回路のクロックスキューを調整するように選択的に組み
合わせて使用される。駆動電圧ＶＤＤは、ビアホール８
４、８６（図３では図示せず）内の接続導体を介して、
バルクＣＭＯＳ形成層から供給されるようになってい
る。ビアホール８４、８６は、インバータ４６毎にそれ
ぞれ形成されていてもよいし、半導体チップ１全体で１
つずつ形成されていてもよい。
膜に形成されたインバータ４６の配置を示す平面図であ
る。図３に示すように、インバータ４６は、ゲートアレ
ー構造と同構造で、半導体チップ１全面に規則的に複数
配列されている。インバータ４６は、バルクＣＭＯＳ形
成層に形成されたＦＦ回路６４等の複数のクロック動作
回路のクロックスキューを調整するように選択的に組み
合わせて使用される。駆動電圧ＶＤＤは、ビアホール８
４、８６（図３では図示せず）内の接続導体を介して、
バルクＣＭＯＳ形成層から供給されるようになってい
る。ビアホール８４、８６は、インバータ４６毎にそれ
ぞれ形成されていてもよいし、半導体チップ１全体で１
つずつ形成されていてもよい。
【００２５】図３に示す本実施の形態による半導体集積
回路装置では、半導体チップ１における外部クロック信
号の入力端子（図示せず）は下層のバルクＣＭＯＳ形成
層に形成されている。この入力端子からは、クロック信
号線（図示せず）がバルクＣＭＯＳ形成層に引き回され
ている。バルクＣＭＯＳ形成層からビアホール４８ａ内
の接続導体を介してＳＯＩ−ＣＭＯＳ形成層に持ち上げ
られたクロック信号線は、インバータ４６ａの入力端子
に接続されている。インバータ４６ａの出力端子は、イ
ンバータ４６ｂの入力端子に接続されている。インバー
タ４６ｂの出力端子は、インバータ４６ｃの入力端子に
接続されている。インバータ４６ｃの出力端子は、ビア
ホール８２内の接続導体を介して下層のバルクＣＭＯＳ
形成層のＦＦ回路６４等のクロック入力端子に接続され
ている。このように、ＳＯＩ構造に形成されたインバー
タ４６ａ、４６ｂ、４６ｃが選択的に組み合わされてタ
イミング調整回路が構成され、下層のバルクＣＭＯＳ形
成層に形成されたクロック動作回路間のクロックスキュ
ーの調整を行うようになっている。なお、説明は省略す
るが、他のインバータ４６も下層に形成されたクロック
動作回路間のクロックスキューの調整を行うように選択
的に使用されている。また、外部クロック信号の入力端
子は、上層のＳＯＩ−ＣＭＯＳ形成層に形成されていて
もよい。
回路装置では、半導体チップ１における外部クロック信
号の入力端子（図示せず）は下層のバルクＣＭＯＳ形成
層に形成されている。この入力端子からは、クロック信
号線（図示せず）がバルクＣＭＯＳ形成層に引き回され
ている。バルクＣＭＯＳ形成層からビアホール４８ａ内
の接続導体を介してＳＯＩ−ＣＭＯＳ形成層に持ち上げ
られたクロック信号線は、インバータ４６ａの入力端子
に接続されている。インバータ４６ａの出力端子は、イ
ンバータ４６ｂの入力端子に接続されている。インバー
タ４６ｂの出力端子は、インバータ４６ｃの入力端子に
接続されている。インバータ４６ｃの出力端子は、ビア
ホール８２内の接続導体を介して下層のバルクＣＭＯＳ
形成層のＦＦ回路６４等のクロック入力端子に接続され
ている。このように、ＳＯＩ構造に形成されたインバー
タ４６ａ、４６ｂ、４６ｃが選択的に組み合わされてタ
イミング調整回路が構成され、下層のバルクＣＭＯＳ形
成層に形成されたクロック動作回路間のクロックスキュ
ーの調整を行うようになっている。なお、説明は省略す
るが、他のインバータ４６も下層に形成されたクロック
動作回路間のクロックスキューの調整を行うように選択
的に使用されている。また、外部クロック信号の入力端
子は、上層のＳＯＩ−ＣＭＯＳ形成層に形成されていて
もよい。
【００２６】本実施の形態によれば、クロックタイミン
グ調整回路がクロック動作回路と異なる層に形成されて
いるため、クロックタイミング調整回路を挿入すること
による回路レイアウトの変更を抑えることができる。し
たがって、各回路の配置を容易に最適化して決定するこ
とができる。
グ調整回路がクロック動作回路と異なる層に形成されて
いるため、クロックタイミング調整回路を挿入すること
による回路レイアウトの変更を抑えることができる。し
たがって、各回路の配置を容易に最適化して決定するこ
とができる。
【００２７】また、本実施の形態によれば、インバータ
４６がゲートアレー構造と同構造で形成されているた
め、各インバータ４６を接続する配線の経路等を変更す
るのみでクロックタイミング調整回路の構成を変更でき
る。したがって、クロックスキューの調整を容易に行う
ことができる。
４６がゲートアレー構造と同構造で形成されているた
め、各インバータ４６を接続する配線の経路等を変更す
るのみでクロックタイミング調整回路の構成を変更でき
る。したがって、クロックスキューの調整を容易に行う
ことができる。
【００２８】次に本実施の形態による半導体集積回路装
置の変形例について図４を用いて説明する。図４は、図
３と同様に、バルクＣＭＯＳ形成層上のＳＯＩ膜に形成
されたインバータ４６の配置を示す平面図である。本変
形例は、ゲートアレー構造と同構造に形成される複数の
インバータ４６’が、それぞれ遅延時間調整用端子５３
を有していることを特徴としている。インバータ４６’
は、半導体チップ１の完成後に外部から所定の信号を遅
延時間調整用端子５３に入力することにより、インバー
タ４６’におけるクロック信号ＣＬＫの遅延時間を変更
できるようになっている。インバータ４６’におけるク
ロック信号ＣＬＫの遅延時間は、レーザ光を用いてセレ
クタを変更する等、他の方法で変更できるようになって
いてもよい。
置の変形例について図４を用いて説明する。図４は、図
３と同様に、バルクＣＭＯＳ形成層上のＳＯＩ膜に形成
されたインバータ４６の配置を示す平面図である。本変
形例は、ゲートアレー構造と同構造に形成される複数の
インバータ４６’が、それぞれ遅延時間調整用端子５３
を有していることを特徴としている。インバータ４６’
は、半導体チップ１の完成後に外部から所定の信号を遅
延時間調整用端子５３に入力することにより、インバー
タ４６’におけるクロック信号ＣＬＫの遅延時間を変更
できるようになっている。インバータ４６’におけるク
ロック信号ＣＬＫの遅延時間は、レーザ光を用いてセレ
クタを変更する等、他の方法で変更できるようになって
いてもよい。
【００２９】本変形例によれば、上記実施の形態と同様
の効果を有するとともに、半導体チップ１の完成後にク
ロックスキューの調整を行うことができるため、回路変
更（ＥＣＯ：Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｈｅｎｇｅ
Ｏｄｅｒ）のターン・アラウンド・タイム（ＴＡＴ：Ｔ
ｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を短縮できる。
の効果を有するとともに、半導体チップ１の完成後にク
ロックスキューの調整を行うことができるため、回路変
更（ＥＣＯ：Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｈｅｎｇｅ
Ｏｄｅｒ）のターン・アラウンド・タイム（ＴＡＴ：Ｔ
ｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を短縮できる。
【００３０】次に、本発明の第２の実施の形態による半
導体集積回路装置について図５乃至図９を用いて説明す
る。図５は本実施の形態による半導体集積回路装置の構
成を示す断面図である。図５に示すように、図中下方の
半導体チップ５０の表面には、クロック動作回路（図示
せず）が形成されている。半導体チップ５０の裏面に
は、マトリクス状に配置された複数の電極端子５６が形
成されている。図中上方の半導体チップ５４の表面に
は、図３と同様に複数配列されたインバータ４６からな
るタイミング調整回路（図示せず）が形成されている。
半導体チップ５４の裏面には、電極端子５６と同様に配
置された複数の電極端子５７が形成されている。半導体
チップ５４表面に形成されたタイミング調整回路のイン
バータ４６は、図４に示すインバータ４６’のように遅
延時間調整用端子５３を有していてもよい。インバータ
４６は、半導体チップ５０表面に形成されたクロック動
作回路間のクロックスキューの調整を行うように、選択
的に組み合わせて使用される。両半導体チップ５０、５
４の裏面側は、複数の電極端子５６、５７間をそれぞれ
接続する複数のバンプ５８を介し、電気的に接続されて
貼り合わされている（チップ・オン・チップ方式）。ま
た、半導体チップ５０の周辺部には、外部と所定の入出
力を行うための配線パッド５２が形成されている。
導体集積回路装置について図５乃至図９を用いて説明す
る。図５は本実施の形態による半導体集積回路装置の構
成を示す断面図である。図５に示すように、図中下方の
半導体チップ５０の表面には、クロック動作回路（図示
せず）が形成されている。半導体チップ５０の裏面に
は、マトリクス状に配置された複数の電極端子５６が形
成されている。図中上方の半導体チップ５４の表面に
は、図３と同様に複数配列されたインバータ４６からな
るタイミング調整回路（図示せず）が形成されている。
半導体チップ５４の裏面には、電極端子５６と同様に配
置された複数の電極端子５７が形成されている。半導体
チップ５４表面に形成されたタイミング調整回路のイン
バータ４６は、図４に示すインバータ４６’のように遅
延時間調整用端子５３を有していてもよい。インバータ
４６は、半導体チップ５０表面に形成されたクロック動
作回路間のクロックスキューの調整を行うように、選択
的に組み合わせて使用される。両半導体チップ５０、５
４の裏面側は、複数の電極端子５６、５７間をそれぞれ
接続する複数のバンプ５８を介し、電気的に接続されて
貼り合わされている（チップ・オン・チップ方式）。ま
た、半導体チップ５０の周辺部には、外部と所定の入出
力を行うための配線パッド５２が形成されている。
【００３１】図６は、図５に示す半導体集積回路装置の
半導体チップ５０の構成を示す平面図である。図６に示
すように、半導体チップ５０の裏面には、複数の電極端
子５６が例えば０．５ｍｍ間隔でマトリクス状に形成さ
れている。半導体チップ５０は、図中破線で示す仮想線
で電極端子５６毎に格子状に分割された複数の分割領域
を有している（図６では３×３のマトリクス状に配列し
た分割領域Ａ〜Ｉを示している）。半導体チップ５０に
形成されている複数のクロック動作回路は、それぞれい
ずれかの分割領域に含まれるようになっている。
半導体チップ５０の構成を示す平面図である。図６に示
すように、半導体チップ５０の裏面には、複数の電極端
子５６が例えば０．５ｍｍ間隔でマトリクス状に形成さ
れている。半導体チップ５０は、図中破線で示す仮想線
で電極端子５６毎に格子状に分割された複数の分割領域
を有している（図６では３×３のマトリクス状に配列し
た分割領域Ａ〜Ｉを示している）。半導体チップ５０に
形成されている複数のクロック動作回路は、それぞれい
ずれかの分割領域に含まれるようになっている。
【００３２】図示は省略しているが、半導体チップ５０
の各分割領域Ａ〜Ｈのそれぞれは、電極端子５６からク
ロック動作回路のクロック入力端子までのクロック信号
線の配線長が等しくなるようにクロック動作回路が配置
され、クロックスキューが調整されるようになってい
る。このクロック動作回路は、小領域に分割された各分
割領域Ａ〜Ｈ内のみのクロックスキューを調整すればよ
いため比較的容易に配置できる。
の各分割領域Ａ〜Ｈのそれぞれは、電極端子５６からク
ロック動作回路のクロック入力端子までのクロック信号
線の配線長が等しくなるようにクロック動作回路が配置
され、クロックスキューが調整されるようになってい
る。このクロック動作回路は、小領域に分割された各分
割領域Ａ〜Ｈ内のみのクロックスキューを調整すればよ
いため比較的容易に配置できる。
【００３３】本実施の形態による半導体集積回路装置で
は、外部クロック信号は半導体チップ５０の所定の配線
パッド５２から入力し、所定の電極端子５６及びバンプ
５８を介して半導体チップ５４に供給されている。ま
た、半導体チップ５４表面に形成されたクロックタイミ
ング調整回路は、半導体チップ５０の複数の電極端子５
６にバンプ５８を介して対応する各電極端子５７間のク
ロックスキューを調整するように構成されている。クロ
ックタイミング調整回路は、例えば電極端子５６より先
のクロック信号線の配線長やクロック動作回路の回路数
等の負荷に基づいて、各分割領域Ａ〜Ｈのクロック動作
回路のクロックスキューを調整する。分割領域Ａ〜Ｈ毎
の負荷を一定にするために、最も負荷の大きい分割領域
の負荷に合わせるように、他の分割領域Ａ〜Ｈにダミー
の負荷が配置されていてもよい。
は、外部クロック信号は半導体チップ５０の所定の配線
パッド５２から入力し、所定の電極端子５６及びバンプ
５８を介して半導体チップ５４に供給されている。ま
た、半導体チップ５４表面に形成されたクロックタイミ
ング調整回路は、半導体チップ５０の複数の電極端子５
６にバンプ５８を介して対応する各電極端子５７間のク
ロックスキューを調整するように構成されている。クロ
ックタイミング調整回路は、例えば電極端子５６より先
のクロック信号線の配線長やクロック動作回路の回路数
等の負荷に基づいて、各分割領域Ａ〜Ｈのクロック動作
回路のクロックスキューを調整する。分割領域Ａ〜Ｈ毎
の負荷を一定にするために、最も負荷の大きい分割領域
の負荷に合わせるように、他の分割領域Ａ〜Ｈにダミー
の負荷が配置されていてもよい。
【００３４】本実施の形態によれば、クロック動作回路
の形成されている半導体チップ５０と異なる半導体チッ
プ５４上にクロックタイミング調整回路が形成されてい
るため、第１の実施の形態と同様に、クロックタイミン
グ調整回路を挿入することによる回路レイアウトの変更
を抑えることができる。したがって、各回路の配置を容
易に最適化して決定することができる。
の形成されている半導体チップ５０と異なる半導体チッ
プ５４上にクロックタイミング調整回路が形成されてい
るため、第１の実施の形態と同様に、クロックタイミン
グ調整回路を挿入することによる回路レイアウトの変更
を抑えることができる。したがって、各回路の配置を容
易に最適化して決定することができる。
【００３５】また、本実施の形態によれば、半導体チッ
プ５４の複数のインバータ４６がゲートアレー構造と同
構造で形成されているため、各インバータ４６を接続す
る配線の経路等を変更するのみでクロックタイミング調
整回路の構成を変更できる。したがって、クロック動作
回路間のクロックスキューの調整を容易に行うことがで
きる。
プ５４の複数のインバータ４６がゲートアレー構造と同
構造で形成されているため、各インバータ４６を接続す
る配線の経路等を変更するのみでクロックタイミング調
整回路の構成を変更できる。したがって、クロック動作
回路間のクロックスキューの調整を容易に行うことがで
きる。
【００３６】図７は、本実施の形態による半導体集積回
路装置の変形例を示している。本変形例は、図６に示す
半導体チップ５０と異なり、半導体チップ５０’が例え
ば制御部や演算部等の所定の機能を有する機能ブロック
毎に分割された複数の分割領域を有している状態を示し
ている（図７では破線で示す仮想線で分割された分割領
域α〜δを示している）。例えば分割領域αは、８つの
電極端子５６を有している。半導体チップ５０’と貼り
合わされる半導体チップ（図示せず）上に形成されたク
ロックタイミング調整回路は、各分割領域α〜δの任意
の電極端子５６にバンプ５８を介して対応する各電極端
子５７のクロックスキューを調整するようになってい
る。
路装置の変形例を示している。本変形例は、図６に示す
半導体チップ５０と異なり、半導体チップ５０’が例え
ば制御部や演算部等の所定の機能を有する機能ブロック
毎に分割された複数の分割領域を有している状態を示し
ている（図７では破線で示す仮想線で分割された分割領
域α〜δを示している）。例えば分割領域αは、８つの
電極端子５６を有している。半導体チップ５０’と貼り
合わされる半導体チップ（図示せず）上に形成されたク
ロックタイミング調整回路は、各分割領域α〜δの任意
の電極端子５６にバンプ５８を介して対応する各電極端
子５７のクロックスキューを調整するようになってい
る。
【００３７】本変形例では、機能ブロック毎に分割され
た分割領域α〜δを有している。このため、機能の異な
る機能ブロック間でクロック動作回路を同期して動作さ
せる必要がなければ、当該機能ブロック間のクロックス
キューの調整が不要となり、クロックスキューの調整を
さらに容易に行うことができる。
た分割領域α〜δを有している。このため、機能の異な
る機能ブロック間でクロック動作回路を同期して動作さ
せる必要がなければ、当該機能ブロック間のクロックス
キューの調整が不要となり、クロックスキューの調整を
さらに容易に行うことができる。
【００３８】図８は、本実施の形態による半導体集積回
路装置の他の変形例を示している。図８に示すように、
クロック動作回路等が形成された半導体チップ５０はほ
ぼ正方形状を有しており、図中破線で示すような例えば
４種類の大きさで形成される。電極端子５６は、所定の
規格化された間隔Ｐ（例えば０．５ｍｍ）で配置される
ようになっている。
路装置の他の変形例を示している。図８に示すように、
クロック動作回路等が形成された半導体チップ５０はほ
ぼ正方形状を有しており、図中破線で示すような例えば
４種類の大きさで形成される。電極端子５６は、所定の
規格化された間隔Ｐ（例えば０．５ｍｍ）で配置される
ようになっている。
【００３９】一方、図９は、半導体チップ５０と貼り合
わされる半導体チップ５４の構成を示している。半導体
チップ５４は、半導体チップ５０とほぼ同一形状を有し
ており、図中破線で示すような例えば４種類の大きさで
形成される。電極端子５７は、電極端子５６と同一の間
隔Ｐ（例えば０．５ｍｍ）で配置されるようになってい
る。
わされる半導体チップ５４の構成を示している。半導体
チップ５４は、半導体チップ５０とほぼ同一形状を有し
ており、図中破線で示すような例えば４種類の大きさで
形成される。電極端子５７は、電極端子５６と同一の間
隔Ｐ（例えば０．５ｍｍ）で配置されるようになってい
る。
【００４０】本変形例では、半導体チップ５０に形成さ
れる電極端子５６と、半導体チップ５４に形成される電
極端子５７とが規格化された間隔Ｐで配置されている。
また、半導体チップ５４にはクロックタイミング調整回
路を構成する複数のインバータ（図９では図示せず）が
ゲートアレー構造と同構造で形成されており、各インバ
ータを接続する配線の経路等を変更するのみでクロック
タイミング調整回路の構成を変更できる。こうすること
により、クロックタイミング調整回路用の半導体チップ
５４を汎用品として種々の半導体チップ５０に用いるこ
とができるようになる。また、クロックスキューの調整
が半導体チップ５０の一部の領域のみであれば、半導体
チップ５０よりも小さい半導体チップ５４を用いること
も可能である。
れる電極端子５６と、半導体チップ５４に形成される電
極端子５７とが規格化された間隔Ｐで配置されている。
また、半導体チップ５４にはクロックタイミング調整回
路を構成する複数のインバータ（図９では図示せず）が
ゲートアレー構造と同構造で形成されており、各インバ
ータを接続する配線の経路等を変更するのみでクロック
タイミング調整回路の構成を変更できる。こうすること
により、クロックタイミング調整回路用の半導体チップ
５４を汎用品として種々の半導体チップ５０に用いるこ
とができるようになる。また、クロックスキューの調整
が半導体チップ５０の一部の領域のみであれば、半導体
チップ５０よりも小さい半導体チップ５４を用いること
も可能である。
【００４１】本発明は、上記実施の形態に限らず種々の
変形が可能である。例えば、上記実施の形態では、クロ
ックタイミング調整回路を構成する複数のインバータ
は、ゲートアレー構造と同構造で規則的に配列して形成
されているが、本発明はこれに限られない。クロックタ
イミング調整回路は、各クロック動作回路のクロックス
キューの調整に必要なインバータのみが形成されていて
ももちろんよい。
変形が可能である。例えば、上記実施の形態では、クロ
ックタイミング調整回路を構成する複数のインバータ
は、ゲートアレー構造と同構造で規則的に配列して形成
されているが、本発明はこれに限られない。クロックタ
イミング調整回路は、各クロック動作回路のクロックス
キューの調整に必要なインバータのみが形成されていて
ももちろんよい。
【００４２】また、上記第１の実施の形態では、クロッ
ク動作回路がバルクＣＭＯＳ形成層に形成され、クロッ
クタイミング調整回路がＳＯＩ−ＣＭＯＳ形成層に形成
されているが、本発明はこれに限られない。クロックタ
イミング調整回路がバルクＣＭＯＳ形成層に形成され、
クロック動作回路がＳＯＩ−ＣＭＯＳ形成層に形成され
てもよい。
ク動作回路がバルクＣＭＯＳ形成層に形成され、クロッ
クタイミング調整回路がＳＯＩ−ＣＭＯＳ形成層に形成
されているが、本発明はこれに限られない。クロックタ
イミング調整回路がバルクＣＭＯＳ形成層に形成され、
クロック動作回路がＳＯＩ−ＣＭＯＳ形成層に形成され
てもよい。
【００４３】以上説明した本実施の形態による半導体集
積回路装置は、以下のようにまとめられる。 （付記１）基板上に形成され、クロック信号に同期して
動作するクロック動作回路と、前記クロック動作回路形
成層と異なる層に形成されたクロックタイミング調整回
路とを有することを特徴とする半導体集積回路装置。
積回路装置は、以下のようにまとめられる。 （付記１）基板上に形成され、クロック信号に同期して
動作するクロック動作回路と、前記クロック動作回路形
成層と異なる層に形成されたクロックタイミング調整回
路とを有することを特徴とする半導体集積回路装置。
【００４４】（付記２）付記１記載の半導体集積回路装
置において、前記クロックタイミング調整回路は、前記
基板上に形成されたＳＯＩ膜に設けられていることを特
徴とする半導体集積回路装置。
置において、前記クロックタイミング調整回路は、前記
基板上に形成されたＳＯＩ膜に設けられていることを特
徴とする半導体集積回路装置。
【００４５】（付記３）付記２記載の半導体集積回路装
置において、前記クロックタイミング調整回路と前記ク
ロック動作回路とを電気的に接続するためのビアホール
をさらに有することを特徴とする半導体集積回路装置。
置において、前記クロックタイミング調整回路と前記ク
ロック動作回路とを電気的に接続するためのビアホール
をさらに有することを特徴とする半導体集積回路装置。
【００４６】（付記４）付記２又は３に記載の半導体集
積回路装置において、前記クロックタイミング調整回路
は、複数のインバータを有していることを特徴とする半
導体集積回路装置。
積回路装置において、前記クロックタイミング調整回路
は、複数のインバータを有していることを特徴とする半
導体集積回路装置。
【００４７】（付記５）付記４記載の半導体集積回路装
置において、前記インバータは、規則的に配列されてい
ることを特徴とする半導体集積回路装置。
置において、前記インバータは、規則的に配列されてい
ることを特徴とする半導体集積回路装置。
【００４８】（付記６）付記４又は５に記載の半導体集
積回路装置において、前記インバータは、遅延時間の調
整が可能な遅延時間調整用端子を有していることを特徴
とする半導体集積回路装置。
積回路装置において、前記インバータは、遅延時間の調
整が可能な遅延時間調整用端子を有していることを特徴
とする半導体集積回路装置。
【００４９】（付記７）第１の半導体チップ表面に形成
され、クロック信号に同期して動作するクロック動作回
路と、前記第１の半導体チップ裏面に形成された第１の
電極端子と、第２の半導体チップ表面に形成されたクロ
ックタイミング調整回路と、前記第２の半導体チップ裏
面に形成された第２の電極端子と、前記第１及び第２の
半導体チップを貼り合わせるように前記第１及び第２の
電極端子間に形成されたバンプとを有することを特徴と
する半導体集積回路装置。
され、クロック信号に同期して動作するクロック動作回
路と、前記第１の半導体チップ裏面に形成された第１の
電極端子と、第２の半導体チップ表面に形成されたクロ
ックタイミング調整回路と、前記第２の半導体チップ裏
面に形成された第２の電極端子と、前記第１及び第２の
半導体チップを貼り合わせるように前記第１及び第２の
電極端子間に形成されたバンプとを有することを特徴と
する半導体集積回路装置。
【００５０】（付記８）付記７記載の半導体集積回路装
置において、前記第１の半導体チップは複数に分割され
た分割領域を有し、前記分割領域毎にクロックスキュー
が調整されていることを特徴とする半導体集積回路装
置。
置において、前記第１の半導体チップは複数に分割され
た分割領域を有し、前記分割領域毎にクロックスキュー
が調整されていることを特徴とする半導体集積回路装
置。
【００５１】（付記９）付記８記載の半導体集積回路装
置において、前記分割領域は、前記バンプ毎に形成され
ていることを特徴とする半導体集積回路装置。
置において、前記分割領域は、前記バンプ毎に形成され
ていることを特徴とする半導体集積回路装置。
【００５２】（付記１０）付記８記載の半導体集積回路
装置において、前記分割領域は、所定の機能を有する機
能ブロック毎に形成されていることを特徴とする半導体
集積回路装置。
装置において、前記分割領域は、所定の機能を有する機
能ブロック毎に形成されていることを特徴とする半導体
集積回路装置。
【００５３】（付記１１）付記７乃至１０のいずれか１
項に記載の半導体集積回路装置において、前記クロック
タイミング調整回路は、複数のインバータを有している
ことを特徴とする半導体集積回路装置。
項に記載の半導体集積回路装置において、前記クロック
タイミング調整回路は、複数のインバータを有している
ことを特徴とする半導体集積回路装置。
【００５４】（付記１２）付記１１記載の半導体集積回
路装置において、前記インバータは、規則的に配列され
ていることを特徴とする半導体集積回路装置。
路装置において、前記インバータは、規則的に配列され
ていることを特徴とする半導体集積回路装置。
【００５５】（付記１３）付記７乃至１２のいずれか１
項に記載の半導体集積回路装置において、前記インバー
タは、遅延時間の調整が可能な遅延時間調整用端子を有
していることを特徴とする半導体集積回路装置。
項に記載の半導体集積回路装置において、前記インバー
タは、遅延時間の調整が可能な遅延時間調整用端子を有
していることを特徴とする半導体集積回路装置。
【００５６】（付記１４）付記７乃至１３のいずれか１
項に記載の半導体集積回路装置において、前記バンプ
は、所定の間隔で配置されていることを特徴とする半導
体集積回路装置。
項に記載の半導体集積回路装置において、前記バンプ
は、所定の間隔で配置されていることを特徴とする半導
体集積回路装置。
【００５７】（付記１５）付記１乃至１４のいずれか１
項に記載の半導体集積回路装置において、前記クロック
動作回路は、マクロ及び順序回路であることを特徴とす
る半導体集積回路装置。
項に記載の半導体集積回路装置において、前記クロック
動作回路は、マクロ及び順序回路であることを特徴とす
る半導体集積回路装置。
【００５８】（付記１６）Ｓｉ基板上に形成され、クロ
ック信号に同期して動作するクロック動作回路におい
て、クロックタイミング調整回路の実装をウエハプロセ
スの配線工程以降で行うことを特徴とする半導体集積回
路のクロック分配方法。
ック信号に同期して動作するクロック動作回路におい
て、クロックタイミング調整回路の実装をウエハプロセ
スの配線工程以降で行うことを特徴とする半導体集積回
路のクロック分配方法。
【００５９】（付記１７）付記１６記載の半導体集積回
路のクロック分配方法において、前記クロックタイミン
グ調整回路は、前記Ｓｉ基板上に形成された前記クロッ
ク動作回路の上にＳＯＩ構造を利用して素子形成するこ
とを特徴とする半導体集積回路のクロック分配方法。
路のクロック分配方法において、前記クロックタイミン
グ調整回路は、前記Ｓｉ基板上に形成された前記クロッ
ク動作回路の上にＳＯＩ構造を利用して素子形成するこ
とを特徴とする半導体集積回路のクロック分配方法。
【００６０】（付記１８）付記１７記載の半導体集積回
路のクロック分配方法において、前記クロックタイミン
グ調整回路と前記クロック動作回路とを電気的に接続す
るための配線専用層を設けることを特徴とする半導体集
積回路のクロック分配方法。
路のクロック分配方法において、前記クロックタイミン
グ調整回路と前記クロック動作回路とを電気的に接続す
るための配線専用層を設けることを特徴とする半導体集
積回路のクロック分配方法。
【００６１】
【発明の効果】以上の通り、本発明によれば、ＬＳＩの
回路の配置を容易に最適化して決定することができる。
回路の配置を容易に最適化して決定することができる。
【図１】本発明の第１の実施の形態による半導体集積回
路装置を示す回路図である。
路装置を示す回路図である。
【図２】本発明の第１の実施の形態による半導体集積回
路装置の構成を示す断面図である。
路装置の構成を示す断面図である。
【図３】本発明の第１の実施の形態による半導体集積回
路装置の構成を示す図である。
路装置の構成を示す図である。
【図４】本発明の第１の実施の形態による半導体集積回
路装置の構成の変形例を示す図である。
路装置の構成の変形例を示す図である。
【図５】本発明の第２の実施の形態による半導体集積回
路装置の構成を示す断面図である。
路装置の構成を示す断面図である。
【図６】本発明の第２の実施の形態による半導体集積回
路装置の構成を示す図である。
路装置の構成を示す図である。
【図７】本発明の第２の実施の形態による半導体集積回
路装置の構成の変形例を示す図である。
路装置の構成の変形例を示す図である。
【図８】本発明の第２の実施の形態による半導体集積回
路装置の構成の他の変形例を示す図である。
路装置の構成の他の変形例を示す図である。
【図９】本発明の第２の実施の形態による半導体集積回
路装置の構成の他の変形例を示す図である。
路装置の構成の他の変形例を示す図である。
【図１０】従来の回路レイアウトの設計方法を説明する
図である。
図である。
１、５０、５０’、５４ 半導体チップ
２ Ｓｉ基板
４ バルクＣＭＯＳ
６、３０ ｎチャネルＭＯＳＦＥＴ
８、２８ ｐチャネルＭＯＳＦＥＴ
９、２１、３１、３５ ゲート絶縁膜
１０、２２、３２、３６ ゲート電極
１２、１８、３８、４４ ソース領域
１４、２０、４０、４２ ドレイン領域
１６、３４ ｐウェル
２４ 単結晶Ｓｉ層
２６ ＳＯＩ−ＣＭＯＳ
４６、４７、６２、６６ インバータ
５２ 配線パッド
５３ 遅延時間調整用端子
５６、５７ 電極端子
６４ ＦＦ回路
４８、６７、７０、７４、７８、８２、８４、８６、８
７、８８、８９、９０ビアホール ６８、７２、７６、８０、９１、９２、９３、９４ 配
線
７、８８、８９、９０ビアホール ６８、７２、７６、８０、９１、９２、９３、９４ 配
線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04
27/08 ３３１
27/092
(72)発明者 深澤 龍哉
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 田中 裕計
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 北條 正恭
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 増田 聡
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 松浦 吉里子
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 酒井 敏昭
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5F038 BE07 BE09 CA03 CA04 CA05
CA10 CD06 CD09 DF01 DF16
EZ06 EZ07 EZ11 EZ20
5F048 AB04 AB10 AC03 BA02 BA16
BB05 BF01 BF12 BF15 BF16
CB01 CB03 CB04
Claims (10)
- 【請求項１】基板上に形成され、クロック信号に同期し
て動作するクロック動作回路と、 前記クロック動作回路形成層と異なる層に形成されたク
ロックタイミング調整回路とを有することを特徴とする
半導体集積回路装置。 - 【請求項２】請求項１記載の半導体集積回路装置におい
て、 前記クロックタイミング調整回路は、前記基板上に形成
されたＳＯＩ膜に設けられていることを特徴とする半導
体集積回路装置。 - 【請求項３】請求項２記載の半導体集積回路装置におい
て、 前記クロックタイミング調整回路と前記クロック動作回
路とを電気的に接続するためのビアホールをさらに有す
ることを特徴とする半導体集積回路装置。 - 【請求項４】請求項２又は３に記載の半導体集積回路装
置において、 前記クロックタイミング調整回路は、複数のインバータ
を有していることを特徴とする半導体集積回路装置。 - 【請求項５】請求項４記載の半導体集積回路装置におい
て、 前記インバータは、規則的に配列されていることを特徴
とする半導体集積回路装置。 - 【請求項６】第１の半導体チップ表面に形成され、クロ
ック信号に同期して動作するクロック動作回路と、 前記第１の半導体チップ裏面に形成された第１の電極端
子と、 第２の半導体チップ表面に形成されたクロックタイミン
グ調整回路と、 前記第２の半導体チップ裏面に形成された第２の電極端
子と、 前記第１及び第２の半導体チップを貼り合わせるように
前記第１及び第２の電極端子間に形成されたバンプとを
有することを特徴とする半導体集積回路装置。 - 【請求項７】請求項６記載の半導体集積回路装置におい
て、 前記第１の半導体チップは複数に分割された分割領域を
有し、 前記分割領域毎にクロックスキューが調整されているこ
とを特徴とする半導体集積回路装置。 - 【請求項８】請求項７記載の半導体集積回路装置におい
て、 前記分割領域は、前記バンプ毎に形成されていることを
特徴とする半導体集積回路装置。 - 【請求項９】請求項７記載の半導体集積回路装置におい
て、 前記分割領域は、所定の機能を有する機能ブロック毎に
形成されていることを特徴とする半導体集積回路装置。 - 【請求項１０】請求項６乃至９のいずれか１項に記載の
半導体集積回路装置において、 前記クロックタイミング調整回路は、複数のインバータ
を有していることを特徴とする半導体集積回路装置。
Priority Applications (2)
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|---|---|---|---|
| JP2001249828A JP2003060060A (ja) | 2001-08-21 | 2001-08-21 | 半導体集積回路装置 |
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|---|---|---|---|
| JP2001249828A JP2003060060A (ja) | 2001-08-21 | 2001-08-21 | 半導体集積回路装置 |
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|---|---|
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ID=19078767
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2001
- 2001-08-21 JP JP2001249828A patent/JP2003060060A/ja not_active Withdrawn
-
2002
- 2002-03-19 US US10/100,024 patent/US20030041275A1/en not_active Abandoned
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