JPH09503622A - 転写薄膜回路を使用した３次元プロセッサー - Google Patents

Abstract

(57)【要約】 マイクロプロセッサーが種々の層において構成される多層構造が、作製され、構造の各回路層を分離する絶縁層を通して垂直に相互接続される。各回路層は、分離ウェーハ又は薄膜材料において作製され、その後、層状構造へ転写され、相互接続される。

Description

【発明の詳細な説明】 転写薄膜回路を使用した３次元プロセッサー 発明の背景 一般に、プロセッサーは、２つの構成要素、即ち、実行される命令の順序と解 読を監視する命令プロセッサーと、データにおける命令によって要求される動作 を行うデータプロセッサー、に分割されるアーキテクチャーにおける構成ブロッ クとして使用される多様な超大規模集積回路（ＶＬＳＩ）チップから構成される 。これらの構成要素は、しばしば、回路ボードにおいて取り付けた２つの異なる チップであるか、又は２次元幾何学的形状において単一チップ上に作製される。 命令プロセッサーは、通常、命令を含むプログラムメモリを含む。各命令は、デ ータプロセッサー内の要素を制御するために複数のビットを含む。加えて、コン トローラは、実行される命令シーケンスをアクセスするために、プログラムメモ リに適用されるアドレスを発行するために使用される。これらの命令をできる限 り高速に、好ましくは１クロックサイクル以内に、実行することが望ましい。し かし、現方法を使用するマイクロプロセッサーをレイアウトする幾何学的形状に より、速度を増大する際の困難はまた、費用と製造の複雑さを増大させる。 データプロセッサーは、８、１６又は３２ビットデバイスとして分類される。 それらは、それぞれ、８、１６又は３２ビットにおいて算術又は論理演算を行う ことができる。プロセッサーには、全サイズ語において演算を行う限定能力を有 するものがある。例えば、１６ビットデータプロセッサーはまた、全サイズ１６ ビット語の最下位バイト（８ビット）において演算を行うことができる。一つの そのような接近方法におい て、１６ビットプロセッサーは、４ビットプロセッサーの並列の組み合わせから 形成される。この接近方法は、一般に、「ビットスライスト」技法と呼ばれる。 この方法は、データプロセッサーチップの端子ピンの大規模な並列相互接続を 伴う。付加的に、マイクロプロセッサーチップを取り付けるために使用された印 刷回路板において、空間は、必需であり、データプロセッサーチップとチップを 接続するために使用されるバスによって消費される。 以前の８ビット及び１６ビットデータプロセッサーは、バイポーラ半導体作製 技術を使用して利用可能になったが、３２ビットデータプロセッサーは、低速の 金属酸化物シリコン作製手順を使用した。また、低速の一因として、以前のプロ セッサーは、一般に入出力動作に制限を課する単一の多重化入力／出力バスを使 用した。 各チップの構成要素は、一般に、数千個のトランジスタ及びインバータから作 られる。これらの要素は、ゲートアレイ、シフトレジスター、メモリと他の構成 要素を形成するために使用される。データプロセッサーと、このため、マイクロ プロセッサー自体の動作速度は、その内部回路のアーキテクチャーに大部分依存 する。スループット（命令が実行されるために費やされる時間）は、データがそ の処理中に通過しなければならないゲート数に部分的に依存する。また、動作速 度は、幾つかの動作を一つの命令に組み合わせることにより増大される。しかし 、非常に多数の命令がデバイスのサイクル時間内に実行される高速スループット が可能なハードウェアを提供し、同時に、信頼性があり、比較的安価で、できる だけ簡単な作製手順を使用して構成される小空間においてその ような構造を設けるための継続した必要性が存在する。 発明の要約 本発明は、超大規模集積回路の構造と作製に関し、さらに詳細には、データ処 理、制御システムとプログラマブル計算のための垂直に積み重ねた相互接続回路 要素に関する。好ましい実施態様は、同一又は分離半導体ウェーハにおいて作製 され、その後積み重ねた、例えば、算術論理ユニット（ＡＬＵ）、コントローラ 、メモリ要素等の機能ブロックに分割されたマイクロプロセッサーに係わる。一 般に、機能ブロックは、アドレス、データ及び制御バスを使用して、相互に通信 する。これらのバスは、通常、シリコンチップの表面に沿って経路指定される多 数の金属線から成る。一般に、金属線は、機能ブロックの間のチップの領域にお いて走り、相当な量の不動産を占め、多分、利用可能な領域の半分も占める。本 発明において、回路の機能ブロックは、２つ以上の区分に分割され、回路の一つ の区分は、バルクチップにあり、そして残りのブロックは、重なる薄膜上にあり 、構成要素は、介在する絶縁層を通して電気的に接続される。 バルク及び薄膜半導体層は、発明の好ましい実施態様に組み込まれる。回路は 、バルクシリコン、シリコンオンインシュレータ（ＳＯＩ）構造、又はガリウム ひ素の如くIII−Ｖ材料、あるいはバルクＳｉ、ＳＯＩ、及び／又は薄膜ＧａＡ ｓを含む複合構造において形成される。デバイスの多様な層は、層を結合する絶 縁層と、好ましくは接着剤の如くポリマー材料を具備する絶縁層を貫通する導電 相互接続部又は垂直バスを使用して、積み重ねられる。熱及び電気遮蔽は、熱劣 化又はクロストークを低減又は防止するために、隣接回路層の間で使用される。 バルクチップ又は構造の薄膜層上のワイヤボンドパッドは、チップが直結チッ プキャリヤに据えられるパッケージと通信するために必要とされる。これらのパ ッドは、ワイヤがそれらに結合されるほど十分に大きい必要がある。相互接続パ ッドは、回路の諸層を接続するために使用される。これらのパッドは、相互接続 方法が、好ましい実施態様において、金属堆積によるために、ワイヤボンドパッ ドよりも相当に小さくなる。相当接続パッドの相補対は、バルクとＳＯＩチップ において使用される。ウェーハの表面に沿ってバスを走らせる代わりに、これら の多数は、機能ブロックの間の垂直方向（第３次元）において走り、能動回路の ための大きな不動産を解放する。 好ましい実施態様において、回路の諸層を作製した後、ＳＯＩ回路層は、バル クシリコンチップへ転写される。転写は、２つの回路層を固着させ、同時に、必 要な電気的分離を維持するために、バルクとＳＯＩチップの間の電気絶縁接着層 を使用して行われる。加えて、単一転写プロセスを使用する実施態様において、 ＳＯＩ材料の分離酸化層は、組み合わされたチップにおける最上層である。これ は、能動回路を、ウェーハの表面から完全に分離し、表面での金属線の経路指定 を可能にする。相互接続金属層は回路を完成するために、この同一金属層は、各 層において貴重な回路空間を失うことなく、バスのために使用される。相互接続 を行うために、ブァイアが、バルクチップ又は下側薄膜半導体回路層における相 互接続パッドまで切り込まれる。金属堆積は、下側及び上側機能ブロックを接続 するために使用される。 この３次元接近方法の利点は、高速性と高実装密度である。高速度は、少なく とも２つの領域から生ずる。第１は、バス長の縮小である。チ ップ回路において、速度は、チップの回りの信号を担持するワイヤの長さによっ てある程度まで限定される。チップにおけるすべてのワイヤは、静電容量とイン ダクタンスに付随される。ワイヤリード遅延の一般処置は、単純な伝送線分析か ら従われる。リード線が長いほど、付随遅延は長くなる。提案された接近方法に おいて、短いバスは、遅延を縮小させ、高速回路性能を生ずる。 速度改良の第２源は、ＳＯＩ自体から獲得される。回路は、２つの部分、又は 他の実施態様において３つ以上の層に分割される。一つの実施態様において、第 １部分は、バルク回路である。しかし、このシリコン回路は、ＳＯＩにおいて完 全に置換することができる。 ＳＯＩ回路に対する動作速度の改良は、３つの領域から起因する。多分、最大 速度エンハンスメントは、回路が厚い酸化層によってバルクシリコンウェーハか ら分離されるという事実から生ずる。これは、金属と基板に付随した静電容量と ともに、個別デバイスの静電容量を低減させる。静電容量の第２の低減は、ＣＭ ＯＳ回路構成要素において共通な露出ソース及びドレイン領域における低減によ り達成される。これは、ＳＯＩにおいて、ソース／ドレイン注入が、酸化層によ って終端されるという事実の結果である。これは、ウェル接合へソース／ドレイ ンに付随した静電容量の大部分を除去する。最終的な速度増大は、薄膜ＳＯＩデ バイスを使用して、報告された。これらは、０．１〜１０μｍの範囲において、 好ましくは１．０μｍ以下の厚さを有するシリコン層において作製される。前記 の如く、半導体材料のバルク又は薄膜層はまた、標準化学蒸着プロセスを使用し て作られたＧａＡｓの如くIII−Ｖ材料を使用する。 記録密度の増大は、２つの源から来る。３次元接近方法は、回路の断片の相互 の積み重ねを可能にする。他の修正のない二層積み重ねは、標準２Ｄ回路の領域 の半分をすでに消費している。第２の増大は、チップ上にバスを経路指定するた めに必要とされた領域の削減により、利用可能である。これは、再び、組み合わ せ回路の領域を半減させ、４倍の最小記録密度の減少につながる。 一つの実施態様において、高速を要求するブロックは、例えば、ＳＯＩにおい て作製される。第２の代替案は、８ビットマイクロプロセッサーを創成するため に２つの層において、又は１６ビットマイクロプロセッサーを創成するために４ つの層において組み合わされる４ビットプロセッサーにマイクロプロセッサーを 分割するものである。実施態様は、いろいろな相互接続パッド構成を使用する。 一つの実施態様において、例えば、上側及び下側回路におけるパッドは、わずか にオフセットされる。これは、個別ブァイアを相互までエッチングすることを可 能にする。それから、堆積金属は、２つのパッドを相互接続する。位置合せ公差 は、必要なパッドサイズを決定する。 一つの実施態様において、試験デバイスは、ＳＯＩマスクセットにおいて含ま れる。これらは、性能を決定するために、個別デバイスを厳密に調べることを可 能にする。試験チップは、リング発振器とゲート時間遅れ連鎖の如く、回路性能 パラメータにおいて情報を設ける小形試験回路を含む。特別な金属層は、小形相 互接続パッドを試験用の大形パッドまで経路指定するために使用される。 完全なマイクロプロセッサーを構成する各回路層を完成させ、試験したならば 、ＳＯＩ回路は、バルクウェーハへ転写される。転写プロセス の重要な見地は、２つ以上の回路層が相互に位置合せされることである。このタ スクの第２の見地は、いったん組み合わされたならば、回路の部分が一体化され ることである。これは、ホールを介して、適切な相互接続パッドまでエッチング し、アルミニウムを堆積させ、回路と必要とされる経路の間の相互接続部を創成 するためにアルミニウムをパターン化することにより行われる。 ３層以上を使用する実施態様において、相互接続は、各連続層の転写後、又は ２層以上の後に行われる。そのような接続は、光学又は電気的であり、外部で、 又は各層を接続する結合層を通して走る。接続はまた、回路経路指定層を使用し て、同一層又は異なる層における回路要素の間で行われる。回路経路指定層はま た、その上に回路を有し、あるいはセラミック又は炭化シリコンの如く電気又は 熱絶縁材料から作られる。回路経路指定層は、片側又は両側において金属被覆線 又はバスを形成している。非能動部位において、回路経路指定層は、層間の絶縁 の向上のために接地まで連結された金属で片側又は両側をパターン化される。 二重転写プロセスも使用され、この場合、薄膜には回路を作製され、第２可処 分又は再使用可能な基板への転写、必要に応じて、回路層の裏面処理、及び積み 重ね構造と相互接続金属被覆への転写によって従われる。デバイスの各層におけ る転写薄膜回路のタイル化がまた、使用される。これらの転写及びタイル化方法 は、３次元構造への発光ダイオード（ＬＥＤ）とディスプレイを含む光電子構成 要素を組み込むために使用される。 図面の簡単な説明 発明の前述及び他の目的、特徴及び利点は、添付の図面において示さ れた如く、発明の好ましい実施態様の次の詳細な説明から明らかになるであろう 。種々の図面を通じて、同様の参照文字は同一部分を参照する。図面は、必ずし も等尺ではなく、代わりに、発明の原理を示すことが重視される。 第１図は、本発明を具現する多層マイクロプロセッサーの分解概略図である。 第２図は、上側層の頂部から見た時の層間コネクタを示す。 第３Ａ〜３Ｈ図は、好ましい実施態様において使用されたトランジスタの作製 を示す好ましいプロセスフロー順序図である。 第４Ａ図は、単一転写プロセスを使用して作製された層間コネクタの断面図で ある。 第４Ｂ図は、好ましい単一転写プロセスを使用して作製された層間コネクタの 断面図である。 第４Ｃ図は、二重転写プロセスを使用して作製された層間コネクタの断面図で ある。 第４Ｄ図は、外部相互接続部の断面図である。 第５Ａ図は、絶縁層上にパターン化された接地金属ランを使用する多層遮蔽の 断面図である。 第５Ｂ図は、分離遮蔽層においてパターン化された金属ランを使用する多層遮 蔽の断面図である。 第６図は、単一転写プロセスを使用して層状にされる多重の個別ダイを有する ２つの膜層の分解図である。 第７図は、個別多層マイクロプロセッサーの個別化によって従われた、二重転 写プロセスを使用して位置合せ及びエポキシ樹脂で接着される 膜層の工程図である。 第８図は、第１層の外周部に作製された多くの熱を生成する構成要素を有する 、完成した多層マイクロプロセッサーの斜視図である。 第９Ａ図は、単一層において交差する信号を多重層において経路指定するため に中間層がいかに使用されるかを示す分解斜視図である。 第９Ｂ図は、下側層のために信号を経路指定するために上側層がいかに使用さ れるかを示す分解斜視図である。 第１０図は、ランダムアクセスメモリの付加層を有する多層マイクロプロセッ サーの分解斜視図である。 第１１図は、多層化ビットスライストマイクロプロセッサーの分解斜視図であ る。 第１２図は、層状マルチプロセッサーシステムの分解斜視図である。 第１３図は、上側層においてランダムアクセスメモリと下側層においてプログ ラマブル論理デバイスを有する、多層マイクロプロセッサーの分解斜視図である 。 第１４図は、上側層において発光ダイオードアレイを有する多層マイクロプロ セッサーの分解斜視図である。 第１５図は、多層タイル化技術の分解斜視図である。 第１６Ａ〜１６Ｆ図は、発明の好ましいプロセスを示す。 好ましい実施態様の詳細な説明 本発明の好ましい実施態様の分解概略図が、第１図において示される。多層マ イクロプロセッサーの基本構成要素は、第１層２００と第２層１００において作 製される。第１層２００は、シリコン基板２２０を具備し、その上に、マイクロ プロセッサー論理ブロック、相互接続線、及 びボンディングパッドが作製される。第２層１００は、薄膜１２０を具備し、そ の上に、マイクロプロセッサー論理ブロックと相互接続線が作製される。第１層 ２００は、ボンディングパッド２２６へのアクセスを設けるために、第２層１０ ０よりも面積が大きい。 標準マイクロプロセッサーは、幾つかの論理ユニット、即ち、コントローラ２ ０４、状態レジスター２０２、プログラムカウンターレジスター２０８、メモリ アドレスレジスター２１０、命令レジスター２０６、算術論理ユニット１０２、 アキュミュレータレジスター１０４、シフトレジスター１０６、ランダムアクセ スメモリ１０８、から成る。データバス１１４、アドレスバス２２４、及びいろ いろな制御線２２２の如く相互接続パスは、論理ユニット間、又は論理ユニット とオフチップ資源の間の通信を設ける。オフチップを接続するパスは、チップキ ャリヤピンへワイヤ結合されたボンディングパッド２２６へ経路指定される。デ ータバス１１４の如く、幾つかの論理ユニットへ共通なパスは、共通データバス １１４に対して個別論理ユニットを接続及び除去するために、バス裁定論理を必 要とする。コントローラ２０４において集結された裁定論理は、バス裁定プロト コルにより、いろいろなバッファー１１６を活動化及び非活動化する。 一般マイクロプロセッサーは、ソフトウェアの使用を通してプログラムされる 。ソフトウェアは、コントローラ２０４が理解するフォーマットへコンパイラに よって符号化される一連の論理命令である。マイクロプロセッサーがリセットさ れた後、ソフトウェアは、内部ランダムアクセスメモリ１０８又はオフチップラ ンダムアクセスメモリへダウンロードされる。代替的に、ソフトウェアは、プリ プログラムされた読み取り 専用メモリによって供給される。 初期的に、プログラムカウンターレジスター２０８は、呼び出される命令のア ドレスを含む。アドレスは、プログラムカウンターレジスター２０８からメモリ アドレスレジスター２００へ移動され、そしてプログラムカウンターレジスター ２０８が増分される。アドレスバス２２４へのメモリアドレスレジスター２１０ の内容を計時した後、コントローラ２０４は、メモリに記憶されたデータ語を、 データバス１１４において利用可能にするメモリ読み取り信号を表明する。コン トローラ２０４は、適切な制御信号を活動化し、その結果、データ語は、算術論 理ユニット１０２の「ａ」側からシフトレジスター１０６を通って命令レジスタ ー２０６へ渡される。 制御決定は、命令レジスター２０６の内容に基づいて行われる。例えば、命令 は、コントローラ２０４に、アキュミュレータレジスター１０４の内容をランダ ムアクセスメモリ１０８における特定ロケーションの内容へ加算し、結果をアキ ュミュレータレジスター１０４に記憶するように指令する。コントローラ２０４ は、まず、ランダムアクセスメモリ１０８におけるそのロケーションをアドレス 指定し、データバス１１４へその内容を計時する。それから、コントローラ２０ ４は、算術論理ユニット１０２に、データバスにおける語をアキュミュレータレ ジスター１０４の内容と加算させる。結果は、シフトレジスター１０６から計時 され、アキュミュレータレジスター１０４に再び記憶される。結果が負数又はゼ ロであったならば、コントローラ２０４は、適切な状態ビットを状態レジスター ２０２にセットする。 第１図において描かれた実施態様は、マイクロプロセッサー機能を幾 つかの層へ区分化するための多数の可能性の一つを提示する。第１層２００は、 コントローラ２０４、命令レジスター２０６、状態レジスター２０２、プログラ ムカウンターレジスター２０８、及びメモリアドレスレジスター２１０を含む。 データバス２１４、アドレスバス２２４と、制御線２２２、クロック、通信ポー ト、電力及び接地線を含むいろいろな離散信号は、オフチップアクセスのための ボンディングパッド２２６へ経路指定される。第２層１００は、算術論理ユニッ ト１０２、アキュミュレータレジスター１０４、シフトレジスター１０６、ラン ダムアクセスメモリ１０８、及びバッファー１１６を含む。データバス１１４、 アドレスバス１１８、シフトレジスター出力バス１１２、及びいろいろな制御信 号を含む相互接続線は、第２層１００の論理ユニットの間の相互接続を設ける。 層間接続１４０は、第１層２００と第２層１００における論理ユニットの間の 垂直通信を設ける。そのような接続は、ダイにおけるいずれかの部位に据えられ 、このため、外周部における据え付けに限定されない。それらは、クロック分布 、離散制御信号、電力及び接地供給等を含む、線が単一層に限定されて使用され るのと同じ理由で使用される。好ましい実施態様は、いろいろな応用において使 用される層間コネクタを示す。データバス１１４は、ボンディングパッド２２６ へ経路指定される如く、第１層２１４まで接続１６２される。状態レジスター２ ０２は、第１層２００にあるが、層間コネクタ１５２を介して、第２層１００に おけるシフトレジスター１０６から更新を受信する。第２層１００における算術 論理ユニット１０２は、層間コネクタ１５０で、状態レジスター２０２から状態 語を受信する。コントローラ２０４は、層間コネクタ １６０によって、いろいろな制御信号、クロック信号とメモリ読み出し／書き込 み信号を第２層へ供給する。アドレスバス２２４とシフトレジスター出力バス１ １２は、それぞれ、層間コネクタ１５４と１５８の使用を通して両層へ分散され る。 層間コネクタ１４０のサイズは、ボンディングパッド２２６のサイズに関して 、かなり小さい。最小特徴サイズよりも大きくはなく、コネクタは、ダイにおい てあまり不動産を保存することなく、層間通信を容易にする。層間コネクタは、 第２図において概略的に示される。各シフトレジスター出力は、金属端子２５２ へ経路指定される。ホール２５６は、第２層を通して経路指定され、第１層にお ける金属パスを露出する。金属層２５４は、ホールにおいて注入され、第２結晶 層における端子２５２と第１層における露出金属パスの間に電気接触を設ける。 層間接続は、ダイ空間の最小損失で達成される。 第３Ａ〜３Ｈ図は、マイクロプロセッサー回路が作製されるシリコンオンイン シュレータ（ＳＯＩ）膜を形成するために使用された、孤立シリコンエピタキシ ー（ＩＳＥ）プロセスを示す。任意の数の技術が、単結晶シリコンの薄膜を設け るために使用されることに注意せよ。第３Ａ図に示されたものの如くＳＯＩ構造 は、基板３００と、基板３００上に成長又は堆積された絶縁体３０２（例えば二 酸化シリコン）を含む。シリコンの薄い単結晶層３０４が、絶縁体３０２上に形 成される。絶縁体３０２は、こうして、シリコン表面層の下に埋め込まれる。Ｉ ＳＥ ＳＯＩ構造の場合に対して、頂部層は、実質的な単結晶シリコンであり、 これから、ＣＭＯＳ回路が作製される。埋め込み絶縁体の使用は、従来のバルク 材料において獲得される高速のデバイスを設ける。１５０万個 を超えるＣＭＯＳトランジスタを含む回路が、ＩＳＥ材料において良好に作製さ れた。 第３Ｂ図に示された如く、シリコン層は、トランジスタ領域３０６を規定する ためにパターン化される。その後、二酸化シリコン層３０８が、第３Ｃ図に示さ れた如く、トランジスタ領域３０６上に形成される。その後、トランジスタ領域 ３０６が、ｎチャネルデバイスを設けるためのホウ素又は他のｐ形ドーパント（ 又は代替的に、ｐチャネルデバイスに対してｎ形ドーパント）を注入される。 それから、多結晶シリコン層３１２が、第３Ｄ図に示された如く、トランジス タ領域３０６上に堆積され、そして層３１２が、層３１２の抵抗率を低下させる ためにｎ形ドーパントを注入３１４され、その結果、それは、トランジスタゲー トとして使用される。その後、注入された多結晶シリコン層３１２は、第３Ｅ図 に見られた如く、トランジスタゲート３１６を形成するためにパターン化される 。これは、トランジスタのソース及びドレイン領域を設けるために、ｎ形ドーパ ントの重い注入３１８によって従われる。第３Ｆ図に示された如く、二酸化シリ コン３２０は、トランジスタ上に形成され、そして開口３２２、３２４、３２６ が、二酸化シリコン３２０を通して形成され、第３Ｇ図において、それぞれ、ソ ース３２８、ゲート３３０とドレイン３３２を露出させる。第３Ｈ図において、 アルミニウム、タングステン、又は他の適切な金属３３４、３３６、３３８のパ ターン化金属被覆は、ソース３２８、ゲート３３０とドレイン３３２を他の回路 構成要素に電気的に接続する。 別の基板リリースプロセスが、ガラスに結合された処理シリコンの薄膜（０． １〜５ミクロン）を形成するために開発された。これらの膜は 、転写の前に部分的又は完全に作製されるＦＥＴの如く能動半導体デバイスを含 む。転写のための横成長エピタキシャル膜裂開の接近方法を含む結晶化及びリリ ース手順は、参照としてここの採り入れられた米国特許第４，７２７，０４７号 においてさらに詳細に記載される。化学エピタキシャルリフトオフ（ＣＥＬ）接 近方法は、参照としてここに採り入れられた、米国特許第４，８４６，９３１号 と第４，８８３，５６１号においてさらに詳細に記載される。ＣＬＥＦＴ及びＣ ＥＬ技術は、基板が消費される他の接近方法と比較して低費用につながる基板の 再使用を許容する。薄膜リリース技術をＳＯＩウェーハと組み合わせることによ り、高品質膜及び回路が、ガラス上に形成される。 第１図において、第２層膜１００における作製構成要素と相互接続部は、第１ 層２００に対面し、そして第１層２００における構成要素、相互接続部とボンデ ィングパッドは、第２層１００を対面する基板２２０の上にある。この例は、多 層作製の単一転写プロセス方法を提示する。 単一転写プロセスにおいて、隣接層の薄膜トランジスタは、互いに対面する。 単一転写プロセスの使用によって層状にされた回路の詳細断面図が、第４Ａ図に おいて提示される。第１層２００のための基板は、絶縁層４００を支持し、この 上に、複数のトランジスタ４０８、４１０を具備する論理ブロックが作製される 。第２層１００は、参照としてここに採り入れられた米国特許第５，２０６，７ ４９号において詳細に記載された方法により、又は前述のＣＬＥＦＴ及びＣＥＬ 接近方法によって、基板から分離される。薄い二酸化シリコン層４０４によって 支持されて、第２層１００は、そのトランジスタ４１２が第１層２００のトラン ジスタ４０８、４１０に対面する如く反転される。それは、適正な据え 付けのために位置合せされ、伝熱性、電気絶縁性エポキシ４０２、例えば、ダイ アモンド含浸エポキシ、で第１層２００に付着される。 エポキシが硬化された後、ホール４１６が、第２層１００の二酸化シリコン４ ０４とエポキシ４０２を通してエッチングされ、第１層２００のトランジスタ４ ０８の金属パッド４１８を露出させる。第２ホール４１４は、第２層１００の二 酸化シリコン４０４を通してエッチングされ、第２層１００のトランジスタ４１ ２の金属パッド４２０を露出させる。層は、図面において表現されたよりもずっ と接近しているために、ホール４１４、４１６は、幅よりも深くないことに注目 することは重要である。 ホールがエッチングされた後、金属被覆層４２２が、露出された金属パッド４ １８、４２０を接続するために付着される。層間接続に限定されず、金属被覆層 ４２２はまた、同一層において論理ブロックを相互接続するために、利用可能な 相互接続経路指定平面として使用される。パスは、第１及び第２層から金属被覆 層４２２まで経路指定され、金属被覆層を横切って再びそれぞれ第１又は第２層 まで経路指定される。この付加層は、必要なダイサイズを縮小しながら、より複 雑な経路指定機能を可能にし、シリコン空間はより密に効率的に使用される。 ウェーハ又はウェーハからダイシングされた個別タイルは、参照としてここに 採り入れられた１９９２年４月２４日に提出された米国特許第０７／８７４，５ ８８号において詳細に記載された如く、上層転写本体へ付着される。転写本体は 、接着剤を使用する、ガラス又は他の透明絶縁体である。好ましくは、接着剤は 、Ｅｐｏｔｅｋ３７７の如くエポキシか、又は無水シクロ脂肪酸、例えば、Ｍａ ｓｔｅｒｂｏｎｄ Ｉｎｃ ．製のＥＰ−１１２、から成る。接着剤は、次の特性を有することが望ましい。 ガラス、酸化物、金属、窒化物への優れた接着力 ガラス、金属、酸化物、窒化物との無反応 低収縮性 小さなそり／応力 リフトオフ、接着力の損失又は劣化なしに、拡張期間に対して１００℃におい て酸に対する耐性 劣化なしに２時間少なくとも１８０℃に耐え、劣化、変化なしに４８時間１６ ５℃に耐える能力 酸と溶剤への優れた抵抗 ダイシング及び加熱段階（リフトオフのない酸エッチング段階を含む）への耐 性 薄接着膜を可能にする低粘度 すべての泡を除去するための真空脱気能力 一般に、無水シクロ脂肪酸は、上記の基準のすべてを満たす。エポキシは、好 ましくは、熱膨張不一致、非常に低いイオン含有量（＜５ｐｐｍ）と低収縮から の応力を最小にするために低硬化温度を有する。 ウェーハ又はタイルは、接着剤を使用して、ガラス上層へ付着される。例えば 、ＥＰ１１２は、接着剤であり、すべての泡を除去するために真空脱気される。 このサンドイッチ構造は、その後、４〜８時間、約１３０℃の低温度において硬 化され、接着剤をゲル化させ、熱不一致特性を最小にする。その後、接着剤は、 約８時間、約１６０℃の高温度において十分に硬化される。この硬化は、ボンド が十分に成熟したことを保 証する。この硬化なしでは、接着剤は、必要な後続の酸エッチング段階までもた ない。 その後、ウェーハ又はタイルは、清浄され、そして自然酸化物１１８が、裏面 からエッチングされる。ウェーハは、１００℃において７５ｍｌＨ₂Ｏに対する ２５グラムの溶液（ＫＯＨ又は等価物）に入れられる。ウェーハの厚さにより、 シリコン基板をエッチングするために最高４時間かかる。溶液は、シリコンを非 常に急速に、即ち、２〜３ミクロン／分、かつ一様にエッチングする。酸は、酸 化物において非常に低いエッチング率を有し、その結果、基板がエッチングされ 、埋め込まれた酸化物が露出される時、エッチング率は低下する。ＫＯＨにおけ るシリコンエッチング率対ＫＯＨにおける酸化物エッチング率の選択性は、非常 に高い（２００：１）。シリコンエッチングの一様性と組み合わされたこの選択 性は、観察者がプロセスを監視し、その上の薄いシリコン層まで穿孔することな く、埋め込まれた酸化層においてエッチングを停止することを可能にする。最高 ２５ミル厚のウェーハと４０００Åの薄い酸化物が、このプロセスを使用して、 良好にエッチングされた。代替的なエッチャントとしては、ずっと高いエッチン グ率選択性を有するヒドラジン、又はエチレンジアミンピロカタコール（ＥＤＰ ）、又はテトラメチル水酸化物アンモニウムがある。 シリコンが完全に消えた時、ＫＯＨにおけるシリコンエッチングを特性付ける 活発な泡立ちが、突然停止し、エッチングが完了したことを知らせる。 それぞれのガラス上層へ転写された薄膜は、次に、水洗いされ、乾燥される。 回路をまだ設けられないならば、エポキシ接着剤は化学薬品に 対して非常に良い抵抗を有するために、膜は、所望ならば、裏面回路を処理され る。加えて、エポキシは、残留応力において非常に低く、その結果、薄膜は、非 常に平坦で、従来のフォトリソグラフィー段階で処理される。 すべての必要な回路が、上記の如く、転写本体上に形成された後、それらは、 次に、ダイシングされ、マイクロプロセッサーの如く、組み合わされた機能を行 うために、共通モジュール本体へタイル化される。 すべての回路が、登録され、モジュール本体へ粘着された後、上層は、適切な エッチャントを使用して、除去される。 回路の相互接続は、接着剤を貫通する半田バンプにより、又は直接レーザー書 き込み又は金属被覆とフォトリソグラフィーにより、あるいは必要な場合にここ で記載された如く、登録中達成される。 単一転写方法の好ましい実施態様が、第４Ｂ図において提示される。再び、第 ４Ａ図における如く、単一転写プロセスにおいて、隣接層２００、１００が、ト ランジスタ４０８、４１２が相互に対面する如く位置合せされる。層は、再び、 熱伝導性、電気絶縁性エポキシで付着される。第２層における二酸化シリコン４ ３４は、切断され、第２層１００のトランジスタ４１２、金属パッド４２０と、 第１層２００の金属パッド４１８を覆うエポキシ領域を露出させる。ホール４３ ０は、硬化されたエポキシ層４０２を通してエッチングされ、金属パッド４１８ を露出させる。金属被覆層４３２は、露出した金属パッド４１８、４２０を電気 的に接続するために使用される。この方法は、パターニングの複雑さを低減し、 第４Ａ図によって記載された方法に比較して、金属線の長さを短縮させる。幾つ かの応用において、第４Ａ図の方法は、構成要素から 金属層を絶縁するために使用される。 層状にする別の方法は、二重転写と呼ばれる２段階プロセスに係わる。第４Ｃ 図に示された如く、二重転写プロセスにおいて、層は、単一転写方法における如 く互いに対面するよりも、トランジスタが積み重ねられる如く位置合せされる。 二重転写プロセスにおいて、第１層２００は、その基板２２０と二酸化シリコ ン層４００によって支持される。第２層１００が作製され、そして基板が、上記 のプロセスの一つ、例えば、ＣＬＥＦＴ、ＣＥＬ、によって除去される。第１及 び第２層膜の位置合せの後、エポキシ４０２が塗布され、硬化させられる。登録 とモジュール本体へのボンディングの後、転写本体は、適切なエッチャントによ って除去される。ホール４４０は、第２層の二酸化シリコン４０４、エポキシ４ ０２を通してエッチングされ、第１層２００において金属パッド４１８を露出さ せる。第２層１００のトランジスタ４１２のための金属パッド４４２は、すでに 露出されている。金属被覆層４４４は、露出された金属パッド４１８、４４２の 間の電気接触を設けるためにパターン化される。 諸層を接続する別の方法は、第４Ｄ図の外部相互接続である。この実施態様に おいて、垂直相互接続部４４４は、多層構造の外側壁４４５に沿って延びる。こ の特定例において、上側回路要素４４３は、デバイスの下側層における回路要素 ４５５と、金属被覆要素４４２、４４４によって接続される。回路要素４５５は 、ボンドパッド４５４におけるワイヤボンド４５２と金属被覆線又はバス４５８ を通して、チップキャリヤへ接続される。回路要素４５５は、この実施態様にお いて、重なる回路構造によって覆われないことに注意せよ。回路要素４５５、４ ４３と関 連相互接続部を覆う不活性化層４５６が示される。覆われた回路要素４４１はま た、この外部相互接続を通して上側回路要素４４３へ接続される。さらに、第９ Ａ図、第９Ｂ図と第１５図に示された回路経路指定層は、外部相互接続を使用し ないことに注意せよ。これらの外部相互接続部は、二重又は単一転写構造におい て使用され、そして縦続構造において３層以上を有する構造において使用される 。 第５Ａ図は、多層遮蔽の断面図を示す。絶縁層５０２は、エポキシ４０２が塗 布される前にトランジスタ４０８上に付着される。伝導性金属層５０４は、遮蔽 パスを設けるために、絶縁層５０２上にパターン化される。このパスは、第１層 ２００におけるトランジスタ４０８を、第２層１００におけるトランジスタ４１ ２から遮蔽し、熱劣化、クロストーク、及び電磁干渉に付随した問題の脅威を減 らす。 遮蔽の別の問題が、第５Ｂ図において示される。第１層２００は、導電性第２ 層１００によって第３層５００から遮蔽される。金属層５０６は、第２層１００ 上でパターン化され、第１層２００におけるトランジスタ４０８を、第３層５０ ０におけるトランジスタ４１２から遮蔽する。導電性第２層１００は、位置合せ され、第１層２００上にエポキシ樹脂で接着され、エポキシが硬化した後、第３ 層５００が位置合せされ、第２層１００上にエポキシ樹脂で接着される。二重転 写プロセスが示されるが、単一転写プロセスもまた使用される。応用により、パ ワー又は接地が、電気遮蔽層へ印加される。 第６図は、単一転写プロセスにおいて位置合せされる第１ウェーハ２００と第 ２ウェーハ１００を示す。第１ウェーハ２００は、第２ウェーハ１００における 回路要素のアレイ５１０に電気的に接続される個別回 路要素５２０のアレイを具備する。 第７図は、層化プロセスの工程流れ図である。ウェーハ膜は、最初に、ウェー ハ基板から除去される。層毎に、各膜は、位置合せされ、エポキシ樹脂で接着さ れ、その下の膜へ電気的に接続され、交互のエポキシ層５５４と薄膜層５５６の スタック５５２を生ずる。その後、個別多層回路５５８は、アレイ５６４から除 去され、さらに処理され、その後、実装される。 完成した多層構成が、第８図において示される。第１層６００は、第２層６０ ２よりも面積が大きく、ボンディングパッド６０６へのアクセスを設けることに 注意せよ。バッファードライバー６０４の如く多量の熱を発生する構成要素は、 そのような構成要素によって発生された熱が、より効率的にチップから引き出さ れる如く、第１層６００の周辺部に作製される。 第９Ａ図は、諸層において位置する論理ブロックを接続する際に、中間層が付 加回路経路指定資源をいかに設けるかを示す分解斜視図である。第１層における 論理ブロックＡ６２０は、第３層における論理ブロックＡ’６２４へ接続される 。第１層における論理ブロックＢ６２２は、第３層における論理ブロックＢ’６ ２８へ接続される。すべての４つの論理ブロックが、単一層技術を使用して同一 層上に作製されたならば、経路は、非常に複雑になる。まず、論理ブロック自体 は、相互に重ね合わすことができず、第２に、相互接続線は、単一層技術におい て交差させることができない。利用可能な付加経路指定層により、相互接続線は 、分離層において交差し、そして論理ブロックは、分離層において相互に重ね合 わされる。論理ブロックＡ６２０は、層間コネクタ６３０の使 用により第２層まで経路指定され、そして相互接続線６３４は、論理ブロックＡ の頂部から論理ブロックＡ’の下を、層間コネクタ６３２を通って論理ブロック Ａ’６２４まで経路指定される。論理ブロックＢ６２２から出る線は、層間コネ クタの使用により第２層まで経路指定される。相互接続線は、ＡとＡ’を論理ブ ロックＢ’６２８に接続する線による層間コネクタの使用により、再び第３層ま で走る。中間経路指定層の使用は、複雑な経路指定パターンによって消費される 空間を縮小しながら、分離層における論理ブロックの間の相互接続を設ける。 第９Ｂ図は、同一層において作製された２つの論理ブロックを接続する際に、 付加経路指定層がいかに使用されるかを示す。論理ブロックＡ６４０は、同一層 における論理ブロックＢ６４２と通信するが、ブロックＡ６４０とＢ６４２は、 論理ブロックＣ６４４によって分離される。単一層の文脈において、信号は、論 理ブロックＣ６４４の回りに経路指定されなければならない。多層の文脈におい て、信号は、論理ブロックＣ６５０から層間コネクタ６４８を介して論理ブロッ クＢ６４２まで直接に続く層間コネクタ６４６の使用により、Ａ６４０から第２ 層まで経路指定される。 個別論理ブロックは、幾つかの層上に作製され、層間コネクタは、論理ブロッ クの副構成要素の間の相互接続を設ける。例えば、８ビットシフトレジスターは 、単一層において作製される代わりに、１ビットを各層において、８層へ区分化 され、又は２ビットを各層において、４層へ区分化される如く作製される。これ は、論理ブロックを据え付け、相互接続経路指定のための空間を解放する際によ り大きな柔軟性を与える。 第１０図に示された如く、ランダムアクセスメモリの付加層又は数層 は、多層マイクロプロセッサーの頂部に積み重ねられる。アドレスバス２５２、 データバス２５４、及び制御バス２５０は、層間コネクタの使用により、ランダ ムアクセスメモリまで経路指定される。この構成は、メモリアクセス時間を縮小 させ、全システムの速度を増大させる。 多層マイクロプロセッサーはまた、第１１図に示された如く、ビットスライス フォーマットにおいて構成される。ビットスライスコントローラは、第１層２０ ０上に作製される。第２層１００は、データバスの最下位ビットとそのサポート 論理を具備する。各付加層６９０は、データバスの幅を付加する。例えば、第２ 層１００が４データビットを具備し、各付加層が第２層１００に類似するならば 、各付加層６９０は、４ビットだけデータバスを拡幅させ、２つの層は８ビット 機械を設け、３つの層は１２ビット機械を設ける等である。 この技術はまた、マルチプロセッサー環境において使用される。第１２図は、 並列処理応用において使用される一つの潜在的なマルチプロセッサーの実施態様 であるスタックトマイクロプロセッサーとランダムアクセスメモリアレイを示す 。第１層７００は、第２層においてランダムアクセスメモリ７０２を共有するマ イクロプロセッサーであり、この別のマイクロプロセッサー７０４は、ランダム アクセスメモリの上に位置する。マイクロプロセッサー７０４の上に、付加対の マイクロプロセッサー７０６が、それら７０２の間に位置するランダムアクセス メモリを共有する。付加的なランダムアクセスメモリ７１４は、大域記憶のため に使用され、共通データバス７１８と共通アドレスバス７２０によってすべての マイクロプロセッサーに対してアクセスされる。アドレス７２０とデータ７１８ のバスは、層間コネクタの使用により、スタックを通 して垂直に走る。この構成は、信号処理応用において使用される。 プログラマブル論理アレイは、多層マイクロプロセッサーと外界の間の通信を 設けるために使用される。第１３図において、プログラマブル論理アレイ８０２ は、第１層８００上に作製される。第２層８０４と第３層８０６は、多層マイク ロプロセッサーを具備し、第４層８０８上にランダムアクセスメモリを有する。 プログラマブル論理層８０２は、マイクロプロセッサーとオフチップ資源の間の 使用者定義通信プロトコルを設けるようにプログラムされる。アレイ８０２は、 ここで記載された如く、多層構造の層のいずれかにおいて形成される。 第１４図に示された如く、発光ダイオードアレイは、多層構成において頂部層 として取り付けられる。ｘ軸ドライバー回路８２６は、第２層において作製され 、層間コネクタ８３４の使用により、ＬＥＤアレイへ接続される。同様にしてｙ 軸ドライバー回路８２８は、層間コネクタ８３２によってＬＥＤアレイ層８２８ へ接続される。ドライバー回路は、データバス８２４から表示される情報を受信 する。好ましい実施態様において、これらのＬＥＤ要素又はアレイは、統合ディ スプレイを形成するために使用され、あるいは代替的に、構造の諸層を光学的に 相互接続するためにファイバーオプティックスとともに使用される。ＬＥＤ要素 、アレイ及び回路要素を形成するために転写されるバルク又は薄膜III−Ｖ半導 体材料の作製は、参照としてここに採り入れられた１９９１年１月１８日に提出 された米国第０７／６４３，５５２号において詳細に記載される。シリコン構造 においてＧａＡｓを含む複合構造の形成はまた、上記の参照された出願において 記載される。 膜セグメントは、単一層の頂部において並べて配置される。第１５図 において、セグメント９０２と９０４は、セグメント９００の上に層状にされる 。セグメントは、エポキシ層の上に直接にエッチングされた金属被覆パス９１０ の使用により直接に通信するか、又はそれらは、層間コネクタ９０８の使用によ り通信する。別のセグメント９０６は、層間コネクタ９１２によりセグメント９ ０２と９０４を架橋し、上側及び下側セグメントの間に通信を設ける。 メモリ回路と論理回路は、第１５図に示された如く、単一基板への２層以上の 転写を含む、多数のプロセスによって形成及び転写される。そのような単一転写 プロセスにおける基本段階は、Ｓｉ基板において複数の薄膜Ｓｉ回路の形成と、 タイルを形成するための薄膜のダイシングと、「タイル化」による共通モジュー ル基板へのタイルの転写である。タイル化は、転写する段階と、転写されたタイ ルを登録する段階と、登録されたタイルを粘着する段階とを含む。それから、Ｓ ｉ基板は、除去され、そしてタイル上の回路が相互接続される。 第４Ｃ図に関連して詳細に記載された二重転写接近方法は、Ｓｉ基板がダイシ ングの後に除去され、そして薄膜が、共通モジュール本体への最終的な転写の前 に、中間転写本体又はキャリヤへ転写されることを除いて、類似する。 異なるエッチング率を有する随意的なリリース層が、転写プロセスにおいて使 用されることに注意せよ。例えば、窒化シリコン（Ｓ₃Ｎ₄）と二酸化シリコン（ ＳｉＯ₂）の混合物を具備する酸化−窒化シリコンリリース層が、適切な選択で ある。そのような層は、ＳｉＯ₂単独よりも、フッ化水素酸においてより低速に エッチングされる。このエッチング率は、酸化−窒化シリコン（ＳｉＯ_xＮ_y）化 合物においてＮとＯの比率 を調整することにより制御される。 それから、シリコンの薄い本質的な単結晶層が、リリース層上に形成される。 酸化物（又は絶縁体）は、こうして、Ｓｉ表面層の下に埋め込まれる。ＩＳＥ ＳＯＩ構造の場合に対して、頂部層は、ＣＭＯＳ回路が作製される本質的に単結 晶の再結晶化シリコンである。 本出願の目的に対して、用語「本質的な」単結晶は、大多数の結晶が共通結晶 配向を示し、少なくとも０．１ｃｍ²、好ましくは、０．５〜１．０ｃｍ²以上の 範囲において、膜の平面における断面積に広がる膜を意味する。用語はまた、完 全な単結晶Ｓｉを含む。 デバイスが処理され、回路層が試験され、必要に応じて修復された後、プロセ スにおける次の段階は、シリコンピクセル回路膜を共通モジュールに直接に、又 は基板からキャリヤと共通モジュールへ二重転写により転写することである。二 重転写接近方法は、参照としてここに採り入れられた１９９２年４月２４日に提 出された米国第０７／８７４，５８８号において詳細に示され、記載される。 回路の層間の接続を行うために、開口又はブァイアホールが、適切なエッチャ ントによって規定され、２つの回路層において接触領域を露出させる。酸化物の すべては、マスクとしてフォトレジストを使用して、バッファーＨＦにおいてエ ッチングされ、一方、接着剤は、酸素プラズマにおいて、又はマスクとして以前 にエッチングされた酸化物を使用して、反応性イオンエッチング（ＲＩＥ）によ りエッチングされる。ＲＩＥを使用する時、側壁が、垂直に作られ、ホールが完 全に満たされる。いったんこれらのブァイアホールがボンディング層において開 放されたならば、それらは、層間を接触させるために、金属で満たされる。層間 の相互接続は、本出願において詳細に説明される。重ねた回路の間の接着層は、 非常に薄く保たれ、層間の接触が可能であるために数ミクロン厚にされなければ ならない。接着層は、１〜５０ミクロン、好ましくは１〜５ミクロンでなければ ならない。プロセスは、付加層をデバイスに付加するために繰り返される。 ３次元構造における各回路の性能特性は、回路が配設された媒体の導電率に関 連される。本方法を使用して準備された回路は、相互コンダクタンスと駆動電流 が、環境空気にさらされた時よりも、回路がエポシキの下に埋め込まれた時、よ り高くなることを示す。この効果は、エポシキにおいて埋め込まれた回路に対す る加熱効果を低減させる空間に関するエポシキの５．４倍大きな熱伝導率によっ て説明される。担体移動度は、回路の温度が高くなる時、減少し、そして性能は 、担体移動度に直接に関連されることが注目される。こうして、高導電性エポキ シにおける周囲回路は、改良性能特性につながるデバイス温度の低下を設ける。 表Ｉは、使用される多数の異なる材料の幾つかの熱伝導率を比較する。 多数の熱伝導性／電気絶縁性エポキシが利用可能である。Ｃａｓｔａｌｌ、Ｔ ｒａｃｏｎ、Ｍａｓｔｅｒｂｏｎｄ、及びＥｐｏｔｅｋは、す べて、多数の熱伝導性エポキシのバージョンを作成する。最高伝導率は、アルミ ナと窒化アルミニウムを含むいろいろな材料でエポキシ樹脂を充填することによ り達成される。日立はまた、ダイアモンド充填エポキシを作成する。すべてのア ルミナ及び窒化アルミニウム充填エポキシは、フィラーとして使用された伝導性 粒子のために、不透明である。それらは、室温又は高温において硬化される。窒 化アルミニウム充填エポキシは、−３．６（Ｗ^-1）（ｍ^-1）（°Ｋ^-1）の熱伝導 率を有する。酸化アルミニウム充填エポキシは、１．４４〜２１．６の範囲であ る。ダイアモンド充填エポキシが、最良である。これらの充填エポキシは、最高 ２５０°の温度を収容するように作られる。窒化アルミニウム粒子サイズは、５ μｍ以上である。酸化アルミニウム粒子サイズは、ずっと小さくされ、そのため 、ボンドラインの細線化が可能である。商品名としては、Ｍａｓｔｅｒｂｏｎｄ ＥＰ２１、Ｓｕｐｒｅｍｅ １０、Ｔｒａｃｏｎ ２１５１、Ｃａｓｔａｌｌ Ｅ３４０シリーズ、Ｅｐｏｔｅｋ Ｈ６２、Ｈ７０Ｅが挙げられる。また、炭 化シリコン充填エポキシが使用される。 サンプルされた充填エポキシは、非常に細い（＜５μｍ）のボンドラインを獲 得するのが困難である如く、一般に粘性の不透明のペーストであることが注目さ れる。０．８５〜１．４４（Ｗ）（ｍ^-1）（°Ｋ^-1）範囲における媒体熱コンダ クタンスは、充填剤なしに達成される。これらのエポキシは、わずかに低い粘度 であり、より薄くされ、コンダクタンスが十分に高いならば好ましい。別のオプ ションは、熱除去を促進するために、薄ダイヤモンド状膜又は伝導性セラミック 状窒化アルミニウムでデバイスを被覆するものである。これは、エポキシに対す る熱コン ダクタンス基準を減少させ、層間の相互接続のために必要な薄いボンドラインを 達成するために、低粘度エポキシの使用を可能にする。 ３次元回路の形成における一つの重要な見地は、層化デバイスを相互接続する ことを含む。そのような回路において、デバイス層の間に配設されたエポキシは 、数ミクロンの厚さを獲得するためにスピンされることが注目される。代替的に 、他の公知の技術は、エポキシの薄い一様な層を獲得するために使用される。ブ ァイアホールが、低接触領域へのアクセスを獲得するために、上側接触領域を通 して形成される。高アスペクト比を有するブァイアホールを形成するためのエッ チングは、ＲＩＥ技術によって行われる。上側及び下側デバイスの間の電気接触 は、タングステン又はアルミニウムの如く導電性材料でブァイアホール１０２２ を充填することにより作られる。 ３次元回路の別の重要な見地は、デバイスの間の非所望の電気干渉を避けるた めに、デバイス層を遮蔽することを含む。接地平面は、デバイス層の間に位置付 けられ、電気干渉を防止する。これらの導電性接地平面は、金属で、又はデバイ スと反対側の酸化層１０３２の表面におけるＩＴＯ堆積により作成される。代替 的に、接地平面は、導電性エポキシ、高ドープされたシリコン、又はデバイス層 の代わりをするセラミック又は炭化シリコン層、あるいは積み重ね構造における セラミック又は炭化シリコン層を形成される。 隣接層におけるトランジスタの如く、デバイス層を相互接続するための代替プ ロセスは、第１６Ａ〜１６Ｆ図において提示される。第１６Ａ図において、トラ ンジスタ及び／又は他の受動又は能動回路要素９２０が、第１層９１８において 形成される。第１デバイス層９１８は、基板 ９２４、絶縁層９２６、及び回路要素が形成される回路層を具備する。トランジ スタ９２２は、第４Ａ図に関連して記載された単一転写プロセスを使用して、第 １層に結合された第２デバイス層９１６において形成される。単一転写プロセス において、トランジスタ９２２は、二酸化シリコン層９３０によって支持され、 上記の如くエポキシ９２８を使用して、第１層９１８に結合される。 第１６Ｂ図に示された如く、小開口９３２が、トランジスタ９２０の金属パッ ド９２０Ａのすぐ上の二酸化シリコン層９３０において形成される。マスクとし て二酸化シリコン層９３０を使用して、異方性エッチャントが、第１６Ｃ図に示 された如く、トランジスタ９２０の金属パッド９２０Ａを露出するために使用さ れる。二酸化シリコン９３０は、第１６Ｄ図に示された如く、２回切込まれ、第 ２層トランジスタ９２２の金属パッド９２２Ａ上にホール９３４を形成し、ホー ル９３２上に拡幅領域９３６を露出させる。第１６Ｅ図において、トランジスタ ９２０の金属パッド９２０Ａ上のホール９３６は、電気及び熱伝導性のエポキシ ９３８で充填される。エポキシは、所望レベルの電気及び熱伝導率を設けるため に銀を分散させている。第１６Ｆ図において、金属被覆層９４０は、導電性エポ キシ９３８とホール９３４の上に形成される。この金属被覆層９４０は、第１層 トランジスタ９２０の金属パッド９２０Ａと第２層トランジスタ９２２の金属パ ッド９２２Ａの間の電気接触を設ける。 この方法は、隣接又は多重積み重ねデ バイス又は経路指定層を相互接続するために使用され、又は隣接層におけるボン ディングパッドへデバイスを接続するために使用される。この方法は、改良機械 及び熱的特性を有する高収量のデバイス層を相互接続するための単純な安価なプ ロセスを設ける。 等価物 発明が好ましい実施態様を参照して詳細に示され記載されたが、技術における 当業者には、必要に応じて、相互の組み合わせにおいて開示された実施態様のす べての使用を含む形態と詳細における多様な変形が、添付のクレイムによって記 載された発明の精神と範囲に反することなく、行われることが理解される。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年９月８日 【補正内容】 請求の範囲 １．半導体材料において形成された第１データプロセッサー回路層（２００） と、 半導体材料において形成された第２データプロセッサー回路層（１００）と、 第１回路層（２００）と第２回路層（１００）の間に位置付けられ、それらを固 着する接着層（４０２）と、 第１データプロセッサー回路層（２００）と第２データプロセッサー回路層（１ ００）の間にデータプロセッサー信号を導くために、接着層を貫通している相互 接続部（１４０、４３２）とを具備するデータ処理デバイス。 ２．第１回路層（２００）が、データ処理動作を制御するためにコントローラ （２０４）を具備し、そして第２回路層（１００）が、相互接続部（１４０）を 通してコントローラ（２０４）から送信された制御信号によって制御される論理 ユニット（１０２）を具備する請求の範囲１に記載のデータ処理デバイス。 ３．第１回路層（２００）が、コントローラ（２０４）を具備し、そして第２ 回路層が、コントローラ（２０４）によって制御されるように適合された発光デ バイス（８４０）を具備する先行する請求の範囲のいずれか一つに記載のデータ 処理デバイス。 ４．第１回路層（２００）が、第１データ処理動作を行うコントローラ（２０ ４）及び論理ユニット（１０２）を具備し、そして第２回路層（１００）が、第 ２データ処理動作を行うコントローラ（２０４）及び論理ユニット（１０２）を 具備し、相互接続部（１４０）が、デバイス が並列処理テバイスとして動作する如く、第１層（２００）と第２層（１００） の間の通信を可能にする先行する請求の範囲のいずれか一つに記載のデータ処理 デバイス。 ５．信号を導く第１及び第２回路層に平行な平面において相互接続部（６３４ 、６５０）を有する第１層（２００）と第２層（１００）の間に回路経路指定層 をさらに具備する先行する請求の範囲のいずれか一つに記載のデータ処理デバイ ス。 ６．第１回路層（２００）又は第２回路層（１００）が、メモリデバイス（８ ０８）をさらに具備する先行する請求の範囲のいずれか一つに記載のデータ処理 デバイス。 ７．第１回路（２００）又は第２回路（１００）が、算術論理ユニット（８０ ６）を具備する先行する請求の範囲のいずれか一つに記載のデータ処理デバイス 。 ８．第２回路層（１００）との相互接続部（１４０）によって接続された第３ 回路層（６９０、８０６、８４０）をさらに具備し、相互接続部（１４０）が、 第２回路層（１００）に第３回路層（６９０、８０６、８４０）を固着する第２ 接着層（４０２）を貫通する先行する請求の範囲のいずれか一つにデータ処理デ バイス。 ９．接着層（４０２）が、ポリマー材料を具備する先行する請求の範囲のいず れか一つに記載のデータ処理デバイス。 １０．接着層（４０２）が、熱伝導性エポキシを具備する先行する請求の範囲 のいずれか一つに記載のデータ処理デバイス。 １１．接着層（４０２）が、さらに微粒子フィラーを具備する先行する請求の 範囲のいずれか一つに記載のデータ処理デバイス。 １２．微粒子フィラーが、金属粒子を具備する請求の範囲１１に記載のデータ 処理デバイス。 １３．半導体材料の第１層（２００）においてデータプロセッサーの第１回路 を形成することと、 半導体材料の第２層（１００）においてデータプロセッサーの第２回路を形成す ることと、 ボンディング層（４０２）で第１層（１００）に第２層（２００）を結合するこ とと、 データプロセッサー信号が第１データプロセッサー回路（２００）と第２データ プロセッサー回路（１００）の間に導かれるように、ボンディング層（４０２） を貫通している相互接続部（１４０、４３２）により、第１データプロセッサー 回路（２００）と第２データプロセッサー回路（１００）を接続することとを含 むデータプロセッサーを作製する方法。 １４．第１回路（２００）においてコントローラ（２０４）を形成する段階と 、 第２回路（１００）において発光デバイス（８４０）を形成する段階とをさらに 具備する請求の範囲１３に記載の方法。 １５．ボンディングの段階の後にボンディング層（４０２）を硬化させる段階 をさらに具備し、この場合、相互接続する段階が、 第１回路と第２回路を電気的に接続するための金属被覆層（４３２、４４４）を 付着することによって置き換えられ、金属被覆層（４３２、４４４）は、第２層 （１００）から第１層（２００）に流れる請求の範囲１３又は１４に記載の方法 。 １６．基板（２２０）において第２回路層（１００）を形成する段階と、 接続する段階の前に第２層（１００）から基板（２２０）を除去する段階とをさ らに具備する請求の範囲１３〜１５のいずれか一つに記載の方法。 １７．単一転写プロセスにより、第２回路層（１００）へ第１回路層（２００ ）を転写する段階をさらに具備する請求の範囲１３〜１６のいずれか一つに記載 の方法。 １８．基板（２２０）上に第２回路層（１００）を形成する段階と、転写本体 へ第２層（１００）を転写する段階と、 接続する段階の前に、第２層（１００）から転写本体を除去する段階とをさらに 具備する請求の範囲１３〜１７のいずれか一つに記載の方法。 １９．二重転写プロセスにより、第１回路層（２００）を第２回路層（１００ ）に転写する段階をさらに具備する請求の範囲１３〜１８のいずれか一つに記載 の方法。 ２０．データプロセッサー信号が、回路経路指定層（６３４、６５０）に沿っ て第１及び第２回路の間に導かれる如く、第１回路層（２００）と第２回路層（ １００）の間に回路経路指定層（６３４、６５０）を形成する段階をさらに具備 する請求の範囲１３〜１９のいずれか一つに記載の方法。 ２１．回路経路指定層（６３４、６５０）の上に複数の第２回路層（９０６、 ９０４）をタイル化する段階をさらに具備する請求の範囲２０に記載の方法。 ２２．第１回路層（９００）の上に複数の第２回路層（９０６、９０ ４）をタイル化する段階をさらに具備する請求の範囲１３〜２１のいずれか一つ に記載の方法。 ２３．第２回路層（１００）の上に第３回路層（６９０、８０６、８４０）を 形成することをさらに具備する請求の範囲１３〜２２のいずれか一つに記載の方 法。 ２４．第１回路層（２００）と第２回路層（１００）の上に複数の付加回路層 （６９０、８０６、７０６）を形成することをさらに具備する請求の範囲１３〜 ２３のいずれか一つに記載の方法。 ２５．第１回路層（２００）と第２回路層（１００）の上に複数の付加回路層 （６９０、８０６、７０６）を形成することをさらに具備する請求の範囲１３〜 ２４のいずれか一つに記載の方法。 ２６．第１回路（２００）又は第２回路（１００）においてコントローラ（２ ０４）を形成することをさらに具備する請求の範囲１３〜２５のいずれか一つに 記載の方法。 ２７．第１回路（２００）又は第２回路（１００）においてメモリデバイス（ ８０８）を形成することをさらに具備する請求の範囲１３〜２６のいずれか一つ に記載の方法。 ２８．ポリマー接着剤（４０２）により、第２回路層（１００）へ第１回路層 （２００）を結合することをさらに具備する請求の範囲１３〜２７のいずれか一 つに記載の方法。 ２９．半導体材料の第１層（２００）が、バルク半導体ウェーハ（２２０）を 具備する請求の範囲１３〜２８のいずれか一つに記載の方法。 ３０．第１回路層（２００）又は第２回路層（１００）が、シリコンを具備す る請求の範囲１３〜２９のいずれか一つに記載の方法。 ３１．第１回路層（２００）又は第２回路層（１００）が、III−Ｖ材料を具 備する請求の範囲１３〜３０のいずれか一つに記載の方法。 ３２．シリコンオンインシュレータ（ＳＯＩ）膜を層（２００、１００）に形 成する段階をさらに具備する請求の範囲１３〜３１のいずれか一つに記載の方法 。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブ，ドウイ−フアチ アメリカ合衆国マサチユセツツ州02780ト ーントン・ベイストリート1559・ナンバー 54 (72)発明者 デイングル，ブレンダ アメリカ合衆国マサチユセツツ州02048マ ンスフイールド・ローンデイルロード142

Claims (1)

1. 【特許請求の範囲】 １．半導体材料において形成された第１回路層であり、データ処理動作を制御 するために第１回路層においてコントローラを有する第１回路層と、 半導体材料において形成された第２回路層であり、コントローラと接続され、か つコントローラによって制御される第２回路層における論理ユニットを有する第 ２回路層と、 第１回路層と第２回路層の間に位置付けられ、それらを固着する接着層であり、 コントローラと論理ユニットの間に制御信号を導くために、第１回路層と第２回 路層の間の相互接続部を有する接着層とを具備するデータ処理デバイス。 ２．第１回路層が、さらに、メモリを具備する請求の範囲１に記載のデータ処 理デバイス。 ３．第２回路層が、さらに、メモリを具備する請求の範囲１に記載のデータ処 理デバイス。 ４．第２回路層との相互接続部によって接続された第３回路層をさらに具備し 、相互接続部は、第３回路層を第２回路層に固着する第２接着層を貫通する請求 の範囲１に記載のデータ処理デバイス。 ５．接着層が、ポリマー材料を具備する請求の範囲１に記載のデータ処理デバ イス。 ６．接着層が、熱伝導性エポキシを具備する請求の範囲１に記載のデータ処理 デバイス。 ７．接着層が、さらに微粒子フィラーを具備する請求の範囲１に記載のデータ 処理デバイス。 ８．微粒子フィラーが、金属粒子を具備する請求の範囲７に記載のデータ処理 デバイス。 ９．論理ユニット回路が、算術論理ユニットを具備する請求の範囲１に記載の データ処理デバイス。 １０．半導体材料の第１層においてデータプロセッサーの第１回路を形成する ことと、 半導体材料の第２層においてデータプロセッサーの第２回路を形成することと、 ボンディング層で第１層に第２層を結合することと、 データプロセッサー制御信号が第１データプロセッサー回路から第２データプロ セッサー回路に導かれるように、ボンディング層を貫通する相互接続部により、 第１データプロセッサー回路を第２データプロセッサー回路に接続することとを 含むデータプロセッサーを作製する方法。 １１．第１回路又は第２回路においてコントローラを形成することをさらに具 備する請求の範囲１０に記載の方法。 １２．第１回路又は第２回路においてメモリを形成することをさらに具備する 請求の範囲１０に記載の方法。 １３．ポリマー接着剤により、第１回路層を第２回路層に結合することをさら に具備する請求の範囲１０に記載の方法。 １４．絶縁基板における薄膜半導体層において第２回路を形成することをさら に具備する請求の範囲１０に記載の方法。 １５．半導体層の第１層へ薄膜半導体層と付着絶縁層を転写することをさらに 具備する請求の範囲１４に記載の方法。 １６．半導体材料の第１層が、バルク半導体ウェーハを具備する請求 の範囲１０に記載の方法。 １７．第１回路層又は第２回路層が、シリコンを具備する請求の範囲１０に記 載の方法。 １８．第１回路層又は第２回路層が、III−Ｖ材料を具備する請求の範囲１０ に記載の方法。 １９．第２回路層の上に第３回路層を形成することをさらに具備する請求の範 囲１０に記載の方法。 ２０．第１及び第２回路層の上に複数の付加回路層を形成することをさらに具 備する請求の範囲１０に記載の方法。 ２１．半導体材料において形成された第１回路層であり、データ処理動作を制 御するために第１回路層においてコントローラを有する第１回路層と、 半導体材料において形成された第２回路層であり、コントローラと接続され、か つコントローラによって制御される第２回路層における発光デバイスを有する第 ２回路層と、 第１回路層と第２回路層の間に位置付けられ、それらを固着する接着層であり、 コントローラと論理発光デバイスの間に制御信号を導くために、第１回路層と第 ２回路層の間の相互接続部を有する接着層とを具備する光電子データ処理デバイ ス。 ２２．第１回路層が、さらに、メモリを具備する請求の範囲２１に記載のデー タ処理デバイス。 ２３．第２回路層が、さらに、メモリを具備する請求の範囲２１に記載のデー タ処理デバイス。 ２４．第１回路層との相互接続部によって接続された第３回路層をさ らに具備し、相互接続部は、第３回路層を第１回路層に固着する接着層を貫通す る請求の範囲２１に記載のデータ処理デバイス。 ２５．接着層が、ポイマー材料を具備する請求の範囲２１に記載のデータ処理 デバイス。 ２６．接着層が、熱伝導性エポキシを具備する請求の範囲２１に記載のデータ 処理デバイス。 ２７．接着層が、さらに微粒子フィラーを具備する請求の範囲２１に記載のデ ータ処理デバイス。 ２８．微粒子フィラーが、金属粒子を具備する請求の範囲２７に記載のデータ 処理デバイス。 ２９．第１回路層が、算術論理ユニットを具備する請求の範囲２１に記載のデ ータ処理デバイス。 ３０．半導体材料の第１層においてデータプロセッサーの第１回路を形成する ことと、 半導体材料の第２層において発光デバイスを形成することと、 ボンディング層で第１層に第２層を結合することと、 データプロセッサー制御信号が第１データプロセッサー回路から発光デバイスに 導かれるように、ボンディング層を貫通する相互接続部により、発光デバイスと 第１データプロセッサー回路を接続することとを含むデータプロセッサーを作製 する方法。 ３１．第１回路においてコントローラを形成することをさらに具備する請求の 範囲３０に記載の方法。 ３２．第１回路においてメモリを形成することをさらに具備する請求の範囲３ ０に記載の方法。 ３３．ポリマー接着剤により、第１回路層を第２回路層に結合することをさら に具備する請求の範囲３０に記載の方法。 ３４．絶縁基板における薄膜半導体層において発光デバイスを形成することを さらに具備する請求の範囲３０に記載の方法。 ３５．半導体層の第１層へ薄膜半導体層と付着絶縁層を転写することをさらに 具備する請求の範囲３０に記載の方法。 ３６．半導体材料の第１層が、バルク半導体ウェーハを具備する請求の範囲３ ０に記載の方法。 ３７．第１回路層が、シリコンを具備する請求の範囲３０に記載の方法。 ３８．第１回路層又は第２回路層が、III−Ｖ材料を具備する請求の範囲３０ に記載の方法。 ３９．第２回路層の上に第３回路層を形成することをさらに具備する請求の範 囲３０に記載の方法。 ４０．第１及び第２回路層の上に複数の付加回路層を形成することをさらに具 備する請求の範囲３０に記載の方法。 ４１．半導体材料において形成された第１回路層であり、データ処理動作を制 御及び実施するために第１回路層においてコントローラと論理ユニットを有する 第１回路層と、 半導体材料において形成された第２回路層であり、第２データ処理動作を制御及 び実施するために第２回路において第２コントローラと第２論理ユニットを有す る第２回路層と、 第１回路層と第２回路層の間に位置付けられ、それらを固着する接着層であり、 第１回路層と第２回路層の間に制御信号を導くために、第１回 路層と第２回路層の間の相互接続部を有する接着層とを具備する並列処理デバイ ス。 ４２．第１回路層が、さらに、メモリを具備する請求の範囲４１に記載の処理 デバイス。 ４３．第２回路層が、さらに、メモリを具備する請求の範囲４１に記載のデー タ処理デバイス。 ４４．第２回路層との相互接続部によって接続された第３回路層をさらに具備 し、相互接続部は、第３回路層を第２回路層に固着する第２接着層を貫通する請 求の範囲４１に記載のデータ処理デバイス。 ４５．接着層が、ポイマー材料を具備する請求の範囲４１に記載の処理デバイ ス。 ４６．接着層が、熱伝導性エポキシを具備する請求の範囲４１に記載の処理デ バイス。 ４７．接着層が、さらに微粒子フィラーを具備する請求の範囲４１に記載の処 理デバイス。 ４８．微粒子フィラーが、金属粒子を具備する請求の範囲４７に記載の処理デ バイス。 ４９．各論理ユニット回路が、算術論理ユニットを具備する請求の範囲４７に 記載の処理デバイス。 ５０．半導体材料において形成された第１回路層であり、データ処理動作を制 御するために第１回路層においてコントローラを有する第１回路層と、 半導体材料において形成された第２回路層であり、コントローラと接続され、か つコントローラによって制御される第２回路層における論理ユ ニットを有する第２回路層と、 第１回路層と第２回路層の間に位置付けられた回路経路指定層であり、第１回路 層と第２回路層の間に信号を導く第１回路層に平行な平面において相互接続部を 有する回路経路指定層と、 第１回路層と第２回路層の間に位置付けられ、それらを固着する接着層であり、 第１回路層と第２回路層の間に信号を導くために、第１回路層、経路指定層及び 第２回路層の間に相互接続部を有する接着層とを具備する多層データ処理デバイ ス。 ５１．第１回路層が、さらに、メモリを具備する請求の範囲５０に記載のデー タ処理デバイス。 ５２．第２回路層が、さらに、メモリを具備する請求の範囲５０に記載のデー タ処理デバイス。 ５３．第２回路層との相互接続部によって接続された第３回路層をさらに具備 し、相互接続部は、第３回路層を第２回路層に固着する第２接着層を貫通する請 求の範囲５０に記載のデータ処理デバイス。 ５４．接着層が、ポイマー材料を具備する請求の範囲５０に記載のデータ処理 デバイス。 ５５．接着層が、熱伝導性エポキシを具備する請求の範囲５０に記載のデータ 処理デバイス。 ５６．論理ユニット回路が、算術論理ユニットを具備する請求の範囲５０に記 載のデータ処理デバイス。 ５７．半導体材料の第１層においてデータプロセッサーの第１回路を形成する ことと、 回路経路指定層を形成し、回路経路指定層を第１回路層に結合すること と、 半導体材料の第２層においてデータプロセッサーの第２回路を形成することと、 ボンディング層で回路経路指定層に第２層を結合することと、 データプロセッサー制御信号が第１データプロセッサー回路から第２データプロ セッサー回路に導かれるように、回路経路指定層に沿ってボンディング層を貫通 する相互接続部により、第２データプロセッサー回路と第１データプロセッサー 回路を接続することとを含むデータプロセッサーを作製する方法。 ５８．第１回路又は第２回路においてコントローラを形成することをさらに具 備する請求の範囲５７に記載の方法。 ５９．第１回路又は第２回路においてメモリを形成することをさらに具備する 請求の範囲５７に記載の方法。 ６０．ポリマー接着剤により、第１回路層を第２回路層に結合することをさら に具備する請求の範囲５７に記載の方法。 ６１．回路経路指定層の上に複数の第２回路層をタイル化することをさらに具 備する請求の範囲５７に記載の方法。