DE10308928B4 - Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements - Google Patents

Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements Download PDF

Info

Publication number
DE10308928B4
DE10308928B4 DE10308928A DE10308928A DE10308928B4 DE 10308928 B4 DE10308928 B4 DE 10308928B4 DE 10308928 A DE10308928 A DE 10308928A DE 10308928 A DE10308928 A DE 10308928A DE 10308928 B4 DE10308928 B4 DE 10308928B4
Authority
DE
Germany
Prior art keywords
layer
insulating material
electrically insulating
component
contact surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10308928A
Other languages
English (en)
Other versions
DE10308928A1 (de
Inventor
Karl Weidner
Eckhard Prof. Wolfgang
Jörg ZAPF
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to DE10308928A priority Critical patent/DE10308928B4/de
Application filed by Siemens AG filed Critical Siemens AG
Priority to CNA2004800052104A priority patent/CN1754255A/zh
Priority to EP04702322A priority patent/EP1597755A2/de
Priority to US10/547,174 priority patent/US7368324B2/en
Priority to KR1020057016079A priority patent/KR20050106467A/ko
Priority to PCT/EP2004/000263 priority patent/WO2004077546A2/de
Priority to JP2005518520A priority patent/JP2006519475A/ja
Publication of DE10308928A1 publication Critical patent/DE10308928A1/de
Application granted granted Critical
Publication of DE10308928B4 publication Critical patent/DE10308928B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4822—Beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/2402—Laminated, e.g. MCM-L type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y10T29/49149—Assembling terminal to base by metal fusion bonding

Abstract

Verfahren zum Herstellen eines Bauelements (2) mit einer Kontaktierstruktur, wobei das Bauelement (2) eine elektrische Kontaktfläche (210) aufweist, bei dem
– eine Schicht (3) aus elektrisch isolierendem Material auf dem Bauelement (2) und einem an dem oder bei dem Bauelement angeordneten Träger (1) aufgebracht wird,
– eine Schicht (4) aus elektrisch leitendem Material auf der Schicht (3) aus elektrisch isolierendem Material und der elektrischen Kontaktfläche (210) des Bauelements aufgebracht wird,
– bei dem die Schicht (3) aus elektrisch isolierendem Material vom Träger (1) abgelöst wird,
wobei
– die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise beim Aufbringen der Schicht (3) aus elektrisch isolierendem Material frei bleibt und nach dem Aufbringen der Schicht (3) aus elektrisch isolierendem Material freigelegt wird.

Description

  • Um von Anschlusspads ungehäuster, elektronischer Bauelemente auf größere, lötbare Kontaktelemente zu kommen, ist es bekannt, einen Leadframe zu benutzen. Das zu kontaktierende Bauelement wird dabei auf einen meist metallischen, gestanzten Kontaktierungsträger, den so genannten Leadframe, aufgesetzt und die Anschlusspads des Bauelements werden mit den einzelnen Leads des Kontaktierungsträgers durch Drahtbonden elektrisch verbunden.
  • Eine weitere Methode zur Kontaktierung von ungehäusten Bauelementen ist der Einsatz der so genannten Tape-Automated-Bonding(TAB)-Technik. Hierbei werden flexible Strukturen mit engen, lötfähigen Innenkontakten und weiten, lötfähigen Außenkontakten hergestellt, die so genannten Spider. Die Anschlusspads des zu kontaktierenden Bauelements werden mit den Innenkontakten verbunden. Die Außenkontakte dienen zur Kontaktierung mit dem Schaltungsträger.
  • Die US 2002/0039 464 A1 offenbart optisch reflektierende Anordnungen und ein Verfahren zu deren Herstellung. Ein Verfahren zur Herstellung einer Anordnung einer elektronischen Schaltung weist folgende Schritte auf: Erzeugen zumindest einer Elektrode auf einem Substrat, Erzeugen einer Schicht aus Überzugmaterial auf dem Substrat und über die Elektrode und Erzeugen einer Wellenleiterkernschicht auf der Schicht des Überzugmaterials. Die Wellenleiterschicht ist zur Herstellung zumindest eines optischen Wellenleiters und von bloßgestelltem Überzugsmaterial gemustert. Das Herstellungsverfahren umfasst weiterhin das Erzeugen einer Schicht von Oberüberzugsmaterial auf dem bloßgestellten Unterüberzugsmaterial und über dem optischen Wellenleiter; Erzeugen zumindest einer Durchgangsöffnung durch das Oberüberzugsmaterial und das Unterüberzugsmaterial sowie das Aufbringen von leitendem Material in der Durchgangsöffnung zur Erzeugung einer elektronischen Schaltungsanordnung.
  • Die US 5 653 019 A offenbart ein Verbindungs- und Kontaktierungsverfahren zur Wiederherstellung von Chipbonding-Strukturen. Es werden Kosten und Testfähigkeitsthemen in Mehrfach-Chipmodulen beschrieben. Das Verfahren, das unter Verwendung eines Opfersubstrats durchgeführt wird, beinhaltet auch einen Laserverarbeitungsschritt. Dieses Verfahren vermeidet Trocknungs/Lösungsmittel-Entwicklungsprobleme, die sich in Verbindung mit dem Stand der Technik ergeben. Das Verfahren löst ebenso herkömmliche Platzierungsprobleme und die Erfordernisse für Übergänge.
  • Die US 6 127 199 A offenbart ein Herstellungsverfahren für aktive Matrixsubstrate und eine Flüssigkristallanzeigevorrichtung. Es wird ein Herstellungsverfahren für ein aktives Matrixsubstrat vorgestellt, das eine Technik des Übertragens einer Dünnschichtvorrichtung verwendet. Bei der Ausbildung von Dünnschicht-Transistoren und Bildelement-Elektroden auf einem ursprünglichen Substrat vor der Übertragung, wird eine Isolatorschicht, wie beispielsweise eine Isolatorzwischenschicht oder dergl. vorher entfernt, und zwar bevor die Bildelemente-Elektroden erzeugt werden.
  • Die WO 95/09438 A1 offenbart einen dreidimensionalen Prozessor unter Verwendung von übertragenen Dünnschichtschaltungen. Mittels eines Epitaxieverfahrens mit isoliertem Silizium wird Silizium auf Isolatorschichten erzeugt, in denen ein Mikroprozessor ausgebildet wird.
  • Davon ausgehend liegt die Aufgabe der vorliegenden Erfindung darin, eine alternative und kostengünstigere Möglichkeit zur Kontaktierung von ungehäusten Bauelementen anzugeben, die insbesondere auch für Leistungsbauelemente geeignet ist.
  • Diese Aufgabe wird durch die unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.
  • Die Erfindung geht von dem Gedanken aus, eine freitragende, planare Leiter- und/oder Isolatorstruktur zunächst auf einem Träger zu schaffen und sie danach davon abzulösen.
  • Dementsprechend wird bei einem Verfahren zum Herstellen eines Bauelements mit einer Kontaktierstruktur eine Schicht aus elektrisch isolierendem Material auf dem Bauelement und einen am oder bei dem Bauelement angeordneten Träger aufgebracht. Dabei muss insbesondere der Träger nicht ganzflächig von der Schicht aus elektrisch isolierendem Material bedeckt werden. Eine elektrische Kontaktfläche des Bauelements bleibt beim Aufbringen der Schicht aus elektrisch isolierendem Material teilweise frei und wird nach dem Aufbringen der Schicht aus elektrisch isolierendem Material freigelegt. Danach wird in einem weiteren Schritt eine Schicht aus elektrisch leitendem Material auf der Schicht aus elektrisch isolierendem Material und der elektrischen Kontaktfläche des Bauelements aufgebracht. Schließlich wird die Schicht aus elektrisch isolierendem Material vom Träger abgelöst.
  • Selbstverständlich liegt es auch im Rahmen der Erfindung bei mehrere Bauelementen mit Kontaktflächen, bei Modulen mit mehreren Bauelementen und/oder bei Bauelementen mit mehreren Kontaktflächen entsprechend vorzugehen.
  • Die Schicht aus elektrisch leitendem Material kann zusätzlich auch auf einen Bereich des Trägers aufgebracht werden, der nicht von der Schicht aus elektrisch isolierendem Material bedeckt ist. Dann wird schließlich neben der Schicht aus elektrisch isolierendem Material auch die Schicht aus elektrisch leitendem Material vom Träger abgelöst.
  • Alternativ wird bei einem Verfahren zum Herstellen eines Bauelements mit einer Kontaktierstruktur eine Schicht aus elektrisch isolierendem Material auf dem Bauelement aufgebracht. Eine elektrische Kontaktfläche des Bauelements bleibt beim Aufbringen der Schicht aus elektrisch isolierendem Material teilweise frei und wird nach dem Aufbringen der Schicht aus elektrisch isolierendem Material freigelegt. In einem weiteren Schritt wird eine Schicht aus elektrisch leitendem Material auf der Schicht aus elektrisch isolierendem Material, der elektrischen Kontaktfläche des Bauelements und einem am oder bei dem Bauelement angeordneten Träger aufgebracht. Dabei muss insbesondere der Träger nicht ganzflächig von der Schicht aus elektrisch isolierendem Material bedeckt werden.
  • Schließlich wird die Schicht aus elektrisch leitendem Material vom Träger abgelöst.
  • Durch die Schicht aus isolierendem Material und die Schicht aus elektrisch leitendem Material wird eine planare, freitragende Kontaktierstruktur in Form einer Leiter-/Isolatorstruktur an dem Bauelement gebildet.
  • Zur Passivierung, beispielsweise zum Schutz gegen Umwelteinflüsse, können das Bauelement und die Schichten danach zumindest teilweise gehäust und/oder durch eine Abdeckung abgedeckt werden. Beispielsweise werden dazu das Bauelement, die Schicht aus elektrisch isolierendem Material und/oder die Schicht aus elektrisch leitendem Material, insbesondere miteinander, vergossen. Dies kann zum Beispiel in Form einer Tropfenpassivierung (Globtop) oder eines Rahmenvergusses (Silgel) erfolgen. Statt Globtop oder Overmold ist aber auch ein Auflaminieren einer weiteren Folie denkbar. Alternativ oder ergänzend zu einer Kunststoffabdeckung in Form einer Kunststofffolie oder eines Globtops kann auch eine Nickel/Gold-Schutzschicht verwendet werden.
  • Vorzugsweise weist der Träger zumindest teilweise eine geringe Oberflächenhaftung auf. Insbesondere ist er teflonbeschichtet und/oder aus Teflon.
  • Der Träger kann auch eine Halterung für das Bauelement und/oder einen Auswerfer zum Ablösen der Schicht aus elektrisch leitendem und/oder der Schicht aus elektrisch isolierendem Material aufweisen.
  • Durch das Freilegen der Kontaktfläche des Bauelementes wird vorzugsweise in der Schicht aus elektrisch isolierendem Material ein Fenster mit mehr als 60% der Größe der Seite und/oder Fläche des Bauelementes geöffnet, an der das Fenster geöffnet wird, insbesondere mehr als 80%. Somit ist das Verfahren für Leistungsbauelemente besonders geeignet, für die bei Kontaktierung mit einem flachen Leiter ein Kontaktfenster und eine Kontaktfläche entsprechender Größe bereitgestellt wird. Das Fenster wird insbesondere an der größten und/oder an der vom Träger abgewandten Seite des Bauelements geöffnet und hat vorzugsweise eine absolute Größe von mehr als 50 mm2, insbesondere mehr als 70 mm2 oder sogar mehr als 100 mm2.
  • Um eine saubere Abdeckung der Kanten des Bauelements zu gewährleisten, sollte die Größe des Fensters andererseits nicht mehr als 99,9% der Größe der Seite und/oder Fläche des Bauelementes betragen, an der das Fenster geöffnet wird, insbesondere nicht mehr als 99% und weiter bevorzugt nicht mehr als 95%.
  • Dadurch dass das Bauelement auf oder bei dem Träger angeordnet ist, bilden Träger und Bauelement eine Oberflächenkontur. Die Schicht aus elektrisch isolierendem Material wird insbesondere so auf dem Träger und dem Bauelement aufgebracht, dass die Schicht aus elektrisch isolierendem Material der aus Träger und Bauelement gebildeten Oberflächenkontur folgt, d. h., dass die Schicht aus elektrisch isolierendem Material entsprechend der aus Träger und Bauelement gebildeten Oberflächenkontur verläuft. Werden dagegen gemäß dem Stand der Technik Logikchips in einem Polymer eingebettet, so folgt nur die Unterseite der Polymerschicht der Oberflächenkontur, nicht aber die Polymerschicht selbst.
  • Dadurch dass die Schicht aus elektrisch isolierendem Material der aus Träger und Bauelement gebildeten Oberflächenkontur folgt, ergeben sich, insbesondere wenn ein Leistungsbauelement als Bauelement verwendet wird, gleich zwei Vorteile. Zum einen ist eine noch ausreichende Dicke der Schicht aus elektrisch isolierendem Material über den dem Träger abgewandten Kanten des Bauelementes gewährleistet, so dass ein Durchschlag bei hohen Spannungen bzw. Feldstärken verhindert wird. Zum anderen ist die Schicht aus elektrisch isolierendem Material neben dem in der Regel sehr hohen Leistungsbauelement nicht so dick, dass ein später eventuell erforderliches Frei legen und Kontaktieren von Kontaktflächen auf Leiterbahnen eines Substrats, auf dem das Bauelement später angeordnet werden soll, problematisch wäre.
  • Die Dicke der Schicht aus elektrisch isolierendem Material über dem Träger weicht in ihrem geradlinig verlaufenden Bereich um weniger als 50% von ihrer Dicke über dem Bauelement in ihrem dort geradlinig verlaufenden Bereich ab, insbesondere um weniger als 20%. Vorzugsweise sind die Dicken in etwa gleich, weichen also um weniger als 5% oder sogar weniger als 1% voneinander ab. Die Prozentangaben beziehen sich insbesondere auf die Dicke der Schicht über dem Bauelement in deren geradlinig verlaufenden Bereich, die dementsprechend die 100% angibt. Auf den geradlinig verlaufenden Bereich wird abgestellt, da die Schicht in Innenkanten von Träger und Bauelement in der Regel dicker, über den dem Träger abgewandten Kanten des Bauelements in der Regel dünner verläuft.
  • Die Schicht aus elektrisch isolierendem Material ist insbesondere aus Kunststoff. Je nach Weiterverarbeitung kann sie fotoempfindlich oder nicht fotoempfindlich sein.
  • Sie wird vorzugsweise mit einer oder mehreren der folgenden Vorgehensweisen aufgebracht: Drucken, insbesondere Siebdrucken, und Auflaminieren einer Folie.
  • Zuweilen ist es vorteilhaft, wenn die Schicht aus elektrisch isolierendem Material keine Folie ist. Wird als Schicht aus elektrisch isolierendem Material dagegen eine Folie verwendet, so erfolgt das Auflaminieren vorteilhaft in einer Vakuumpresse. Dazu sind Vakuumtiefziehen, hydraulisches Vakuumpressen, Vakuumgasdruckpressen oder ähnliche Laminierverfahren denkbar. Der Druck wird vorteilhafterweise isostatisch aufgebracht. Das Auflaminieren erfolgt beispielsweise bei Temperaturen von 100°C bis 250°C und einem Druck von 1 bar bis 10 bar. Die genauen Prozessparameter des Auflaminierens, also Druck, Temperatur, Zeit etc., hängen unter anderem von der Topologie des Bauelements und des Trägers, des Kunststoffmaterials der Folie und der Dicke der Folie ab.
  • Die Folie kann aus beliebigen Thermoplasten, Duroplasten und Mischungen davon bestehen. Als Folie wird bei dem erfindungsgemäßen Verfahren vorzugs- und vorteilhafterweise eine Folie aus einem Kunststoffmaterial auf Polyimid (PI)-, Polyethylen (PE)-, Polyphenol-, Polyetheretherketon (PEEK)- und/oder Epoxidbasis verwendet. Die Folie kann dabei zur Verbesserung der Haftung auf der Oberfläche eine Klebebeschichtung aufweisen. Ebenso kann die Substratoberfläche mit einem Haftvermittler, vorzugsweise Silanverbindungen, beschichtet sein.
  • Nach dem Auflaminieren wird insbesondere ein Temperschritt durchgeführt. Durch die Temperaturbehandlung und Vernetzung werden Haftung, thermische, physikalische und mechanische Eigenschaften der Folie auf der Oberfläche verbessert.
  • Zum Aufbringen der Schicht aus elektrisch leitendem Material, also zum flächigen Kontaktieren, wird vorteilhaft ein physikalisches oder chemisches Abscheiden des elektrisch leitenden Materials durchgeführt. Derartige physikalische Verfahren sind Sputtern und Bedampfen (Physical Vapor Deposition, PVD). Das chemische Abscheiden kann aus gasförmiger Phase (Chemical Vapor Deposition, CVD) und/oder flüssiger Phase (Liquid Phase Chemical Vapor Deposition) erfolgen. Denkbar ist auch, dass zunächst durch eines dieser Verfahren eine dünne elektrisch leitende Teilschicht beispielsweise aus Titan/Kupfer aufgetragen wird, auf der dann eine dickere elektrisch leitende Teilschicht beispielsweise aus Kupfer galvanisch abgeschieden wird.
  • Die Schicht aus elektrisch isolierendem Material ist dabei so gestaltet, dass ein Höhenunterschied von bis zu 1000 μm überwunden werden kann. Der Höhenunterschied ist unter anderem durch die Topologie des Trägers und der auf und/oder bei dem Träger angeordneten Halbleiterchips verursacht.
  • Die Dicke der Schicht aus elektrisch isolierendem Material kann 10 μm bis 500 μm betragen. Vorzugsweise wird bei dem erfindungsgemäßen Verfahren eine Schicht aus elektrisch isolierendem Material mit einer Dicke von 25 bis 150 μm aufgebracht.
  • In einer weiteren Ausgestaltung wird das Aufbringen so oft wiederholt, bis eine bestimmte Dicke der Schicht aus elektrisch isolierendem Material erreicht ist. Beispielsweise werden Teilschichten aus elektrisch isolierendem Material geringerer Dicke zu einer Schicht aus elektrisch isolierendem Material höherer Dicke verarbeitet. Diese Teilschichten aus elektrisch isolierendem Material bestehen vorteilhaft aus einer Art Kunststoffmaterial. Denkbar ist dabei auch, dass die Teilschichten aus elektrisch isolierendem Material aus mehreren unterschiedlichen Kunststoffmaterialen bestehen. Es resultiert eine aus Teilschichten aufgebaute Schicht aus elektrisch isolierendem Material.
  • Die elektrische Kontaktfläche des Bauelements wird beim Aufbringen der Schicht aus elektrisch isolierendem Material freigelassen und später freigelegt. Das partielle Freilassen beim Aufbringen lässt sich besonders vorteilhaft verwirklichen, wenn die Schicht aus elektrisch isolierendem Material in Form einer Folie aufgebracht wird. Dann lässt sich nämlich von vornherein eine Folie mit einer oder mehreren entsprechenden Öffnungen bzw. Fenstern verwenden, die sich beispielsweise zuvor durch kostengünstiges Ausstanzen oder Ausschneiden schaffen lassen.
  • In einer besonderen Ausgestaltung wird zum Freilegen der elektrischen Kontaktfläche des Bauelements ein Fenster in der Schicht aus elektrisch isolierendem Material durch Laserablation geöffnet. Eine Wellenlänge eines dazu verwendeten Lasers beträgt zwischen 0,1 μm und 11 μm. Die Leistung des Lasers beträgt zwischen 1 W und 100 W. Vorzugsweise wird ein CO2-Laser mit einer Wellenlänge von 9,24 μm verwendet. Das Öffnen der Fenster erfolgt dabei ohne eine Beschädigung eines even tuell unter der Schicht aus elektrisch isolierendem Material liegenden Chipkontakts aus Aluminium, Gold oder Kupfer.
  • In einer weiteren Ausgestaltung wird eine fotoempfindliche Schicht aus elektrisch isolierendem Material verwendet und zum Freilegen der elektrischen Kontaktfläche des Bauelements ein Fenster durch einen fotolithographischen Prozess geöffnet. Der fotolithographische Prozess umfasst ein Belichten der fotoempfindlichen Schicht aus elektrisch isolierendem Material und ein Entwickeln und damit Entfernen der belichteten oder nicht-belichteten Stellen der Schicht aus elektrisch isolierendem Material.
  • Nach dem Öffnen der Fenster erfolgt gegebenenfalls ein Reinigungsschritt, bei dem Reste der Schicht aus elektrisch isolierendem Material entfernt werden. Der Reinigungsschritt erfolgt beispielsweise nasschemisch. Denkbar ist insbesondere auch ein Plasmareinigungsverfahren.
  • In einer weiteren Ausgestaltung wird eine Schicht aus mehreren übereinander angeordneten Teilschichten aus unterschiedlichem, elektrisch leitendem Material verwendet. Es werden beispielsweise verschiedene Metalllagen übereinander aufgetragen. Die Anzahl der Teilschichten beziehungsweise Metalllagen beträgt insbesondere 2 bis 5. Durch die aus mehreren Teilschichten aufgebaute elektrisch leitende Schicht kann beispielsweise eine als Diffusionsbarriere fungierende Teilschicht integriert sein. Eine derartige Teilschicht besteht beispielsweise aus einer Titan-Wolfram-Legierung (TiW). Vorteilhafterweise wird bei einem mehrschichtigen Aufbau direkt auf der zu kontaktierenden Oberfläche eine die Haftung vermittelnde oder verbessernde Teilschicht aufgebracht. Eine derartige Teilschicht besteht beispielsweise aus Titan.
  • In einer besonderen Ausgestaltung wird nach dem flächigen Kontaktieren in und/oder auf der Schicht aus dem elektrisch leitenden Material mindestens eine Leiterbahn erzeugt. Die Leiterbahn kann auf der Schicht aufgetragen werden.
  • Insbesondere wird zum Erzeugen der Leiterbahn ein Strukturieren der Schicht durchgeführt. Dies bedeutet, dass die Leiterbahn in dieser Schicht erzeugt wird. Die Leiterbahn dient beispielsweise der elektrischen Kontaktierung eines Halbleiterchips.
  • Das Strukturieren erfolgt üblicherweise in einem fotolithographischen Prozess. Dazu kann auf der elektrisch leitenden Schicht ein Fotolack aufgetragen, getrocknet und anschließend belichtet und entwickelt werden. Unter Umständen folgt ein Temperschritt, um den aufgetragenen Fotolack gegenüber nachfolgenden Behandlungsprozessen zu stabilisieren. Als Fotolack kommen herkömmliche positive und negative Resists (Beschichtungsmaterialien) in Frage. Das Auftragen des Fotolacks erfolgt beispielsweise durch einen Sprüh- oder Tauchprozess. Electro-Deposition (elektrostatisches oder elektrophoretisches Abscheiden) ist ebenfalls denkbar.
  • Statt eines Fotolacks kann auch ein anderes strukturierbares Material mit einer oder mehreren der folgenden Vorgehensweisen aufgebracht werden: Vorhanggießen, Tauchen, insbesondere einseitiges Tauchen, Sprühen, insbesondere elektrostatisches Sprühen, Drucken, insbesondere Siebdrucken, Overmolden, Dispensen, Spincoaten, Auflaminieren einer Folie.
  • Zum Strukturieren können auch fotoempfindliche Folien eingesetzt werden, die auflaminiert und vergleichbar mit der aufgetragenen Fotolackschicht belichtet und entwickelt werden.
  • Zum Erzeugen der Leiterbahn kann beispielsweise wie folgt vorgegangen werden: In einem ersten Teilschritt wird die elektrisch leitende Schicht strukturiert und in einem darauf folgenden Teilschritt wird auf der erzeugten Leiterbahn eine weitere Metallisierung aufgebracht. Durch die weitere Metallisierung wird die Leiterbahn verstärkt. Beispielsweise wird auf der durch Strukturieren erzeugten Leiterbahn Kupfer galvanisch in einer Dicke von 1 μm bis 400 μm abgeschieden. Danach wird die Fotolackschicht beziehungsweise die auflaminierte Folie oder das alternativ verwendete strukturierbare Material abgelöst. Dies gelingt beispielsweise mit einem organischen Lösungsmittel, einem alkalischen Entwickler oder dergleichen. Durch nachfolgendes Differenzätzen wird die flächige, nicht mit der Metallisierung verstärkte, metallisch leitende Schicht wieder entfernt. Die verstärkte Leiterbahn bleibt erhalten.
  • In einer besonderen Ausgestaltung werden zum Herstellen einer mehrlagigen Vorrichtung die Schritte Auflaminieren, Freilegen, Kontaktieren und Erzeugen der Leiterbahn mehrmals durchgeführt.
  • Durch die Erfindung ist vorteilhafterweise eine neuartige Technologie zur elektrischen Kontaktierung und Verdrahtung von Anschlusspads bzw. -kontaktflächen, die auf Halbleiterchips, insbesondere auf Leistungshalbleiterchips angeordnet sind, bereitgestellt. Zusätzlich ergibt bei dem erfindungsgemäßen Verfahren die flächige Anbindung und die besondere Isolierung eine niederinduktive Verbindung, um schnelles und verlustarmes Schalten zu ermöglichen.
  • Durch das Aufbringen der Schicht aus elektrisch isolierendem Material wird eine elektrische Isolationsschicht hergestellt. Die Herstellung der Isolationsschicht durch das erfindungsgemäße Aufbringen der Schicht aus elektrisch isolierendem Material bietet folgende Vorteile:
    • – Anwendung bei hohen Temperaturen. Eine Schicht aus elektrisch isolierendem Material ist bei geeigneter Materialwahl hitzebeständig bis zu 300°C.
    • – Geringe Prozesskosten.
    • – Es sind hohe Isolationsfeldstärken durch Verwendung dicker Isolationslagen möglich.
    • – Hoher Durchsatz, z. B. kann im Nutzen prozessiert werden.
    • – Homogene Isolationseigenschaften, da Lufteinschlüsse durch die Verarbeitung der Schicht aus elektrisch isolierendem Material im Vakuum verhindert werden.
    • – Die gesamte Chipkontaktfläche kann genützt werden, so dass hohe Ströme abgeleitet werden können.
    • – Durch die flächige Kontaktierung können die Chips homogen angesteuert werden.
    • – Die Induktivität des Kontaktes bei einer Kontaktfläche ist durch die flächenhafte Geometrie kleiner als beim Dickdrahtbonden.
    • – Die Kontaktierung führt zu hoher Zuverlässigkeit bei Vibrations- und mechanischer Schockbelastung.
    • – Höhere Lastwechselfestigkeit im Vergleich zu konkurrierenden Methoden wegen geringer thermomechanischer Spannungen.
    • – Es sind mehrere Verdrahtungsebenen zugänglich.
    • – Die beschriebene, planare Verbindungstechnik beansprucht eine geringe Bauhöhe. Es resultiert ein kompakter Aufbau.
    • – Bei mehrlagigen Verbindungsebenen sind großflächige Metallisierungslagen zur Abschirmung realisierbar. Dies wirkt sich insbesondere auf das EMV(Elektromagnetische Verträglichkeit)-Verhalten der Schaltung (Störemission, Störfestigkeit) sehr positiv aus.
  • Bevorzugte und vorteilhafte Ausgestaltungen der Vorrichtung ergeben sich aus den bevorzugten Ausgestaltungen des Verfahrens.
  • Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnung. Dabei zeigt:
  • 1 ein Verfahren zum Erzeugen einer Kontaktierstruktur an einem Leistungshalbleiter;
  • 2 ein alternatives Bauelement mit freitragenden Kontaktierstrukturen, während es noch bei einem Träger angeordnet ist;
  • 3 das Bauelement nach 2 mit freitragenden Kontaktierstrukturen, nachdem es von dem Träger abgelöst und an seinem Bestimmungsort verlötet ist, im Schnitt;
  • 4 das Bauelement nach 2 mit freitragenden Kontaktierstrukturen, nachdem es von dem Träger abgelöst und an seinem Bestimmungsort verlötet ist, in einer Aufsicht;
  • 5 ein weiteres alternatives Bauelement mit freitragenden Kontaktierstrukturen, während es noch an einem Träger angeordnet ist;
  • 6 das Bauelement nach 5 mit freitragenden Kontaktierstrukturen, nachdem es von dem Träger abgelöst ist;
  • 7 noch ein alternatives Bauelement mit freitragenden Kontaktierstrukturen, während es zur Herstellung an einem Träger angeordnet ist;
  • 8 das Bauelement nach 7 mit freitragenden Kontaktierstrukturen, nachdem es von dem Träger abgelöst ist.
  • In 1 erkennt man einen Träger 1 aus Teflon, auf dem ein Bauelement 2 in Form eines Halbleiterchips angeordnet ist.
  • Auf der oberen Oberfläche des Halbleiterchips 2 ist ein Kontakt mit einer vom Halbleiterchip 2 abgekehrten Kontaktfläche 210 vorhanden.
  • Ist beispielsweise der Halbleiterchip 2 ein Transistor, ist die Kontaktfläche die Kontaktfläche eines Kollektor- bzw. Drainkontaktes oder eines Emitter- bzw. Sourcekontaktes.
  • Die gesamte obere Oberfläche des mit dem Halbleiterchip 2 bestückten Trägers 1 ist durch die Oberfläche des Trägers 1 selbst und durch die freie Oberfläche des Halbleiterchips 2 gegeben, die durch die obere Oberfläche und die seitliche Oberfläche dieses Chips 2 bestimmt ist.
  • Auf die gesamte Oberfläche des mit dem Halbleiterchip 2 bestückten Trägers 1 wird im Schritt 301 eine Schicht 3 aus elektrisch isolierendem Kunststoffmaterial unter Vakuum aufgebracht, so dass die Schicht 3 aus elektrisch isolierendem Material die Oberfläche des mit dem Halbleiterchip 2 bestückten Trägers 1 mit den Kontaktflächen eng anliegend bedeckt und auf dieser Oberfläche haftet. Die Schicht 3 aus elektrisch isolierendem Material folgt dabei der durch die freiliegenden Teile der Oberfläche des Trägers und durch die freie Oberfläche des Halbleiterchips 2, die durch die obere Oberfläche und die seitliche Oberfläche dieses Chips 2 bestimmt ist, gegebenen Oberflächenkontur.
  • Das Aufbringen der Schicht 3 aus elektrisch isolierendem Material in Schritt 301 erfolgt durch Drucken, insbesondere Siebdrucken.
  • Besonders gut kann die Schicht 3 aus elektrisch isolierendem Material auch durch Auflaminieren einer Folie aufgebracht werden, insbesondere einer Folie aus einem Kunststoffmaterial auf Polyimid- oder Epoxidbasis. Zur besseren Haftung kann ein Temperschritt nachfolgen.
  • Die Schicht 3 aus elektrisch isolierendem Material dient als Isolator und als Träger einer im Weiteren aufgebrachten Schicht 4 aus elektrisch leitendem Material.
  • Typische Dicken der Schicht 3 aus elektrisch isolierendem Material liegen im Bereich von 25–150 μm, wobei größere Dicken auch aus Schichtenfolgen von dünneren Teilschichten aus elektrisch isolierendem Material erreicht werden können. Damit lassen sich vorteilhafterweise Isolationsfeldstärken im Bereich von einigen 10 kV/mm realisieren.
  • Das Aufbringen der Isolationsschicht erfolgt derart, dass die Kontaktfläche 210 teilweise frei bleibt (nicht dargestellt).
  • Nun wird in Schritt 302 die zu kontaktierende Kontaktfläche 210 des Bauelements durch öffnen eines Fensters 31 in der Schicht 3 aus elektrisch isolierendem Material freigelegt. Darüber hinaus werden Bereiche des Trägers 1 durch öffnen eines jeweiligen Fensters 31 in der Schicht 3 aus elektrisch isolierendem Material freigelegt.
  • Die Größe des Fensters, das zum Kontaktieren der Kontaktfläche (210) des Bauelements geöffnet wird, beträgt mehr als 60% der Größe des Bauelements, insbesondere mehr als 80%.
  • Das öffnen eines der Fenster 31 in der Schicht 3 aus elektrisch isolierendem Material wird vorzugsweise durch Laserablation vorgenommen.
  • Danach wird in Schritt 303 die freigelegte Kontaktfläche 210 des Bauelements und jeder freigelegte Bereich auf dem Träger 1 mit einer Schicht 4 aus elektrisch leitendem Material, vorzugsweise Metall, flächig kontaktiert, indem die freigelegte Kontaktfläche und die freigelegten Bereiche des Trägers 1 mit den üblichen Verfahren metallisiert und strukturiert und somit planar kontaktiert werden.
  • Beispielsweise kann die Schicht 4 aus elektrisch leitendem Material ganzflächig sowohl auf jede Kontaktfläche als auch auf die von der Oberfläche des Träges 1 abgekehrte obere Oberfläche der Schicht 3 aus elektrisch isolierendem Material aufgebracht und danach beispielsweise fotolithographisch so strukturiert werden, dass jede Kontaktfläche flächig kontaktiert bleibt und über die Kontaktfläche 210, die freigelegten Bereiche des Trägers 1 und die Schicht 3 aus isolierendem Material verlaufende Leiterbahnen 4, 6 entstehen.
  • Vorzugsweise werden dazu folgende Prozessschritte (semiadditiver Aufbau) durchgeführt:
    • i). Sputtern einer Ti-Haftschicht von ca. 100 nm Dicke und einer Cu-Leitschicht 4 von ca. 200 nm Dicke (Schritt 303).
    • ii). Fotolithographie unter Verwendung dicker Lackschichten oder von Fotofolien 5 (Schritt 304).
    • iii). Galvanische Verstärkung der freientwickelten Bereiche mit einer elektrisch leitenden Schicht 6 größerer Stärke. Hier sind Schichtdicken bis 500 μm möglich (Schritt 305).
    • iv). Lackentschichtung und Differenzätzen von Cu und Ti sowie Ablösen vom Träger (Schritt 306).
  • Es kann auch so vorgegangen werden, dass auf die von der Oberfläche des Substrats 1 abgekehrte obere Oberfläche der Schicht 3 aus elektrisch isolierendem Material eine Maske aufgebracht wird, welche die Kontaktfläche sowie Bereiche für die über die Kontaktfläche 210, die freigelegten Bereiche des Trägers 1 und die Schicht 3 aus isolierendem Material verlaufenden Leiterbahnen 4, 6 freilässt, und dass dann die Schicht 4 aus dem elektrisch leitenden Material ganzflächig auf die Maske und die Kontaktflächen 210 und 112 sowie die von der Maske freien Bereiche aufgebracht wird. Danach wird die Maske mit der darauf befindlichen Schicht 4 entfernt, so dass nur die flächig kontaktierte Kontaktfläche 210 und die über die Kontaktfläche 210, die freigelegten Bereiche des Trägers 1 und die Schicht 3 aus isolierendem Material verlaufenden Leiterbahnen 4, 6 auf den maskenfreien Bereichen übrig bleiben.
  • Jedenfalls ist danach eine Vorrichtung aus einem Bauelement 2 mit einer Oberfläche, auf der eine elektrische Kontaktfläche 210 angeordnet ist, bereitgestellt, bei der auf der Oberfläche ein Isolator in Form einer Schicht 3 aus elektrisch isolierendem Material aufgebracht ist, die eng an der Oberfläche anliegt und an der Oberfläche haftet und bei der die Schicht 3 aus elektrisch isolierendem Material bei den Kontaktflächen jeweils Fenster 31 aufweist, in welchem diese Kontaktfläche frei von der Schicht 3 aus elektrisch isolierendem Material und flächig mit einer Schicht 4 und beispielsweise zusätzlich mit einer Schicht 6 aus elektrisch leitendem Material kontaktiert ist. Spezielle Ausbildungen dieser Vorrichtung ergeben sich aus der vorstehenden Beschreibung.
  • Die in 2 dargestellte Vorrichtung wird mit einem ähnlichen Herstellungsverfahren produziert, wie die in 1 dargestellte. Die freitragenden Kontaktierstrukturen 3, 4, 6 des Bauelements 2 werden dabei mit den folgenden Prozessschritten hergestellt:
    • – Anordnen des Bauelements 2, das auch in Form eines Moduls vorliegen kann, bei einem oder mehrere geeignet geformten, mit Teflon oder ähnlichen Kunststoffen beschichteten Träger 1.
    • – Laminieren einer Schicht 3 aus elektrisch isolierendem Material in Form einer Kunststofffolie im Vakuum unter Druck und Temperatur über Bauelement 2 und Träger 1.
    • – Partielles Entfernen der Schicht 3 aus elektrisch isolierendem Material in Form einer Kunststofffolie unter anderem an den Kontaktflächen in Form von Anschlusspads des Bauelements 2 durch Laserablation.
    • – Aufbringen einer Schicht 4 aus elektrisch leitendem Material in Form einer dünnen, haftfesten Metallisierung, beispielsweise einer Titan-Haftschicht, insbesondere durch Sputtern oder Aufdampfen.
    • – Aufbringen und Strukturieren eines Lackes, beispielsweise durch Spincoaten, Lacksprühen, elektrophoretische Belackung und anschließende Fotolithographie oder durch einen Druckprozess.
    • – Galvanische Verstärkung der freiliegenden Metallstrukturen der Schicht 4 aus elektrisch leitendem Material mit einer elektrisch leitenden Schicht 6 größerer Stärke aus Kupfer mit einer optional nachfolgenden Nickel-Gold-Abdeckung.
    • – Eventuelles Abdecken des Bauelements 2 durch eine zweite Folie mit anschließender partieller Laserablation oder durch eine Kunststoffabdeckung 7 im Overmold-Prozess oder als Globtop.
    • – Ablösen des Bauelements 2 und der hergestellten Metall/Kunststoff-Kontaktierstrukturen 3, 4, 6 vom Träger 1.
    • – Eventuelles partielles Abätzen der Haftschicht 4 von den Metallstrukturen 6, um eine gute Lötfähigkeit zu erreichen.
    • – Eventuelles Formen der entstandenen freitragenden Metall/Kunststoff-Kontaktierstrukturen 3, 4, 6.
  • Die Kontaktierstrukturen (Anschlusskontaktstrukturen) werden dabei also direkt auf dem Bauelement 2 erzeugt. Damit entfällt die Verbindungstechnik, also das Löten oder Drahtbonden, zwischen dem Bauelement und dem aus dem Stand der Technik bekannten Kontaktelement in Form eines Leadframes oder Spiders. Die dabei zur direkten elektrischen Anbindung erzeugte Leiterbahn 4, 6 in Form einer Kupferfolie ist nieder induktiv, für hohe Ströme geeignet und kostengünstig. Darüber hinaus hat die Technologie im Vergleich zu einer Bondverbindung eine sehr geringe Bauhöhe, da der Bondloop entfällt. Die Technologie kann auch zur Herstellung von Anschlussstrukturen von Bauelementen in Form von Modulen eingesetzt werden, die mehrere Einzelbauelemente enthalten.
  • Wie man in 2 erkennen kann, ist das Bauelement 2 auf einer Kupferschicht auf Mitteln 8 zur Hitzeabfuhr (Heatsink) angeordnet, während die freitragendenden Kontaktierstrukturen 3, 4, 6 hergestellt werden. Das Bauelement 2 und die Mittel 8 zur Hitzeabfuhr sind dabei von Trägern 1 umgeben, die links und rechts vom Bauelement 2 und den Mitteln 8 zur Hitzeabfuhr angeordnet sind. Statt zweier Träger 1 können aber auch zwei Teilträger desselben Trägers zum Einsatz kommen. Insbesondere, wenn Kontaktierstrukturen geschaffen werden sollen, die das Bauelement 2 rundum, also nach allen vier Seiten, kontaktierbar machen sollen, können die Teilträger zu demselben Träger gehören, der sich dann in Form einer Trägerplatte um das Bauelement herum erstreckt, das in einer Aussparung dieser Trägerplatte angeordnet ist.
  • Im Schritt 306 wird das Bauelement 2 mit den freitragenden Kontaktierstrukturen 3, 4, 6 und der Kunststoffabdeckung 7 vom Träger 1 abgelöst und im Schritt 307 an seinem Bestimmungsort eingebaut.
  • Dazu wird, wie in 3 im Schnitt und in 4 in einer Draufsicht dargestellt, das Bauelement 2 über seine Mittel 8 zur Hitzeabfuhr mittels eines Wärme leitenden Klebers 8 oder einer solchen Folie mit einem Metallgehäuse 9 verklebt. Die elektrisch leitende Kupferschicht 6 größerer Stärke wird an Kontaktflächen, an denen sie von der Schicht 4 aus elektrisch leitendem Material in Form einer Haftschicht befreit worden ist, mit Leiterbahnen 11 einer Leiterplatte, insbesondere einer PCB-Leiterplatte, verbunden. Dies geschieht über Lötverbindungen 12. Im dargestellten Ausführungsbeispiel ist das Bauelement 2 ein Leistungstransistor und entsprechend sind auf der Leiterplatte 10 Leiterbahnen 11 für den Kollektor C, das Gate GATE und den Emitter E des Transistors vorhanden, mit denen dieser verbunden wird.
  • Das Ausführungsbeispiel nach 5 unterscheidet sich von dem nach 2 dadurch, dass das Bauelement 2 nicht bei, sondern auf dem Träger 1 angeordnet ist. Darüber hinaus ist der Träger 1 in zweierlei Hinsicht besonders ausgestaltet.
  • Zum einen verfügt er über eine Halterung 13, in der das Bauelement 2 während des Herstellungsprozesses sicher gehalten wird. Zum anderen sind im Träger 1 Auswerfer 14 angeordnet, die aus dem Träger 1 herausfahrbar sind und beim Herausfahren das Bauelement 2 mit den freitragenden Kontaktierstrukturen 3, 4, 6, also der eventuell noch teilweise vorhandenen Schicht 3 aus elektrisch isolierendem Material und den Leiterbahnen 4, 6 aus der Schicht 4 aus elektrisch leitendem Material und der elektrisch leitenden Schicht 6 größerer Stärke, und mit der Abdeckung 7 in Form eines Globtops auswerfen.
  • Der Schritt 306 umfasst neben dem Ablösen in Form von Auswerfen auch ein Ätzen, insbesondere Wegätzen, der durch eine Titanhaftschicht gebildeten Schicht 4 aus elektrisch leitendem Material an den Stellen, an denen die elektrisch leitende Kupferschicht 6 größerer Stärke später verlötet werden soll.
  • In 6 ist dieses Bauelement 2 mit den freitragenden Kontaktierstrukturen und der Abdeckung im vereinzelten, handelbaren Zustand dargestellt. Die Leiterbahnen 4, 6 der freitragenden Kontaktierstrukturen 3, 4, 6 weisen durch ihren Herstellungsprozess die Form einer Kupferfolie auf und sind deshalb besonders niederinduktiv und für hohe Ströme geeignet.
  • Das in den 7 und 8 dargestellte Ausführungsbeispiel unterscheidet sich von dem in den 5 und 6 dargestellten dadurch, dass das Bauelement 2 in Form eines Chips nicht in einer Halterung des Trägers, sondern in einer Vertiefung des Trägers 1 angeordnet ist, deren Tiefe in etwa der Höhe des Bauelements entspricht und deren Abmessungen senkrecht zu ihrer Tiefe in etwa den Abmessungen des Bauelementes senkrecht zu seiner Höhe entsprechen. Dadurch wird die an dem Bauelement 2 hergestellte Kontaktierstruktur 3, 4, 6 nicht zur bei der Herstellung des Bauelements 2 unten befindlichen Seite des Bauelements 2 herabgeführt, sondern verbleibt in etwa auf dem Niveau oder oberhalb des Niveaus der bei der Herstellung oben befindlichen Seite des Bauelements 2. Dies hat den Vorteil, dass die zu kontaktierende elektrisch leitende Schicht 6 größerer Stärke an ihren Kontaktflächen nicht erst von der Haftschicht oder der Folie befreit werden muss, da direkt ihre bei der Herstellung nach oben weisenden, blanken Flächen zum Verlöten benutzt werden können, indem das Bauelement 2 mit seiner bei der Herstellung oben befindlichen Seite zu einem Substrat weisend an diesem angeordnet werden kann. Dazu werden, was auch für die anderen Ausführungsbeispiele gilt, die Kontaktflächen 610, also die lötbaren Leads, der elektrisch leitenden Schicht 6 größerer Stärke der Leiterbahn 4, 6 mit aus der SMD-Technik bekannten Verfahren korrekt platziert und verlötet. Auf der bestückten PCB-Leiterplatte kann aber auch eine Bügellöttechnik wie beim TAB verwendet werden.

Claims (20)

  1. Verfahren zum Herstellen eines Bauelements (2) mit einer Kontaktierstruktur, wobei das Bauelement (2) eine elektrische Kontaktfläche (210) aufweist, bei dem – eine Schicht (3) aus elektrisch isolierendem Material auf dem Bauelement (2) und einem an dem oder bei dem Bauelement angeordneten Träger (1) aufgebracht wird, – eine Schicht (4) aus elektrisch leitendem Material auf der Schicht (3) aus elektrisch isolierendem Material und der elektrischen Kontaktfläche (210) des Bauelements aufgebracht wird, – bei dem die Schicht (3) aus elektrisch isolierendem Material vom Träger (1) abgelöst wird, wobei – die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise beim Aufbringen der Schicht (3) aus elektrisch isolierendem Material frei bleibt und nach dem Aufbringen der Schicht (3) aus elektrisch isolierendem Material freigelegt wird.
  2. Verfahren nach Anspruch 1, – bei dem die Schicht (4) aus elektrisch leitendem Material zusätzlich auf einem Bereich des Trägers (1) aufgebracht wird, der nicht von der Schicht (3) aus elektrisch isolierendem Material bedeckt ist, – bei dem die Schicht (4) aus elektrisch leitendem Material vom Träger (1) abgelöst wird.
  3. Verfahren zum Herstellen eines Bauelements (2) mit einer Kontaktierstruktur, wobei das Bauelement (2) eine elektrische Kontaktfläche (210) aufweist, bei dem – eine Schicht (3) aus elektrisch isolierendem Material auf dem Bauelement (2) aufgebracht wird, – eine Schicht (4) aus elektrisch leitendem Material auf der Schicht (3) aus elektrisch isolierendem Material, der elektrischen Kontaktfläche (210) des Bauelements und einem am o der bei dem Bauelement angeordneten Träger (1) aufgebracht wird, – bei dem die Schicht (4) aus elektrisch leitendem Material vom Träger (1) abgelöst wird, wobei – die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise beim Aufbringen der Schicht (3) aus elektrisch isolierendem Material frei bleibt und nach dem Aufbringen der Schicht (3) aus elektrisch isolierendem Material freigelegt wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Bauelement, die Schicht (3) aus elektrisch isolierendem Material und/oder die Schicht (4) aus elektrisch leitendem Material zumindest teilweise vergossen und/oder abgedeckt werden.
  5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Träger (1) verwendet wird, der zumindest teilweise eine geringe Oberflächenhaftung aufweist, insbesondere teflonbeschichtet und/oder aus Teflon ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Träger (1) verwendet wird, der eine Halterung für das Bauelement aufweist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Träger (1) verwendet wird, der einen Auswerfer zum Ablösen aufweist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise beim Aufbringen der Schicht (3) aus elektrisch isolierendem Material frei bleibt und nach dem Aufbringen der Schicht (3) aus elektrisch isolierendem Material freigelegt wird, indem in der Schicht (3) aus elektrisch isolierendem Material ein Fenster mit mehr als 60% der Größe der Seite und/oder Fläche des Bauelementes geöffnet wird, insbesondere mit mehr als 80%.
  9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise beim Aufbringen der Schicht (3) aus elektrisch isolierendem Material frei bleibt und nach dem Aufbringen der Schicht (3) aus elektrisch isolierendem Material freigelegt wird, indem in der Schicht (3) aus elektrisch isolierendem Material ein Fenster mit nicht mehr als 99,9% der Größe der Seite und/oder Fläche des Bauelementes geöffnet wird, insbesondere mit nicht mehr als 95%.
  10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Schicht (3) aus elektrisch isolierendem Material mithilfe einer oder mehrerer der folgenden Vorgehensweisen aufgebracht wird: Drucken, insbesondere Siebdrucken, und Auflaminieren einer Folie.
  11. Verfahren nach einem der vorhergehenden Ansprüche, bei dem für die Schicht (3) aus elektrisch isolierendem Material eine Folie aus einem Kunststoffmaterial auf Polyimid Polyethylen-, Polyphenol-, Polyetheretherketon- und/oder auf Epoxidbasis verwendet wird.
  12. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Schicht (3) aus elektrisch isolierendem Material durch Auflaminieren einer Folie aufgebracht wird und nach dem Auflaminieren der Folie ein Temperschritt durchgeführt wird.
  13. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Schicht (3) aus elektrisch isolierendem Material eine Dicke von 25 bis 150 μm hat.
  14. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Bauelement (2) ein Leistungselektronikbauelement ist, insbesondere ein Leistungshalbleiter.
  15. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Bauelement (2) mindestens 70 μm dick ist, insbesondere mindestens 100 μm.
  16. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Bauelement eine Oberflächenkontur bildet und bei dem die Schicht (3) aus elektrisch isolierendem Material so auf dem Bauelement (2) aufgebracht wird, dass die Schicht (3) aus elektrisch isolierendem Material der gebildeten Oberflächenkontur folgt.
  17. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise durch Laserablation freigelegt wird.
  18. Verfahren nach einem der vorhergehenden Ansprüche, bei dem für die Schicht (3) aus elektrisch isolierendem Material ein fotoempfindliches Material verwendet wird und die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise durch einen fotolithographischen Prozess freigelegt wird.
  19. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Schicht (4) aus elektrisch leitendem Material in mehreren übereinander angeordneten Teilschichten aus unterschiedlichem, elektrisch leitenden Material aufgebracht wird, wobei insbesondere eine obere Teilschicht durch galvanisches Aufwachsen aufgebracht wird.
  20. Verfahren nach einem der vorhergehenden Ansprüche, bei dem zum Herstellen einer mehrlagigen Vorrichtung die Schritte Aufbringen der Schicht aus elektrisch isolierendem Material, Freilegen der Kontaktflächen und Aufbringen der Schicht aus elektrisch leitendem Material mehrmals durchgeführt werden.
DE10308928A 2003-02-28 2003-02-28 Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements Expired - Fee Related DE10308928B4 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE10308928A DE10308928B4 (de) 2003-02-28 2003-02-28 Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements
EP04702322A EP1597755A2 (de) 2003-02-28 2004-01-15 Direkt auf ungehäusten bauelementen erzeugte freitragende kontaktierstrukturen
US10/547,174 US7368324B2 (en) 2003-02-28 2004-01-15 Method of manufacturing self-supporting contacting structures
KR1020057016079A KR20050106467A (ko) 2003-02-28 2004-01-15 하우징없이 부품들상에 직접적으로 형성된 자기 지지 접촉구조들
CNA2004800052104A CN1754255A (zh) 2003-02-28 2004-01-15 直接在无外壳的器件上产生单端固定的接触结构
PCT/EP2004/000263 WO2004077546A2 (de) 2003-02-28 2004-01-15 Direkt auf ungehäusten bauelementen erzeugte freitragende kontaktierstrukturen
JP2005518520A JP2006519475A (ja) 2003-02-28 2004-01-15 ケーシングのないモジュール上に直接に形成された自立コンタクト構造体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10308928A DE10308928B4 (de) 2003-02-28 2003-02-28 Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements

Publications (2)

Publication Number Publication Date
DE10308928A1 DE10308928A1 (de) 2004-09-09
DE10308928B4 true DE10308928B4 (de) 2009-06-18

Family

ID=32842057

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10308928A Expired - Fee Related DE10308928B4 (de) 2003-02-28 2003-02-28 Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements

Country Status (7)

Country Link
US (1) US7368324B2 (de)
EP (1) EP1597755A2 (de)
JP (1) JP2006519475A (de)
KR (1) KR20050106467A (de)
CN (1) CN1754255A (de)
DE (1) DE10308928B4 (de)
WO (1) WO2004077546A2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009036418A1 (de) * 2009-08-06 2011-02-10 Siemens Aktiengesellschaft Wellenleiter, insbesondere beim Dielektrikum-Wand-Beschleuniger

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7208347B2 (en) * 2003-02-28 2007-04-24 Siemens Aktiengesellschaft Connection technology for power semiconductors comprising a layer of electrically insulating material that follows the surface contours
DE102004057494A1 (de) * 2004-11-29 2006-06-08 Siemens Ag Metallisierte Folie zur flächigen Kontaktierung
DE102006012007B4 (de) * 2005-03-16 2013-05-16 Infineon Technologies Ag Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten und Verfahren zur Herstellung desselben und dessen Verwendung
DE102005037321B4 (de) 2005-08-04 2013-08-01 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauteilen mit Leiterbahnen zwischen Halbleiterchips und einem Schaltungsträger
DE102006013076A1 (de) * 2006-03-22 2007-09-27 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleiterbauelement mit Passivierungsschicht und zugehöriges Herstellungsverfahren
US7524775B2 (en) 2006-07-13 2009-04-28 Infineon Technologies Ag Method for producing a dielectric layer for an electronic component
DE102007007142B4 (de) 2007-02-09 2008-11-13 Infineon Technologies Ag Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung
US7759777B2 (en) 2007-04-16 2010-07-20 Infineon Technologies Ag Semiconductor module
DE102007017831B8 (de) * 2007-04-16 2016-02-18 Infineon Technologies Ag Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls
US7879652B2 (en) * 2007-07-26 2011-02-01 Infineon Technologies Ag Semiconductor module
US7955901B2 (en) 2007-10-04 2011-06-07 Infineon Technologies Ag Method for producing a power semiconductor module comprising surface-mountable flat external contacts
US8618674B2 (en) * 2008-09-25 2013-12-31 Infineon Technologies Ag Semiconductor device including a sintered insulation material
US8710665B2 (en) 2008-10-06 2014-04-29 Infineon Technologies Ag Electronic component, a semiconductor wafer and a method for producing an electronic component
DE102012216926A1 (de) * 2012-09-20 2014-03-20 Jumatech Gmbh Verfahren zur Herstellung eines Leiterplattenelements sowie Leiterplattenelement

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995009438A1 (en) * 1993-09-30 1995-04-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
US5637922A (en) * 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US5653019A (en) * 1995-08-31 1997-08-05 Regents Of The University Of California Repairable chip bonding/interconnect process
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
DE10004410A1 (de) * 2000-02-02 2001-08-16 Infineon Technologies Ag Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung
US20020039464A1 (en) * 1998-10-09 2002-04-04 Tetsuzo Yoshimura Optical reflective structures and method for making

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE9109295U1 (de) 1991-04-11 1991-10-10 Export-Contor Aussenhandelsgesellschaft Mbh, 8500 Nuernberg, De
US5291066A (en) * 1991-11-14 1994-03-01 General Electric Company Moisture-proof electrical circuit high density interconnect module and method for making same
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
SG83785A1 (en) * 1999-04-30 2001-10-16 Esec Trading Sa Apparatus and method for mounting semiconductor chips on a substrate
US7208347B2 (en) * 2003-02-28 2007-04-24 Siemens Aktiengesellschaft Connection technology for power semiconductors comprising a layer of electrically insulating material that follows the surface contours
CN100468670C (zh) * 2003-02-28 2009-03-11 西门子公司 带有大面积接线的功率半导体器件的连接技术

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995009438A1 (en) * 1993-09-30 1995-04-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
US5637922A (en) * 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US5653019A (en) * 1995-08-31 1997-08-05 Regents Of The University Of California Repairable chip bonding/interconnect process
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US20020039464A1 (en) * 1998-10-09 2002-04-04 Tetsuzo Yoshimura Optical reflective structures and method for making
DE10004410A1 (de) * 2000-02-02 2001-08-16 Infineon Technologies Ag Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009036418A1 (de) * 2009-08-06 2011-02-10 Siemens Aktiengesellschaft Wellenleiter, insbesondere beim Dielektrikum-Wand-Beschleuniger
DE102009036418B4 (de) * 2009-08-06 2011-06-22 Siemens Aktiengesellschaft, 80333 Wellenleiter, insbesondere beim Dielektrikum-Wand-Beschleuniger

Also Published As

Publication number Publication date
US20060248716A1 (en) 2006-11-09
WO2004077546A3 (de) 2005-05-19
KR20050106467A (ko) 2005-11-09
US7368324B2 (en) 2008-05-06
DE10308928A1 (de) 2004-09-09
EP1597755A2 (de) 2005-11-23
CN1754255A (zh) 2006-03-29
WO2004077546A2 (de) 2004-09-10
JP2006519475A (ja) 2006-08-24

Similar Documents

Publication Publication Date Title
DE10335153B4 (de) Schaltungsanordnung auf einem Substrat, die einen Bestandteil eines Sensors aufweist, und Verfahren zum Herstellen der Schaltungsanordnung auf dem Substrat
DE102006021959B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE10308928B4 (de) Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements
DE102007027378B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements
WO2003030247A2 (de) Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen
EP1597757A2 (de) Verbindungstechnik für leistungshalbleiter mit einer der oberflächenkontur folgenden schicht aus elektrisch isolierendem material
DE102007009521B4 (de) Bauteil und Verfahren zu dessen Herstellung
WO2007025521A2 (de) Verfahren zur herstellung eines halbleiterbauelements mit einer planaren kontaktierung und halbleiterbauelement
DE102009035623B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung, Anordnung aus integrierten Leistungsgehäusen, integriertes Leistungshalbleitergehäuse und Verfahren zum Herstellen von Halbleitergehäusen
DE10314172B4 (de) Verfahren zum Betreiben einer Anordnung aus einem elektrischen Bauelement auf einem Substrat und Verfahren zum Herstellen der Anordnung
DE102004019431A1 (de) Hybrider Leiterplattenaufbau zur kompakten Aufbautechnik von elektrischen Bauelementen
DE10351028A1 (de) Halbleiter-Bauteil sowie dafür geeignetes Herstellungs-/Montageverfahren
DE10329329B4 (de) Hochfrequenz-Gehäuse und Verfahren zu seiner Herstellung
DE102016103585A1 (de) Chip-Integrierendes Package mit Lötbarem Elektrischen Kontakt
DE102006012007A1 (de) Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten und Verfahren zur Herstellung desselben
WO2004077547A2 (de) Verbindungstechnik für leistungshalbleiter mit grossflächigen anschlüssen
DE10029269B4 (de) Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten
DE102020120139B4 (de) Ein halbleiterbauelementpackage mit seitenwänden, die mit kontaktpads eines halbleiterdies verbunden sind und ein verfahren zu seiner herstellung
DE102009040627A1 (de) Verfahren zum Herstellen eines elektronischen Systems
WO2005101480A2 (de) Mit planarer verbindungstechnik auf einem insbesondere elektrisch leitendem substrat aufgebaute schaltung
WO2004100259A2 (de) Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
DE102004019442A1 (de) An planarer Verbindung angeordneter Kühlkörper
WO2005078793A1 (de) Verfahren zur herstellung eines leistungsmoduls und leistungsmodul
DE102007002807A1 (de) Chipanordnung und Verfahren zur Herstellung einer Chipanordnung
WO2006058860A2 (de) Wärmeaustauschvorrichtung für ein halbleiterbauelement und verfahren zu ihrer herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee