EP1597755A2 - Direkt auf ungehäusten bauelementen erzeugte freitragende kontaktierstrukturen - Google Patents

Direkt auf ungehäusten bauelementen erzeugte freitragende kontaktierstrukturen

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EP1597755A2
EP1597755A2 EP04702322A EP04702322A EP1597755A2 EP 1597755 A2 EP1597755 A2 EP 1597755A2 EP 04702322 A EP04702322 A EP 04702322A EP 04702322 A EP04702322 A EP 04702322A EP 1597755 A2 EP1597755 A2 EP 1597755A2
Authority
EP
European Patent Office
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layer
component
insulating material
electrically insulating
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04702322A
Other languages
English (en)
French (fr)
Inventor
Karl Weidner
Eckhard Wolfgang
Jörg ZAPF
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
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Withdrawn legal-status Critical Current

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    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y10T29/49149—Assembling terminal to base by metal fusion bonding

Definitions

  • connection pads of unhoused electronic components to larger, solderable contact elements.
  • the component to be contacted is placed on a mostly metallic, stamped contact carrier, the so-called lead frame, and the connection pads of the component are electrically connected to the individual leads of the contact carrier by wire bonding.
  • Components are the use of the so-called tape automated bonding (TAB) technology.
  • TAB tape automated bonding
  • flexible structures with narrow, solderable internal contacts and wide, solderable external contacts are produced, the so-called spiders.
  • the connection pads of the component to be contacted are connected to the internal contacts.
  • the external contacts are used to make contact with the circuit carrier.
  • the object of the present invention is to provide an alternative and less expensive possibility for
  • the invention is based on the idea of first creating a self-supporting, planar conductor and / or insulator structure on a carrier and then detaching it therefrom. Accordingly, in a method for producing a component with a contact structure, a layer of electrically insulating material is applied to the component and a carrier arranged on and / or in the component. In particular, the carrier does not have to be covered over the entire area by the layer of electrically insulating material. An electrical contact surface of the component remains free when the layer of electrically insulating material is applied and / or is exposed after the layer of electrically insulating material is applied. Then, in a further step, a layer of electrically conductive material is applied to the layer of electrically insulating material and the electrical contact surface of the component. Finally, the layer of electrically insulating material is detached from the carrier.
  • the layer of electrically conductive material can also be applied to an area of the carrier that is not covered by the layer of electrically insulating material. Then, in addition to the layer of electrically insulating material, the layer of electrically conductive material is finally detached from the carrier.
  • a layer of electrically insulating material is applied to the component in a method for producing a component with a contacting structure.
  • An electrical contact surface of the component remains free when the layer of electrically insulating material is applied and / or is exposed after the layer of electrically insulating material is applied.
  • the carrier does not have to be covered over the entire area by the layer of electrically conductive material.
  • the layer of electrically insulating material is detached from the carrier.
  • the layer of insulating material and the layer of electrically conductive material form a planar, self-supporting contacting structure in the form of a conductor / insulator structure on the component.
  • the component and the layers can then be at least partially housed and / or covered by a cover.
  • a cover for example, the component, the layer of electrically insulating material and / or the layer of electrically conductive material, in particular with one another, are cast. This can take the form of a
  • Drop passivation or a frame encapsulation (Silgel).
  • another film can also be laminated on.
  • a nickel / gold protective layer can also be used.
  • the carrier preferably has at least partially a low surface adhesion.
  • it is coated with Teflon and / or made of Teflon.
  • the carrier can also have a holder for the component and / or an ejector for detaching the layer of electrically conductive and / or the layer of electrically insulating material.
  • Methods particularly suitable for power components for which a contact window and a contact area of appropriate size are provided when contacting a flat conductor are provided.
  • the window is in particular on the largest and / or on the side facing away from the carrier
  • Component opened and preferably has an absolute size of more than 50 mm 2 , in particular more than 70 mm 2 or even more than 100 mm 2 .
  • the layer of electrically insulating material can also be applied in such a way that the contact surface of the component remains at least partially free by a window with more than 60% of the size of the side and / or surface of the component opened at which the window is open, in particular more than 80%.
  • the size of the window should not be more than 99.9% of the size of the side and / or area of the component on which the window is opened, in particular not more than 99% and more preferably not more than 95%.
  • the carrier and the component form a surface contour.
  • the layer of electrically insulating material is applied in particular to the carrier and the component in such a way that the layer of electrically insulating material follows the surface contour formed from the carrier and the component, that is to say that the layer of electrically insulating material corresponds to that of Carrier and component formed surface contour runs on the surface contour. If, on the other hand, logic chips are embedded in a polymer according to the prior art, only the underside of the polymer layer follows the surface contour, but not the polymer layer itself.
  • the layer of electrically insulating material follows the surface contour formed from the carrier and the component, there are two advantages, in particular if a power component is used as the component. On the one hand, a sufficient thickness of the layer of electrically insulating material is guaranteed over the edges of the component facing away from the carrier, so that breakdown at high voltages or field strengths is prevented. On the other hand, in addition to the generally very high power component, the layer of electrically insulating material is not so thick that it would be problematic to later expose and contact contact surfaces on conductor tracks of a substrate on which the component is to be arranged later.
  • the thickness of the layer of electrically insulating material above the carrier deviates in its rectilinear region by less than 50% from its thickness above the component in its rectilinear region, in particular by less than 20%.
  • the thicknesses are preferably approximately the same, that is to say deviate from one another by less than 5% or even less than 1%.
  • the percentages relate in particular to the thickness of the layer above the component in its rectilinear area, which accordingly indicates 100%.
  • the rectilinear region is used because the layer in the inner edges of the carrier and the component is generally thicker, and generally thinner over the edges of the component facing away from the carrier.
  • the layer of electrically insulating material is in particular made of plastic. Depending on the further processing, it can be photosensitive or non-photosensitive.
  • curtain casting dipping, in particular one-sided dipping, spraying, in particular electrostatic spraying, printing, in particular screen printing, overmolding, dispensing, spin coating, laminating a film.
  • the layer of electrically insulating material is not a film.
  • the lamination is advantageously carried out in a vacuum press. Vacuum deep drawing, hydraulic vacuum pressing, vacuum gas pressure pressing or similar laminating processes are also conceivable. The pressure is advantageously applied isostatically.
  • the lamination is carried out, for example, at temperatures from 100 ° C to 250 ° C and a pressure of 1 bar to 10 bar.
  • the exact process parameters of lamination i.e. pressure, temperature, time etc., depend, among other things, on the topology of the component and the carrier, the plastic material of the film and the thickness of the film.
  • the film can consist of any thermoplastics, thermosets and mixtures thereof.
  • a film made of a plastic material based on polyimide (PI), polyethylene (PE), polyphenol, polyether ether ketone (PEEK) and / or epoxy is preferably and advantageously used as the film.
  • the film can have an adhesive coating to improve the adhesion to the surface.
  • the substrate surface can also be coated with an adhesion promoter, preferably silane compounds. After lamination, a tempering step is carried out in particular. The heat treatment and crosslinking improve adhesion, thermal, physical and mechanical properties of the film on the surface.
  • the layer of electrically conductive material that is to say for two-dimensional contact
  • physical or chemical deposition of the electrically conductive material is advantageously carried out.
  • Such physical processes are sputtering and vapor deposition (Physical Vapor Deposition, PVD).
  • Chemical deposition can be carried out from the gaseous phase (Chemical Vapor Deposition, CVD) and / or liquid phase (Liquid Phase Chemical Vapor Deposition). It is also conceivable that a thin electrically conductive partial layer, for example made of titanium / copper, is first applied by one of these methods, on which a thicker electrically conductive partial layer, for example made of copper, is then deposited.
  • the layer of electrically insulating material is designed so that a height difference of up to 1000 ⁇ m can be overcome.
  • the height difference is caused, among other things, by the topology of the carrier and the semiconductor chips arranged on and / or in the carrier.
  • the thickness of the layer of electrically insulating material can be 10 ⁇ m to 500 ⁇ m.
  • a layer of electrically insulating material with a thickness of 25 to 150 ⁇ m is preferably applied.
  • the application is repeated until a certain thickness of the layer of electrically insulating material is reached.
  • partial layers made of electrically insulating material of smaller thickness are processed to form a layer made of electrically insulating material of higher thickness.
  • These sublayers electrically insulating material advantageously consist of a kind of plastic material. It is also conceivable that the partial layers made of electrically insulating material consist of several different plastic materials. The result is a layer made of partial layers of electrically insulating material.
  • the electrical contact surface of the component can be left free when the layer of electrically insulating material is applied and / or later exposed.
  • the complete or partial release already during application can be realized particularly advantageously if the layer of electrically insulating material is applied in the form of a film.
  • a film with one or more corresponding openings or windows can be used from the outset, which can be created beforehand, for example, by inexpensive punching or cutting.
  • a window in the layer of electrically insulating material is opened by laser ablation to expose the electrical contact surface of the component.
  • a wavelength of a laser used for this is between 0.1 ⁇ m and 11 ⁇ m.
  • the power of the laser is between 1 W and 100 W.
  • a CO 2 laser with a wavelength of 9.24 ⁇ m is preferably used.
  • the windows are opened without damaging a chip contact made of aluminum, gold or copper, which may be under the layer of electrically insulating material.
  • a photosensitive layer made of electrically insulating material is used and a window is opened by a photolithographic process to expose the electrical contact surface of the component.
  • the photolithographic process includes exposing the photosensitive layer electrically insulating material and developing and thus removing the exposed or unexposed areas of the layer of electrically insulating material.
  • a cleaning step is optionally carried out in which remnants of the layer of electrically insulating material are removed.
  • the cleaning step is carried out, for example, by wet chemistry. In particular, a plasma cleaning process is also conceivable.
  • a layer of several partial layers of different, electrically conductive material arranged one above the other is used.
  • different metal layers are applied one above the other.
  • the number of sub-layers or metal layers is, in particular, 2 to 5.
  • a sub-layer functioning as a diffusion barrier can be integrated, for example, by the electrically conductive layer composed of a plurality of sub-layers.
  • Such a sub-layer consists, for example, of one
  • Titanium-tungsten alloy TiW
  • a partial layer that promotes or improves adhesion is advantageously applied directly to the surface to be contacted.
  • Such a partial layer consists, for example, of titanium.
  • At least one conductor track is produced from the electrically conductive material after the two-dimensional contacting and / or on the layer.
  • the conductor track can be applied to the layer.
  • the layer is structured to produce the conductor track.
  • the conductor track is used, for example, to make electrical contact with a semiconductor chip.
  • the structuring is usually carried out in a photolithographic process.
  • a photoresist can be applied to the electrically conductive layer, dried and then exposed and developed.
  • a tempering step may follow in order to stabilize the applied photoresist against subsequent treatment processes.
  • Conventional positive and negative resists (coating materials) can be used as photoresist.
  • the photo lacquer is applied, for example, by a spraying or dipping process.
  • another structurable material can be used with one or more of the following
  • Procedures are applied: curtain casting, dipping, in particular one-sided dipping, spraying, in particular electrostatic spraying, printing, in particular screen printing, overmolding, dispensing, spin coating, laminating a film.
  • photosensitive foils can also be used, which are laminated on and exposed and developed in a manner comparable to the applied photoresist layer.
  • the following can be used to produce the conductor track: in a first sub-step, the electrically conductive layer is structured and in a subsequent sub-step a further metallization is applied to the conductor track produced.
  • the conductor track is reinforced.
  • copper is electrodeposited to a thickness of 1 ⁇ m to 400 ⁇ m on the conductor track produced by structuring.
  • the photoresist layer or the laminated film or the structurable material used alternatively is then removed. This can be done, for example, with an organic solvent, a alkaline developer or the like. Subsequent differential etching removes the flat, metallically conductive layer that is not reinforced with the metallization.
  • the reinforced conductor track is retained.
  • the steps of laminating, exposing, contacting and generating the conductor track repeatedly performed '.
  • the invention advantageously provides a novel technology for the electrical contacting and wiring of connection pads or contact surfaces which are arranged on semiconductor chips, in particular on power semiconductor chips.
  • the flat connection and the special insulation result in a low-inductance connection in order to enable fast and low-loss switching.
  • An electrical insulation layer is produced by applying the layer of electrically insulating material.
  • the production of the insulation layer by applying the layer of electrically insulating material according to the invention offers the following advantages: Use at high temperatures. With a suitable choice of material, a layer of electrically insulating material is heat-resistant up to 300 ° C.
  • the entire chip contact area can be used so that high currents can be derived.
  • the chips can be controlled homogeneously due to the flat contact.
  • the inductance of the contact in a contact area is smaller due to the areal geometry than with thick wire bonding.
  • Preferred and advantageous configurations of the device result from the preferred configurations of the method.
  • FIG. 1 shows a method for producing a contact structure on a power semiconductor
  • Figure 2 shows an alternative component with self-supporting
  • Figure 3 shows the component of Figure 2 with self-supporting
  • Figure 4 shows the component of Figure 2 with self-supporting
  • FIG. 5 shows a further alternative component with self-supporting contacting structures while it is still arranged on a carrier;
  • Figure 6 shows the component of Figure 5 with self-supporting
  • FIG. 7 shows an alternative component with self-supporting contacting structures while it is arranged on a carrier for production; 8 shows the component according to FIG. 7 with self-supporting contacting structures after it has been detached from the carrier.
  • FIG. 1 shows a carrier 1 made of Teflon on which a component 2 in the form of a semiconductor chip is arranged.
  • a contact with a contact surface 210 facing away from the semiconductor chip 2 is present on the upper surface of the semiconductor chip 2.
  • the contact area is the contact area of a collector or drain contact or an emitter or source contact.
  • the entire upper surface of the carrier 1 equipped with the semiconductor chip 2 is given by the surface of the carrier 1 itself and by the free surface of the semiconductor chip 2, which is determined by the upper surface and the lateral surface of this chip 2.
  • a layer 3 of electrically insulating plastic material is vacuum-coated onto the entire surface of the carrier 1 equipped with the semiconductor chip 2 applied so that the layer 3 of electrically insulating material covers the surface of the carrier 1 equipped with the semiconductor chip 2 with the contact surfaces in a closely fitting manner and adheres to this surface.
  • the layer 3 made of electrically insulating material follows the surface contour given by the exposed parts of the surface of the carrier and by the free surface of the semiconductor chip 2, which is determined by the upper surface and the lateral surface of this chip 2.
  • the layer 3 made of electrically insulating material is preferably applied in step 301 using one or more of the following procedures: curtain casting, dipping, in particular one-sided dipping, spraying, in particular electrostatic spraying, printing, in particular screen printing, overmolding, dispensing, spin coating.
  • the layer 3 made of electrically insulating material can also be applied particularly well by laminating on a film, in particular a film made of a plastic material based on polyimide or epoxy. A tempering step can follow for better adhesion.
  • the layer 3 made of electrically insulating material serves as an insulator and as a carrier for a layer 4 made of electrically conductive material that is applied further on.
  • Typical thicknesses of the layer 3 made of electrically insulating material are in the range of 25-150 ⁇ m, whereby larger thicknesses can also be achieved from layer sequences of thinner partial layers made of electrically insulating material. This advantageously enables insulation field strengths in the range of a few 10 kV / m to be achieved.
  • step 302 the contact surface 210 of the component to be contacted is now exposed by opening a window 31 in the layer 3 made of electrically insulating material.
  • areas of the carrier 1 are exposed by opening a respective window 31 in the layer 3 made of electrically insulating material.
  • Contact surface (210) of the component is opened is more than 60% of the size of the component, in particular more than 80%.
  • One of the windows 31 in the layer 3 made of electrically insulating material is preferably opened by laser ablation.
  • step 303 the exposed contact area 210 of the component and each exposed area on the carrier 1 are contacted with a surface 4 with a layer 4 of electrically conductive material, preferably metal, by metallizing the exposed contact area and the exposed areas of the carrier 1 using the customary methods and structured and thus contacted in a planar manner.
  • electrically conductive material preferably metal
  • the layer 4 made of electrically conductive material can be applied over the entire surface both to each contact surface and to the upper surface of the layer 3 made of electrically insulating material facing away from the surface of the support 1 and can then be structured photolithographically, for example, so that each contact surface remains in contact with the surface and Via the contact surface 210, the exposed areas of the carrier 1 and the layer 3 made of insulating material, conductor tracks 4, 6 are formed.
  • i) Sputtering a Ti adhesive layer of approximately 100 nm in thickness and a Cu conductive layer 4 of approximately 200 nm in thickness (step 303). ii). Photolithography using thick layers of lacquer or photo films 5 (step 304).
  • Galvanic reinforcement of the freely developed areas with an electrically conductive layer 6 of greater thickness is possible here (step 305).
  • a mask is applied to the upper surface of the layer 3 made of electrically insulating material facing away from the surface of the substrate 1, said mask covering the contact area and areas for the exposed areas of the carrier 1 and leaves the layer 3 of insulating material running conductor tracks 4, 6 free, and then the layer 4 of the electrically conductive material is applied over the entire surface of the mask and the contact surfaces 210 and 112 and the areas free of the mask.
  • the mask with the layer 4 located thereon is then removed, so that only the surface-contacted contact area 210 and the conductor tracks 4, 6 running over the contact area 210, the exposed areas of the carrier 1 and the layer 3 made of insulating material remain on the mask-free areas stay.
  • this is a device made of a component 2 with a surface on which an electrical contact surface
  • an insulator in the form of a layer 3 of electrically insulating material is applied to the surface, which lies closely against the surface and adheres to the surface, and in which layer 3 of electrically insulating material in each case at the contact surfaces Has window 31, in which this contact surface is free of layer 3 from electrical insulating material and is surface-contacted with a layer 4 and, for example, additionally with a layer 6 of electrically conductive material.
  • the device shown in Figure 2 is produced using a similar manufacturing process to that shown in Figure 1.
  • the self-supporting contact structures 3, 4, 6 of the component 2 are manufactured using the following process steps:
  • component 2 which can also be in the form of a module, on one or more suitably shaped carriers 1 coated with Teflon or similar plastics.
  • a layer 4 of electrically conductive material in the form of a thin, adhesive metallization for example a titanium adhesive layer, in particular by sputtering or vapor deposition.
  • a lacquer for example by spin coating, lacquer spraying, electrophoretic coating and subsequent photolithography or by a printing process.
  • connection contact structures are thus generated directly on the component 2. This eliminates the connection technology, that is, soldering or wire bonding, between the component and the contact element known from the prior art in the form of a lead frame or spider.
  • the conductor track 4, 6 produced in the form of a copper foil for direct electrical connection is low-inductance, suitable for high currents and inexpensive.
  • Bond connection has a very low overall height, since the bond loop is not required.
  • the technology can also be used to manufacture connection structures of components in the form of modules that contain several individual components.
  • the component 2 is arranged on a copper layer on means 8 for heat dissipation (heatsink), while the self-supporting contacting structures 3, 4, 6 are produced.
  • the component 2 and the means 8 for heat dissipation are surrounded by supports 1 which are arranged to the left and right of the component 2 and the means 8 for heat dissipation.
  • supports 1 which are arranged to the left and right of the component 2 and the means 8 for heat dissipation.
  • two sub-carriers of the same carrier can also be used.
  • contacting structures are to be created which surround the component 2, that is to say after all four
  • the sub-carriers can belong to the same carrier, which is then in the form of a Carrier plate extends around the component, which is arranged in a recess of this carrier plate.
  • step 306 the component 2 with the self-supporting contacting structures 3, 4, 6 and the plastic cover 7 is detached from the carrier 1 and installed in its destination in step 307.
  • the component 2 is glued to a metal housing 9 via its means 8 for heat dissipation by means of a heat-conducting adhesive 8 or such a film.
  • the electrically conductive copper layer 6 of greater thickness is connected to conductor tracks 11 of a circuit board, in particular a PCB circuit board, at contact areas on which it has been freed from the layer 4 of electrically conductive material in the form of an adhesive layer. This is done via solder connections 12.
  • the component 2 is a power transistor and accordingly there are 10 conductor tracks 11 on the printed circuit board
  • the exemplary embodiment according to FIG. 5 differs from that according to FIG. 2 in that the component 2 is not arranged on, but on the carrier 1.
  • the carrier 1 is particularly designed in two respects. On the one hand, it has a holder 13 in which the component 2 is held securely during the manufacturing process.
  • ejectors 14 are arranged in the carrier 1, which can be moved out of the carrier 1 and, when moving out, the component 2 with the self-supporting contacting structures 3, 4, 6, that is to say the possibly still partially present layer 3 made of electrically insulating material and the conductor tracks 4, 6 from the layer 4 made of electrically conductive material and the electrically conductive Layer 6 of greater thickness, and eject with the cover 7 in the form of a globtop.
  • step 306 also includes etching, in particular etching away, of the layer 4 of electrically conductive material formed by a titanium adhesive layer at the points at which the electrically conductive copper layer 6 of greater thickness is to be soldered later.
  • FIG. 6 shows this component 2 with the self-supporting contacting structures and the cover in the isolated, tradable state.
  • the conductor tracks 4, 6 of the self-supporting contacting structures 3, 4, 6 have the shape of a copper foil due to their manufacturing process and are therefore particularly low-inductance and suitable for high currents.
  • FIGS. 7 and 8 differs from that shown in FIGS. 5 and 6 in that the component 2 in the form of a chip is not arranged in a holder of the carrier, but in a recess in the carrier 1, the depth of which in corresponds approximately to the height of the component and its dimensions perpendicular to its depth approximately the dimensions of the
  • Component correspond perpendicular to its height.
  • the contacting structure 3, 4, 6 produced on the component 2 is not brought down to the side of the component 2 located at the bottom during the production of the component 2, but remains approximately at the level or above the level of the side of the component located above during production 2.
  • This has the advantage that the electrically conductive layer 6 of greater thickness to be contacted does not first have to be freed from the adhesive layer or the film at its contact surfaces, since theirs are directly at the
  • Manufacturing facing up, bare surfaces can be used for soldering by the component 2 with his the manufacturing side located on a substrate facing it can be arranged.
  • the contact surfaces 610 that is to say the solderable leads, of the electrically conductive layer 6 of greater thickness of the conductor track 4, 6 are correctly placed and soldered using methods known from SMD technology.
  • SMD technology On the assembled PCB circuit board you can also use a bracket soldering technique like the TAB.

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Abstract

Verfahren zum Herstellen eines Bauelements (2) mit einer Kontaktierstruktur, wobei das Bauelement (2) eine elektrische Kontaktfläche (210) aufweist, bei dem - eine Schicht (3) aus elektrisch isolierendem Material auf dem Bauelement (2) und einem an dem und/oder bei dem Bauelement angeordneten Träger (1) aufgebracht wird, - die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise beim Aufbringen der Schicht (3) aus elektrisch isolierendem Material frei bleibt und/oder nach dem Aufbringen der Schicht (3) aus elektrisch isolierendem Material freigelegt wird, - eine Schicht (4) aus elektrisch leitendem Material auf der Schicht (3) aus elektrisch isolierendem Material und der elektrischen Kontaktfläche (210) des Bauelements aufgebracht wird, - bei dem die Schicht (3) aus elektrisch isolierendem Material vom Träger (1) abgelöst wird.

Description

Beschreibung
Direkt auf ungehäusten Bauelementen erzeugte freitragende KontaktierStrukturen
Um von Anschlusspads ungehäuster, elektronischer Bauelemente auf größere, lötbare Kontaktelemente zu kommen, ist es bekannt, einen Leadframe zu benutzen. Das zu kontaktierende Bauelement wird dabei auf einen meist metallischen, gestanzten Kontaktierungsträger, den sogenannten Leadframe, aufgesetzt und die Anschlusspads des Bauelements werden mit den einzelnen Leads des Kontaktierungsträgers durch Drahtbonden elektrisch verbunden.
Eine weitere Methode zur Kontaktierung von ungehäusten
Bauelementen ist der Einsatz der so genannten Tape-Automated- Bonding (TAB) -Technik. Hierbei werden flexible Strukturen mit engen, lötfähigen Innenkontakten und weiten, lötfähigen Außenkontakten hergestellt, die so genannten Spider. Die Anschlusspads des zu kontaktierenden Bauelements werden mit den Innenkontakten verbunden. Die Außenkontakte dienen zur Kontaktierung mit dem Schaltungsträger.
Davon ausgehend liegt die Aufgabe der vorliegenden Erfindung darin, eine alternative und kostengünstigere Möglichkeit zur
Kontaktierung von ungehäusten Bauelementen anzugeben, die insbesondere auch für Leistungsbauelemente geeignet ist.
Diese Aufgabe wird durch die in den unabhängigen Ansprüchen angegebenen Erfindungen gelöst. Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.
Die Erfindung geht von dem Gedanken aus, eine freitragende, planare Leiter- und/oder Isolatorstruktur zunächst auf einem Träger zu schaffen und sie danach davon abzulösen. Dementsprechend wird bei einem Verfahren zum Herstellen eines Bauelements mit einer Kontaktierstruktur eine Schicht aus elektrisch isolierendem Material auf dem Bauelement und einen am und/oder bei dem Bauelement angeordneten Träger aufgebracht. Dabei muss insbesondere der Träger nicht ganzflächig von der Schicht aus elektrisch isolierendem Material bedeckt werden. Eine elektrische Kontaktfläche des Bauelements bleibt beim Aufbringen der Schicht aus elektrisch isolierendem Material frei und/oder wird nach dem Aufbringen der Schicht aus elektrisch isolierendem Material freigelegt. Danach wird in einem weiteren Schritt eine Schicht aus elektrisch leitendem Material auf der Schicht aus elektrisch isolierendem Material und der elektrischen Kontaktfläche des Bauelements aufgebracht. Schließlich wird die Schicht aus elektrisch isolierendem Material vom Träger abgelöst.
Selbstverständlich liegt es auch im Rahmen der Erfindung bei mehrere Bauelementen mit Kontaktflächen, bei Modulen mit mehreren Bauelementen und/oder bei Bauelementen mit mehreren Kontaktflächen entsprechend vorzugehen.
Die Schicht aus elektrisch leitendem Material kann zusätzlich auch auf einen Bereich des Trägers aufgebracht werden, der nicht von der Schicht aus elektrisch isolierendem Material bedeckt ist. Dann wird schließlich neben der Schicht aus elektrisch isolierendem Material auch die Schicht aus elektrisch leitendem Material vom Träger abgelöst.
Alternativ oder ergänzend wird bei einem Verfahren zum Herstellen eines Bauelements mit einer Kontaktierstruktur eine Schicht aus elektrisch isolierendem Material auf dem Bauelement aufgebracht. Eine elektrische Kontaktfläche des Bauelements bleibt beim Aufbringen der Schicht aus elektrisch isolierendem Material frei und/oder wird nach dem Aufbringen der Schicht aus elektrisch isolierendem Material freigelegt. In einem weiteren Schritt wird eine Schicht aus elektrisch leitendem Material auf der Schicht aus elektrisch isolierendem Material, der elektrischen Kontaktfläche des Bauelements und einem am und/oder bei dem Bauelement angeordneten Träger aufgebracht. Dabei muss insbesondere der Träger nicht ganzflächig von der Schicht aus elektrisch leitendem Material bedeckt werden. Schließlich wird die Schicht aus elektrisch isolierendem Material vom Träger abgelöst .
Durch die Schicht aus isolierendem Material und die Schicht aus elektrisch leitendem Material wird eine planare, freitragende KontaktierStruktur in Form einer Leiter- /Isolatorstruktur an dem Bauelement gebildet.
Zur Passivierung zum Schutz und gegen Umwelteinflüsse können das Bauelement und die Schichten danach zumindest teilweise gehaust und/oder durch eine Abdeckung abgedeckt werden. Beispielsweise werden dazu das Bauelement, die Schicht aus elektrisch isolierendem Material und/oder die Schicht aus elektrisch leitendem Material, insbesondere miteinander, vergossen. Dies kann zum Beispiel in Form einer
Tropfenpassivierung (Globtop) oder eines Rahmenvergusses (Silgel) erfolgen. Statt Globtop oder Overmold ist aber auch ein Auflaminieren einer weiteren Folie denkbar. Alternativ oder ergänzend zu einer Kunststoffabdeckung in Form einer Kunststofffolie oder eines Globtops kann auch eine Nickel/Gold-Schutzschicht verwendet werden.
Vorzugsweise weist der Träger zumindest teilweise eine geringe Oberflächenhaftung auf. Insbesondere ist er teflonbeschichtet und/oder aus Teflon.
Der Träger kann auch eine Halterung für das Bauelement und/oder einen Auswerfer zum Ablösen der Schicht aus elektrisch leitendem und/oder der Schicht aus elektrisch isolierendem Material aufweisen. Durch das Freilegen der Kontaktfläche des Bauelementes wird vorzugsweise in der Schicht aus elektrisch isolierendem Material ein Fenster mit mehr als 60% der Größe der Seite und/oder Fläche des Bauelementes geöffnet, an der das Fenster geöffnet wird, insbesondere mehr als 80%. Somit ist das
Verfahren für Leistungsbauelemente besonders geeignet, für die bei Kontaktierung mit einem flachen Leiter ein Kontaktfenster und eine Kontaktfläche entsprechender Größe bereitgestellt wird. Das Fenster wird insbesondere an der größten und/oder an der vom Träger abgewandten Seite des
Bauelements geöffnet und hat vorzugsweise eine absolute Größe von mehr als 50 mm2, insbesondere mehr als 70 mm2 oder sogar mehr als 100 mm2.
Alternativ oder ergänzend zum Freilegen der Kontaktfläche des Bauelements kann die Schicht aus elektrisch isolierendem Material auch gleich so aufgebracht werden, dass die Kontaktfläche des Bauelements zumindest teilweise frei bleibt, indem ein Fenster mit mehr als 60% der Größe der Seite und/oder Fläche des Bauelementes geöffnet ist, an der das Fenster geöffnet ist, insbesondere mehr als 80%.
Um eine saubere Abdeckung der Kanten des Bauelements zu gewährleisten, sollte die Größe des Fensters andererseits nicht mehr als 99,9% der Größe der Seite und/oder Fläche des Bauelementes betragen, an der das Fenster geöffnet wird, insbesondere nicht mehr als 99% und weiter bevorzugt nicht mehr als 95%.
Dadurch dass das Bauelement auf und/oder bei dem Träger angeordnet ist, bilden Träger und Bauelement eine Oberflächenkontur. Die Schicht aus elektrisch isolierendem Material wird insbesondere so auf dem Träger und dem Bauelement aufgebracht, dass die Schicht aus elektrisch isolierendem Material der aus Träger und Bauelement gebildeten Oberflächenkontur folgt, d.h. , dass die Schicht aus elektrisch isolierendem Material entsprechend der aus Träger und Bauelement gebildeten Oberflächenkontur auf der Oberflächenkontur verläuft. Werden dagegen gemäß dem Stand der Technik Logikchips in einem Polymer eingebettet, so folgt nur die Unterseite der Polymerschicht der Oberflächenkontur, nicht aber die Polymerschicht selbst.
Dadurch dass die Schicht aus elektrisch isolierendem Material der aus Träger und Bauelement gebildeten Oberflächenkontur folgt, ergeben sich, insbesondere wenn ein Leistungsbauelement als Bauelement verwendet wird, gleich zwei Vorteile. Zum einen ist eine noch ausreichende Dicke der Schicht aus elektrisch isolierendem Material über den dem Träger abgewandten Kanten des Bauelementes gewährleistet, so dass ein Durchschlag bei hohen Spannungen bzw. Feldstärken verhindert wird. Zum anderen ist die Schicht aus elektrisch isolierendem Material neben dem in der Regel sehr hohen Leistungsbauelement nicht so dick, dass ein später eventuell erforderliches Freilegen und Kontaktieren von Kontaktflächen auf Leiterbahnen eines Substrats, auf dem das Bauelement später angeordnet werden soll, problematisch wäre.
Die Dicke der Schicht aus elektrisch isolierendem Material über dem Träger weicht in ihrem geradlinig verlaufenden Bereich um weniger als 50% von ihrer Dicke über dem Bauelement in ihrem dort geradlinig verlaufenden Bereich ab, insbesondere um weniger als 20%. Vorzugsweise sind die Dicken in etwa gleich, weichen also um weniger als 5% oder sogar weniger als 1% voneinander ab. Die Prozentangaben beziehen sich insbesondere auf die Dicke der Schicht über dem Bauelement in deren geradlinig verlaufenden Bereich, die dementsprechend die 100% angibt. Auf den geradlinig verlaufenden Bereich wird abgestellt, da die Schicht in Innenkanten von Träger und Bauelement in der Regel dicker, über den dem Träger abgewandten Kanten des Bauelements in der Regel dünner verläuft. Die Schicht aus elektrisch isolierendem Material ist insbesondere aus Kunststoff. Je nach Weiterverarbeitung kann sie fotoempfindlich oder nicht fotoempfindlich sein.
Sie wird vorzugsweise mit einer oder mehreren der folgenden Vorgehensweisen aufgebracht: Vorhanggießen, Tauchen, insbesondere einseitiges Tauchen, Sprühen, insbesondere elektrostatisches Sprühen, Drucken, insbesondere Siebdrucken, Overmolden, Dispensen, Spincoaten, Auflaminieren einer Folie.
Zuweilen ist es vorteilhaft, wenn die Schicht aus elektrisch isolierendem Material keine Folie ist. Wird als Schicht aus elektrisch isolierendem Material dagegen eine Folie verwendet, so erfolgt das Auflaminieren vorteilhaft in einer Vakuumpresse. Dazu sind Vakuumtiefziehen, hydraulisches Vakuumpressen, Vakuumgasdruckpressen oder ähnliche Laminierverfahren denkbar. Der Druck wird vorteilhafterweise isostatisch aufgebracht. Das Auflaminieren erfolgt beispielsweise bei Temperaturen von 100°C bis 250°C und einem Druck von 1 bar bis 10 bar. Die genauen Prozessparameter des Auflaminierens, also Druck, Temperatur, Zeit etc., hängen unter anderem von der Topologie des Bauelements und des Trägers, des Kunststoffmaterials der Folie und der Dicke der Folie ab.
Die Folie kann aus beliebigen Thermoplasten, Duroplasten und Mischungen davon bestehen. Als Folie wird bei dem erfindungsgemäßen Verfahren Vorzugs- und vorteilhafterweise eine Folie aus einem Kunststoff aterial auf Polyimid (PI)-, Polyethylen (PE)-, Polyphenol-, Polyetheretherketon (PEEK)- und/oder Epoxidbasis verwendet. Die Folie kann dabei zur Verbesserung der Haftung auf der Oberfläche eine Klebebeschichtung aufweisen. Ebenso kann die Substratoberfläche mit einem Haftvermittler, vorzugsweise Silanverbindungen, beschichtet sein. Nach dem Auflaminieren wird insbesondere ein Temperschritt durchgeführt . Durch die Temperaturbehandlung und Vernetzung werden Haftung, thermische, physikalische und mechanische Eigenschaften der Folie auf der Oberfläche verbessert.
Zum Aufbringen der Schicht aus elektrisch leitendem Material, also zum flächigen Kontaktieren, wird vorteilhaft ein physikalisches oder chemisches Abscheiden des elektrisch leitenden Materials durchgeführt. Derartige physikalische Verfahren sind Sputtern und Bedampfen (Physical Vapor Deposition, PVD) . Das chemische Abscheiden kann aus gasförmiger Phase (Chemical Vapor Deposition, CVD) und/oder flüssiger Phase (Liquid Phase Chemical Vapor Deposition) erfolgen. Denkbar ist auch, dass zunächst durch eines dieser Verfahren eine dünne elektrisch leitende Teilschicht beispielsweise aus Titan/Kupfer aufgetragen wird, auf der dann eine dickere elektrisch leitende Teilschicht beispielsweise aus Kupfer galvanisch abgeschieden wird.
Die Schicht aus elektrisch isolierendem Material ist dabei so gestaltet, d.ass ein Höhenunterschied von bis zu 1000 μm überwunden werden kann. Der Höhenunterschied ist unter anderem durch die Topologie des Trägers und der auf und/oder bei dem Träger angeordneten Halbleiterchips verursacht.
Die Dicke der Schicht aus elektrisch isolierendem Material kann 10 μm bis 500 μm betragen. Vorzugsweise wird bei dem erfindungsgemäßen Verfahren eine Schicht aus elektrisch isolierendem Material mit einer Dicke von 25 bis 150 μm aufgebracht.
In einer weiteren Ausgestaltung wird das Aufbringen so oft wiederholt, bis eine bestimmte Dicke der Schicht aus elektrisch isolierendem Material erreicht ist. Beispielsweise werden Teilschichten aus elektrisch isolierendem Material geringerer Dicke zu einer Schicht aus elektrisch isolierendem Material höherer Dicke verarbeitet. Diese Teilschichten aus elektrisch isolierendem Material bestehen vorteilhaft aus einer Art Kunststoffmaterial. Denkbar ist dabei auch, dass die Teilschichten aus elektrisch isolierendem Material aus mehreren unterschiedlichen Kunststoffmaterialen bestehen. Es resultiert eine aus Teilschichten aufgebaute Schicht aus elektrisch isolierendem Material .
Die elektrische Kontaktfläche des Bauelements kann beim Aufbringen der Schicht aus elektrisch isolierendem Material freigelassen und/oder später freigelegt werden. Das vollständige oder partielle Freilassen schon beim Aufbringen lässt sich besonders vorteilhaft verwirklichen, wenn die Schicht aus elektrisch isolierendem Material in Form einer Folie aufgebracht wird. Dann lässt sich nämlich von vornherein eine Folie mit einer oder mehreren entsprechenden Öffnungen bzw. Fenstern verwenden, die sich beispielsweise zuvor durch kostengünstiges Ausstanzen oder Ausschneiden schaffen lassen.
In einer besonderen Ausgestaltung wird zum Freilegen der elektrischen Kontaktfläche des Bauelements ein Fenster in der Schicht aus elektrisch isolierendem Material durch Laserablation geöffnet. Eine Wellenlänge eines dazu verwendeten Lasers beträgt zwischen 0,1 μm und 11 μm. Die Leistung des Lasers beträgt zwischen 1 W und 100 W.
Vorzugsweise wird ein C02-Laser mit einer Wellenlänge von 9,24 μm verwendet. Das Öffnen der Fenster erfolgt dabei ohne eine Beschädigung eines eventuell unter der Schicht aus elektrisch isolierendem Material liegenden Chipkontakts aus Aluminium, Gold oder Kupfer.
In einer weiteren Ausgestaltung wird eine fotoempfindliche Schicht aus elektrisch isolierendem Material verwendet und zum Freilegen der elektrischen Kontaktfläche des Bauelements ein Fenster durch einen fotolithographischen Prozess geöffnet. Der fotolithographische Prozess umfasst ein Belichten der fotoempfindlichen Schicht aus elektrisch isolierendem Material und ein Entwickeln und damit Entfernen der belichteten oder nicht-belichteten Stellen der Schicht aus elektrisch isolierendem Material.
Nach dem Öffnen der Fenster erfolgt gegebenenfalls ein Reinigungsschritt, bei dem Reste der Schicht aus elektrisch isolierendem Material entfernt werden. Der Reinigungsschritt erfolgt beispielsweise nasschemisch. Denkbar ist insbesondere auch ein Plasmareinigungsverfahren.
In einer weiteren Ausgestaltung wird eine Schicht aus mehreren übereinander angeordneten Teilschichten aus unterschiedlichem, elektrisch leitendem Material verwendet. Es werden beispielsweise verschiedene Metalllagen übereinander aufgetragen. Die Anzahl der Teilschichten beziehungsweise Metalllagen beträgt insbesondere 2 bis 5. Durch die aus mehreren Teilschichten aufgebaute elektrisch leitende Schicht kann beispielsweise eine als Diffusionsbarriere fungierende Teilschicht integriert sein. Eine derartige Teilschicht besteht beispielsweise aus einer
Titan-Wolfram-Legierung (TiW) . Vorteilhafterweise wird bei einem mehrschichtigen Aufbau direkt auf der zu kontaktierenden Oberfläche eine die Haftung vermittelnde oder verbessernde Teilschicht aufgebracht. Eine derartige Teilschicht besteht beispielsweise aus Titan.
In einer besonderen Ausgestaltung wird nach dem flächigen Kontaktieren in und/oder auf der Schicht aus dem elektrisch leitenden Material mindestens eine Leiterbahn erzeugt. Die Leiterbahn kann auf der Schicht aufgetragen werden.
Insbesondere wird zum Erzeugen der Leiterbahn ein Strukturieren der Schicht durchgeführt. Dies bedeutet, dass die Leiterbahn in dieser Schicht erzeugt wird. Die Leiterbahn dient beispielsweise der elektrischen Kontaktierung eines Halbleiterchips. Das Strukturieren erfolgt üblicherweise in einem fotolithographischen Prozess. Dazu kann auf der elektrisch leitenden Schicht ein Fotolack aufgetragen, getrocknet und anschließend belichtet und entwickelt werden. Unter Umständen folgt ein Temperschritt, um den aufgetragenen Fotolack gegenüber nachfolgenden Behandlungsprozessen zu stabilisieren. Als Fotolack kommen herkömmliche positive und negative Resists (Beschichtungsmaterialien) in Frage. Das Auftragen des Fotolacks erfolgt beispielsweise durch einen Sprüh- oder Tauchprozess . Electro-Deposition
(elektrostatisches oder elektrophoretisches Abscheiden) ist ebenfalls denkbar.
Statt eines Fotolacks kann auch ein anderes strukturierbares Material mit einer oder mehreren der folgenden
Vorgehensweisen aufgebracht werden: Vorhanggießen, Tauchen, insbesondere einseitiges Tauchen, Sprühen, insbesondere elektrostatisches Sprühen, Drucken, insbesondere Siebdrucken, Overmolden, Dispensen, Spincoaten, Auflaminieren einer Folie.
Zum Strukturieren können auch fotoempfindliche Folien eingesetzt werden, die auflaminiert und vergleichbar mit der aufgetragenen Fotolackschicht belichtet und entwickelt werden .
Zum Erzeugen der Leiterbahn kann beispielsweise wie folgt vorgegangen werden: In einem ersten Teilschritt wird die elektrisch leitende Schicht strukturiert und in einem darauf folgenden Teilschritt wird auf der erzeugten Leiterbahn eine weitere Metallisierung aufgebracht. Durch die weitere
Metallisierung wird die Leiterbahn verstärkt. Beispielsweise wird auf der durch Strukturieren erzeugten Leiterbahn Kupfer galvanisch in einer Dicke von 1 μm bis 400 μm abgeschieden. Danach wird die Fotolackschicht beziehungsweise die auflaminierte Folie oder das alternativ verwendete strukturierbare Material abgelöst. Dies gelingt beispielsweise mit einem organischen Lösungsmittel, einem alkalischen Entwickler oder dergleichen. Durch nachfolgendes Differenzätzen wird die flächige, nicht mit der Metallisierung verstärkte, metallisch leitende Schicht wieder entfernt. Die verstärkte Leiterbahn bleibt erhalten.
In einer besonderen Ausgestaltung werden zum Herstellen einer mehrlagigen Vorrichtung die Schritte Auflaminieren, Freilegen, Kontaktieren und Erzeugen der Leiterbahn mehrmals ' durchgeführt .
Durch die Erfindung ist vorteilhafterweise eine neuartige Technologie zur elektrischen Kontaktierung und Verdrahtung von Anschlusspads bzw. -kontaktflächen, die auf Halbleiterchips, insbesondere auf Leistungshalbleiterchips angeordnet sind, bereitgestellt. Zusätzlich ergibt bei dem erfindungsgemäßen Verfahren die flächige Anbindung und die besondere Isolierung eine niederinduktive Verbindung, um schnelles und verlustarmes Schalten zu ermöglichen.
Durch das Aufbringen der Schicht aus elektrisch isolierendem Material wird eine elektrische Isolationsschicht hergestellt. Die Herstellung der Isolationsschicht durch das erfindungsgemäße Aufbringen der Schicht aus elektrisch isolierendem Material bietet folgende Vorteile: - Anwendung bei hohen Temperaturen. Eine Schicht aus elektrisch isolierendem Material ist bei geeigneter Materialwahl hitzebeständig bis zu 300°C.
- Geringe Prozesskosten.
- Es sind hohe Isolationsfeldstärken durch Verwendung dicker Isolationslagen möglich.
- Hoher Durchsatz, z.B. können kann im Nutzen prozessiert werden .
- Homogene Isolationseigenschaften, da Lufteinschlüsse durch die Verarbeitung der Schicht aus elektrisch isolierendem Material im Vakuum verhindert werden.
- Die gesamte Chipkontaktfläche kann genützt werden, so dass hohe Ströme abgeleitet werden können. - Durch die flächige Kontaktierung können die Chips homogen angesteuert werden.
- Die Induktivität des Kontaktes bei einer Kontaktfläche ist durch die flächenhafte Geometrie kleiner als beim Dickdrahtbonden .
- Die Kontaktierung führt zu hoher Zuverlässigkeit bei Vibrations- und mechanischer Schockbelastung.
- Höhere Lastwechselfestigkeit im Vergleich zu konkurrierenden Methoden wegen geringer thermomechanischer Spannungen .
- Es sind mehrere Verdrahtungsebenen zugänglich.
- Die beschriebene, planare Verbindungstechnik beansprucht eine geringe Bauhöhe. Es resultiert ein kompakter Aufbau.
- Bei mehrlagigen Verbindungsebenen sind großflächige Metallisierungslagen zur Abschirmung realisierbar. Dies wirkt sich insbesondere auf das EMV (Elektromagnetische Verträglichkeit) -Verhalten der Schaltung (Störemission, Störfestigkeit) sehr positiv aus.
Bevorzugte und vorteilhafte Ausgestaltungen der Vorrichtung ergeben sich aus den bevorzugten Ausgestaltungen des Verfahrens .
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnung. Dabei zeigt:
Figur 1 ein Verfahren zum Erzeugen einer Kontaktierstruktur an einem Leistungshalbleiter; Figur 2 ein alternatives Bauelement mit freitragenden
Kontaktierstrukturen, während es noch bei einem Träger angeordnet ist; Figur 3 das Bauelement nach Figur 2 mit freitragenden
Kontaktierstrukturen, nachdem es von dem Träger abgelöst und an seinem Bestimmungsort verlötet ist, im Schnitt; Figur 4 das Bauelement nach Figur 2 mit freitragenden
Kontaktierstrukturen, nachdem es von dem Träger abgelöst und an seinem Bestimmungsort verlötet ist, in einer Aufsicht; Figur 5 ein weiteres alternatives Bauelement mit freitragenden Kontaktierstrukturen, während es noch an einem Träger angeordnet ist; Figur 6 das Bauelement nach Figur 5 mit freitragenden
Kontaktierstrukturen, nachdem es von dem Träger abgelöst ist;
Figur 7 noch ein alternatives Bauelement mit freitragenden KontaktierStrukturen, während es zur Herstellung an einem Träger angeordnet ist; Figur 8 das Bauelement nach Figur 7 mit freitragenden KontaktierStrukturen, nachdem es von dem Träger abgelöst ist.
In Figur 1 erkennt man einen Träger 1 aus Teflon, auf dem ein Bauelement 2 in Form eines Halbleiterchips angeordnet ist.
Auf der oberen Oberfläche des Halbleiterchips 2 ist ein Kontakt mit einer vom Halbleiterchip 2 abgekehrten Kontaktfläche 210 vorhanden.
Ist beispielsweise der Halbleiterchip 2 ein Transistor, ist die Kontaktfläche die Kontaktfläche eines Kollektor- bzw. Drainkontaktes oder eines Emitter- bzw. Sourcekontaktes .
Die gesamte obere Oberfläche des mit dem Halbleiterchip 2 bestückten Trägers 1 ist durch die Oberfläche des Trägers 1 selbst und durch die freie Oberfläche des Halbleiterchips 2 gegeben, die durch die obere Oberfläche und die seitliche Oberfläche dieses Chips 2 bestimmt ist.
Auf die gesamte Oberfläche des mit dem Halbleiterchip 2 bestückten Trägers 1 wird im Schritt 301 eine Schicht 3 aus elektrisch isolierendem Kunststoffmaterial unter Vakuum aufgebracht, so dass die Schicht 3 aus elektrisch isolierendem Material die Oberfläche des mit dem Halbleiterchip 2 bestückten Trägers 1 mit den Kontaktflächen eng anliegend bedeckt und auf dieser Oberfläche haftet. Die Schicht 3 aus elektrisch isolierendem Material folgt dabei der durch die freiliegenden Teile der Oberfläche des Trägers und durch die freie Oberfläche des Halbleiterchips 2, die durch die obere Oberfläche und die seitliche Oberfläche dieses Chips 2 bestimmt ist, gegebenen Oberflächenkontur .
Das Aufbringen der Schicht 3 aus elektrisch isolierendem Material in Schritt 301 erfolgt vorzugsweise mit einer oder mehreren der folgenden Vorgehensweisen: Vorhanggießen, Tauchen, insbesondere einseitiges Tauchen, Sprühen, insbesondere elektrostatisches Sprühen, Drucken, insbesondere Siebdrucken, Overmolden, Dispensen, Spincoaten.
Besonders gut kann die Schicht 3 aus elektrisch isolierendem Material auch durch Auflaminieren einer Folie aufgebracht werden, insbesondere einer Folie aus einem Kunststoffmaterial auf Polyimid- oder Epoxidbasis. Zur besseren Haftung kann ein Temperschritt nachfolgen.
Die Schicht 3 aus elektrisch isolierendem Material dient als Isolator und als Träger einer im Weiteren aufgebrachten Schicht 4 aus elektrisch leitendem Material.
Typische Dicken der Schicht 3 aus elektrisch isolierendem Material liegen im Bereich von 25-150 μm, wobei größere Dicken auch aus Schichtenfolgen von dünneren Teilschichten aus elektrisch isolierendem Material erreicht werden können. Damit lassen sich vorteilhafterweise Isolationsfeldstärken im Bereich von einigen 10 kV/ m realisieren.
Nun wird in Schritt 302 die zu kontaktierende Kontaktfläche 210 des Bauelements durch Öffnen eines Fensters 31 in der Schicht 3 aus elektrisch isolierendem Material freigelegt. Darüber hinaus werden Bereiche des Trägers 1 durch Öffnen eines jeweiligen Fensters 31 in der Schicht 3 aus elektrisch isolierendem Material freigelegt.
Die Größe des Fensters, das zum Kontaktieren der
Kontaktfläche (210) des Bauelements geöffnet wird, beträgt mehr als 60% der Größe des Bauelements, insbesondere mehr als 80%.
Das Öffnen eines der Fenster 31 in der Schicht 3 aus elektrisch isolierendem Material wird vorzugsweise durch Laserablation vorgenommen.
Danach wird in Schritt 303 die freigelegte Kontaktfläche 210 des Bauelements und jeder freigelegte Bereich auf dem Träger 1 mit einer Schicht 4 aus elektrisch leitendem Material, vorzugsweise Metall, flächig kontaktiert, indem die freigelegte Kontaktfläche und die freigelegten Bereiche des Trägers 1 mit den üblichen Verfahren metallisiert und strukturiert und somit planar kontaktiert werden.
Beispielsweise kann die Schicht 4 aus elektrisch leitendem Material ganzflächig sowohl auf jede Kontaktfläche als auch auf die von der Oberfläche des Träges 1 abgekehrte obere Oberfläche der Schicht 3 aus elektrisch isolierendem Material aufgebracht und danach beispielsweise fotolithographisch so strukturiert werden, dass jede Kontaktfläche flächig kontaktiert bleibt und über die Kontaktfläche 210, die freigelegten Bereiche des Trägers 1 und die Schicht 3 aus isolierendem Material verlaufende Leiterbahnen 4, 6 entstehen.
Vorzugsweise werden dazu folgende Prozessschritte (semiadditiver Aufbau) durchgeführt:
i) Sputtern einer Ti-Haftschicht von ca. 100 nm Dicke und einer Cu-Leitschicht 4 von ca. 200 nm Dicke (Schritt 303). ii) . Fotolithographie unter Verwendung dicker Lackschichten oder von Fotofolien 5 (Schritt 304) .
iii). Galvanische Verstärkung der freientwickelten Bereiche mit einer elektrisch leitenden Schicht 6 größerer Stärke. Hier sind Schichtdicken bis 500 μm möglich (Schritt 305) .
iv) . Lackentschichtung und Differenzätzen von Cu und Ti sowie Ablösen vom Träger (Schritt 306) .
Es kann auch so vorgegangen werden, dass auf die von der Oberfläche des Substrats 1 abgekehrte obere Oberfläche der Schicht 3 aus elektrisch isolierendem Material eine Maske aufgebracht wird, welche die Kontaktfläche sowie Bereiche für die über die Kontaktfläche 210, die freigelegten Bereiche des Trägers 1 und die Schicht 3 aus isolierendem Material verlaufenden Leiterbahnen 4, 6 freilässt, und dass dann die Schicht 4 aus dem elektrisch leitenden Material ganzflächig auf die Maske und die Kontaktflächen 210 und 112 sowie die von der Maske freien Bereiche aufgebracht wird. Danach wird die Maske mit der darauf befindlichen Schicht 4 entfernt, so dass nur die flächig kontaktierte Kontaktfläche 210 und die über die Kontaktfläche 210, die freigelegten Bereiche des Trägers 1 und die Schicht 3 aus isolierendem Material verlaufenden Leiterbahnen 4, 6 auf den maskenfreien Bereichen übrig bleiben.
Jedenfalls ist danach eine Vorrichtung aus einem Bauelement 2 mit einer Oberfläche, auf der eine elektrische Kontaktflächen
210 angeordnet sind, bereitgestellt, bei der auf der Oberfläche ein Isolator in Form einer Schicht 3 aus elektrisch isolierendem Material aufgebracht ist, die eng an der Oberfläche anliegt und an der Oberfläche haftet und bei der die Schicht 3 aus elektrisch isolierendem Material bei den Kontaktflächen jeweils Fenster 31 aufweist, in welchem diese Kontaktfläche frei von der Schicht 3 aus elektrisch isolierendem Material und flächig mit einer Schicht 4 und beispielsweise zusätzlich mit einer Schicht 6 aus elektrisch leitendem Material kontaktiert ist. Spezielle Ausbildungen dieser Vorrichtung ergeben sich aus der vorstehenden Beschreibung.
Die in Figur 2 dargestellte Vorrichtung wird mit einem ähnlichen Herstellungsverfahren produziert, wie die in Figur 1 dargestellte. Die freitragenden Kontaktierstrukturen 3, 4, 6 des Bauelements 2 werden dabei mit den folgenden Prozessschritten hergestellt:
- Aufsetzen des Bauelements 2, das auch in Form eines Moduls vorliegen kann, auf einen oder mehrere geeignet geformte, mit Teflon oder ähnlichen Kunststoffen beschichtete Träger 1.
- Laminieren einer Schicht 3 aus elektrisch isolierendem Material in Form einer Kunststofffolie im Vakuum unter Druck und Temperatur über Bauelement 2 und Träger 1. - Partielles Entfernen der Schicht 3 aus elektrisch isolierendem Material in Form einer Kunststofffolie unter anderem an den Kontaktflächen in Form von Anschlusspads des Bauelements 2 durch Laserablation.
- Aufbringen einer Schicht 4 aus elektrisch leitendem Material in Form einer dünnen, haftfesten Metallisierung, beispielsweise einer Titan-Haftschicht, insbesondere durch Sputtern oder Aufdampfen.
- Aufbringen und Strukturieren eines Lackes, beispielsweise durch Spincoaten, Lacksprühen, elektrophoretische Belackung und anschließende Fotolithographie oder durch einen Druckprozess .
- Galvanische Verstärkung der freiliegenden Metallstrukturen der Schicht 4 aus elektrisch leitendem Material mit einer elektrisch leitenden Schicht 6 größerer Stärke aus Kupfer mit einer optional nachfolgenden Nickel-Gold-Abdeckung.
- Eventuelles Abdecken des Bauelements 2 durch eine zweite Folie mit anschließender partieller Laserablation oder durch eine Kunststoffabdeckung 7 im Overmold-Prozess oder als Globtop.
- Ablösen des Bauelements 2 und der hergestellten Metall/Kunststoff-Kontaktierstrukturen 3, 4, 6 vom Träger 1.
- Eventuelles partielles Abätzen der Haftschicht 4 von den Metallstrukturen 6, um eine gute Lötfähigkeit zu erreichen.
- Eventuelles Formen der entstandenen freitragenden Metall/Kunststoff-Kontaktierstrukturen 3, 4, 6.
Die Kontaktierstrukturen (Anschlusskontaktstrukturen) werden dabei also direkt auf dem Bauelement 2 erzeugt. Damit entfällt die Verbindungstechnik, also das Löten oder Drahtbonden, zwischen dem Bauelement und dem aus dem Stand der Technik bekannten Kontaktelement in Form eines Leadframes oder Spiders. Die dabei zur direkten elektrischen Anbindung erzeugte Leiterbahn 4, 6 in Form einer Kupferfolie ist niederinduktiv, für hohe Ströme geeignet und kostengünstig. Darüber hinaus hat die Technologie im Vergleich zu einer
Bondverbindung eine sehr geringe Bauhöhe, da der Bondloop entfällt. Die Technologie kann auch zur Herstellung von AnschlussStrukturen von Bauelementen in Form von Modulen eingesetzt werden, die mehrere Einzelbauelemente enthalten.
Wie man in Figur 2 erkennen kann, ist das Bauelement 2 auf einer Kupferschicht auf Mitteln 8 zur Hitzeabfuhr (Heatsink) angeordnet, während die freitragendenden Kontaktierstrukturen 3, 4, 6 hergestellt werden. Das Bauelement 2 und die Mittel 8 zur Hitzeabfuhr sind dabei von Trägern 1 umgeben, die links und rechts vom Bauelement 2 und den Mitteln 8 zur Hitzeabfuhr angeordnet sind. Statt zweier Träger 1 können aber auch zwei Teilträger desselben Trägers zum Einsatz kommen. Insbesondere, wenn Kontaktierstrukturen geschaffen werden sollen, die das Bauelement 2 rundum, also nach allen vier
Seiten, kontaktierbar machen sollen, können die Teilträger zu demselben Träger gehören, der sich dann in Form einer Trägerplatte um das Bauelement herum erstreckt, das in einer Aussparung dieser Trägerplatte angeordnet ist.
Im Schritt 306 wird das Bauelement 2 mit den freitragenden Kontaktierstrukturen 3, 4, 6 und der Kunststoffabdeckung 7 vom Träger 1 abgelöst und im Schritt 307 an seinem Bestimmungsort eingebaut.
Dazu wird, wie in Figur 3 im Schnitt und in Figur 4 in einer Draufsicht dargestellt, das Bauelement 2 über seine Mittel 8 zur Hitzeabfuhr mittels eines Wärme leitenden Klebers 8 oder einer solchen Folie mit einem Metallgehäuse 9 verklebt. Die elektrisch leitende Kupferschicht 6 größerer Stärke wird an Kontaktflächen, an denen sie von der Schicht 4 aus elektrisch leitendem Material in Form einer Haftschicht befreit worden ist, mit Leiterbahnen 11 einer Leiterplatte, insbesondere einer PCB-Leiterplatte, verbunden. Dies geschieht über Lötverbindungen 12. Im dargestellten Ausführungsbeispiel ist das Bauelement 2 ein Leistungstransistor und entsprechend sind auf der Leiterplatte 10 Leiterbahnen 11 für den
Kollektor C, das Gate GATE und den Emitter E des Transistors vorhanden, mit denen dieser verbunden wird.
Das Ausführungsbeispiel nach Figur 5 unterscheidet sich von dem nach Figur 2 dadurch, dass das Bauelement 2 nicht bei, sondern auf dem Träger 1 angeordnet ist. Darüber hinaus ist der Träger 1 in zweierlei Hinsicht besonders ausgestaltet . Zum einen verfügt er über eine Halterung 13, in der das Bauelement 2 während des Herstellungsprozesses sicher gehalten wird. Zum anderen sind im Träger 1 Auswerfer 14 angeordnet, die aus dem Träger 1 herausfahrbar sind und beim Herausfahren das Bauelement 2 mit den freitragenden Kontaktierstrukturen 3, 4, 6, also der eventuell noch teilweise vorhandenen Schicht 3 aus elektrisch isolierendem Material und den Leiterbahnen 4, 6 aus der Schicht 4 aus elektrisch leitendem Material und der elektrisch leitenden Schicht 6 größerer Stärke, und mit der Abdeckung 7 in Form eines Globtops auswerfen.
Der Schritt 306 umfasst neben dem Ablösen in Form von Auswerfen auch ein Ätzen, insbesondere Wegätzen, der durch eine Titanhaftschicht gebildeten Schicht 4 aus elektrisch leitendem Material an den Stellen, an denen die elektrisch leitende Kupferschicht 6 größerer Stärke später verlötet werden soll .
In Figur 6 ist dieses Bauelement 2 mit den freitragenden Kontaktierstrukturen und der Abdeckung im vereinzelten, handelbaren Zustand dargestellt. Die Leiterbahnen 4, 6 der freitragenden Kontaktierstrukturen 3, 4, 6 weisen durch ihren Herstellungsprozess die Form einer Kupferfolie auf und sind deshalb besonders niederinduktiv und für hohe Ströme geeignet .
Das in den Figuren 7 und 8 dargestellte Ausführungsbeispiel unterscheidet sich von dem in den Figuren 5 und 6 dargestellten dadurch, dass das Bauelement 2 in Form eines Chips nicht in einer Halterung des Trägers, sondern in einer Vertiefung des Trägers 1 angeordnet ist, deren Tiefe in etwa der Höhe des Bauelements entspricht und deren Abmessungen senkrecht zu ihrer Tiefe in etwa den Abmessungen des
Bauelementes senkrecht zu seiner Höhe entsprechen. Dadurch wird die an dem Bauelement 2 hergestellte Kontaktierstruktur 3, 4, 6 nicht zur bei der Herstellung des Bauelements 2 unten befindlichen Seite des Bauelements 2 herabgeführt, sondern verbleibt in etwa auf dem Niveau oder oberhalb des Niveaus der bei der Herstellung oben befindlichen Seite des Bauelements 2. Dies hat den Vorteil, dass die zu kontaktierende elektrisch leitende Schicht 6 größerer Stärke an ihren Kontaktflächen nicht erst von der Haftschicht oder der Folie befreit werden muss, da direkt ihre bei der
Herstellung nach oben weisenden, blanken Flächen zum Verlöten benutzt werden können, indem das Bauelement 2 mit seiner bei der Herstellung oben befindlichen Seite zu einem Substrat weisend an diesem angeordnet werden kann. Dazu werden, was auch für die anderen Ausführungsbeispiele gilt, die Kontaktflächen 610, also die lötbaren Leads, der elektrisch leitenden Schicht 6 größerer Stärke der Leiterbahn 4, 6 mit aus der SMD-Technik bekannten Verfahren korrekt platziert und verlötet. Auf der bestückten PCB-Leiterplatte kann aber auch eine Bügellöttechnik wie beim TAB verwendet werden.

Claims

Patentansprüche
1. Verfahren zum Herstellen eines Bauelements (2) mit einer Kontaktierstruktur, wobei das Bauelement (2) eine elektrische Kontaktfläche (210) aufweist, bei dem
- eine Schicht (3) aus elektrisch isolierendem Material auf dem Bauelement (2) und einem an dem und/oder bei dem Bauelement angeordneten Träger (1) aufgebracht wird,
- die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise beim Aufbringen der Schicht (3) aus elektrisch isolierendem Material frei bleibt und/oder nach dem Aufbringen der Schicht (3) aus elektrisch isolierendem Material freigelegt wird,
- eine Schicht (4) aus elektrisch leitendem Material auf der Schicht (3) aus elektrisch isolierendem Material und der elektrischen Kontaktfläche (210) des Bauelements aufgebracht wird,
- bei dem die Schicht (3) aus elektrisch isolierendem Material vom Träger (1) abgelöst wird.
2. Verfahren nach Anspruch 1,
- bei dem die Schicht (4) aus elektrisch leitendem Material zusätzlich auf einem Bereich des Trägers (1) aufgebracht wird, der nicht von der Schicht (3) aus elektrisch isolierendem Material bedeckt ist,
- bei dem die Schicht (4) aus elektrisch leitendem Material vom Träger (1) abgelöst wird.
3. Verfahren, insbesondere nach Anspruch 1, zum Herstellen eines Bauelements (2) mit einer Kontaktierstruktur, wobei das Bauelement (2) eine elektrische Kontaktfläche (210) aufweist, bei dem
- eine Schicht (3) aus elektrisch isolierendem Material auf dem Bauelement (2) aufgebracht wird, - die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise beim Aufbringen der Schicht (3) aus elektrisch isolierendem Material frei bleibt und/oder nach dem Aufbringen der Schicht (3) aus elektrisch isolierendem Material freigelegt wird,
- eine Schicht (4) aus elektrisch leitendem Material auf der Schicht (3) aus elektrisch isolierendem Material, der elektrischen Kontaktfläche (210) des Bauelements und einem am und/oder bei dem Bauelement angeordneten Träger (1) aufgebracht wird,
- bei dem die Schicht (4) aus elektrisch leitendem Material vom Träger (1) abgelöst wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Bauelement, die Schicht (3) aus elektrisch isolierendem Material und/oder die Schicht (4) aus elektrisch leitendem Material zumindest teilweise vergossen und/oder abgedeckt werden.
5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Träger (1) verwendet wird, der zumindest teilweise eine geringe Oberflächenhaftung aufweist, insbesondere teflonbeschichtet und/oder aus Teflon ist.
6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Träger (1) verwendet wird, der eine Halterung für das Bauelement aufweist.
7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Träger (1) verwendet wird, der einen Auswerfer zum Ablösen aufweist.
8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise beim Aufbringen der Schicht (3) aus elektrisch isolierendem Material frei bleibt und/oder nach dem Aufbringen der Schicht (3) aus elektrisch isolierendem Material freigelegt wird, indem in der Schicht (3) aus elektrisch isolierendem Material ein Fenster mit mehr als 60% der Größe der Seite und/oder Fläche des Bauelementes geöffnet ist und/oder wird, an der das Fenster geöffnet ist und/oder wird, insbesondere mehr als 80%.
9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise beim Aufbringen der Schicht (3) aus elektrisch isolierendem Material frei bleibt und/oder nach dem Aufbringen der Schicht (3) aus elektrisch isolierendem Material freigelegt wird, indem in der Schicht (3) aus elektrisch isolierendem Material ein Fenster mit nicht mehr als 99,9% der Größe der Seite und/oder Fläche des Bauelementes geöffnet ist und/oder wird, an der das Fenster geöffnet ist und/oder wird, insbesondere nicht mehr als 95%.
10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Schicht (3) aus elektrisch isolierendem Material mithilfe einer oder mehrerer der folgenden Vorgehensweisen aufgebracht wird: Vorhanggießen, Tauchen, insbesondere einseitiges Tauchen, Sprühen, insbesondere elektrostatisches Sprühen, Drucken, insbesondere Siebdrucken, Overmolden,
Dispensen, Spincoaten, Auflaminieren einer Folie.
11. Verfahren nach einem der vorhergehenden Ansprüche, bei dem für die Schicht (3) aus elektrisch isolierendem Material eine Folie aus einem Kunststoffmaterial auf
Polyimid-, Polyethylen-, Polyphenol-, Polyetheretherketon- und/oder auf Epoxidbasis verwendet wird.
12. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Schicht (3) aus elektrisch isolierendem Material durch Auflaminieren einer Folie aufgebracht wird und nach dem Auflaminieren der Folie ein Temperschritt durchgeführt wird.
13. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Schicht (3) aus elektrisch isolierendem Material eine Dicke von 25 bis 150 μm hat.
14. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Bauelement (2) ein Leistungselektronikbauelement ist, insbesondere ein Leistungshalbleiter.
15. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Bauelement (2) mindestens 70 μm dick ist, insbesondere mindestens 100 μm.
16. Verfahren nach einem der vorhergehenden Ansprüche, bei das Bauelement eine Oberflächenkontur bildet und bei dem die Schicht (3) aus elektrisch isolierendem Material so auf dem Bauelement (2) aufgebracht wird, dass die Schicht (3) aus elektrisch isolierendem Material der gebildeten Oberflächenkontur folgt.
17. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise durch Laserablation freigelegt wird.
18. Verfahren nach einem der vorhergehenden Ansprüche, bei dem für die Schicht (3) aus elektrisch isolierendem Material ein fotoempfindliches Material verwendet wird und. die elektrische Kontaktfläche (210) des Bauelements zumindest teilweise durch einen fotolithographischen Prozess freigelegt wird.
19. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Schicht (4) aus elektrisch leitendem Material in mehreren übereinander angeordneten Teilschichten aus unterschiedlichem, elektrisch leitenden Material aufgebracht wird, wobei insbesondere eine obere Teilschicht durch galvanisches Aufwachsen aufgebracht wird.
20. Verfahren nach einem der vorhergehenden Ansprüche, bei dem zum Herstellen einer mehrlagigen Vorrichtung die
Schritte Aufbringen der Schicht aus elektrisch isolierendem Material, Freilegen der Kontaktflächen und Aufbringen der Schicht aus elektrisch leitendem Material mehrmals durchgeführt werden.
21. Vorrichtung die mit einem Verfahren nach einem der Ansprüche 1 bis 20 hergestellt ist.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7208347B2 (en) * 2003-02-28 2007-04-24 Siemens Aktiengesellschaft Connection technology for power semiconductors comprising a layer of electrically insulating material that follows the surface contours
DE102004057494A1 (de) * 2004-11-29 2006-06-08 Siemens Ag Metallisierte Folie zur flächigen Kontaktierung
DE102006012007B4 (de) * 2005-03-16 2013-05-16 Infineon Technologies Ag Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten und Verfahren zur Herstellung desselben und dessen Verwendung
DE102005037321B4 (de) 2005-08-04 2013-08-01 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauteilen mit Leiterbahnen zwischen Halbleiterchips und einem Schaltungsträger
DE102006013076A1 (de) * 2006-03-22 2007-09-27 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleiterbauelement mit Passivierungsschicht und zugehöriges Herstellungsverfahren
US7524775B2 (en) 2006-07-13 2009-04-28 Infineon Technologies Ag Method for producing a dielectric layer for an electronic component
DE102007007142B4 (de) 2007-02-09 2008-11-13 Infineon Technologies Ag Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung
US7759777B2 (en) 2007-04-16 2010-07-20 Infineon Technologies Ag Semiconductor module
DE102007017831B8 (de) * 2007-04-16 2016-02-18 Infineon Technologies Ag Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls
US7879652B2 (en) * 2007-07-26 2011-02-01 Infineon Technologies Ag Semiconductor module
US7955901B2 (en) 2007-10-04 2011-06-07 Infineon Technologies Ag Method for producing a power semiconductor module comprising surface-mountable flat external contacts
US8618674B2 (en) * 2008-09-25 2013-12-31 Infineon Technologies Ag Semiconductor device including a sintered insulation material
US8710665B2 (en) 2008-10-06 2014-04-29 Infineon Technologies Ag Electronic component, a semiconductor wafer and a method for producing an electronic component
DE102009036418B4 (de) * 2009-08-06 2011-06-22 Siemens Aktiengesellschaft, 80333 Wellenleiter, insbesondere beim Dielektrikum-Wand-Beschleuniger
DE102012216926A1 (de) * 2012-09-20 2014-03-20 Jumatech Gmbh Verfahren zur Herstellung eines Leiterplattenelements sowie Leiterplattenelement

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE9109295U1 (de) * 1991-04-11 1991-10-10 Export-Contor Außenhandelsgesellschaft mbH, 8500 Nürnberg Elektronische Schaltungsanordnung
US5291066A (en) 1991-11-14 1994-03-01 General Electric Company Moisture-proof electrical circuit high density interconnect module and method for making same
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JPH09503622A (ja) * 1993-09-30 1997-04-08 コピン・コーポレーシヨン 転写薄膜回路を使用した３次元プロセッサー
US5637922A (en) * 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US5653019A (en) * 1995-08-31 1997-08-05 Regents Of The University Of California Repairable chip bonding/interconnect process
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US6706546B2 (en) * 1998-10-09 2004-03-16 Fujitsu Limited Optical reflective structures and method for making
SG83785A1 (en) * 1999-04-30 2001-10-16 Esec Trading Sa Apparatus and method for mounting semiconductor chips on a substrate
DE10004410A1 (de) * 2000-02-02 2001-08-16 Infineon Technologies Ag Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung
US7208347B2 (en) * 2003-02-28 2007-04-24 Siemens Aktiengesellschaft Connection technology for power semiconductors comprising a layer of electrically insulating material that follows the surface contours
US7427532B2 (en) * 2003-02-28 2008-09-23 Siemens Aktiengesellschaft Method of manufacturing a device having a contacting structure

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
None *

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Publication number Publication date
US20060248716A1 (en) 2006-11-09
DE10308928B4 (de) 2009-06-18
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KR20050106467A (ko) 2005-11-09

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