DE102019115369A1 - Verfahren zur herstellung eines halbleiter-flip-chip-package - Google Patents

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Thorsten Meyer
Klaus Pressel
Irmgard Escher-Poeppel
Bernd Rakow
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Infineon Technologies AG
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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Abstract

Halbleiter-Flip-Chip-Package (10), umfassend ein Substrat (11), umfassend eine erste Hauptfläche, eine zweite Hauptfläche gegenüber der ersten Hauptfläche und eine oder mehrere leitende Strukturen (11.1), die auf der ersten Hauptfläche angeordnet sind, wobei eine oder mehrere Säulen (12) auf mindestens einer der leitenden Strukturen (11) angeordnet sind, ein Halbleiterdie (13), der eine oder mehrere Kontaktpads (13.1) auf einer Hauptfläche desselben umfasst, wobei der Halbleiterdie (13) mit dem Substrat (11) verbunden ist, so dass mindestens eines der Kontaktpads (13.1) mit einer der Säulen (12) verbunden ist, und ein Verkapselungsmittel (14), das auf dem Substrat (11) und dem Halbleiterdie (13) angeordnet ist.

Description

  • TECHNISCHER BEREICH
  • Die vorliegende Offenbarung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiter-Flip-Chip-Package und auf ein Halbleiter-Flip-Chip-Package. Insbesondere bezieht sich die vorliegende Offenbarung auf die Herstellung eines Halbleiter-Flip-Chip-Package, bei der das Substrat entweder ein Verbindungssubstrat oder ein Leadframe ist.
  • HINTERGRUND
  • Die Anforderung an eine gute elektrische Leistung mit niedrigen parasitären Induktivitäten und Kapazitäten und kurzen Verbindungen in Halbleitergehäusen oder -packages hat dazu geführt, dass viele Roadmaps von Gehäuseplattformen um Flip-Chip-Packages erweitert wurden. Die Flip-Chip-Montage ist ein Verfahren zum Verbinden von Halbleiterdies mit einem Substrat, z.B. einer Leiterplatte oder einem anderen Die, mit Lötpunkten, die auf die Dies aufgebracht wurden. Die Löthöcker werden auf den Dies auf der Oberseite des Halbleiterdie abgeschieden. Um den Die am Substrat zu befestigen, wird der Die so umgedreht, dass seine Oberseite nach unten zeigt, und so ausgerichtet, dass seine Pads mit den passenden Pads auf dem Substrat ausgerichtet sind. Schließlich werden die Löthöcker wieder aufgeschmolzen, um die Verbindung zu vervollständigen. Diese Flip-Chip-Technologien zeichnen sich durch hervorragende elektrische Leistung und einen kleinen Formfaktor aus, unabhängig davon, auf welcher Art von Substrat mit Flip-Chip-Höckern versehene Dies befestigt sind.
  • Ein erster Aspekt der vorliegenden Offenbarung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiter-Flip-Chip-Packages, wobei das Verfahren das Bereitstellen eines Verbindungssubstrats, insbesondere eines geformten Verbindungssubstrats (MIS), das eine erste Hauptfläche, eine zweite Hauptfläche gegenüber der ersten Hauptfläche und eine oder mehrere leitende Strukturen auf der ersten Hauptfläche umfasst, umfasst, Bilden einer oder mehrerer Säulen über mindestens einer der leitenden Strukturen, Bereitstellen eines Halbleiterdie, der eine oder mehrere Kontaktpads auf einer Hauptfläche desselben umfasst, Befestigen des Halbleiterdie an dem Substrat, so dass mindestens eine der Kontaktpads mit einer der Säulen verbunden ist, und Aufbringen eines Verkapselungsmittels auf das Substrat und den Halbleiterdie.
  • Ein zweiter Aspekt der vorliegenden Offenbarung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiter-Flip-Chip-Packages, wobei das Verfahren das Bereitstellen eines Leadframes umfasst, das ein Die-Pad und/oder eine oder mehrere Leitungen umfasst, wobei eine oder mehrere Säulen über mindestens eines oder mehreren der Die-Pads oder einer oder mehreren der Leitungen gebildet werden, Bereitstellen eines Halbleiterdie, der eine oder mehrere Kontaktpads auf einer Hauptfläche desselben umfasst, Befestigen des Halbleiterdie an dem Die-Pad oder einer oder mehreren der Leitungen, so dass mindestens eines der Kontaktpads mit einer der Säulen verbunden ist, und Aufbringen eines Verkapselungsmittels auf dem Die-Pad, die Leitungen und den Halbleiterdie.
  • Ein dritter Aspekt der vorliegenden Offenbarung bezieht sich auf ein Halbleiter-Flip-Chip-Package, das ein Substrat umfasst, das eine erste Hauptfläche, eine zweite Hauptfläche gegenüber der ersten Hauptfläche und eine oder mehrere leitende Strukturen umfasst, die auf der ersten Hauptfläche angeordnet sind, eine oder mehrere Säulen, die auf mindestens einer der leitenden Strukturen angeordnet sind, einen Halbleiterdie, der eine oder mehrere Kontaktpads auf einer Hauptfläche davon umfasst, wobei der Halbleiterdie mit dem Substrat verbunden ist, sodass mindestens eines der Kontaktpads mit einer der Säulen verbunden ist, und ein Verkapselungsmittel, das auf dem Substrat und dem Halbleiterdie angeordnet ist.
  • Ein vierter Aspekt der vorliegenden Offenbarung bezieht sich auf ein Halbleiter-Flip-Chip-Package, das ein Leadframe umfasst, das ein Die-Pad und/oder eine oder mehrere Leitungen umfasst, eine oder mehrere Säulen, die auf dem Die-Pad und/oder auf einer oder mehreren der Leitungen angeordnet sind, einen Halbleiterdie, der eine oder mehrere Kontaktpads auf einer Hauptfläche davon umfasst, wobei der Halbleiterdie mit dem Die-Pad oder mit einer oder mehreren der Leitungen verbunden ist, sodass mindestens eines der Kontaktpads mit einer der Säulen verbunden ist, und ein Verkapselungsmittel, das auf dem Die-Pad, den Leitungen und dem Halbleiterdie angeordnet ist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen sind enthalten, um ein besseres Verständnis der Ausführungsformen zu vermitteln, und sind in diese Spezifikation integriert und bilden einen Teil davon. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung dazu, Prinzipien von Ausführungsformen zu erklären. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden leicht erkannt, da sie durch die folgende detaillierte Beschreibung besser verstanden werden.
  • Die Elemente der Zeichnungen müssen nicht unbedingt relativ zueinander skaliert werden. Gleiche Referenzziffern bezeichnen entsprechende gleiche oder ähnliche Teile.
  • 1 zeigt ein Flussdiagramm eines Beispiels eines Verfahrens zur Herstellung eines Halbleiter-Flip-Chip-Packages gemäß dem ersten Aspekt, wobei das Verfahren die Verwendung eines MIS-Substrats als Substrat für das Halbleiter-Flip-Chip-Package umfasst.
  • 2 umfasst 2A bis 2K und zeigt schematische Querschnittsseitenansichtsdarstellungen von Zwischenprodukten (2A bis 21) und ein fertiges Halbleiter-Flip-Chip-Gehäuse (2J) zur Veranschaulichung eines Beispiels für ein Verfahren zur Herstellung eines Halbleiter-Flip-Chip-Packages gemäß dem ersten Aspekt.
  • 3 zeigt eine schematische Querschnittsseitenansicht eines Halbleiter-Flip-Chip-Package, das ein Substrat mit leitenden Strukturen und auf den leitenden Strukturen angeordneten leitenden Säulen und einen Halbleiterdie mit Kontaktpads umfasst, wobei der Halbleiterdie mit seinen Kontaktpads mit den leitenden Säulen verbunden ist.
  • 4 zeigt ein Flussdiagramm eines Beispiels eines Verfahrens zur Herstellung eines Halbleiter-Flip-Chip-Packages gemäß dem zweiten Aspekt, wobei das Verfahren die Verwendung eines Leadframes als Substrat für das Halbleiter-Flip-Chip-Package umfasst.
  • 5 umfasst 5A bis 5F und zeigt schematische Querschnittsseitenansichtsdarstellungen von Zwischenprodukten (5A bis 5E) und ein fertiges Halbleiter-Flip-Chip-Gehäuse (5F) zur Veranschaulichung eines Beispiels für ein Verfahren zur Herstellung eines Halbleiter-Flip-Chip-Gehäuses gemäß dem zweiten Aspekt.
  • 6 zeigt eine schematische Querschnittsseitenansicht eines Halbleiter-Flip-Chip-Package, das ein Leadframe mit Leitungen und leitenden Säulen, die auf den Leitungen angeordnet sind, und einen Halbleiterdie mit Kontaktpads umfasst, wobei der Halbleiterdie mit seinen Kontaktpads mit den leitenden Säulen verbunden ist.
  • 7 zeigt eine schematische Querschnittsseitenansicht von zwei benachbarten Cu-Säulen, die an einer Leitung eines Leadframes angeordnet sind, zusammen mit den eingezogenen Raummaßen der leitenden Säulen.
  • 8 zeigt eine schematische Querschnittsseitenansicht eines Beispiels einer leitfähigen Säule mit einem Silikonpfosten, auf dem eine Kupferspirale aufgebracht ist.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen verwiesen, die einen Teil davon bilden und in denen illustrativ spezifische Ausführungsformen dargestellt sind, in denen die Erfindung angewendet werden kann. In diesem Zusammenhang wird richtungsweisende Terminologie wie „oben“, „unten“, „vorne“, „hinten“, „führend“, „zurückhängend“ usw. in Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Vielzahl von Ausrichtungen positioniert werden können, dient die Richtungs-Terminologie zur Veranschaulichung und ist in keiner Weise limitierend. Es ist zu verstehen, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einem einschränkenden Sinne zu verstehen, und der Umfang der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es ist zu verstehen, dass die Merkmale der verschiedenen hierin beschriebenen exemplarischen Ausführungsformen miteinander kombiniert werden können, sofern nicht ausdrücklich anders angegeben.
  • Wie in dieser Spezifikation verwendet, bedeuten die Begriffe „gebondet“, „angebracht“, „verbunden“, „gekoppelt“ und/oder „elektrisch verbunden/elektrisch gekoppelt“ nicht, dass die Elemente oder Schichten direkt miteinander kontaktiert werden müssen; zwischen den Elementen „gebondet“, „angebracht“, „verbunden“, „gekoppelt“ und/oder „elektrisch verbunden/elektrisch gekoppelt“ können Zwischenelemente oder Schichten vorgesehen sein. Gemäß der Offenbarung können die vorgenannten Begriffe jedoch optional auch die spezifische Bedeutung haben, dass die Elemente oder Schichten direkt miteinander in Kontakt gebracht werden, d.h. dass keine dazwischenliegenden Elemente oder Schichten zwischen den Elementen „gebondet“, „angebracht“, „verbunden“, „gekoppelt“ und/oder „elektrisch verbunden/elektrisch gekoppelt“ vorgesehen sind.
  • Weiterhin kann das Wort „über“ in Bezug auf ein Teil, Element oder eine Materialschicht, die „über“ einer Oberfläche gebildet oder angeordnet ist, hierin verwendet werden, um zu bedeuten, dass sich das Teil, Element oder die Materialschicht „indirekt auf“ der implizierten Oberfläche befindet (z.B. platziert, geformt, abgeschieden usw.), wobei ein oder mehrere zusätzliche Teile, Elemente oder Schichten zwischen der implizierten Oberfläche und der Teile-, Element- oder Materialschicht angeordnet sind. Das Wort „über“, das in Bezug auf ein Teil, Element oder eine Materialschicht verwendet wird, die „über“ einer Oberfläche gebildet oder angeordnet ist, kann jedoch optional auch die spezifische Bedeutung haben, dass sich das Teil, Element oder die Materialschicht „direkt auf“, z.B. in direktem Kontakt mit der implizierten Oberfläche, befindet (z.B. platziert, geformt, abgeschieden usw.) .
  • Halbleiter-Flip-Chip-Packages mit Halbleiterdies werden im Folgenden beschrieben. Die Halbleiterdies können von unterschiedlicher Art sein, können mit verschiedenen Technologien hergestellt werden und können beispielsweise integrierte elektrische, elektrooptische oder elektromechanische Schaltungen und/oder passive Bauelemente beinhalten. Die Halbleiterdies können beispielsweise als logische integrierte Schaltungen, analoge integrierte Schaltungen, gemischt-Signal-integrierte Schaltungen, leistungsintegrierte Schaltungen, Speicherschaltungen oder integrierte passive Bauelemente ausgeführt sein. Sie können Steuerungsschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten beinhalten.
  • Das Verfahren und das Halbleiter-Flip-Chip-Package umfassen die Herstellung von Säulen. Die Säulen können aus einem vollständig leitfähigen Material wie z.B. Cu oder einer Cu-Legierung hergestellt werden, wobei das leitfähige Material eine darüber liegende Lötschicht umfassen kann. Die Säulen können auch aus einem leitenden Material wie z.B. Cu oder einer Cu-Legierung hergestellt werden, wobei das Material einen Silikonpfosten auf der Oberseite umfassen kann, der eine leitende Schicht oder Spirale umfasst, die auf einer Oberfläche des Silikonpfostens abgeschieden ist.
  • Das Halbleiter-Flip-Chip-Package beinhaltet ein Verkapselungsmittel. Das Verkapselungsmittel kann ein dielektrisches Material sein und kann aus jedem geeigneten duroplastischen, thermoplastischen oder wärmehärtenden Material hergestellt werden, wobei eines der vorgenannten Materialien durch Formen oder Drucken oder ein Laminat (Prepreg), das durch Laminieren hergestellt werden kann, hergestellt werden kann. Das Verkapselungsmittel kann Füllstoffe enthalten. Nach der Abscheidung kann das Verkapselungsmittel nur teilweise ausgehärtet und nach Energieeinwirkung (z.B. Wärme, UV-Licht, etc.) zu einem Verkapselungsmittel vollständig ausgehärtet werden. Zum Auftragen des Verkapselungsmittels können verschiedene Techniken eingesetzt werden, z.B. Transfer-, Press-, Spritzguss-, Pulver-, Flüssigform-, Dispensen-, Laminier- oder Druckverfahren, Dispensen oder Aufspritzen eines globtop-Materials.
  • DETAILLIERTE BESCHREIBUNG
  • 1 zeigt ein Flussdiagramm zur Veranschaulichung eines Beispiels für das Verfahren des ersten Aspekts. Das Verfahren 100 der 1 umfasst das Bereitstellen eines geformten Verbindungssubstrats (MIS), das eine erste Hauptfläche, eine zweite Hauptfläche gegenüber der ersten Hauptfläche und eine oder mehrere leitende Strukturen aufweist, die auf der ersten Hauptfläche angeordnet sind (110), das Formen einer oder mehrerer Säulen über mindestens einer der leitenden Strukturen (120), das Bereitstellen eines Halbleiterdie, der eine oder mehrere Kontaktpads auf einer Hauptfläche desselben aufweist (130), das Befestigen des Halbleiterdie an dem Substrat, so dass mindestens eines der Kontaktpads mit einer der Säulen verbunden ist (140), und das Aufbringen eines Verkapselungsmittels auf das Substrat und des Halbleiterdie (150).
  • Gemäß einem Beispiel des Verfahrens von 1 werden die Säulen durch eines oder mehrere von galvanische Beschichtung, Ätzung, Prägung oder Stanzungen gebildet.
  • Gemäß einem Beispiel des Verfahrens der 1 umfassen oder bestehen die Säulen aus einem Hauptkörper aus Cu, Al oder Legierungen davon. Die leitenden Säulen können zusätzlich eine Lötkappe umfassen.
  • Gemäß einem Beispiel des Verfahrens von 1 liegt eine Höhe der Säulen in einem Bereich von 20 µm bis 120 µm, genauer gesagt von 40 µm bis 100 µm, genauer von 40 µm bis 80 µm, genauer von 40 µm bis 60 µm.
  • Gemäß einem Beispiel des Verfahrens von 1 liegt eine Breite der Säulen in einem Bereich von 40 µm bis 120 µm, von 80 µm bis 120 µm oder von 40 µm bis 80 µm, insbesondere von 50 µm bis 70 µm.
  • Gemäß einem Beispiel des Verfahrens von 1 weisen die Säulen einen kreisförmigen oder rechteckigen Querschnitt auf.
  • Gemäß einem Beispiel des Verfahrens von 1 umfasst das Verfahren ferner das Aufbringen einer Lotmaterialschicht auf die Säulen und das Verbinden der Kontaktpads der Halbleiterdies durch einen Lötprozess mit den Säulen. Nach einem weiteren Beispiel davon umfasst die Lotmaterialschicht eine Sn-Schicht oder eine SnAg-Schicht, insbesondere zusammen mit einer Ni-Zwischenschicht. Eine Höhe der Lotmaterialschicht kann im Bereich von 10 µm bis 40 µm, genauer gesagt von 15 µm bis 40 µm, genauer von 20 µm bis 40 µm, genauer von 25 µm bis 35 µm liegen. Nach einem weiteren Beispiel kann die Lotmaterialschicht durch eine oder mehrere der folgenden Verfahren abgeschieden werden: Galvanisieren, elektrolytisches Beschichten, Drucken, Dispensen, drahtverlöten, Aufspritzen oder Platzieren.
  • Gemäß einem Beispiel des Verfahrens von 1 umfassen die Kontaktpads und die Säulen Kupfer oder bestehen aus Kupfer oder einer Kupferlegierung und das Verfahren umfasst ferner das Verbinden der Kontaktpads der Halbleiterdies mit den Säulen durch Cu-Cu-Diffusionsbindung. Gemäß einem weiteren Beispiel davon umfassen entweder eine oder beide der Oberflächen der Kontaktpads und die Säulen eine oder mehrere von Kupfer-Nanogras, Kupfer-Nanodrähten oder porösem Kupfer.
  • Gemäß einem Beispiel des Verfahrens von 1 umfasst das Verbinden mindestens einer der Kontaktflächen mit einer der Säulen das Ultraschallbonden.
  • Gemäß einem Beispiel des Verfahrens von 1 wird das Formen der einen oder mehreren Säulen additiv durchgeführt, indem eine Maske über dem Substrat platziert wird, wobei die Maske Maskenöffnungen umfasst, die die Positionen der zu bildenden Säulen definieren, und dann wird das Material der Säulen in die Maskenöffnungen abgelegt.
  • Gemäß einem Beispiel des Verfahrens von 1 erfolgt das Formen der einen oder mehreren leitenden Säulen subtraktiv, indem das Material der zu formenden Säulen in Form einer durchgehenden Schicht abgeschieden und dann Teile der Schicht entfernt werden, so dass nur noch die Säulen übrig bleiben.
  • Gemäß einem Beispiel des Verfahrens von 1 umfasst das Verfahren ferner das Herstellen einer Vielzahl von Halbleiter-Flip-Chip-Packages durch Bereitstellen einer Platte, die ein großes MIS-Substrat aufweist, das Bereitstellen einer Vielzahl von Halbleiterdies, das Befestigen der Halbleiterdies an der Platte, das Aufbringen eines Verkapselungsmittels auf die Platte und die Halbleiterdies und das Vereinzeln der Platte in eine Vielzahl von Halbleiter-Flip-Chip-Packages. Gemäß einem weiteren Beispiel davon liegt die Größe der Platte im Bereich von 100 x 100 mm2 bis 1000 x 1000 mm2, genauer gesagt von 200 x 200 mm2 bis 900 x 900 mm2, genauer gesagt von 300 x 300 mm2 bis 800 x 800 mm2, genauer gesagt von 400 x 400 mm2 bis 800 x 800 mm2, genauer von 500 x 500 mm2 bis 700 x 700 mm2.
  • Gemäß einem Beispiel des Verfahrens von 1 umfasst das Verfahren ferner das Bereitstellen eines Trägersubstrats, auf dem das MIS-Substrat aufgebaut ist, und es umfasst ferner das Entfernen des Trägersubstrats nach dem Abscheiden der Kupfersäulen oder nach dem Abscheiden der Löthöcker oder nach dem Verbinden der Halbleiterdies mit den Kupfersäulen.
  • 2 umfasst 2A bis 2J und veranschaulicht ein Beispiel für ein Verfahren zur Herstellung eines Halbleiter-Flip-Chip-Package gemäß dem ersten Aspekt.
  • 2A zeigt das Bereitstellen eines Trägersubstrats 210, das eine elektrisch isolierende Zwischenschicht 211, eine erste obere Metallschicht 212 und eine zweite untere Metallschicht 213 umfasst. Das Trägersubstrat 210 dient als Hilfsträger und wird später entfernt. Es ist auch möglich, einen anderen Trägertyp zu verwenden, der eine obere Metallschicht umfasst.
  • 2B zeigt das Abscheiden eines Musters einer ersten Schicht 220. Die erste Schicht 220 kann aus Kupfer bestehen und kann durch galvanische Beschichtung abgeschieden werden, wobei die erste Metallschicht 212 des Trägersubstrats 210 als Keimschicht dient. Die Strukturierung kann z.B. subtraktiv durchgeführt werden, indem eine durchgehende Kupferschicht abgeschieden und anschließend die unerwünschten Kupferbereiche weggeätzt werden.
  • 2C zeigt die Abscheidung der ersten Kupfersäulen 230 durch galvanische Beschichtung. Die ersten Kupfersäulen 230 dienen als Durchkontaktierung zu den nächsten Routing- oder Umverdrahtungsschichten.
  • 2D zeigt das Umspritzen oder Ummolden der Struktur durch Aufbringen eines ersten Verkapselungsmittels 240, z.B. durch Transfermolden.
  • 2E zeigt das Abschleifen des ersten Verkapselungsmittels 240 von oben, bis die Oberseite der ersten Kupfersäulen 230 nach außen freiliegt.
  • 2F zeigt das Abscheiden eines Musters einer zweiten Schicht 250. Die zweite Schicht 250 kann ebenfalls aus Kupfer bestehen und kann galvanisch abgeschieden werden. Die Strukturierung kann z.B. durch einen additiven Prozess mit einer galvanisch oder elektrolytisch beschichteten Keimschicht oder z.B. subtraktiv erfolgen, indem eine kontinuierliche Kupferschicht abgeschieden und anschließend die unerwünschten Kupferbereiche abgeätzt werden.
  • 2G zeigt die Abscheidung der zweiten Kupfersäulen 260 durch galvanische Beschichtung. Die zweiten Kupfersäulen 260 dienen als Verbindungselemente zu den Pads eines Halbleiterchips.
  • 2H zeigt das Abscheiden von Lothöckern oder - kugeln 270 auf die Oberseite der zweiten Kupfersäule 260. Die Lothöcker 270 dienen dazu, die zweiten Kupfersäulen 260 im Lötverfahren mit den Chip-Pads zu verbinden.
  • 2I zeigt die Entfernung des Trägersubstrats 210 und das Zurückätzen der ersten Schicht 220 von unten.
  • 2J zeigt das Bereitstellen eines Halbleiterdie mit Kontaktpads 281, die auf einer seiner Hauptflächen angeordnet sind, das Umdrehen des Halbleiterdie 280, so dass seine Kontaktpads 281 nach unten zeigen, und das Ausrichten des Halbleiterdie 280, so dass seine Kontaktpads 281 mit bestimmten zweiten leitenden Säulen 260 auf dem Zwischenprodukt ausgerichtet sind. Schließlich werden die Löthöcker 270 wieder aufgeschmolzen und in stabile Lötverbindungen umgewandelt. Die Lötverbindungen sind näher am Halbleiterchip 280 angeordnet als bei herkömmlichen Flip-Chip-Packages. Mit anderen Worten, ein Abstand zwischen den Lötverbindungen und der Oberfläche des Halbleiterdie 280 ist kleiner als ein Abstand zwischen den Lötverbindungen und einer Oberfläche der zweiten Schicht 250.
  • 2J zeigt ferner das Umspritzen der Struktur durch Aufbringen eines zweiten Verkapselungsmittels 290, so dass das zweite Verkapselungsmittel 290 auf einer Oberseite des ersten Verkapselungsmittels 240 angeordnet ist und den Halbleiterdie 280 vollständig einbettet. Schließlich werden die Lötkugeln 295 mit den freiliegenden Pads der ersten Schicht 220 verbunden.
  • 3 zeigt eine schematische Querschnittsdarstellung eines Halbleiter-Flip-Chip-Packages gemäß dem dritten Aspekt. Das Halbleiter-Flip-Chip-Package 10 von 3 umfasst ein Substrat 11, das eine erste Hauptfläche, eine zweite Hauptfläche gegenüber der ersten Hauptfläche und eine oder mehrere leitende Strukturen 11.1 auf der ersten Hauptfläche umfasst, eine oder mehrere leitende Säulen 12 auf mindestens einer der leitenden Strukturen 11.1, einen Halbleiterdie 13, die ein oder mehrere Kontaktpads 13.1 auf einer Hauptfläche desselben umfasst, wobei der Halbleiterdie 13 mit dem Substrat 11 verbunden ist, so dass mindestens eine der Kontaktpads 13.1 mit einer der leitenden Säulen 12 verbunden ist, und ein Verkapselungsmittel 14, das auf dem Substrat 11 und dem Halbleiterdie 13 angeordnet ist.
  • Gemäß einem Beispiel des Halbleiter-Flip-Chip-Packages 10 von 3 umfasst das Halbleiter-Flip-Chip-Package 10 ferner Füge- oder Verbindungsschichten 15, wobei jede der Verbindungsschichten 15 zwischen einer der leitenden Säulen 12 und einer der Kontaktpads 13.1 angeordnet ist. Die Verbindungsschichten 15 dienen der stabilen Verbindung zwischen den leitenden Säulen 12 und den Kontaktpads 13.1 (nicht dargestellt). Gemäß einem weiteren Beispiel davon ist ein Abstand zwischen einer Verbindungsschicht 15 und einer Oberfläche des Halbleiterdie 13 kleiner als ein Abstand zwischen der Verbindungsschicht 15 und einer Oberfläche des Substrats 11.
  • Gemäß einem weiteren Beispiel des Halbleiter-Flip-Chip-Packages 10 aus 3 kann jede der Verbindungsschichten 15 eine Lötverbindungsschicht aufweisen, d.h. eine Schicht, die aus einem Lötprozess resultiert. Insbesondere kann die Lötverbindungsschicht Sn oder SnAg und eventuell zusätzlich eine Ni-Zwischenschicht umfassen.
  • Gemäß einem weiteren Beispiel des Halbleiter-Flip-Chip-Packages 10 von 3 kann jede der Verbindungsschichten 15 eine Schicht umfassen, die sich aus dem Cu-Cu-Diffusionsbondingverfahren ergibt. Gemäß einem weiteren Beispiel davon umfassen beim Cu-Cu-Diffusionsbondingverfahren entweder eine oder beide der Oberflächen der Kontaktpads und der leitenden Säulen eine oder mehrere von Kupfer-Nanogras, Kupfer-Nanodrähten oder porösem Kupfer.
  • Gemäß einem weiteren Beispiel des Halbleiter-Flip-Chip-Packages 10 von 3 kann jede der Verbindungsschichten 15 eine Schicht umfassen, die aus einem Ultraschallbondprozess resultiert.
  • Gemäß einem weiteren Beispiel des Halbleiter-Flip-Chip-Packages 10 von 3 ist das Substrat 11 ein geformtes Verbindungssubstrat (MIS) und umfasst ferner eine erste gemusterte Metallschicht 16, eine zweite gemusterte Metallschicht 17, ein weiteres Verkapselungsmittel 18 und Lotkugeln 19, die an freiliegenden Abschnitten der ersten gemusterten Metallschicht 16 befestigt sind, wobei die leitenden Strukturen 11.1 Abschnitte der zweiten gemusterten Metallschicht 17 sind.
  • Weitere Beispiele für das Halbleiter-Flip-Chip-Package des dritten Aspekts können nach Beispielen gebildet werden, die vorstehend in Verbindung mit einem Verfahren nach dem ersten Aspekt beschrieben wurden.
  • 4 zeigt ein Flussdiagramm zur Veranschaulichung eines Beispiels für das Verfahren des zweiten Aspekts. Das Verfahren 400 von 4 umfasst ein Verfahren zur Herstellung eines Halbleiter-Flip-Chip-Packages, wobei das Verfahren das Bereitstellen eines Leadframes umfasst, das ein Die-Pad und eine oder mehrere Leitungen (410) umfasst, das Formen einer oder mehrerer leitender Säulen über dem Die-Pad (420), das Bereitstellen eines Halbleiterdie, der eine oder mehrere Kontaktpads auf einer Hauptfläche davon (430) umfasst, das Befestigen des Halbleiterdie an dem Die-Pad, so dass mindestens einer der Kontaktpads mit einer der leitenden Säulen (440) verbunden ist, und das Aufbringen eines Verkapselungsmittels auf das Die-Pad, die Leitungen und den Halbleiterdie (450).
  • Gemäß einem Beispiel des Verfahrens von 4 werden die leitenden Säulen durch galvanische Beschichtung geformt.
  • Gemäß einem Beispiel des Verfahrens der 4 umfassen oder bestehen die leitenden Säulen aus Cu, Al oder Legierungen davon.
  • Gemäß einem Beispiel des Verfahrens von 4 liegt eine Höhe der Säulen in einem Bereich von 20 µm bis 120 µm, genauer gesagt von 40 µm bis 100 µm, genauer von 40 µm bis 80 µm, genauer von 40 µm bis 60 µm.
  • Gemäß einem Beispiel des Verfahrens von 4 liegt eine Breite der Säulen in einem Bereich von 40 µm bis 120 µm, oder von 80 µm bis 120 µm, oder von 40 µm bis 80 µm, insbesondere von 50 µm bis 70 µm.
  • Gemäß einem Beispiel des Verfahrens von 4 weisen die Säulen einen kreisförmigen oder rechteckigen Querschnitt auf.
  • Gemäß einem Beispiel des Verfahrens von 4 umfasst das Verfahren ferner das Aufbringen eines Lotmaterials auf die leitenden Säulen und das Verbinden der Kontaktpads des Halbleiterdie durch einen Lötprozess mit den leitenden Säulen. Nach einem weiteren Beispiel davon umfasst das Lotmaterial eine Sn-Schicht oder eine SnAg-Schicht, insbesondere zusammen mit einer Ni-Zwischenschicht.
  • Gemäß einem Beispiel des Verfahrens von 4 umfassen die Kontaktpads und die leitenden Säulen Kupfer oder bestehen aus Kupfer oder einer Kupferlegierung und das Verfahren umfasst ferner das Verbinden der Kontaktpads des Halbleiterdie mit den leitenden Säulen durch Cu-Cu-Diffusionsbonden. Gemäß einem weiteren Beispiel davon umfassen entweder eine oder beide Oberflächen der Kontaktpads und der leitenden Säulen eine oder mehrere von Kupfer-Nanogras, Kupfer-Nanodrähten oder porösem Kupfer.
  • Gemäß einem Beispiel des Verfahrens von 4 umfasst das Verbinden mindestens einer der Kontaktpads mit einer der leitenden Säulen das Ultraschallbonden.
  • Gemäß einem Beispiel des Verfahrens von 4 wird das Formen der einen oder mehreren leitenden Säulen additiv durch Platzieren einer Maske über dem Substrat durchgeführt, wobei die Maske Maskenöffnungen umfasst, die die Positionen der zu bildenden Säulen definieren, und dann wird das Material der Säulen in die Maskenöffnungen abgeschieden.
  • Gemäß einem Beispiel des Verfahrens von 4 wird das Formen der einen oder mehreren leitenden Säulen subtraktiv durchgeführt, indem das Material der zu bildenden Säulen in Form einer durchgehenden Schicht bereitgestellt, insbesondere abgeschieden, wird und dann Teile der Schicht entfernt werden, so dass nur noch die Säulen übrig bleiben.
  • Gemäß einem Beispiel des Verfahrens von 4 umfasst das Verfahren ferner das Herstellen einer Vielzahl von Halbleiter-Flip-Chip-Packages durch Bereitstellen einer Platte, die eine Vielzahl von Leadframes aufweist, Bereitstellen einer Vielzahl von Halbleiterdies, Befestigen der Halbleiterdies an der Platte, Aufbringen eines Verkapselungsmittels auf die Platte und die Halbleiterdies, und Vereinzeln der Platte in eine Vielzahl von Halbleiter-Flip-Chip-Packages. Gemäß einem weiteren Beispiel davon liegt die Größe der Platte im Bereich von 100 x 100 mm2 bis 1000 x 1000 mm2, genauer gesagt von 200 x 200 mm2 bis 900 x 900 mm2, genauer gesagt von 300 x 300 mm2 bis 800 x 800 mm2, genauer gesagt von 400 x 400 mm2 bis 800 x 800 mm2, genauer von 500 x 500 mm2 bis 700 x 700 mm2.
  • Gemäß einem Beispiel des Verfahrens von 4 ist eine Breite der Säulen größer als eine Breite der Leitungen.
  • Gemäß einem Beispiel des Verfahrens von 4 wird das Formen der einen oder mehreren leitenden Säulen durch Prägen oder Präzisionsstanzen durchgeführt, wobei der Leadframe einer ausreichend hohen Spannung ausgesetzt wird, um einen plastischen Fluss auf der Oberfläche des Materials zu induzieren.
  • Weitere Beispiele für das Verfahren des zweiten Aspekts können nach Beispielen oder Merkmalen gebildet werden, die vorstehend in Verbindung mit einem Verfahren nach dem ersten Aspekt beschrieben wurden.
  • 5 umfasst 5A bis 5E und veranschaulicht ein Beispiel für ein Verfahren zur Herstellung eines Halbleiter-Flip-Chip-Package gemäß dem zweiten Aspekt.
  • 5A zeigt die Bereitstellung eines Leadframes 510, das einen Die 511 und eine oder mehrere Leitungen 512 umfasst.
  • 5B zeigt das Formen der leitenden Säulen 520 über dem Die-Pad 511 durch z.B. galvanische Beschichtung.
  • 5C zeigt das Formen von Lothöckern 530 auf einer Oberseite der leitenden Säulen 520.
  • 5D zeigt das Bereitstellen eines Halbleiterdie 540, der ein oder mehrere Kontaktpads 541 umfasst, und das Befestigen des Halbleiterdie 540 an dem Kontaktpad 511, so dass jede der Kontaktpads 541 mit einer der leitenden Säulen 520 verbunden ist.
  • 5E zeigt das Aufbringen eines Verkapselungsmittels 550 auf das Die-Pad 511, die Leitungen 512 und den Halbleiterdie 540.
  • 6 zeigt eine schematische Querschnittsdarstellung eines Halbleiter-Flip-Chip-Package gemäß dem vierten Aspekt. Das Halbleiter-Flip-Chip-Package 20 von 6 umfasst ein Leadframe 21, der ein Die-Pad 21.1 und eine oder mehrere Leitungen 21.2 umfasst, eine oder mehrere leitende Säulen 22, die auf dem Die-Pad 21.1 angeordnet sind, einen Halbleiterdie 23, der ein oder mehrere Kontaktpads 23.1 auf einer Hauptfläche davon umfasst, wobei der Halbleiterdie 23 mit dem Leadframe 21 verbunden ist, so dass mindestens eines der Kontaktpads 23.1 mit einer der leitenden Säulen 22 verbunden ist, und ein Verkapselungsmittel 24, das auf dem Leadframe 21 und dem Halbleiterdie 23 angeordnet ist.
  • Gemäß einem Beispiel des Halbleiter-Flip-Chip-Package 20 von 6 umfasst das Halbleiter-Flip-Chip-Package 20 ferner Füge- oder Verbindungsschichten 25, wobei jede der Verbindungsschichten 25 zwischen einer der leitenden Säulen 22 und einem der Kontaktpads 23.1 angeordnet ist. Die Verbindungsschichten 25 dienen der stabilen Verbindung zwischen den leitenden Säulen 22 und den Kontaktpads 23.1. Gemäß einem weiteren Beispiel davon ist ein Abstand zwischen einer Verbindungsschicht 25 und einer Oberfläche des Halbleiterdie 23 kleiner als ein Abstand zwischen der Verbindungsschicht 25 und einer Oberfläche des Die-Pad 21.1.
  • Gemäß einem weiteren Beispiel des Halbleiter-Flip-Chip-Package 20 aus 6 kann jede der Verbindungsschichten 25 eine Lötverbindungsschicht aufweisen, d.h. eine Schicht, die aus einen Lötprozess resultiert. Insbesondere kann die Lötverbindungsschicht Sn oder SnAg und eventuell zusätzlich eine Ni-Zwischenschicht umfassen.
  • Gemäß einem weiteren Beispiel des Halbleiter-Flip-Chip-Package 20 von 6 kann jede der Verbindungsschichten 25 eine Schicht umfassen, die aus einem Cu-Cu-Diffusions-Bonding-Prozess resultiert. Gemäß einem weiteren Beispiel davon umfassen beim Cu-Cu-Diffusions-Bonding-Verfahren entweder eine oder beide der Oberflächen der Kontaktpads und der leitenden Säulen eine oder mehrere von Kupfer-Nanogras, Kupfer-Nanodrähten oder porösem Kupfer.
  • Gemäß einem weiteren Beispiel des Halbleiter-Flip-Chip-Package 20 von 6 kann jede der Verbindungsschichten 25 eine Schicht umfassen, die aus einem Ultraschallbondprozess resultiert.
  • Gemäß einem weiteren Beispiel des Halbleiter-Flip-Chip-Package 20 von 6 kann das Halbleiter-Flip-Chip-Package als VQFN-Gehäuse (Very Thin Quad Flat No Leads) konfiguriert werden.
  • Weitere Beispiele für das Halbleiter-Flip-Chip-Package des vierten Aspekts können nach Beispielen oder Merkmalen gebildet werden, die vorstehend in Verbindung mit einem Verfahren nach dem zweiten Aspekt beschrieben wurden.
  • 7 zeigt eine schematische Querschnittsseitenansicht von zwei benachbarten Säulen, die an einer Leitung eines Leadframes angeordnet sind, zusammen mit den eingezogenen Raummaßen der leitenden Säulen (in µm). Die linke Säule umfasst eine Cu-Säule mit einer Höhe von 40,5 µm, einer Breite von 65,5 µm. Eine auf die Cu-Säule aufgebrachte Lotschicht umfasst eine Höhe von 31,5 µm und eine Breite von 65 µm. Ein Abstand der Säule von einem benachbarten Draht oder einer benachbarten Leitung beträgt 13,5 µm. Die Breite eines horizontalen Plateaus auf der Oberseite der Lotschicht beträgt 29,0 µm und der Abstand des Plateaus zum Draht 36,5 µm. Ein Mittenabstand zwischen den beiden Säulen beträgt 121,0 µm.
  • 8 zeigt eine schematische Querschnittsseitenansicht eines weiteren Beispiels einer Säule. Die Säule 80 von 8 umfasst einen Basispfosten 81, einen Silikonpfosten 82, der auf einer Oberseite des Basispfostens 81 aufgebracht ist, und eine Metallspirale 83, z.B. aus Kupfer hergestellt, die auf der Oberfläche des Silikonpfostens 82 aufgebracht ist. Der Silikonpfosten 82 kann einen elastischen Zustand aufweisen und kann ferner die Form einer Halbkugel aufweisen, und die Spirale 83 kann so abgeschieden werden, dass sie mit dem Basispfosten 81 in Kontakt kommt und zumindest teilweise auf einer Oberseite des Silikonpfostens 82 freiliegt, so dass sie mit jedem leitenden Material in Kontakt kommen kann, das mit der Oberseite des Silikonpfostens 82 in Kontakt gebracht wird. Der Basispfosten 81 kann eine Säule sein, wie in einem der vorherigen Beispiele beschrieben, und kann z.B. aus Cu oder einer Cu-Legierung hergestellt sein. Ein Vorteil des Silikonpfostens 82 ist, dass der Basispfosten 81 nicht so hoch wie die in den vorherigen Beispielen beschriebenen Säulen sein muss. Die Metallspirale 83 kann wie eine Feder wirken, die Toleranzen ausgleichen kann. Sie kann z.B. durch Galvanisieren oder stromloses Beschichten hergestellt werden.
  • BEISPIELE
  • Beispiel 1 ist ein Verfahren zur Herstellung eines Halbleiter-Flip-Chip-Package, wobei das Verfahren das Bereitstellen eines Verbindungssubstrats umfasst, das eine erste Hauptfläche, eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche und eine oder mehrere leitende Strukturen umfasst, das Formen einer oder mehrerer Säulen über mindestens einer der leitenden Strukturen, das Bereitstellen eines Halbleiterdie, der eine oder mehrere Kontaktpads auf einer Hauptfläche davon umfasst, das Befestigen des Halbleiterdie an dem Substrat, so dass mindestens eines der Kontaktpads mit einer der Säulen verbunden ist, und das Aufbringen eines Verkapselungsmittels auf das Substrat und den Halbleiterdie.
  • Beispiel 2 ist ein Verfahren zur Herstellung eines Halbleiter-Flip-Chip-Package, wobei das Verfahren das Bereitstellen eines Leadframes mit einem Die und/oder einer oder mehreren Leitungen, das Formen einer oder mehrerer Säulen über dem Die und/oder über einer oder mehreren der Leitungen, das Bereitstellen eines Halbleiterdie mit einer oder mehreren Kontaktpads auf einer Hauptfläche davon, das Befestigen des Halbleiterdie an dem Die-Pad, so dass mindestens eines der Kontaktpads mit einer der Säulen verbunden ist, und das Aufbringen eines Verkapselungsmittels auf den Die-Pad, die Leitungen und den Halbleiterdie umfasst.
  • Beispiel 3 ist ein Verfahren nach Beispiel 1 oder 2, wobei die Säulen durch galvanische Beschichtung gebildet werden.
  • Beispiel 4 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei die Säulen aus Cu, Al, Legierungen davon oder einer Cu/Zn-Legierung hergestellt werden und auf einer Oberseite eine Lotschicht aus Sn, SnAg, Ag, NiAu oder Pd umfassen können.
  • Beispiel 5 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei die Säulen einen Basispfosten, einen auf einer Oberseite des Basispfostens aufgebrachten Silikonpfosten und eine auf der Oberfläche des Silikonpfostens aufgebrachte Metallschicht, insbesondere eine Metallspirale, insbesondere eine Kupferspirale, umfassen.
  • Beispiel 6 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei eine Höhe der Säulen in einem Bereich von 20 µm bis 120 µm, genauer gesagt von 40 µm bis 100 µm, genauer von 40 µm bis 80 µm, genauer von 40 µm bis 60 µm liegt.
  • Beispiel 7 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei eine Breite der Säulen in einem Bereich von 40 µm bis 120 µm oder von 80 µm bis 120 µm oder von 40 µm bis 80 µm, insbesondere von 50 µm bis 70 µm, liegt.
  • Beispiel 8 ist ein Verfahren nach Beispiel 2, wobei eine Breite der Säulen größer ist als eine Breite der Leitungen.
  • Beispiel 9 ist ein Verfahren nach einem der vorhergehenden Beispiele, ferner umfassend das Aufbringen eines Lotmaterials auf die leitenden Säulen und das Verbinden der Kontaktpads des Halbleiterdie durch einen Lötprozess mit den leitenden Säulen.
  • Beispiel 10 ist ein Verfahren nach einem der Beispiele 1 bis 8, ferner umfassend das Verbinden der Kontaktpads des Halbleiterdie mit den Säulen durch Cu-Cu-DiffusionsBonden oder Ultraschallbonden.
  • Beispiel 11 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei das Formen der einen oder mehreren leitenden Säulen additiv durchgeführt wird, indem eine Maske über dem Substrat oder den Leitungen platziert wird, wobei die Maske Maskenöffnungen umfasst, die die Positionen der zu bildenden Säulen definieren, und dann das Material der Säulen in die Maskenöffnungen abgeschieden wird.
  • Beispiel 12 ist ein Verfahren nach einem der vorhergehenden Beispiele, wobei das Bilden der einen oder mehreren leitenden Säulen subtraktiv durchgeführt wird, indem das Material der zu bildenden Säulen in Form einer kontinuierlichen Schicht abgeschieden und dann Teile der Schicht entfernt werden, so dass nur die Säulen übrig bleiben.
  • Beispiel 13 ist ein Verfahren nach einem der vorhergehenden Beispiele, ferner umfassend das Herstellen einer Vielzahl von Halbleiter-Flip-Chip-Packages durch Bereitstellen einer Platte, die eine Vielzahl von Substraten oder Leadframes umfasst, Bereitstellen einer Vielzahl von Halbleiterdies, Befestigen der Halbleiterdies an der Platte, Aufbringen eines Verkapselungsmittels auf die Platte und die Halbleiterdies und Vereinzeln der Platte in eine Vielzahl von Halbleiter-Flip-Chip-Packages.
  • Beispiel 14 ist ein Verfahren nach Beispiel 13, wobei die Größe der Platte in einem Bereich von 100 x 100 mm2 bis 1000 x 1000 mm2 liegt.
  • Beispiel 15 ist ein Halbleiter-Flip-Chip-Package, das ein Substrat umfasst, das eine erste Hauptfläche, eine zweite Hauptfläche gegenüber der ersten Hauptfläche und eine oder mehrere leitende Strukturen umfasst, die auf der ersten Hauptfläche angeordnet sind, eine oder mehrere Säulen, die auf mindestens einer der leitenden Strukturen angeordnet sind, einen Halbleiterdie, der eine oder mehrere Kontaktpads auf einer Hauptfläche davon umfasst, wobei der Halbleiterdie mit dem Substrat verbunden ist, sodass mindestens eine der Kontaktpads mit einer der Säulen verbunden ist, und ein Verkapselungsmittel, das auf dem Substrat und dem Halbleiterdie angeordnet ist.
  • Beispiel 16 ist ein Halbleiter-Flip-Chip-Package, das ein Leadframe umfasst, das ein Die-Pad und/oder eine oder mehrere Leitungen umfasst, eine oder mehrere Säulen, die auf dem Die-Pad und/oder auf einer oder mehreren der Leitungen angeordnet sind, einen Halbleiterdie, der eine oder mehrere Kontaktpads auf einer Hauptfläche davon umfasst, wobei der Halbleiterdie mit dem Leadframe verbunden ist, sodass mindestens eines der Kontaktpads mit einer der Säulen verbunden ist, und ein Verkapselungsmittel, das auf dem Leadframe und dem Halbleiterdie angeordnet ist.
  • Beispiel 17 ist ein Halbleiter-Flip-Chip-Package gemäß den Beispielen 15 oder 16, das ferner eine Verbindungsschicht umfasst, die zwischen der Säule und dem Kontaktpad angeordnet ist, wobei ein Abstand zwischen der Verbindungsschicht und dem Halbleiterchip kleiner ist als ein Abstand zwischen der Verbindungsschicht und der leitenden Struktur auf der ersten Hauptfläche des Substrats oder dem Kontaktpad oder den Leitungen.
  • Beispiel 18 ist ein Halbleiter-Flip-Chip-Package nach Beispiel 17, wobei die Verbindungsschicht eine Lotschicht ist.
  • Beispiel 19 ist ein Halbleiter-Flip-Chip-Package gemäß einem der Beispiele 15 bis 18, wobei eine Höhe der Säulen in einem Bereich von 20 µm bis 120, genauer gesagt von 40 µm bis 100 µm, genauer von 40 µm bis 80 µm, 40 µm bis 60 µm liegt.
  • Beispiel 20 ist ein Halbleiter-Flip-Chip-Package gemäß einem der Beispiele 15 bis 19, wobei eine Breite der Säulen in einem Bereich von 40 µm bis 120 µm, von 80 µm bis 120 µm oder von 40 µm bis 80 µm, insbesondere von 50 µm bis 70 µm, liegt.
  • Beispiel 21 ist ein Halbleiter-Flip-Chip-Package gemäß einem der Beispiele 15 bis 20, wobei die Säulen aus Cu, Al oder Legierungen davon hergestellt sind und möglicherweise oben einen Silikonpfosten mit einer Metallschicht auf einer Oberseite davon umfassen.
  • Darüber hinaus kann ein bestimmtes Merkmal oder Aspekt einer Ausführungsform der Erfindung zwar nur in Bezug auf eine von mehreren Implementierungen offenbart worden sein, aber dieses Merkmal oder dieser Aspekt kann mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie es für eine bestimmte oder besondere Anwendung gewünscht und vorteilhaft sein kann. Soweit die Begriffe „enthalten“, „haben“, „mit“ oder andere Varianten davon entweder in der detaillierten Beschreibung oder in den Ansprüchen verwendet werden, sollen diese Begriffe darüber hinaus in ähnlicher Weise wie der Begriff „aufweisen“ umfassend sein. Darüber hinaus ist zu verstehen, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilintegrierten Schaltungen oder voll integrierten Schaltungen oder Programmiermitteln realisiert werden können. Auch der Begriff „exemplarisch“ ist nur als Beispiel gemeint und nicht als das Beste oder Optimale. Es ist auch zu beachten, dass die hierin dargestellten Merkmale und/oder Elemente aus Gründen der Einfachheit und des Verständnisses mit bestimmten Abmessungen relativ zueinander dargestellt werden und dass die tatsächlichen Abmessungen wesentlich von den hierin dargestellten abweichen können.
  • Obwohl hierin spezifische Ausführungsformen veranschaulicht und beschrieben wurden, wird es von denjenigen mit gewöhnlichen Fähigkeiten in der Kunst geschätzt, dass eine Vielzahl von alternativen und/oder gleichwertigen Implementierungen die spezifischen Ausführungsformen ersetzen können, die gezeigt und beschrieben werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Diese Anwendung soll alle Anpassungen oder Variationen der hierin beschriebenen spezifischen Ausführungsformen abdecken. Daher ist vorgesehen, dass diese Erfindung nur durch die Ansprüche und deren Äquivalente begrenzt wird.

Claims (20)

  1. Verfahren (100) zur Herstellung eines Halbleiter-Flip-Chip-Package, wobei das Verfahren umfasst: - Bereitstellen eines Verbindungssubstrats (11), das eine erste Hauptfläche, eine zweite Hauptfläche gegenüber der ersten Hauptfläche und eine oder mehrere leitende Strukturen umfasst, die auf der ersten Hauptfläche angeordnet sind (110); - Formen einer oder mehrerer Säulen (12) über mindestens einer der leitenden Strukturen (120); - Bereitstellen eines Halbleiterdie, der ein oder mehrere Kontaktpads auf einer Hauptfläche davon umfasst (130); - Befestigen des Halbleiterdie an dem Substrat, so dass mindestens eines der Kontaktpads mit einer der Säulen verbunden ist (140); und - Aufbringen eines Verkapselungsmittels auf das Substrat und den Halbleiterdie (150).
  2. Verfahren (200) zur Herstellung eines Halbleiter-Flip-Chip-Package, wobei das Verfahren umfasst: - Bereitstellen eines Leadframes, das eine Die und/oder eine oder mehrere Leitungen umfasst (210); - Formen einer oder mehrerer Säulen über dem Die-Pad und/oder über einer oder mehreren der Leitungen (220); - Bereitstellen eines Halbleiterdie, der eine oder mehrere Kontaktpads auf einer Hauptfläche davon umfasst (230); - Befestigen des Halbleiterdie an dem Die-Pad, so dass mindestens eine der Kontaktpads mit einer der Säulen verbunden ist (240); und - Aufbringen eines Verkapselungsmittels auf das Die-Pad, die Leitungen und den Halbleiterdie (250).
  3. Verfahren nach Anspruch 1 oder 2, wobei die Säulen durch galvanische Beschichtung geformt werden.
  4. Verfahren nach einem der vorherigen Ansprüche, wobei die Säulen aus Cu, Al, Legierungen davon oder einer Cu/Zn-Legierung bestehen und auf einer Oberseite eine Lotschicht umfassen können, die eines oder mehrere von Sn, SnAg, Ag, Ni-Au oder Pd umfasst.
  5. Verfahren nach einem der vorherigen Ansprüche, wobei die Säulen einen Basispfosten, einen auf einer Oberseite des Basispfostens aufgebrachten Silikonpfosten und eine auf der Oberfläche des Silikonpfostens aufgebrachte Metallschicht, insbesondere eine Metallspirale, insbesondere eine Kupferspirale, umfassen.
  6. Verfahren nach einem der vorherigen Ansprüche, wobei eine Höhe der Säulen in einem Bereich von 20 µm bis 120 µm, genauer gesagt von 40 µm bis 100 µm, genauer von 40 µm bis 80 µm, genauer von 40 µm bis 60 µm, liegt.
  7. Verfahren nach einem der vorherigen Ansprüche, wobei eine Breite der Säulen in einem Bereich von 40 µm bis 120 µm, von 80 µm bis 120 µm oder von 40 µm bis 80 µm, insbesondere von 50 µm bis 70 µm, liegt.
  8. Verfahren nach Anspruch 2, wobei eine Breite der Säulen größer als eine Breite der Leitungen ist.
  9. Verfahren nach einem der vorherigen Ansprüche, ferner umfassend das Aufbringen eines Lotmaterials auf die leitenden Säulen und das Verbinden der Kontaktpads des Halbleiterdie durch einen Lötprozess mit den leitenden Säulen.
  10. Verfahren nach einem der Ansprüche 1 bis 8, ferner umfassend Verbinden der Kontaktpads des Halbleiterdie mit den Säulen durch Cu-Cu-Diffusionsbonden oder Ultraschallbonden.
  11. Verfahren nach einem der vorherigen Ansprüche, wobei das Formen der einen oder mehreren Säulen additiv durchgeführt wird, indem eine Maske über dem Substrat oder den Leitungen platziert wird, wobei die Maske Maskenöffnungen umfasst, die die Positionen der zu bildenden Säulen definieren, und dann das Material der Säulen in die Maskenöffnungen abgeschieden wird.
  12. Verfahren nach einem der Ansprüche 1 bis 10, wobei das Formen der einen oder mehreren Säulen subtraktiv erfolgt, indem das Material der zu bildenden Säulen in Form einer kontinuierlichen Schicht abgeschieden wird und dann Teile der Schicht entfernt werden, so dass nur noch die Säulen übrig bleiben.
  13. Verfahren nach einem der vorherigen Ansprüche, ferner umfassend Herstellen einer Vielzahl von Halbleiter-Flip-Chip-Packages durch Bereitstellen einer Platte, die eine Vielzahl von Substraten oder Leadframes umfasst; Bereitstellen einer Vielzahl von Halbleiterdies; Befestigen der Halbleiterdies an der Platte; Aufbringen eines Verkapselungsmittels auf die Platte und die Halbleiterdies; und Vereinzeln der Platte in eine Vielzahl von Halbleiter-Flip-Chip-Packages.
  14. Verfahren nach Anspruchs 13, wobei die Größe der Platte in einem Bereich von 100 x 100 mm2 bis 1000 x 1000 mm2 liegt.
  15. Halbleiter-Flip-Chip-Package (10), umfassend: - ein Substrat (11), umfassend eine erste Hauptfläche, eine zweite Hauptfläche gegenüber der ersten Hauptfläche und eine oder mehrere leitende Strukturen (11.1), die auf der ersten Hauptfläche angeordnet sind; - eine oder mehrere Säulen (12), die auf mindestens einer der leitenden Strukturen (11.1) angeordnet sind; - ein Halbleiterdie (13), der eine oder mehrere Kontaktpads (13.1) auf einer Hauptfläche davon umfasst, wobei der Halbleiterdie (13) mit dem Substrat (11) verbunden ist, so dass mindestens eines der Kontaktpads (13.1) mit einer der Säulen (12) verbunden ist; und - ein Verkapselungsmittel (14), das auf dem Substrat (11) und dem Halbleiterdie (13) angeordnet ist.
  16. Halbleiter-Flip-Chip-Package (20), umfassend: - ein Leadframe (21), der ein Die-Pad (21.1) und/oder eine oder mehrere Leitungen (21.2, 21.3) umfasst; - eine oder mehrere Säulen (22), die auf dem Die-Pad (21.1) und/oder auf einer oder mehreren der Leitungen (21.2, 21.3) angeordnet sind; - ein Halbleiterdie (23), der eine oder mehrere Kontaktpads (23.1) auf einer Hauptfläche davon umfasst, wobei der Halbleiterdie (23) mit dem Leiterrahmen (21) verbunden ist, so dass mindestens eines der Kontaktpads (23.1) mit einer der Säulen (22) verbunden ist; und - ein Verkapselungsmittel (24), das auf dem Leadframe (21) und dem Halbleiterdie (23) angeordnet ist.
  17. Halbleiter-Flip-Chip-Package (10; 20) nach Anspruch 15 oder 16, ferner umfassend: eine Verbindungsschicht (15; 25), die zwischen der leitenden Säule (12; 22) und dem Kontaktpad (13.1; 23.1) angeordnet ist, wobei ein Abstand zwischen der Verbindungsschicht (15; 25) und dem Halbleiterdie (13; 23) kleiner ist als ein Abstand zwischen der Verbindungsschicht (15; 25) und der leitenden Struktur (11.1) auf der ersten Hauptfläche des Substrats (11) oder dem Kontaktpad (21.1) oder den Leitungen (21.2, 21.3).
  18. Halbleiter-Flip-Chip-Package (10; 20) nach Anspruch 17, wobei die Verbindungsschicht (15; 25) eine Lotschicht (15; 25) ist.
  19. Halbleiter-Flip-Chip-Package (10; 20) nach einem der Ansprüche 15 bis 18, wobei eine Höhe der Säulen (12; 22) in einem Bereich von 20 µm bis 120, insbesondere von 40 µm bis 100 µm, insbesondere von 40 µm bis 80 µm, 40 µm bis 60 µm liegt.
  20. Halbleiter-Flip-Chip-Package (10; 20) nach einem der Ansprüche 14 bis 19, wobei die Säulen aus Cu, Al oder Legierungen davon hergestellt sind und möglicherweise oben einen Silikonpfosten umfassen, der eine Metallschicht auf einer Oberseite davon umfasst.
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