DE102013103011A1 - Eine Chipanordnung und ein Verfahren zum Bilden einer Chipanordnung - Google Patents

Eine Chipanordnung und ein Verfahren zum Bilden einer Chipanordnung Download PDF

Info

Publication number
DE102013103011A1
DE102013103011A1 DE201310103011 DE102013103011A DE102013103011A1 DE 102013103011 A1 DE102013103011 A1 DE 102013103011A1 DE 201310103011 DE201310103011 DE 201310103011 DE 102013103011 A DE102013103011 A DE 102013103011A DE 102013103011 A1 DE102013103011 A1 DE 102013103011A1
Authority
DE
Germany
Prior art keywords
chip
electrically
electrically conductive
chip carrier
insulating material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE201310103011
Other languages
English (en)
Other versions
DE102013103011B4 (de
Inventor
Anton Prueckl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102013103011A1 publication Critical patent/DE102013103011A1/de
Application granted granted Critical
Publication of DE102013103011B4 publication Critical patent/DE102013103011B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/24246—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H01L2924/13034—Silicon Controlled Rectifier [SCR]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

Eine Chipanordnung wird bereitgestellt. Die Chipanordnung aufweisend: einen ersten Chip (118) elektrisch verbunden mit der ersten Chipträgeroberseite (106); einen zweiten Chip (122) elektrisch verbunden mit der zweiten Chipträgeroberseite (114); ein elektrisch isolierendes Material (124) eingerichtet um mindestens teilweise den ersten Chipträger (104) und den zweiten Chipträger (112) zu umgeben; mindestens eine elektrische Verbindung (126) eingerichtet um den ersten Chip (118) mit dem zweiten Chip (122) durch das elektrisch isolierende Material (124) elektrisch zu verbinden; und einen oder mehr erste elektrisch leitfähige Bereiche (128) gebildet über und elektrisch verbunden mit der ersten Chipträgeroberseite (106) und/oder der zweiten Chipträgeroberseite (114), und einen oder mehr zweite elektrisch leitfähige Bereiche (132) gebildet über und elektrisch verbunden mit der ersten Chipträgerunterseite (108) und/oder der zweiten Chipträgerunterseite (116).

Description

  • Verschiedene Ausführungsformen betreffen allgemein eine Chipanordnung und ein Verfahren zum Bilden einer Chipanordnung.
  • Viele Herausforderungen sind verbunden mit Bauteil-Gehäusen für mehrere Chips. Gewöhnlich kann ein Mehrfach-Chip-Gehäuse zusammengefügt werden mittels mehrerer Einzel-Chip-Gehäuse. Ein typisches Beispiel ist ein integrierter Schaltkreis IC (integrated circuit, IC) gesteuerter Halb-Brücken-Schalter (switch) bestehend aus zwei Leistungshalbleiter und einem Treiber-IC. Jeder Halbleiterchip kann gehäust werden unter Einsatz von Standard-Häusungstechnologien (Packaging-Technologien) und montiert werden mit Kernprozessen, z. B. Die-Befestigung (die attaching), Drahtbonden (wire bonding) & Formen (Gießen, Spritzen, Molden). Das Einzel-Chip-Gehäuse kann zum Schluss elektrisch verbunden werden mit einem PCB (Printed Circuit Board, PCB, z. B. einer Leiterplatte). Eine schlechte elektrische und thermische Bauteil-Leistungsfähigkeit (ein Bauteil-Verhalten, eine Bauteilleistungsfähigkeit) werden erzielt als eine Folge von Beschränkungen der Verwendung von Standard-Verbindungstechnologien wie z. B. Drahtbonden. Ferner kann die Fertigung (Herstellung, Produktion) ineffizient und kostspielig sein, da die Fertigung üblicherweise in seriellen Prozessen durchgeführt werden kann.
  • Verschiedene Ausführungsformen stellen einen oder mehr Prozesse zum Bilden einer Chipanordnung bereit, wobei die Prozesse auch für die PCB Herstellung verwendet werden können.
  • Verschiedene Ausführungsformen stellen ein Multi-Chip-Gehäuse mit gestiegener und somit höherer Integrationsdichte bereit.
  • Verschiedene Ausführungsformen stellen ein modulares Gehäuse mit exzellenten thermischer und elektrischer Bauteilleistung bereit.
  • Verschiedene Ausführungsformen stellen einen vereinfachten Herstellungsprozess zum Bilden einer Multi-Chip-Anordnung bereit.
  • Verschiedene Ausführungsformen stellen einen Prozess zum Bilden einer Chipanordnung bereit, wobei parallel, d. h. eine Bauelement-Los-Herstellung realisiert werden kann.
  • Verschiedene Ausführungsformen stellen eine Chipanordnung bereit, aufweisend: einen ersten Chipträger, aufweisend eine erste Chipträgeroberseite und eine erste Chipträgeroberseite; einen zweiten Chipträger, aufweisend eine zweite Chipträgeroberseite und eine zweite Chipträgerunterseite; einen ersten Chip elektrisch verbunden mit der ersten Chipträgeroberseite; einen zweiten Chip elektrisch verbunden mit der zweiten Chipträgeroberseite; ein elektrisch isolierendes Material eingerichtet um zumindest teilweise den ersten Chipträger und den zweiten Chipträger zu umgeben; mindestens eine elektrische Verbindung, eingerichtet um den ersten Chip und den zweiten Chip durch das elektrisch isolierende Material elektrisch zu verbinden; und einen oder mehr erste elektrisch leitfähige Bereiche und einen oder mehr zweite elektrisch leitfähige Bereiche, wobei einer oder mehr erste elektrisch leitfähige Bereiche gebildet werden über und elektrisch kontaktiert mit der ersten Chipträgeroberseite und/oder der zweiten Chipträgeroberseite, und wobei einer oder mehr zweite elektrisch leitfähige Bereiche gebildet werden über und elektrisch kontaktiert mit der ersten Chipträgerunterseite und/oder der zweiten Chipträgerunterseite.
  • Gemäß einer Ausführungsform weisen der erste Chip und der zweite Chip jeder einen Leistungshalbleiterchip auf.
  • In einer Ausgestaltung weist der Leistungshalbleiterchip mindestens ein Leistungshalbleiterbauelement aus der Gruppe von Leistungshalbleiterbauelementen auf, der Gruppe bestehend aus: einem Leistungstransistor, einem MOS-Leistungstransistor, einem Bipolar-Leistungstransistor, einem Leistungsfeldeffekttransistor, einem Isolier-Gate-Bipolar-Leistungstransistor, einem Thyristor, einem MOS gesteuerten Thyristor, einem gesteuerten Siliziumgleichrichter, einer Schottky Leistungsdiode, einer Siliziumkarbiddiode, einem Galliumnitridbauelement.
  • In noch einer Ausgestaltung ist der erste Chip elektrisch verbunden mit der ersten Chipträgeroberseite mittels mindestens einem Kontakt-Pad, gebildet über einer ersten Chipvorderseite; und wobei der zweite Chip elektrisch verbunden ist mit der zweiten Chipträgeroberseite mittels mindestens einem Kontakt-Pad, gebildet über einer zweiten Chipvorderseite.
  • In noch einer Ausgestaltung weist die Chipanordnung ferner einen dritten Chip auf, angeordnet über und elektrisch isoliert mit dem ersten Chipträger, und elektrisch verbunden mit dem ersten Chip mittels zumindest einer zusätzlichen elektrischen Verbindung.
  • In noch einer Ausgestaltung weist die Chipanordnung ferner mindestens eine oder mehr zusätzliche elektrische Verbindungen auf, eingerichtet um den dritten Chip mit dem zweiten Chip elektrisch zu verbinden.
  • In noch einer Ausgestaltung weist der dritte Chip einen Halbleiterlogikchip auf.
  • In noch einer Ausgestaltung weist der Halbleiterlogikchip mindestens ein Halbleiterlogikbauelement aus der Gruppe von Halbleiterlogikbauelementen auf, der Gruppe bestehend aus: einem anwendungsspezifischen integrierten Schaltkreis ASIC, einem Treiber, einem Kontroller, einem Sensor, einem Speicher.
  • In noch einer Ausgestaltung ist die dritte Chiprückseite angeordnet über dem ersten Chipträger.
  • In noch einer Ausgestaltung ist der dritte Chip elektrisch isoliert von dem ersten Chipträger mittels eines elektrisch isolierenden Materials, das elektrisch isolierende Material weist mindestens eines aus der nachfolgenden Gruppe von Materialien auf, der Gruppe bestehend aus: einem Klebemittel, einem elektrisch isolierenden Klebemittel, einem Epoxid, einem Leim, einer Paste, einer Klebefolie, einer elektrisch isolierenden Wafer-Rückseitenbeschichtung.
  • In noch einer Ausgestaltung weist der erste Chipträger einen ersten Leiterrahmenträger auf; und der zweite Chipträger weist einen zweiten Leiterrahmenträger auf.
  • In noch einer Ausgestaltung weisen der erste Chipträger und/oder der zweite Chipträger mindestens eines aus der nachfolgenden Gruppe von Materialien auf, der Gruppe von Materialien bestehend aus: Kupfer, Nickel, Eisen, Kupferlegierung, Nickellegierung, Eisenlegierung.
  • In noch einer Ausgestaltung ist das elektrisch isolierende Material ferner eingerichtet um mindestens teilweise den ersten Chip und den zweiten Chip zu umgeben.
  • In noch einer Ausgestaltung ist das elektrisch isolierende Material ferner eingerichtet um den ersten Chip und den ersten Chipträger elektrisch von dem zweiten Chip und dem zweiten Chipträger zu isolieren.
  • In noch einer Ausgestaltung wird das elektrisch isolierende Material gebildet über der ersten und der zweiten Chipträgeroberseite und der ersten und der zweiten Chipträgerunterseite.
  • In noch einer Ausgestaltung ist die mindestens eine elektrische Verbindung eingerichtet um den ersten Chip mit dem zweiten Chip mittels des ersten Chipträgers elektrisch zu verbinden.
  • In noch einer Ausgestaltung ist die mindestens eine elektrische Verbindung eingerichtet um ein oder mehr Kontakt-Pads, gebildet über einer zweiten Chipvorderseite, mit dem ersten Chipträger elektrisch zu verbinden.
  • In noch einer Ausgestaltung weist die mindestens eine elektrische Verbindung mindestens eine aus der nachfolgenden Gruppe von elektrischen Verbindungen auf, der Gruppe bestehend aus: Drähten, elektrisch leitfähigen Drähten, Bond-Drähten, Klemmen, elektrisch leitfähigen Klemmen, galvanisch abgeschiedenen Verbindungen.
  • In noch einer Ausgestaltung sind der eine oder die mehreren ersten elektrisch leitfähigen Bereiche elektrisch verbunden mit und gebildet über der ersten Chipträgervorderseite und/oder der zweiten Chipträgervorderseite.
  • In noch einer Ausgestaltung sind der eine oder die mehreren ersten elektrisch leitfähigen Bereiche elektrisch kontaktiert mit und gebildet über: einem oder mehr Kontakt-Pads, gebildet über einer ersten Chipvorderseite und/oder einem oder mehr Kontakt-Pads, gebildet über einer zweiten Chipvorderseite.
  • In noch einer Ausgestaltung weist die Chipanordnung ein zusätzliches elektrisch isolierendes Material auf, eingerichtet um mindestens teilweise einen oder mehr erste elektrisch leitfähige Bereiche zu umgeben.
  • In noch einer Ausgestaltung weist die Chipanordnung ferner einen oder mehr dritte elektrisch leitfähige Bereiche auf, gebildet über dem zusätzlichen elektrisch isolierenden Material, wobei der eine oder die mehreren dritten elektrisch leitfähigen Bereiche gebildet sind über und elektrisch kontaktiert mit der ersten Chipträgeroberseite und/oder der zweiten Chipträgeroberseite.
  • In noch einer Ausgestaltung sind der eine oder die mehreren dritten elektrisch leitfähigen Bereiche elektrisch kontaktiert mit und gebildet über einer ersten Chipvorderseite und/oder einer zweiten Chipvorderseite.
  • In noch einer Ausgestaltung sind einer oder mehr dritte elektrisch leitfähige Bereiche elektrisch kontaktiert mit einem oder mehr ersten elektrisch leitfähigen Bereichen durch das zusätzliche elektrisch isolierende Material.
  • In noch einer Ausgestaltung weist das elektrisch isolierende Material mindestens eines aus der nachfolgenden Gruppe von Materialien auf, der Gruppe bestehend aus: gefülltem oder ungefülltem Epoxid, kunststoffimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Mold-Material, einem Duroplast-Material, einem Thermoplast-Material, Füllstoffpartikeln, faserverstärkten Laminat, faserverstärkten Polymer-Laminat, faserverstärkten Polymer-Laminat mit Füllstoffpartikeln.
  • In noch einer Ausgestaltung weist die Chipanordnung ferner eine elektrisch leitfähige Plattierungsschicht auf, gebildet über dem einen oder mehr zweiten elektrisch leitfähigen Bereichen.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Bilden einer Chipanordnung bereit, das Verfahren aufweisend: elektrisches Verbinden eines ersten Chips mit einer ersten Chipträgeroberseite, wobei der erste Chipträger eine erste Chipträgeroberseite und eine erste Chipträgerunterseite aufweist; elektrisches Verbinden eines zweiten Chips mit einer zweiten Chipträgeroberseite, wobei der zweite Chipträger eine zweite Chipträgeroberseite und eine zweite Chipträgerunterseite aufweist; mindestens teilweises Umgeben des ersten Chipträgers und des zweiten Chipträgers mit einem elektrisch isolierenden Material; Bilden mindestens einer elektrischen Verbindung um den ersten Chip mit dem zweiten Chip elektrisch zu kontaktieren durch das elektrisch isolierende Material; Bilden eines oder mehr erster elektrisch leitfähiger Bereiche und eines oder mehr zweiter elektrisch leitfähiger Bereiche über dem elektrisch isolierenden Material, wobei das Bilden eines oder mehr erster elektrisch leitfähiger Bereiche und eines oder mehr zweiter elektrisch leitfähiger Bereiche über dem elektrisch isolierenden Material das Bilden des einen oder der mehreren ersten elektrisch leitfähigen Bereiche über und das elektrische Kontaktieren des einen oder der mehreren ersten elektrisch leitfähigen Bereiche mit der ersten Chipträgeroberseite und/oder der zweiten Chipträgeroberseite aufweist, und das Bilden des einen oder der mehreren zweiten elektrisch leitfähigen Bereiche über und das elektrische Kontaktieren des einen oder der mehreren zweiten elektrisch leitfähigen Bereiche mit der ersten Chipträgerunterseite und/oder der zweiten Chipträgerunterseite aufweist.
  • Gemäß einer Ausführungsform kann das Verfahren ferner das Anordnen eines dritten Chips und das elektrische Isolieren des dritten Chips von dem ersten Chipträger aufweisen, und das elektrische Verbinden des dritten Chips mit dem ersten Chip mittels mindestens einer zusätzlichen elektrischen Verbindung; und ferner das Bilden mindestens einer anderen zusätzlichen elektrischen Verbindung um den dritten Chip mit dem zweiten Chip durch das elektrisch isolierende Material elektrisch zu verbinden.
  • In einer Ausgestaltung weist das Verfahren ferner das Bilden eines oder mehr erster elektrisch leitfähiger Bereiche und eines oder mehr zweiter elektrisch leitfähiger Bereiche auf, aufweisend das Bilden eines oder mehr erster elektrisch leitfähiger Bereiche und eines oder mehr zweiter elektrisch leitfähiger Bereiche mittels galvanischer Abscheidung; und Abscheidung einer elektrisch leitfähigen Plattierungsschicht über dem einem oder mehr zweiten elektrisch leitfähigen Bereichen.
  • Während die Erfindung gezeigt und beschrieben wurde in Bezug auf spezifische Ausführungsformen, ist es zu verstehen, dass der Durchschnittsfachmann eine Vielzahl von Änderungen in Form und Details dabei vornehmen kann, ohne vom Geist und Umfang der vorliegenden Erfindung, wie definiert mittels der beigefügten Ansprüche, abzuweichen. Der Umfang der Erfindung wird daher durch die beigefügten Ansprüche angegeben, und alle Änderungen, welche innerhalb der Bedeutung und des Bereichs der Äquivalenz der Ansprüche fallen, sind somit intendiert abgedeckt zu sein.
  • In den Zeichnungen verweisen gleiche Bezugszeichen, auf die gleichen Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht zwangsläufig maßstabsgerecht, der Schwerpunkt wird stattdessen allgemein auf die Darstellung der Prinzipien der Erfindung gelegt. In der nachfolgenden Beschreibung sind verschiedene Ausführungsformen der Erfindung in Bezug auf die folgenden Zeichnungen beschrieben, in welchen:
  • 1 eine Chipanordnung gemäß einer Ausführungsform zeigt;
  • 2 ein Verfahren zum Bilden einer Chipanordnung gemäß einer Ausführungsform zeigt;
  • 3A bis 3I ein Verfahren zum Bilden einer Chipanordnung gemäß einer Ausführungsform zeigen;
  • 4A bis 4C ein Verfahren zum Bilden einer Chipanordnung gemäß einer Ausführungsform zeigen;
  • 5 eine Chipanordnung gemäß einer Ausführungsform zeigt.
  • Die folgende detaillierte Beschreibung bezieht sich auf die beigefügten Zeichnungen, die, als Mittel zur Veranschaulichung, spezifische Details und Ausführungsformen zeigen, in welchen die Erfindung ausgeführt werden kann.
  • Das Wort „beispielhaft” wird hierin verwendet, mit der Bedeutung „dient als ein Beispiel, Beispiel oder Veranschaulichung”. Jede Ausführungsform oder jedes Design hierin beschrieben als „beispielhaft”, ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Designs aufzufassen.
  • Das Wort „über”, in Bezug auf ein abgeschiedenes Material gebildet „über” einer Seite oder Oberfläche, kann hierin verwendet werden in der Bedeutung, dass das abgeschiedene Material „unmittelbar”, z. B. in direkten Kontakt mit besagter Seite oder Oberfläche, gebildet werden kann. Des Wort „über” in Bezug auf ein abgeschiedenes Material gebildet „über” einer Seite oder Oberfläche, kann hierin in der Bedeutung verwendet werden, dass das abgeschiedene Material „mittelbar auf” besagter Seite oder Oberfläche mit einer oder mehr Schichten, welche zwischen besagter Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sind, abgeschieden werden kann.
  • Verschiedene Ausführungsformen stellen ein laminiertes Mehrfach-Chip-Gehäuse bereit, wobei ein Bauelement laminiert werden kann, und wobei Umverteilungsschichten bereitgestellt werden können auf einer oder mehr Seiten des Bauelementes.
  • Verschiedene Ausführungsformen stellen ein Mehrfach-Chip-Bauelement-Gehäuse bereit, verkapselt mit einer oder mehr gleichen oder verschiedenen laminierte Folien.
  • Verschiedene Ausführungsformen stellen eine Chipanordnung bereit, aufweisend einen Metallträger, z. B. einen Träger, aufweisend Kupfer, befestigt an einer Bauelementrückseite, eine oder mehr Metalldurchkontaktierungen (vertical interconnect accesses, vias), z. B. Kupfer-Durchkontaktierungen (Cu vias), als Bauelementverbindungen, und mindestens zwei Umverteilungsschichten.
  • Verschiedene Ausführungsformen stellen ein Verfahren bereit zum Bereitstellen verschiedener Prozesse wie z. B. Folienlaminierung (Folienkaschierung) zum Verkapseln und der Herstellung von Durchkontaktierungen zur Bauelementverbindung mit der Peripherie (Außenseite), wobei die Prozesse in parallelen Prozessen zur Gehäuse-Montage ausgeführt werden können.
  • 1 zeigt eine Chipanordnung 102 gemäß einer Ausführungsform. Die Chipanordnung 102 kann aufweisen einen ersten Chipträger 104, wobei der erste Chipträger 104 eine erste Chipträgeroberseite 106 und eine erste Chipträgerunterseite 108 aufweisen kann. Die Chipanordnung 102 kann einen zweiten Chipträger 112 aufweisen, wobei der zweite Chipträger 112 eine zweite Chipträgeroberseite 114 und eine zweite Chipträgerunterseite 116 aufweisen kann. Die Chipanordnung 102 kann einen ersten Chip 118, z. B. einen Halbleiterchip, z. B. einen Halbleiter-Die, elektrisch verbunden mit der ersten Chipträgeroberseite 106, und einen zweiten Chip 122, elektrisch verbunden mit der zweiten Chipträgeroberseite 114, aufweisen. Die Chipanordnung 102 kann ein elektrisch isolierendes Material 124 aufweisen, eingerichtet um mindestens teilweise den ersten Chipträger 104 und den zweiten Chipträger 112 zu umgeben. Die Chipanordnung 102 kann aufweisen mindestens eine elektrische Verbindung 126, eingerichtet um den ersten Chip 118 mit dem zweiten Chip 122 durch das elektrisch isolierende Material 124 elektrisch zu verbinden. Die Chipanordnung 102 kann aufweisen einen oder mehr erste elektrisch leitfähige Bereiche 128 und einen oder mehr zweite elektrisch leitfähige Bereiche 132, gebildet über dem elektrisch isolierenden Material 124, wobei der eine oder die mehreren ersten elektrisch leitfähigen Bereiche 128 gebildet werden können über und elektrisch kontaktiert mit der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114, und wobei der eine oder die mehreren zweiten elektrisch leitfähigen Bereiche 132 gebildet werden können über und elektrisch kontaktiert mit der ersten Chipträgerunterseite 108 und/oder der zweiten Chipträgerunterseite 116.
  • 2 zeigt ein Verfahren zum Bilden einer Chipanordnung gemäß einer Ausführungsform. Das Verfahren 200 kann aufweisen:
    Elektrisches Verbinden des ersten Chips mit der ersten Chipträgeroberseite, wobei der erste Chipträger eine erste Chipträgeroberseite und eine erste Chipträgerunterseite ausweist (in 210);
    Elektrisches Verbinden des zweiten Chips mit der zweiten Chipträgeroberseite, wobei der zweite Chipträger eine zweite Chipträgeroberseite und eine zweite Chipträgerunterseite aufweist (in 220);
    Mindesten teilweises Umgeben des ersten Chipträgers und des zweiten Chipträgers mit einem elektrisch isolierenden Material (in 230);
    Bilden mindestens einer elektrischen Verbindung um den ersten Chip mit dem zweiten Chip elektrisch zu kontaktieren durch das elektrisch isolierende Material (240);
    Bilden eines oder mehr erster elektrisch leitfähiger Bereiche und eines oder mehr zweiter elektrisch leitfähiger Bereiche, wobei das Bilden des einen oder der mehreren ersten elektrisch leitfähigen Bereiche und des einen oder der mehreren zweiten elektrisch leitfähigen Bereiche über dem elektrisch isolierenden Material das Bilden des einen oder der mehreren ersten elektrisch leitfähigen Bereiche über und elektrisches Kontaktieren des einen oder der mehreren ersten elektrisch leitfähigen Bereiche mit der ersten Chipträgeroberseite und/oder der zweiten Chipträgeroberseite aufweist, und das Bilden des einen oder der mehreren zweiten elektrisch leitfähigen Bereiche über und elektrisches Kontaktieren des einen oder der mehreren zweiten elektrisch leitfähigen Bereiche mit der ersten Chipträgerunterseite und/oder der zweiten Chipträgerunterseite aufweist (in 250).
  • 3A bis 3I zeigen ein Verfahren 300 zum Bilden einer Chipanordnung gemäß einer Ausführungsform.
  • 3A zeigt eine Vielzahl von strukturierten (gegliederten) Trägern, z. B. Leiterrahmen (lead frames). Der erste Chipträger 104 kann aufweisen die erste Chipträgeroberseite 106 und die erste Chipträgerunterseite 108, wobei die erste Chipträgeroberseite 106 einer Richtung entgegen der Richtung zugewandt sein kann, in welche die erste Chipträgerunterseite 108 zugewandt ist. Zum Beispiel kann der erste Chipträger 104 angeordnet werden, wobei die erste Chipträgeroberseite 106 einer Richtung 334 zugewandt sein kann, welche einer Richtung entgegengesetzt einer Richtung 336 zugewandt ist, in welche die erste Chipträgerunterseite 108 zugewandt ist.
  • Der zweite Chipträger 112 kann aufweisen eine zweite Chipträgeroberseite 114 und eine zweite Chipträgerunterseite 116, wobei die zweite Chipträgeroberseite 114 einer Richtung entgegen der Richtung zugewandt sein kann, in welche die zweite Chipträgerunterseite 116 zugewandt ist. Zum Beispiel kann der zweite Chipträger 112 angeordnet werden, wobei die zweite Chipträgeroberseite 114 der Richtung 334 zugewandt sein kann, welche einer Richtung entgegengesetzt der Richtung 336 zugewandt ist, in welche die zweite Chipträgerunterseite 116 zugewandt ist.
  • In 310 können der erste Chipträger 104 und der zweite Chipträger 112 benachbart zueinander (nebenliegend) angeordnet werden (jedoch mit Ausnahme eines gemeinsamen, vorübergehenden (zeitweiligen) Substrates auf welchem sie angeordnet sind und welches sie zeitweilig teilen, sie sind mechanisch voneinander entkoppelt; in anderen Worten der erste Chipträger 104 und der zweite Chipträger 112 können benachbart zueinander angeordnet werden, unabhängig und getrennt voneinander, auf einem gemeinsamen Träger, z. B. ein gemeinsames Substrat). Der erste Chipträger 104 und der zweite Chipträger 112 können benachbart zueinander angeordnet werden, aber getrennt mittels eines Trennungsabstandes dS. Der Trennungsabstand dS kann im Bereich von ungefähr 10 μm bis ungefähr 10 mm, z. B. von ungefähr 50 μm bis ungefähr 2 mm, z. B. von ungefähr 100 μm bis ungefähr 500 mm, liegen. Der erste Chipträger 104 und der zweite Chipträger 112 können angeordnet werden, aber sind nicht beschränkt darauf angeordnet zu sein, wobei die erste Chipträgeroberseite 106 und die zweite Chipträgeroberseite 114 auf gleicher Höhe zueinander liegen.
  • Der erste Chipträger 104 kann erste Chipträgerseitenflächen 338, 342 aufweisen, wobei die ersten Chipträgerseitenflächen 338, 342 angeordnet sein können zwischen der ersten Chipträgeroberseite 106 und der ersten Chipträgerunterseite 108. Zum Beispiel können die ersten Chipträgerseitenflächen 338, 342 die erste Chipträgeroberseite 106 mit der ersten Chipträgerunterseite 108 verbinden, wobei die erste Chipträgerseitenfläche 338 einer Richtung zugewandt sein kann entgegengesetzt zu einer Richtung, in welche die erste Chipträgerseitenfläche 342 zugewandt ist.
  • Der zweite Chipträger 112 kann zweite Chipträgerseitenflächen 344, 346 aufweisen, wobei die zweiten Chipträgerseitenflächen 344, 346 angeordnet sein können zwischen der zweiten Chipträgeroberseite 114 und der zweiten Chipträgerunterseite 116. Zum Beispiel können die zweiten Chipträgerseitenflächen 344, 346 die zweite Chipträgeroberseite 114 mit der zweiten Chipträgerunterseite 116 verbinden, wobei die zweite Chipträgerseitenfläche 344 einer Richtung zugewandt sein kann entgegengesetzt zu einer Richtung, in welche die zweite Chipträgerseitenfläche 346 zugewandt ist.
  • Der erste Chipträger 104 und der zweite Chipträger 112 können benachbart zueinander angeordnet werden, aber sind nicht beschränkt darauf angeordnet zu sein, wobei die erste Chipträgerseitenfläche 342 benachbart zu der zweiten Chipträgerseitenfläche 344 sein kann. Zum Beispiel können der erste Chipträger 104 und der zweite Chipträger 112 benachbart zueinander angeordnet werden, können aber auf verschiedenen vertikalen (senkrechten) und/oder horizontalen (waagerechten) Ebenen voneinander liegen, solang sie voneinander mechanisch entkoppelt sind.
  • Der erste Chipträger 104 kann einen ersten Leiterrahmenträger (lead frame carrier), z. B. einen Leiterrahmen (lead frame), aufweisen. Der zweite Chipträger 112 kann einen zweiten Leiterrahmenträger, z. B. einen Leiterrahmen, aufweisen.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 112 können eine Struktur-Metallfolie aufweisen und/oder ein Trägermaterial.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 112 können mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: Kupfer (Cu), Nickel (Ni), Eisen (Fe), Kupferlegierung, Nickellegierung, Eisenlegierung.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 112 können eine Unterseite-zu-Oberseite Dicke tC dicker als 50 μm aufweisen. Der erste Chipträger 104 und/oder der zweite Chipträger 112 können eine Unterseite-zu-Oberseite Dicke tC dicker als 75 μm aufweisen.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 112 können eine Unterseite-zu-Oberseite Dicke tC im Bereich von ungefähr 200 μm bis ungefähr 300 μm, z. B. von ungefähr 220 μm bis ungefähr 280 μm, z. B. von ungefähr 240 μm bis ungefähr 260 μm, aufweisen.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 112 können eingerichtet sein als Wärmeableiter (Kühlkörper).
  • 3B zeigt einen oder mehr Die-Befestigungsprozesse (Chip-Befestigungsprozesse). In 320 kann das Verfahren 300 das elektrische Verbinden des ersten Chips 118 mit der ersten Chipträgeroberseite 106 aufweisen, wobei der erste Chipträger 104 eine erste Chipträgeroberseite 106 und eine erste Chipträgerunterseite 108 aufweisen kann. Das Verfahren 300 kann ferner das elektrische Verbinden des zweiten Chips 122 mit der zweiten Chipträgeroberseite 114 aufweisen, wobei der zweite Chipträger 112 die zweite Chipträgeroberseite 114 und die zweite Chipträgerunterseite 116 aufweisen kann. Der erste Chip 118 und/oder der zweite Chip 122 können eine Dicke (zwischen oben und unten) im Bereich von ungefähr 5 μm bis ungefähr 500 μm, z. B. von ungefähr 10 μm bis ungefähr 250 μm, z. B. von ungefähr 20 μm bis ungefähr 100 μm, aufweisen. Der erste Chip 118 und/oder der zweite Chip 122 können eine Größe, z. B. einen Oberflächenbereich (einen Flächeninhalt, eine Flächenausdehnung), im Bereich von ungefähr 50 mm2 bis ungefähr 0,1 mm2, z. B. von ungefähr 20 mm2 bis ungefähr 0,25 mm2, z. B. von ungefähr 10 mm2 bis ungefähr 0,5 mm2, aufweisen.
  • Der erste Chip 118 und der zweite Chip 122 können einen Leistungshalbleiterchip aufweisen, wobei der Leistungshalbleiterchip mindestens ein Leistungshalbleiterbauelement aufweisen kann aus der Gruppe bestehend aus: einem Leistungstransistor, einem MOS-Leistungstransistor, einem Bipolar-Leistungstransistor, einem Leistungsfeldeffekttransistor, einem Isolier-Gate-Bipolar-Leistungstransistor, einem Thyristor, einem MOS gesteuerten Thyristor, einem gesteuerten Siliziumgleichrichter, einer Schottky Leistungsdiode, einer Siliziumkarbiddiode, einem Galliumnitridbauelement. Zum Beispiel können der erste Chip 118 und der zweite Chip 112 einen Leistungstransistor aufweisen.
  • Der erste Chip 118 und der zweite Chip 122 können jeder ein Leistungshalbleiterbauelement aufweisen, wobei das Leistungshalbleiterbauelement fähig sein kann eine Spannung bis zu etwa 600 V zu übertragen.
  • Der erste Chip 118 kann aufweisen eine Oberseite 348 und eine Unterseite 352, wobei die Oberseite 348 einer Richtung zugewandt sein kann entgegengesetzt zu der Richtung, in welche die Unterseite 352 zugewandt ist.
  • Der erste Chip 118 kann einen Gate-Bereich-Kontakt 354 und zumindest einen ersten Source/Drain-Bereich-Kontakt 356, gebildet über, z. B. direkt (unmittelbar) auf oder indirekt (mittelbar) auf, der Oberseite 348, und zumindest einen zweiten Source/Drain-Bereich-Kontakt 357, gebildet über der Unterseite 352, aufweisen. Jeder der Kontakte 354, 356 kann ein elektrisch leitfähiges Kontakt-Pad aufweisen. Jedes elektrisch leitfähige Kontakt-Pad kann mindestens ein. Material, ein Element oder eine Legierung aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: Kupfer (Cu), Aluminium (Al), Silber (Ag), Zinn (Sn), Gold (Au), Palladium (Pd), Zink (Zn), Nickel (Ni). Jeder der Kontakte 354, 356 kann elektrisch isoliert voneinander sein über die Oberseite 348 des ersten Chips 118. Zum Beispiel kann der Gate-Bereich-Kontakt 354 elektrisch isoliert sein von zumindest dem ersten Source/Drain-Bereich-Kontakt 346 mittels eines elektrisch isolierenden Materials, z. B. Siliziumdioxid oder Polyimid oder Nitrid, gebildet über der Oberseite 348. Das elektrisch isolierende Material 124, nachfolgend beschrieben, kann verwendet werden um den Gate-Bereich-Kontakt 354 von zumindest dem ersten Source/Drain-Bereich-Kontakt 356 elektrisch zu isolieren.
  • Die Oberseite kann ebenfalls bezeichnet werden als eine „erste Seite”, „Vorderseite” oder „obere Seite” des Chips. Die Begriffe „Oberseite”, „erste Seite”, „Vorderseite” oder „obere Seite” können nachfolgend synonym verwendet werden. Die Unterseite kann auch als eine „zweite Seite” oder „Rückseite” des Chips bezeichnet werden. Die Bezeichnungen „zweite Seite”, „Rückseite” oder „Unterseite” können nachfolgend synonym verwendet werden
  • Wie hierin in Bezug auf Halbleiterleistungsbauelemente verwendet, können die Bezeichnungen „Oberseite”, „erste Seite”, „Vorderseite” oder „obere Seite” verstanden werden als die Seite des Chips, wobei ein Gate-Bereich und mindestens ein erster Source/Drain-Bereich gebildet werden kann. Die Begriffe „zweite Seite”, „Rückseite” oder „Unterseite” können verstanden werden als sich auf die Seite eines Chips beziehend, wobei ein zweiter Source/Drain-Bereich gebildet werden kann. Folglich kann ein Halbleiterleistungstransistor einen vertikalen Stromfluss durch den Chip zwischen einem ersten Source/Drain-Bereich über der Oberseite 348 und einem zweiten Source/Drain-Bereich über der Unterseite 352 unterstützen.
  • Der zweite Chip 122 kann einen Halbleiterleistungstransistor aufweisen, aufweisend eine Oberseite 358 und eine Unterseite 362. In gleicher Weise kann der zweite Chip 122 einen Gate-Bereich-Kontakt 364 und zumindest einen ersten Source/Drain-Bereich-Kontakt 366, gebildet über der Oberseite 348, und zumindest einen zweiten Source/Drain-Bereich-Kontakt 368, gebildet über der Unterseite 362 aufweisen. Der Gate-Bereich-Kontakt kann elektrisch isoliert sein von zumindest dem ersten Source/Drain-Bereich-Kontakt 366 mittels eines elektrisch isolierenden Materials, z. B. Siliziumdioxid oder Polyimid oder Nitrid, gebildet über der Oberseite 358. Das elektrisch isolierende Material 124, nachfolgend beschrieben, kann auch verwendet werden um den Gate-Bereich-Kontakt 364 von zumindest dem ersten Source/Drain-Bereich-Kontakt 366 elektrisch zu isolieren.
  • Der erste Chip 118 kann angeordnet werden über dem ersten Chipträger 104, und der erste Chip 118 kann elektrisch leitend verbunden werden mit dem ersten Chipträger 104 mittels zumindest einem Kontakt-Pad, z. B. dem zweiten Source/Drain-Bereich-Kontakt 357, gebildet über der ersten Chiprückseite 352.
  • In gleicher Weise kann der zweite Chip 122 angeordnet werden über dem zweiten Chipträger 112, und der zweite Chip 112 kann elektrisch verbunden werden mit dem zweiten Chipträger 112 mittels zumindest einem Kontakt-Pad, z. B. dem zweiten Source/Drain-Bereich-Kontakt 368, gebildet über der zweiten Chiprückseite 362. Jedes der elektrisch leitfähigen Kontakt-Pads kann mindesten ein Material, ein Element oder eine Legierung aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: Kupfer (Cu), Aluminium (Al), Silber (Ag), Zinn (Sn), Gold (Au), Zink (Zn), Nickel (Ni).
  • Der erste Chip 118 kann elektrisch leitend verbunden sein mit dem ersten Chipträger 104 mittels eines elektrisch leitfähigen Materials 372. Der zweite Chip 122 kann elektrisch leitend verbunden sein mit dem zweiten Chipträger 112 mittels eines elektrisch leitfähigen Materials 374. Der erste Chip 118 kann elektrisch mit dem ersten Chipträger 104 verbunden werden und der zweite Chip 122 kann mit dem zweiten Chipträger 112 in einem parallelen Prozess verbunden werden, wobei beide Chips 118, 122 an dem jeweiligen Chipträgern 104, 112 in dem gleichen Prozess angehaftet werden.
  • Das elektrisch leitfähige Material 372 und das elektrisch leitfähige Material 374 können jedes mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: einem Lot, einem Weichlot, einem Diffusionslot, einer Paste, einer Nanopaste, einem Klebemittel (einem Klebstoff, einem Klebmittel, einem Kleber), einem elektrisch leitfähigen Klebemittel, einem thermisch leitfähigen Klebemittel. Das elektrisch leitfähige Material 372 und das elektrisch leitfähige Material 374 können jedes mindestens eines aus der nachfolgenden Gruppe an Elementen aufweisen, der Gruppe bestehend aus: Ag (Silber), Zink (Zink), Zinn (Sn), Blei (Pb), Bi (Bismut), Indium (In), Kupfer (Cu), Au (Gold), Pd (Palladium). Das elektrisch leitfähige Material 372 und das elektrisch leitfähige Material 374 können gleiche oder verschiedene Materialien aufweisen.
  • Zusätzlich können ein oder mehr elektrisch isolierte integrierte Schaltkreis-Chips jeweils elektrisch isoliert verbunden werden mit dem ersten Chipträger 104 und/oder dem zweiten Chipträger 112.
  • Ein dritter Chip 376 kann aufweisen einen integrierter Halbleiter-Logik-Schaltkreis-Chip, wobei der Halbleiter-Logik-Schaltkreis-Chip mindestens ein Halbleiterlogikbauelement aus der Gruppe von Halbleiterlogikbauelementen aufweisen kann, der Gruppe bestehend aus: einem anwendungsspezifischen integrierten Schaltkreis (application specific integrated circuit, ASIC), einem Treiber, einem Kontroller, einem Sensor, einem Speicher. Es ist zu verstehen, dass ein Halbleiterlogikchip, d. h. ein integrierter Logik-Schaltkreis-Chip, ein Niedrigleistungshalbleiterbauelement aufweisen kann, z. B. Bauelemente, die fähig sind eine Spannung im Bereich bis zu 30 V bis 150 V zu tragen.
  • Der dritte Chip 376 kann angeordnet werden über dem ersten Chipträger 104. Der dritte Chip 376 kann elektrisch isoliert werden von dem ersten Chipträger 104.
  • Der dritte Chip 376 kann aufweisen eine dritte Chipoberseite 378 und eine dritte Chipunterseite 382. Die dritte Chipunterseite 382, d. h. Rückseite, kann angeordnet werden über dem ersten Chipträger 104 oder angeordnet über der Chiprückseite, z. B. SiO2.
  • Wie hierin in Bezug auf Niedrigleistungshalbleiterbauelemente verwendet, kann die dritte Chipoberseite 378 verstanden werden als sich auf eine Seite des Chips beziehend, welche ein oder mehr Kontakt-Pads oder elektrische Kontakte trägt, wobei die Kontaktierungs-Pads (bonding pads) oder elektrische Verbindungen befestigt sein können; oder wobei es die Seite des Chips ist, welche größtenteils mit einer Metallisierungsschicht bedeckt sein kann. Die dritte Chipunterseite 382 kann verstanden werden als sich auf eine Seite des Chips beziehend, welche frei sein kann von einer Metallisierung oder Kontakt-Pads oder elektrischen Kontakten. Die dritte Chipunterseite 382 kann anhaften an dem ersten Chipträger 104 mittels eines elektrisch isolierenden Materials 384. Daher kann der dritte Chip 376 elektrisch isoliert sein von dem ersten Chipträger 104 mittels des elektrisch isolierenden Materials 384. Das elektrisch isolierende Material 384 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: einem Klebemittel, einem elektrisch isolierenden Klebemittel, einem Epoxid, einem Leim (einer Klebe, einem Kleber), einer Paste, einer Klebefolie (einer Klebeschicht), einem Klebefilm, einer elektrisch isolierenden Wafer-Rückseitenbeschichtung. Jedes elektrisch leitfähige Kontakt-Pad kann mindestens ein Material, ein Element oder eine Legierung aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: Kupfer (Cu), Aluminium (Al), Silber (Ag), Zinn (Sn), Gold (Au), Zink (Zn), Nickel (Ni).
  • Ein Prozess 320 zeigt daher einen Die-Befestigungsprozess (Chip-Befestigungsprozess), wobei der erste Chip 118 und der zweite Chip 122 an dem jeweiligen Chipträgern befestigt werden können mittels Löten einer elektrisch leitfähigen Rückseitenverbindung, und der dritte Chip 376 kann befestigt werden an dem ersten Chipträger 104 mittels eines elektrisch isolierenden Die-Befestigungsprozesses, z. B. einer elektrischen Isolierungs-Die-Befestigungspaste oder Film.
  • Der erste Chip 118, der zweite Chip 122 und der dritte Chip 376 können jeder einen Halbleiterchip, z. B. einen Die, aufweisen, welcher ein Wafer-Substrat aufweist. Der Halbleiterchip kann ein oder mehr elektronische Bauelemente, gebildet über dem Wafer-Substrat, aufweisen. Das Wafer-Substrat kann verschiedene Materialien aufweisen, z. B. ein Halbleitermaterial. Das Wafer-Substrat kann aufweisen mindestens eines aus der nachfolgenden Gruppe von Materialien, der Gruppe bestehend aus: Silizium (Si), Germanium (Ge), Gruppe III bis V Materialien, Polymeren. Gemäß einer Ausführungsform kann das Wafer-Substrat dotiertes und undotiertes (nicht-dotiertes) Silizium aufweisen. Gemäß einer zusätzlichen Ausführungsform kann das Wafer-Substrat einen Silizium-auf-Isolator SOI-Wafer (Silicon an Insulator, SOI) aufweisen. Gemäß einer Ausführungsform kann das Wafer-Substrat ein Halbleiterverbindungsmaterial aufweisen, z. B. Galliumarsenid (GaAs), Indiumphosphid (InP). Gemäß einer Ausführungsform kann das Wafer-Substrat ein ternäres oder quartäres Halbleiterverbindungsmaterial aufweisen, z. B. Indium-Gallium-Arsenid (InGaAs).
  • In 330 kann, nach dem abgeschlossenen Die-Befestigungsprozessen, die Oberfläche des Bauelementes aufgeraut werden, z. B. mittels eines chemischen Ätzprozesses, um die Anhaftung (Haftung, Adhäsion) eines nachträglich abgeschiedenen elektrisch isolierenden Materials zu verbessern. Während des chemischen Ätzprozesses können der erste Chipträger 104 und der zweite Chipträger 112 aufgeraut werden. Zum Beispiel können die erste Chipträgeroberseite 106 und die zweite Chipträgeroberseite 114 aufgeraut werden mittels des chemischen Ätzprozesses. Ferner können eine oder mehr Seiten des ersten Chips 118, des zweiten Chips 122 und des dritten Chips 376 aufgeraut werden. Zum Beispiel können die erste Chipoberseite 348, die zweite Chipoberseite 358 und die dritte Chipoberseite 378 aufgeraut werden mittels des chemischen Ätzprozesses. Die Anhaftung des elektrisch isolierenden Materials 124 an diesen Seiten kann verbessert werden aufgrund des Aufrauprozesses.
  • Das Verfahren 300 kann aufweisen, in 340 und 350, das mindestens teilweise Umgeben des ersten Chipträgers 104 und des zweiten Chipträgers 112 mit dem elektrisch isolierenden Material 124.
  • Das elektrisch isolierende Material 124 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: gefülltem oder angefülltem (nicht-gefülltem) Epoxid, kunststoffimprägnierten Verbundfasern, verstärkten Fasern, Laminat (Schichtstoff), einem Mold-Material, einem Duroplast-Material, einem Thermoplast-Material, Füllstoffpartikeln, faserverstärkten Laminat (faserverstärkten Schichtstoff), faserverstärkten Polymer-Laminat (faserverstärkten Polymer-Schichtstoff), faserverstärkten Polymer-Laminat mit Füllstoffpartikeln (faserverstärkten Polymer-Schichtstoff mit Füllstoffpartikeln).
  • Gemäß verschiedenen Ausführungsformen kann das elektrisch isolierende Material 124 ein unstrukturiertes Laminat-Material (Schichtstoff-Material) mit oder ohne einen oder mehr Partikelfüllstoffen aufweisen. Der eine oder die mehreren Partikelfüllstoffe können aufweisen Siliziumdioxid-Partikelfüllstoffe, Aluminiumoxid-Partikelfüllstoffe, z. B. Glas-Füllstoffpartikel, z. B. Nanopartikel, oder Glasfasern, Siliziumdioxid-Partikelfüllstoffe, Aluminiumoxid. Das elektrisch isolierende Material 124 kann frei sein von vorimprägnierten Fasern (z. B. Prepregs als ein Halbzeug, bestehend aus Endlosfasern und einer ungehärteten duroplastischen Kunststoffmatrix).
  • Das elektrisch isolierende Material 124 kann ferner eingerichtet sein um mindestens teilweise den ersten Chip 118 und den zweiten Chip 122 zu umgeben. Das elektrisch isolierende Material 124 kann ferner eingerichtet sein um den ersten Chip 118 und den ersten Chipträger 104 von dem zweiten Chip 122 und dem zweiten Chipträger 112 elektrisch zu isolieren. Das elektrisch isolierende Material 124 kann gebildet werden über den ersten und zweiten Chipträgeroberseiten 106, 114 und den ersten und zweiten Chipträgerunterseiten 108, 116.
  • Das elektrisch isolierende Material 124 kann abgeschieden werden unter Einsatz eines oder mehr Abscheideprozesse. Das elektrisch isolierende Material 124 kann derart abgeschieden werden, dass das elektrisch isolierende Material 124, d. h. unstrukturiertes (nicht-strukturiertes) Epoxid, teilweise den ersten Chip 118, den zweiten Chip 122 und den dritten Chip 376 umgeben kann. Das elektrisch isolierende Material 124 kann zwischen dem ersten Chip 118 und dem zweiten Chip 122 abgeschieden werden. Das elektrisch isolierende Material 124 kann zwischen dem ersten Chip 118 und dem dritten Chip 376 abgeschieden werden. Das elektrisch isolierende Material 124 kann zwischen dem ersten Chipträger 104 und dem zweiten Chipträger 112 abgeschieden werden. Das elektrisch isolierende Material 124 kann derart abgeschieden werden, dass das elektrisch isolierende Material 124 zumindest teilweise den ersten Chipträger 104 und den zweiten Chipträger 112 umgeben kann. Das elektrisch isolierende Material 124 kann derart abgeschieden werden, dass der erste Chip 118 elektrisch isoliert werden kann von dem zweiten Chip 122. Das elektrisch isolierende Material 124 kann derart abgeschieden werden, dass der erste Chip elektrisch isoliert werden kann von dem dritten Chip 376. Das elektrisch isolierende Material 124 kann ferner abgeschieden werden, z. B. über einer oder mehr Seiten des ersten Chips 118, des zweiten Chips 122 und des dritten Chips 376. Das elektrisch isolierende Material 124 kann abgeschieden werden um mindestens teilweise die erste Chipoberseite 348, die zweite Chipoberseite 358 und die dritte Chipoberseite 378 zu umgeben. Das elektrisch isolierende Material 124 kann abgeschieden werden um mindestens teilweise eine oder mehr Seitenflächen von jedem des ersten Chips 118, des zweiten Chips 122 und des dritten Chips 376 zu umgeben. Das elektrisch isolierende Material 124 kann abgeschieden werden um mindestens teilweise die erste Chipträgeroberseite 106 und die zweite Chipträgeroberseite 114 zu umgeben. Das elektrisch isolierende Material 124 kann, gebildet über der ersten Chipträgeroberseite 106 und der zweiten Chipträgeroberseite 114, eine Dicke t1 im Bereich von ungefähr 5 μm bis ungefähr 500 μm, z. B. von ungefähr 15 μm bis ungefähr 150 μm, aufweisen. Das elektrisch isolierende Material 124 kann abgeschieden werden um mindestens teilweise die erste Chipträgerunterseite 108 und die zweite Chipträgerunterseite 116 zu umgeben. Das elektrisch isolierende Material 124 kann, gebildet über der ersten Chipträgerunterseite 108 und der zweiten Chipträgerunterseite 116, eine Dicke t2 im Bereich von ungefähr 5 μm bis ungefähr 500 μm, z. B. von ungefähr 15 μm bis ungefähr 150 μm, aufweisen.
  • Gemäß einer anderen Ausführungsform kann das elektrisch isolierende Material 124 ein erstes elektrisch isolierendes Material 386 und ein zweites elektrisch isolierendes Material 388 aufweisen. Das erste elektrisch isolierende Material 386 kann aufweisen kunststoffimprägnierte Verbundfasern 386, z. B. Glasfaser- und Glaspartikel-verstärkte vorimprägnierte Fasern (z. B. Glaspartikel-verstärkte prepregs). Das zweite elektrisch isolierende Material 388 kann ein unstrukturiertes Laminat-Material (Schichtmaterial) mit oder ohne einen oder mehr Partikelfüllstoffe aufweisen. Das erste elektrisch isolierende Material 386 kann zumindest teilweise den ersten Chip 118, den zweiten Chip 122 und den dritten Chip 376 umgeben. Das erste elektrisch isolierende Material 386 kann abgeschieden werden zwischen dem ersten Chip 118 und dem zweiten Chip 122. Das erste elektrisch isolierende Material 386 kann abgeschieden werden zwischen dem ersten Chip 118 und dem dritten Chip 376. Das erste elektrisch isolierende Material 386 kann zwischen dem ersten Chipträger 104 und dem zweiten Chipträger 112 abgeschieden werden. Das erste elektrisch isolierende Material 386 kann derart abgeschieden werden, dass das erste elektrisch isolierende Material 368 zumindest teilweise den ersten Chipträger 104 und den zweiten Chipträger 112 umgeben kann. In einem parallelen oder anschließenden Prozess kann das zweite elektrisch isolierende Material 388 ferner abgeschieden werden, z. B. über einer oder mehr Seiten des ersten Chips 118, des zweiten Chips 122 und des dritten Chips 376. Das zweite elektrisch isolierende Material 388 kann ein unstrukturiertes (nicht-strukturiertes) Epoxid aufweisen. Das zweite elektrisch isolierende Material 388 kann aufweisen eine Glasfaser- und Glaspartikel-verstärkte Laminatfolie, z. B. eine Oberseiten-Laminatfolie 392 und eine Unterseiten-Laminatfolie 394. Das zweite elektrisch isolierende Material 388 kann abgeschieden werden um mindestens teilweise die erste Chipoberseite 348, die zweite Chipoberseite 358 und die dritte Chipoberseite 378 zu umgeben. Das zweite elektrisch isolierende Material 388 kann abgeschieden werden um mindestens teilweise eine oder mehr Seitenflächen von jedem des ersten Chips 118, des zweiten Chips 122 und des dritten Chips 376 zu umgeben. Das zweite elektrisch isolierende Material 388 z. B. die Oberseiten-Laminatfolie, kann abgeschieden werden um zumindest teilweise die erste Chipträgeroberseite 106 und die zweite Chipträgeroberseite 114 zu umgeben. Das zweite elektrisch isolierende Material 388, z. B. die Unterseiten-Laminatfolie 394, kann abgeschieden werden um zumindest teilweise die erste Chipträgerunterseite 108 und die zweite Chipträgerunterseite 116 zu umgeben.
  • Es ist zu verstehen, dass die Anhaftung des elektrisch isolierenden Materials 124, z. B. des ersten elektrisch isolierenden Materials 386 und/oder des zweiten elektrisch isolierenden Materials 388, an dem ersten Chipträger 104 und dem zweiten Chipträger 112 aufgrund des Aufrauprozesses aus 330 verbessert werden kann.
  • Ein erstes elektrisch leitfähiges Umverteilungsmaterial 396 (Umverdrahtungsmaterial) kann angeordnet werden über dem elektrisch isolierenden Material 124. Das erste elektrisch leitfähige Umverteilungsmaterial 396 kann abgeschieden werden über der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114. Ein zweites elektrisch leitfähiges Umverteilungsmaterial 398 (Umverdrahtungsmaterial) kann angeordnet werden über dem elektrisch isolierenden Material 124. Das zweite elektrisch leitfähige Umverteilungsmaterial 398 kann abgeschieden werden über der ersten Chipträgerunterseite 108 und/oder der zweiten Chipträgerunterseite 116.
  • Das erste elektrisch leitfähige Umverteilungsmaterial 396 kann abgeschieden werden über einer Oberfläche des elektrisch isolierenden Materials 124, z. B. über einer Oberseite 3102 (oberen Oberfläche) des elektrisch isolierenden Materials 124, wobei die Oberseite 3102 angeordnet werden kann über der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114. Die Oberseite 3102 kann der gleichen Richtung zugewandt sein, in welche die erste Chipträgeroberseite 106 und die zweite Chipträgeroberseite 114 zugewandt sind. Das zweite elektrisch leitfähige Umverteilungsmaterial 398 kann angeordnet werden über einer Oberfläche des elektrisch isolierenden Materials 124, z. B. einer Unterseite 3104 (untere Oberfläche) des elektrisch isolierenden Materials 124. Die Unterseite 3104 des elektrisch isolierenden Materials 124 kann der gleichen Richtung zugewandt sein, in welche die erste Chipträgerunterseite 108 und die zweite Chipträgerunterseite 116 zugewandt sind. Das zweite elektrisch leitfähige Umverteilungsmaterial 398 kann angeordnet werden über der ersten Chipträgerunterseite 108 und/oder der zweiten Chipträgerunterseite 116. Das Aufrauen, d. h. der Ätzprozess, kann gebildet werden für eine oder mehr oder alle abschließend galvanisch abgeschiedenen Cu-Schichten (Kupferschichten) innerhalb des laminierten Gehäuses.
  • Das erste elektrisch leitfähige Umverteilungsmaterial 396 und/oder das zweite elektrisch leitfähige Umverteilungsmaterial 398 können eine elektrisch leitfähige Folie, z. B. eine Metallfolie, z. B. eine Kupferfolie, aufweisen. Das erste elektrisch leitfähige Umverteilungsmaterial 396 und/oder das zweite elektrisch leitfähige Umverteilungsmaterial 398 können eine Dicke im Bereich von ungefähr 5 μm bis ungefähr 30 μm, z. B. ungefähr 10 μm bis ungefähr 20 μm, z. B. ungefähr 15 μm bis ungefähr 20 μm, aufweisen.
  • Gemäß einer Ausführungsform können das erste elektrisch leitfähige Umverteilungsmaterial 396, das zweite elektrisch leitfähige Umverteilungsmaterial 398 und das elektrisch isolierende Material 124 in einem parallelen Prozess, d. h. in einem gleichen Prozess, abgeschieden werden.
  • Das erste elektrisch leitfähige Umverteilungsmaterial 396 und das zweite elektrisch leitfähige Umverteilungsmaterial 398 können auf ein elektrisch isolierende Material 124 gepresst werden, z. B. kann das erste elektrisch leitfähige Umverteilungsmaterial 396 gepresst werden auf die Oberseiten-Laminatfolie 392 und das zweite elektrisch leitfähige Umverteilungsmaterial 398 kann gepresst werden auf die Unterseiten-Laminatfolie 394. Das erste elektrisch leitfähige Umverteilungsmaterial 396 kann gepresst werden auf die Oberseite 3102 des elektrisch isolierenden Materials 124. Das zweite elektrisch leitfähige Umverteilungsmaterial 398 kann gepresst werden auf die Unterseite 3104 des elektrisch isolierenden Materials 124. Folglich können der erste Chipträger 104, der zweite Chipträger 112, der erste Chip 118, der zweite Chip 122 und der dritte Chip 376 eingeklemmt (zusammengepresst, eingezwängt) werden zwischen dem ersten elektrisch leitfähigen Umverteilungsmaterial 396, dem zweiten elektrisch leitfähigen Umverteilungsmaterial 398 und dem elektrisch isolierenden Material 124. Somit kann eine verkapselte Chipanordnung wie gezeigt in 350, 3E, gebildet werden. Zum Beispiel können das erste elektrisch leitfähige Umverteilungsmaterial 396, das zweite elektrisch leitfähige Umverteilungsmaterial 398 und das elektrisch isolierende Material 124 über einen temporären Träger in eine Presse eingesetzt werden, z. B. eine Laminierpresse (Laminierungspresse). Der Laminierprozess (Laminierungsprozess) kann unter Vakuum durchgeführt werden unter Verwendung eines Temperaturprozesses, z. B. bei ungefähr 200°C und eines Druckprozesses, z. B. bei ungefähr 10 Torr.
  • In 360 kann eine Strukturierung des ersten elektrisch leitfähigen Umverteilungsmaterials 396 und des zweiten elektrisch leitfähigen Umverteilungsmaterials 398 durchgeführt werden für die anschließende Durchkontaktierungsbildung- und Durchkontaktierungsfüllprozesse. Ein Fotolack-Prozess (photoresist process) kann durchgeführt werden. Ein Fotolack kann abgeschieden werden, z. B. laminiert, über dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 und dem zweiten elektrisch leitfähigen Umverteilungsmaterial 398. Eine Strukturierung des Fotolackes kann durchgeführt werden, z. B. mittels Laser-Direkt-Abbildung LDI (Laser Direkt Imaging, LDI) oder eines Maskenprozesses (mask process) mit einem Maskenpositionierer. Ein Entwickeln kann derart durchgeführt werden, dass einer oder mehr Bereiche des Fotolackes entfernt werden können und einer oder mehr Bereiche des ersten elektrisch leitfähigen Umverteilungsmaterials 396 und des zweiten elektrisch leitfähigen Umverteilungsmaterial 396 zum Strukturieren belichtet werden können, und einer oder mehr andere Bereiche des ersten elektrisch leitfähigen Umverteilungsmaterials 396 und des zweiten elektrisch leitfähigen Umverteilungsmaterials 398 vor dem Strukturieren geschützt sein können. Der Strukturierungsprozess kann aufweisen ein Ätzen, welches verwendet werden kann um einen oder mehr Bereiche 3106 des ersten elektrisch leitfähigen Umverteilungsmaterials 396 und des zweiten elektrisch leitfähigen Umverteilungsmaterials 398, welche für das Strukturieren belichtet und während dem Entwickeln entfernt wurden, zu entfernen. Ein Abziehprozess (stripping process) kann durchgeführt werden um etwaige Rückstände und verbliebenen Fotolack zu entfernen. Der eine oder die mehreren entfernten Bereiche 3106 des ersten elektrisch leitfähigen Umverteilungsmaterials 396 und des zweiten elektrisch leitfähigen Umverteilungsmaterials 398 können einen oder mehr Bereiche des elektrisch isolierenden Materials 124 zur Restrukturierung (Umstrukturierung, Neustrukturierung) freilegen.
  • In 370 kann ein Laserbohren (laser drilling) durchgeführt werden. Einer oder mehr Bereiche des elektrisch isolierenden Materials 124, freigelegt als ein Ergebnis der Entfernung des einen oder der mehreren Bereiche 3106 des ersten elektrisch leitfähigen Umverteilungsmaterials 396 und des zweiten elektrisch leitfähigen Umverteilungsmaterials 398, können restrukturiert werden, z. B. unter Verwendung eines Bohrprozesses, z. B. Laserbohren. Der Laserbohrprozess kann durchgeführt werden, z. B. unter Einsatz eines Lasers, z. B. eines CO2-Lasers. Das Laserbohren kann durchgeführt werden um eine oder mehr Durchkontaktierungen 3108, 3112, d. h. Löcher, zu erzeugen.
  • Eine oder mehr Oberseiten-Durchkontaktierungen 3108 können gebildet werden über der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114. Die eine oder mehr Oberseiten-Durchkontaktierungen 3108 können gebildet werden über der ersten Chipoberseite 348 und/oder der zweiten Chipoberseite 358 und/oder der dritten Chipoberseite 378.
  • Die eine oder mehr Oberseiten-Durchkontaktierungen 3108 können einen oder mehr Kanäle von dem ersten elektrisch leitfähigen Umverteilungsmaterial 396, über die Oberseite 3102 des elektrisch isolierenden Materials 124, zu einem oder mehr Kontakt-Pads, gebildet über der ersten Chipoberseite 348, aufweisen, z. B. können eine oder mehr Oberseiten-Durchkontaktierungen 3108 einen oder mehr Kanäle von dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 zu dem ersten Source/Drain-Kontakt-Bereich 356 des ersten Chips aufweisen, z. B. können eine oder mehr Oberseiten-Durchkontaktierungen 3108 einen oder mehr Kanäle von dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 zu dem Gate-Kontakt-Bereich 354 des ersten Chips aufweisen.
  • Die eine oder die mehreren Oberseiten-Durchkontaktierungen 3108 können einen oder mehr Kanäle von dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 zu einem oder mehr Kontakt-Pads, gebildet über der zweiten Chipoberseite 358, aufweisen, z. B. können eine oder mehr Oberseiten-Durchkontaktierungen 3108 einen oder mehr Kanäle von dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 zu dem ersten Source/Drain-Kontakt-Bereich 366 des zweiten Chips aufweisen, z. B. können eine oder mehr Oberseiten-Durchkontaktierungen 3108 einen oder mehr Kanäle von dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 zu dem Gate-Kontakt-Bereich 364 des zweiten Chips aufweisen.
  • Die eine oder mehr Oberseiten-Durchkontaktierungen 3108 können einen oder mehr Kanäle von dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 zu einem oder mehr Kontakt-Pads 3114, gebildet über der dritten Chipoberseite 378, aufweisen.
  • Die eine oder die mehreren Oberseiten-Durchkontaktierungen 3108 können einen oder mehr Kanäle von dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 zu der ersten Chipträgeroberseite 106 aufweisen. Die eine oder die mehreren Oberseiten-Durchkontaktierungen 3108 können einen oder mehr Kanäle von dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 zu der zweiten Chipträgeroberseite 114 aufweisen.
  • Eine oder mehr Unterseiten-Durchkontaktierungen 3112 können gebildet werden über der ersten Chipträgerunterseite 108 und/oder der zweiten Chipträgerunterseite 116. Die eine oder die mehreren Unterseiten-Durchkontaktierungen 3112 können gebildet werden über der ersten Chipunterseite 352 und/oder der zweiten Chipunterseite 362 und/oder der dritten Chipunterseite 382.
  • Die eine oder die mehreren Unterseiten-Durchkontaktierungen 3112 können einen oder mehr Kanäle von dem zweiten elektrisch leitfähigen Umverteilungsmaterial 398 zu der ersten Chipträgerunterseite 108 aufweisen. Die eine oder die mehreren Unterseiten-Durchkontaktierungen 3112 können einen oder mehr Kanäle von dem zweiten elektrisch leitfähigen Umverteilungsmaterial 398 zu der zweiten Chipträgerunterseite 116 aufweisen.
  • In 380 kann ein Füllen (filling) durchgeführt werden um eine Kontaktmetallisierung bereitzustellen. Eine oder mehr elektrische Verbindungen können abgeschieden werden um die eine oder die mehreren Oberseiten-Durchkontaktierungen 3108 und die eine oder die mehreren Unterseiten-Durchkontaktierungen 3112 zu füllen. Während des Füllprozesses kann die Dicke des ersten elektrisch leitfähigen Umverteilungsmaterials 396 und/oder des zweiten elektrisch leitfähigen Umverteilungsmaterials 398, d. h. der obersten und der untersten Cu-Schicht 396 und 398, derart ansteigen, dass eine Dicke im Bereich von ungefähr 20 μm bis ungefähr 200 μm, z. B. von ungefähr 30 μm bis ungefähr 180 μm, z. B. von ungefähr 40 μm bis ungefähr 160 μm, erreicht werden kann.
  • Eine chemische Aktivierung (chemical activation) und/oder eine galvanische Abscheidung (galvanic deposition) können durchgeführt werden um eine Metallisierung der Durchkontaktierungen für die Verbindungen bereitzustellen. Ein Desmear-Prozess (Desmear-Prozess als ein Teilschritt der Herstellung von Leiterplatten zur Entfernung von geschmolzenen Glasfaserbohrrückständen mittels chemischer Behandlung) und/oder Reinigungsprozess kann durchgeführt werden, wobei die Oberflächen der Durchkontaktierungen 3108, 3112 vorbereitet werden können für die Plattierung (plating). Ein Aktivierungsprozess kann ausgeführt werden, wobei eine Aktivierungsschicht (nicht gezeigt) abgeschieden werden kann um das Plattieren der Seitenwände der Durchkontaktierungen 3108, 3112 zu ermöglichen. Die Aktivierungsschicht kann eine elektrisch leitfähige Schicht aufweisen, z. B. eine leitfähige organische Schicht oder eine Pd-Schicht (Palladium-Schicht). Im Weiteren kann ein Plattierungsprozess durchgeführt werden und elektrisch leitfähiges Material, welches eine oder mehr elektrisch leitfähige Verbindungen bildet, kann abgeschieden werden in die Durchkontaktierungen 3108, 3112.
  • Eine oder mehr elektrisch leitfähige Verbindungen können eine oder mehr elektrisch leitfähige Oberseiten-Verbindungen 3116, welche die eine oder die mehreren Oberseiten-Durchkontaktierungen 3108 füllen, und eine oder mehr elektrisch leitfähige Unterseiten-Verbindungen 3118, welche die eine oder die mehreren Unterseiten-Durchkontaktierungen 3112 füllen, aufweisen. Die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 und/oder die eine oder die mehreren elektrisch leitfähigen Unterseiten-Verbindungen 3118 können mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe von Materialien bestehend aus: Kupfer (Cu), Nickel (Ni), Eisen (Fe), Kupferlegierung, Nickellegierung, Eisenlegierung.
  • Die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 können gebildet werden über der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114. Die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 können gebildet werden über der ersten Chipoberseite 348 und/oder der zweiten Chipoberseite 358 und/oder der dritten Chipoberseite 378.
  • Die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 können das erste elektrisch leitfähige Umverteilungsmaterial 396 mit einem oder mehr Kontakt-Pads, gebildet über der ersten Chipoberseite 348, elektrisch verbinden, z. B. können die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 das erste elektrisch leitfähige Umverteilungsmaterial 396 mit dem ersten Source/Drain-Kontakt-Bereich 356 des ersten Chips elektrisch verbinden, z. B. können die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 das erste elektrisch leitfähige Umverteilungsmaterial 396 mit dem Gate-Kontakt-Bereich 354 des ersten Chips elektrisch verbinden.
  • Die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 können das erste elektrisch leitfähige Umverteilungsmaterial 396 mit einem oder mehr Kontakt-Pads, gebildet über der zweiten Chipoberseite 358, elektrisch verbinden, z. B. können die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 das erste elektrisch leitfähige Umverteilungsmaterial 396 mit dem ersten Source/Drain-Kontakt-Bereich 366 des zweiten Chips elektrisch verbinden, z. B. können die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 das erste elektrisch leitfähige Umverteilungsmaterial 396 mit dem Gate-Kontakt-Bereich 364 des zweiten Chips elektrisch verbinden.
  • Die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 können das erste elektrisch leitfähige Umverteilungsmaterial 396 mit einem oder mehr Kontakt-Pads 3114, gebildet über der dritten Chipoberseite 378, elektrisch verbinden.
  • Die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 können das erste elektrisch leitfähige Umverteilungsmaterial 396 mit der ersten Chipträgeroberseite 106 elektrisch verbinden. Die eine oder die mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 können das erste elektrisch leitfähige Umverteilungsmaterial 396 mit der zweiten Chipträgeroberseite 114 elektrisch verbinden.
  • Die eine oder die mehreren elektrisch leitfähigen Unterseiten-Verbindungen 3118 können gebildet werden über der ersten Chipträgerunterseite 108 und/oder der zweiten Chipträgerunterseite 116. Die eine oder die mehreren elektrisch leitfähigen Unterseiten-Verbindungen 3118 können die erste Chipunterseite 352 und/oder die zweite Chipunterseite 362 und/oder die dritte Chipunterseite 382 elektrisch verbinden.
  • Die eine oder die mehreren elektrisch leitfähigen Unterseiten-Verbindungen 3118 können das zweite elektrisch leitfähige Umverteilungsmaterial 398 mit der ersten Chipträgerunterseite 108 elektrisch verbinden. Die eine oder die mehreren elektrisch leitfähigen Unterseiten-Verbindungen 3118 können das zweite elektrisch leitfähige Umverteilungsmaterial 398 mit der zweiten Chipträgerunterseite 116 elektrisch verbinden.
  • In 380 kann, während des Füllens, die erste elektrische Verbindung 126 abgeschieden werden, welche den ersten Chip 118 elektrisch kontaktiert mit dem zweiten Chip 122 durch das elektrisch isolierende Material 124. Zumindest eine elektrische Verbindung 126 kann zumindest eine und/oder mehr elektrisch leitfähige Oberseiten-Verbindungen 3116 aufweisen.
  • Zumindest eine elektrische Verbindung 126 kann eingerichtet sein um den ersten Chip 118 mit dem zweiten Chip 122 mittels des ersten Chipträgers 104 elektrisch zu verbinden. Zumindest eine elektrische Verbindung 126 kann eingerichtet sein um ein oder mehr Kontakt-Pads, z. B. den ersten Source/Drain-Bereich 366 des zweiten Chips, gebildet über der zweiten Chipvorderseite 358, mit dem ersten Chipträger 104 elektrisch zu verbinden, wobei der erste Chip 118 in elektrischer Verbindung mit dem ersten Chipträger 104 sein kann.
  • Gemäß einer anderen Ausführungsform kann zumindest eine elektrische Verbindung 126 eingerichtet sein um den ersten Chip 118 mit dem zweiten Chip 122 mittels des zweiten Chipträgers 112 elektrisch zu verbinden. Zumindest eine elektrische Verbindung 126 kann eingerichtet sein um ein oder mehr Kontakt-Pads, z. B. den ersten Source/Drain-Bereich 356 des ersten Chips, gebildet über der ersten Chipvorderseite 348, mit dem zweiten Chipträger 112 elektrisch zu verbinden, wobei der zweite Chip 122 in elektrischer Verbindung mit dem zweiten Chipträger 112 sein kann.
  • Mindestens eine elektrische Verbindung 126 kann mindestens eine aus der nachfolgenden Gruppe von elektrischen Verbindungen aufweisen, der Gruppe bestehend aus: Drähten, elektrisch leitfähigen Drähten, Bond-Drähten (bond wires), Klemmen, elektrisch leitfähigen Klemmen, galvanisch abgeschiedenen Verbindungen.
  • Mindestens eine zusätzliche elektrische Verbindung 327 kann den ersten Chip 118 mit dem dritten Chip 376 elektrisch verbinden, z. B. kann mindestens eine zusätzliche elektrische Verbindung 327 ein oder mehr Kontakt-Pads 354, 356, gebildet über der ersten Chipoberseite 348, mit einem oder mehr Kontakt-Pads 3114, gebildet über der dritten Chipoberseite 378, elektrisch verbinden.
  • Mindestens eine elektrische Verbindung 126 kann Bereiche einer oder mehr elektrischer Verbindungen 3116 und des ersten elektrisch leitfähigen Umverteilungsmaterials 396 aufweisen. Mindestens eine zusätzliche elektrische Verbindung 327 kann andere Bereiche einer oder mehr elektrischer Verbindungen 3116 und des ersten elektrisch leitfähigen Umverteilungsmaterials 396 aufweisen.
  • In 390 kann eine Restrukturierung durchgeführt werden um selektiv (gezielt) Bereiche des ersten elektrisch leitfähigen Umverteilungsmaterials 396 und Oberflächenbereiche einer oder mehr elektrisch leitfähiger Oberseiten-Verbindungen 3116, gebildet über der Oberseite 3102 des elektrisch isolierenden Materials 124, zu entfernen.
  • Wahlweise kann ebenfalls eine Restrukturierung des zweiten elektrisch leitfähigen Umverteilungsmaterials 398, gebildet über der Unterseite 3104 des elektrisch isolierenden Materials 124, durchgeführt werden. Das selektive Entfernen abgeschiedener Metallschichten, aufweisend elektrisch leitfähige Bereiche 396 und/oder elektrisch leitfähige Bereiche 3116, gebildet über der Oberseite 3102 des elektrisch isolierenden Materials 124, kann durchgeführt werden, z. B. mittels Ätzen des abgeschiedenen Materials, z. B. mittels Ätzen des galvanisch abgeschiedenen Cu, für die Bauelement-Verbindungs-Restrukturierung.
  • Ein selektives Entfernen kann durchgeführt werden mittels eines Fotolack-Prozesses. Zum Beispiel kann ein Fotolack abgeschieden werden, z. B. laminiert, über dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 und Oberflächenbereichen einer oder mehr elektrisch leitfähiger Oberseiten-Verbindungen 3116. Wahlweise kann dies für das zweite elektrisch leitfähige Umverteilungsmaterial 398 und die elektrisch leitfähigen Unterseiten-Verbindungen 3118 ebenfalls durchgeführt werden. Die Strukturierung des Fotolackes kann durchgeführt werden, z. B. mittels Laser-Direkt-Abbildung LDI (Laser Direkt Imaging, LDI) oder eines Maskenprozesses (mask process) mit einem Maskenpositionierer. Das Entwickeln kann derart durchgeführt werden, dass einer oder mehr Bereiche des Fotolackes entfernt werden können derart, dass einer oder mehr Bereiche des ersten elektrisch leitfähigen Umverteilungsmaterials 396 und einer oder mehr Oberflächenbereiche der einen oder der mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116, gebildet über der Oberseite 3102 des elektrisch isolierenden Materials 124, belichtet werden können zum Strukturieren. Für den Fall das ebenfalls eine selektiven Entfernung durchgeführt wird für das zweite elektrisch leitfähige Umverteilungsmaterial 398 und elektrisch leitfähige Unterseiten-Verbindungen 3118, kann das Entwickeln derart durchgeführt werden, dass einer oder mehr Bereiche des Fotolackes derart entfernt werden, dass einer oder mehr Bereiche des zweiten elektrisch leitfähigen Umverteilungsmaterials 398 und einer oder mehr Oberflächenbereiche der einen oder der mehreren elektrisch leitfähigen Unterseiten-Verbindungen 3118, gebildet über der Unterseite 3104 des elektrisch isolierenden Materials 124, belichtet werden können zum Strukturieren.
  • Der Strukturierungsprozess kann aufweisen ein Ätzen, welches verwendet werden kann um einen oder mehr Bereiche 3122 des ersten elektrisch leitfähigen Umverteilungsmaterials 396 und/oder einen oder mehr Bereiche 3122 der einen oder der mehreren elektrisch leitfähigen Oberseiten-Verbindungen 3116 zu entfernen.
  • Ein Abziehprozess kann durchgeführt werden um etwaige Rückstände und verbliebenen Fotolack zu entfernen. Somit können einer oder mehr erste elektrisch leitfähige Bereiche 128 und einer oder mehr zweite elektrisch leitfähige Bereiche 132 über dem elektrisch isolierenden Material 124 gebildet werden. Einer oder mehr erste elektrisch leitfähige Bereiche 128 können Bereiche des ersten elektrisch leitfähigen Umverteilungsmaterials 396, gebildet über der Oberseite 3102 des elektrisch isolierenden Materials 124, sowie eine oder mehr elektrisch leitfähige Oberseiten-Verbindungen 3116 aufweisen. Einer oder mehr zweite elektrisch leitfähige Bereiche 132 können Bereiche des zweiten elektrisch leitfähigen Umverteilungsmaterials 398, gebildet über der Unterseite 3104 des elektrisch isolierenden Materials 124, sowie eine oder mehr elektrisch leitfähige Unterseiten-Verbindungen 3118 aufweisen.
  • Das Bilden eines oder mehr erster elektrisch leitfähiger Bereiche 128 und eines oder mehr zweiter elektrisch leitfähiger Bereiche 132 über dem elektrisch isolierenden Material 124 kann das Bilden eines oder mehr erster elektrisch leitfähiger Bereiche 128 und elektrisches Kontaktieren eines oder mehr erster elektrisch leitfähiger Bereiche 128 mit der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114, und das Bilden eines oder mehr zweiter elektrisch leitfähiger Bereiche 132 und elektrisches Kontaktieren eines oder mehr zweiter elektrisch leitfähiger Bereiche 132 mit der ersten Chipträgerunterseite 108 und/oder der zweiten Chipträgerunterseite 116 aufweisen.
  • Einer oder mehr erste elektrisch leitfähige Bereiche 128 können elektrisch kontaktiert mit und gebildet werden über der ersten Chipvorderseite 348 und/oder der zweiten Chipvorderseite 358. Einer oder mehr erste elektrisch leitfähige Bereiche 128 können elektrisch kontaktiert mit und gebildet werden über: einem oder mehr Kontakt-Pads 354, 356, gebildet über der ersten Chipvorderseite, und/oder einen oder mehr Kontakt-Pads 364, 366, gebildet über der zweiten Chipvorderseite.
  • Einer oder mehr erste elektrisch leitfähige Bereiche 128 können gebildet werden über der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114. Einer oder mehr erste elektrisch leitfähige Bereiche 128 können gebildet werden über der ersten Chipoberseite 348 und/oder der zweiten Chipoberseite 358 und/oder der dritten Chipoberseite 378.
  • Einer oder mehr erste elektrisch leitfähige Bereiche 128 können das erste elektrisch leitfähige Umverteilungsmaterial 396 mit einem oder mehr Kontakt-Pads, gebildet über der ersten Chipoberseite 348, elektrisch verbinden, z. B. können einer oder mehr erste elektrisch leitfähige Bereiche 128 das erste elektrisch leitfähige Umverteilungsmaterial 396 mit dem ersten Source/Drain-Kontakt-Bereich 356 des ersten Chips elektrisch verbinden, z. B. können einer oder mehr erste elektrisch leitfähige Bereiche 128 das erste elektrisch leitfähige Umverteilungsmaterial 396 mit dem Gate-Kontakt-Bereich 354 des ersten Chips elektrisch verbinden.
  • Einer oder mehr erste elektrisch leitfähige Bereiche 128 können das erste elektrisch leitfähige Umverteilungsmaterial 396 mit einem oder mehr Kontakt-Pads, gebildet über der zweiten Chipoberseite 358, elektrisch verbinden, z. B. können einer oder mehr erste elektrisch leitfähige Bereiche 128 das erste elektrisch leitfähige Umverteilungsmaterial 396 mit dem ersten Source/Drain-Kontakt-Bereich 366 des zweiten Chips elektrisch verbinden, z. B. können einer oder mehr erste elektrisch leitfähige Bereiche 128 das erste elektrisch leitfähige Umverteilungsmaterial 396 mit dem Gate-Kontakt-Bereich 364 des zweiten Chips elektrisch verbinden.
  • Einer oder mehr erste elektrisch leitfähige Bereiche 128 können das erste elektrisch leitfähige Umverteilungsmaterial 396 mit einem oder mehr Kontakt-Pads 3114, gebildet über der dritten Chipoberseite 378, elektrisch verbinden.
  • Einer oder mehr erste elektrisch leitfähige Bereiche 128 können das erste elektrisch leitfähige Umverteilungsmaterial 396 mit der ersten Chipträgeroberseite 106 elektrisch verbinden. Einer oder mehr erste elektrisch leitfähige Bereiche 128 können das erste elektrisch leitfähige Umverteilungsmaterial 396 mit der zweiten Chipträgeroberseite 114 elektrisch verbinden.
  • Einer oder mehr zweite elektrisch leitfähige Bereiche 132 können gebildet werden über der ersten Chipträgerunterseite 108 und der zweiten Chipträgerunterseite 116. Einer oder mehr zweite elektrisch leitfähige Bereiche 132 können den ersten Chip 118 und/oder den zweiten Chip 122 und/oder den dritten Chip elektrisch verbinden.
  • Einer oder mehr zweite elektrisch leitfähige Bereiche 132 können das zweite elektrisch leitfähige Umverteilungsmaterial 398 mit der ersten Chipträgerunterseite 108 elektrisch verbinden. Einer oder mehr zweite elektrisch leitfähige Bereiche 132 können das zweite elektrisch leitfähige Umverteilungsmaterial 398 mit der zweiten Chipträgerunterseite 116 elektrisch verbinden.
  • Es ist zu verstehen, dass jeder der einen und der mehreren ersten elektrisch leitfähigen Bereiche 128 kann elektrisch isoliert voneinander sein kann mittels des elektrisch isolierenden Materials 124, oder elektrisch verbunden sein mit jedem durch oder über das elektrisch isolierende Material 124 in Abhängigkeit des elektrischen Schaltkreisdesigns des Bauelementgehäuses. Jeder des einen und der mehreren zweiten elektrisch leitfähigen Bereiche 132 kann elektrisch isoliert voneinander sein mittels des elektrisch isolierenden Materials 124, oder elektrisch verbunden sein mit jedem durch oder über das elektrisch isolierende Material 124 in Abhängigkeit des elektrischen Schaltkreisdesigns des Bauelementgehäuses.
  • 4A bis 4C zeigen ein Verfahren zum Bilden einer Chipanordnung gemäß einer Ausführungsform. Ein Verfahren 400 kann einen oder mehr oder alle Prozesse, in Bezug auf das Verfahren 200 und/oder das Verfahren 300 bereits beschrieben, aufweisen. Das Verfahren 400 kann ein oder mehr oder alle Merkmale, in Bezug auf die Prozesse 310 bis 390 beschrieben, aufweisen.
  • Gemäß einer Ausführungsform kann das Verfahren 400 die Prozesse 310 bis 390 aufweisen. Zusätzlich kann das Verfahren 400 ferner die Prozesse 410 bis 430 aufweisen.
  • In 410 kann eine zusätzliche Umverteilungsschicht (Umverdrahtungsschicht) gebildet werden über zumindest einer Seite des Gehäuses zur Bauelementverbindung. Ein Prozess 410 kann aufweisen das Abscheiden eines zusätzlichen elektrisch isolierenden Materials 3124 und eines dritten elektrisch leitfähigen Umverteilungsmaterials 3126 und einer Grundflächenstrukturierung.
  • Ferner kann das zusätzliche elektrisch isolierende Material 3124 abgeschieden werden um mindestens teilweise einen oder mehr erste elektrisch leitfähige Bereiche 128 zu umgeben. Zum Beispiel kann das zusätzliche elektrisch isolierende Material 3124 abgeschieden werden um mindestens teilweise das erste elektrisch leitfähige Umverteilungsmaterial 396 zu umgeben. Das zusätzliche elektrisch isolierende Material 3124 kann abgeschieden werden über dem elektrisch isolierenden Material 124. Das zusätzliche elektrisch isolierende Material 3124 kann abgeschieden werden über der Oberseite 3102 des elektrisch isolierenden Materials 124. Das zusätzliche elektrisch isolierende Material 3124 kann abgeschieden werden über der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114.
  • Das zusätzliche elektrisch isolierende Material 3124 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: gefülltem oder angefülltem Epoxid, kunststoffimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Mold-Material, einem Duroplast-Material, einem Thermoplast-Material, Füllstoffpartikeln, faserverstärkten Laminat, faserverstärkten Polymer-Laminat, faserverstärkten Polymer-Laminat mit Füllstoffpartikeln.
  • Das elektrisch isolierende Material 124 und das zusätzliche elektrisch isolierende Material 3124 können die gleichen oder verschiedenen Materialien aufweisen.
  • Das zusätzliche elektrisch isolierende Material 3124 kann abgeschieden werden über der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114, kann eine Dicke t3 im Bereich von ungefähr 5 μm bis ungefähr 500 μm, z. B. von ungefähr 15 μm bis ungefähr 150 μm, aufweisen.
  • Das dritte elektrisch leitfähige Umverteilungsmaterial 3124 kann abgeschieden werden über dem zusätzlichen elektrisch isolierenden Material 3124. Das dritte elektrisch leitfähige Umverteilungsmaterial 3124 kann abgeschieden werden über der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114.
  • Das dritte elektrisch leitfähige Umverteilungsmaterial 3124 kann angeordnet werden über einer Oberfläche des zusätzlichen elektrisch isolierenden Materials 3124, z. B. über einer Oberseite 3128 (oberen Oberfläche) des zusätzlichen elektrisch isolierenden Materials 3124, wobei die Oberseite 3128 angeordnet werden kann über der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114.
  • Die Oberseite 3128 des zusätzlichen elektrisch isolierenden Materials 3124 kann einer gleichen Richtung zugewandt sein wie die Oberseite 3102 des elektrisch isolierenden Materials 124.
  • Das dritte elektrisch leitfähige Umverteilungsmaterial 3126 kann eine elektrisch leitfähige Folie aufweisen, z. B. eine Metallfolie, z. B. eine Kupferfolie. Das dritte elektrisch leitfähige Umverteilungsmaterial 3126 kann eine elektrisch leitfähige Schicht aufweisen, aufweisend eine Dicke im Bereich von ungefähr 5 μm bis ungefähr 50 μm, z. B. von ungefähr 10 μm bis ungefähr 30 μm, z. B. von ungefähr 15 μm bis ungefähr 25 μm.
  • Das dritte elektrisch leitfähige Umverteilungsmaterial 3126 kann gepresst werden auf ein elektrisch isolierendes Material, z. B. kann das dritte elektrisch leitfähige Umverteilungsmaterial 3126 auf das zusätzliche elektrisch isolierende Material 3124 gepresst werden, z. B. auf die Oberseite 3128 des zusätzlichen elektrisch isolierenden Materials 3124.
  • Die Strukturierung des dritten elektrisch leitfähigen Umverteilungsmaterials 3126 kann durchgeführt werden zur anschließenden Durchkontaktierungsbildung und einem Durchkontaktierungsfüllprozess. Ein Fotolack-Prozess kann durchgeführt werden. Zum Beispiel kann ein Fotolack abgeschieden werden, z. B. laminiert, über dem dritten elektrisch leitfähigen Umverteilungsmaterial 3126. Die Strukturierung des Fotolackes kann durchgeführt werden, z. B. mittels Laser-Direkt-Abbildung LDI oder eines Maskenprozesses mit einem Maskenpositionierer. Das Entwickeln kann derart durchgeführt werden, dass einer oder mehr Bereiche des Fotolackes entfernt werden können, dass einer oder mehr Bereiche des dritten elektrisch leitfähigen Umverteilungsmaterials 3126 belichtet werden können zum Strukturieren, und einer oder mehr andere Bereiche des dritten elektrisch leitfähigen Umverteilungsmaterials 3126 geschützt werden können vor dem Strukturieren. Der Strukturierungsprozess kann aufweisen ein Ätzen, welches verwendet werden kann um einen oder mehr Bereiche des dritten elektrisch leitfähigen Umverteilungsmaterials 3126, welche der Strukturierung ausgesetzt waren, zu entfernen. Ein Abziehprozess kann durchgeführt werden um etwaige Rückstände und verbliebenen Fotolack zu entfernen. Einer oder mehr entfernte Bereiche des dritten elektrisch leitfähigen Umverteilungsmaterials 3126 können einen oder mehr Bereiche des zusätzlichen elektrisch isolierenden Materials 3124 freilegen für die Restrukturierung (Umstrukturierung, Neustrukturierung).
  • Ein Laserbahren des zusätzlichen elektrisch isolierenden Materials 3124 kann durchgeführt werden. Einer oder mehr Bereiche des zusätzlichen elektrisch isolierenden Materials 3124, freigelegt als ein Ergebnis der Entfernung eines oder mehr Bereich des dritten elektrisch leitfähigen Umverteilungsmaterials 3126, können restrukturiert werden, z. B. unter Verwendung eines Bohrprozesses, z. B. Laserbohren. Der Laserbohrprozess kann durchgeführt werden, z. B. unter Einsatz eines Lasers, z. B. eines CO2-Lasers. Das Laserbohren kann durchgeführt werden um eine oder mehr zusätzliche Durchkontaktierungen, d. h. Löcher, zu erzeugen.
  • Eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen können gebildet werden über der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114. Eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen können gebildet werden über der ersten Chipoberseite 348 und/oder der zweiten Chipoberseite 358 und/oder der dritten Chipoberseite 378.
  • Eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen können einen oder mehr Kanäle von dem dritten elektrisch leitfähigen Umverteilungsmaterial 3126 zu einem oder mehr ersten elektrisch leitfähigen Bereichen 128 aufweisen, z. B. können eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen einen oder mehr Kanäle von dem dritten elektrisch leitfähigen Umverteilungsmaterials 3126 zu dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 aufweisen, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem ersten Source/Drain-Kontakt-Bereich 356 des ersten Chips, z. B. können eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen einen oder mehr Kanäle von dem dritten elektrisch leitfähigen Umverteilungsmaterial 3126 zu dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 aufweisen, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem Gate-Kontakt-Bereich 354 des ersten Chips.
  • Eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen können einen oder mehr Kanäle von dem dritten elektrisch leitfähigen Umverteilungsmaterial 3126 zu dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 aufweisen, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann zu einem oder mehr Kontakt-Pads, gebildet über der zweiten Chipoberseite 358, z. B. können eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen einen oder mehr Kanäle von dem dritten elektrisch leitfähigen Umverteilungsmaterials 3126 zu dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 aufweisen, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem ersten Source/Drain-Kontakt-Bereich 366 des zweiten Chips, z. B. können eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen einen oder mehr Kanäle von dem dritten elektrisch leitfähigen Umverteilungsmaterial 3126 zu dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 aufweisen, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem Gate-Kontakt-Bereich 364 des zweiten Chips.
  • Eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen können einen oder mehr Kanäle von dem dritten elektrisch leitfähigen Umverteilungsmaterial 3126 zu dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 aufweisen, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann zu einem oder mehr Kontakt-Pads 3114, gebildet über der dritten, Chipoberseite 378.
  • Eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen können einen oder mehr Kanäle von dem dritten elektrisch leitfähigen Umverteilungsmaterial 3126 zu dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 aufweisen, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein mit der ersten Chipträgeroberseite 106. Eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen können einen oder mehr Kanäle von dem dritten elektrisch leitfähigen Umverteilungsmaterial 3126 zu dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 aufweisen, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit der zweiten Chipträgeroberseite 114.
  • Ein Durchkontaktierungsfüllen kann durchgeführt werden um eine Kontaktmetallisierung bereitzustellen. Eine oder mehr zusätzliche elektrisch Oberseiten-Verbindungen 3132 können abgeschieden werden um eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen zu füllen. Mindestens die eine oder mehr zusätzliche elektrische Oberseiten-Verbindungen 3132 können mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe von Materialien bestehend aus: Kupfer, Nickel, Eisen, Kupferlegierung, Nickellegierung, Eisenlegierung. Während des Durchkontaktierungsfüllprozesses können die oberste und die unterste Cu-Schicht 396 und 398 derart ansteigen, dass eine Dicke im Bereich von ungefähr 10 μm bis ungefähr 200 μm, z. B. von ungefähr 20 μm bis ungefähr 150 μm, erreicht werden kann.
  • Eine chemische Aktivierung und/oder eine galvanische Abscheidung können durchgeführt werden um eine Metallisierung der Durchkontaktierungen für die Verbindungen bereitzustellen. Ein Desmear-Prozess und/oder Reinigungsprozess können durchgeführt werden, wobei die Oberflächen einer oder mehr zusätzlicher Oberseiten-Durchkontaktierungen vorbereitet werden können für das Plattieren. Ein Aktivierungsprozess kann ausgeführt werden, wobei eine Aktivierungsschicht abgeschieden werden kann um das Plattieren der Seitenwände einer oder mehr zusätzlicher Oberseiten-Durchkontaktierungen zu ermöglichen. Die Aktivierungsschicht kann eine elektrisch leitfähige Schicht aufweisen, z. B. eine leitfähige organische Schicht oder eine Pd-Schicht. Im Weiteren kann ein Plattierungsprozess durchgeführt werden und elektrisch leitfähiges Material, welches eine oder mehr elektrisch leitfähige Verbindungen. bildet, kann abgeschieden werden in eine oder mehr zusätzliche Oberseiten-Durchkontaktierungen
  • Eine oder mehr zusätzliche elektrische Oberseiten-Verbindungen 3132 können das dritte elektrisch leitfähige Umverteilungsmaterial 3126 mit einem oder mehr ersten elektrisch leitfähigen Bereichen 128 elektrisch verbinden, z. B. können eine oder mehr zusätzliche elektrische Oberseiten-Verbindungen 3132 das dritte elektrisch leitfähige Umverteilungsmaterial 3126 mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 elektrisch verbinden, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem ersten Source/Drain-Kontakt-Bereich 356 des ersten Chips, z. B. können eine oder mehr zusätzliche elektrische Oberseiten-Verbindungen 3132 das dritte elektrisch leitfähige Umverteilungsmaterial 3126 mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 elektrisch verbinden, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem Gate-Kontakt-Bereich 354 des ersten Chips.
  • Die eine oder mehr zusätzliche elektrische Oberseiten-Verbindungen 3132 können das dritte elektrisch leitfähige Umverteilungsmaterial 3126 mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 elektrisch verbinden, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit einem oder mehr Kontakt-Pads, gebildet über der zweiten Chipoberseite 358, z. B. können eine oder mehr zusätzliche elektrische Oberseiten-Verbindungen 3132 das dritte elektrisch leitfähige Umverteilungsmaterial 3126 mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 elektrisch verbinden, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem ersten Source/Drain-Kontakt-Bereich 366 des zweiten Chips, z. B. können eine oder mehr zusätzliche elektrische Oberseiten-Verbindungen 3132 das dritte elektrisch leitfähige Umverteilungsmaterial 3126 mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 elektrisch verbinden, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem Gate-Kontakt-Bereich 364 des zweiten Chips.
  • Die eine oder mehr zusätzliche elektrische Oberseiten-Verbindungen 3132 können das dritte elektrisch leitfähige Umverteilungsmaterial 3126 mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 elektrisch verbinden, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit einem oder mehr Kontakt-Pads 3114, gebildet über der dritten Chipoberseite 378.
  • Die eine oder mehr zusätzliche elektrische Oberseiten-Verbindungen 3132 können das dritte elektrisch leitfähige Umverteilungsmaterial 3126 mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 elektrisch verbinden, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit der ersten Chipträgeroberseite 106. Eine oder mehr zusätzliche elektrische Oberseiten-Verbindungen 3132 können das dritte elektrisch leitfähige Umverteilungsmaterial 3126 mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396 elektrisch verbinden, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit der zweiten Chipträgeroberseite 114.
  • Eine Restrukturierung kann durchgeführt werden um selektiv Bereiche des dritten elektrisch leitfähigen Umverteilungsmaterials 3126 und/oder einer oder mehr zusätzlicher elektrischer Verbindungen 3132, gebildet über der Oberseite 3128 des zusätzlichen elektrisch isolierenden Materials 3124, zu entfernen.
  • Wahlweise kann eine Restrukturierung des zweiten elektrisch leitfähigen Umverteilungsmaterials 398 und der elektrisch leitfähige Unterseiten-Verbindungen 3118 ebenfalls durchgeführt werden, z. B. in einem parallelen Prozess, wenn nicht schon in Prozess 390 durchgeführt.
  • Ein selektives Entfernen abgeschiedener Metallschichten über der Oberseite 3128 des zusätzlichen elektrisch isolierenden Materials 3124 kann durchgeführt werden. Das selektive Entfernen kann aufweisen das Entfernen des dritten elektrisch leitfähigen Umverteilungsmaterials 3126 und einer oder mehr zusätzlicher elektrischer Oberseiten-Verbindungen 3132, z. B. mittels Ätzen des abgeschiedenen Materials, z. B. mittels Ätzen des galvanisch abgeschiedenen Cu für die Bauelement-Verbindungs-Restrukturierung.
  • Das selektive Entfernen kann durchgeführt werden mittels eine Fotolack-Prozesses. Zum Beispiel kann ein Fotolack abgeschieden werden, z. B. laminiert, über dem dritten elektrisch leitfähigen Umverteilungsmaterial 3126 und Oberflächenbereichen einer oder mehr zusätzlicher elektrischer Oberseiten-Verbindungen 3132. In anderen Worten kann der Fotolack abgeschieden werden über der Oberseite 3128 des zusätzlichen elektrisch isolierenden Materials 3124. Die Strukturierung des Fotolackes kann durchgeführt werden, z. B. mittels Laser-Direkt-Abbildung LDI oder eines Maskenprozesses mit einem Maskenpositionierer. Das Entwickeln kann derart durchgeführt werden, dass einer oder mehr Bereiche des Fotolackes entfernt werden können derart, dass einer oder mehr Bereiche des dritten elektrisch leitfähigen Umverteilungsmaterials 3126, gebildet über der Oberseite 3128 des zusätzlichen elektrisch isolierenden Materials 3124, und/oder einer oder mehr Oberflächenbereiche einer oder der mehr zusätzlicher elektrischer Oberseiten-Verbindungen 3132, gebildet über der Oberseite 3128 des zusätzlichen elektrisch isolierenden Materials 3124, belichtet werden können zum Strukturieren, während andere Bereiche vor der Strukturierung geschützt werden. Der Strukturierungsprozess kann Ätzen aufweisen, welches verwendet werden kann um eine oder mehr Bereiche 3134 des dritten elektrisch leitfähigen Umverteilungsmaterials 3126, gebildet über der Oberseite 3128 des zusätzlichen elektrisch isolierenden Materials 3124, und/oder einen oder mehr Oberflächenbereiche 3134 einer oder mehr zusätzlicher elektrischer Oberseiten-Verbindungen 3132, gebildet über der Oberseite 3128 des zusätzlichen elektrisch isolierenden Materials 3124, zu entfernen.
  • Ein Abziehprozess kann durchgeführt werden um etwaige Rückstände und verbliebenen Fotolack zu entfernen. Somit können einer oder mehr dritte elektrisch leitfähige Bereiche 3136 gebildet werden über dem elektrisch isolierenden Material 124 und dem zusätzlichen elektrisch isolierenden Material 3124. Einer oder mehr dritte elektrisch leitfähige Bereiche 3136 können Bereiche des dritten elektrisch leitfähigen Umverteilungsmaterials 3126 und eine oder mehr zusätzliche elektrische Oberseiten-Verbindungen 3132 aufweisen.
  • Einer oder mehr dritte elektrisch leitfähige Bereiche 3136 können elektrisch verbunden sein mit einem oder mehr ersten elektrisch leitfähigen Bereichen 128, z. B. können einer oder mehr dritte elektrisch leitfähige Bereiche 3136 elektrisch verbunden sein mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem ersten Source/Drain-Kontakt-Bereich 356 des ersten Chips, z. B. können einer oder mehr dritte elektrisch leitfähige Bereiche 3136 elektrisch verbunden sein mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem Gate-Kontakt-Bereich 354 des ersten Chips.
  • Einer oder mehr dritte elektrisch leitfähige Bereiche 3136 können elektrisch verbunden sein mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit einem oder mehr Kontakt-Pads, gebildet über der zweiten Chipoberseite 358, z. B. können einer oder mehr dritte elektrisch leitfähige Bereiche 3136 elektrisch verbunden sein mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem ersten Source/Drain-Kontakt-Bereich 366 des zweiten Chips, z. B. können einer oder mehr dritte elektrisch leitfähige Bereiche 3136 elektrisch verbunden sein mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit dem Gate-Kontakt-Bereich 364 des zweiten Chips
  • Einer oder mehr dritte elektrisch leitfähige Bereiche 3136 können elektrisch verbunden sein mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit einem oder mehr Kontakt-Pads 3114, gebildet über der dritten Chipoberseite 378.
  • Einer oder mehr dritte elektrisch leitfähige Bereiche 3136 können elektrisch verbunden sein mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit der ersten Chipträgeroberseite 106. Einer oder mehr dritte elektrisch leitfähige Bereiche 3136 können elektrisch verbunden sein mit dem ersten elektrisch leitfähigen Umverteilungsmaterial 396, wobei das erste elektrisch leitfähige Umverteilungsmaterial 396 elektrisch kontaktiert sein kann mit der zweiten Chipträgeroberseite 114.
  • Einer oder mehr dritte elektrisch leitfähige Bereiche 3136 können gebildet werden über dem zusätzlichen elektrisch isolierenden Material 3124, wobei einer oder mehr dritte elektrisch leitfähige Bereiche 3136 gebildet werden können über und elektrisch kontaktiert mit der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114.
  • Somit können einer oder mehr dritte elektrisch leitfähige Bereiche 3136 Bereiche des dritten elektrisch leitfähigen Umverteilungsmaterials 3126, gebildet über der Oberseite 3128 des zusätzlichen elektrisch isolierenden Materials 3124, sowie eine oder mehr zusätzliche elektrische Verbindungen 3124 aufweisen.
  • Einer oder mehr dritte elektrisch leitfähige Bereiche 3136 können elektrisch kontaktiert sein mit und gebildet über der ersten Chipvorderseite 348 und der zweiten Chipvorderseite 358.
  • Einer oder mehr dritte elektrisch leitfähige Bereiche 3136 können elektrisch kontaktiert sein mit einem oder mehr ersten elektrisch leitfähigen Bereichen 128 durch das zusätzliche elektrisch isolierende Material 3124.
  • Jeder der einen oder der mehreren dritten elektrisch leitfähigen Bereichen 3136 können elektrisch isoliert sein voneinander mittels des zusätzlichen elektrisch isolierenden Materials 3124, oder elektrisch verbunden sein miteinander durch das zusätzliche elektrisch isolierende Material 3124 in Abhängigkeit des elektrischen Schaltkreisdesigns des Bauelementgehäuses.
  • Zumindest eine elektrische Verbindung 126 und mindestens eine zusätzliche elektrische Verbindung 327 können elektrisch isoliert sein voneinander durch das elektrisch isolierende Material 124 und/oder das zusätzliche elektrisch isolierende Material 3124.
  • In 420 kann eine Laminierungsschicht 3138 gebildet werden über der Oberseite 3128 des zusätzlichen elektrisch isolierenden Materials 3124. Die Laminierungsschicht 3128 kann gebildet werden über einem oder mehr dritten elektrisch leitfähigen Bereichen 3136. Die Laminierungsschicht 3128 kann eine elektrische Isolation des Bauelementes bereitstellen. Die Laminierungsschicht 3128 kann eine Dicke tL im Bereich von ungefähr 5 μm bis ungefähr 500 μm, z. B. von ungefähr 15 μm bis ungefähr 150 μm, aufweisen. Die Laminierungsschicht 3128 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: einem Epoxid, einem Lötstopplack, einem Lack.
  • In 430 kann ein Plattierungsprozess durchgeführt werden. Eine Plattierungsschicht 3142 kann gebildet werden über einem oder mehr zweiten elektrisch leitfähigen Bereichen 132, z. B. dem zweiten elektrisch leitfähigen Umverteilungsmaterial 398, angeordnet über der Unterseite 3104 des elektrisch isolierenden Materials 124. Die Plattierungsschicht 3142 kann eine elektrisch leitfähige Schicht aufweisen. Die Plattierungsschicht 3142 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: Nickel, Gold, Palladium, Nickel-Gold NiAu, Nickel-Palladium NiPd, Nickel-Palladium-Gold NiPdAu. Die Plattierungsschicht 3142 kann abgeschieden werden mittels Plattierung, wobei die Plattierungsschicht 3142 eine Dicke tP im Bereich von ungefähr 100 nm bis ungefähr 50 μm, z. B. von ungefähr 1 μm bis ungefähr 10 μm, aufweisen kann. Die Plattierung (der Überzug) kann abgeschieden werden auf den freigelegten zweiten elektrisch leitfähigen Bereichen 132 für ein anschließendes Löten auf einem printed circuit board PCB (z. B. einer Leiterplatte), wobei das PCB (z. B. die Leiterplatte) eine Metallfolie, z. B. eine Cu-Folie, aufweisen kann.
  • 5 zeigt eine Chipanordnung 502 gemäß einer Ausführungsform.
  • Die Chipanordnung 502, z. B. ein Chipgehäuse, kann aufweisen den ersten Chipträger 104, wobei der erste Chipträger 104 die erste Chipträgeroberseite 106 und die erste Chipträgerunterseite 108 aufweisen kann. Die Chipanordnung 502 kann aufweisen den zweiten Chipträger 112, wobei der zweite Chipträger 112 die zweite Chipträgeroberseite 114 und die zweite Chipträgerunterseite 116 aufweisen kann. Die Chipanordnung 502 kann aufweisen den ersten Chip 118, z. B. einen Halbleiterchip, z. B. einen Halbleiter-Die, elektrisch verbunden mit der ersten Chipträgeroberseite 106, und den zweiten Chip 112, elektrisch verbunden mit der zweiten Chipträgeroberseite 114. Die Chipanordnung 502 kann aufweisen das elektrisch isolierende Material 124 eingerichtet um zumindest teilweise den ersten Chipträger 104 und den zweiten Chipträger 112 zu umgeben. Die Chipanordnung 502 kann aufweisen zumindest eine elektrische Verbindung 126 eingerichtet um den ersten Chip 118 mit dem zweiten Chip 122 elektrisch zu verbinden durch das elektrisch isolierende Material 124. Die Chipanordnung 502 kann aufweisen einen oder mehr erste elektrisch leitfähige Bereiche 128 und einen oder mehr zweite elektrisch leitfähige Bereiche 132, gebildet über dem elektrisch isolierenden Material 124, wobei einer oder mehr erste elektrisch leitfähige Bereiche 128 gebildet werden können über und elektrisch kontaktiert mit der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114, und wobei einer oder mehr zweite elektrisch leitfähige Bereiche 132 gebildet werden können über und elektrisch kontaktiert mit der ersten Chipträgerunterseite 108 und/oder der zweiten Chipträgerunterseite 116.
  • Der erste Chip 118 und der zweite Chip 122 können jeweils einen Leistungshalbleiterchip aufweisen. Ein Leistungshalbleiterchip kann mindestens ein Leistungshalbleiterbauelement aus der Gruppe an Leistungshalbleiterbauelementen aufweisen, der Gruppe bestehend aus: einem Leistungstransistor, einem MOS-Leistungstransistor, einem Bipolar-Leistungstransistor, einem Leistungsfeldeffekttransistor, einem Isolier-Gate-Bipolar-Leistungstransistor, einem Thyristor, einem MOS gesteuerten Thyristor, einem gesteuerten Siliziumgleichrichter, einer Schottky Leistungsdiode, einer Siliziumkarbiddiode, einem Galliumnitridbauelement.
  • Der erste Chip 118 kann elektrisch verbunden sein mit der ersten Chipträgeroberseite 106 mittels zumindest einem Kontakt-Pad 357, gebildet über einer ersten Chiprückseite 352. Der zweite Chip 122 kann elektrisch verbunden sein mit der zweiten Chipträgeroberseite 114 mittels zumindest einem Kontakt-Pad 368, gebildet über einer Chiprückseite 362.
  • Die Chipanordnung 502 kann ferner aufweisen einen dritten Chip 376, angeordnet über und elektrisch isoliert von dem ersten Chipträger 104, und elektrisch verbunden mit dem ersten Chip 118 mittels zumindest einer zusätzlichen elektrischen Verbindung 327.
  • Der dritte Chip 376 kann aufweisen einen Halbleiterlogikchip. Ein Halbleiterlogikchip weist mindestens ein Halbleiterlogikbauelement auf aus der Gruppe von Halbleiterlogikbauelementen, der Gruppe bestehend aus: einem anwendungsspezifischen integrierten Schaltkreis (application specific integrated circuit, ASIC), einem Treiber, einem Kontroller, einem Sensor, einem Speicher.
  • Die dritte Chiprückseite 382 kann angeordnet werden über dem ersten Chipträger 104.
  • Der dritte Chip 376 kann elektrisch isoliert sein von dem ersten Chipträger 104 mittels eines elektrisch isolierenden Materials 384. Das elektrisch isolierende Material 384 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: einem Klebemittel, einem elektrisch isolierenden Klebemittel, einem Epoxid, einem Leim, einer Paste, einer Klebefolie.
  • Der erste Chipträger 104 kann aufweisen einen ersten Leiterrahmenträger. Der zweite Chipträger 112 kann aufweisen einen zweiten Leiterrahmenträger.
  • Der erste Chipträger 104 und/oder der zweite Chipträger 112 können mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: Kupfer, Nickel, Eisen, Kupferlegierung, Nickellegierung, Eisenlegierung.
  • Das elektrisch isolierende Material 124 kann ferner eingerichtet sein um zumindest teilweise den ersten Chip 118 und den zweiten Chip 122 zu umgeben.
  • Das elektrisch isolierende Material 124 kann ferner eingerichtet sein um den ersten Chip 118 und den ersten Chipträger 104 von dem zweiten Chip 122 und den zweiten Chipträger 112 elektrisch zu isolieren.
  • Das elektrisch isolierende Material 124 kann gebildet werden über den ersten und zweiten Chipträgeroberseiten 106, 114 und der ersten und zweiten Chipträgerunterseite 108, 116.
  • Zumindest eine elektrische Verbindung 127 kann eingerichtet sein um den ersten Chip 118 mit dem zweiten Chip 122 mittels des ersten Chipträgers 104 elektrisch zu verbinden.
  • Zumindest eine elektrische Verbindung 127 kann eingerichtet sein um ein oder mehr Kontakt-Pads 364, 366, gebildet über der zweiten Chipvorderseite 358, mit dem ersten Chipträger 104 elektrisch zu verbinden.
  • Zumindest eine elektrische Verbindung 127 kann mindestens eine aus der nachfolgenden Gruppe an elektrischen Verbindungen aufweisen, der Gruppe bestehend aus: Drähten, elektrisch leitfähigen Drähten, Bond-Drähten, Klemmen, elektrisch leitfähigen Klemmen, galvanisch abgeschiedenen Verbindungen.
  • Einer oder mehr erste elektrisch leitfähige Bereiche 128 können elektrisch verbunden sein mit und gebildet werden über der ersten Chipvorderseite 348 und/oder der zweiten Chipvorderseite 358.
  • Einer oder mehr erste elektrisch leitfähige Bereiche 128 können elektrisch verbunden sein mit und gebildet werden über: einem oder mehr Kontakt-Pads 354, 356, gebildet über der ersten Chipvorderseite 348 und/oder einem Kontakt-Pads 364, 366, gebildet über der zweiten Chipvorderseite 358.
  • Die Chipanordnung 502 kann ferner aufweisen ein zusätzliches elektrisch isolierendes Material 3124, eingerichtet um zumindest teilweise einen oder mehr erste elektrisch leitfähige Bereiche 128 zu umgeben.
  • Die Chipanordnung 502 kann ferner aufweisen einen oder mehr dritte elektrisch leitfähige Bereiche 3136, gebildet über dem zusätzlichen elektrisch isolierenden Material 3124, wobei einer oder mehr dritte elektrisch leitfähige Bereiche 3126 gebildet werden können über und elektrisch verbunden sein mit der ersten Chipträgeroberseite 106 und/oder der zweiten Chipträgeroberseite 114.
  • Einer oder mehr dritte elektrisch leitfähige Bereiche 3136 können elektrisch kontaktiert sein mit und gebildet werden über der ersten Chipvorderseite 348 und/oder der zweiten Chipvorderseite 358.
  • Einer oder mehr dritte elektrisch leitfähige Bereiche 3136 können elektrisch kontaktiert sein mit einem oder mehr ersten elektrisch leitfähigen Bereichen 128 durch das zusätzliche elektrisch isolierende Material 3124.
  • Das elektrisch isolierende Material 124 und/oder das zusätzliche elektrisch isolierende Material 3124 können mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe bestehend aus: gefülltem oder angefülltem Epoxid, kunststoffimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Mold-Material, einem Duroplast-Material, einem Thermoplast-Material, Füllstoffpartikeln, faserverstärkten Laminat, faserverstärkten Polymer-Laminat, faserverstärkten Polymer-Laminat mit Füllstoffpartikeln, z. B. Glasfasern, Glaspartikeln und Nanopartikeln.

Claims (29)

  1. Chipanordnung aufweisend: • einen ersten Chipträger (104), aufweisend eine erste Chipträgeroberseite (106) und eine erste Chipträgerunterseite (108); • einen zweiten Chipträger (112), aufweisend eine zweite Chipträgeroberseite (114) und eine zweite Chipträgerunterseite (116); • einen ersten Chip (118) elektrisch verbunden mit der ersten Chipträgeroberseite (106); • einen zweiten Chip (122) elektrisch verbunden mit der zweiten Chipträgeroberseite (114); • ein elektrisch isolierendes Material (124) eingerichtet um mindestens teilweise den ersten Chipträger (104) und den zweiten Chipträger (112) zu umgeben; • mindestens eine elektrische Verbindung (126) eingerichtet um den ersten Chip (118) mit dem zweiten Chip (122) durch das elektrisch isolierende Material (124) elektrisch zu verbinden; und • einen oder mehr erste elektrisch leitfähige Bereiche (128) und einen oder mehr zweite elektrisch leitfähige Bereiche (132) gebildet über dem elektrisch isolierenden Material (124), • wobei der eine oder mehr erste elektrisch leitfähige Bereiche (128) gebildet sind über und elektrisch verbunden mit der ersten Chipträgeroberseite (106) und/oder der zweiten Chipträgeroberseite (114), und • wobei der eine oder die mehreren zweiten elektrisch leitfähigen Bereiche (132) gebildet sind über und elektrisch verbunden mit der ersten Chipträgerunterseite (108) und/oder der zweiten Chipträgerunterseite (116).
  2. Chipanordnung gemäß Anspruch 1, wobei der erste Chip (118) und der zweite Chip (112) einen Leistungshalbleiterchip aufweisen.
  3. Chipanordnung gemäß Anspruch 2, wobei der Leistungshalbleiterchip mindestens ein Leistungshalbleiterbauelement aus der Gruppe von Leistungshalbleiterbauelementen aufweist, der Gruppe bestehend aus: einem Leistungstransistor, einem MOS-Leistungstransistor, einem Bipolar-Leistungstransistor, einem Leistungsfeldeffekttransistor, einem Isolier-Gate-Bipolar-Leistungstransistor, einem Thyristor, einem MOS gesteuerten Thyristor, einem gesteuerten Siliziumgleichrichter, einer Schottky Leistungsdiode, einer Siliziumkarbiddiode, einem Galliumnitridbauelement.
  4. Chipanordnung gemäß einem der Ansprüche 1 bis 3, • wobei der erste Chip (118) elektrisch verbunden ist mit der ersten Chipträgeroberseite (106) mittels mindestens einem Kontakt-Pad (354), (356), gebildet über einer ersten Chipvorderseite (348); und • wobei der zweite Chip (122) elektrisch verbunden ist mit der zweiten Chipträgeroberseite (114) mittels mindestens einem Kontakt-Pad (364), (366), gebildet über einer zweiten Chipvorderseite (358).
  5. Chipanordnung gemäß einem der Ansprüche 1 bis 3, ferner aufweisend: einen dritten Chip (376) angeordnet über und elektrisch isoliert von dem ersten Chipträger (104), und elektrisch verbunden mit dem ersten Chip (118) mittels einer zusätzlichen elektrischen Verbindung (327).
  6. Chipanordnung gemäß Anspruch 5, ferner aufweisend: mindestens eine andere zusätzliche elektrische Verbindung (327) eingerichtet um dritten Chip (376) mit dem zweiten Chip (122) elektrisch zu verbinden.
  7. Chipanordnung gemäß Anspruch 5 oder 6, wobei der dritte Chip (376) einen Halbleiterlogikchip aufweist.
  8. Chipanordnung gemäß Anspruch 7, wobei der Halbleiterlogikchip mindestens ein Halbleiterlogikbauelement aus der Gruppe von Halbleiterlogikbauelementen aufweist, der Gruppe bestehend aus: einem anwendungsspezifischen integrierten Schaltkreis ASIC, einem Treiber, einem Kontroller, einem Sensor, einem Speicher.
  9. Chipanordnung gemäß einem der Ansprüche 5 bis 8, wobei die dritte Chiprückseite (382) angeordnet ist über dem ersten Chipträger (104).
  10. Chipanordnung gemäß einem der Ansprüche 5 bis 9, wobei der dritte Chip (376) elektrisch isoliert ist von dem ersten Chipträger (104) mittels eines elektrisch isolierenden Materials (124), das elektrisch isolierende Material (124) aufweisend mindestens eines aus der nachfolgenden Gruppe von Materialien auf, der Gruppe bestehend aus: einem Klebemittel, einem elektrisch isolierenden Klebemittel, einem Epoxid, einem Leim, einer Paste, einer Klebefolie, einer elektrisch isolierenden Wafer-Rückseitenbeschichtung.
  11. Chipanordnung gemäß einem der Ansprüche 1 bis 10, wobei der erste Chipträger (104) einen ersten Leiterrahmenträger aufweist; und wobei der zweite Chipträger (112) einen zweiten Leiterrahmenträger aufweist.
  12. Chipanordnung gemäß einem der Ansprüche 1 bis 11, wobei der erste Chipträger (104) und/oder der zweite Chipträger (112) mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, der Gruppe von Materialien bestehend aus: Kupfer, Nickel, Eisen, Kupferlegierung, Nickellegierung, Eisenlegierung.
  13. Chipanordnung gemäß einem der Ansprüche 1 bis 12, wobei das elektrisch isolierende Material (124) ferner eingerichtet ist um mindestens teilweise den ersten Chip (118) und den zweiten Chip (122) zu umgeben.
  14. Chipanordnung gemäß einem der Ansprüche 1 bis 13, wobei das elektrisch isolierende Material (124) ferner eingerichtet ist um den ersten Chip (118) und den ersten Chipträger (104) elektrisch von dem zweiten Chip (122) und dem zweiten Chipträger (112) zu isolieren.
  15. Chipanordnung gemäß einem der Ansprüche 1 bis 14, wobei das elektrisch isolierende Material (124) gebildet wird über der ersten (106) und der zweiten (114) Chipträgeroberseite und der ersten (106) und der zweiten (116) Chipträgerunterseite.
  16. Chipanordnung gemäß einem der Ansprüche 1 bis 15, wobei die mindestens eine elektrische Verbindung (126) eingerichtet ist um den ersten Chip (118) mit dem zweiten Chip (122) mittels des ersten Chipträgers (104) elektrisch zu verbinden.
  17. Chipanordnung gemäß einem der Ansprüche 1 bis 16, wobei die mindestens eine elektrische Verbindung (126) eingerichtet ist um ein oder mehr Kontakt-Pads (364), (366), gebildet einer zweiten Chipvorderseite (358), mit dem ersten Chipträger (104) elektrisch zu verbinden.
  18. Chipanordnung gemäß einem der Ansprüche 1 bis 17, wobei die mindestens eine elektrische Verbindung mindestens eine aus der nachfolgenden Gruppe von elektrischen Verbindungen aufweist, der Gruppe bestehend aus: Drähten, elektrisch leitfähigen Drähten, Bond-Drähten, Klemmen, elektrisch leitfähigen Klemmen, galvanisch abgeschiedenen Verbindungen.
  19. Chipanordnung gemäß einem der Ansprüche 1 bis 18, wobei der eine oder die mehreren ersten elektrisch leitfähigen Bereiche (128) elektrisch verbunden sind mit und gebildet über der ersten Chipträgervorderseite (348) und/oder der zweiten Chipträgervorderseite (358).
  20. Chipanordnung gemäß Anspruch 18, wobei der eine oder die mehreren ersten elektrisch leitfähigen Bereiche (128) elektrisch kontaktiert sind mit und gebildet über: einem oder mehr Kontakt-Pads (354), (356), gebildet über einer ersten Chipvorderseite (348), und/oder einem oder mehr Kontakt-Pads (364), (366), gebildet über einer zweiten Chipvorderseite (358).
  21. Chipanordnung gemäß einem der Ansprüche 1 bis 20, ferner aufweisend: ein zusätzliches elektrisch isolierendes Material (3124), eingerichtet um mindestens teilweise einen oder mehr erste elektrisch leitfähige Bereiche (128) zu umgeben.
  22. Chipanordnung gemäß Anspruch 21, ferner aufweisend: einen oder mehr dritte elektrisch leitfähige Bereiche (3136), gebildet über dem zusätzlichen elektrisch isolierenden Material (3124), wobei der eine oder die mehreren dritten elektrisch leitfähigen Bereiche (3136) gebildet sind über und elektrisch kontaktiert mit der ersten Chipträgeroberseite (106) und/oder der zweiten Chipträgeroberseite (114).
  23. Chipanordnung gemäß Anspruch 22, wobei der eine oder die mehreren dritten elektrisch leitfähigen Bereiche (3136) elektrisch kontaktiert sind mit und gebildet über einer ersten Chipvorderseite (348) und/oder einer zweiten Chipvorderseite (358).
  24. Chipanordnung gemäß Anspruch 22 oder 23, wobei der eine oder die mehren dritten elektrisch leitfähigen Bereiche (3136) elektrisch kontaktiert sind mit einem oder mehr ersten elektrisch leitfähigen Bereichen (128) durch das zusätzliche elektrisch isolierende Material (3124).
  25. Chipanordnung gemäß einem der Ansprüche 1 bis 24, wobei das elektrisch isolierende Material (124) mindestens eines aus der nachfolgenden Gruppe von Materialien aufweist, der Gruppe bestehend aus: gefülltem oder ungefülltem Epoxid, kunststoffimprägnierten Verbundfasern, verstärkten Fasern, Laminat, einem Mold-Material, einem Duroplast-Material, einem Thermoplast-Material, Füllstoffpartikeln, faserverstärkten Laminat, faserverstärkten Polymer-Laminat, faserverstärkten Polymer-Laminat mit Füllstoffpartikeln.
  26. Chipanordnung gemäß einem der Ansprüche 1 bis 25, ferner aufweisend eine elektrisch leitfähige Plattierungsschicht (3142), gebildet über dem einen oder mehr zweiten elektrisch leitfähigen Bereichen (132).
  27. Verfahren zum Bilden einer Chipanordnung, das Verfahren aufweisend: • elektrisches Verbinden eines ersten Chips (118) mit einer ersten Chipträgeroberseite (106), wobei der erste Chipträger (104) eine erste Chipträgeroberseite (106) und eine erste Chipträgerunterseite (108) aufweist; • elektrisches Verbinden eines zweiten Chips (112) mit einer zweiten Chipträgeroberseite (114), wobei der zweite Chipträger (112) eine zweite Chipträgeroberseite (114) und eine zweite Chipträgerunterseite (116) aufweist; • mindestens teilweises Umgeben des ersten Chipträgers (104) und des zweiten Chipträgers (112) mit einem elektrisch isolierenden Material (124); • Bilden mindestens einer elektrischen Verbindung (126) um den ersten Chip (118) mit dem zweiten Chip (122) elektrisch zu kontaktieren durch das elektrisch isolierende Material (124); • Bilden eines oder mehr erster elektrisch leitfähiger Bereiche (128) und eines oder mehr zweiter elektrisch leitfähiger Bereiche (132) über dem elektrisch isolierenden Material (124), • wobei das Bilden eines oder mehr erster elektrisch leitfähiger Bereiche (128) und eines oder mehr zweiter elektrisch leitfähiger Bereiche (132) über dem elektrisch isolierenden Material (124) aufweist: • Bilden des einen oder der mehreren ersten elektrisch leitfähigen Bereiche (128) über und elektrisches Kontaktieren des einen oder der mehreren ersten elektrisch leitfähigen Bereiche (128) mit der ersten Chipträgeroberseite (106) und/oder der zweiten Chipträgeroberseite (114), und • Bilden des einen oder der mehreren zweiten elektrisch leitfähigen Bereiche (132) über und elektrisches Kontaktieren des einen oder der mehreren zweiten elektrisch leitfähigen Bereiche (132) mit der ersten Chipträgerunterseite (108) und/oder der zweiten Chipträgerunterseite (116).
  28. Verfahren gemäß Anspruch 27, ferner aufweisend • Anordnen eines dritten Chips (376) und elektrisches Isolieren des dritten Chips (376) von dem ersten Chipträger (104), und • elektrisches Verbinden des dritten Chips (376) mit dem ersten Chip (118) mittels mindestens einer zusätzlichen elektrischen Verbindung (327); und ferner • Bilden mindestens einer anderen zusätzlichen elektrischen Verbindung (327) um den dritten Chip (376) mit dem zweiten Chip (122) durch das elektrisch isolierende Material (124) elektrisch zu verbinden.
  29. Verfahren gemäß Anspruch 27 oder 28, ferner aufweisend • Bilden eines oder mehr erster elektrisch leitfähiger Bereiche (128) und eines oder mehr zweiter elektrisch leitfähiger Bereiche (132), aufweisend • das Bilden eines oder mehr erster elektrisch leitfähiger Bereiche (128) und eines oder mehr zweiter elektrisch leitfähiger Bereiche (132) mittels galvanischer Abscheidung; und • Abscheidung einer elektrisch leitfähigen Plattierungsschicht (3142) über dem einem oder den mehreren zweiten elektrisch leitfähigen Bereichen (132).
DE102013103011.4A 2012-03-27 2013-03-25 Eine Chipanordnung und ein Verfahren zum Bilden einer Chipanordnung Active DE102013103011B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/430,727 2012-03-27
US13/430,727 US8648473B2 (en) 2012-03-27 2012-03-27 Chip arrangement and a method for forming a chip arrangement

Publications (2)

Publication Number Publication Date
DE102013103011A1 true DE102013103011A1 (de) 2013-10-02
DE102013103011B4 DE102013103011B4 (de) 2020-08-13

Family

ID=49154864

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013103011.4A Active DE102013103011B4 (de) 2012-03-27 2013-03-25 Eine Chipanordnung und ein Verfahren zum Bilden einer Chipanordnung

Country Status (3)

Country Link
US (3) US8648473B2 (de)
CN (1) CN103367321B (de)
DE (1) DE102013103011B4 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443760B2 (en) 2012-03-27 2016-09-13 Infineon Technologies Ag Multichip power semiconductor device
EP3591345A1 (de) * 2018-07-02 2020-01-08 Dr. Johannes Heidenhain GmbH Verfahren zur herstellung einer lichtquelle für eine sensoreinheit einer positionsmesseinrichtung sowie eine positionsmesseinrichtung
EP3591346A1 (de) * 2018-07-02 2020-01-08 Dr. Johannes Heidenhain GmbH Verfahren zur herstellung einer lichtquelle für eine sensoreinheit einer positionsmesseinrichtung sowie eine positionsmesseinrichtung
DE102014114520B4 (de) * 2014-10-07 2020-03-05 Infineon Technologies Austria Ag Ein elektronisches Modul mit mehreren Einkapselungsschichten und ein Verfahren zu dessen Herstellung

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8648473B2 (en) * 2012-03-27 2014-02-11 Infineon Technologies Ag Chip arrangement and a method for forming a chip arrangement
US9064869B2 (en) 2013-08-23 2015-06-23 Infineon Technologies Ag Semiconductor module and a method for fabrication thereof by extended embedding technologies
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
US9349680B2 (en) 2014-01-05 2016-05-24 Infineon Technologies Austria Ag Chip arrangement and method of manufacturing the same
US9437516B2 (en) * 2014-01-07 2016-09-06 Infineon Technologies Austria Ag Chip-embedded packages with backside die connection
DE102014104013A1 (de) * 2014-03-24 2015-09-24 Infineon Technologies Austria Ag Leistungshalbleiterbauteil
US9355942B2 (en) * 2014-05-15 2016-05-31 Texas Instruments Incorporated Gang clips having distributed-function tie bars
US9673170B2 (en) 2014-08-05 2017-06-06 Infineon Technologies Ag Batch process for connecting chips to a carrier
US9681558B2 (en) 2014-08-12 2017-06-13 Infineon Technologies Ag Module with integrated power electronic circuitry and logic circuitry
US10211158B2 (en) 2014-10-31 2019-02-19 Infineon Technologies Ag Power semiconductor module having a direct copper bonded substrate and an integrated passive component, and an integrated power module
DE102015101440B4 (de) * 2015-02-02 2021-05-06 Infineon Technologies Ag Halbleiterbauelement mit unter dem Package angeordnetem Chip und Verfahren zur Montage desselben auf einer Anwendungsplatine
JP6862087B2 (ja) * 2015-12-11 2021-04-21 株式会社アムコー・テクノロジー・ジャパン 配線基板、配線基板を有する半導体パッケージ、およびその製造方法
TWI603456B (zh) * 2016-09-30 2017-10-21 矽品精密工業股份有限公司 電子封裝結構及其製法
CN109830470B (zh) * 2017-11-23 2023-11-24 比亚迪半导体股份有限公司 智能功率模块
US11114410B2 (en) 2019-11-27 2021-09-07 International Business Machines Corporation Multi-chip package structures formed by joining chips to pre-positioned chip interconnect bridge devices
US20210225783A1 (en) * 2020-01-16 2021-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor device package and the method of manufacturing the same
DE102020215388A1 (de) * 2020-12-04 2022-06-09 First Sensor AG Chipmodul, Verwendung des Chipmoduls, Prüfanordnung sowie Prüfverfahren

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6137165A (en) 1999-06-25 2000-10-24 International Rectifier Corp. Hybrid package including a power MOSFET die and a control and protection circuit die with a smaller sense MOSFET
US6946740B2 (en) * 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
TWI225670B (en) * 2003-12-09 2004-12-21 Advanced Semiconductor Eng Packaging method of multi-chip module
US20060001145A1 (en) * 2004-07-03 2006-01-05 Aptos Corporation Wafer level mounting frame with passive components integration for ball grid array packaging
US7227198B2 (en) 2004-08-11 2007-06-05 International Rectifier Corporation Half-bridge package
CN101136395B (zh) * 2006-08-30 2011-08-10 株式会社电装 包括两片带有多个电子元件的衬底的功率电子封装件
JP4906462B2 (ja) * 2006-10-11 2012-03-28 新光電気工業株式会社 電子部品内蔵基板および電子部品内蔵基板の製造方法
DE102006049949B3 (de) 2006-10-19 2008-05-15 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips auf unterschiedlichen Versorgungspotentialen und Verfahren zur Herstelllung desselben
US20080136002A1 (en) * 2006-12-07 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US7911044B2 (en) * 2006-12-29 2011-03-22 Advanced Chip Engineering Technology Inc. RF module package for releasing stress
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
WO2009020467A1 (en) * 2007-08-07 2009-02-12 Skyworks Solutions, Inc. Near chip scale package integration process
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8120158B2 (en) 2009-11-10 2012-02-21 Infineon Technologies Ag Laminate electronic device
US8664043B2 (en) * 2009-12-01 2014-03-04 Infineon Technologies Ag Method of manufacturing a laminate electronic device including separating a carrier into a plurality of parts
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
US8648473B2 (en) * 2012-03-27 2014-02-11 Infineon Technologies Ag Chip arrangement and a method for forming a chip arrangement

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443760B2 (en) 2012-03-27 2016-09-13 Infineon Technologies Ag Multichip power semiconductor device
DE102013103085B4 (de) * 2012-03-27 2019-04-11 Infineon Technologies Ag Mehrfachchip-Leistungshalbleiterbauteil
DE102014114520B4 (de) * 2014-10-07 2020-03-05 Infineon Technologies Austria Ag Ein elektronisches Modul mit mehreren Einkapselungsschichten und ein Verfahren zu dessen Herstellung
EP3591345A1 (de) * 2018-07-02 2020-01-08 Dr. Johannes Heidenhain GmbH Verfahren zur herstellung einer lichtquelle für eine sensoreinheit einer positionsmesseinrichtung sowie eine positionsmesseinrichtung
EP3591346A1 (de) * 2018-07-02 2020-01-08 Dr. Johannes Heidenhain GmbH Verfahren zur herstellung einer lichtquelle für eine sensoreinheit einer positionsmesseinrichtung sowie eine positionsmesseinrichtung

Also Published As

Publication number Publication date
US9018773B2 (en) 2015-04-28
CN103367321A (zh) 2013-10-23
US8648473B2 (en) 2014-02-11
DE102013103011B4 (de) 2020-08-13
US9607966B2 (en) 2017-03-28
US20130256912A1 (en) 2013-10-03
US20150255428A1 (en) 2015-09-10
CN103367321B (zh) 2016-02-10
US20140110864A1 (en) 2014-04-24

Similar Documents

Publication Publication Date Title
DE102013103011B4 (de) Eine Chipanordnung und ein Verfahren zum Bilden einer Chipanordnung
DE102009032995B4 (de) Gestapelte Halbleiterchips
DE102014115509B4 (de) Halbleiterbauelement und Verfahren zum Fertigen eines Halbleiterbauelements
DE102013103085B4 (de) Mehrfachchip-Leistungshalbleiterbauteil
DE102014102006B4 (de) Halbleitermodul
DE102009059236B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE102009025570B4 (de) Elektronische Anordnung und Verfahren zu ihrer Herstellung
DE102008057707B4 (de) Verfahren zum Herstellen eines Bauelements einschließlich des Platzierens eines Halbleiterchips auf einem Substrat
DE102009044561B4 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers
DE102015101843B4 (de) Halbleitermodule mit an eine Metallfolie gebondeten Halbleiterchips
DE102015115999B4 (de) Elektronische Komponente
DE102013107593A1 (de) Eingebetteter ic-baustein und verfahren zur herstellung eines eingebetteten ic-bausteins
DE102018110872B3 (de) Integrierte Fan-Out-Package und deren Ausbildungsverfahren
DE102013109558B4 (de) Integrierte schaltkreise und verfahren zur herstellung eines integrierten schaltkreises
DE102015108246B4 (de) Gemoldete Chippackung und Verfahren zum Herstellen derselben
DE102014103403A1 (de) Chipbaugruppe und verfahren zum herstellen derselben
DE102011001770A1 (de) Verfahren und System zum Ausbilden eines dünnen Halbleiterbauelements
DE102013106378B4 (de) Verfahren zur herstellung eines chipgehäuses
DE102010061573B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102016124270A1 (de) Halbleiter-package und verfahren zum fertigen eines halbleiter-package
DE102011001306B4 (de) Verfahren zur Herstellung von Halbleiter-Kapselungen
DE102013102893B4 (de) Verfahren zum Verkapseln eines elektronischen Schaltkreises
DE102013108813B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102015107109A1 (de) Elektronische Vorrichtung mit einem Metallsubstrat und einem in einem Laminat eingebetteten Halbleitermodul
DE102014105098A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative