DE102011001770A1 - Verfahren und System zum Ausbilden eines dünnen Halbleiterbauelements - Google Patents

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    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83455—Nickel [Ni] as principal constituent
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    • H01L2224/838—Bonding techniques
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    • H01L2224/83801—Soldering or alloying
    • H01L2224/8381—Soldering or alloying involving forming an intermetallic compound at the bonding interface
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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Abstract

Es werden ein Verfahren und ein System zum Ausbilden eines dünnen Halbleiterbauelements offenbart. Bei einer Ausführungsform wird ein Systemträger (102) über einem Träger (100) bereitgestellt. Mindestens ein Halbleiterchip (108) wird auf dem Systemträger (102) bereitgestellt, und der mindestens eine Halbleiterchip (108) wird mit einem Kapselungsmaterial (120) gekapselt. Die Dicke des mindestens einen Halbleiterchips (108) und des Kapselungsmaterials (120) werden reduziert. Mindestens eine Durchverbindung (128, 130, 132) wird in dem Kapselungsmaterial (120) ausgebildet, und mindestens ein elektrisches Kontaktelement (134, 136, 138) wird über dem mindestens einen Halbleiterchip (108) und der mindestens einen Durchverbindung (128, 130, 132) ausgebildet.

Description

  • Die vorliegende Erfindung betrifft allgemein das Ausbilden eines dünnen Halbleiterbauelements. Die vorliegende Offenbarung betrifft insbesondere ein Verfahren und ein System zum Ausbilden eines dünnen Halbleiterbauelements in einem dünnen Halbleiterpackage für Leistungsanwendungen.
  • Leistungshalbleiterchips können in Elektronikgeräte integriert werden. Leistungshalbleiterchips eignen sich beispielsweise zum Schalten oder Steuern von Strömen und/oder Spannungen. Zu Beispielen für Leistungshalbleiterchips zählen Leistungs-MOSFETs, IGBTs, JFETs, Leistungsbipolartransistoren und Leistungsdioden.
  • Jüngst hat die Nachfrage nach dünneren Leistungshalbleiterchips, beispielsweise mit einer Dicke von unter 150 μm, zugenommen. Deshalb besteht ein Bedarf an einem Verfahren und einem System zum Herstellen von dünneren Leistungshalbleiterchips in dünnen Halbleiterpackages.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Ausbilden eines Halbleiterbauelements bereitgestellt. Das Verfahren kann aufweisen: Bereitstellen eines Systemträgers über einem Träger; Bereitstellen mindestens eines Halbleiterchips auf dem Systemträger; Kapseln des mindestens einen Halbleiterchips mit einem Kapselungsmaterial; Reduzieren der Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials; Ausbilden mindestens einer Durchverbindung in dem Kapselungsmaterial; und Ausbilden mindestens eines elektrischen Kontaktelements über dem mindestens einen Halbleiterchip und der mindestens einen Durchverbindung.
  • In einer Ausgestaltung kann die mindestens eine Durchverbindung in dem Kapselungsmaterial nach dem Reduzieren der Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials ausgebildet werden.
  • In noch einer Ausgestaltung kann das Reduzieren der Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials das Reduzieren der Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials auf unter etwa 150 μm aufweisen.
  • In noch einer Ausgestaltung kann der Träger mindestens ein Verbindungssystemträgerelement aufweisen, das mit mindestens einer auf einer Frontseite des mindestens einen Halbleiterchips angeordneten Elektrode elektrisch verbunden wird.
  • In noch einer Ausgestaltung kann sich die mindestens eine Durchverbindung von einer Deckoberfläche des Kapselungsmaterials zu einer Deckoberfläche des Systemträgers erstrecken.
  • In noch einer Ausgestaltung kann die Deckoberfläche des Kapselungsmaterials mit einer Rückseite des mindestens einen Halbleiterchips nach dem Reduzieren der Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials im Wesentlichen koplanar sein.
  • In noch einer Ausgestaltung kann das Ausbilden mindestens eines elektrischen Kontaktelements über dem mindestens einen Halbleiterchip und der mindestens einen Durchverbindung Folgendes aufweisen: Ausbilden einer Barrierenschicht über der mindestens einen Durchverbindung und einer Rückseite des mindestens einen Halbleiterchips; Füllen der mindestens einen Durchverbindung mit einem leitenden Material; Ausbilden einer elektrisch leitenden Schicht über der Barrierenschicht; und Entfernen von Teilen der elektrisch leitenden Schicht, um das mindestens eine elektrische Kontaktelement auszubilden.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zum Ausbilden eines Halbleiterbauelements bereitgestellt. Das Verfahren kann aufweisen: Bereitstellen eines Systemträgers mit mindestens einem Verbindungselement; Bereitstellen mindestens eines Halbleiterchips auf dem Systemträger; Kapseln des mindestens einen Halbleiterchips und des Systemträgers mit einem Kapselungsmaterial; Reduzieren der Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials; und Ausbilden eines elektrischen Kontaktelements über dem mindestens einen Halbleiterchip.
  • In einer Ausgestaltung kann das Reduzieren der Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials das Reduzieren der Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials auf unter etwa 150 μm aufweisen.
  • In noch einer Ausgestaltung kann die Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials nach dem Kapseln des mindestens einen Halbleiterchips und des Systemträgers mit einem Kapselungsmaterial reduziert werden.
  • In noch einer Ausgestaltung kann der Systemträger einer eines gestanzten oder geätzten Systemträgers sein.
  • In noch einer Ausgestaltung kann der mindestens eine Halbleiterchip eine erste Oberfläche und eine zweite Oberfläche aufweisen, wobei mindestens zwei Elektroden auf der ersten Oberfläche angeordnet sein können und mindestens eine Elektrode auf der zweiten Oberfläche angeordnet sein kann.
  • In noch einer Ausgestaltung kann das mindestens eine Verbindungselement elektrisch mit den mindestens zwei Elektroden verbunden sein oder werden.
  • In noch einer Ausgestaltung kann das Ausbilden eines elektrischen Kontaktelements über dem mindestens einen Halbleiterchip Folgendes aufweisen: Ausbilden einer Barrierenschicht über der zweiten Oberfläche der Halbleiterchips und des Kapselungsmaterials; Ausbilden einer elektrisch leitenden Schicht über der Barrierenschicht; und Entfernen von Teilen der elektrisch leitenden Schicht, um das mindestens eine elektrische Kontaktelement über der mindestens einen Elektrode auszubilden.
  • In noch einer Ausgestaltung kann eine Deckoberfläche des Kapselungsmaterials nach dem Reduzieren der Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials mit der zweiten Oberfläche des mindestens einen Halbleiterchips im Wesentlichen koplanar sein.
  • In verschiedenen Ausführungsbeispielen wird ein Halbleiterbauelement bereitgestellt. Das Halbleiterbauelement kann aufweisen: einen auf einem Träger angeordneten Systemträger, wobei der Systemträger mindestens ein Verbindungselement aufweist; mindestens einen auf dem Systemträger angeordneten Halbleiterchip; ein über dem mindestens einen Halbleiterchip und dem Träger angeordnetes Kapselungsmaterial; mindestens eine in dem Kapselungsmaterial ausgebildete Durchverbindung; und mindestens ein über dem mindestens einen Halbleiterchip und der mindestens einen Durchverbindung angeordnetes elektrisches Kontaktelement.
  • In einer Ausgestaltung kann die mindestens eine Durchverbindung zwischen einer Deckoberfläche des Systemträgers und einer Deckoberfläche des Kapselungsmaterials ausgebildet sein.
  • In noch einer Ausgestaltung kann der mindestens eine Halbleiterchip und das Kapselungsmaterial auf eine Dicke von unter etwa 150 μm reduziert sein.
  • In verschiedenen Ausführungsbeispielen wird ein Halbleiterbauelement bereitgestellt. Das Halbleiterbauelement kann aufweisen: einen Systemträger, der mindestens ein Verbindungselement aufweist, wobei der Systemträger auf einem Träger fixiert ist; mindestens einen über dem Systemträger angeordneten Halbleiterchip; ein über dem mindestens einen Halbleiterchip und dem Systemträger angeordnetes Kapselungsmaterial; und ein über dem mindestens einen Halbleiterchip angeordnetes elektrisches Kontaktelement.
  • In einer Ausgestaltung kann der mindestens eine Halbleiterchip und das Kapselungsmaterial auf eine Dicke von unter etwa 150 μm reduziert sein.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
  • Es zeigen
  • 1A bis 1F Diagramme, die einen beispielhaften Prozess zum Ausbilden eines dünnen Halbleiterchips gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen; und
  • 2A bis 2E Diagramme, die einen beispielhaften Prozess zum Ausbilden eines dünnen Halbleiterchips gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung darstellen.
  • Die vorliegende Offenbarung liefert ein Verfahren und ein System zum Herstellen eines dünnen Halbleiterbauelements. Bei einer Ausführungsform weist das Verfahren auf: Bereitstellen eines Systemträgers über einem Träger, Bereitstellen mindestens eines Halbleiterchips auf dem Systemträger, Kapseln des mindestens einen Halbleiterchips mit einem Kapselungsmaterial, Reduzieren der Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials, Ausbilden mindestens einer Durchverbindung in dem Kapselungsmaterial und Ausbilden mindestens eines elektrischen Kontaktelements über dem mindestens einen Halbleiterchip und der mindestens einen Durchverbindung.
  • Bei einer weiteren Ausführungsform weist das Verfahren auf: Bereitstellen eines Systemträgers mit mindestens einem Verbindungselement, Bereitstellen mindestens eines Halbleiterchips auf dem Systemträger, Kapseln des mindestens einen Halbleiterchips und des Systemträgers mit einem Kapselungsmaterial, Reduzieren der Dicke des mindestens einen Halbleiterchips und des Kapselungsmaterials und Ausbilden eines elektrischen Kontaktelements über dem mindestens einen Halbleiterchip.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite”, „Unterseite”, „Vorderseite”, „Rückseite”, „vorderer”, „hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Elemente mit Halbleiterchips werden unten beschrieben. Die Halbleiterchips können von extrem unterschiedlichen Arten sein, können durch verschiedene Technologien hergestellt werden und können beispielsweise integrierte elektrische oder elektrooptische Schaltungen oder passive Elemente oder MEMS usw. enthalten. Halbleiterchips können beispielsweise als Leistungstransistoren, Leistungsdioden, IGBTs (Isolated Gate Bipolar Transistors) konfiguriert sein. Halbleiterchips können eine vertikale Struktur besitzen und können derart hergestellt werden, dass elektrische Ströme in einer Richtung senkrecht zu den Hauptoberflächen der Halbleiterchips fließen können. Diese Halbleiterchips können Kontaktelemente aufweisen, die auf ihren Hauptoberflächen angeordnet sind, was eine Deckoberfläche und eine Bodenoberfläche beinhaltet. Zu Beispielen für Halbleiterchips mit einer vertikalen Struktur zählen Leistungstransistoren und Leistungsdioden. Im Fall von Leistungstransistoren können die Sourceelektrode und die Gateelektrode auf einer ersten Hauptoberfläche angeordnet sein, während die Drainelektrode auf einer zweiten Hauptoberfläche angeordnet sein kann. Im Fall einer Leistungsdiode kann die Anodenelektrode auf einer ersten Hauptoberfläche angeordnet sein, während die Kathodenelektrode auf einer zweiten Hauptoberfläche angeordnet sein kann.
  • Die integrierten Schaltungen können beispielsweise als integrierte Logikschaltungen, integrierte Analogschaltungen, integrierte Mischsignalschaltungen, integrierte Leistungsschaltungen, Speicherschaltungen oder integrierte passive Elemente ausgelegt sein. Weiterhin können die Halbleiterchips als MEMS (micro electro mechanical systems) konfiguriert sein und können mikromechanische Strukturen wie etwa Brücken, Membranen oder Zungenstrukturen enthalten. Die Halbleiterchips können als Sensoren oder Aktuatoren konfiguriert sein, beispielsweise Drucksensoren, Beschleunigungssensoren, Rotationssensoren, Mikrofone usw. Die Halbleiterchips können als Antennen und/oder diskrete passive Elemente konfiguriert sein. Die Halbleiterchips können auch Antennen und/oder diskrete passive Elemente enthalten. Halbleiterchips, in die solche Funktionselemente eingebettet sind, enthalten im Allgemeinen Elektronikschaltungen, die dazu dienen, die Funktionselemente oder weitere von den Funktionselementen generierte Prozesssignale anzusteuern. Die Halbleiterchips brauchen nicht aus einem spezifischen Halbleitermaterial hergestellt zu sein und können zudem anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind, wie etwa beispielsweise diskrete passive Elemente, Antennen, Isolatoren, Kunststoffe oder Metalle. Zudem können die Halbleiterchips gekapselt oder ungekapselt sein.
  • Die Halbleiterchips können Kontaktpads aufweisen, die das Herstellen eines elektrischen Kontakts mit den Halbleiterchips gestatten. Die Kontaktpads können aus einem beliebigen gewünschten elektrisch leitenden Material bestehen, beispielsweise aus einem Metall wie etwa Aluminium, Nickel, Palladium, Gold oder Kupfer, einer Metalllegierung, einem Metallstapel oder einem elektrisch leitenden organischen Material. Die Kontaktpads können sich auf den aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden. Die aktiven oder passiven Strukturen der Halbleiterchips sind üblicherweise unter den aktiven Hauptoberflächen angeordnet und können über die Kontaktpads elektrisch kontaktiert werden. Im Fall von Leistungstransistoren können die Kontaktpads Drain-, Source- oder Gate-Elektroden sein.
  • Die nachfolgend beschriebenen Bauelemente können externe Kontaktpads enthalten, die von außerhalb der Bauelemente zugänglich sind, um das Herstellen eines elektrischen Kontakts von außerhalb der Bauelemente zu gestatten. Außerdem können die externen Kontaktpads wärmeleitend sein und als Kühlkörper zur Wärmeableitung der Halbleiterchips dienen. Die externen Kontaktpads können aus einem beliebigen elektrisch leitenden Material bestehen, beispielsweise einem Metall wie etwa Kupfer, Pd, Ni, Au, usw.
  • Die nachfolgend beschriebenen Bauelemente können ein Kapselungsmaterial enthalten, das mindestens Teile der Halbleiterchips bedeckt. Das Kapselungsmaterial ist ein elektrisch isolierendes Material, das relativ zu den elektrisch leitenden Komponenten des Bauelements höchstens marginal elektrisch leitend ist. Zu Beispielen für ein Kapselungsmaterial zählen ein Ausformmaterial und ein epoxidbasiertes Material. Das Kapselungsmaterial kann ein beliebiges entsprechendes duroplastisches, thermoplastisches, Laminat-(Prepreg) oder wärmehärtendes Material sein und kann Füllmaterialien enthalten. Es können verschiedene Techniken eingesetzt werden, um die Halbleiterchips mit dem Ausformmaterial zu bedecken, zum Beispiel Formpressen, Laminierung oder Spritzgießen.
  • Die 1A bis 1F sind Diagramme, die einen beispielhaften Prozess zum Herstellen eines dünnen Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen. Wie in 1A gezeigt, wird ein Träger 100 bereitgestellt und ein Systemträger 102 wird auf dem Träger 100 fixiert. Der Systemträger 102 kann aus einem Metall wie etwa Kupfer oder einer Kupferlegierung bestehen oder mit Nickel, Gold oder einem beliebigen anderen metallischen Material plattiertes Kupfer sein. Der Systemträger 102 kann auch ein vorplattierter Systemträger (PPF – pre-plated lead frame) sein. Die Gestalt des Systemträgers 102 ist nicht auf irgendeine Größe oder geometrische Gestalt beschränkt, beispielsweise kann der Systemträger 102 rund oder quadratisch oder endlos sein (Spule zu Spule). Der Systemträger 102 kann unter Verwendung eines Klebers wie etwa eines Klebebands an dem Träger 100 fixiert werden. Der Systemträger 102 kann jedoch unter Verwendung anderer Verfahren oder Materialien auf dem Träger 100 fixiert werden, ohne von dem Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • Bei einer Ausführungsform weist der Systemträger 102 mehrere Systemträger-(LF – lead frame)Verbindungselemente auf wie etwa LF-Verbindungselemente 104 und 106, die auf einer ersten Oberfläche 103 des Trägers 100 abgeschieden werden. Bei einem Beispiel kann es sich bei den LF-Verbindungselementen 104 um Sourceverbindungselemente und bei den LF-Verbindungselementen 106 um Gate-Verbindungselemente handeln. LF-Verbindungselemente von anderen Arten können jedoch implementiert werden, ohne von dem Gedanken und Schutzbereich der vorliegenden Erfindung abzuweichen. Bei dieser Ausführungsform können Anschlussbänder 105 auf der ersten Oberfläche 103 des Trägers 100 angeordnet sein, um LF-Verbindungselemente von unterschiedlichen Systemträgern 102 zu verbinden, beispielsweise LF-Verbindungselemente 104 eines Systemträgers 102 und LF-Verbindungselemente 106 eines anderen Systemträgers 102.
  • Unter Bezugnahme auf 1B können ein oder mehrere Halbleiterchips 108 über den LF-Verbindungselementen 104, 106 des Systemträgers 102 platziert werden. Die Halbleiterchips 108 können vertikale Leistungsdioden, IGBTs oder Leistungstransistoren wie etwa Leistungs-MOSFETs sein. Die Halbleiterchips 108 können auf einem aus einem Halbleitermaterial hergestellten Wafer hergestellt werden. Nach dem Zerlegen des Wafer und Trennen individueller Halbleiterchips 108 können Halbleiterchips 108 in größeren Abständen, als sie sich in dem Waferbond befunden haben, an einem Systemträger angebracht werden. Halbleiterchips 108 können auf dem gleichen Wafer oder auf verschiedenen Wafern hergestellt werden. Halbleiterchips 108 können identische Chips oder Chips mit anderen integrierten Schaltungen sein.
  • Halbleiterchips 108 können Sourceelektroden 110 und Gateelektroden 112 aufweisen, die auf einer ersten Oberfläche 114 der Halbleiterchips 108 angeordnet sind. Bei einer Ausführungsform sind LF-Verbindungselemente 104 elektrisch an Sourceelektroden 110 und LF-Verbindungselemente 106 elektrisch an Gateelektroden 112 gekoppelt. Die erste Oberfläche 114 kann auch als eine Vorderseite der Halbleiterchips 108 bezeichnet werden. Bei einer Ausführungsform können elektrische Verbindungen zwischen LF-Verbindungselementen 104, 106 des Systemträgers 102 und der Sourceelektroden 110, Gateelektroden 112 der Halbleiterchips 108 beispielsweise durch Diffusionslöten hergestellt werden.
  • Ein Diffusionslötmaterial kann auf dem Systemträger 102 und/oder Sourceelektroden 110 und Gateelektroden 112 der Halbleiterchips 108 durch Sputtern oder andere angemessene physikalische oder chemische Abscheidungsverfahren abgeschieden werden. Das Lötmaterial kann eine Dicke in einem Bereich von etwa 500 nm und etwa 10 μm besitzen, beispielsweise zwischen etwa 1 μm und 3 μm. Während des Lötbetriebs diffundiert das Lötmaterial in die benachbarten Materialien auf der Systemträgeroberfläche 107, was an der Grenzfläche zwischen den LF-Verbindungselementen 104, 106 auf der Systemträgeroberfläche 107 und Sourceelektroden 110, Gateelektroden 112 der Halbleiterchips 108 zu einer intermetallischen Phase führt. Das Lötmaterial kann beispielsweise aus AuSn, AgSn, CuSn, Sn, AuIn, AgIn, AuSi, Cu, Bi oder CuIn oder Schichtstapeln mit oder ohne Diffusionsbarriere und/oder Haftschicht bestehen.
  • Außerdem können die elektrischen Verbindungen zwischen LF-Verbindungselementen 104, 106 des Systemträgers 102 und Sourceelektroden 110, Gateelektroden 112 der Halbleiterchips 108 beispielsweise durch einen Flip-Chip-Prozess hergestellt werden, bei dem das Lötmaterial auf den Halbleiterchips 108 und LF-Verbindungselementen 104, 106 auf der Systemträgeroberfläche 107 abgeschieden wird, bevor die Halbleiterchips 108 von dem Wafer entfernt und über der Systemträgeroberfläche 107 platziert werden.
  • Alternativ können die elektrischen Verbindungen zwischen LF Verbindungselementen 104, 106 des Systemträgers 102 und Sourceelektroden 110, Gateelektroden 112 der Halbleiterchips 108 durch Verbindungstechniken wie etwa Weichlöten oder Lötpaste oder adhäsives Bonden mit Hilfe eines elektrisch leitenden adhäsiven Klebers hergestellt werden. Bei Verwendung einer Weichlöttechnik bleibt das Lötmaterial nach dem Löten an den Grenzflächen zwischen den Halbleiterchips 108 und der Systemträgeroberfläche 107. Wenn Lötpaste oder adhäsives Bonden verwendet wird, können elektrisch leitendes adhäsives Material wie etwa gefüllte oder ungefüllte Polyimide, Epoxidharze, Acrylatharze, Silikonharze oder Mischungen davon verwendet und mit Gold, Silber, Nickel, Kupfer oder CNT angereichert werden, um eine elektrische Leitfähigkeit herzustellen.
  • Die Halbleiterchips 108 können auch Drainelektroden 116 aufweisen, die auf einer zweiten Oberfläche 118 der Halbleiterchips 108 angeordnet sind. Die zweite Oberfläche 118 kann auch als eine Rückseite der Halbleiterchips 108 bezeichnet werden. Im Gegensatz zu Sourceelektroden 110 und Gateelektroden 112 jedoch, die auf der ersten Oberfläche 114 angeordnet sind, werden Drainelektroden 116 nicht verarbeitet und befinden sich ohne jegliche Metallisierung auf der zweiten Oberfläche 118 der Halbleiterchips 108.
  • Unter Bezugnahme auf 1C werden, nachdem Halbleiterchips 108 auf dem Systemträger 102 platziert werden, Halbleiterchips 108 und der Systemträger 102 von einem Kapselungsmaterial gekapselt, beispielsweise einem Ausformmaterial 120, um ein Formteil auszubilden. Das Ausformmaterial 120 kann auf einem Epoxidmaterial basieren und kann ein Füllmaterial enthalten, das aus kleinen Partikeln oder Fasern aus Glas (SiO2) besteht, oder ein anderes elektrisch isolierendes mineralisches Füllmaterial wie etwa Al2O3 oder organische Füllmaterialien. Die Dicke des Ausformmaterials 120 kann im Bereich von 100 μm bis 1500 μm liegen. Zusätzlich dazu, dass die zweite Oberfläche 118 der Halbleiterchips 108 von Ausformmaterial 120 bedeckt ist, können auch Seitenoberflächen der Halbleiterchips 108 mit dem Ausformmaterial 120 bedeckt sein.
  • Unter Bezugnahme auf 1D werden nach dem Ausformen des Formteils die Halbleiterchips 108 verdünnt oder geschliffen. Bei einer Ausführungsform werden die Halbleiterchips 108 auf eine Dicke 116 von unter etwa 150 μm, beispielsweise 100 μm, geschliffen oder verdünnt. Während des Verdünnens oder Schleifens der Halbleiterchips 108 wird auch die Dicke 117 des Ausformmaterials 120 beispielsweise auf eine Dicke von unter etwa 150 μm reduziert. Außerdem können mehr als ein Halbleiterchip 108 gleichzeitig verdünnt werden.
  • Um die Halbleiterchips 108 und das Ausformmaterial 120 zu verdünnen oder zu schleifen, können Schleifmaschinen verwendet werden, die Waferschleifmaschinen ähneln. Bei einer Ausführungsform kann Ätzen verwendet werden, um die Dicke der Halbleiterchips 108 zu reduzieren. Nach dem Schleifen kann ein Damage-Ätzprozess durchgeführt werden, um durch das Schleifen verursachte Übergangs- und Risszonen zu beseitigen. Alternativ kann ein chemisch-mechanischer Polierprozess ausgeführt werden. Nach dem Dünnen oder Schleifen ist die Deckoberfläche 122 des Ausformmaterials 120 im Wesentlichen koplanar mit der freigelegten zweiten oder hinteren Oberfläche 118 der Halbleiterchips 108.
  • Unter Bezugnahme auf 1E können nach dem Verdünnen oder Schleifen der Halbleiterchips 108 Durchverbindungen in dem Ausformmaterial 120 ausgebildet werden. Bei einer Ausführungsform können in dem Ausformmaterial 120 eine oder mehrere Durchverbindungen wie etwa durch Verbindungen 128 und 130 ausgebildet werden, die sich von einer Deckoberfläche 122 des Ausformmaterial 120 zur Systemträgeroberfläche 107 erstrecken. Bei dieser Ausführungsform können externe Kontakte von außerhalb des Ausformmaterials 120 zu Sourceelektroden 110 der Halbleiterchips 108 über LF-Verbindungselemente 104 hergestellt werden.
  • Bei einer anderen Ausführungsform können in dem Ausformmaterial 120 eine oder mehrere Durchverbindungen wie etwa Durchverbindungen 132, ausgebildet werden, die sich von einer Deckoberfläche 122 des Ausformmaterials 120 zur Systemträgeroberfläche 107 erstrecken. Auf diese Weise können externe Kontakte von außerhalb des Ausformmaterials 120 zu Gateelektroden 112 der Halbleiterchips 108 über LF-Verbindungselemente 106 hergestellt werden. Durchverbindungen 128, 130 und 132 können durch Bohren unter Verwendung eines Laserstrahls, ein Ätzverfahren oder irgendein anderes Verfahren ausgebildet werden, ohne von dem Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • Nachdem Durchverbindungen 128, 130 und 132 in dem Ausformmaterial 120 ausgebildet worden sind, können die Durchverbindungen 128, 130 und mit 132 einem elektrisch leitenden Material wie etwa Kupfer, Aluminium, Gold, Metalllegierung, Lötmaterial oder einer elektrisch leitenden Paste gefüllt werden. Bei einer Ausführungsform werden die Durchverbindungen 128, 130 und 132 nicht vollständig mit einem elektrisch leitenden Material gefüllt, sondern nur die Wände der Durchverbindungen werden mit dem leitenden Material beschichtet. In diesem Fall kann eine Barrieren- und/oder Keimschicht auf der Oberfläche 122 der Durchverbindungen 128, 130 und 132 und der hinteren Oberfläche 118 der Halbleiterchips 108 abgeschieden werden. Bei dieser Ausführungsform kann eine Barrierenschicht zuerst über den Durchverbindungen 128, 130 und 132 und der hinteren Oberfläche 118 der Halbleiterchips 108 abgeschieden werden. Die Barrierenschicht kann aus einem elektrisch leitenden Material wie etwa Titan oder Wolfram bestehen. Bei einem Beispiel kann die Dicke der Barrierenschicht zwischen etwa 50 μm und etwa 400 μm liegen. Dann kann eine Keimschicht auf die Barrierenschicht gesputtert werden. Die Keimschicht kann aus einem elektrisch leitenden Material wie etwa Kupfer bestehen. Bei einem Beispiel kann die Dicke der Keimschicht zwischen etwa 50 μm und etwa 400 μm betragen.
  • Nachdem die Durchverbindungen 128, 130 und 132 und die hintere Oberfläche 118 der Halbleiterchips 108 mit einer Barrieren- und/oder Keimschicht beschichtet sind, wird eine andere Schicht aus einem elektrisch leitenden Material wie etwa Kupfer galvanisch abgeschieden. Zuerst wird ein Photolack über der Barrieren- und/oder Keimschicht aufgebracht. Der Photolack bedeckt die ganze Barrieren- und/oder Keimschicht außer der hinteren Oberfläche 118 der Halbleiterchips 108 und den Durchverbindungen 128, 130 und 132. Der Photolack erzielt eine gute Haftung an der leitenden Barrieren- und/oder Keimschicht und kann mit einer üblichen Nassätztechnik leicht entfernt werden. Der Photolack wird dann mit einer Lackmaske belichtet und entwickelt.
  • Dann wird ein elektrisch leitendes Material unter Verwendung eines elektrochemischen Prozesses mit externem Strom hergestellt und zum Füllen der Durchverbindungen 128, 130 und 132 verwendet. Bei einer Ausführungsform kann die Schicht aus elektrisch leitendem Material eine Dicke von über etwa 20 μm besitzen. Das elektrisch leitende Material ist auch über der Rückseite 118 der Halbleiterchips 108 angeordnet.
  • Unter Bezugnahme auf 1F werden, nachdem elektrisch leitendes Material die Durchverbindungen 128, 130 und 132 füllt und auf der Rückseite 118 der Halbleiterchips 108 angeordnet ist, Teile der elektrisch leitenden Materialschicht entfernt, um elektrische Kontaktelemente 134, 136 und 138 auszubilden. Um Teile des elektrisch leitenden Materials zu entfernen, wird der Photolack abgelöst und die Barrieren- und/oder Keimschicht werden beispielsweise durch Nassätzen chemisch entfernt.
  • Nachdem Teile der elektrisch leitenden Materialschicht entfernt sind, liefern die elektrischen Kontaktelemente 134 einen elektrischen Kontakt von außerhalb des Ausformmaterials 120 durch Durchverbindungen 128, 130 und LF-Verbindungselemente 104 zu Sourceelektroden 110 der Halbleiterchips 108. Ebenfalls liefern bei dieser Ausführungsform elektrische Kontaktelemente 136 einen elektrischen Kontakt von außerhalb des Ausformmaterials 120 über Durchverbindungen 132 und LF-Verbindungselemente 106 zu Gateelektroden 112 der Halbleiterchips 108. Weiterhin liefern elektrische Kontaktelemente 138 einen elektrischen Kontakt von außerhalb des Ausformmaterials 120 zu Drainelektroden 116, der nicht verarbeitet ist und ohne Metallisierung und auf der zweiten Oberfläche 118 der Halbleiterchips 108 angeordnet ist.
  • Bei der obigen Ausführungsform können Teile der elektrisch leitenden Materialschicht durch Nassätzen entfernt werden. Teile der elektrisch leitenden Materialschicht können jedoch unter Verwendung anderer Verfahren entfernt werden, ahne von dem Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen. Nachdem elektrische Kontaktelemente 134, 135 und 138 ausgebildet sind, um einen elektrischen Kontakt zu Elektroden der Halbleiterchips 108 bereitzustellen, kann ein stromloser Plattierungsprozess durchgeführt werden, um das elektrische Bonden der elektrischen Kontaktelemente 134, 136 und 138 zu verbessern. Eine aus Metallen wie etwa Ni, Pd, Au, NiAu usw. bestehende Beschichtung kann über den Kontaktelementen 134, 136 und 138 aufgebracht werden, um eine bessere elektrische Leitfähigkeit zu den elektrischen Kontaktelementen 134, 136 und 138 bereitzustellen.
  • Nachdem der stromlose Plattierungsprozess abgeschlossen ist, werden Halbleiterpackages durch Vereinzelung ausgebildet. Bei einer Ausführungsform erfolgt die Vereinzelung durch Vereinzeln des Ausformmaterials 120 und des Systemträgers 102 entlang Linien 140. Die Vereinzelung entlang anderen Positionen oder durch andere Mittel kann jedoch verwendet werden, ohne von dem Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • Die 2A bis 2E sind Diagramme, die einen beispielhaften Prozess zum Herstellen eines dünnen Halbleiterbauelements gemäß einer alternativen Ausführungsform der vorliegenden Offenbarung veranschaulichen. Wie in 2A gezeigt, wird ein Träger 200 bereitgestellt und ein Systemträger 202 wird auf dem Träger 200 fixiert. Der Systemträger 202 kann ein gestanzter Systemträger oder ein geätzter Systemträger sein. Die Gestalt des Systemträgers 202 ist nicht auf irgendeine Größe oder geometrische Gestalt begrenzt, beispielsweise kann der Systemträger 202 rund, quadratisch oder endlos sein. Bei einer Ausführungsform kann der Systemträger 202 durch Einsatz eines Klebers wie etwa eines Klebebands an dem Träger 200 fixiert werden. Zum Fixieren des Systemträgers 202 an dem Träger 200 können jedoch andere Verfahren oder Materialien verwendet werden, ohne von dem Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen. Der Systemträger 202 kann aus einem Metall wie etwa Kupfer, Kupferlegierung, mit Nickel, Gold oder irgendeinem anderen metallischen Material plattierten Kupfer bestehen. Der Systemträger 202 kann auch ein vorplattierter Systemträger (PPF – pre-plated lead frame) sein.
  • Bei einer Ausführungsform weist der Systemträger 202 mehrere Systemträger-(LF – lead frame)Verbindungselemente wie etwa LF-Verbindungselemente 204 und 206 auf, die auf einer ersten Oberfläche 203 des Trägers 200 abgeschieden werden. Bei einem Beispiel kann es sich bei den LF-Verbindungselementen 204 um Sourceverbindungselemente und den LF-Verbindungselementen 206 um Gate-Verbindungselemente handeln. LF-Verbindungselemente von anderen Arten können jedoch implementiert werden, ohne von dem Gedanken und Schutzbereich der vorliegenden Erfindung abzuweichen. Bei dieser Ausführungsform können Anschlussbänder 205 auf der ersten Oberfläche 203 des Trägers 200 angeordnet sein, um LF-Verbindungselemente von unterschiedlichen Systemträgern 202 zu verbinden, beispielsweise LF-Verbindungselemente 204 eines Systemträgers 202 und LF-Verbindungselemente 206 eines anderen Systemträgers 202. Unter Bezugnahme auf 2B können ein oder mehrere Halbleiterchips 208 über den LF-Verbindungselementen 204, 206 des Systemträgers 202 platziert werden. Die Halbleiterchips 208 können vertikale Leistungsdioden, IGBTs oder Leistungstransistoren wie etwa Leistungs-MOSFETs sein. Die Halbleiterchips 208 können auf einem aus einem Halbleitermaterial hergestellten Wafer hergestellt werden. Nach dem Zerlegen des Wafer und Trennen individueller Halbleiterchips 208 können Halbleiterchips 208 in größeren Abständen, als sie sich in dem Waferbond befunden haben, an einem Systemträger angebracht werden. Halbleiterchips 208 können auf dem gleichen Wafer oder verschiedenen Wafern hergestellt werden. Halbleiterchips 208 können identische Chips oder Chips mit anderen integrierten Schaltungen sein.
  • Halbleiterchips 208 können Sourceelektroden 210 und Gateelektroden 212 aufweisen, die auf einer ersten Oberfläche 214 der Halbleiterchips 208 angeordnet sind. Bei einer Ausführungsform sind LF-Verbindungselemente 204 elektrisch an Sourceelektroden 210 und LF-Verbindungselemente 206 elektrisch an Gateelektroden 212 gekoppelt. Die erste Oberfläche 214 kann auch als eine Vorderseite der Halbleiterchips 208 bezeichnet werden. Bei einer Ausführungsform können elektrische Verbindungen zwischen LF-Verbindungselementen 204, 206 des Systemträgers 202 und der Sourceelektroden 210, Gateelektroden 212 der Halbleiterchips 208 beispielsweise durch Diffusionslöten hergestellt werden.
  • Ein Diffusionslötmaterial kann auf dem Systemträger 202 und/oder Sourceelektroden 210 und Gateelektroden 212 der Halbleiterchips 208 durch Sputtern oder andere angemessene physikalische oder chemische Abscheidungsverfahren abgeschieden werden. Das Lötmaterial kann eine Dicke in einem Bereich von etwa 500 nm und etwa 10 μm besitzen, beispielsweise zwischen etwa 1 μm und 3 μm. Während des Lötbetriebs diffundiert das Lötmaterial in die benachbarten Materialien auf der Systemträgeroberfläche 207, was an der Grenzfläche zwischen den LF-Verbindungselementen 204, 206 auf der Systemträgeroberfläche 207 und Sourceelektroden 210, Gateelektroden 212 der Halbleiterchips 208 zu einer intermetallischen Phase führt. Das Lötmaterial kann beispielsweise aus AuSn, AgSn, CuSn, Sn, AuIn, AgIn, AuSi oder CuIn oder Schichtstapeln mit oder ohne Diffusionsbarriere und/oder Haftschicht bestehen.
  • Außerdem können die elektrischen Verbindungen zwischen LF-Verbindungselementen 204, 206 des Systemträgers 202 und Sourceelektroden 210, Gateelektroden 212 der Halbleiterchips 208 beispielsweise durch einen Flip-Chip-Prozess hergestellt werden, bei dem das Lötmaterial auf den Halbleiterchips 208 und LF-Verbindungselementen 204, 206 auf der Systemträgeroberfläche 207 abgeschieden wird, bevor die Halbleiterchips 208 von dem Wafer entfernt und über der Systemträgeroberfläche 207 platziert werden.
  • Alternativ können die elektrischen Verbindungen zwischen LF-Verbindungselementen 204, 206 des Systemträgers 202 und Sourceelektroden 210, Gateelektroden 212 der Halbleiterchips 208 durch Verbindungstechniken wie etwa Weichlöten oder Lötpaste oder adhäsives Bonden mit Hilfe eines elektrisch leitenden adhäsiven Klebers hergestellt werden. Bei Verwendung einer Weichlöttechnik bleibt das Lötmaterial nach dem Löten an den Grenzflächen zwischen den Halbleiterchips 208 und der Systemträgeroberfläche 207. Wenn Lötpaste oder adhäsives Bonden verwendet wird, können elektrisch leitendes adhäsives Material wie etwa gefüllte oder ungefüllte Polyimide, Epoxidharze, Acrylatharze, Silikonharze oder Mischungen davon verwendet und mit Gold, Silber, Nickel, Kupfer oder/und CNT angereichert werden, um eine elektrische Leitfähigkeit herzustellen.
  • Die Halbleiterchips 208 können auch Drainelektroden 216 aufweisen, die auf einer zweiten Oberfläche 218 der Halbleiterchips 208 angeordnet sind. Die zweite Oberfläche 218 kann auch als eine Rückseite der Halbleiterchips 208 bezeichnet werden. Im Gegensatz zu Sourceelektroden 210 und Gateelektroden 212 jedoch, die auf der ersten Oberfläche 214 angeordnet sind, werden Drainelektroden 216 nicht verarbeitet und befinden sich ohne jegliche Metallisierung auf der zweiten Oberfläche 218 der Halbleiterchips 208.
  • Unter Bezugnahme auf 2C werden, nachdem Halbleiterchips 208 auf dem gestanzten oder geätzten Systemträger 202 platziert werden, Halbleiterchips 208 und der Systemträger 202 von einem Kapselungsmaterial gekapselt, beispielsweise einem Ausformmaterial 220, um ein Formteil auszubilden. Das Ausformmaterial 220 kann auf einem Epoxidmaterial basieren und kann ein Füllmaterial enthalten, das aus kleinen Partikeln aus Glas (SiO2) besteht, oder ein anderes elektrisch isolierendes mineralisches Füllmaterial wie etwa Al2O3, AlN, Bornitrid oder/und organische Füllmaterialien. Die Dicke des Ausformmaterials 220 kann im Bereich von 200 μm bis 1500 μm liegen. Zusätzlich dazu, dass die zweite Oberfläche 218 von dem Ausformmaterial 120 bedeckt ist, können auf Seitenoberflächen der Halbleiterchips 208 von dem Ausformmaterial 220 bedeckt sein.
  • Unter Bezugnahme auf 2D werden nach dem Ausformen des Formteils 220 die Halbleiterchips 208 verdünnt oder geschliffen. Bei einer Ausführungsform werden die Halbleiterchips 208 auf eine Dicke 216 von unter etwa 150 μm, beispielsweise 100 μm, geschliffen. Während des Verdünnens oder Schleifens der Halbleiterchips 208 wird auch die Dicke 217 des Ausformmaterials 220 und des Systemträgers 202 derart reduziert, dass alle Grenzflächen von Systemträger 202, Ausformmaterial 220 und Halbleiterchips 208 im Wesentlichen koplanar sind oder sich etwa auf der gleichen Höhe befinden. Beispielsweise können das Ausformmaterial 220, der Systemträger 202 und die Halbleiterchips 208 auf eine Dicke von unter etwa 150 μm verdünnt oder geschliffen werden. Außerdem kann gleichzeitig mehr als ein Halbleiterchip 208 verdünnt werden.
  • Um die Halbleiterchips 208, das Ausformmaterial 220 und den Systemträger 202 zu verdünnen oder zu schleifen, können Schleifmaschinen verwendet werden, die Waferschleifmaschinen ähneln. Bei einer Ausführungsform kann Ätzen verwendet werden, um die Dicke der Halbleiterchips 208 zu reduzieren. Nach dem Schleifen kann ein Damage-Ätzprozess durchgeführt werden, um durch das Schleifen verursachte Übergangs- und Risszonen zu beseitigen. Alternativ kann ein chemisch-mechanischer Polierprozess ausgeführt werden. Nach dem Dünnen oder Schleifen ist die Deckoberfläche 222 des Ausformmaterials 220 im Wesentlichen koplanar mit der exponierten zweiten Oberfläche 218 der Halbleiterchips 208 und der exponierten Oberfläche 219 des Systemträgers 202.
  • Nachdem die Halbleiterchips 208, der Systemträger 202 und das Ausformmaterial 220 geschliffen oder verdünnt sind, kann an dem dünnen Halbleiterbauelement ein Finishing-Prozess durchgeführt werden. Unter Bezugnahme auf 2E kann bei einer Ausführungsform zuerst eine Barrierenschicht auf der hinteren Oberfläche 218 der Halbleiterchips 208, der Deckoberfläche 222 des Ausformmaterials 220 und der exponierten Oberfläche 219 des Systemträgers 202 (oder LF-Verbindungselementen 204, 206) abgeschieden werden. Die Barrierenschicht kann aus einem elektrisch leitenden Material wie etwa Titan oder Wolfram bestehen. Bei einem Beispiel kann die Dicke der Barrierenschicht zwischen etwa 50 μm und etwa 400 μm liegen. Dann kann eine Keimschicht auf die Barrierenschicht gesputtert werden. Die Keimschicht kann aus einem elektrisch leitenden Material wie etwa Kupfer bestehen. Bei einem Beispiel kann die Dicke der Keimschicht zwischen etwa 50 μm und etwa 400 μm betragen.
  • Nachdem die Barrieren- und/oder Keimschicht abgeschieden ist, wird eine andere Schicht aus elektrisch leitendem Material wie etwa Kupfer galvanisch abgeschieden. Ein Photolack kann zuerst über der Barrierenschicht und/oder Keimschicht aufgebracht werden. Der Photolack bedeckt die ganze Barrieren- und/oder Keimschicht mit Ausnahme der hinteren Oberfläche 218 der Halbleiterchips 208. Der Photolack erzielt eine gute Haftung an der leitenden Barrieren- und/oder Keimschicht und kann mit einer üblichen Nassätztechnik leicht entfernt werden. Der Photolack wird dann mit einer Lackmaske belichtet und entwickelt.
  • Ein elektrisches Material wie etwa Kupfer kann dann unter Verwendung des elektromechanischen Prozesses mit externem Strom hergestellt werden und wird über der Rückseite 218 der Halbleiterchips 208 abgeschieden. Die Schicht aus elektrisch leitendem Material kann über 20 μm betragen. Nachdem das elektrisch leitende Material abgeschieden ist, werden danach Teile der elektrisch leitenden Materialschicht entfernt, um elektrische Kontaktelemente 238 auszubilden. Um Teile des elektrisch leitenden Materials zu entfernen, wird der Photolack abgelöst und die Barrieren- und/oder Keimschicht werden beispielsweise durch Nassätzen chemisch entfernt. Nachdem Teile des elektrisch leitenden Materials entfernt sind, liefern elektrische Kontaktelemente 238 einen elektrischen Kontakt von außerhalb des Ausformmaterials 220 zu Drainelektroden 216, der nicht verarbeitet ist und ohne Metallisierung und auf der zweiten Oberfläche 218 der Halbleiterchips 208 angeordnet ist.
  • Bei der obigen Ausführungsform können Teile der elektrisch leitenden Materialschicht durch Nassätzen entfernt werden. Jedoch können Teile der elektrisch leitenden Materialschicht unter Verwendung anderer Verfahren entfernt werden, ohne von dem Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen. Nachdem elektrische Kontaktelemente 238 ausgebildet sind, um einen elektrischen Kontakt zu Drainelektroden 216 der Halbleiterchips 208 bereitzustellen, kann ein stromloser Plattierungsprozess durchgeführt werden, um das elektrische Bonden von elektrischen Kontaktelementen 238 zu verbessern. Eine aus Ni, Pd, Au, NiAu usw. bestehende Beschichtung kann über elektrischen Kontaktelementen 238 aufgebracht werden, um eine bessere elektrische Leitfähigkeit bereitzustellen.
  • Nachdem der stromlose Plattierungsprozess abgeschlossen ist, werden Halbleiterpackages durch Vereinzelung ausgebildet. Bei einer Ausführungsform erfolgt die Vereinzelung durch Vereinzeln des Ausformmaterials 220 und des Systemträgers 202 entlang Linien 240. Die Vereinzelung entlang anderen Positionen oder durch andere Mittel kann jedoch verwendet werden, ohne von dem Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke „enthalten”, „haben”, „mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassen” einschließend sein. Die Ausdrücke „gekoppelt” und „verbunden” können zusammen mit Ableitungen verwendet worden sein. Es versteht sich, dass diese Ausdrücke verwendet sein können, um anzugeben, dass zwei Elemente unabhängig davon miteinander kooperieren oder interagieren, ob sie in direktem physischem oder elektrischem Kontakt stehen oder sie nicht in direktem Kontakt miteinander stehen. Weiterhin versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder ganz integrierten Schaltungen oder Programmierungsmitteln implementiert sein können. Außerdem ist der Ausdruck „beispielhaft” lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Es ist auch zu verstehen, dass hierin dargestellte Merkmale und/oder Elemente mit bestimmten Abmessungen relativ zueinander zum Zweck der Vereinfachung und zum leichten Verständnis dargestellt worden sind und dass tatsächliche Abmessungen von den hierin dargestellten wesentlich differieren können.
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptionen oder Varianten der hierin erörterten spezifischen Ausführungsformen abdecken. Deshalb soll die vorliegende Erfindung nur durch die Ansprüche und die Äquivalente davon beschränkt werden.

Claims (20)

  1. Verfahren zum Ausbilden eines Halbleiterbauelements, das Folgendes aufweist: • Bereitstellen eines Systemträgers (102) über einem Träger (100); • Bereitstellen mindestens eines Halbleiterchips (108) auf dem Systemträger (102); • Kapseln des mindestens einen Halbleiterchips (108) mit einem Kapselungsmaterial (120); • Reduzieren der Dicke des mindestens einen Halbleiterchips (108) und des Kapselungsmaterials (120); • Ausbilden mindestens einer Durchverbindung (128, 130, 132) in dem Kapselungsmaterial (120); und • Ausbilden mindestens eines elektrischen Kontaktelements (134, 136, 138) über dem mindestens einen Halbleiterchip (108) und der mindestens einen Durchverbindung (128, 130, 132).
  2. Verfahren gemäß Anspruch 1, wobei die mindestens eine Durchverbindung (128, 130, 132) in dem Kapselungsmaterial (120) nach dem Reduzieren der Dicke des mindestens einen Halbleiterchips (108) und des Kapselungsmaterials (120) ausgebildet wird.
  3. Verfahren gemäß Anspruch 2, wobei das Reduzieren der Dicke des mindestens einen Halbleiterchips (108) und des Kapselungsmaterials (120) das Reduzieren der Dicke des mindestens einen Halbleiterchips (108) und des Kapselungsmaterials (120) auf unter etwa 150 μm aufweist.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, wobei der Träger (100) mindestens ein Verbindungssystemträgerelement (104, 106) aufweist, das mit mindestens einer auf einer Frontseite des mindestens einen Halbleiterchips (108) angeordneten Elektrode elektrisch verbunden wird.
  5. Verfahren gemäß Anspruch 4, wobei sich die mindestens eine Durchverbindung (128, 130, 132) von einer Deckoberfläche des Kapselungsmaterials (120) zu einer Deckoberfläche des Systemträgers (102) erstreckt.
  6. Verfahren gemäß Anspruch 5, wobei die Deckoberfläche des Kapselungsmaterials (120) mit einer Rückseite des mindestens einen Halbleiterchips (108) nach dem Reduzieren der Dicke des mindestens einen Halbleiterchips (108) und des Kapselungsmaterials (120) im Wesentlichen koplanar ist.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, wobei das Ausbilden mindestens eines elektrischen Kontaktelements (134, 136, 138) über dem mindestens einen Halbleiterchip (108) und der mindestens einen Durchverbindung (128, 130, 132) Folgendes aufweist: • Ausbilden einer Barrierenschicht über der mindestens einen Durchverbindung (128, 130, 132) und einer Rückseite des mindestens einen Halbleiterchips (108); • Füllen der mindestens einen Durchverbindung (128, 130, 132) mit einem leitenden Material; • Ausbilden einer elektrisch leitenden Schicht über der Barrierenschicht; und • Entfernen von Teilen der elektrisch leitenden Schicht, um das mindestens eine elektrische Kontaktelement (134, 136, 138) auszubilden.
  8. Verfahren zum Ausbilden eines Halbleiterbauelements, aufweisend: • Bereitstellen eines Systemträgers (102) mit mindestens einem Verbindungselement (104, 106); • Bereitstellen mindestens eines Halbleiterchips (108) auf dem Systemträger (102); • Kapseln des mindestens einen Halbleiterchips (108) und des Systemträgers (102) mit einem Kapselungsmaterial (120); • Reduzieren der Dicke des mindestens einen Halbleiterchips (108) und des Kapselungsmaterials (120); und • Ausbilden eines elektrischen Kontaktelements (134, 136, 138) über dem mindestens einen Halbleiterchip (108).
  9. Verfahren gemäß Anspruch 8, wobei das Reduzieren der Dicke des mindestens einen Halbleiterchips (108) und des Kapselungsmaterials (120) das Reduzieren der Dicke des mindestens einen Halbleiterchips (108) und des Kapselungsmaterials (120) auf unter etwa 150 μm aufweist.
  10. Verfahren gemäß Anspruch 8 oder 9, wobei die Dicke des mindestens einen Halbleiterchips (108) und des Kapselungsmaterials (120) nach dem Kapseln des mindestens einen Halbleiterchips (108) und des Systemträgers (102) mit einem Kapselungsmaterial (120) reduziert wird.
  11. Verfahren gemäß einem der Ansprüche 8 bis 10, wobei der Systemträger (102) einer eines gestanzten oder geätzten Systemträgers (102) ist.
  12. Verfahren gemäß einem der Ansprüche 8 bis 11, wobei der mindestens eine Halbleiterchip (108) eine erste Oberfläche und eine zweite Oberfläche aufweist, wobei mindestens zwei Elektroden auf der ersten Oberfläche angeordnet sind und mindestens eine Elektrode auf der zweiten Oberfläche angeordnet ist.
  13. Verfahren gemäß Anspruch 12, wobei das mindestens eine Verbindungselement (104, 106) elektrisch mit den mindestens zwei Elektroden verbunden ist.
  14. Verfahren gemäß Anspruch 12 oder 13, wobei das Ausbilden eines elektrischen Kontaktelements (134, 136, 138) über dem mindestens einen Halbleiterchip (108) Folgendes aufweist: • Ausbilden einer Barrierenschicht über der zweiten Oberfläche der Halbleiterchips (108) und des Kapselungsmaterials (120); • Ausbilden einer elektrisch leitenden Schicht über der Barrierenschicht; und • Entfernen von Teilen der elektrisch leitenden Schicht, um das mindestens eine elektrische Kontaktelement (134, 136, 138) über der mindestens einen Elektrode auszubilden.
  15. Verfahren gemäß einem der Ansprüche 12 bis 14, wobei eine Deckoberfläche des Kapselungsmaterials (120) nach dem Reduzieren der Dicke des mindestens einen Halbleiterchips (108) und des Kapselungsmaterials (120) mit der zweiten Oberfläche des mindestens einen Halbleiterchips (108) im Wesentlichen koplanar ist.
  16. Halbleiterbauelement, aufweisend: • einen auf einem Träger (100) angeordneten Systemträger (102), wobei der Systemträger (102) mindestens ein Verbindungselement (104, 106) aufweist; • mindestens einen auf dem Systemträger (102) angeordneten Halbleiterchip (108); • ein über dem mindestens einen Halbleiterchip (108) und dem Träger (100) angeordnetes Kapselungsmaterial (120); • mindestens eine in dem Kapselungsmaterial (120) ausgebildete Durchverbindung (128, 130, 132); und • mindestens ein über dem mindestens einen Halbleiterchip (108) und der mindestens einen Durchverbindung (128, 130, 132) angeordnetes elektrisches Kontaktelement (134, 136, 138).
  17. Halbleiterbauelement gemäß Anspruch 16, wobei die mindestens eine Durchverbindung (128, 130, 132) zwischen einer Deckoberfläche des Systemträgers (102) und einer Deckoberfläche des Kapselungsmaterials (120) ausgebildet ist.
  18. Halbleiterbauelement gemäß Anspruch 16 oder 17, wobei der mindestens eine Halbleiterchip (108) und das Kapselungsmaterial (120) auf eine Dicke von unter etwa 150 μm reduziert sind.
  19. Halbleiterbauelement, aufweisend: • einen Systemträger (102), der mindestens ein Verbindungselement (104, 106) aufweist, wobei der Systemträger (102) auf einem Träger (100) fixiert ist; • mindestens einen über dem Systemträger (102) angeordneten Halbleiterchip (108); • ein über dem mindestens einen Halbleiterchip (108) und dem Systemträger (102) angeordnetes Kapselungsmaterial (120); und • ein über dem mindestens einen Halbleiterchip (108) angeordnetes elektrisches Kontaktelement (134, 136, 138).
  20. Halbleiterbauelement gemäß Anspruch 19, wobei der mindestens eine Halbleiterchip (108) und das Kapselungsmaterial (120) auf eine Dicke von unter etwa 150 μm reduziert sind.
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